KR100976279B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

고유전률 절연막을 구비하고 있어도, 소자 특성의 열화를 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 가능하게 한다. 반도체 기판(1)과, 반도체 기판에 이격하여 형성된 소스 영역(8a) 및 드레인 영역(8b)과, 소스 영역과 드레인 영역 사이의 반도체 기판 상에 형성된 제1 절연막(3)과, 제1 절연막 상에 형성된 전하 축적막(4)과, 전하 축적막 상에 형성된 고유전률 재료로 형성된 제2 절연막(5b)과, 제2 절연막 상에 형성된 제어 게이트 전극(6)과, 3배위의 질소 결합을 갖고 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 실리콘 질화층(5a, 5c)을 구비하고, 전하 축적막과 상기 제어 게이트 전극 중 적어도 한쪽이 실리콘을 함유하고, 상기 실리콘 질화층은 제2 절연막과, 전하 축적막 및 제어 게이트 전극 내의 실리콘을 함유하는 쪽과의 계면에 형성되어 있다.
소스 영역, 드레인 영역, 반도체 기판, 제어 게이트 전극, 실리콘 질화층

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 고성능화는, 소자의 미세화에 의해 달성되어 왔다. 절연막에 주목하면, 최근 종래의 실리콘 산화막보다도 비유전률이 높은 재료(고유전률(high-k) 재료)를 이용함으로써 한층 더한 박막화가 진행되고 있다.
예를 들면, 전기적인 기입 및 소거가 가능한 불휘발성 반도체 메모리 장치(EEPROM)에서는, 그 미세화 및 부유 게이트 전극과 제어 게이트 전극과의 커플링비를 증가시킬 목적으로, 그 사이에 형성되는 블로킹층(전극간 절연막)의 재료에 고유전률 절연체를 이용하는 것이 검토되고 있다. 그 중 하나인 LaAlOx는 유전률ε이 높고(23 정도), 그 높은 유전률을 가지면서도 큰 밴드 갭을 갖고, 또한 Si막 상에 형성할 때에도, 저유전률층을 형성하기 어렵다고 하는 안정성을 갖기 때문에 유력한 후보 중 하나로서 고려되고 있다.
그러나, 최근 이 LaAlOx층과, 부유 게이트 전극으로서 이용되고 있는 다결정 Si층과의 적층 구조에서, 고온 열처리를 실시함으로써 양자의 사이에서 상호 확산 이 일어나게 된다라는 문제가 보고되어 있다(예를 들면, 비특허 문헌 1의 도 1 참조). 이 때문에, LaAlO3을 전극간 절연막에 이용한 경우에는, 결과적으로 전극간 절연막의 막 두께를 증대시키게 된다. 예를 들면 950℃, 30초의 열처리를 실시한 경우, Al은 100㎚를 확산하게 된다. 이 때문에, 금후 세대의 불휘발성 반도체 메모리 장치에서의 부유 게이트 전극의 미세화에서, 그 영향은 크다. 또한, 상호 확산은 부유 게이트 전극과 블로킹층(전극간 절연막)과의 계면이 불명료하게 되어, 소자의 내압을 열화시키고, 불휘발성 반도체 메모리 장치의 기입, 소거 및 전하 유지 등의 소자 특성을 열화시키는 것이 염려된다.
또한, 최근에는 불휘발성 반도체 메모리 장치의 미세화에 수반하여, 제어 게이트 전극으로서, 기생 저항의 저감 및 전극의 공핍화 억제의 관점에서 메탈 게이트를 이용하는 것이 검토되고, 또한 현행의 프로세스와의 정합성의 강도로부터, FUSI(Fully Silicided) 게이트를 이용하는 것이 검토되고 있다. 그러나, FUSI 전극은 실리사이드이므로, 전극 내에 Si를 함유하고 있으므로, 부유 게이트 전극과의 사이에서 상호 확산이 일어나는 것이 염려된다.
한편, 금속/절연체/반도체 접합의 전계 효과 트랜지스터(MISFET)에서는, 절연막의 물리막 두께를 얇게 하지 않고 게이트 용량을 확보시킬 목적으로, 게이트 절연막에 고유전률 절연막을 이용하는 것이 검토되고 있다. 그러나, 고유전률 절연막의 성막 시 및 성막 후의 열처리 시에, 고유전률 절연막으로부터 이탈한 산소에 의해 계면이 산화되고, 동시에 계면 준위나 고정 전하 등을 생기게 한다고 하는 문제가 있다.
따라서, 일반적으로 실리콘 기판과 고유전률의 게이트 절연막과의 계면에, 얇은 실리콘 산화막을 끼움으로써, 계면 특성의 개선이 이루어져 있지만, 유전률이 낮은 실리콘 산화막을 끼우는 것은, 박막화가 곤란하게 된다.
또한, 고유전률 재료는, 고온의 열처리를 행함으로써 결정화하고, 절연막의 특성을 열화시키는 것이 보고되어 있다. 그 때문에, 고유전률 재료에 질소를 도입하여 결정화를 억제하는 것이 제안되어 있다. 그러나, 질소가 고유전률 절연막과 실리콘 기판과의 계면에 존재하면, 계면 특성을 크게 열화시키는 요인으로 된다. 특히, p-MOSFET의 온 상태에서, 임계값이 마이너스 방향으로 시프트해 가고, 구동 전류가 저하하는 현상(NBTI(Negative Bias Temperature Instability))이 일어나, 장기간 신뢰성의 관점에서 문제가 있다.
또한, 고유전률 재료인 LaAlO3층을 Si 기판 상에 적층시킨 경우, 950℃, 30초 이상의 열처리를 실시함으로써 Si 기판과 LaAlO3층 사이에서 상호 확산이 일어나게 된다(예를 들면, 비특허 문헌 2의 도 2 참조). 이 상호 확산에 의해, LaAlO3층과 Si 기판 사이에서, 유전률이 낮은 실리케이트가 형성되게 된다.
또한, Si 기판 상에 LaAlO3층, 다결정 Si층을 적층시킨 구조에서, 1000℃, 60초의 열처리를 실시한 바, Si 기판과 LaAlO3층과의 계면보다도 다결정 Si층과 LaAlO3층과의 계면에서의 반응이 우선하여 일어나는 것이 알려져 있다(예를 들면, 비특허 문헌 1의 도 1 참조).
[비특허 문헌 1] X.B.Lu et al., 「Field-effect transistors with LaAlO3 and LaAlOxNy gate dielectrics deposited by laser molecular-beam epitaxy」 Applied Physics Letters vol.85, No.16 2004, p.3543
[비특허 문헌 2] P.Sivasubramani et al., 「Outdiffusion of La and Al from amorphous LaAlO3 in direct contact with Si(001)」Applied Physics Letters 86, 201901(2005)
상술한 바와 같이, 다결정 실리콘층 또는 실리콘 기판과, 고유전률층과의 적층 구조에서는, 다결정 실리콘층 또는 실리콘 기판과, 고유전률층 사이에 상호 확산이 생기다고 하는 문제가 있다.
본 발명은, 상기 사정을 고려하여 이루어진 것으로, 실리콘층 또는 실리콘 기판과 고유전률층과의 적층 구조를 구비하고 있어도 실리콘층 또는 실리콘 기판과, 고유전률층 사이의 상호 확산을 억제할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 제1 양태에 따른 반도체 장치는 반도체 기판과, 상기 반도체 기판에 이격하여 형성된 소스 영역 및 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체 기판 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성된 전하 축적막과, 상기 전하 축적막 상에 형성된 고유전률 재료로 형성된 제2 절연막과, 상기 제2 절연막 상에 형성된 제어 게이트 전극과, 3배위의 질소 결합을 갖고 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 실리콘 질화층을 구비하고, 상기 전하 축적막과 상기 제어 게이트 전극 중 적어도 한쪽이 실리콘을 함유하고, 상기 실리콘 질화층은, 상기 제2 절연막과, 상기 전하 축적막 및 상기 제어 게이트 전극 내의 실리콘을 함유하는 쪽과의 계면에 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 제2 양태에 따른 반도체 장치는 기판과, 상기 기판 상에 형성된 판 형상의 반도체 소자 영역과, 상기 판 형상의 반도체 소자 영역에, 상기 판 형상의 반도체 소자 영역의 길이 방향으로 이격하여 형성된 소스 영역 및 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체 소자 영역 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성된 전하 축적막과, 상기 전하 축적막 상에 형성된 고유전률 재료로 형성된 제2 절연막과, 상기 제2 절연막 상에 형성된 제어 게이트 전극과, 3배위의 질소 결합을 갖고 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 실리콘 질화층을 구비하고, 상기 전하 축적막과 상기 제어 게이트 전극 중 적어도 한쪽이 실리콘을 함유하고, 상기 실리콘 질화층은, 상기 제2 절연막과, 상기 전하 축적막 및 상기 제어 게이트 전극 내의 실리콘을 함유하는 쪽과의 계면에 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 제3 양태에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 상에 전하 축적막을 형성하는 공정과, 상기 전하 축적막 상에 고유전률 재료로 형성된 제2 절연막을 형성하는 공정과, 상기 제2 절연막 상에 제어 게이트 전극을 형성하는 공정과, 상기 제2 절연막과, 상기 전하 축적막 및 상기 제어 게이트 전극 중 적어도 한쪽과의 계면에, 3배위의 질소 결합을 갖고 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 실리콘 질화층을 형성하는 공정을 구비하고 있는 것을 특징으로 한다.
또한, 본 발명의 제4 양태에 따른 반도체 장치의 제조 방법은, 기판 상에 판 형상의 반도체 소자 영역을 형성하는 공정과, 상기 반도체 소자 영역의 일부의 영역의 측면 및 상면을 덮도록, 상기 반도체 소자 영역이 연장되는 방향과 직교하는 방향으로 제1 절연막을 형성하는 공정과, 상기 제1 절연막 상에 전하 축적막을 형성하는 공정과, 상기 전하 축적막 상에 고유전률 재료로 형성된 제2 절연막을 형성하는 공정과, 상기 제2 절연막 상에 제어 게이트 전극을 형성하는 공정과, 상기 제2 절연막과, 상기 전하 축적막 및 상기 제어 게이트 전극 중 적어도 한쪽과의 계면에, 3배위의 질소 결합을 갖고 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 실리콘 질화층을 형성하는 공정을 구비하고 있는 것을 특징으로 한다.
또한, 본 발명의 제5 양태에 따른 반도체 장치의 제조 방법은, 실리콘 기판 상에, 상기 실리콘 기판과 반응하지 않는 희석 가스로 희석한 질화 가스를 이용하여 상기 실리콘 기판을 질화함으로써, 3배위의 질소 결합을 갖고 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 실리콘 질화층을 형성하는 공정과, 상기 실리콘 질화층 상에 고유전률 절연막을 형성하는 공정과, 상기 고유전률 절연막 상에 게이 트 전극을 형성하는 공정을 구비하고 있는 것을 특징으로 한다.
본 발명에 따르면, 실리콘층 또는 실리콘 기판과 고유전률층과의 적층 구조를 구비하고 있어도 실리콘층 또는 실리콘 기판과, 고유전률층 사이의 상호 확산을 억제하는 것이 가능한 반도체 장치 및 그 제조 방법을 제공할 수 있다.
이하에, 본 발명의 각 실시 형태에 대해 도면을 참조하면서 설명한다. 또한, 실시 형태를 통하여 공통의 구성에는 동일한 부호를 붙이는 것으로 하고, 중복되는 설명은 생략한다. 또한, 각 도면은 발명의 설명과 그 이해를 촉구하기 위한 모식도이며, 그 형상이나 치수, 비 등은 실제의 장치와 상이한 개소가 있지만, 이들은 이하의 설명과 공지의 기술을 참작하여 적절하게 설계 변경할 수 있다.
<제1 실시 형태>
본 발명의 제1 실시 형태에 따른 반도체 장치를, 도 1을 참조하여 설명한다. 본 실시 형태의 반도체 장치는, 부유 게이트형 불휘발성 반도체 메모리 장치로서, 도 1에 도시한 적어도 1개의 메모리 셀을 구비하고 있다. 이 메모리 셀은, p형 실리콘 기판(1)의 주면 상에 이격하여 소스 영역(8a) 및 드레인 영역(8b)이 형성되어 있다. 그리고, 이 소스 영역(8a)과, 드레인 영역(8b) 사이의 실리콘 기판(1) 상에, 터널 절연막(3), 부유 게이트 전극(4), 전극간 절연막(5), 및 제어 게이트 전극(6)의 적층막으로 이루어지는 게이트 전극부가 형성되어 있다. 또한, 이 게이트 전극부의 측면 및 상면은 예를 들면 산화 실리콘으로 이루어지는 절연막(7)이 형성 되어 있다. 터널 절연막(3)은, 예를 들면 실리콘 산질화막으로 형성되고, 부유 게이트 전극(4) 및 제어 게이트 전극(6)은, 다결정 실리콘막으로 형성되어 있다. 또한, 소스 영역(8a) 및 드레인 영역(8b)은, 게이트 전극부를 마스크로 하여 예를 들면 인을 이온 주입함으로써 형성된다. 또한, 부유 게이트형 불휘발성 반도체 메모리 장치에서는, 부유 게이트 전극(4)은 전하가 축적되는 전하 축적막으로서의 기능을 갖고 있다.
본 실시 형태의 불휘발성 반도체 메모리 장치는, 전극간 절연막(5)의 구성에 특징이 있다. 본 실시 형태의 전극간 절연막(5)은, 도 2에 도시한 바와 같이, LaAlOx층(5b)을, 3배위의 질소 결합을 갖고 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 실리콘 질화층(5a, 5c) 사이에 끼운 3층 구조로 되어 있다.
여기서, 실리콘 질화층(5a) 및 실리콘 질화층(5c)은, 부유 게이트 전극(4) 상 및 LaAlOx막(5b) 상에 각각, 예를 들면 아몰퍼스 실리콘층을 퇴적하고, 이 아몰퍼스 실리콘층을 질화함으로써 얻어진다.
그러나, 이 때 아몰퍼스 실리콘층을 종래의 방법(예를 들면, 일반적인 조건으로 열질화 또는 플라즈마 질화)으로 질화하여 실리콘 질화층을 형성하거나, 혹은 부유 게이트 전극(4) 상에 CVD(Chemical Vapor Deposition)법으로 실리콘 질화층을 형성한 경우에는, 예를 들면 2배위의 질소 결합과 같은 불완전한 질소 결합 상태로 되게 되어, 본 실시 형태와 달리, 3배위의 질소 결합을 갖고 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 실리콘 질화층(5a, 5c)은 얻어지지 않는다. 상기 2배위의 질소 결합은, 예를 들면 질소의 하나의 결합수가 실리콘과 이중 결합함으로 써 외관상, 미결합수 등을 생기게 하지 않는다. 그러나, 이 결합은 불안정하여, 결합이 절단되기 쉽다.
여기서, 상술한 바와 같이, LaAlOx와 Si를 함유하는 전극, 절연막, 혹은 반도체 기판과의 계면에서 일어나는 상호 확산은, Si의 결합 상태에 따라서 반응의 일어나기 쉬움이 결정되므로(예를 들면, 비특허 문헌 2의 도 1 참조), 강한 결합 상태로 되면 될수록 반응을 억제할 수 있다고 고려된다. 따라서, Si-N 결합이 불완전한 실리콘 질화막을 형성한 경우에는, 상호 확산을 억제하는 효과가 얻어지지 않는다.
상기 2배위의 질소 결합을 억제하여, 상술한 바와 같은 특징을 갖는 실리콘 질화막(5a, 5c)을 형성시키는 방법에 대해서는, 실질적으로 반응하지 않는 희석 가스에 의해 질화 가스를 희석하고, 또한 그 가스의 전체 압력을 내린 상태에서 질화를 행하는 것이 유효한 것을 본 발명자들은 발견하고, 이미 특허 출원(일본 특허 출원 제2006-176863호)하였다.
도 3에, 질화 가스 NH3을 이용하여 실리콘 기판을 질화하는 경우, 실질적으로 반응하지 않는 N2 가스로 희석하는 것에 의한 실리콘 질화막 내의 질소(N)의 결합 상태의 변화를 광 전자 분광법(XPS(X-ray Photoelectron Spectroscopy))으로 측정한 결과를 도시한다. 도 3의 횡축은 실리콘 질화막 내의 질소(N)가 1s 상태인 경우의 결합 에너지를 나타내고, 종축은 그 결합 에너지를 갖는 질소의 단위 체적당의 개수를 나타내고 있다. 또한, 도 3에서는, 질소 원자의 개수가 최대로 되는 결합 에너지 397.75eV에서의, 질소 원자의 개수는 희석 가스 N2의 희석비, 즉 질화 가스 NH3의 분압과 희석 가스 N2의 분압과의 합과, 질화 가스 NH3의 분압과의 비(=(NH3+N2)/NH3)에 상관없이 동일한 값으로 되도록 정규화되어 있다. 도 3으로부터 알 수 있는 바와 같이, 질소 원자의 개수가 최대로 되는 결합 에너지 397.75eV보다 낮은 결합 에너지를 갖는 질소의 개수는, 희석 가스 N2의 희석비를 1, 5, 10으로 변화시켜도 거의 변화되지 않는다. 그러나, 희석 가스 N2의 희석비를 1, 5, 10으로 크게 함에 따라서, 398eV 내지 399eV의 범위의 결합 에너지를 갖는 질소의 개수는 적어지는 것을 알 수 있다. 즉, N2의 희석비를 1, 5, 10으로 크게 함에 따라서, 질화 실리콘막 내의 질소의 1s 상태의 에너지는, 397.75eV에 수렴하고 있는 것으로 된다. 398eV 내지 399eV의 범위의 결합 에너지를 갖는 질소는 결합이 2배위 결합 상태 혹은 준안정된 의사 3배위 상태에 있고, 397.75eV의 결합 에너지를 갖는 질소는 결합이 보다 안정된 3배위 결합 상태에 있다.
따라서, 도 3에 도시한 실험 결과로부터, N2의 희석비를 크게 함에 따라서, 결합이 보다 안정된 3배위 결합 상태로 되는 질소가 많아져, 결합 상태가 안정된 실리콘 질화막이 형성되는 것을 알 수 있다. 또한, 본 발명자들에 의해 이미 이루어진 특허 출원(일본 특허 출원 제2006-176863호)에 기재하고 있는 바와 같이, 희석비는 5 이상으로 하고, 보다 높은 것이 바람직하지만, 그 상한은 현상의 생산 장치의 제어성으로부터, 희석비의 상한은 10000배 이하이며, 바람직한 상한은 100배 이하, 보다 바람직하게는 10배 이하이다. 또한, 그 전체 압력은 40Torr 이하에서, 고품질의 질화막을 형성하는 것이 가능하고, 보다 낮은 것이 바람직하지만, 그 하한은 열공정에서의 장치의 압력 한계 이상이며, 3Torr 이상인 것이 바람직하다.
도 4는, 질소의 결합 상태와 그 안정성에 대해 계산한 제1 원리 계산의 결과를 도시하고 있다. 횡축이 단위 체적당의 밀도이며, 우측일수록 질소 원자의 제2 근접의 질소수가 많아, Si3N4 구조에 근접하고 있는 것을 나타내고 있다. 종축은 질소(혹은 산소) 1원자당으로 환산한 흡착 에너지이며, 결합의 강도에 상당한다. 아래에 갈 수 있을수록 결합이 강하게 안정된 것을 나타내고 있다. 도 4 중의 (a), (b), (c)는 실리콘과 질소의 결합인 3배위의 상태와 그 밀도의 관계에 대해 나타내고 있다. (a)는 격자간에 3배위의 질소수가 1개, (b)는 격자간의 3배위의 질소는 2개이지만, 서로의 제2 근접에는 질소가 없는 상태, (c)는 격자간의 3배위의 질소가 2개이며, 서로의 제2 근접에 질소가 있는 상태이다. 도 4로부터 질소의 3배위의 결합 상태(N≡Si3)는, 제2 근접에 질소가 있는 상태, 즉 고밀도화함으로써 실리콘 산화막의 실리콘―산소 결합에 필적하는 강한 결합을 만들 수 있는 것을 나타내고 있다.
도 5는, 아몰퍼스 실리콘층을 질화한 경우의 실리콘 질화층의 막질과 평탄도에 관하여, 질화 온도와 성막 압력으로 정리한 결과를 도시하는 도면이다. 도 5에 도시한 바와 같이, 질화 온도와 성막 압력에 의해, 실리콘 질화층의 막질과 평탄도를 제어하는 것이 가능하다. 도 5로부터 알 수 있는 바와 같이, 600℃ 이하의 온 도에서는, 평탄한 실리콘 질화층이 얻어지지만, 3배위 질소 결합의 밀도는 낮고, 2배위 질소 등의 불완전한 결합도 포함하기 때문에, 계면에서의 상호 확산을 억제할 수 없다. 한편, 압력이 100Torr 이상이고 800℃ 이상의 고온에서 질화를 행하면, 고밀도의 3배위 질소 결합으로 이루어지는 실리콘 질화층을 형성할 수 있지만, 실리콘 질화층의 성장 과정에서 응집이 일어나, 입상의 층으로 되어 평탄도가 악화된다. 이와 같은, 응집에 의해 평탄도가 악화된 실리콘 질화층에서는 도 6 중에 화살표로 나타낸 바와 같이, 실리콘 질화층(5a)의 간극에 La나 Al이 침입하게 되어, 원하는 효과가 얻어지지 않는다.
또한, 질화 온도는 아몰퍼스 실리콘이 결정화되는 온도보다도 저온에서 행하는 것이 바람직하고, 700℃ 이하가 바람직하다. 이는, 결정화되게 되어도 질화는 가능하지만, 결정화에 의해 러프니스가 증대하기 때문이다. 특히, 고진공 내에서는 실리콘층이 질화 전에 응집하여 입상으로 되게 되는 것 등이 일어나기 때문에, 아몰퍼스의 평탄성과 질화 효율을 유지하고, 고품질ㆍ고신뢰성의 전극간 절연막으로 하기 위해서는, 실리콘층이 결정화되는 온도 이하에서 질화를 행하는 것이 바람직하다.
따라서, 질화 압력은 0.1Torr 이상 40Torr 이하, 또한 질화 온도는 600℃ 이상 1000℃ 이하, 보다 바람직하게는 600℃ 이상 700℃ 이하의 조건에서 아몰퍼스 실리콘층을 질화하는 것이 바람직하다.
이상으로 설명한 바와 같이, 본 실시 형태에서의 실리콘 질화층(5a, 5c)의 질소 결합은 안정화되어 있으므로, 고온 열처리를 실시하였을 때에도 용이하게 절 단되는 일은 없다. 즉, 본 실시 형태에 의해, 고온 열처리를 실시하였을 때에도 전극간 절연막과 부유 게이트 전극과의 계면 및 전극간 절연막과 제어 게이트 전극과의 계면에서의 계면 반응을 억제할 수 있는 것을 나타내고 있다.
이와 같이 본 실시 형태의 불휘발성 반도체 메모리 장치에서는, LaAlOx층(5b)을, 3배위의 질소 결합을 갖고 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 특징을 갖는 실리콘 질화층(5a, 5c) 사이에 끼운 3층 구조로 함으로써, 고온 열처리를 실시하였을 때의, 전극간 절연막(5)과 부유 게이트 전극(4)으로서의 다결정 Si막과의 계면 및 전극간 절연막(5)과 제어 게이트 전극(6)으로서의 다결정 Si막과의 계면에서 일어나는 상호 확산을 억제할 수 있다. 이에 의해, 전극간 절연막의 내열성을 높일 수 있다.
또한, 본 실시 형태에 따르면, 부유 게이트 전극(4)과 제어 게이트 전극(6) 사이의 전극간 절연막으로서 고유전체인 LaAlOx를 이용하는 것이 가능하게 되기 때문에, 부유 게이트 전극(4)과 제어 게이트 전극(6)과의 커플링비를 증가시키는 것이 가능해져, 메모리 셀의 미세화의 실현과 동시에 계면 특성의 개선으로부터 메모리 셀(소자)의 기입, 소거, 전하 유지 특성 등의 소자 특성 및 그 신뢰성을 개선할 수 있다.
또한, 커플링비를 올리기 위해 부유 게이트 전극(4)과 제어 게이트 전극(6) 사이의 전극간 절연막(5)의 면적을 크게 할 필요가 없기 때문에, 전극간 절연막(5)과 터널 절연막(3)을 동일한 면적으로 할 수 있어, 게이트 전극부를 단순한 평면의 적층 구조로 하는 것이 가능하게 된다. 이에 의해, 소자의 미세화에 수반하는 셀 간의 간섭의 문제도 저감하는 것이 가능하게 된다.
다음으로, 본 실시 형태의 부유 게이트형 불휘발성 반도체 메모리 장치의 제조 방법을, 도 7의 (a) 내지 도 9의 (c)를 참조하여 설명한다. 도 7의 (a) 내지 도 9의 (c)는, 본 실시 형태의 부유 게이트형 불휘발성 반도체 메모리 장치의 제조 공정을 도시하는 단면도이다.
우선, 도 7의 (a)에 도시한 바와 같이, 예를 들면 면 방위 (100), 비저항 10Ω㎝∼20Ω㎝의 p형 실리콘 기판(1)을 준비하고, 이 실리콘 기판(1) 상에 터널 절연막(3)으로서 실리콘 산질화막과, 부유 게이트 전극(4)으로서 다결정 실리콘막을 순차적으로 퇴적한다.
다음으로, 도 7의 (b)에 도시한 바와 같이, 예를 들면 디실란 가스를 이용하여, 부유 게이트 전극(4) 상에 두께 0.5㎚ 정도의 평탄한 아몰퍼스 실리콘층(5d)을 성막한다. 이 때, 아몰퍼스 실리콘을 퇴적하기 직전에 표면 댕글링 본드를 증가시키는 공정을 추가하여도 된다. 아몰퍼스 실리콘을 퇴적하는 표면의 댕글링 본드의 수를 증가시킴으로써, 우수한 평탄성, 절연성을 가진 절연막을 형성하는 것이 가능하다. 댕글링 본드를 증가시키는 공정의 일례로서는, 퇴적되는 막의 표면을 0.08Torr, N2 가스에 의해 40％로 희석한 He 분위기 속에서, 100W의 파워로 5초간의 플라즈마 질화하는 것을 들 수 있다.
다음으로, 도 7의 (c)에 도시한 바와 같이, 예를 들면 온도 700℃, 압력 40Torr(5320Pa)에서 Ar에 의해 5배로 희석한 질화 가스를 이용한 플라즈마 질화에 의해, 아몰퍼스 실리콘층(5d)을 직접적으로 질화한다. 이에 의해, 두께 1㎚ 정도의 실리콘 질화층(5a)이 형성된다.
다음으로, 도 8의 (a)에 도시한 바와 같이, 실리콘 질화층(5a) 상에 예를 들면 두께 15㎚의 LaAlOx층(5b)을 CVD법으로 퇴적한다.
다음으로, 도 8의 (b)에 도시한 바와 같이, 예를 들면 디실란 가스를 이용하여, LaAlOx층(5b) 상에 두께 0.5㎚ 정도의 평탄한 아몰퍼스 실리콘층(5e)을 성막한다. 이 때, 아몰퍼스 실리콘층(5d)의 퇴적 시와 마찬가지로, 아몰퍼스 실리콘을 퇴적하기 직전에 표면 댕글링 본드를 증가시키는 공정을 추가하여도 된다.
다음으로, 도 8의 (c)에 도시한 바와 같이, 예를 들면 온도 700℃, 압력 40Torr(5320Pa)에서 Ar에 의해 5배로 희석한 질화 가스를 이용한 플라즈마 질화에 의해, 아몰퍼스 실리콘층(5e)을 직접적으로 질화한다. 이에 의해, 두께 1㎚ 정도의 실리콘 질화막(5c)이 형성된다.
다음으로, 도 9의 (a)에 도시한 바와 같이, 실리콘 질화층(5c) 상에 제어 게이트 전극(6)으로서, 두께 200㎚의 인이 첨가된 n형 다결정 실리콘막을 퇴적한다.
다음으로, 도 9의 (b)에 도시한 바와 같이, 리소그래피 기술을 이용하여 제어 게이트 전극(6) 상에 포토 레지스트로 이루어지는 레지스트 마스크(9)를 형성한 후, 이 레지스트 마스크(9)를 이용하여 제어 게이트 전극(6)으로서의 다결정 실리콘막, 실리콘 질화층(5c), LaAlOx층(5b), 실리콘 질화층(5a), 부유 게이트 전극(4)으로서의 다결정 실리콘막, 및 터널 절연막(3)을 반응성 이온 에칭법에 의해 에칭하여, 게이트 전극부를 형성한다. 또한, 레지스트 마스크(9)를 제거한 후에, 가공 데미지의 회복 등을 목적으로 하여 산화 분위기 속에서 열처리를 행하여, 약 3㎚의 산화막(7)을 형성한다(도 9의 (c) 참조).
다음으로, 게이트 전극부를 마스크로 하여 예를 들면 인을 전체면에 3×1015㎝-2 이온 주입한다. 그 후, 예를 들면 1000℃, 20초간의 열처리를 행하여, 인을 실리콘 기판(1) 내에 확산하여 활성화시켜, 소스 영역(8a) 및 드레인 영역(8b)을 형성하여, 도 9의 (c)에 도시한 구조를 얻는다.
이 후는, 특별히 도시하지 않지만, CVD법에 의한 층간 절연막을 퇴적하고, 컨택트홀의 개구, 알루미늄막으로 이루어지는 전극의 형성을 행하고, 또한 질소 분위기에서의 열처리를 행한다.
이상에서는, 3배위의 질소 결합으로 이루어지는 실리콘 질화층을 형성하는 방법으로서, 질소 플라즈마를 이용한 직접 질화를 예로 들어 설명하였지만, 이에 한정되는 것이 아니라, 암모니아(NH3) 가스나 질소 래디컬을 이용한 질화이어도 마찬가지의 효과가 얻어진다. 암모니아 가스를 이용하면 실리콘 질화층 내에 수소가 도입되기 때문에, 실리콘 질화층의 형성 후에 실리콘 질화층의 형성 온도보다도 높은 온도에서 진공 중 혹은 질소나 불활성 가스 중에서의 열처리를 행하여, 막내에 공급된 수소를 제거하여도 된다. 이하의 실시 형태에서도 마찬가지이다.
본 실시 형태에서는, 아몰퍼스 실리콘층을 질화함으로써 실리콘 질화층을 형성하고 있지만, 그에 한하지 않고, 아몰퍼스 실리콘층 대신에, 예를 들면 다결정 실리콘층을 이용하여도 된다. 또한, 실리콘 질화층(5a)을 형성하는 다른 방법으로 서, 부유 게이트 전극(4)으로서의 다결정 실리콘막을 직접 질화 등으로 형성하는 것도 가능하다. 단, 전극간 절연막을 평탄화하기 위해서는, 아몰퍼스 형상의 실리콘 박막을 이용하는 것이 바람직하다. 또한, 질화 시에 질소 원자나 질소 화합물이 막내에서 확산하기 쉽고, 또한 결합을 하여 질화층 구조를 형성할 때, 질화 효율을 향상시켜 고품질의 질화층을 실현하기 위해서는, 결정질의 실리콘층보다 아몰퍼스 실리콘 박막이 바람직하다.
3배위 질소 결합을 갖는 실리콘 질화층을 형성하기 위해서는, 도 7의 (b) 및 도 8의 (b)에 도시한 공정에서 형성하는 아몰퍼스 실리콘층(5d, 5e)이 연속막이며 또한 평탄하게 형성되어 있을 필요가 있다. 아몰퍼스 실리콘층(5d, 5e)이 연속막으로 되어 있지 않고, 실리콘의 섬(핵)이 난립하고 있는 상태에서 질화하면, 국소적으로 얇은 영역, 또는 질화되어 있지 않은 실리콘 원자를 질화층 내에 남기게 되어, 본 실시 형태에 따른 실리콘 질화층(5a, 5c)의 형성은 어렵게 된다.
또한, 실리콘 질화층(5a) 및 실리콘 질화층(5c)의 막 두께는, 0.4㎚ 이상 1㎚ 이하인 것이 바람직하다. 0.4㎚ 이상이면, 막으로서의 성질이 안정되어 구현화하기 쉽고, 1㎚ 이하인 것에 의해, 고품질의 질화층을 보다 고속으로 형성할 수 있다. 변동 방지의 관점에서, 실리콘 질화층(5a)의 막 두께는, 0.7㎚ 이상인 것이 보다 바람직하다.
도 10은, 실리콘 기판 상에 퇴적 시간을 변화시켜 실리콘막을 퇴적한 후에, 700℃, 1000초에서 질화한 경우의, 형성되는 질화막의 막 두께의 변화를 도시하고 있다. 퇴적 시간이 0.5초를 넘는 곳부터 막 두께가 증가하기 시작하고, 5초를 넘 는 곳부터 막 두께가 급격하게 두꺼워져 있는 것을 알 수 있다. 이는, 0.5초 이하에서는 실리콘이 퇴적하고 있지 않거나, 혹은 연속막으로 되어 있지 않다고 고려되고, 그리고 0.5초 이상 5초 이하에서는 실리콘이 연속막 또한 다결정 상태가 아니라 단결정 상태(베어 실리콘과 동일한 상태)로 되어 있지 않다고 고려된다. 이 때문에, 질화 레이트가 느린 단결정 실리콘의 질화로 되어 있다고 고려된다. 퇴적 시간이 5초 이상으로 되어, 단결정 실리콘 상에 다결정 실리콘이 퇴적하게 되면, 다결정 실리콘의 질화 레이트는 빠르기 때문에, 막 두께는 급격하게 두꺼워지는 것이다.
이 경향은, 기초가 실리콘 산화막인 경우나 실리콘 질화막인 경우라도, 마찬가지이다. 따라서, 이와 같은 경향을 관찰함으로써, 실리콘이 연속막으로서 형성되어 있는지의 여부, 다결정 실리콘이 퇴적되어 있는지의 여부를 확인할 수 있다. 즉, 이 경우, 0.5초 이상 5초 이하의 시간에서 실리콘을 퇴적하면 된다.
또한, 실리콘의 퇴적 시간은 극력 단결정 상태로 되는 범위이면 길어도 무방하다. 단, 그만큼 다 질화하기 위해 필요한 시간을 길게 할 필요가 있다. 질화 시간이 불충분한 경우, 실리콘을 다 질화할 수 없기 때문에, 막내에 결함이 다수 존재하게 되어, 원하는 효과는 얻어지지 않는다. 다 질화함으로써 실리콘과 질소의 네트워크가 형성되어, 전술한 3배위 질소 결합의 고밀도화를 할 수 있어, 본 실시 형태의 실리콘 질화층(5a, 5c)의 형성이 가능하게 되는 것이다.
도 11에, 실리콘(단결정 실리콘+다결정 실리콘)의 퇴적막 두께와 다 질화하기 위한 시간과의 관계를 도시한다. 퇴적막 두께가 두꺼워짐과 함께, 다 질화하기 위한 시간이 비약적으로 커지게 되는 것을 알 수 있다. 이는, 실리콘이 다결정 상태일지라도, 두꺼워지면 다 질화하기 위해서는 그만큼 두꺼운 질화막을 질소가 확산해야만 하기 때문이다. 또한, 다결정 실리콘막이 생기게 되었다고 하여도, 그것을 완전하게 다 질화하는 것이 중요하다.
또한 반대로, 실리콘의 퇴적 시간은, 지나치게 짧아서는 안된다. 실리콘의 퇴적에 관해서는, 인큐베이션 타임이 중요하게 된다. 즉, 퇴적 시간이 인큐베이션 타임보다 짧으면, 실리콘이 퇴적되어 있지 않거나, 혹은 연속막으로 되어 있지 않다. 여기서의 「연속막으로 되어 있는 것」이란, 「막을 퇴적한 기초가 노출되어 있지 않은 상태」이다.
도 12에 Si막 상, SiO2로 이루어지는 실리콘 산화막 상, Si3N4로 이루어지는 실리콘 질화막 상의 다결정 실리콘의 인큐베이션 타임을 도시한다. 실리콘 산화막 상 → Si막 상 → 실리콘 질화막 상의 순으로 인큐베이션 타임이 짧아져 있는 것을 알 수 있다. 이와 같이 표면에 따라 인큐베이션 타임이 상이한 것은, 표면에 존재하는 댕글링 본드의 수가 상이하기 때문이다.
실리콘이 연속막으로 되는 막 두께는, 실리콘을 퇴적하는 표면의 댕글링 본드의 수에 따라 상이하다. Si막보다도 실리콘 질화막 상에 실리콘막을 형성하는 경우 쪽이, 연속막으로 될 때까지의 시간이 짧아진다. 이는, 질화막의 표면의 댕글링 본드가 Si막의 표면보다도 많은 것에 기인한다. Si막보다도 실리콘 산화막에 형성하는 경우 쪽이, 연속막으로 될 때까지의 시간이 길어진다. 이는, 실리콘 산 화막의 표면의 댕글링 본드가 Si막의 표면보다도 적은 것에 기인한다.
표면에 댕글링 본드가 적은 경우에는, Volmer-Weber형이라 불리는 성장 양식을 거친다. Volmer-Weber형에서는, 기판 상에서 복수개의 원자가 응축되어 핵이 생기고, 비래 원자가 잇달아 모여서 핵이 3차원적으로 성장한다. 증착과 함께 핵(섬)이 성장하여 합체하고, 이윽고 연속한 막으로 된다. 증착 원자-기판 원자간보다 증착 원자끼리의 상호 작용이 강한 경우에 이 성장 양식으로 된다.
한편, 댕글링 본드가 많은 경우, Stranski-Krastanov형이라 불리는 성장 양식을 거쳐, 막은 성장하게 된다. Stranski-Krastanov형은, 기판 상에 단층(혹은 수층) 층 형상으로 성장한 후, 이 위에 3차원적 핵이 생성되어 성장한다. 즉, 표면에 댕글링 본드가 많으면 처음부터 연속막 성장하기 쉬운 것이다. 따라서, 표면에 따라 다결정 실리콘을 연속막으로서 퇴적하기 위해 필요한 시간은 서로 다르게 된다.
도 12에 도시한 관계로부터, 도 7의 (b)에 도시한 공정에서 아몰퍼스 실리콘층(5d)을 퇴적하는 경우와, 도 8의 (b)에 도시한 공정에서 아몰퍼스 실리콘층(5e)을 퇴적하는 경우에, 필요한 시간이 서로 다르게 된다. 본 실시 형태에서는, 다결정 실리콘 상에 실리콘막을 퇴적할 때에는 약 0.5초∼5초, 실리콘 질화막 상에 실리콘막을 퇴적할 때에는 약 0.5초∼2초, 또한 LaAlO3 등의 고유전률막은, 질화막과 비교하여 원자 밀도가 작고, 또한 표면에는 산화층이 생겨 있을 것이 예상되므로, 실리콘 산화막 상을 가정하여 3∼7초로 하였다.
또한, 상기한 바와 같이, 실리콘이 퇴적되는 표면의 댕글링 본드의 수를 증가시킴으로써, 실리콘을 보다 평탄하게 퇴적할 수 있다. 도 13에 실리콘 산화막 상에 실리콘을 퇴적하는 경우((a)의 경우)와, 실리콘 산화막의 표면을, 0.08Torr, N2 가스에 의해 40％로 희석한 He 분위기 속에서 100W의 파워로 5초 플라즈마 질화한 후, 즉 표면에 댕글링 본드를 만든 후에 실리콘을 퇴적한 경우((b)의 경우)의 표면 러프니스의 변화를 도시한다. 실리콘 산화막의 표면을 질화함으로써, 퇴적된 실리콘의 표면 러프니스가 작아져 있는 것을 알 수 있다. 이는 질화함으로써 실리콘 산화막의 표면의 댕글링 본드가 증가하여, 실리콘의 성장 양식이 Volmer-Weber형으로부터 Stranski-Krastanov형으로 이행한 것에 기인한다. 따라서, 실리콘을 퇴적하는 과정에서, 실리콘을 퇴적하기 직전에 표면 댕글링 본드를 증가시키는 공정을 추가하면, 보다 우수한 평탄성, 절연성을 가진 절연막을 형성하는 것이 가능하다. 일례로서, 전술한 플라즈마 질화를 들 수 있다.
또한, 본 실시 형태에서는, 부유 게이트 전극(4)과 제어 게이트 전극(6) 사이에 위치하는 고유전체층(5b)으로서, LaAlOx(란탄 알루미네이트)층을 예로 들었지만, 이에 한정되는 것이 아니라, 금속을 함유하고 또한 실리콘 산화물보다도 유전률이 높은 절연층이면 된다. 이 절연층으로서는, Al2O3(산화 알루미늄)이나 HfO2(산화 하프늄) 등의 고유전률을 갖는 금속 산화물, 알루미네이트(MAlOx, 여기서, M은 금속 원소, x는 산소 함유율을 나타냄), 실리케이트(MSiOx, M은 금속 원소, x는 산소 함유율을 나타냄), HfO2, ZrO2, CeO2 등의 천이 금속의 산화물이나 La2O3, LaSiOx 등을 이용할 수 있어, 마찬가지의 효과가 얻어진다.
또한, 도 14에 도시한 본 실시 형태의 제1 변형예와 같이, 고유전체층(5b)을 Al2O3층(5b3)/LaAlOx층(5b2)/Al2O3층(5b1)의 3층 구조로 함으로써 부유 게이트 전극(4) 및 제어 게이트 전극(6)으로부터의 Si의 확산 억제의 효과가 강해져, 보다 내열성이 우수한 구조를 실현할 수 있다. 또한, 이와 같이 3층 구조의 고유전체층의 층(5b2)에 La를 함유하는 고유전체층을 이용한 경우에는, 고유전체층(5b1, 5b3)으로서, 알루미늄 또는 하프늄을 함유하는 고유전체층을 이용할 수 있다.
또한, 실리콘 질화층(5a, 5c)은, 앞서 설명한 면내 방향으로 연속적이며, 3배위의 질소 결합을 갖고 또한 질소의 제2 근접 원자 중 적어도 1개가 질소라고 하는 특징을 갖고 있으면, 실리콘 질화층(SiNx)에 한정되는 것이 아니라, 예를 들면 실리콘 산질화층(SiON) 등이어도 되고, 또한 도 15에 도시한 본 실시 형태의 제2 변형예와 같이, 실리콘 질화층(5a)의 양측에 얇은 실리콘 산화층(5f1, 5f2)(SiO2)이 형성되고, 실리콘 질화층(5c)의 양측에 얇은 실리콘 산화층(5f3, 5f4)이 형성되어 있어도 된다. 또한, 실리콘 산화층(5f1, 5f2, 5f3, 5f4)은 전극간 절연막(5)의 배리어 기능(부유 게이트 전극(4)에 주입된 캐리어가 제어 게이트 전극(6)으로 빠져나가는 것을 방지하는 기능)을 강화하는 효과를 갖는다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 고유전률 재료로 이루어지는 전극간 절연막의 계면에 고품질의 실리콘 질화층을 형성함으로써, 실리콘을 함 유하는 전극(부유 게이트 전극 또는 제어 게이트 전극)과 전극간 절연막 사이의 상호 확산을 방지하는 것이 가능해져, 기입, 소거, 및 전하 유지 특성 등의 소자 특성의 열화를 방지할 수 있다.
<제2 실시 형태>
다음으로, 본 발명의 제2 실시 형태에 따른 반도체 장치를, 도 16을 참조하여 설명한다. 본 실시 형태의 반도체 장치는, 부유 게이트형 불휘발성 반도체 메모리 장치로서, 도 16에 도시한 적어도 하나의 메모리 셀을 구비하고 있다. 이 메모리 셀은, 도 1에 도시한 제1 실시 형태에 따른 메모리 셀에서, 다결정 실리콘으로 이루어지는 부유 게이트 전극(4) 및 제어 게이트 전극(6)을 니켈 실리사이드(NiSi)막(4a) 및 니켈 실리사이드(NiSi)막(6a)으로 각각 치환한 구성으로 되어 있다. 따라서, 본 실시 형태에서는, 제1 실시 형태와 마찬가지로, 전극간 절연막(5)은 LaAlOx층(5b)을, 면내 방향으로 연속적이며, 3배위의 질소 결합을 갖고 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 실리콘 질화층(5a, 5c) 사이에 끼운 3층 구조를 갖고 있다.
본 실시 형태의 불휘발성 반도체 메모리 장치는, 제1 실시 형태에 비해, 전압 인가에 의한 부유 게이트 전극 및 제어 게이트 전극 내로 신장하는 공핍층 폭을 억제하는 것이 가능해지므로, 터널 절연막(3) 및 전극간 절연막(5)에 유효하게 전계가 인가되어, 기입 전압을 낮게 하는 것이 가능하게 된다.
또한, 부유 게이트 전극(4) 및 제어 게이트 전극(6)의 재료는 니켈 실리사이드로 한정되는 것이 아니라, 텅스텐 실리사이드 등의 다른 실리사이드이어도 된다. 상술한, FUSI(Fully Silicided) 게이트는 현행의 프로세스와의 정합성이 강하여, 금후 세대의 불휘발성 반도체 메모리 장치에서 도입이 검토되고 있다. 본 실시 형태에서는, FUSI로 이루어지는 게이트 전극 내의 Si와 전극간 절연막(5)과의 상호 확산의 억제에도 효과적이다.
또한, 부유 게이트 전극(4) 및 제어 게이트 전극(6)의 재료는 탄탈 나이트라이드(TaN)나 탄탈 카바이드(TaC), 티탄 나이트라이드(TiN)와 같은 금속 화합물이어도 마찬가지의 효과가 얻어진다. 또한, 루테늄(Ru)이나 텅스텐(W) 등의 금속 재료이어도 된다.
또한, 예를 들면 도 17에 도시한 본 실시 형태의 제1 변형예와 같이, Si를 함유하지 않는 메탈 전극 재료를 제어 게이트 전극(6a)에 이용한 경우에는, 전극간 절연막(5)은 제어 게이트 전극과의 계면측의 실리콘 질화층(5c)을 생략하고, 실리콘 질화층(5a)과, LaAlOx층(5b)과의 2층 구조로 할 수 있다. 이와 같이, 실리콘 질화층(5c)을 생략함으로써 공정을 간략화할 수 있어, 블로킹층의 실효적인 막 두께를 박막화할 수 있다. 또한, 본 변형예에서는, 부유 게이트 전극이 실리콘을 함유하는 전극이고 또한 제어 게이트 전극이 실리콘을 함유하지 않은 메탈 전극이었지만, 부유 게이트 전극이 실리콘을 함유하지 않은 메탈 전극이고 제어 게이트 전극이 실리콘을 함유하는 전극인 경우에는, 도 18에 도시한 제2 변형예와 같이, 전극간 절연막(5)은 부유 게이트 전극측의 실리콘 질화층(5a)을 생략하고, LaAlOx층(5b)과, 실리콘 질화층(5c)과의 2층 구조로 할 수 있다. 또한, 어떠한 경우에도 실리콘을 함유하는 전극으로서는, 실리사이드 대신에 다결정 실리콘을 이용하여도 된다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 고유전률 재료로 이루어지는 전극간 절연막의 계면에 고품질의 실리콘 질화층을 형성함으로써, 실리콘을 함유하는 전극(부유 게이트 전극 또는 제어 게이트 전극)과 전극간 절연막 사이의 상호 확산을 방지하는 것이 가능해져, 기입, 소거, 및 전하 유지 특성 등의 소자 특성의 열화를 방지할 수 있다.
<제3 실시 형태>
다음으로, 본 발명의 제3 실시 형태에 따른 핀형 불휘발성 반도체 메모리 장치를, 도 19를 참조하여 설명한다. 본 실시 형태의 핀형 불휘발성 반도체 메모리 장치는, 도 19에 도시한 적어도 1개의 메모리 셀을 구비하고 있다.
핀형 불휘발성 반도체 메모리 장치는, 도 19에 도시한 바와 같은, 핀으로 불리는 판 형상의 반도체 소자 영역(10)에 트랜지스터가 형성된 메모리 셀을 갖는 불휘발성 메모리 장치이며, 미세화, 고집적화, 단채널 효과 억제 등의 효과가 있다.
본 실시 형태의 핀형 불휘발성 반도체 메모리 장치는, 실리콘 기판(1) 상에 판 형상의 반도체 소자 영역(10)이 형성되어 있고, 이 판 형상의 반도체 소자 영역(10)에, 반도체 소자 영역(10)이 연장되는 방향으로 이격하여, 반도체 소자 영역(10)과는 도전형이 상이한 소스 영역(8a) 및 드레인 영역(8b)이 형성되어 있다. 소스 영역(8a)과 드레인 영역(8b) 사이의 반도체 소자 영역(10)의 측면 및 상면을 덮도록, 터널 절연막(3), 부유 게이트 전극(4), 전극간 절연막(5), 및 제어 게이트 전극(6)의 적층 구조로 이루어지는 게이트 전극부가 형성되어 있다.
본 실시 형태에서는, 제1 실시 형태와 마찬가지로, 전극간 절연막(5)은, 실리콘 질화층과 고유전률 절연층과의 적층 구조를 갖고, 또한 실리콘 질화층은 3배위 질소 결합이 고밀도로 응집한 실리콘 질화층으로 한 구성으로 되어 있다. 이에 의해, 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다.
다음으로, 본 실시 형태의 핀형 불휘발성 반도체 메모리 장치의 제조 방법을 도 20의 (a) 내지 도 21의 (d)를 참조하여 설명한다. 도 20의 (a) 내지 도 21의 (d)는 제조 공정을 도시하는 단면도로서, 도 19에 도시한 절단면 A-A'로 절단한 단면도이다.
우선, 도 20의 (a)에 도시한 바와 같이, 실리콘 기판(1) 상에 판 형상의 반도체로 이루어지는 소자 영역(10)을 형성한다. 계속해서, 도 20의 (b)에 도시한 바와 같이 소자 영역(10) 상에 터널 절연막(3)으로서의 실리콘 산질화막과, 부유 게이트 전극(4)으로서의 다결정 실리콘막을 순차적으로 퇴적한다. 그 후, 도 20의 (c)에 도시한 바와 같이, 예를 들면 디실란 가스를 이용하여, 부유 게이트 전극(4) 상에 두께 0.5㎚ 정도의 평탄한 아몰퍼스 실리콘층(5d)을 성막한다. 이 때, 제1 내지 제2 실시 형태에서 설명한 바와 같이, 아몰퍼스 실리콘을 퇴적하기 직전에 표면 댕글링 본드를 증가시키는 공정을 추가하여도 된다. 다음으로, 도 20의 (d)에 도시한 바와 같이, 예를 들면 온도 700℃, 압력 40Torr(5320Pa)에서 Ar에 의해 5배로 희석한 질화 가스를 이용한 플라즈마 질화에 의해, 아몰퍼스 실리콘층(5d)을 직접 질화한다. 이에 의해, 두께 1㎚ 정도의 실리콘 질화층(5a)이 형성된다.
다음으로, 도 21의 (a)에 도시한 바와 같이, 실리콘 질화층(5a) 상에 예를 들면 두께 15㎚의 LaAlOx층(5b)을 CVD법으로 퇴적한다. 계속해서, 도 21의 (b)에 도시한 바와 같이, 예를 들면 디실란 가스를 이용하여, LaAlOx층(5b) 상에 두께 0.5㎚ 정도의 평탄한 아몰퍼스 실리콘층(5e)을 성막한다. 이 때, 아몰퍼스 실리콘층(5d)의 퇴적 시와 마찬가지로, 아몰퍼스 실리콘을 퇴적하기 직전에 표면 댕글링 본드를 증가시키는 공정을 추가하여도 된다. 다음으로, 도 21의 (c)에 도시한 바와 같이, 예를 들면 온도 700℃, 압력 40Torr(5320Pa)에서 Ar에 의해 5배로 희석한 질화 가스를 이용한 플라즈마 질화에 의해, 아몰퍼스 실리콘층(5e)을 직접 질화한다. 이에 의해, 두께 1㎚ 정도의 실리콘 질화층(5c)이 형성된다. 다음으로, 도 21의 (d)에 도시한 바와 같이, 실리콘 질화층(5c) 상에 제어 게이트 전극(6)으로서, 인이 첨가된 두께 200㎚의 n형 다결정 실리콘막을 퇴적한다.
이 이후의 공정은 도시하지 않지만, 제1 내지 제2 실시 형태와 마찬가지로, 레지스트 마스크로 패터닝한 후, 상기의 제어 게이트 전극(6)으로서의 다결정 실리콘막, 실리콘 질화층(5c), LaAlOx층(5b), 실리콘 질화층(5a), 부유 게이트 전극(4)으로서의 다결정 실리콘막, 및 터널 절연막(3)을 반응성 이온 에칭법에 의해 에칭하여, 게이트 전극부를 형성한다. 또한, 레지스트 마스크를 제거한 후에, 가공 데미지의 회복 등을 목적으로 하여 산화 분위기 속에서 열처리를 행하여, 약 3㎚의 후산화막을 형성한다. 다음으로, 예를 들면 인을 전체면에 3×1015㎝-2 이온 주입한 후, 예를 들면 1000℃, 20초간의 열처리를 행하여, 인을 실리콘 기판 내에 확산하여 활성화시켜, 소스 영역(8a) 및 드레인 영역(8b)을 형성한다.
다음으로, 예를 들면 전체면에 두께 300㎚의 실리콘 산화막을 CVD법에 의해 퇴적하고, 계속해서 이방성 드라이 에칭에 의해 실리콘 산화막에 컨택트홀을 개구한다. 이 후에, 실리콘, 구리를 각각 예를 들면 0.5％씩 함유하는 두께 800㎚의 알루미늄막을, 상기 컨택트홀을 매립하도록 형성한 후, 알루미늄막을 패터닝하여 전극을 형성한다. 이 후, 450℃에서 15분간 수소를 10％ 함유하는 질소 분위기에서 열처리하였다.
이상 설명한 바와 같이 본 실시 형태에 따르면, 고품질이면서 고신뢰의 터널 절연막을 갖고, 또한 미세화ㆍ고집적화, 단채널화를 억제하는 핀형 불휘발성 메모리를 형성할 수 있다.
제1 내지 제3 실시 형태에서는, 부유 게이트형 불휘발성 반도체 메모리 장치를 예로 들어 설명하였지만, 이에 한하지 않고 다른 반도체 장치에 대해서도, 마찬가지로 적용할 수 있다.
<제4 실시 형태>
다음으로, 본 발명의 제4 실시 형태에 따른 MONOS(Metal-Oxide-Nitride-Oxide-Si)형 불휘발성 반도체 메모리 장치를, 도 22를 참조하여 설명한다. 본 실시 형태의 MONOS형 불휘발성 반도체 메모리 장치는, 도 22에 도시한 메모리 셀을 적어도 1개 구비하고 있다.
본 실시 형태에 따른 메모리 셀은, p형 실리콘 기판(1)의 주면 상에 이격하여 형성된 소스 영역(8a) 및 드레인 영역(8b)이 형성되어 있다. 그리고, 이 소스 영역(8a)과, 드레인 영역(8b) 사이의 실리콘 기판(1) 상에, 터널 절연막(3), 전하 축적막(4A), 블로킹막(5A), 및 제어 게이트 전극(6)의 적층막으로 이루어지는 게이트 전극부가 형성되어 있다. 또한, 이 게이트 전극부의 측면 및 상면은 예를 들면 산화 실리콘으로 이루어지는 절연막(7)이 형성되어 있다. 터널 절연막(3)은, 예를 들면 실리콘 산질화막으로 형성되고, 전하 축적막(4A)은 실리콘 질화막으로 형성되고, 제어 게이트 전극(6a)은 니켈 실리사이드막으로 형성되어 있다. 또한, 소스 영역(8a) 및 드레인 영역(8b)은, 게이트 전극부를 마스크로 하여 예를 들면 인을 이온 주입함으로써 형성된다.
본 실시 형태의 블로킹막(5A)은, 종래의 MONOS형 불휘발성 반도체 메모리 장치의 블로킹막과는 구성이 상이하다. 즉, 본 실시 형태의 블로킹막(5A)은, 도 2에 도시한 제1 실시 형태의 전극간 절연막(5)과 동일한 구성을 갖고 있다. 도 23에 도시한 바와 같이, LaAlOx층(5b)을, 면내 방향으로 연속적이며, 3배위의 질소 결합을 갖고 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 실리콘 질화층(5a, 5c) 사이에 끼운 3층 구조로 되어 있다. 여기서, 실리콘 질화층(5a) 및 실리콘 질화층(5c)은, 3배위의 질소 결합을 갖고 있기 때문에, 제1 실시 형태에서 설명한 바와 같이, 이 질소 결합은 안정화되어, 고온 열처리를 실시하였을 때에도 용이하게 절단되는 일은 없다.
즉, 본 실시 형태에 의해, 고온 열처리를 실시하였을 때에도 블로킹막(5A)과 전하 축적막(4A)과의 계면 및 블로킹막(5A)과 제어 게이트 전극(6a)과의 계면에서의 계면 반응을 억제할 수 있는 것을 나타내고 있다.
또한, 실리콘 질화막(5a) 및 실리콘 질화층(5c)의 막 두께는, 0.4㎚ 이상 1 ㎚ 이하인 것이 바람직하다. 0.4㎚ 이상이면, 막으로서의 성질이 안정되어 구현화하기 쉽고, 1㎚ 이하임으로써, 고품질의 질화층을 보다 고속으로 형성할 수 있다. 변동 방지의 관점에서, 실리콘 질화층(5a)의 막 두께는 0.7㎚ 이상인 것이 보다 바람직하다.
이와 같이 본 실시 형태의 불휘발성 반도체 메모리 장치에서는, LaAlOx층(5b)을, 3배위의 질소 결합을 갖고 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 실리콘 질화층(5a, 5c) 사이에 끼운 3층 구조로 함으로써, 고온 열처리를 실시하였을 때의, 블로킹막(5A)과 전하 축적막(4A)으로서의 실리콘 질화막과의 계면 및 블로킹막(5A)과 제어 게이트 전극(6a)으로서의 니켈 실리사이드막과의 계면에서 각각 일어나는 상호 확산을 억제할 수 있다. 이에 의해, 블로킹막(5A)의 내열성을 높일 수 있어, 소자(메모리 셀)의 미세화의 실현과 동시에 계면 특성의 개선으로부터, 기입, 소거 및 전하 유지 등의 소자 특성 및 그 신뢰성을 개선할 수 있다.
또한, 본 실시 형태에 따르면, 전하 축적막(4A)과 제어 게이트 전극(6a) 사이의 블로킹막(5A)에 고유전체인 LaAlOx층(5b)을 이용하는 것이 가능하게 되기 때문에, 전하 축적막(4A)과 제어 게이트 전극(6a)과의 커플링비를 증가시키는 것이 가능해져, 소자의 미세화의 실현과 동시에 계면 특성의 개선으로부터 소자 특성 및 그 신뢰성을 개선할 수 있다.
또한, 제어 게이트 전극(6a)의 재료에 니켈 실리사이드를 이용하는 것이 가능하게 되기 때문에, 다결정 실리콘으로 이루어지는 게이트 전극에 비해, 전압 인 가에 의한 전극 내로 신장하는 공핍층 폭을 억제하는 것이 가능해져, 기입 전압을 저하하는 것이 가능하게 된다.
다음으로, 본 실시 형태에 따른 MONOS형 불휘발성 반도체 메모리 장치의 제조 방법을, 도 24의 (a) 내지 도 26의 (c)를 참조하여 설명한다.
우선, 도 24의 (a)에 도시한 바와 같이, 예를 들면 면 방위 (100), 비저항 10Ω㎝∼20Ω㎝의 p형 실리콘 기판(1)을 준비하고, 이 실리콘 기판(1) 상에 터널 절연막(3)으로서 실리콘 산질화막과, 전하 축적막(4A)으로서 실리콘 질화막을 예를 들면 CVD로 퇴적한다. 다음으로, 도 24의 (b)에 도시한 바와 같이, 예를 들면 디실란 가스를 이용하여, 전하 축적막(4A) 상에 두께 0.5㎚ 정도의 평탄한 아몰퍼스 실리콘층(5d)을 성막한다. 이 때, 아몰퍼스 실리콘을 퇴적하기 직전에 표면 댕글링 본드를 증가시키는 공정을 추가하여도 된다. 아몰퍼스 실리콘을 퇴적하는 표면의 댕글링 본드의 수를 증가시킴으로써, 우수한 평탄성, 절연성을 가진 절연층을 형성하는 것이 가능하다.
다음으로, 도 24의 (c)에 도시한 바와 같이, 예를 들면 온도 700℃, 압력 40Torr(5320Pa)에서 Ar에 의해 5배로 희석한 질화 가스를 이용한 플라즈마 질화에 의해, 아몰퍼스 실리콘층(5d)을 직접 질화한다. 이에 의해, 두께 1㎚ 정도의 실리콘 질화층(5a)이 형성된다. 다음으로, 도 24의 (d)에 도시한 바와 같이, 실리콘 질화층(5a) 상에 예를 들면 두께 15㎚의 LaAlOx층(5b)을 CVD법으로 퇴적한다.
다음으로, 도 25의 (a)에 도시한 바와 같이, 예를 들면 디실란 가스를 이용하여, LaAlOx층(5b) 상에 두께 0.5㎚ 정도의 평탄한 아몰퍼스 실리콘층(5e)을 성막 한다. 이 때, 아몰퍼스 실리콘층(5d)의 퇴적 시와 마찬가지로, 실리콘을 퇴적하기 직전에 표면 댕글링 본드를 증가시키는 공정을 추가하여도 된다. 다음으로, 도 25의 (b)에 도시한 바와 같이, 예를 들면 온도 700℃, 압력 40Torr(5320Pa)에서 Ar에 의해 5배로 희석한 질화 가스를 이용한 플라즈마 질화에 의해, 아몰퍼스 실리콘층(5e)을 직접 질화한다. 이에 의해, 두께 1㎚ 정도의 실리콘 질화층(5c)이 형성된다.
다음으로, 도 25의 (c)에 도시한 바와 같이, 제어 게이트 전극(6a)을 형성하기 위해, 예를 들면 디실란 가스를 이용하여, 실리콘 질화층(5c) 상에 두께 20㎚ 정도의 평탄한 아몰퍼스 실리콘막(6b)을 성막한다. 그 후, 니켈(Ni)을 스퍼터 증착하고 400℃에서 열처리를 행하며, 미반응의 금속을 선택 에칭한다. 이에 의해, 도 26의 (a)에 도시한 바와 같이, 자기 정합적으로 니켈 실리사이드로 이루어지는 제어 게이트 전극(6a)이 형성된다.
다음으로, 도 26의 (b)에 도시한 바와 같이, 포토 리소그래피 기술을 이용하여 포토 레지스트로 이루어지는 레지스트 마스크(9)를 제어 게이트 전극(6a) 상에 형성하고, 레지스트 마스크(9)를 이용하여, 제어 게이트 전극(6a)으로서의 니켈 실리사이드막, 실리콘 질화층(5c), LaAlOx층(5b), 실리콘 질화층(5a), 전하 축적막(4A)으로서의 실리콘 질화막, 및 터널 절연막(3)으로 이루어지는 적층막을 반응성 이온 에칭에 의해 에칭하여, 게이트 전극부를 형성한다. 또한, 레지스트 마스크(9)를 제거한 후에, 가공 데미지의 회복 등을 목적으로 하여 산화 분위기 속에서 열처리를 행하여, 약 3㎚의 후산화막(7)을 형성한다.
다음으로, 예를 들면 인을 전체면에 3×1015㎝-2 이온 주입한다. 그 후, 예를 들면 1000℃, 20초간의 열처리를 행하며, 인을 실리콘 기판(1) 내에 확산하여 활성화시켜, 소스 영역(8a) 및 드레인 영역(8b)을 형성하여, 도 26의 (c)에 도시한 구조를 얻는다.
이 후는 특별히 도시하지 않지만, CVD법에 의한 층간 절연막을 퇴적하고, 컨택트홀을 개구하고, 이 컨택트홀을 매립하도록 알루미늄막을 퇴적하여 패터닝함으로써 전극을 형성하고, 또한 질소 분위기에서의 열처리를 행하여, 메모리 장치를 완성한다.
본 실시 형태에서는 아몰퍼스 실리콘층의 질화를 하고 있지만, 그에 한하지 않고, 아몰퍼스 실리콘 대신에, 예를 들면 다결정 실리콘을 이용하여도 된다. 단, 블로킹막을 평탄화하기 위해서는, 아몰퍼스 형상의 실리콘 박막이 바람직하다. 또한, 질화 시에 질소 원자나 질소 화합물이 막내에서 확산하기 쉽고, 또한 결합을 하여 질화층을 형성할 때, 질화 효율을 향상시켜 고품질의 질화층을 실현하기 위해서는, 결정질의 실리콘층보다 아몰퍼스 실리콘 박막이 바람직하다. 전술한 바와 같이 3배위 질소 결합을 갖는 실리콘 질화막을 형성하기 위해서는, 도 24의 (b) 및 도 25의 (a)에 도시한 공정에서 형성하는 아몰퍼스 실리콘층이 연속막이며, 또한 평탄하게 형성되어 있을 필요가 있다. 실리콘층이 연속막으로 되어 있지 않고, 실리콘의 섬(핵)이 난립하고 있는 상태에서 질화하면, 국소적으로 얇은 영역, 게다가 질화되어 있지 않은 실리콘 원자를 질화막 내에 남기게 되어, 절연성의 관점에서 바람직하지 않다.
본 실시 형태에서 주의할 또 하나의 점은, 도 24의 (c) 및 도 25의 (b)에 도시한 공정에서, 실리콘층을 완전하게 다 질화하는 것이다. 다 질화함으로써 실리콘과 질소의 네트워크가 형성되어, 전술한 3배위 질소 결합의 고밀도화를 할 수 있어, 결함이 적고 신뢰성이 높은 질화막을 형성하는 것이 가능하게 되는 것이다.
또한, 전하 축적막(4A)으로서의 실리콘 질화막에는, 그 막내의 결함이 많아지는 결합 상태가 나쁜 질화막을 이용하여도 되고, 상술한 바와 같은 2배위 질소 결합 등의 막내의 결함을 증가시킴으로써 축적시키는 전하량을 증가시킬 수 있다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 고유전률 재료로 이루어지는 블로킹막의 계면에 고품질의 실리콘 질화층을 형성함으로써, 실리콘을 함유하는 전극(제어 게이트 전극)과 블로킹막 사이의 상호 확산을 방지하는 것이 가능해져, 기입, 소거, 및 전하 유지 특성 등의 소자 특성의 열화를 방지할 수 있다.
또한, 제1 내지 제3 실시 형태에서 설명한 부유 게이트형 불휘발성 반도체 메모리 장치의 부유 게이트 전극을 본 실시 형태의 전하 축적막(4A)으로 치환하면 MONOS형 불휘발성 반도체 메모리 장치를 얻을 수 있다. 이 경우, 전극간 절연막(5)이 블로킹막(5A)으로 된다.
<제5 실시 형태>
다음으로, 본 발명의 제5 실시 형태에 따른 반도체 장치를, 도 27을 참조하여 설명한다. 본 실시 형태의 반도체 장치는, 금속/절연체/반도체 접합의 전계 효과 트랜지스터(MISFET)이며, 그 단면을 도 27에 도시한다.
본 실시 형태의 MISFET에서는, 예를 들면 p형 실리콘 기판(11)의 주면의 소자 형성 영역을 둘러싸도록, 기판(11) 내에 소자 분리를 위한 실리콘 열산화막(소자 분리 절연막)(12)이 매립되어 형성되어 있다. 실리콘 기판(11)의 상기 소자 형성 영역에는, n형 소스 영역(18a) 및 n형 드레인 영역(18b)이 이격하여 형성되어 있다. 소스 영역(8a)과 드레인 영역 사이의 소자 형성 영역 상에 게이트 절연막(13)이 형성되고, 이 게이트 절연막(13) 상에 니켈 실리사이드(NiSi)로 이루어지는 게이트 전극(14)이 형성되어 있다. 또한, 게이트 절연막(13), 게이트 전극(14)으로 이루어지는 게이트부의 측부에는, 실리콘 산화막(17)이 형성되어 있다.
본 실시 형태에서는, 게이트 절연막(13)의 구성이 종래의 MISFET와는 상이하다. 즉, 본 실시 형태에서는, 게이트 절연막(13)은, 도 28에 도시한 바와 같이, 실리콘 기판(11)측으로부터, 실리콘 산화층(13a), 면내 방향으로 연속적이며, 3배위의 질소 결합을 갖고 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 실리콘 질화층(13b), 실리콘 산화층(13c), HfSiON층(13d)의 적층으로 이루어지는 4층 구조로 되어 있다.
여기서, 실리콘 산화층(13a, 13c)은, 나중에 설명하는 바와 같이, HfSiON층(13d)으로부터의 이탈 산소에 의해 형성되는 것이며, 얇고, 고신뢰성을 갖는 것이다.
도 29는, 실리콘 질화층을 산화하였을 때의, 산화 전의 실리콘 질화층의 물리 층 두께 Tphys와 산화에 의해 증가한 물리 층 두께 ΔTphys를 엘립소메트리(ellipsometry)법으로 평가한 결과를 도시하는 도면이다. 또한, 산화는, 전체 압력이 30Torr이며, 희석 가스 N2에 의해 분압 3Torr로 희석한 O2 가스를 이용하여, 950℃, 30초의 조건에서 행하였다. 이 조건에 의해 베어 Si(실리콘 기판) 상에는 1.8㎚의 실리콘 산화층이 형성된다. 또한, 실리콘 질화층에는, 실리콘 질화층(13b)으로 나타낸 바와 같은, 막질이 양호한(3배위의 질소 결합을 갖고 또한 질소의 제2 근접 원자 중 적어도 1개가 질소로 되도록 제작한) 것과, 종래 방법으로 제작한 것의 2개를 이용하여 평가하고 있다. 도 29로부터 알 수 있는 바와 같이, 산화 전후의 증가 층 두께를 베어 Si의 산화와 비교한 경우, 그 실리콘 질화층의 산화 전의 층 두께가 두꺼울수록, 또한 그 층의 질이 양호할수록, 증가 층 두께는 작아지는 것을 알 수 있다. 즉, 본 실시 형태에 의해, HfSiON층으로부터 이탈한 산소에 의한 기판 계면의 산화를 억제할 수 있는 것을 나타내고 있다.
또한, 본 실시 형태에서는, HfSiON층(13d)과 기판(11)과의 계면에 실리콘 산화층보다도 유전률이 높은 실리콘 질화층(13b)을 형성해 둠으로써, 전기적으로 박막화를 실현할 수 있다.
한편, 이 실리콘 질화층(13b)은 질소가 고농도로 응집함으로써 강한 결합을 갖고 있기 때문에, 그 이상의 질화는 일어나기 어렵고, 이 특성을 이용하면, 실리콘 질화층(13b)은, 예를 들면 결정화를 억제시키기 위해 HfSiO층을 플라즈마 질화 및 암모니아 질화하였을 때에 있어서의 질소가 기판까지 확산되는 블로킹막으로서의 효과도 갖고 있다.
또한, 실리콘 질화층(13b)과 같은, 면내 방향으로 연속적이며, 3배위의 질소 결합을 갖고 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 특징을 갖는 실리콘 질화층 너머로 산화함으로써, 양호한 계면 특성(계면 준위 등의 결함이 적음) 및 높은 신뢰성을 갖는 계면이 형성되는 것을 본 발명자들은 이미 발견하고, 특허 출원하였다(일본 특허 출원 제2006-176863호).
또한, 실리콘 질화층(13b)의 층 두께는, 박막화의 관점에서 1㎚ 이하인 것이 바람직하다. 0.4㎚ 이상이면, 층으로서의 성질이 안정되어 구현화하기 쉽고, 1㎚ 이하임으로써, 고품질의 질화층을 보다 고속으로 형성할 수 있다. 변동 방지의 관점에서, 실리콘 질화층(13b)의 막 두께는, 0.7㎚ 이상인 것이 보다 바람직하다.
다음으로, 본 실시 형태에 따른 MISFET의 제조 방법을 도 30의 (a) 내지 도 31의 (d)를 참조하여 설명한다. 도 30의 (a) 내지 도 31의 (d)는, 본 실시 형태에 따른 MISFET의 제조 공정을 도시하는 단면도이다.
우선, 도 30의 (a)에 도시한 바와 같이, p형 실리콘 기판(11)을 준비하고, 이 실리콘 기판(11)의 표면에 홈을 형성하고, 거기에 CVD 산화막을 매립함으로써 두께 0.6㎛ 정도의 소자 분리 절연막(12)을 형성한다. 다음으로, 실리콘 기판(11)을 예를 들면 온도 700℃, 압력 40Torr(5320Pa)에서 Ar에 의해 5배로 희석한 질화 가스를 이용한 플라즈마 질화에 의해, 직접 질화한다. 이에 의해, 두께 1㎚ 정도의 실리콘 질화층(13b)을 형성한다.
다음으로, 도 30의 (b)에 도시한 바와 같이, 스퍼터법, CVD법, 혹은 ALD법에 의해, 실리콘 질화층(13b) 상에 2∼4㎚의 두께로 HfSiO(하프늄 실리케이트)층(13e) 을 퇴적하고, 개질을 위한 열처리를 행한다. 계속해서, 도 30의 (c)에 도시한 바와 같이, 예를 들면 플라즈마 질화나 암모니아 질화 등에 의해, HfSiO층(13e)에 질소를 도입하고, 도입 후 활성화를 위한 열처리를 행한다. 여기서, 도입하는 질소의 양은 HfSiO층(13e)이 상 분리나 결정화가 일어나지 않는 필요 최소의 양이다. 이에 의해, HfSiON층(13d)이 형성된다.
다음으로, 도 30의 (d)에 도시한 바와 같이, 게이트 전극(14)을 형성하기 위해, 예를 들면 디실란 가스를 이용하여, HfSiON층(13d) 상에 두께 20㎚ 정도의 평탄한 아몰퍼스 실리콘층(14a)을 성막한다. 그 후, 니켈(Ni)을 스퍼터 증착하고 400℃에서 열처리를 행하며, 미반응의 금속을 선택 에칭한다. 이에 의해, 도 31의 (a)에 도시한 바와 같이, 자기 정합적으로 니켈 실리사이드로 이루어지는 게이트 전극(14)이 형성된다.
다음으로, 도 31의 (b)에 도시한 바와 같이, 포토 리소그래피 기술을 이용하여, 게이트 전극(14) 상에 포토 레지스트로 이루어지는 레지스트 마스크(19)를 형성하고, 이 레지스트 마스크(19)를 이용하여, 게이트 전극(14)으로서의 니켈 실리사이드막, HfSiON층(13d), 및 실리콘 질화층(13b)을 반응성 이온 에칭법에 의해 에칭하여, 게이트 전극부를 형성한다. 또한 도 31의 (c)에 도시한 바와 같이, 레지스트 마스크(19)를 제거한 후에, 가공 데미지의 회복 등을 목적으로 하여 산화 분위기 속에서 열처리를 행하여, 약 3㎚의 후산화막(17)을 형성한다.
다음으로, 불순물 예를 들면 인 등을 전체면에 도우즈량 3×1015㎝-2로 이온 주입한다. 그 후, 예를 들면 1000℃, 20초간의 열처리를 행하여, 불순물을 실리콘 기판(11) 내에 확산하여 활성화시켜, 소스 영역(18a) 및 드레인 영역(18b)을 형성하여, 도 31의 (d)에 도시한 구조를 얻는다. 여기서, HfSION층(13d) 내로부터 이탈한 산소, 혹은 도 30의 (c)에서, HfSiO층(13e)의 퇴적 시에 HfSiO층(13e) 내로부터 이탈한 산소에 의해, 실리콘 질화층(13b)의 양 계면에 실리콘 산화층(13a, 13c)이 형성된다.
이 때, 형성되는 실리콘 산화층(13a, 13c)의 층 두께는, 열공정의 분위기에서의 산소 분압, 산소 유량 및 온도에 의해 영향을 받고, 각각이 높아질수록 증가하는 경향이 있다. 3배위 결합을 갖는 실리콘 질화층(13b)을 파괴하지 않고 실리콘 산화층(13a)/실리콘 질화층(13b)/실리콘 산화층(13c)의 ONO(SiO2/SiN/SiO2) 적층 구조를 얻기 위해서는, 산소 이탈이 적어지는 조건이 바람직하다.
한편, 본 실시 형태와 같이, 실리콘 기판(11)과의 계면에 실리콘 질화층(13b)을 미리 형성한 경우, MISFET의 구동력의 관점에서는, 계면을 산화하고, 질화층(13b) 내의 고정 전하의 영향이 없어질 정도로 실리콘 기판(11)과의 계면의 실리콘 산화층(13a)의 층 두께를 두껍게 할 필요가 있다. 왜냐하면 질화층 내의 고정 전하에 의해 채널 내의 캐리어가 산란되어, 이동도가 저하되기 때문이다.
도 32는 실리콘 질화층 내의 고정 전하 밀도와, 고정 전하의 영향을 배제하기 위한 필요한 실리콘 산화층의 층 두께와의 관계에 대해 도시하고 있다. 도 32로부터 알 수 있는 바와 같이, 질화층 내의 고정 전하 밀도가 2×1011㎝-2 정도 존재 하는 경우에는 1㎚ 정도, 5×1011㎝-2 정도 존재하는 경우에는 0.5㎚ 정도의 실리콘 산화층이 실리콘 기판과의 계면에 필요하다고 하는 것으로 된다.
이 결과로부터, x를 실리콘 질화층(13b) 내의 고정 전하 밀도, y를 계면 실리콘 산화층(13a)의 막 두께로 한 경우, 다음 관계식을 만족시키고 있는 것을 알 수 있다.
y=αㆍLn(x)-β
여기서, Ln은 자연대수이며, 상수α, β는, α≤0.35, β≤8인 것이 바람직하다. 이와 같은 관계로 되도록 이탈 산소에 의한 산화 조건을 제어함으로써, 계면 특성이 우수한 ONO 적층 구조를 형성할 수 있다.
이 후는 특별히 도시하지 않지만, CVD법에 의한 층간 절연막을 퇴적하고, 컨택트홀을 개구하고, 컨택트홀을 매립하도록 알루미늄막을 퇴적하고, 패터닝함으로써 전극을 형성하고, 또한 질소 분위기에서의 열처리를 행한다.
앞의 실시 형태의 부유 게이트형 불휘발성 반도체 메모리 장치 및 MONOS형 불휘발성 반도체 메모리 장치에서 설명한 기술은 본 실시 형태와 마찬가지로 MISFET에 적용시킬 수 있다.
본 실시 형태에서는, 3배위 결합 상태의 실리콘 질화막을 형성할 때의 분위기의 온도는, 700℃이었지만, 3배위 결합 상태가 형성되는 한에 있어서는 이 온도가 아니어도 되고, 500℃ 이상 850℃ 이하이면 된다.
또한, 본 실시 형태에서는, 고유전률 게이트 절연층(13d)으로서, HfSiON막을 예로 들었지만, 이에 한정되는 것이 아니라, LaAlOx(란탄 알루미네이트)층이나 Al2O3(산화 알루미늄)층을 이용한 경우의 계면층에 실리콘 산화층(13a)/실리콘 질화층(13b)/실리콘 산화층(13c)의 적층 구조 혹은, 실리콘 질화층(13b)을 이용하여도 된다.
상술한 바와 같이, LaAlOx층이나 Al2O3층을 이용한 경우, 본 실시 형태에서의 실리콘 질화층은, 활성화를 위한 열처리를 실시하였을 때에 일어나는 Si 기판과의 상호 확산을 억제하는 것이 가능해져, 소자 특성의 열화를 방지할 수 있다.
또한, 상술한 각 실시 형태에서는 기판으로서 실리콘을 이용하였지만, 다른 반도체 기판을 이용하는 것도 가능하다.
또한, 면내 방향으로 연속적이며, 3배위의 질소 결합을 갖고, 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 실리콘 질화층을 형성하는 공정에서, 질화의 온도나 압력은 적절히 변경 가능하다. 단, 면내 방향으로 연속하고 3배위의 질소 결합으로 하기 위해서는, 700℃ 이하의 온도로 설정하는 것이 바람직하다. 또한, 700℃ 이상의 온도에서는 133Pa 이하의 압력으로 설정하는 것이 바람직하다. 또한, 다결정 실리콘층을 질화하여 실리콘 질화층을 형성할 때에는, 700℃의 온도, 30Torr 이하의 압력으로 설정하는 것이 바람직하다.
또한, 상술한 반도체 소자 및 불휘발성 반도체 메모리 장치가 집적화된 메모리, 로직 회로 등 및 이들이 동일 칩 상에 혼재되는 시스템 LSI 등에도 본 발명을 적용할 수 있다. 기타, 본 발명의 요지를 일탈하지 않는 범위에서, 다양하게 변형 하여 실시할 수 있다.
도 1은 제1 실시 형태에 따른 불휘발성 반도체 메모리 장치의 메모리 셀을 도시하는 단면도.
도 2는 제1 실시 형태에 따른 메모리 셀의 게이트 전극의 구조를 도시하는 단면도.
도 3은 질소의 결합 상태가 3배위인 구조와 종래 구조의 실리콘 질화막의, 광 전자 분광법에 의해 측정한 질소의 스펙트럼을 도시하는 도면.
도 4는 질소의 밀도와 실리콘과 질소의 결합력과의 관계를 도시하는 특성도.
도 5는 실리콘 질화층을 형성할 때의 질화 온도와 성막 압력의 관계를 도시하는 도면.
도 6은 실리콘 질화층(5a)의 면내 방향 연속성의 필요성을 설명하는 단면도.
도 7은 제1 실시 형태에 따른 불휘발성 반도체 메모리 장치의 제조 공정을 도시하는 단면도.
도 8은 제1 실시 형태에 따른 불휘발성 반도체 메모리 장치의 제조 공정을 도시하는 단면도.
도 9는 제1 실시 형태에 따른 불휘발성 반도체 메모리 장치의 제조 공정을 도시하는 단면도.
도 10은 다결정 실리콘막의 퇴적 시간과 형성되는 질화막 두께와의 관계를 도시하는 도면.
도 11은 다결정 실리콘의 퇴적 시간과 다 질화하기 위한 시간과의 관계를 도 시하는 도면.
도 12는 기초의 차이에 의한 다결정 실리콘의 인큐베이션 타임을 도시하는 도면.
도 13은 실리콘 산화막 상에 실리콘을 퇴적하는 경우와, 실리콘 산화막 표면인 댕글링 본드를 만든 후에 실리콘을 퇴적한 경우의 표면 러프니스의 변화를 도시하는 도면.
도 14는 제1 실시 형태의 제1 변형예에 따른 게이트 전극의 단면도.
도 15는 제1 실시 형태의 제2 변형예에 따른 게이트 전극의 단면도.
도 16은 제2 실시 형태에 따른 불휘발성 반도체 메모리 장치의 메모리 셀의 단면도.
도 17은 제2 실시 형태의 제1 변형예에 따른 게이트 전극의 단면도.
도 18은 제2 실시 형태의 제2 변형예에 따른 게이트 전극의 단면도.
도 19는 제3 실시 형태에 따른 핀형 불휘발성 반도체 메모리 장치의 메모리 셀의 사시도.
도 20은 제3 실시 형태의 반도체 메모리 장치의 제조 공정을 도시하는 단면도.
도 21은 제3 실시 형태의 반도체 메모리 장치의 제조 공정을 도시하는 단면도.
도 22는 제4 실시 형태에 따른 MONOS형 불휘발성 반도체 메모리 장치의 메모리 셀의 단면도.
도 23은 제4 실시 형태의 메모리 장치의 메모리 셀의 게이트 전극 구조를 도시하는 단면도.
도 24는 제4 실시 형태의 MONOS형 불휘발성 반도체 메모리 장치의 제조 공정을 도시하는 단면도.
도 25는 제4 실시 형태의 MONOS형 불휘발성 반도체 메모리 장치의 제조 공정을 도시하는 단면도.
도 26은 제4 실시 형태의 MONOS형 불휘발성 반도체 메모리 장치의 제조 공정을 도시하는 단면도.
도 27은 제5 실시 형태에 따른 MISFET의 단면도.
도 28은 제5 실시 형태의 MISFET의 게이트 구조를 도시하는 단면도.
도 29는 실리콘 질화층의 산화 시에서의, 산화 전의 실리콘 질화층의 층 두께와 산화에 의한 증가한 층 두께의 관계를 도시하는 도면.
도 30은 제5 실시 형태에 따른 MISFET의 제조 공정을 도시하는 단면도.
도 31은 제5 실시 형태에 따른 MISFET의 제조 공정을 도시하는 단면도.
도 32는 실리콘 질화층 내의 고정 전하 밀도와, 고정 전하의 영향을 배제하기 위해 필요한 계면 실리콘 산화층의 층 두께의 관계를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : p형 실리콘 기판
3 : 터널 절연막
4 : 다결정 실리콘막(부유 게이트 전극)
4a : 니켈 실리사이드막(부유 게이트 전극)
4A : 실리콘 질화막(전하 축적막)
5 : 전극간 절연막
5a : 실리콘 질화층
5b : LaAlOx층
5b1 : Al2O3층
5b2 : LaAlOx층
5b3 : Al2O3층
5c : 실리콘 질화층
5d : 아몰퍼스 실리콘층
5e : 아몰퍼스 실리콘층
5A : 블로킹막
6 : 다결정 실리콘막(제어 게이트 전극)
6a : 니켈 실리사이드막(제어 게이트 전극)
6b : 아몰퍼스 실리콘막
7 : 실리콘 산화막
8a : 소스 영역
8b : 드레인 영역
9 : 레지스트 마스크
10 : 핀(판 형상의 반도체 소자 영역)
11 : 실리콘 기판
13 : 게이트 절연막
13a : 실리콘 산화층
13b : 실리콘 질화층
13c : 실리콘 산화층
13d : HfSiON층
13e : HfSiO층
14 : 니켈 실리사이드막(게이트 전극)
17 : 실리콘 산화막
18a : 소스 영역
18b : 드레인 영역
19 : 레지스트 마스크

Claims (23)

  1. 반도체 기판과,
    상기 반도체 기판에 이격하여 형성된 소스 영역 및 드레인 영역과,
    상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체 기판 상에 형성된 제1 절연막과,
    상기 제1 절연막 상에 형성된 전하 축적막과,
    상기 전하 축적막 상에 형성된 고유전률 재료로 형성된 제2 절연막과,
    상기 제2 절연막 상에 형성된 제어 게이트 전극과,
    3배위의 질소 결합을 갖고 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 실리콘 질화층
    을 구비하고, 상기 전하 축적막과 상기 제어 게이트 전극 중 적어도 한쪽이 실리콘을 함유하고, 상기 실리콘 질화층은, 상기 제2 절연막과, 상기 전하 축적막 및 상기 제어 게이트 전극 내의 실리콘을 함유하는 쪽과의 계면에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 기판과,
    상기 기판 상에 형성된 판 형상의 반도체 소자 영역과,
    상기 판 형상의 반도체 소자 영역에, 상기 판 형상의 반도체 소자 영역의 길이 방향으로 이격하여 형성된 소스 영역 및 드레인 영역과,
    상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체 소자 영역 상에 형성된 제1 절연막과,
    상기 제1 절연막 상에 형성된 전하 축적막과,
    상기 전하 축적막 상에 형성된 고유전률 재료로 형성된 제2 절연막과,
    상기 제2 절연막 상에 형성된 제어 게이트 전극과,
    3배위의 질소 결합을 갖고 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 실리콘 질화층
    을 구비하고, 상기 전하 축적막과 상기 제어 게이트 전극 중 적어도 한쪽이 실리콘을 함유하고, 상기 실리콘 질화층은, 상기 제2 절연막과, 상기 전하 축적막 및 상기 제어 게이트 전극 내의 실리콘을 함유하는 쪽과의 계면에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 전하 축적막은 실리콘을 함유하는 부유 게이트 전극이며, 상기 실리콘 질화층은 상기 제2 절연막과 상기 부유 게이트 전극과의 계면에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제어 게이트 전극은 실리콘을 함유하고, 상기 제어 게이트 전극과 상기 제2 절연막 사이에 상기 실리콘 질화층이 형성되어 있는 것을 특징으로 하는 반도 체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 전하 축적막은 절연 재료로 형성되고, 상기 제어 게이트 전극은 실리콘을 함유하는 막으로 형성되고, 상기 실리콘 질화층은 적어도 상기 제2 절연막과 상기 제어 게이트 전극과의 계면에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 제2 절연막은, 란탄을 함유하는 제1 고유전률층과, 상기 제1 고유전률층을 사이에 두도록 형성되며 알루미늄 또는 하프늄을 함유하는 제2 및 제3 고유전률층을 구비하고 있는 것을 특징으로 하는 반도체 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 실리콘 질화층은 0.4㎚ 이상 1.0㎚ 이하의 층 두께를 갖고 있는 것을 특징으로 하는 반도체 장치.
  8. 반도체 기판 상에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 상에 실리콘을 포함하는 전하 축적막을 형성하는 공정과,
    상기 전하 축적막 상에 제2 절연막을 형성하는 공정과,
    상기 제2 절연막 상에 제어 게이트 전극을 형성하는 공정
    을 구비하고,
    상기 제2 절연막을 형성하는 공정은,
    상기 전하 축적막 상에 3배위의 질소 결합을 갖고 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 실리콘 질화층을 형성하는 공정과,
    상기 실리콘 질화층 상에 고유전률 재료를 포함하는 고유전률층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 반도체 기판 상에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 상에 전하 축적막을 형성하는 공정과,
    상기 전하 축적막 상에 제2 절연막을 형성하는 공정과,
    상기 제2 절연막 상에 실리콘을 포함하는 제어 게이트 전극을 형성하는 공정
    을 구비하고,
    상기 제2 절연막을 형성하는 공정은,
    상기 전하 축적막 상에 고유전률 재료를 포함하는 고유전률층을 형성하는 공정과,
    상기 고유전률층 상에 3배위의 질소 결합을 갖고 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 실리콘 질화층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 실리콘 기판 상에, 상기 실리콘 기판과 반응하지 않는 희석 가스로 희석한 질화 가스를 이용하여 상기 실리콘 기판을 질화함으로써, 3배위의 질소 결합을 갖고 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 실리콘 질화층을 형성하는 공정과,
    상기 실리콘 질화층 상에 고유전률 절연막을 형성하는 공정과,
    상기 고유전률 절연막 상에 게이트 전극을 형성하는 공정
    을 구비하고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 삭제
  15. 제13항에 있어서,
    상기 희석 가스의 분압과 상기 질화 가스의 분압과의 합과, 상기 질화 가스의 분압과의 비가 5 이상이고, 또한 전체 압력이 40Torr 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 반도체 기판 상에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 상에 실리콘을 포함하는 전하 축적막을 형성하는 공정과,
    상기 전하 축적막 상에 제2 절연막을 형성하는 공정과,
    상기 제2 절연막 상에 실리콘을 포함하는 제어 게이트 전극을 형성하는 공정
    을 구비하고,
    상기 제2 절연막을 형성하는 공정은,
    상기 전하 축적막 상에 3배위의 질소 결합을 갖고 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 실리콘 질화층을 형성하는 공정과,
    상기 실리콘 질화층 상에 고유전률 재료를 포함하는 고유전률층을 형성하는 공정과,
    상기 고유전률층 상에 3배위의 질소 결합을 갖고 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 실리콘 질화층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 기판 상에 판 형상의 반도체 소자 영역을 형성하는 공정과,
    상기 반도체 소자 영역의 일부의 영역의 측면 및 상면을 덮도록, 상기 반도체 소자 영역이 연장되는 방향과 직교하는 방향으로 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 상에 실리콘을 포함하는 전하 축적막을 형성하는 공정과,
    상기 전하 축적막 상에 제2 절연막을 형성하는 공정과,
    상기 제2 절연막 상에 제어 게이트 전극을 형성하는 공정
    을 구비하고,
    상기 제2 절연막을 형성하는 공정은,
    상기 전하 축적막 상에 3배위의 질소 결합을 갖고 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 실리콘 질화층을 형성하는 공정과,
    상기 실리콘 질화층 상에 고유전률 재료를 포함하는 고유전률층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 기판 상에 판 형상의 반도체 소자 영역을 형성하는 공정과,
    상기 반도체 소자 영역의 일부의 영역의 측면 및 상면을 덮도록, 상기 반도체 소자 영역이 연장되는 방향과 직교하는 방향으로 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 상에 전하 축적막을 형성하는 공정과,
    상기 전하 축적막 상에 제2 절연막을 형성하는 공정과,
    상기 제2 절연막 상에 실리콘을 포함하는 제어 게이트 전극을 형성하는 공정
    을 구비하고,
    상기 제2 절연막을 형성하는 공정은,
    상기 전하 축적막 상에 고유전률 재료를 포함하는 고유전률층을 형성하는 공정과,
    상기 고유전률층 상에 3배위의 질소 결합을 갖고 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 실리콘 질화층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 기판 상에 판 형상의 반도체 소자 영역을 형성하는 공정과,
    상기 반도체 소자 영역의 일부의 영역의 측면 및 상면을 덮도록, 상기 반도체 소자 영역이 연장되는 방향과 직교하는 방향으로 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 상에 실리콘을 포함하는 전하 축적막을 형성하는 공정과,
    상기 전하 축적막 상에 제2 절연막을 형성하는 공정과,
    상기 제2 절연막 상에 실리콘을 포함하는 제어 게이트 전극을 형성하는 공정
    을 구비하고,
    상기 제2 절연막을 형성하는 공정은,
    상기 전하 축적막 상에 3배위의 질소 결합을 갖고 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 실리콘 질화층을 형성하는 공정과,
    상기 실리콘 질화층 상에 고유전률 재료를 포함하는 고유전률층을 형성하는 공정과,
    상기 고유전률층 상에 3배위의 질소 결합을 갖고 또한 질소의 제2 근접 원자 중 적어도 1개가 질소인 실리콘 질화층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제8항, 제9항, 제16항 내지 제19항 중 어느 한 항에 있어서,
    상기 실리콘 질화층을 형성하는 공정은,
    실리콘층을 퇴적하는 공정과,
    상기 기판과 반응하지 않는 희석 가스로 희석한 질화 가스를 이용하여 상기 실리콘층을 질화하는 공정
    을 구비하고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제20항에 있어서,
    상기 실리콘층을 퇴적하는 공정은, 상기 실리콘층이 연속막으로 되는 인큐베이션 시간보다도 긴 시간을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제20항에 있어서,
    상기 실리콘층의 퇴적은, 10-1Torr 이상 40Torr 이하의 압력에서 또한 600℃ 이상 1000℃ 이하의 온도에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제20항에 있어서,
    상기 희석 가스의 분압과 상기 질화 가스의 분압과의 합과, 상기 질화 가스의 분압과의 비가 5 이상이고, 또한 전체 압력이 40Torr 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
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