JP2002203917A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Abstract
(57)【要約】
【課題】電荷保持特性を改善し、低電圧化および／また
は高速化を図る。また、デバイス特性の経時変化を抑制
する。 【解決手段】電荷保持能力を有した電荷蓄積層ＣＳを内
部に含み、半導体ＳＵＢの活性領域上に積層された複数
の誘電体膜と、複数の誘電体膜上の電極Ｇとを有してい
る。電荷蓄積層ＣＳが、窒化珪素または酸化窒化珪素か
らなる第１の窒化膜ＣＳ１と、窒化珪素または酸化窒化
珪素からなり、第１の窒化膜ＣＳより電荷トラップ密度
が高い第２の窒化膜ＣＳ２とを含む。
は高速化を図る。また、デバイス特性の経時変化を抑制
する。 【解決手段】電荷保持能力を有した電荷蓄積層ＣＳを内
部に含み、半導体ＳＵＢの活性領域上に積層された複数
の誘電体膜と、複数の誘電体膜上の電極Ｇとを有してい
る。電荷蓄積層ＣＳが、窒化珪素または酸化窒化珪素か
らなる第１の窒化膜ＣＳ１と、窒化珪素または酸化窒化
珪素からなり、第１の窒化膜ＣＳより電荷トラップ密度
が高い第２の窒化膜ＣＳ２とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュＥＥＰ
ＲＯＭ(Flash Electrically Erasable and Programmabl
e ROM)に代表される不揮発性半導体記憶装置の電荷蓄積
層の構造および作製法に関する。
ＲＯＭ(Flash Electrically Erasable and Programmabl
e ROM)に代表される不揮発性半導体記憶装置の電荷蓄積
層の構造および作製法に関する。
【０００２】
【従来の技術】不揮発性半導体メモリトランジスタにお
ける情報の保持は、チャネルが形成される半導体活性領
域上で二酸化珪素に挟まれたポリシリコン、あるいは二
酸化珪素に挟まれた窒化珪素等の層（以下、電荷蓄積層
という）に電荷を蓄積することにより行われる。十分な
電荷保持時間の実現は、その半導体活性領域側の二酸化
珪素膜（ボトム誘電体膜）を厚くすることで可能にな
る。一般に、ポリシリコンを電荷蓄積層とするＦＧ(Flo
ating Gate) 型におけるボトム誘電体膜は約１０ｎｍ以
上、窒化珪素膜を電荷蓄積層とするＭＯＮＯＳ(Metal-O
xide-Nitride-Oxide-Semiconductor) 型におけるボトム
誘電体膜は約３ｎｍ以上成膜することが必要である。ま
た、電荷蓄積層上の酸化珪素膜（トップ誘電体膜）は、
その上に積層されたゲート電極との間で電荷の移動を防
ぐのに必要な厚さが必要である。
ける情報の保持は、チャネルが形成される半導体活性領
域上で二酸化珪素に挟まれたポリシリコン、あるいは二
酸化珪素に挟まれた窒化珪素等の層（以下、電荷蓄積層
という）に電荷を蓄積することにより行われる。十分な
電荷保持時間の実現は、その半導体活性領域側の二酸化
珪素膜（ボトム誘電体膜）を厚くすることで可能にな
る。一般に、ポリシリコンを電荷蓄積層とするＦＧ(Flo
ating Gate) 型におけるボトム誘電体膜は約１０ｎｍ以
上、窒化珪素膜を電荷蓄積層とするＭＯＮＯＳ(Metal-O
xide-Nitride-Oxide-Semiconductor) 型におけるボトム
誘電体膜は約３ｎｍ以上成膜することが必要である。ま
た、電荷蓄積層上の酸化珪素膜（トップ誘電体膜）は、
その上に積層されたゲート電極との間で電荷の移動を防
ぐのに必要な厚さが必要である。
【０００３】この電荷蓄積層への電荷の入力では、ゲー
ト電極に電圧を印加しボトム誘電体膜に高い電界を生じ
させる。一般に、この電界の強さおよびボトム誘電体膜
厚に応じて決まる電気伝導機構、すなわちダイレクトト
ンネリング現象あるいはＦＮ(Fowler-Nordheim) トンネ
リング現象によりボトム誘電体膜内を電荷が伝導し、電
荷蓄積層に注入される。このトンネリング現象を用いた
電荷注入を、以下、“トンネル注入”という。トンネル
注入は、チャネル全面から行う場合と、ソースまたはド
レインの一方または双方から行う場合がある。
ト電極に電圧を印加しボトム誘電体膜に高い電界を生じ
させる。一般に、この電界の強さおよびボトム誘電体膜
厚に応じて決まる電気伝導機構、すなわちダイレクトト
ンネリング現象あるいはＦＮ(Fowler-Nordheim) トンネ
リング現象によりボトム誘電体膜内を電荷が伝導し、電
荷蓄積層に注入される。このトンネリング現象を用いた
電荷注入を、以下、“トンネル注入”という。トンネル
注入は、チャネル全面から行う場合と、ソースまたはド
レインの一方または双方から行う場合がある。
【０００４】他の代表的な電荷注入方法としては、半導
体活性領域でボトム誘電体膜の障壁高さを越えるまで電
荷をエネルギー的に励起する方法がある。最も一般的な
“チャネルホットキャリア（ホットエレクトロンまたは
ホットホール）注入”と呼ばれる方法では、ゲート電極
両サイドの半導体活性領域内に設けたソース領域とドレ
イン領域間に電圧を印加し、かつゲート電極に電圧を印
加してソースとドレイン間に反転層（チャネル）を形成
し、ソース側から供給されチャネル内を走行するキャリ
アを加速させる。このキャリアはチャネル方向に印加さ
れている電界からエネルギーを受けてドレイン端側でホ
ットキャリアとなり、その一部が、ボトム誘電体膜とシ
リコンとのエネルギー障壁高さを越えて上記した電荷蓄
積層に注入される。なお、チャネルを形成せずにソース
領域またはドレイン領域とゲート電極に高い電圧を印加
し、その領域の表面部を強制的に反転させてバンド−バ
ンド間トンネリングを発生させ、これにより発生した高
エネルギー電荷を電荷蓄積層に注入する方法も知られて
いる。
体活性領域でボトム誘電体膜の障壁高さを越えるまで電
荷をエネルギー的に励起する方法がある。最も一般的な
“チャネルホットキャリア（ホットエレクトロンまたは
ホットホール）注入”と呼ばれる方法では、ゲート電極
両サイドの半導体活性領域内に設けたソース領域とドレ
イン領域間に電圧を印加し、かつゲート電極に電圧を印
加してソースとドレイン間に反転層（チャネル）を形成
し、ソース側から供給されチャネル内を走行するキャリ
アを加速させる。このキャリアはチャネル方向に印加さ
れている電界からエネルギーを受けてドレイン端側でホ
ットキャリアとなり、その一部が、ボトム誘電体膜とシ
リコンとのエネルギー障壁高さを越えて上記した電荷蓄
積層に注入される。なお、チャネルを形成せずにソース
領域またはドレイン領域とゲート電極に高い電圧を印加
し、その領域の表面部を強制的に反転させてバンド−バ
ンド間トンネリングを発生させ、これにより発生した高
エネルギー電荷を電荷蓄積層に注入する方法も知られて
いる。
【０００５】電荷蓄積層からの電荷の出力は、上記した
トンネル注入時とは逆方向の電界を印加し、電荷蓄積層
からチャネル側に電荷を強制的に引き抜くことで実現で
きる。また、蓄積された電荷と逆極性の電荷を電荷蓄積
層に注入することでも、電荷を引く抜く場合と同様な効
果が得られる。
トンネル注入時とは逆方向の電界を印加し、電荷蓄積層
からチャネル側に電荷を強制的に引き抜くことで実現で
きる。また、蓄積された電荷と逆極性の電荷を電荷蓄積
層に注入することでも、電荷を引く抜く場合と同様な効
果が得られる。
【０００６】このような電荷蓄積層内の電荷の有無また
は蓄積電荷量を検出する際には、ソースとドレイン間の
電圧およびゲート電圧を所定の値にする。このときのバ
イアス条件を最適化すると、電荷の有無または蓄積電荷
量に応じてチャネルの導電率が顕著に変化する。したが
って、電荷蓄積層内の電荷の有無または蓄積電荷量がチ
ャネル電流量またはドレイン電圧変化に効果的に変換さ
れ、これにより記憶情報の検出が可能となる。
は蓄積電荷量を検出する際には、ソースとドレイン間の
電圧およびゲート電圧を所定の値にする。このときのバ
イアス条件を最適化すると、電荷の有無または蓄積電荷
量に応じてチャネルの導電率が顕著に変化する。したが
って、電荷蓄積層内の電荷の有無または蓄積電荷量がチ
ャネル電流量またはドレイン電圧変化に効果的に変換さ
れ、これにより記憶情報の検出が可能となる。
【０００７】
【発明が解決しようとする課題】電荷蓄積層が単一の窒
化珪素膜または酸化窒化珪素膜からなる従来のＭＯＮＯ
Ｓ型メモリトランジスタでは、必要な電荷保持時間を確
保するためにボトム誘電体膜厚を３ｎｍ以下に薄膜化で
きないといった課題があった。また、半導体活性領域と
ゲート電極間の誘電体膜厚を二酸化珪素換算で薄くでき
ないため、低電圧化あるいは高速化が進まないという課
題があった。
化珪素膜または酸化窒化珪素膜からなる従来のＭＯＮＯ
Ｓ型メモリトランジスタでは、必要な電荷保持時間を確
保するためにボトム誘電体膜厚を３ｎｍ以下に薄膜化で
きないといった課題があった。また、半導体活性領域と
ゲート電極間の誘電体膜厚を二酸化珪素換算で薄くでき
ないため、低電圧化あるいは高速化が進まないという課
題があった。
【０００８】一方、従来のＭＯＮＯＳ型メモリトランジ
スタでは、ゲート電極と電荷蓄積層（窒化珪素膜）との
間のトップ誘電体膜は二酸化珪素膜からなっていた。二
酸化珪素膜内では水素原子は拡散しやすいために、素子
作製直後に窒化珪素内に含まれる水素が二酸化珪素内を
拡散し窒化珪素膜から抜けてしまうことがある。窒化珪
素膜内で珪素と結合している水素の量は電荷トラップ量
と正の相関がある。このため、素子作製直後に窒化珪素
膜から水素が抜けると、窒化珪素内に存在する電荷トラ
ップ量が減少し、その結果、デバイス特性の経時変化が
生じている可能性があった。
スタでは、ゲート電極と電荷蓄積層（窒化珪素膜）との
間のトップ誘電体膜は二酸化珪素膜からなっていた。二
酸化珪素膜内では水素原子は拡散しやすいために、素子
作製直後に窒化珪素内に含まれる水素が二酸化珪素内を
拡散し窒化珪素膜から抜けてしまうことがある。窒化珪
素膜内で珪素と結合している水素の量は電荷トラップ量
と正の相関がある。このため、素子作製直後に窒化珪素
膜から水素が抜けると、窒化珪素内に存在する電荷トラ
ップ量が減少し、その結果、デバイス特性の経時変化が
生じている可能性があった。
【０００９】本発明の第１の目的は、電荷蓄積層内で蓄
積電荷の分布中心をチャネル側から出来るだけ離すこと
により電荷保持特性を改善し、あるいは必要な電荷保持
時間を維持しながらボトム誘電体膜を薄膜化して、結果
として低電圧化および／または高速化を達成できる電荷
蓄積層構造を有した不揮発性半導体記憶装置と、その製
造方法を提供することにある。本発明の第２の目的は、
水素を閉じ込めて電荷トラップ量を形成直後の状態から
減少させない電荷蓄積層構造を有し、デバイス特性の経
時変化を抑制した不揮発性半導体記憶装置と、その製造
方法を提供することにある。
積電荷の分布中心をチャネル側から出来るだけ離すこと
により電荷保持特性を改善し、あるいは必要な電荷保持
時間を維持しながらボトム誘電体膜を薄膜化して、結果
として低電圧化および／または高速化を達成できる電荷
蓄積層構造を有した不揮発性半導体記憶装置と、その製
造方法を提供することにある。本発明の第２の目的は、
水素を閉じ込めて電荷トラップ量を形成直後の状態から
減少させない電荷蓄積層構造を有し、デバイス特性の経
時変化を抑制した不揮発性半導体記憶装置と、その製造
方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明の第１の観点に係
る不揮発性半導体記憶装置の製造方法は、上記第１の目
的を達成するものであり、電荷保持能力を有した電荷蓄
積層を含む複数の誘電体膜を半導体の活性領域上に形成
し、電極を上記複数の誘電体膜上に形成する不揮発性半
導体記憶装置の製造方法であって、上記複数の誘電体膜
の形成時に以下の諸工程、すなわち、クロルシランＳｉ
ＨX1Ｃｌ4-X1 (x1=1,2) 、クロルジシランＳｉ2 Ｈy1Ｃ
ｌ6-y1(y1=1,2,3,4)または四塩化珪素ＳｉＣｌ4 からな
る塩素含有ガスと窒素含有ガスとを原料に用いた化学的
気相堆積により第１の窒化膜を形成する工程と、上記第
１の窒化膜の形成時に用いる上記塩素含有ガスより塩素
の組成比が低いクロルシランＳｉＨX2Ｃｌ4-X2 (x2＞x
1, x2=2,3) 、クロルジシランＳｉ2 Ｈy2Ｃｌ6-y2 (y2
＞y1, y2=2,3,4,5) 、モノシランＳｉＨ4 またはジシラ
ンＳｉ2 Ｈ6 からなる塩素含有ガスと窒素含有ガスとを
原料に用いた化学的気相堆積により第２の窒化膜を形成
する工程とを含む。あるいは、上記複数の誘電体膜の形
成時に以下の諸工程、すなわち、ボトム誘電体膜を上記
半導体の活性領域上に形成する工程と、クロルシランＳ
ｉＨX1Ｃｌ 4-X1 (x1=1,2) 、クロルジシランＳｉ2 Ｈy1
Ｃｌ6-y1(y1=1,2,3,4)または四塩化珪素ＳｉＣｌ4 から
なる塩素含有ガスと窒素含有ガスとを原料に用いた化学
的気相堆積により、第１の窒化膜を上記ボトム誘電体膜
上に形成する工程と、上記第１の窒化膜の形成時に用い
る上記塩素含有ガスより塩素の組成比が低いクロルシラ
ンＳｉＨX2Ｃｌ4-X2 (x2＞x1, x2=2,3) 、クロルジシラ
ンＳｉ2 Ｈy2Ｃｌ6-y2(y2＞y1, y2=2,3,4,5) 、モノシ
ランＳｉＨ4 またはジシランＳｉ2 Ｈ6 からなる塩素含
有ガスと窒素含有ガスとを原料に用いた化学的気相堆積
により、第２の窒化膜を上記第１の窒化膜上に形成する
工程とを含む。
る不揮発性半導体記憶装置の製造方法は、上記第１の目
的を達成するものであり、電荷保持能力を有した電荷蓄
積層を含む複数の誘電体膜を半導体の活性領域上に形成
し、電極を上記複数の誘電体膜上に形成する不揮発性半
導体記憶装置の製造方法であって、上記複数の誘電体膜
の形成時に以下の諸工程、すなわち、クロルシランＳｉ
ＨX1Ｃｌ4-X1 (x1=1,2) 、クロルジシランＳｉ2 Ｈy1Ｃ
ｌ6-y1(y1=1,2,3,4)または四塩化珪素ＳｉＣｌ4 からな
る塩素含有ガスと窒素含有ガスとを原料に用いた化学的
気相堆積により第１の窒化膜を形成する工程と、上記第
１の窒化膜の形成時に用いる上記塩素含有ガスより塩素
の組成比が低いクロルシランＳｉＨX2Ｃｌ4-X2 (x2＞x
1, x2=2,3) 、クロルジシランＳｉ2 Ｈy2Ｃｌ6-y2 (y2
＞y1, y2=2,3,4,5) 、モノシランＳｉＨ4 またはジシラ
ンＳｉ2 Ｈ6 からなる塩素含有ガスと窒素含有ガスとを
原料に用いた化学的気相堆積により第２の窒化膜を形成
する工程とを含む。あるいは、上記複数の誘電体膜の形
成時に以下の諸工程、すなわち、ボトム誘電体膜を上記
半導体の活性領域上に形成する工程と、クロルシランＳ
ｉＨX1Ｃｌ 4-X1 (x1=1,2) 、クロルジシランＳｉ2 Ｈy1
Ｃｌ6-y1(y1=1,2,3,4)または四塩化珪素ＳｉＣｌ4 から
なる塩素含有ガスと窒素含有ガスとを原料に用いた化学
的気相堆積により、第１の窒化膜を上記ボトム誘電体膜
上に形成する工程と、上記第１の窒化膜の形成時に用い
る上記塩素含有ガスより塩素の組成比が低いクロルシラ
ンＳｉＨX2Ｃｌ4-X2 (x2＞x1, x2=2,3) 、クロルジシラ
ンＳｉ2 Ｈy2Ｃｌ6-y2(y2＞y1, y2=2,3,4,5) 、モノシ
ランＳｉＨ4 またはジシランＳｉ2 Ｈ6 からなる塩素含
有ガスと窒素含有ガスとを原料に用いた化学的気相堆積
により、第２の窒化膜を上記第１の窒化膜上に形成する
工程とを含む。
【００１１】たとえば、上記第１の窒化膜の化学的気相
堆積時の上記塩素含有ガスとして四塩化珪素ＳｉＣｌ4
を用い、上記第２の窒化膜の化学的気相堆積時の上記塩
素含有ガスとして三塩化シランＳｉＨＣｌ3 ，ジクロル
シランＳｉＨ2 Ｃｌ2 またはモノシランＳｉＨ4 を用い
る。あるいは、上記第１の窒化膜の化学的気相堆積時の
上記塩素含有ガスとして三塩化シランＳｉＨＣｌ3 を用
い、上記第２の窒化膜の化学的気相堆積時の上記塩素含
有ガスとしてジクロルシランＳｉＨ2 Ｃｌ2 またはモノ
シランＳｉＨ4 を用いる。あるいは、上記第１の窒化膜
の化学的気相堆積時の上記塩素含有ガスとしてジクロル
シランＳｉＨ2 Ｃｌ2 を用い、上記第２の窒化膜の化学
的気相堆積時の上記塩素含有ガスとしてモノシランＳｉ
Ｈ4 を用いる。
堆積時の上記塩素含有ガスとして四塩化珪素ＳｉＣｌ4
を用い、上記第２の窒化膜の化学的気相堆積時の上記塩
素含有ガスとして三塩化シランＳｉＨＣｌ3 ，ジクロル
シランＳｉＨ2 Ｃｌ2 またはモノシランＳｉＨ4 を用い
る。あるいは、上記第１の窒化膜の化学的気相堆積時の
上記塩素含有ガスとして三塩化シランＳｉＨＣｌ3 を用
い、上記第２の窒化膜の化学的気相堆積時の上記塩素含
有ガスとしてジクロルシランＳｉＨ2 Ｃｌ2 またはモノ
シランＳｉＨ4 を用いる。あるいは、上記第１の窒化膜
の化学的気相堆積時の上記塩素含有ガスとしてジクロル
シランＳｉＨ2 Ｃｌ2 を用い、上記第２の窒化膜の化学
的気相堆積時の上記塩素含有ガスとしてモノシランＳｉ
Ｈ4 を用いる。
【００１２】上記窒素含有ガスとして、アンモニアＮＨ
3 を用いる。あるいは、上記窒素含有ガスとして、窒素
により希釈したアンモニアＮＨ3 を用いる。あるいは、
上記窒素含有ガスとして、周波数５〜５００ＭＨｚの交
流電磁場により電離した窒素を用いる。
3 を用いる。あるいは、上記窒素含有ガスとして、窒素
により希釈したアンモニアＮＨ3 を用いる。あるいは、
上記窒素含有ガスとして、周波数５〜５００ＭＨｚの交
流電磁場により電離した窒素を用いる。
【００１３】前記した本発明の第２の目的を達成するた
めに、好適に、上記複数の誘電体膜の形成時に以下の諸
工程、すなわち、上記第２の窒化膜の形成時に用いる上
記塩素含有ガスより塩素の組成比が高いクロルシランＳ
ｉＨX3Ｃｌ4-X3 (x3＜x2, x3=1,2) 、クロルジシランＳ
ｉ2 Ｈy3Ｃｌ6-y3 (y3＜y2, y3=1,2,3,4) または四塩化
珪素ＳｉＣｌ4 からなる塩素含有ガスと窒素含有ガスと
を原料に用いた化学的気相堆積により、第３の窒化膜を
上記第２の窒化膜上に形成する工程と、上記第３の窒化
膜上にトップ誘電体膜を形成する工程とをさらに含む。
めに、好適に、上記複数の誘電体膜の形成時に以下の諸
工程、すなわち、上記第２の窒化膜の形成時に用いる上
記塩素含有ガスより塩素の組成比が高いクロルシランＳ
ｉＨX3Ｃｌ4-X3 (x3＜x2, x3=1,2) 、クロルジシランＳ
ｉ2 Ｈy3Ｃｌ6-y3 (y3＜y2, y3=1,2,3,4) または四塩化
珪素ＳｉＣｌ4 からなる塩素含有ガスと窒素含有ガスと
を原料に用いた化学的気相堆積により、第３の窒化膜を
上記第２の窒化膜上に形成する工程と、上記第３の窒化
膜上にトップ誘電体膜を形成する工程とをさらに含む。
【００１４】たとえば、上記トップ誘電体膜の形成時に
上記第３の窒化膜の表面を熱酸化する。あるいは、上記
トップ誘電体膜の形成時に、ジクロルシランＳｉＨ2 Ｃ
ｌ2 ，三塩化シランＳｉＨＣｌ3 または四塩化珪素Ｓｉ
Ｃｌ4 と酸化二窒素Ｎ2 Ｏとを用いた化学的気相堆積に
より、二酸化珪素膜を上記第３の窒化膜上に形成する。
上記第３の窒化膜の表面を熱酸化する。あるいは、上記
トップ誘電体膜の形成時に、ジクロルシランＳｉＨ2 Ｃ
ｌ2 ，三塩化シランＳｉＨＣｌ3 または四塩化珪素Ｓｉ
Ｃｌ4 と酸化二窒素Ｎ2 Ｏとを用いた化学的気相堆積に
より、二酸化珪素膜を上記第３の窒化膜上に形成する。
【００１５】本発明の第２の観点に係る不揮発性半導体
記憶装置は、前記した本発明の第１の目的を達成するた
めのものであり、電荷保持能力を有した電荷蓄積層を内
部に含み、半導体の活性領域上に積層された複数の誘電
体膜と、上記複数の誘電体膜上の電極とを有した不揮発
性半導体記憶装置であって、上記電荷蓄積層が、窒化珪
素または酸化窒化珪素からなる第１の窒化膜と、窒化珪
素または酸化窒化珪素からなり、上記第１の窒化膜より
電荷トラップ密度が高い第２の窒化膜とを含む。好適
に、ボトム誘電体膜が上記半導体の活性領域上に形成さ
れ、上記第１の窒化膜と上記第２の窒化膜が、この順で
上記ボトム誘電体膜上に積層され、トップ誘電体膜が上
記第２の窒化膜上に形成され、上記電極が上記トップ誘
電体膜上に形成されている。
記憶装置は、前記した本発明の第１の目的を達成するた
めのものであり、電荷保持能力を有した電荷蓄積層を内
部に含み、半導体の活性領域上に積層された複数の誘電
体膜と、上記複数の誘電体膜上の電極とを有した不揮発
性半導体記憶装置であって、上記電荷蓄積層が、窒化珪
素または酸化窒化珪素からなる第１の窒化膜と、窒化珪
素または酸化窒化珪素からなり、上記第１の窒化膜より
電荷トラップ密度が高い第２の窒化膜とを含む。好適
に、ボトム誘電体膜が上記半導体の活性領域上に形成さ
れ、上記第１の窒化膜と上記第２の窒化膜が、この順で
上記ボトム誘電体膜上に積層され、トップ誘電体膜が上
記第２の窒化膜上に形成され、上記電極が上記トップ誘
電体膜上に形成されている。
【００１６】上記第２の窒化膜は、上記第１の窒化膜よ
りもシリコンダングリングボンド密度が高い。また、上
記第１の窒化膜のシリコンダングリングボンド密度は、
５×１０16ｃｍ-3以下であり、上記第２の窒化膜のシリ
コンダングリングボンド密度は、７×１０16ｃｍ-3以上
である。第２の窒化膜のシリコンダングリングボンド密
度の上限は、絶縁性を確保できる限りにおいて、特に上
限はない。第１の窒化膜のシリコンダングリングボンド
密度における上記の数値５×１０16ｃｍ-3は、測定装置
の検出限界である。
りもシリコンダングリングボンド密度が高い。また、上
記第１の窒化膜のシリコンダングリングボンド密度は、
５×１０16ｃｍ-3以下であり、上記第２の窒化膜のシリ
コンダングリングボンド密度は、７×１０16ｃｍ-3以上
である。第２の窒化膜のシリコンダングリングボンド密
度の上限は、絶縁性を確保できる限りにおいて、特に上
限はない。第１の窒化膜のシリコンダングリングボンド
密度における上記の数値５×１０16ｃｍ-3は、測定装置
の検出限界である。
【００１７】前記した本発明の第２の目的を達成するた
めに、好適に、窒化珪素または酸化窒化珪素からなり上
記第２の窒化膜より電荷トラップ密度が低い第３の窒化
膜を、上記複数の誘電体膜内で上記第２の窒化膜と上記
電極との間に有している。好適に、ボトム誘電体膜が上
記半導体の活性領域上に形成され、上記第１の窒化膜，
上記第２の窒化膜および上記第３の窒化膜が、この順で
上記ボトム誘電体膜上に積層され、トップ誘電体膜が上
記第３の窒化膜上に形成され、上記電極が上記トップ誘
電体膜上に形成されている。
めに、好適に、窒化珪素または酸化窒化珪素からなり上
記第２の窒化膜より電荷トラップ密度が低い第３の窒化
膜を、上記複数の誘電体膜内で上記第２の窒化膜と上記
電極との間に有している。好適に、ボトム誘電体膜が上
記半導体の活性領域上に形成され、上記第１の窒化膜，
上記第２の窒化膜および上記第３の窒化膜が、この順で
上記ボトム誘電体膜上に積層され、トップ誘電体膜が上
記第３の窒化膜上に形成され、上記電極が上記トップ誘
電体膜上に形成されている。
【００１８】上記第１および第２の窒化膜は塩素を含
み、好適に、上記第１の窒化膜は上記第２の窒化膜より
塩素濃度が高い。上記第１，第２および第３の窒化膜は
塩素を含み、好適に、上記第１および第３の窒化膜は上
記第２の窒化膜より塩素濃度が高い。
み、好適に、上記第１の窒化膜は上記第２の窒化膜より
塩素濃度が高い。上記第１，第２および第３の窒化膜は
塩素を含み、好適に、上記第１および第３の窒化膜は上
記第２の窒化膜より塩素濃度が高い。
【００１９】好適に、二酸化珪素ＳｉＯ2 ，酸化窒化珪
素ＳｉＮX Ｏy ，酸化アルミニウムＡｌ2 Ｏ3 ，酸化タ
ンタルＴａ2 Ｏ5 ，酸化ジルコニウムＺｒＯ2 ，酸化ハ
フニウムＨｆＯ2 のいずれかの材料からなるボトム誘電
体膜を、上記半導体の活性領域と上記電荷蓄積層との間
に有している。あるいは、２ｎｍ以下の二酸化珪素膜を
上記半導体の活性領域上に有し、酸化窒化珪素ＳｉＮX
Ｏy ，酸化アルミニウムＡｌ2 Ｏ3 ，酸化タンタルＴａ
2 Ｏ5，酸化ジルコニウムＺｒＯ2 ，酸化ハフニウムＨ
ｆＯ2 のいずれかの材料からなるボトム誘電体膜を、上
記二酸化珪素膜と上記電荷蓄積層との間に有している。
素ＳｉＮX Ｏy ，酸化アルミニウムＡｌ2 Ｏ3 ，酸化タ
ンタルＴａ2 Ｏ5 ，酸化ジルコニウムＺｒＯ2 ，酸化ハ
フニウムＨｆＯ2 のいずれかの材料からなるボトム誘電
体膜を、上記半導体の活性領域と上記電荷蓄積層との間
に有している。あるいは、２ｎｍ以下の二酸化珪素膜を
上記半導体の活性領域上に有し、酸化窒化珪素ＳｉＮX
Ｏy ，酸化アルミニウムＡｌ2 Ｏ3 ，酸化タンタルＴａ
2 Ｏ5，酸化ジルコニウムＺｒＯ2 ，酸化ハフニウムＨ
ｆＯ2 のいずれかの材料からなるボトム誘電体膜を、上
記二酸化珪素膜と上記電荷蓄積層との間に有している。
【００２０】好適に、二酸化珪素ＳｉＯ2 ，窒化珪素Ｓ
ｉＮX ，酸化窒化珪素ＳｉＮX Ｏy，酸化アルミニウム
Ａｌ2 Ｏ3 ，酸化タンタルＴａ2 Ｏ5 ，酸化ジルコニウ
ムＺｒＯ2 ，酸化ハフニウムＨｆＯ2 のいずれかの材料
からなるトップ誘電体膜を、上記複数の誘電体膜の最上
層に有している。
ｉＮX ，酸化窒化珪素ＳｉＮX Ｏy，酸化アルミニウム
Ａｌ2 Ｏ3 ，酸化タンタルＴａ2 Ｏ5 ，酸化ジルコニウ
ムＺｒＯ2 ，酸化ハフニウムＨｆＯ2 のいずれかの材料
からなるトップ誘電体膜を、上記複数の誘電体膜の最上
層に有している。
【００２１】
【発明の実施の形態】以下、本発明の実施形態につい
て、記憶素子としてｎチャネル型のメモリトランジスタ
を有する場合を例に図面を参照しながら説明する。な
お、ｐチャネル型のメモリトランジスタは、以下の説明
で不純物導電型を逆にすることで実現される。
て、記憶素子としてｎチャネル型のメモリトランジスタ
を有する場合を例に図面を参照しながら説明する。な
お、ｐチャネル型のメモリトランジスタは、以下の説明
で不純物導電型を逆にすることで実現される。
【００２２】第１実施形態 図１に、第１実施形態に係る不揮発性メモリトランジス
タの断面構造を示す。また、図２は、電荷蓄積層の構造
の詳細を示す図１の要部を拡大した図である。
タの断面構造を示す。また、図２は、電荷蓄積層の構造
の詳細を示す図１の要部を拡大した図である。
【００２３】このメモリトランジスタは、たとえばｐ型
シリコンウエハなどの半導体基板、半導体基板内表面に
形成されたｐウエル、またはＳＯＩ型基板分離構造のｐ
型シリコン層（以下、単に基板ＳＵＢという）に形成さ
れている。基板ＳＵＢの表面に、必要に応じて、たとえ
ばＬＯＣＯＳ(Local Oxidation of Silicon)またはＳＴ
Ｉ(Shallow Trench Isolation)などにより形成された誘
電体分離層ＩＳＯが形成されている。この誘電体分離層
ＩＳＯが形成されていない基板表面部分が当該メモリト
ランジスタを含む素子が形成される活性領域となる。
シリコンウエハなどの半導体基板、半導体基板内表面に
形成されたｐウエル、またはＳＯＩ型基板分離構造のｐ
型シリコン層（以下、単に基板ＳＵＢという）に形成さ
れている。基板ＳＵＢの表面に、必要に応じて、たとえ
ばＬＯＣＯＳ(Local Oxidation of Silicon)またはＳＴ
Ｉ(Shallow Trench Isolation)などにより形成された誘
電体分離層ＩＳＯが形成されている。この誘電体分離層
ＩＳＯが形成されていない基板表面部分が当該メモリト
ランジスタを含む素子が形成される活性領域となる。
【００２４】活性領域上に、ボトム誘電体膜ＢＴＭ、電
荷蓄積膜ＣＳ、トップ誘電体膜ＴＯＰ、およびゲート電
極Ｇが積層されている。このゲート電極Ｇ自身、あるい
は、ゲート電極Ｇに接続された図示しない上層配線層に
より、メモリセルアレイのワード線が構成される。
荷蓄積膜ＣＳ、トップ誘電体膜ＴＯＰ、およびゲート電
極Ｇが積層されている。このゲート電極Ｇ自身、あるい
は、ゲート電極Ｇに接続された図示しない上層配線層に
より、メモリセルアレイのワード線が構成される。
【００２５】ボトム絶縁膜ＢＭＴは、たとえば１ｎｍ〜
数ｎｍ程度の膜厚を有する二酸化珪素ＳｉＯ2 の膜から
なる。電荷蓄積膜ＣＳは、図２に示すように、主にポテ
ンシャルバリアとして機能する第１窒化膜ＣＳ１と、第
１窒化膜ＣＳ１上に形成され、主に電荷蓄積手段として
機能する第２窒化膜ＣＳ２とからなる。第１および第２
窒化膜ＣＳ１，ＣＳ２は、窒化珪素ＳｉＮX または酸化
窒化珪素(silicon oxynitride)ＳｉＯX Ｎy （ｘ，ｙ＞
０）からなる。トップ誘電体膜ＴＰＯは、たとえばＣＶ
Ｄにより作製した二酸化珪素膜からなり、その膜厚は３
ｎｍ〜１０ｎｍ程度である。ゲート電極Ｇは、ＣＶＤ法
により形成し高濃度に不純物がドーピングされた多結晶
珪素、または、多結晶珪素と、その上に形成されたＷＳ
ｉ2 ，ＴｉＮ，ＴａＳｉ2 ，ＴｉＳｉ2 ，Ｔｉ，Ｗ，Ｃ
ｕ，Ａｌ，Ａｕ等との蓄積膜からなる。
数ｎｍ程度の膜厚を有する二酸化珪素ＳｉＯ2 の膜から
なる。電荷蓄積膜ＣＳは、図２に示すように、主にポテ
ンシャルバリアとして機能する第１窒化膜ＣＳ１と、第
１窒化膜ＣＳ１上に形成され、主に電荷蓄積手段として
機能する第２窒化膜ＣＳ２とからなる。第１および第２
窒化膜ＣＳ１，ＣＳ２は、窒化珪素ＳｉＮX または酸化
窒化珪素(silicon oxynitride)ＳｉＯX Ｎy （ｘ，ｙ＞
０）からなる。トップ誘電体膜ＴＰＯは、たとえばＣＶ
Ｄにより作製した二酸化珪素膜からなり、その膜厚は３
ｎｍ〜１０ｎｍ程度である。ゲート電極Ｇは、ＣＶＤ法
により形成し高濃度に不純物がドーピングされた多結晶
珪素、または、多結晶珪素と、その上に形成されたＷＳ
ｉ2 ，ＴｉＮ，ＴａＳｉ2 ，ＴｉＳｉ2 ，Ｔｉ，Ｗ，Ｃ
ｕ，Ａｌ，Ａｕ等との蓄積膜からなる。
【００２６】このような構成のゲート積層構造の両側の
シリコン活性領域内表面に、いわゆるＬＤＤ(Lightly D
oped Drain) を有した２つのソース・ドレイン不純物領
域Ｓ／Ｄが互いに離れて形成されている。動作時の電圧
印加方向に応じて、この２つのソース・ドレイン不純物
領域Ｓ／Ｄの一方がソース、他方がドレインとして機能
する。また、ゲート積層構造の両側面には、いわゆるサ
イドウォールと称せられる絶縁層ＳＷが形成されてい
る。サイドウォールＳＷ直下に位置する活性領域に、ｎ
型不純物が比較的低濃度で浅く導入されることにより、
ソース・ドレイン不純物領域Ｓ／Ｄのｎ- 不純物領域
（ＬＤＤ）が形成されている。また、サイドウォールＳ
Ｗを自己整合マスクとして、その両外側にｎ型不純物を
比較的高濃度で深くまで導入することにより、ソース・
ドレイン不純物領域Ｓ／Ｄの主体をなすｎ+不純物領域
が形成されている。なお、２つのソース・ドレイン不純
物領域Ｓ／Ｄの間の活性領域部分が、当該メモリトラン
ジスタのチャネル形成領域ＣＨである。
シリコン活性領域内表面に、いわゆるＬＤＤ(Lightly D
oped Drain) を有した２つのソース・ドレイン不純物領
域Ｓ／Ｄが互いに離れて形成されている。動作時の電圧
印加方向に応じて、この２つのソース・ドレイン不純物
領域Ｓ／Ｄの一方がソース、他方がドレインとして機能
する。また、ゲート積層構造の両側面には、いわゆるサ
イドウォールと称せられる絶縁層ＳＷが形成されてい
る。サイドウォールＳＷ直下に位置する活性領域に、ｎ
型不純物が比較的低濃度で浅く導入されることにより、
ソース・ドレイン不純物領域Ｓ／Ｄのｎ- 不純物領域
（ＬＤＤ）が形成されている。また、サイドウォールＳ
Ｗを自己整合マスクとして、その両外側にｎ型不純物を
比較的高濃度で深くまで導入することにより、ソース・
ドレイン不純物領域Ｓ／Ｄの主体をなすｎ+不純物領域
が形成されている。なお、２つのソース・ドレイン不純
物領域Ｓ／Ｄの間の活性領域部分が、当該メモリトラン
ジスタのチャネル形成領域ＣＨである。
【００２７】以下、このメモリトランジスタの製造方法
を、図面を参照しながら説明する。ここで、図３〜図１
０は、第１実施形態に係るメモリトランジスタの製造に
おける断面図である。図３に示すように、基板ＳＵＢ上
にＬＯＣＯＳ法またはＳＴＩ法により誘電体分離層ＩＳ
Ｏを形成する。また、必要に応じて、メモリトランジス
タのしきい値電圧を調整するための不純物ドーピング
を、たとえばイオン注入法により行う。
を、図面を参照しながら説明する。ここで、図３〜図１
０は、第１実施形態に係るメモリトランジスタの製造に
おける断面図である。図３に示すように、基板ＳＵＢ上
にＬＯＣＯＳ法またはＳＴＩ法により誘電体分離層ＩＳ
Ｏを形成する。また、必要に応じて、メモリトランジス
タのしきい値電圧を調整するための不純物ドーピング
を、たとえばイオン注入法により行う。
【００２８】８００℃から１０００℃に昇温した基板Ｓ
ＵＢの表面をＯ2 またはＮ2 Ｏに曝すことにより、１ｎ
ｍ程度の二酸化珪素膜を形成する。基板温度を８００℃
から１０００℃に保った状態で、二酸化珪素膜の表面を
アンモニアＮＨ3 に数１０分間曝し、二酸化珪素膜表面
を窒化する。この高温窒化処理は、つぎの窒化珪素膜の
堆積時のインキュベーション時間を低減するためであ
る。これにより、図４に示すように、約１ｎｍのボトム
誘電体膜ＢＴＭが基板ＳＵＢのＳｉ活性領域上に形成さ
れる。
ＵＢの表面をＯ2 またはＮ2 Ｏに曝すことにより、１ｎ
ｍ程度の二酸化珪素膜を形成する。基板温度を８００℃
から１０００℃に保った状態で、二酸化珪素膜の表面を
アンモニアＮＨ3 に数１０分間曝し、二酸化珪素膜表面
を窒化する。この高温窒化処理は、つぎの窒化珪素膜の
堆積時のインキュベーション時間を低減するためであ
る。これにより、図４に示すように、約１ｎｍのボトム
誘電体膜ＢＴＭが基板ＳＵＢのＳｉ活性領域上に形成さ
れる。
【００２９】基板温度を６００℃から８００℃の範囲内
に下げ、四塩化珪素（テトラクロルシラン）ＳｉＣｌ4
とアンモニアＮＨ3 を、それぞれ１０ｓｃｃｍから５０
０ｓｃｃｍの範囲内の所定流量で、かつチャンバ内の圧
力が数１００ｍＴｏｒｒとなる条件で流し、窒化珪素の
ＣＶＤを行う。所定時間経過後にＣＶＤを止めると、図
５に示すように、数ｎｍの窒化珪素膜（第１窒化膜ＣＳ
１）がボトム誘電体膜ＢＴＭ上に形成される。
に下げ、四塩化珪素（テトラクロルシラン）ＳｉＣｌ4
とアンモニアＮＨ3 を、それぞれ１０ｓｃｃｍから５０
０ｓｃｃｍの範囲内の所定流量で、かつチャンバ内の圧
力が数１００ｍＴｏｒｒとなる条件で流し、窒化珪素の
ＣＶＤを行う。所定時間経過後にＣＶＤを止めると、図
５に示すように、数ｎｍの窒化珪素膜（第１窒化膜ＣＳ
１）がボトム誘電体膜ＢＴＭ上に形成される。
【００３０】続いて、原料ガスを変更してＣＶＤし、第
２窒化膜ＣＳ２を形成する。すなわち、同じ基板温度を
保ったまま、あるいは６００℃から８００℃の範囲内で
基板温度を必要に応じて変え、ジクロルシランＳｉＨ2
Ｃｌ2 とアンモニアＮＨ3 を、それぞれ１０ｓｃｃｍか
ら５００ｓｃｃｍの範囲内の所定流量で、かつチャンバ
内の圧力が数１００ｍＴｏｒｒとなる条件で流し、窒化
珪素のＣＶＤを行う。所定時間経過後にＣＶＤを止める
と、図６に示すように、数ｎｍの窒化珪素膜（第２窒化
膜ＣＳ２）が第１窒化膜ＣＳ１上に形成される。
２窒化膜ＣＳ２を形成する。すなわち、同じ基板温度を
保ったまま、あるいは６００℃から８００℃の範囲内で
基板温度を必要に応じて変え、ジクロルシランＳｉＨ2
Ｃｌ2 とアンモニアＮＨ3 を、それぞれ１０ｓｃｃｍか
ら５００ｓｃｃｍの範囲内の所定流量で、かつチャンバ
内の圧力が数１００ｍＴｏｒｒとなる条件で流し、窒化
珪素のＣＶＤを行う。所定時間経過後にＣＶＤを止める
と、図６に示すように、数ｎｍの窒化珪素膜（第２窒化
膜ＣＳ２）が第１窒化膜ＣＳ１上に形成される。
【００３１】さらに、導入ガスを二酸化珪素の形成ガス
に変更してＣＶＤし、トップ誘電体膜ＴＯＰを形成す
る。すなわち、同じ基板温度を保ったまま、あるいは６
００℃から８００℃の範囲内で必要に応じて変え、ジク
ロルシランＳｉＨ2 Ｃｌ2 と酸化二窒素Ｎ2 Ｏを、それ
ぞれ数１００ｓｃｃｍの所定流量で、かつチャンバ内の
圧力が数１００ｍＴｏｒｒとなる条件で流し、二酸化珪
素のＣＶＤを行う。所定時間経過後にＣＶＤを止める
と、図７に示すように、数ｎｍの二酸化珪素膜（トップ
誘電体膜ＴＯＰ）が第２窒化膜ＣＳ２上に形成される。
なお、このＣＶＤに代えて、第２窒化膜ＣＳ２表面の熱
酸化により、あるいは熱酸化とＣＶＤの組合せによりト
ップ誘電体膜ＴＯＰを形成してもよい。この熱酸化時の
第２窒化膜ＣＳ２の膜減りを考慮して、図６の工程で予
め、第２窒化膜ＣＳ２を最終膜厚より厚く堆積してお
く。
に変更してＣＶＤし、トップ誘電体膜ＴＯＰを形成す
る。すなわち、同じ基板温度を保ったまま、あるいは６
００℃から８００℃の範囲内で必要に応じて変え、ジク
ロルシランＳｉＨ2 Ｃｌ2 と酸化二窒素Ｎ2 Ｏを、それ
ぞれ数１００ｓｃｃｍの所定流量で、かつチャンバ内の
圧力が数１００ｍＴｏｒｒとなる条件で流し、二酸化珪
素のＣＶＤを行う。所定時間経過後にＣＶＤを止める
と、図７に示すように、数ｎｍの二酸化珪素膜（トップ
誘電体膜ＴＯＰ）が第２窒化膜ＣＳ２上に形成される。
なお、このＣＶＤに代えて、第２窒化膜ＣＳ２表面の熱
酸化により、あるいは熱酸化とＣＶＤの組合せによりト
ップ誘電体膜ＴＯＰを形成してもよい。この熱酸化時の
第２窒化膜ＣＳ２の膜減りを考慮して、図６の工程で予
め、第２窒化膜ＣＳ２を最終膜厚より厚く堆積してお
く。
【００３２】ゲート電極Ｇとなる高濃度不純物がドーピ
ングされた多結晶珪素を、トップ誘電体膜ＴＯＰ上にＣ
ＶＤする。この多結晶珪素の形成では、モノシラン（Ｓ
ｉＨ 4 ），ジクロルシラン（ＳｉＣｌ2 Ｈ2 ），テトラ
クロルシラン（ＳｉＣｌ4 ）などの珪素原子を含むガス
を原料としたＣＶＤ法、または、多結晶珪素をターゲッ
トとしたスパッタリング法を用いる。ここでは、基板温
度６５０℃としたＣＶＤにより多結晶珪素を堆積し、必
要に応じて、多結晶珪素上に、金属、高融点金属、その
金属シリサイドを含む合金などからなる低抵抗化層を形
成する。低抵抗化層の材料としては、銅（Ｃｕ），アル
ミニウム（Ａｌ），金（Ａｕ），タングステン（Ｗ），
チタン（Ｔｉ），タングステンシリサイド（ＷＳｉ
2 ），タンタルシリサイド（ＴａＳｉ2 ），チタンナイ
トライド（ＴｉＮ）などを用いる。このように形成され
たゲート電極Ｇの厚さは、５０ｎｍ〜２００ｎｍ程度で
ある（図８）。
ングされた多結晶珪素を、トップ誘電体膜ＴＯＰ上にＣ
ＶＤする。この多結晶珪素の形成では、モノシラン（Ｓ
ｉＨ 4 ），ジクロルシラン（ＳｉＣｌ2 Ｈ2 ），テトラ
クロルシラン（ＳｉＣｌ4 ）などの珪素原子を含むガス
を原料としたＣＶＤ法、または、多結晶珪素をターゲッ
トとしたスパッタリング法を用いる。ここでは、基板温
度６５０℃としたＣＶＤにより多結晶珪素を堆積し、必
要に応じて、多結晶珪素上に、金属、高融点金属、その
金属シリサイドを含む合金などからなる低抵抗化層を形
成する。低抵抗化層の材料としては、銅（Ｃｕ），アル
ミニウム（Ａｌ），金（Ａｕ），タングステン（Ｗ），
チタン（Ｔｉ），タングステンシリサイド（ＷＳｉ
2 ），タンタルシリサイド（ＴａＳｉ2 ），チタンナイ
トライド（ＴｉＮ）などを用いる。このように形成され
たゲート電極Ｇの厚さは、５０ｎｍ〜２００ｎｍ程度で
ある（図８）。
【００３３】とくに図示しないが、必要に応じてドライ
エッチング耐性の優れた誘電体膜のパターンを形成し、
この誘電体膜あるいはレジストをマスクとして異方性の
あるエッチング、たとえばＲＩＥ(Reactive Ion Etchin
g)を行う。これにより、図９に示すように、ゲート電極
Ｇ，トップ誘電体膜ＴＯＰ，電荷蓄積膜ＣＳがパターン
ニングされる。
エッチング耐性の優れた誘電体膜のパターンを形成し、
この誘電体膜あるいはレジストをマスクとして異方性の
あるエッチング、たとえばＲＩＥ(Reactive Ion Etchin
g)を行う。これにより、図９に示すように、ゲート電極
Ｇ，トップ誘電体膜ＴＯＰ，電荷蓄積膜ＣＳがパターン
ニングされる。
【００３４】つぎに、ゲート積層膜を自己整合マスクと
しボトム誘電体膜ＢＴＭをスルー膜として、Ｓｉ活性領
域の表面にｎ型不純物を低濃度でイオン注入し、ｎ- 不
純物領域（ＬＤＤ領域，図ではＮ- で示す）を形成す
る。このイオン注入では、たとえば砒素イオン（Ａｓ
+ ）を１〜５×１０13ｃｍ-2ほどの密度でドーピングす
る。その後、全面にＣＶＤによりＳｉＯ2 膜を１００ｎ
ｍ〜２００ｎｍ程度堆積し、これをＲＩＥ等の異方性エ
ッチングによりエッチバックする。これにより、図１０
に示すように、ゲートの積層膜Ｇ，ＴＯＰおよびＣＳの
側面にサイドウォールＳＷが形成される。
しボトム誘電体膜ＢＴＭをスルー膜として、Ｓｉ活性領
域の表面にｎ型不純物を低濃度でイオン注入し、ｎ- 不
純物領域（ＬＤＤ領域，図ではＮ- で示す）を形成す
る。このイオン注入では、たとえば砒素イオン（Ａｓ
+ ）を１〜５×１０13ｃｍ-2ほどの密度でドーピングす
る。その後、全面にＣＶＤによりＳｉＯ2 膜を１００ｎ
ｍ〜２００ｎｍ程度堆積し、これをＲＩＥ等の異方性エ
ッチングによりエッチバックする。これにより、図１０
に示すように、ゲートの積層膜Ｇ，ＴＯＰおよびＣＳの
側面にサイドウォールＳＷが形成される。
【００３５】この状態で、サイドウォールＳＷ外側のＳ
ｉ活性領域にｎ型不純物を高濃度でイオン注入し、ソー
ス・ドレイン不純物領域Ｓ／Ｄを形成する（図１）。こ
のイオン注入では、たとえば、ゲートの積層膜およびサ
イドウォールＳＷをマスクとして自己整合的にＡｓ+ を
１〜５×１０15ｃｍ-2ほどの密度でドーピングする。そ
の後、層間誘電体膜および配線層の形成を行って、当該
メモリトランジスタを完成させる。
ｉ活性領域にｎ型不純物を高濃度でイオン注入し、ソー
ス・ドレイン不純物領域Ｓ／Ｄを形成する（図１）。こ
のイオン注入では、たとえば、ゲートの積層膜およびサ
イドウォールＳＷをマスクとして自己整合的にＡｓ+ を
１〜５×１０15ｃｍ-2ほどの密度でドーピングする。そ
の後、層間誘電体膜および配線層の形成を行って、当該
メモリトランジスタを完成させる。
【００３６】つぎに、第１実施形態に係るメモリトラン
ジスタの第１のバイアス設定例および動作を説明する。
書き込み時に、基板ＳＵＢの電位を基準として２つのソ
ース・ドレイン領域Ｓ／Ｄを０Ｖで保持し、ゲート電極
Ｇに正の電圧、たとえば１０Ｖを印加する。このとき、
チャネル形成領域ＣＨに電子が蓄積されて反転層が形成
され、その反転層内の電子の一部がボトム誘電体膜ＢＴ
Ｍおよび第１窒化膜ＣＳ１をトンネル効果により伝導
し、主に第２窒化膜ＣＳ２内に形成された電荷トラップ
に捕獲される。
ジスタの第１のバイアス設定例および動作を説明する。
書き込み時に、基板ＳＵＢの電位を基準として２つのソ
ース・ドレイン領域Ｓ／Ｄを０Ｖで保持し、ゲート電極
Ｇに正の電圧、たとえば１０Ｖを印加する。このとき、
チャネル形成領域ＣＨに電子が蓄積されて反転層が形成
され、その反転層内の電子の一部がボトム誘電体膜ＢＴ
Ｍおよび第１窒化膜ＣＳ１をトンネル効果により伝導
し、主に第２窒化膜ＣＳ２内に形成された電荷トラップ
に捕獲される。
【００３７】読み出し時に、基板ＳＵＢの電位を基準と
してソース・ドレイン領域Ｓ／Ｄの一方に０Ｖを印加
し、他方にたとえば１．５Ｖを印加し、電荷蓄積膜ＣＳ
内の捕獲電子数をしきい値電圧に影響がでるまで変化さ
せない範囲の電圧、たとえば２．５Ｖをゲート電極Ｇに
印加する。このバイアス条件下、電荷蓄積膜ＣＳ内の捕
獲電子の有無または捕獲電子量に応じてチャネルの導電
率が顕著に変化する。すなわち、電荷蓄積膜ＣＳに電子
が十分注入されている場合、電荷蓄積膜ＣＳに電子が十
分注入されていない場合と比較して蓄積電子がチャネル
の電位を相対的に上昇させチャネル内の電子密度を減少
させるためソースとドレイン間の伝導度が小さい。逆
に、電荷蓄積膜ＣＳに電子が十分注入されていない場合
は、チャネルの電位が相対的に低く、ソースとドレイン
間の伝導度が大きくなる。このチャネルの伝導度の差
は、チャネルの電流量またはドレイン電圧変化に効果的
に変換される。このチャネルの電流量またはドレイン電
圧変化を、たとえばセンスアンプなどの検出回路で増幅
し記憶情報として外部に読み出す。なお、この第１のバ
イアス設定例では、書き込みをチャネル全面で行ったた
め、ソースとドレインの電圧印加方向を上記と逆にして
も読み出しが可能である。
してソース・ドレイン領域Ｓ／Ｄの一方に０Ｖを印加
し、他方にたとえば１．５Ｖを印加し、電荷蓄積膜ＣＳ
内の捕獲電子数をしきい値電圧に影響がでるまで変化さ
せない範囲の電圧、たとえば２．５Ｖをゲート電極Ｇに
印加する。このバイアス条件下、電荷蓄積膜ＣＳ内の捕
獲電子の有無または捕獲電子量に応じてチャネルの導電
率が顕著に変化する。すなわち、電荷蓄積膜ＣＳに電子
が十分注入されている場合、電荷蓄積膜ＣＳに電子が十
分注入されていない場合と比較して蓄積電子がチャネル
の電位を相対的に上昇させチャネル内の電子密度を減少
させるためソースとドレイン間の伝導度が小さい。逆
に、電荷蓄積膜ＣＳに電子が十分注入されていない場合
は、チャネルの電位が相対的に低く、ソースとドレイン
間の伝導度が大きくなる。このチャネルの伝導度の差
は、チャネルの電流量またはドレイン電圧変化に効果的
に変換される。このチャネルの電流量またはドレイン電
圧変化を、たとえばセンスアンプなどの検出回路で増幅
し記憶情報として外部に読み出す。なお、この第１のバ
イアス設定例では、書き込みをチャネル全面で行ったた
め、ソースとドレインの電圧印加方向を上記と逆にして
も読み出しが可能である。
【００３８】消去時に、基板ＳＵＢの電位を基準とし２
つのソース・ドレイン領域Ｓ／Ｄの双方に０Ｖを印加
し、ゲート電極Ｇに負の電圧、たとえば−１０Ｖを印加
する。このとき、電荷蓄積膜ＣＳ内で保持されていた電
子がボトム誘電体膜ＢＴＭおよび第１窒化膜ＣＳ１をト
ンネルしてチャネル形成領域ＣＨに強制的に引き抜かれ
る。これにより、メモリトランジスタは、その電荷蓄積
膜ＣＳ内の捕獲電子量が十分低い書き込み前の状態（消
去状態）に戻される。
つのソース・ドレイン領域Ｓ／Ｄの双方に０Ｖを印加
し、ゲート電極Ｇに負の電圧、たとえば−１０Ｖを印加
する。このとき、電荷蓄積膜ＣＳ内で保持されていた電
子がボトム誘電体膜ＢＴＭおよび第１窒化膜ＣＳ１をト
ンネルしてチャネル形成領域ＣＨに強制的に引き抜かれ
る。これにより、メモリトランジスタは、その電荷蓄積
膜ＣＳ内の捕獲電子量が十分低い書き込み前の状態（消
去状態）に戻される。
【００３９】つぎに、第１実施形態に係るメモリトラン
ジスタの第２のバイアス設定例および動作を説明する。
書き込み時に、基板ＳＵＢの電位を基準として２つのソ
ース・ドレイン領域Ｓ／Ｄの一方に０Ｖ、他方に５Ｖを
印加し、ゲート電極Ｇに正の電圧、たとえば１０Ｖを印
加する。このとき、チャネル形成領域ＣＨに電子が蓄積
されて反転層が形成され、その反転層内にソースから供
給された電子がソースとドレイン間の電界により加速さ
れてドレイン端部側で高い運動エネルギーを得てホット
エレクトロンとなる。ホットエレクトロンの一部が、主
に第１窒化膜ＣＳ１で規定されるポテンシャル障壁高さ
より高いエネルギーを持つと、それらの電子は散乱過程
によってボトム誘電体膜ＢＴＭを透過しトンネル効果に
より第１窒化膜ＣＳ１のポテンシャル障壁を乗り越え、
主に第２窒化膜ＣＳ２内に形成された電荷トラップに捕
獲される。
ジスタの第２のバイアス設定例および動作を説明する。
書き込み時に、基板ＳＵＢの電位を基準として２つのソ
ース・ドレイン領域Ｓ／Ｄの一方に０Ｖ、他方に５Ｖを
印加し、ゲート電極Ｇに正の電圧、たとえば１０Ｖを印
加する。このとき、チャネル形成領域ＣＨに電子が蓄積
されて反転層が形成され、その反転層内にソースから供
給された電子がソースとドレイン間の電界により加速さ
れてドレイン端部側で高い運動エネルギーを得てホット
エレクトロンとなる。ホットエレクトロンの一部が、主
に第１窒化膜ＣＳ１で規定されるポテンシャル障壁高さ
より高いエネルギーを持つと、それらの電子は散乱過程
によってボトム誘電体膜ＢＴＭを透過しトンネル効果に
より第１窒化膜ＣＳ１のポテンシャル障壁を乗り越え、
主に第２窒化膜ＣＳ２内に形成された電荷トラップに捕
獲される。
【００４０】読み出しは、第１のバイアス設定例と同様
に行う。ただし、第２のバイアス設定例では、書き込み
時に５Ｖを印加したドレイン側に電荷が蓄積されるた
め、読み出しでは、この電荷蓄積側がソースとなるよう
にソースとドレイン間に電圧を印加する必要がある。消
去時では、第１のバイアス設定時と同様にＦＮトンネリ
ングを用いるか、または、バンド−バンド間トンネリン
グを用いる。後者の方法では、基板電位を基準としてソ
ース・ドレイン領域Ｓ／Ｄの一方または双方に５Ｖを印
加し、５Ｖを印加しないソース・ドレイン領域Ｓ／Ｄは
０Ｖで保持し、ゲート電極Ｇに−５Ｖを印加する。５Ｖ
を印加したソース・ドレイン領域Ｓ／Ｄの表面が空乏化
し、その空乏層内が高電界となるためにバンド−バンド
間トンネル電流が発生する。バンド−バンド間トンネル
電流に起因した正孔は電界で加速されて高エネルギーを
得る。この高いエネルギーの正孔はゲート電圧に引きつ
けられて電荷蓄積膜ＣＳ内の電荷トラップに注入され
る。その結果、電荷蓄積膜内の蓄積電子は注入された正
孔により電荷が打ち消され、当該メモリトランジスタが
消去状態、すなわちしきい値電圧が低い状態に戻され
る。
に行う。ただし、第２のバイアス設定例では、書き込み
時に５Ｖを印加したドレイン側に電荷が蓄積されるた
め、読み出しでは、この電荷蓄積側がソースとなるよう
にソースとドレイン間に電圧を印加する必要がある。消
去時では、第１のバイアス設定時と同様にＦＮトンネリ
ングを用いるか、または、バンド−バンド間トンネリン
グを用いる。後者の方法では、基板電位を基準としてソ
ース・ドレイン領域Ｓ／Ｄの一方または双方に５Ｖを印
加し、５Ｖを印加しないソース・ドレイン領域Ｓ／Ｄは
０Ｖで保持し、ゲート電極Ｇに−５Ｖを印加する。５Ｖ
を印加したソース・ドレイン領域Ｓ／Ｄの表面が空乏化
し、その空乏層内が高電界となるためにバンド−バンド
間トンネル電流が発生する。バンド−バンド間トンネル
電流に起因した正孔は電界で加速されて高エネルギーを
得る。この高いエネルギーの正孔はゲート電圧に引きつ
けられて電荷蓄積膜ＣＳ内の電荷トラップに注入され
る。その結果、電荷蓄積膜内の蓄積電子は注入された正
孔により電荷が打ち消され、当該メモリトランジスタが
消去状態、すなわちしきい値電圧が低い状態に戻され
る。
【００４１】つぎに、第１実施形態に係るメモリトラン
ジスタの第３のバイアス設定例および動作を説明する。
バイアス設定の基本は第２のバイアス設定例と同様であ
るが、この第３のバイアス設定例では２ビットを１メモ
リトランジスタ内に記憶する動作を説明する。第１の情
報の書き込み時に、基板ＳＵＢの電位を基準として２つ
のソース・ドレイン領域Ｓ／Ｄの一方に０Ｖ、他方に５
Ｖを印加し、ゲート電極Ｇに正の電圧、たとえば１０Ｖ
を印加する。このとき、チャネル形成領域ＣＨに電子が
蓄積されて反転層が形成され、その反転層内にソースか
ら供給された電子がソースとドレイン間の電界により加
速されてドレイン端部側で高い運動エネルギーを得てホ
ットエレクトロンとなる。ホットエレクトロンの一部
が、主に第１窒化膜ＣＳ１で規定されるポテンシャル障
壁高さより高いエネルギーを持つと、それらの電子は散
乱過程によってボトム誘電体膜ＢＴＭを透過しトンネル
効果により第１窒化膜ＣＳ１のポテンシャル障壁を乗り
越え、主に第２窒化膜ＣＳ２内に形成された電荷トラッ
プに捕獲される。第２の情報の書き込み時に、２つのソ
ース・ドレイン領域Ｓ／Ｄの電圧を上記した第１の情報
の書き込み時と逆にする。上記した第１の情報の書き込
み時には、５Ｖを印加したソース・ドレイン領域Ｓ／Ｄ
側からチャネルホットエレクトロンが注入され、電荷蓄
積膜ＣＳの他方端部を中心とした一部の領域に電子が捕
獲されている。これに対し、この第２の情報の書き込み
では、電荷蓄積膜ＣＳの一方端部側に第１の情報とは独
立に２値情報（第２の情報）を書き込むために、２つの
ソース・ドレイン領域Ｓ／Ｄの他方に０Ｖを印加し、一
方に５Ｖを印加する。０Ｖを印加した他方のソース・ド
レイン領域Ｓ／Ｄから供給された電子は、５Ｖを印加し
た一方のソース・ドレイン領域Ｓ／Ｄ側でホットエレク
トロン化し、電荷蓄積膜の一方側の一部に注入される。
なお、この第３の動作例で２つの２ビット情報が互いに
重ならないように、電子の注入量およびメモリトランジ
スタのゲート長が決められる。
ジスタの第３のバイアス設定例および動作を説明する。
バイアス設定の基本は第２のバイアス設定例と同様であ
るが、この第３のバイアス設定例では２ビットを１メモ
リトランジスタ内に記憶する動作を説明する。第１の情
報の書き込み時に、基板ＳＵＢの電位を基準として２つ
のソース・ドレイン領域Ｓ／Ｄの一方に０Ｖ、他方に５
Ｖを印加し、ゲート電極Ｇに正の電圧、たとえば１０Ｖ
を印加する。このとき、チャネル形成領域ＣＨに電子が
蓄積されて反転層が形成され、その反転層内にソースか
ら供給された電子がソースとドレイン間の電界により加
速されてドレイン端部側で高い運動エネルギーを得てホ
ットエレクトロンとなる。ホットエレクトロンの一部
が、主に第１窒化膜ＣＳ１で規定されるポテンシャル障
壁高さより高いエネルギーを持つと、それらの電子は散
乱過程によってボトム誘電体膜ＢＴＭを透過しトンネル
効果により第１窒化膜ＣＳ１のポテンシャル障壁を乗り
越え、主に第２窒化膜ＣＳ２内に形成された電荷トラッ
プに捕獲される。第２の情報の書き込み時に、２つのソ
ース・ドレイン領域Ｓ／Ｄの電圧を上記した第１の情報
の書き込み時と逆にする。上記した第１の情報の書き込
み時には、５Ｖを印加したソース・ドレイン領域Ｓ／Ｄ
側からチャネルホットエレクトロンが注入され、電荷蓄
積膜ＣＳの他方端部を中心とした一部の領域に電子が捕
獲されている。これに対し、この第２の情報の書き込み
では、電荷蓄積膜ＣＳの一方端部側に第１の情報とは独
立に２値情報（第２の情報）を書き込むために、２つの
ソース・ドレイン領域Ｓ／Ｄの他方に０Ｖを印加し、一
方に５Ｖを印加する。０Ｖを印加した他方のソース・ド
レイン領域Ｓ／Ｄから供給された電子は、５Ｖを印加し
た一方のソース・ドレイン領域Ｓ／Ｄ側でホットエレク
トロン化し、電荷蓄積膜の一方側の一部に注入される。
なお、この第３の動作例で２つの２ビット情報が互いに
重ならないように、電子の注入量およびメモリトランジ
スタのゲート長が決められる。
【００４２】この２ビット情報の読み出しでは、読み出
し対象の情報が書き込まれた側に近いほうのソース・ド
レイン領域Ｓ／Ｄがソースとなるように、ソースとドレ
イン間の電圧印加方向が決められる。第１の情報を読み
出す際には、第１の情報に近い他方のソース・ドレイン
領域Ｓ／Ｄに０Ｖを印加し、一方のソース・ドレイン領
域Ｓ／Ｄに１．５Ｖを印加し、電荷蓄積膜ＣＳ内の捕獲
電子数をしきい値電圧に影響がでるまで変化させない範
囲の電圧、たとえば２．５Ｖをゲート電極Ｇに印加す
る。このバイアス条件下、電荷蓄積膜ＣＳ内のソース側
端部に存在する捕獲電子の有無または捕獲電子量に応じ
てチャネルの導電率が顕著に変化する。すなわち、電荷
蓄積膜ＣＳのソース側端部に電子が十分注入されている
場合、電荷蓄積膜ＣＳのソース側端部に電子が十分注入
されていない場合と比較して蓄積電子がチャネルのソー
ス側部分の電位を相対的に上昇させチャネル内の電子密
度を減少させるためソースとドレイン間の伝導度が小さ
い。このとき、ドレイン側近傍ではドレイン電圧によっ
て電子に対するポテンシャルが、電荷蓄積膜ＣＳのドレ
イン側端部の電子の有無にかかわらず低くなっている。
また、この読み出し時にドレイン端部がピンチオフ状態
となるため、電荷蓄積膜ＣＳのドレイン側端部の電子の
有無がチャネルの伝導度に対する影響が小さくなる。す
なわち、トランジスタのしきい値電圧は、より低い電界
のソース側の捕獲電子の量を反映したものとなるため、
このバイアス条件下では第１の情報が検出回路によって
読み出される。一方、第２の情報を読み出す際には、第
２の情報に近い一方のソース・ドレイン領域Ｓ／Ｄに０
Ｖを印加し、他方のソース・ドレイン領域Ｓ／Ｄに１．
５Ｖを印加し、ゲート電極Ｇに２．５Ｖを印加する。こ
のバイアス条件下では、一方のソース・ドレイン領域Ｓ
／Ｄ側が低電界となるため、上記した第１の情報の読み
出し時と同様な原理で第２の情報が読み出される。
し対象の情報が書き込まれた側に近いほうのソース・ド
レイン領域Ｓ／Ｄがソースとなるように、ソースとドレ
イン間の電圧印加方向が決められる。第１の情報を読み
出す際には、第１の情報に近い他方のソース・ドレイン
領域Ｓ／Ｄに０Ｖを印加し、一方のソース・ドレイン領
域Ｓ／Ｄに１．５Ｖを印加し、電荷蓄積膜ＣＳ内の捕獲
電子数をしきい値電圧に影響がでるまで変化させない範
囲の電圧、たとえば２．５Ｖをゲート電極Ｇに印加す
る。このバイアス条件下、電荷蓄積膜ＣＳ内のソース側
端部に存在する捕獲電子の有無または捕獲電子量に応じ
てチャネルの導電率が顕著に変化する。すなわち、電荷
蓄積膜ＣＳのソース側端部に電子が十分注入されている
場合、電荷蓄積膜ＣＳのソース側端部に電子が十分注入
されていない場合と比較して蓄積電子がチャネルのソー
ス側部分の電位を相対的に上昇させチャネル内の電子密
度を減少させるためソースとドレイン間の伝導度が小さ
い。このとき、ドレイン側近傍ではドレイン電圧によっ
て電子に対するポテンシャルが、電荷蓄積膜ＣＳのドレ
イン側端部の電子の有無にかかわらず低くなっている。
また、この読み出し時にドレイン端部がピンチオフ状態
となるため、電荷蓄積膜ＣＳのドレイン側端部の電子の
有無がチャネルの伝導度に対する影響が小さくなる。す
なわち、トランジスタのしきい値電圧は、より低い電界
のソース側の捕獲電子の量を反映したものとなるため、
このバイアス条件下では第１の情報が検出回路によって
読み出される。一方、第２の情報を読み出す際には、第
２の情報に近い一方のソース・ドレイン領域Ｓ／Ｄに０
Ｖを印加し、他方のソース・ドレイン領域Ｓ／Ｄに１．
５Ｖを印加し、ゲート電極Ｇに２．５Ｖを印加する。こ
のバイアス条件下では、一方のソース・ドレイン領域Ｓ
／Ｄ側が低電界となるため、上記した第１の情報の読み
出し時と同様な原理で第２の情報が読み出される。
【００４３】消去時では、第１のバイアス設定時と同様
にＦＮトンネリングを用いるか、または、第２のバイア
ス設定時と同様にバンド−バンド間トンネリングを用い
る。
にＦＮトンネリングを用いるか、または、第２のバイア
ス設定時と同様にバンド−バンド間トンネリングを用い
る。
【００４４】第１実施形態に係るメモリトランジスタ
は、電荷蓄積膜ＣＳを複数の窒化膜ＣＳ１，ＣＳ２によ
り構成したことに特徴を有する。第１および第２窒化膜
ＣＳ１，ＣＳ２をＣＶＤにより形成する際に用いる塩素
含有ガスの種類が異なる。前記したように、第１窒化膜
ＣＳ１形成時の塩素含有ガスとして四塩化珪素（テトラ
クロルシラン）ＳｉＣｌ4 を用い、第２窒化膜ＣＳ２形
成時の塩素含有ガスとしてジクロルシランＳｉＨ2 Ｃｌ
2 を用いている。本願明細書において、塩素含有ガスと
して四塩化珪素（テトラクロルシラン：ＴＣＳ）ＳｉＣ
ｌ4 を用いて作製した窒化膜をＴＣＳ−ＳｉＮ膜と称
し、塩素含有ガスとしてジクロルシラン（ＤＣＳ）Ｓｉ
Ｈ2 Ｃｌ2 を用いて作製した窒化膜をＤＣＳ−ＳｉＮ膜
と称する。
は、電荷蓄積膜ＣＳを複数の窒化膜ＣＳ１，ＣＳ２によ
り構成したことに特徴を有する。第１および第２窒化膜
ＣＳ１，ＣＳ２をＣＶＤにより形成する際に用いる塩素
含有ガスの種類が異なる。前記したように、第１窒化膜
ＣＳ１形成時の塩素含有ガスとして四塩化珪素（テトラ
クロルシラン）ＳｉＣｌ4 を用い、第２窒化膜ＣＳ２形
成時の塩素含有ガスとしてジクロルシランＳｉＨ2 Ｃｌ
2 を用いている。本願明細書において、塩素含有ガスと
して四塩化珪素（テトラクロルシラン：ＴＣＳ）ＳｉＣ
ｌ4 を用いて作製した窒化膜をＴＣＳ−ＳｉＮ膜と称
し、塩素含有ガスとしてジクロルシラン（ＤＣＳ）Ｓｉ
Ｈ2 Ｃｌ2 を用いて作製した窒化膜をＤＣＳ−ＳｉＮ膜
と称する。
【００４５】原料ガスが四塩化珪素ＳｉＣｌ4 である
か、ジクロルシランＳｉＨ2 Ｃｌ2 であるかの違いによ
り、窒化膜中のシリコンダングリングボンド密度に差が
現れる。一般に、シリコンの４本の結合手のうち、未結
合手をシリコンダングリングボンドと呼ぶが、窒化膜中
のシリコンダングリングボンドは、自由電子の捕獲、電
気伝導度に影響する。シリコンダングリングボンド密度
が大きいほど、電荷トラップ密度が大きい膜、電気伝導
度の大きい膜となる。
か、ジクロルシランＳｉＨ2 Ｃｌ2 であるかの違いによ
り、窒化膜中のシリコンダングリングボンド密度に差が
現れる。一般に、シリコンの４本の結合手のうち、未結
合手をシリコンダングリングボンドと呼ぶが、窒化膜中
のシリコンダングリングボンドは、自由電子の捕獲、電
気伝導度に影響する。シリコンダングリングボンド密度
が大きいほど、電荷トラップ密度が大きい膜、電気伝導
度の大きい膜となる。
【００４６】シリコンダングリングボンドは、ＥＳＲ
（電子スピン共鳴）測定にて観測される量である。図１
１に、ＤＣＳ−ＳｉＮ膜とＴＣＳ−ＳｉＮ膜のＥＳＲ測
定における微分型の信号波形の一例を示す。図１１
（ａ）は、シリコン基板に１ｎｍの二酸化珪素膜と８ｎ
ｍのＤＣＳ−ＳｉＮ膜の積層膜を形成した試料の測定結
果を示し、図１１（ｂ）は、シリコン基板に１ｎｍの二
酸化珪素膜と８ｎｍのＴＣＳ−ＳｉＮ膜の積層膜を形成
した試料の測定結果を示す。
（電子スピン共鳴）測定にて観測される量である。図１
１に、ＤＣＳ−ＳｉＮ膜とＴＣＳ−ＳｉＮ膜のＥＳＲ測
定における微分型の信号波形の一例を示す。図１１
（ａ）は、シリコン基板に１ｎｍの二酸化珪素膜と８ｎ
ｍのＤＣＳ−ＳｉＮ膜の積層膜を形成した試料の測定結
果を示し、図１１（ｂ）は、シリコン基板に１ｎｍの二
酸化珪素膜と８ｎｍのＴＣＳ−ＳｉＮ膜の積層膜を形成
した試料の測定結果を示す。
【００４７】図１１より、ＤＣＳ−ＳｉＮ膜には、ＴＣ
Ｓ−ＳｉＮ膜では観測されないピークＡが現れているこ
とがわかる。すなわち、ＤＣＳ−ＳｉＮ膜には、ＴＣＳ
−ＳｉＮ膜には含まれないシリコンダングリングボンド
があることがわかる。なお、ＤＣＳ−ＳｉＮ膜とＴＣＳ
−ＳｉＮ膜に共通のピークＢは、シリコン基板のシリコ
ンダングリングボンドによるものであると考えられる。
Ｓ−ＳｉＮ膜では観測されないピークＡが現れているこ
とがわかる。すなわち、ＤＣＳ−ＳｉＮ膜には、ＴＣＳ
−ＳｉＮ膜には含まれないシリコンダングリングボンド
があることがわかる。なお、ＤＣＳ−ＳｉＮ膜とＴＣＳ
−ＳｉＮ膜に共通のピークＢは、シリコン基板のシリコ
ンダングリングボンドによるものであると考えられる。
【００４８】図１１に示したＥＳＲの微分型の信号波形
から、積分型の信号波形を算出し、当該積分型の信号波
形の面積を算出することによりシリコンダングリングボ
ンド密度が算出される。図１２に、ＤＣＳ−ＳｉＮ膜と
ＴＣＳ−ＳｉＮ膜のシリコンダングリングボンド密度の
算出結果の一例を示す。図１２では、ＤＣＳ−ＳｉＮ膜
のシリコンダングリングボンド密度の算出結果について
は、ＤＣＳ−ＳｉＮ膜を成膜した同じ一つのウェーハか
ら切り出した異なる２つの試料を測定し、ＤＣＳ−Ｓｉ
Ｎ（１）、ＤＣＳ−ＳｉＮ（２）としている。
から、積分型の信号波形を算出し、当該積分型の信号波
形の面積を算出することによりシリコンダングリングボ
ンド密度が算出される。図１２に、ＤＣＳ−ＳｉＮ膜と
ＴＣＳ−ＳｉＮ膜のシリコンダングリングボンド密度の
算出結果の一例を示す。図１２では、ＤＣＳ−ＳｉＮ膜
のシリコンダングリングボンド密度の算出結果について
は、ＤＣＳ−ＳｉＮ膜を成膜した同じ一つのウェーハか
ら切り出した異なる２つの試料を測定し、ＤＣＳ−Ｓｉ
Ｎ（１）、ＤＣＳ−ＳｉＮ（２）としている。
【００４９】図１２に示すように、ＤＣＳ−ＳｉＮ膜
（１）および（２）のシリコンダングリングボンド密度
は、それぞれ１．７４×１０17ｃｍ-3および０．９５×
１０17ｃｍ-3であり、一方、ＴＣＳ−ＳｉＮ膜のシリコ
ンダングリングボンド密度は、検出限界の０．５×１０
17ｃｍ-3以下である。複数の試料の測定結果から、ＤＣ
Ｓ−ＳｉＮ膜のシリコンダングリングボンド密度は、原
料ガスの流量比や、ＣＶＤ温度などの成膜条件などを変
えることによって、調節することができ、その範囲は、
略０．７０×１０17ｃｍ-3以上であった。
（１）および（２）のシリコンダングリングボンド密度
は、それぞれ１．７４×１０17ｃｍ-3および０．９５×
１０17ｃｍ-3であり、一方、ＴＣＳ−ＳｉＮ膜のシリコ
ンダングリングボンド密度は、検出限界の０．５×１０
17ｃｍ-3以下である。複数の試料の測定結果から、ＤＣ
Ｓ−ＳｉＮ膜のシリコンダングリングボンド密度は、原
料ガスの流量比や、ＣＶＤ温度などの成膜条件などを変
えることによって、調節することができ、その範囲は、
略０．７０×１０17ｃｍ-3以上であった。
【００５０】一方、ＴＣＳ−ＳｉＮ膜とＤＣＳ−ＳｉＮ
膜の電荷トラップ密度の違いが、図１３に示すメモリヒ
ス特性から確認できる。この測定では、四塩化珪素Ｓｉ
Ｃｌ4 を用いて作製した窒化珪素（ＴＣＳ−ＳｉＮ）を
単一の電荷保持膜として含むメモリトランジスタと、ジ
クロルシランＳｉＨ2 Ｃｌ2 を用いて作製した窒化珪素
（ＤＣＳ−ＳｉＮ）を単一の電荷保持膜として含むメモ
リトランジスタとを比較した。比較の結果、ＤＣＳ−Ｓ
ｉＮを有するメモリトランジスタの閾値ウインドウが、
ＴＣＳ−ＳｉＮを有するメモリトランジスタの閾値ウイ
ンドウより約１．５Ｖほど大きいことが分った。この差
を電荷密度に換算すると、ＤＣＳ−ＳｉＮは、その蓄積
電子密度がＴＣＳ−ＳｉＮより約４０％大きく、蓄積正
孔密度が約７０％大きい。なお、この電荷密度差は成膜
条件等を変えることで、さらに大きくすることが可能で
ある。
膜の電荷トラップ密度の違いが、図１３に示すメモリヒ
ス特性から確認できる。この測定では、四塩化珪素Ｓｉ
Ｃｌ4 を用いて作製した窒化珪素（ＴＣＳ−ＳｉＮ）を
単一の電荷保持膜として含むメモリトランジスタと、ジ
クロルシランＳｉＨ2 Ｃｌ2 を用いて作製した窒化珪素
（ＤＣＳ−ＳｉＮ）を単一の電荷保持膜として含むメモ
リトランジスタとを比較した。比較の結果、ＤＣＳ−Ｓ
ｉＮを有するメモリトランジスタの閾値ウインドウが、
ＴＣＳ−ＳｉＮを有するメモリトランジスタの閾値ウイ
ンドウより約１．５Ｖほど大きいことが分った。この差
を電荷密度に換算すると、ＤＣＳ−ＳｉＮは、その蓄積
電子密度がＴＣＳ−ＳｉＮより約４０％大きく、蓄積正
孔密度が約７０％大きい。なお、この電荷密度差は成膜
条件等を変えることで、さらに大きくすることが可能で
ある。
【００５１】上述した測定結果は、以下のように理解で
きる。すなわち、四塩化珪素ＳｉＣｌ4 はジクロルシラ
ンＳｉＨ2 Ｃｌ2 より塩素の組成比が大きいため、第１
窒化膜ＣＳ１は、第２窒化膜ＣＳ２より塩素の含有率が
高い。したがって、第１窒化膜ＣＳ１は、窒化珪素内に
珪素−水素結合基（Ｓｉ−Ｈボンド）よりも結合エネル
ギーの大きく安定な珪素−塩素結合基（Ｓｉ−Ｃｌボン
ド）が多く含まれることから、第１窒化膜ＣＳ１は、第
２窒化膜ＣＳ２に比べシリコンダングリングボンド密度
が低い。一方、成膜直後のＤＣＳ−ＳｉＮ膜は、成膜直
後のＴＣＳ−ＳｉＮ膜よりＳｉ−Ｈボンドが多く含まれ
る。Ｓｉ−Ｈボンドは水素が抜ける過程でシリコンダン
グリングボンドを発生させる可能性が高い。従って、ジ
クロルシランＳｉＨ2 Ｃｌ2 を用いて作製した窒化膜Ｃ
Ｓ２（ＤＣＳ−ＳｉＮ膜）のシリコンダングリングボン
ド密度は、四塩化珪素ＳｉＣｌ4 を用いて作製した窒化
膜ＣＳ１（ＴＣＳ−ＳｉＮ膜）のシリコンダングリング
ボンド密度より高くなり、Ｓｉ−Ｈボンド密度と電荷ト
ラップ密度は正の相関があることから、電荷トラップ密
度もそれに応じて高くなる。
きる。すなわち、四塩化珪素ＳｉＣｌ4 はジクロルシラ
ンＳｉＨ2 Ｃｌ2 より塩素の組成比が大きいため、第１
窒化膜ＣＳ１は、第２窒化膜ＣＳ２より塩素の含有率が
高い。したがって、第１窒化膜ＣＳ１は、窒化珪素内に
珪素−水素結合基（Ｓｉ−Ｈボンド）よりも結合エネル
ギーの大きく安定な珪素−塩素結合基（Ｓｉ−Ｃｌボン
ド）が多く含まれることから、第１窒化膜ＣＳ１は、第
２窒化膜ＣＳ２に比べシリコンダングリングボンド密度
が低い。一方、成膜直後のＤＣＳ−ＳｉＮ膜は、成膜直
後のＴＣＳ−ＳｉＮ膜よりＳｉ−Ｈボンドが多く含まれ
る。Ｓｉ−Ｈボンドは水素が抜ける過程でシリコンダン
グリングボンドを発生させる可能性が高い。従って、ジ
クロルシランＳｉＨ2 Ｃｌ2 を用いて作製した窒化膜Ｃ
Ｓ２（ＤＣＳ−ＳｉＮ膜）のシリコンダングリングボン
ド密度は、四塩化珪素ＳｉＣｌ4 を用いて作製した窒化
膜ＣＳ１（ＴＣＳ−ＳｉＮ膜）のシリコンダングリング
ボンド密度より高くなり、Ｓｉ−Ｈボンド密度と電荷ト
ラップ密度は正の相関があることから、電荷トラップ密
度もそれに応じて高くなる。
【００５２】本実施形態に係るメモリトランジスタは、
シリコンダングリングボンド密度が低いＴＣＳ−ＳｉＮ
（またはＴＣＳ−ＳｉＯＮ）を半導体基板ＳＵＢ側に配
置することで、シリコンダングリングボンド密度が高い
ＤＣＳ−ＳｉＮ（またはＤＣＳ−ＳｉＯＮ）を半導体基
板ＳＵＢから離している。したがって、電荷蓄積膜ＣＳ
の二酸化珪素膜換算での厚さを従来と同じとした場合、
チャネル形成領域ＣＨと垂直な軸における電荷トラップ
の平均的位置が従来よりゲート電極Ｇ側に移動する。そ
の結果、保持電荷がチャネル側に抜けにくくなり、電荷
保持特性が向上する。また、従来と同じ電荷保持特性と
したときの電荷蓄積膜ＣＳ自体の厚さを薄くでき、その
分、ゲートに印加する電圧を低くでき、あるいは書き込
みまたは消去動作が速くなる。
シリコンダングリングボンド密度が低いＴＣＳ−ＳｉＮ
（またはＴＣＳ−ＳｉＯＮ）を半導体基板ＳＵＢ側に配
置することで、シリコンダングリングボンド密度が高い
ＤＣＳ−ＳｉＮ（またはＤＣＳ−ＳｉＯＮ）を半導体基
板ＳＵＢから離している。したがって、電荷蓄積膜ＣＳ
の二酸化珪素膜換算での厚さを従来と同じとした場合、
チャネル形成領域ＣＨと垂直な軸における電荷トラップ
の平均的位置が従来よりゲート電極Ｇ側に移動する。そ
の結果、保持電荷がチャネル側に抜けにくくなり、電荷
保持特性が向上する。また、従来と同じ電荷保持特性と
したときの電荷蓄積膜ＣＳ自体の厚さを薄くでき、その
分、ゲートに印加する電圧を低くでき、あるいは書き込
みまたは消去動作が速くなる。
【００５３】ところで、電子を電荷蓄積膜ＣＳに注入す
る際に、珪素からなるチャネル形成領域内の電子に対す
る二酸化珪素（ボトム誘電体膜ＢＴＭ）が作るポテンシ
ャル障壁高さ、すなわち、珪素の伝導帯端と二酸化珪素
の伝導帯端のエネルギー差は注入に必要なゲート電圧値
を決定するパラメータの一つとなる。従来構造、すなわ
ち電荷蓄積膜が単層膜の場合、チャネル内電子に対する
二酸化珪素のポテンシャル障壁高さは約３．２ｅＶであ
った。このため、ボトム誘電体膜ＢＴＭ内の電場をＦＮ
トンネリングが起こる領域、すなわち膜厚方向の電界強
度で７ＭｅＶ／ｃｍ以上に高めることが必要となる。ま
た、ホットエレクトロン注入書き込みを行う場合、チャ
ネル内電子のエネルギーをポテンシャル障壁高さ３．２
ｅＶ以上にまでホット化する電圧をソースとドレイン間
に印加しなければならない。これらは、動作電圧の低電
圧化を妨げる要因となっていた。
る際に、珪素からなるチャネル形成領域内の電子に対す
る二酸化珪素（ボトム誘電体膜ＢＴＭ）が作るポテンシ
ャル障壁高さ、すなわち、珪素の伝導帯端と二酸化珪素
の伝導帯端のエネルギー差は注入に必要なゲート電圧値
を決定するパラメータの一つとなる。従来構造、すなわ
ち電荷蓄積膜が単層膜の場合、チャネル内電子に対する
二酸化珪素のポテンシャル障壁高さは約３．２ｅＶであ
った。このため、ボトム誘電体膜ＢＴＭ内の電場をＦＮ
トンネリングが起こる領域、すなわち膜厚方向の電界強
度で７ＭｅＶ／ｃｍ以上に高めることが必要となる。ま
た、ホットエレクトロン注入書き込みを行う場合、チャ
ネル内電子のエネルギーをポテンシャル障壁高さ３．２
ｅＶ以上にまでホット化する電圧をソースとドレイン間
に印加しなければならない。これらは、動作電圧の低電
圧化を妨げる要因となっていた。
【００５４】本実施形態に係るメモリトランジスタで
は、第１窒化膜ＣＳ１と第２窒化膜ＣＳ２間でシリコン
ダングリングボンド密度の差を十分大きくすると、第２
窒化膜ＣＳ２が主な電荷蓄積手段として機能し、第１窒
化膜ＣＳ１は電荷蓄積手段としては余り機能しない。そ
の結果、第２窒化膜ＣＳ２と半導体基板ＳＵＢとの間に
ある第１窒化膜ＣＳ１は、ポテンシャルバリアとしての
役割が増す。このことは、従来３ｎｍ程度が膜厚の限界
であったボトム誘電体膜ＢＴＭを１ｎｍ程度と薄くする
ことができる利点をもたらす。ボトム誘電体膜厚を１ｎ
ｍまで薄くするとポテンシャルバリアとして殆ど働かな
いことから、その場合に必要なメモリトランジスタのポ
テンシャルバリアは、主に第１窒化膜ＣＳ１の存在によ
って確保されることとなる。上記したようにボトム誘電
体膜ＢＴＭとして従来用いられていた二酸化珪素膜のポ
テンシャルバリア高さは３．２ｅＶであるが、ＴＣＳ−
ＳｉＮのポテンシャルバリア高さは最大でも２．１ｅＶ
と低い。このため、従来と同じ電荷保持特性が得られる
ように電荷蓄積膜ＣＳの膜厚を設計した場合でも、電荷
蓄積膜ＣＳキャリアの注入効率が向上し、動作電圧が低
くでき、あるいは高速に動作する。
は、第１窒化膜ＣＳ１と第２窒化膜ＣＳ２間でシリコン
ダングリングボンド密度の差を十分大きくすると、第２
窒化膜ＣＳ２が主な電荷蓄積手段として機能し、第１窒
化膜ＣＳ１は電荷蓄積手段としては余り機能しない。そ
の結果、第２窒化膜ＣＳ２と半導体基板ＳＵＢとの間に
ある第１窒化膜ＣＳ１は、ポテンシャルバリアとしての
役割が増す。このことは、従来３ｎｍ程度が膜厚の限界
であったボトム誘電体膜ＢＴＭを１ｎｍ程度と薄くする
ことができる利点をもたらす。ボトム誘電体膜厚を１ｎ
ｍまで薄くするとポテンシャルバリアとして殆ど働かな
いことから、その場合に必要なメモリトランジスタのポ
テンシャルバリアは、主に第１窒化膜ＣＳ１の存在によ
って確保されることとなる。上記したようにボトム誘電
体膜ＢＴＭとして従来用いられていた二酸化珪素膜のポ
テンシャルバリア高さは３．２ｅＶであるが、ＴＣＳ−
ＳｉＮのポテンシャルバリア高さは最大でも２．１ｅＶ
と低い。このため、従来と同じ電荷保持特性が得られる
ように電荷蓄積膜ＣＳの膜厚を設計した場合でも、電荷
蓄積膜ＣＳキャリアの注入効率が向上し、動作電圧が低
くでき、あるいは高速に動作する。
【００５５】第１実施形態に係る製造方法を用いて作製
した不揮発性メモリトランジスタの特性を図１４および
図１５に示す。図１４の横軸は、ソース，ドレインおよ
び基板電位を０Ｖとしチャネル全面からＦＮトンネリン
グを用いて書き込みまたは消去する際のゲート電圧を示
す。図１４の縦軸は、ゲート電圧印加後のメモリトラン
ジスタのしきい値電圧を示す。グラフ内の数値は、書き
込みまたは消去のためにゲートに印加したパルスの印加
時間である。このグラフから、消去時間は２０ｍｓで十
分な閾値ウインドウが得られていることが分かる。
した不揮発性メモリトランジスタの特性を図１４および
図１５に示す。図１４の横軸は、ソース，ドレインおよ
び基板電位を０Ｖとしチャネル全面からＦＮトンネリン
グを用いて書き込みまたは消去する際のゲート電圧を示
す。図１４の縦軸は、ゲート電圧印加後のメモリトラン
ジスタのしきい値電圧を示す。グラフ内の数値は、書き
込みまたは消去のためにゲートに印加したパルスの印加
時間である。このグラフから、消去時間は２０ｍｓで十
分な閾値ウインドウが得られていることが分かる。
【００５６】図１５は、書き込み時に１１Ｖのゲート電
圧を０．１ｍｓ加え、消去時に−８．５Ｖのゲート電圧
を６０ｍｓ加える動作を繰り返したときのしきい値電圧
の変化を示す。１０4 回までは大きなしきい値電圧変化
がなく、２Ｖ程度の閾値ウインドウが維持されているこ
とが分かる。窒化膜が単層のＯＮＯ膜を有する従来のＭ
ＯＮＯＳ型メモリトランジスタでは、書き込み時に１ｍ
ｓ，消去時に１００ｍｓを要していたが、本実施形態に
係るＭＯＮＯＳ型メモリトランジスタでは、従来より短
い時間で書き込みおよび消去動作が可能なことが分か
る。
圧を０．１ｍｓ加え、消去時に−８．５Ｖのゲート電圧
を６０ｍｓ加える動作を繰り返したときのしきい値電圧
の変化を示す。１０4 回までは大きなしきい値電圧変化
がなく、２Ｖ程度の閾値ウインドウが維持されているこ
とが分かる。窒化膜が単層のＯＮＯ膜を有する従来のＭ
ＯＮＯＳ型メモリトランジスタでは、書き込み時に１ｍ
ｓ，消去時に１００ｍｓを要していたが、本実施形態に
係るＭＯＮＯＳ型メモリトランジスタでは、従来より短
い時間で書き込みおよび消去動作が可能なことが分か
る。
【００５７】以下、第２および第３実施形態に、第２窒
化膜ＣＳ２の形成ガスを変更した場合を説明する。これ
らの実施形態では、図１および図２の基本素子構造、お
よび図３〜図１０の製造における断面図は、そのまま適
用される。
化膜ＣＳ２の形成ガスを変更した場合を説明する。これ
らの実施形態では、図１および図２の基本素子構造、お
よび図３〜図１０の製造における断面図は、そのまま適
用される。
【００５８】第２実施形態 第２実施形態に係るメモリトランジスタの製造方法で
は、図３〜図５の第１窒化膜ＣＳ１の形成までは、第１
実施形態と同様に行う。
は、図３〜図５の第１窒化膜ＣＳ１の形成までは、第１
実施形態と同様に行う。
【００５９】図６の第２窒化膜ＣＳ２の形成では、第１
窒化膜ＣＳ１の形成時と同じ基板温度を保ったまま、あ
るいは６００℃から８００℃の範囲内で必要に応じて変
え、モノシランＳｉＨ4 とアンモニアＮＨ3 を、それぞ
れ１０ｓｃｃｍから５００ｓｃｃｍの範囲内の所定流量
で、かつチャンバ内の圧力が数１００ｍＴｏｒｒとなる
条件で流し、窒化珪素のＣＶＤを行う。所定時間経過後
にＣＶＤを止めると、数ｎｍの窒化珪素膜（第２窒化膜
ＣＳ２）が第１窒化膜ＣＳ１上に形成される。
窒化膜ＣＳ１の形成時と同じ基板温度を保ったまま、あ
るいは６００℃から８００℃の範囲内で必要に応じて変
え、モノシランＳｉＨ4 とアンモニアＮＨ3 を、それぞ
れ１０ｓｃｃｍから５００ｓｃｃｍの範囲内の所定流量
で、かつチャンバ内の圧力が数１００ｍＴｏｒｒとなる
条件で流し、窒化珪素のＣＶＤを行う。所定時間経過後
にＣＶＤを止めると、数ｎｍの窒化珪素膜（第２窒化膜
ＣＳ２）が第１窒化膜ＣＳ１上に形成される。
【００６０】その後は、第１実施形態と同様な方法によ
って、トップ誘電体膜ＴＯＰの形成、ゲート電極Ｇの形
成、ゲート加工、ＬＤＤの形成、サイドウォールＳＷの
形成、ソース・ドレイン領域Ｓ／Ｄの形成等の諸工程を
行い、当該メモリトランジスタを完成させる。
って、トップ誘電体膜ＴＯＰの形成、ゲート電極Ｇの形
成、ゲート加工、ＬＤＤの形成、サイドウォールＳＷの
形成、ソース・ドレイン領域Ｓ／Ｄの形成等の諸工程を
行い、当該メモリトランジスタを完成させる。
【００６１】第３実施形態 第３実施形態に係るメモリトランジスタの製造方法で
は、図３〜図５の第１窒化膜ＣＳ１の形成までは、第１
実施形態と同様に行う。
は、図３〜図５の第１窒化膜ＣＳ１の形成までは、第１
実施形態と同様に行う。
【００６２】図６の第２窒化膜ＣＳ２の形成では、第１
窒化膜ＣＳ１の形成時と同じ基板温度を保ったまま、あ
るいは６００℃から８００℃の範囲内で必要に応じて変
え、三塩化シランＳｉＨＣｌ3 とアンモニアＮＨ3 を、
それぞれ１０ｓｃｃｍから５００ｓｃｃｍの範囲内の所
定流量で、かつチャンバ内の圧力が数１００ｍＴｏｒｒ
となる条件で流し、窒化珪素のＣＶＤを行う。所定時間
経過後にＣＶＤを止めると、数ｎｍの窒化珪素膜（第２
窒化膜ＣＳ２）が第１窒化膜ＣＳ１上に形成される。
窒化膜ＣＳ１の形成時と同じ基板温度を保ったまま、あ
るいは６００℃から８００℃の範囲内で必要に応じて変
え、三塩化シランＳｉＨＣｌ3 とアンモニアＮＨ3 を、
それぞれ１０ｓｃｃｍから５００ｓｃｃｍの範囲内の所
定流量で、かつチャンバ内の圧力が数１００ｍＴｏｒｒ
となる条件で流し、窒化珪素のＣＶＤを行う。所定時間
経過後にＣＶＤを止めると、数ｎｍの窒化珪素膜（第２
窒化膜ＣＳ２）が第１窒化膜ＣＳ１上に形成される。
【００６３】その後は、第１実施形態と同様な方法によ
って、トップ誘電体膜ＴＯＰの形成、ゲート電極Ｇの形
成、ゲート加工、ＬＤＤの形成、サイドウォールＳＷの
形成、ソース・ドレイン領域Ｓ／Ｄの形成等の諸工程を
行い、当該メモリトランジスタを完成させる。
って、トップ誘電体膜ＴＯＰの形成、ゲート電極Ｇの形
成、ゲート加工、ＬＤＤの形成、サイドウォールＳＷの
形成、ソース・ドレイン領域Ｓ／Ｄの形成等の諸工程を
行い、当該メモリトランジスタを完成させる。
【００６４】第４実施形態 第４実施形態に係るメモリトランジスタの基本構造は図
１と同様である。図１６に、第４実施形態に係るメモリ
トランジスタの要部を拡大した断面図を示す。
１と同様である。図１６に、第４実施形態に係るメモリ
トランジスタの要部を拡大した断面図を示す。
【００６５】このメモリトランジスタが第１〜第３実施
形態と異なるのは、電荷蓄積層ＣＳが３層構造となって
いる点にある。電荷蓄積層ＣＳは、第１〜第３実施形態
と同様な第１および第２窒化膜ＣＳ１，ＣＳ２上に、さ
らに、第３窒化膜ＣＳ３を有する。他の構造、すなわち
基板ＳＵＢ，ボトム誘電体膜ＢＴＭ，トップ誘電体膜Ｔ
ＯＰおよびゲート電極Ｇの構造，材料および形成方法
は、第１実施形態とほぼ同じである。第４実施形態にお
ける第３窒化膜ＣＳ３は四塩化珪素ＳｉＣｌ4 を用いて
作製した窒化膜からなり、その上のトップ誘電体膜ＴＯ
Ｐは、第３窒化膜ＣＳ３の表面をパイロジェニック酸化
して形成した二酸化珪素からなる。
形態と異なるのは、電荷蓄積層ＣＳが３層構造となって
いる点にある。電荷蓄積層ＣＳは、第１〜第３実施形態
と同様な第１および第２窒化膜ＣＳ１，ＣＳ２上に、さ
らに、第３窒化膜ＣＳ３を有する。他の構造、すなわち
基板ＳＵＢ，ボトム誘電体膜ＢＴＭ，トップ誘電体膜Ｔ
ＯＰおよびゲート電極Ｇの構造，材料および形成方法
は、第１実施形態とほぼ同じである。第４実施形態にお
ける第３窒化膜ＣＳ３は四塩化珪素ＳｉＣｌ4 を用いて
作製した窒化膜からなり、その上のトップ誘電体膜ＴＯ
Ｐは、第３窒化膜ＣＳ３の表面をパイロジェニック酸化
して形成した二酸化珪素からなる。
【００６６】図３〜図６に示されるように、第１〜第３
実施形態と同様な方法によって、誘電体分離層ＩＳＯ，
ボトム誘電体膜ＢＴＭ，第１窒化膜ＣＳ１，第２窒化膜
ＣＳ２を形成する。
実施形態と同様な方法によって、誘電体分離層ＩＳＯ，
ボトム誘電体膜ＢＴＭ，第１窒化膜ＣＳ１，第２窒化膜
ＣＳ２を形成する。
【００６７】その後、図７に対応する工程では、まず、
基板温度を６００℃から８００℃の範囲内に保ち、四塩
化珪素ＳｉＣｌ4 とアンモニアＮＨ3 を、それぞれ１０
ｓｃｃｍから５００ｓｃｃｍの範囲内の所定流量で、か
つチャンバ内の圧力が数１００ｍＴｏｒｒとなる条件で
流し、窒化珪素のＣＶＤを行う。これにより、最終膜厚
より厚い窒化珪素膜（第３窒化膜ＣＳ３）が第２窒化膜
ＣＳ２上に形成される。続いて、第３窒化膜ＣＳ３表面
をパイロジェニック酸化により酸化すると、第３窒化膜
ＣＳ３表面部の窒化珪素が二酸化珪素に変化し、これに
より、数ｎｍのトップ誘電体膜ＴＯＰが形成される。こ
のとき、下地の第３窒化膜ＣＳ３の膜減りが生じ、第３
窒化膜ＣＳ３が所定の最終膜厚となる。
基板温度を６００℃から８００℃の範囲内に保ち、四塩
化珪素ＳｉＣｌ4 とアンモニアＮＨ3 を、それぞれ１０
ｓｃｃｍから５００ｓｃｃｍの範囲内の所定流量で、か
つチャンバ内の圧力が数１００ｍＴｏｒｒとなる条件で
流し、窒化珪素のＣＶＤを行う。これにより、最終膜厚
より厚い窒化珪素膜（第３窒化膜ＣＳ３）が第２窒化膜
ＣＳ２上に形成される。続いて、第３窒化膜ＣＳ３表面
をパイロジェニック酸化により酸化すると、第３窒化膜
ＣＳ３表面部の窒化珪素が二酸化珪素に変化し、これに
より、数ｎｍのトップ誘電体膜ＴＯＰが形成される。こ
のとき、下地の第３窒化膜ＣＳ３の膜減りが生じ、第３
窒化膜ＣＳ３が所定の最終膜厚となる。
【００６８】その後は、第１実施形態と同様な方法によ
って、ゲート電極Ｇの形成、ゲート加工、ＬＤＤの形
成、サイドウォールＳＷの形成、ソース・ドレイン領域
Ｓ／Ｄの形成等の諸工程を行い、当該メモリトランジス
タを完成させる。
って、ゲート電極Ｇの形成、ゲート加工、ＬＤＤの形
成、サイドウォールＳＷの形成、ソース・ドレイン領域
Ｓ／Ｄの形成等の諸工程を行い、当該メモリトランジス
タを完成させる。
【００６９】第４実施形態では、第２窒化膜ＣＳ２の形
成に用いる塩素含有ガスは第１窒化膜ＣＳ１の形成に用
いる塩素含有ガスより塩素の組成比が小さいクロルシラ
ンガスを用いることができる。また、第３窒化膜ＣＳ３
の形成に用いる塩素含有ガスは、第２窒化膜ＣＳ２の形
成に用いる塩素含有ガスより塩素の組成比が大きなクロ
ルシランガスまたはモノシランを用いることができる。
その結果、第３窒化膜ＣＳ３は、主体的に電荷蓄積機能
を担う下地の第２窒化膜ＣＳ２より塩素の含有率が高
い。一般に、窒化珪素膜中では、二酸化珪素よりも原子
の拡散係数が小さく、特に塩素の含有量を多くした窒化
珪素膜では、Ｓｉ−Ｈボンドよりも結合エネルギーの大
きいＳｉ−Ｃｌボンドを多く含むため、より緻密な膜に
なっており原子の拡散係数はさらに小さい。このため、
電荷蓄積層としての第２窒化膜ＣＳ２内の水素の拡散を
第３窒化膜ＣＳ３が阻止し、これが最上層のトップ誘電
体膜ＴＯＰを構成している二酸化珪素膜に吸収されるこ
とがない。したがって、第４実施形態に係るメモリトラ
ンジスタでは、デバイス特性の経時変化が抑制され安定
したメモリ特性が得られるという利点がある。なお、第
４実施形態では、電荷保持を主体的に担う第２窒化膜Ｃ
Ｓ２上に第３窒化膜ＣＳ３を設けたことにより、トップ
誘電体膜ＴＯＰの膜厚を、第１〜第３実施形態の場合よ
り薄くすることができる。
成に用いる塩素含有ガスは第１窒化膜ＣＳ１の形成に用
いる塩素含有ガスより塩素の組成比が小さいクロルシラ
ンガスを用いることができる。また、第３窒化膜ＣＳ３
の形成に用いる塩素含有ガスは、第２窒化膜ＣＳ２の形
成に用いる塩素含有ガスより塩素の組成比が大きなクロ
ルシランガスまたはモノシランを用いることができる。
その結果、第３窒化膜ＣＳ３は、主体的に電荷蓄積機能
を担う下地の第２窒化膜ＣＳ２より塩素の含有率が高
い。一般に、窒化珪素膜中では、二酸化珪素よりも原子
の拡散係数が小さく、特に塩素の含有量を多くした窒化
珪素膜では、Ｓｉ−Ｈボンドよりも結合エネルギーの大
きいＳｉ−Ｃｌボンドを多く含むため、より緻密な膜に
なっており原子の拡散係数はさらに小さい。このため、
電荷蓄積層としての第２窒化膜ＣＳ２内の水素の拡散を
第３窒化膜ＣＳ３が阻止し、これが最上層のトップ誘電
体膜ＴＯＰを構成している二酸化珪素膜に吸収されるこ
とがない。したがって、第４実施形態に係るメモリトラ
ンジスタでは、デバイス特性の経時変化が抑制され安定
したメモリ特性が得られるという利点がある。なお、第
４実施形態では、電荷保持を主体的に担う第２窒化膜Ｃ
Ｓ２上に第３窒化膜ＣＳ３を設けたことにより、トップ
誘電体膜ＴＯＰの膜厚を、第１〜第３実施形態の場合よ
り薄くすることができる。
【００７０】第４実施形態では、トップ誘電体膜ＴＯＰ
の形成で、パイロジェニック酸化に代えてＣＶＤ法を用
いてもよい。この場合、基板温度を６００℃から８００
℃の範囲内で保ち、ジクロルシランＳｉＨ2 Ｃｌ2 ある
いは四塩化珪素ＳｉＣｌ4 と酸化二窒素Ｎ2 Ｏとを、そ
れぞれ数１００ｓｃｃｍの所定流量で、かつチャンバ内
の圧力が数１００ｍＴｏｒｒとなる条件で流し、二酸化
珪素のＣＶＤを行う。
の形成で、パイロジェニック酸化に代えてＣＶＤ法を用
いてもよい。この場合、基板温度を６００℃から８００
℃の範囲内で保ち、ジクロルシランＳｉＨ2 Ｃｌ2 ある
いは四塩化珪素ＳｉＣｌ4 と酸化二窒素Ｎ2 Ｏとを、そ
れぞれ数１００ｓｃｃｍの所定流量で、かつチャンバ内
の圧力が数１００ｍＴｏｒｒとなる条件で流し、二酸化
珪素のＣＶＤを行う。
【００７１】変形例 本発明は、上述の第１〜第４実施形態に限定されるもの
ではなく、この発明の技術的思想に基づく各種の変形が
可能である。たとえば、電荷蓄積膜ＣＳは４層以上であ
ってもよく、少なくとも塩素濃度が高い第１の窒化膜Ｃ
Ｓ１と、塩素濃度が低い第２の窒化膜ＣＳ２とを含む。
また、この電荷蓄積膜ＣＳの形成時に、クロルシランＳ
ｉＨX1Ｃｌ4-X1 (x1=1,2) 、クロルジシランＳｉ2 Ｈy1
Ｃｌ6-y1(y1=1,2,3,4)または四塩化珪素ＳｉＣｌ4 から
なる塩素含有ガスと窒素含有ガスとを原料に用いた化学
的気相堆積により第１の窒化膜ＣＳ１を形成する工程
と、第１の窒化膜ＣＳ１の形成時に用いる塩素含有ガス
より塩素の組成比が低いクロルシランＳｉＨX2Ｃｌ4-X2
(x2＞x1, x2=2,3) 、クロルジシランＳｉ2 Ｈy2Ｃｌ
6-y2 (y2＞y1, y2=2,3,4,5) 、モノシランＳｉＨ4 また
はジシランＳｉ2 Ｈ6 からなる塩素含有ガスと窒素含有
ガスとを原料に用いた化学的気相堆積により第２の窒化
膜ＣＳ２を形成する工程とを含む。したがって、塩素含
有ガスの選択は、この範囲において任意である。
ではなく、この発明の技術的思想に基づく各種の変形が
可能である。たとえば、電荷蓄積膜ＣＳは４層以上であ
ってもよく、少なくとも塩素濃度が高い第１の窒化膜Ｃ
Ｓ１と、塩素濃度が低い第２の窒化膜ＣＳ２とを含む。
また、この電荷蓄積膜ＣＳの形成時に、クロルシランＳ
ｉＨX1Ｃｌ4-X1 (x1=1,2) 、クロルジシランＳｉ2 Ｈy1
Ｃｌ6-y1(y1=1,2,3,4)または四塩化珪素ＳｉＣｌ4 から
なる塩素含有ガスと窒素含有ガスとを原料に用いた化学
的気相堆積により第１の窒化膜ＣＳ１を形成する工程
と、第１の窒化膜ＣＳ１の形成時に用いる塩素含有ガス
より塩素の組成比が低いクロルシランＳｉＨX2Ｃｌ4-X2
(x2＞x1, x2=2,3) 、クロルジシランＳｉ2 Ｈy2Ｃｌ
6-y2 (y2＞y1, y2=2,3,4,5) 、モノシランＳｉＨ4 また
はジシランＳｉ2 Ｈ6 からなる塩素含有ガスと窒素含有
ガスとを原料に用いた化学的気相堆積により第２の窒化
膜ＣＳ２を形成する工程とを含む。したがって、塩素含
有ガスの選択は、この範囲において任意である。
【００７２】また、必要に応じて、第２の窒化膜ＣＳ２
の形成時に用いる塩素含有ガスより塩素の組成比が高い
クロルシランＳｉＨX3Ｃｌ4-X3 (x3＜x2, x3=1,2) 、ク
ロルジシランＳｉ2 Ｈy3Ｃｌ6-y3 (y3＜y2, y3=1,2,3,
4) または四塩化珪素ＳｉＣｌ 4 からなる塩素含有ガス
と窒素含有ガスとを原料に用いた化学的気相堆積によ
り、第３の窒化膜ＣＳ３を形成する工程を含む。したが
って、第３の窒化膜ＣＳ３の形成時の塩素含有ガスの選
択は、この範囲において任意である。
の形成時に用いる塩素含有ガスより塩素の組成比が高い
クロルシランＳｉＨX3Ｃｌ4-X3 (x3＜x2, x3=1,2) 、ク
ロルジシランＳｉ2 Ｈy3Ｃｌ6-y3 (y3＜y2, y3=1,2,3,
4) または四塩化珪素ＳｉＣｌ 4 からなる塩素含有ガス
と窒素含有ガスとを原料に用いた化学的気相堆積によ
り、第３の窒化膜ＣＳ３を形成する工程を含む。したが
って、第３の窒化膜ＣＳ３の形成時の塩素含有ガスの選
択は、この範囲において任意である。
【００７３】ボトム誘電体膜ＢＭＴおよびトップ誘電体
膜ＴＯＰは、二酸化珪素に限定されず、たとえば、窒化
珪素ＳｉＮX ，酸化窒化珪素ＳｉＮX Ｏy ，酸化アルミ
ニウムＡｌ2 Ｏ3 ，酸化タンタルＴａ2 Ｏ5 ，酸化ジル
コニウムＺｒＯ2 ，酸化ハフニウムＨｆＯ2 のいずれか
の材料から形成してもよい。
膜ＴＯＰは、二酸化珪素に限定されず、たとえば、窒化
珪素ＳｉＮX ，酸化窒化珪素ＳｉＮX Ｏy ，酸化アルミ
ニウムＡｌ2 Ｏ3 ，酸化タンタルＴａ2 Ｏ5 ，酸化ジル
コニウムＺｒＯ2 ，酸化ハフニウムＨｆＯ2 のいずれか
の材料から形成してもよい。
【００７４】ボトム誘電体膜ＢＭＴまたはトップ誘電体
膜ＴＯＰの材料として酸化アルミニウムＡｌ2 Ｏ3 が選
択された場合、その形成では、ＡｌＣｌ3 ，ＣＯ2 およ
びＨ 2 を形成ガスとしたＣＶＤ法、またはアルミニウム
アルコシド（Ａｌ（Ｃ2 Ｈ5Ｏ）3 ，Ａｌ（Ｃ3 Ｈ7
Ｏ）3 またはＡｌ（Ｃ4 Ｈ9 Ｏ）3 など）の熱分解を用
いる。ボトム誘電体膜ＢＭＴまたはトップ誘電体膜ＴＯ
Ｐの材料として酸化タンタルＴａ2 Ｏ5 が選択された場
合、その形成では、ＴａＣｌ5 ，ＣＯ2 およびＨ2 を形
成ガスとしたＣＶＤ法、または、ＴａＣｌ2 （ＯＣ2 Ｈ
5 ）2 Ｃ5 Ｈ7 Ｏ2 あるいはＴａ（ＯＣ2 Ｈ5 ）5 など
の熱分解を用いる。ボトム誘電体膜ＢＭＴまたはトップ
誘電体膜ＴＯＰの材料として酸化ジルコニウムＺｒＯ2
が選択された場合、その形成では、Ｚｒを酸素雰囲気中
でスパッタリングする方法を用いる。ボトム誘電体膜Ｂ
ＭＴまたはトップ誘電体膜ＴＯＰの材料として酸化ハフ
ニウムＨｆＯ2 が選択された場合、その形成では、Ｈｆ
を酸素雰囲気中でスパッタリングする方法を用いる。
膜ＴＯＰの材料として酸化アルミニウムＡｌ2 Ｏ3 が選
択された場合、その形成では、ＡｌＣｌ3 ，ＣＯ2 およ
びＨ 2 を形成ガスとしたＣＶＤ法、またはアルミニウム
アルコシド（Ａｌ（Ｃ2 Ｈ5Ｏ）3 ，Ａｌ（Ｃ3 Ｈ7
Ｏ）3 またはＡｌ（Ｃ4 Ｈ9 Ｏ）3 など）の熱分解を用
いる。ボトム誘電体膜ＢＭＴまたはトップ誘電体膜ＴＯ
Ｐの材料として酸化タンタルＴａ2 Ｏ5 が選択された場
合、その形成では、ＴａＣｌ5 ，ＣＯ2 およびＨ2 を形
成ガスとしたＣＶＤ法、または、ＴａＣｌ2 （ＯＣ2 Ｈ
5 ）2 Ｃ5 Ｈ7 Ｏ2 あるいはＴａ（ＯＣ2 Ｈ5 ）5 など
の熱分解を用いる。ボトム誘電体膜ＢＭＴまたはトップ
誘電体膜ＴＯＰの材料として酸化ジルコニウムＺｒＯ2
が選択された場合、その形成では、Ｚｒを酸素雰囲気中
でスパッタリングする方法を用いる。ボトム誘電体膜Ｂ
ＭＴまたはトップ誘電体膜ＴＯＰの材料として酸化ハフ
ニウムＨｆＯ2 が選択された場合、その形成では、Ｈｆ
を酸素雰囲気中でスパッタリングする方法を用いる。
【００７５】ボトム誘電体膜ＢＭＴまたはトップ誘電体
膜ＴＯＰの材料として酸化窒化珪素ＳｉＮX Ｏy が選択
された場合、前記した方法により形成した二酸化珪素
を、アンモニアＮＨ3 に曝して酸化窒化する方法を用い
る。また、酸化窒化珪素ＳｉＮ X Ｏy を形成する他の方
法として、基板温度を６００℃から８００℃の範囲内で
保ち、ジクロルシランＳｉＨ2 Ｃｌ2 あるいは四塩化珪
素ＳｉＣｌ4 と、酸化二窒素Ｎ2 Ｏと、アンモニアＮＨ
3 とを、それぞれ１０ｓｃｃｍから５００ｓｃｃｍの範
囲内の所定流量で、かつチャンバ内の圧力が数１００ｍ
Ｔｏｒｒとなる条件で流し、酸化窒化膜のＣＶＤを行
う。なお、上記した何れの方法において、上記窒素含有
ガスとして、周波数５〜５００ＭＨｚの交流電磁場によ
り電離した窒素を用いてもよい。
膜ＴＯＰの材料として酸化窒化珪素ＳｉＮX Ｏy が選択
された場合、前記した方法により形成した二酸化珪素
を、アンモニアＮＨ3 に曝して酸化窒化する方法を用い
る。また、酸化窒化珪素ＳｉＮ X Ｏy を形成する他の方
法として、基板温度を６００℃から８００℃の範囲内で
保ち、ジクロルシランＳｉＨ2 Ｃｌ2 あるいは四塩化珪
素ＳｉＣｌ4 と、酸化二窒素Ｎ2 Ｏと、アンモニアＮＨ
3 とを、それぞれ１０ｓｃｃｍから５００ｓｃｃｍの範
囲内の所定流量で、かつチャンバ内の圧力が数１００ｍ
Ｔｏｒｒとなる条件で流し、酸化窒化膜のＣＶＤを行
う。なお、上記した何れの方法において、上記窒素含有
ガスとして、周波数５〜５００ＭＨｚの交流電磁場によ
り電離した窒素を用いてもよい。
【００７６】前記した何れかの構造を有し、前記した何
れかの製造方法により製造されたメモリトランジスタが
行列状に多数配置されてメモリセルアレイが構成される
が、そのセル方式に限定はない。ＮＯＲ型では、ソース
線が分離された方式、ソース線およびビット線がワード
方向のセル間で共通化されたバーチャルグランドセル方
式の何れも採用できる。また、ＮＯＲ型の一種である、
いわゆるＡＮＤ型、ＨｉＣＲ型、ＤＩＮＯＲ型の何れで
もよい。さらに、ＮＡＮＤ型の採用も可能である。
れかの製造方法により製造されたメモリトランジスタが
行列状に多数配置されてメモリセルアレイが構成される
が、そのセル方式に限定はない。ＮＯＲ型では、ソース
線が分離された方式、ソース線およびビット線がワード
方向のセル間で共通化されたバーチャルグランドセル方
式の何れも採用できる。また、ＮＯＲ型の一種である、
いわゆるＡＮＤ型、ＨｉＣＲ型、ＤＩＮＯＲ型の何れで
もよい。さらに、ＮＡＮＤ型の採用も可能である。
【００７７】
【発明の効果】本発明に係る不揮発性半導体記憶装置お
よび製造方法によれば、電荷蓄積層内で蓄積電荷の分布
中心をチャネル側から出来るだけ離すことにより電荷保
持特性を改善し、あるいは必要な電荷保持時間を維持し
ながらボトム誘電体膜を薄膜化して、結果として低電圧
化および／または高速化が達成された。また、水素を閉
じ込めて電荷トラップ量を形成直後の状態から減少させ
ない電荷蓄積層構造を有し、その結果、デバイス特性の
経時変化を抑制した。
よび製造方法によれば、電荷蓄積層内で蓄積電荷の分布
中心をチャネル側から出来るだけ離すことにより電荷保
持特性を改善し、あるいは必要な電荷保持時間を維持し
ながらボトム誘電体膜を薄膜化して、結果として低電圧
化および／または高速化が達成された。また、水素を閉
じ込めて電荷トラップ量を形成直後の状態から減少させ
ない電荷蓄積層構造を有し、その結果、デバイス特性の
経時変化を抑制した。
【図１】実施形態に係る不揮発性メモリトランジスタの
断面構造を示す。
断面構造を示す。
【図２】第１〜第３実施形態に係るメモリトランジスタ
において、電荷蓄積層の構造の詳細を示す図１の要部を
拡大した図である。
において、電荷蓄積層の構造の詳細を示す図１の要部を
拡大した図である。
【図３】実施形態に係るメモリトランジスタの製造にお
いて、誘電体分離層の形成後の断面図である。
いて、誘電体分離層の形成後の断面図である。
【図４】実施形態に係るメモリトランジスタの製造にお
いて、ボトム誘電体膜の形成後の断面図である。
いて、ボトム誘電体膜の形成後の断面図である。
【図５】実施形態に係るメモリトランジスタの製造にお
いて、第１窒化膜の形成後の断面図である。
いて、第１窒化膜の形成後の断面図である。
【図６】実施形態に係るメモリトランジスタの製造にお
いて、第２窒化膜の形成後の断面図である。
いて、第２窒化膜の形成後の断面図である。
【図７】実施形態に係るメモリトランジスタの製造にお
いて、トップ誘電体膜の形成後の断面図である。
いて、トップ誘電体膜の形成後の断面図である。
【図８】実施形態に係るメモリトランジスタの製造にお
いて、ゲート電極となる膜の形成後の断面図である。
いて、ゲート電極となる膜の形成後の断面図である。
【図９】実施形態に係るメモリトランジスタの製造にお
いて、ゲート加工後の断面図である。
いて、ゲート加工後の断面図である。
【図１０】実施形態に係るメモリトランジスタの製造に
おいて、サイドウォール形成後の断面図である。
おいて、サイドウォール形成後の断面図である。
【図１１】シリコンダングリング密度を測定するための
ＥＳＲ測定結果を示す図である。
ＥＳＲ測定結果を示す図である。
【図１２】図１１に示すＥＳＲ測定から求めたシリコン
ダングリングボンド密度を示すグラフである。
ダングリングボンド密度を示すグラフである。
【図１３】電荷トラップ密度を調べた実験結果を示すメ
モリヒステリシス特性を示すグラフである。
モリヒステリシス特性を示すグラフである。
【図１４】第１実施形態に係るメモリトランジスタのメ
モリヒステリシス特性を示すグラフである。
モリヒステリシス特性を示すグラフである。
【図１５】第１実施形態に係るメモリトランジスタのエ
ンデュランス特性を示すグラフである。
ンデュランス特性を示すグラフである。
【図１６】第４実施形態に係るメモリトランジスタにお
いて、電荷蓄積層の構造の詳細を示す図１の要部を拡大
した図である。
いて、電荷蓄積層の構造の詳細を示す図１の要部を拡大
した図である。
ＳＵＢ…基板（半導体）、ＣＨ…チャネル形成領域、Ｓ
／Ｄ…ソース・ドレイン領域、ＩＳＯ…誘電体分離層、
ＢＴＭ…ボトム誘電体膜、ＣＳ…電荷蓄積膜、ＣＳ１…
第１窒化膜、ＣＳ２…第２窒化膜、ＣＳ３…第３窒化
膜、ＴＯＰ…トップ誘電体膜、Ｇ…ゲート電極、ＳＷ…
サイドウォール。
／Ｄ…ソース・ドレイン領域、ＩＳＯ…誘電体分離層、
ＢＴＭ…ボトム誘電体膜、ＣＳ…電荷蓄積膜、ＣＳ１…
第１窒化膜、ＣＳ２…第２窒化膜、ＣＳ３…第３窒化
膜、ＴＯＰ…トップ誘電体膜、Ｇ…ゲート電極、ＳＷ…
サイドウォール。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/115 (72)発明者 青笹 浩 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 野本 和正 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5F058 BD01 BD04 BD10 BD15 BF02 BF07 BF23 BF24 BF29 BF30 5F083 EP18 EP63 ER03 ER09 ER19 ER30 GA02 GA21 GA27 GA30 JA32 JA36 JA37 JA38 JA39 JA40 JA53 PR03 PR12 PR15 PR21 ZA21 5F101 BA46 BB08 BC01 BC02 BC11 BD07 BD30 BD36 BD37 BE07 BF05 BH02 BH03 BH05 BH06 BH09 BH30
Claims (29)
- 【請求項１】電荷保持能力を有した電荷蓄積層を含む複
数の誘電体膜を半導体の活性領域上に形成し、電極を上
記複数の誘電体膜上に形成する不揮発性半導体記憶装置
の製造方法であって、 上記複数の誘電体膜の形成時に以下の諸工程、すなわ
ち、 クロルシランＳｉＨX1Ｃｌ4-X1 (x1=1,2) 、クロルジシ
ランＳｉ2 Ｈy1Ｃｌ6- y1(y1=1,2,3,4)または四塩化珪素
ＳｉＣｌ4 からなる塩素含有ガスと窒素含有ガスとを原
料に用いた化学的気相堆積により第１の窒化膜を形成す
る工程と、 上記第１の窒化膜の形成時に用いる上記塩素含有ガスよ
り塩素の組成比が低いクロルシランＳｉＨX2Ｃｌ4-X2
(x2＞x1, x2=2,3) 、クロルジシランＳｉ2 Ｈy2Ｃｌ
6-y2 (y2＞y1, y2=2,3,4,5) 、モノシランＳｉＨ4 また
はジシランＳｉ2 Ｈ 6 からなる塩素含有ガスと窒素含有
ガスとを原料に用いた化学的気相堆積により第２の窒化
膜を形成する工程とを含む不揮発性半導体記憶装置の製
造方法。 - 【請求項２】上記複数の誘電体膜の形成時に以下の諸工
程、すなわち、 ボトム誘電体膜を上記半導体の活性領域上に形成する工
程と、 クロルシランＳｉＨX1Ｃｌ4-X1 (x1=1,2) 、クロルジシ
ランＳｉ2 Ｈy1Ｃｌ6- y1(y1=1,2,3,4)または四塩化珪素
ＳｉＣｌ4 からなる塩素含有ガスと窒素含有ガスとを原
料に用いた化学的気相堆積により、第１の窒化膜を上記
ボトム誘電体膜上に形成する工程と、 上記第１の窒化膜の形成時に用いる上記塩素含有ガスよ
り塩素の組成比が低いクロルシランＳｉＨX2Ｃｌ4-X2
(x2＞x1, x2=2,3) 、クロルジシランＳｉ2 Ｈy2Ｃｌ
6-y2 (y2＞y1, y2=2,3,4,5) 、モノシランＳｉＨ4 また
はジシランＳｉ2 Ｈ 6 からなる塩素含有ガスと窒素含有
ガスとを原料に用いた化学的気相堆積により、第２の窒
化膜を上記第１の窒化膜上に形成する工程とを含む請求
項１記載の不揮発性半導体記憶装置の製造方法。 - 【請求項３】上記第１の窒化膜の化学的気相堆積時の上
記塩素含有ガスとして四塩化珪素ＳｉＣｌ4 を用い、 上記第２の窒化膜の化学的気相堆積時の上記塩素含有ガ
スとして三塩化シランＳｉＨＣｌ3 ，ジクロルシランＳ
ｉＨ2 Ｃｌ2 またはモノシランＳｉＨ4 を用いる請求項
１記載の不揮発性半導体記憶装置の製造方法。 - 【請求項４】上記第１の窒化膜の化学的気相堆積時の上
記塩素含有ガスとして三塩化シランＳｉＨＣｌ3 を用
い、 上記第２の窒化膜の化学的気相堆積時の上記塩素含有ガ
スとしてジクロルシランＳｉＨ2 Ｃｌ2 またはモノシラ
ンＳｉＨ4 を用いる請求項１記載の不揮発性半導体記憶
装置の製造方法。 - 【請求項５】上記第１の窒化膜の化学的気相堆積時の上
記塩素含有ガスとしてジクロルシランＳｉＨ2 Ｃｌ2 を
用い、 上記第２の窒化膜の化学的気相堆積時の上記塩素含有ガ
スとしてモノシランＳｉＨ4 を用いる請求項１記載の不
揮発性半導体記憶装置の製造方法。 - 【請求項６】上記窒素含有ガスとしてアンモニアＮＨ3
を用いる請求項１記載の不揮発性半導体記憶装置の製造
方法。 - 【請求項７】上記窒素含有ガスとして、窒素により希釈
したアンモニアＮＨ3 を用いる請求項１記載の不揮発性
半導体記憶装置の製造方法。 - 【請求項８】上記窒素含有ガスとして、周波数５〜５０
０ＭＨｚの交流電磁場により電離した窒素を用いる請求
項１記載の不揮発性半導体記憶装置の製造方法。 - 【請求項９】上記複数の誘電体膜の形成時に以下の諸工
程、すなわち、 上記第２の窒化膜の形成時に用いる上記塩素含有ガスよ
り塩素の組成比が高いクロルシランＳｉＨX3Ｃｌ4-X3
(x3＜x2, x3=1,2) 、クロルジシランＳｉ2 Ｈy3Ｃｌ
6-y3 (y3＜y2, y3=1,2,3,4) または四塩化珪素ＳｉＣｌ
4 からなる塩素含有ガスと窒素含有ガスとを原料に用い
た化学的気相堆積により、第３の窒化膜を上記第２の窒
化膜上に形成する工程と、 上記第３の窒化膜上にトップ誘電体膜を形成する工程と
をさらに含む請求項２記載の不揮発性半導体記憶装置の
製造方法。 - 【請求項１０】上記第２の窒化膜の化学的気相堆積時の
上記塩素含有ガスとしてモノシランＳｉＨ4 を用い、 上記第３の窒化膜の化学的気相堆積時の上記塩素含有ガ
スとしてジクロルシランＳｉＨ2 Ｃｌ2 ，三塩化シラン
ＳｉＨＣｌ3 または四塩化珪素ＳｉＣｌ4 を用いる請求
項９記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１１】上記第２の窒化膜の化学的気相堆積時の
上記塩素含有ガスとしてジクロルシランＳｉＨ2 Ｃｌ2
を用い、 上記第３の窒化膜の化学的気相堆積時の上記塩素含有ガ
スとして三塩化シランＳｉＨＣｌ3 または四塩化珪素Ｓ
ｉＣｌ4 を用いる請求項９記載の不揮発性半導体記憶装
置の製造方法。 - 【請求項１２】上記第２の窒化膜の化学的気相堆積時の
上記塩素含有ガスとして三塩化シランＳｉＨＣｌ3 を用
い、 上記第３の窒化膜の化学的気相堆積時の上記塩素含有ガ
スとして四塩化珪素ＳｉＣｌ4 を用いる請求項９記載の
不揮発性半導体記憶装置の製造方法。 - 【請求項１３】上記窒素含有ガスとしてアンモニアＮＨ
3 を用いる請求項９記載の不揮発性半導体記憶装置の製
造方法。 - 【請求項１４】上記窒素含有ガスとして、窒素により希
釈したアンモニアＮＨ3 を用いる請求項９記載の不揮発
性半導体記憶装置の製造方法。 - 【請求項１５】上記窒素含有ガスとして、周波数５〜５
００ＭＨｚの交流電磁場により電離した窒素を用いる請
求項９記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１６】上記トップ誘電体膜の形成時に上記第３
の窒化膜の表面を熱酸化する請求項９記載の不揮発性半
導体記憶装置の製造方法。 - 【請求項１７】上記トップ誘電体膜の形成時に、ジクロ
ルシランＳｉＨ2 Ｃｌ2 ，三塩化シランＳｉＨＣｌ3 ま
たは四塩化珪素ＳｉＣｌ4 と酸化二窒素Ｎ2 Ｏとを用い
た化学的気相堆積により、二酸化珪素膜を上記第３の窒
化膜上に形成する請求項９記載の不揮発性半導体記憶装
置の製造方法。 - 【請求項１８】電荷保持能力を有した電荷蓄積層を内部
に含み、半導体の活性領域上に積層された複数の誘電体
膜と、 上記複数の誘電体膜上の電極とを有した不揮発性半導体
記憶装置であって、 上記電荷蓄積層が、窒化珪素または酸化窒化珪素からな
る第１の窒化膜と、 窒化珪素または酸化窒化珪素からなり、上記第１の窒化
膜より電荷トラップ密度が高い第２の窒化膜とを含む不
揮発性半導体記憶装置。 - 【請求項１９】ボトム誘電体膜が上記半導体の活性領域
上に形成され、 上記第１の窒化膜と上記第２の窒化膜が、この順で上記
ボトム誘電体膜上に積層され、 トップ誘電体膜が上記第２の窒化膜上に形成され、 上記電極が上記トップ誘電体膜上に形成された請求項１
８記載の不揮発性半導体記憶装置。 - 【請求項２０】上記第２の窒化膜は、上記第１の窒化膜
よりもシリコンダングリングボンド密度が高い請求項１
８記載の不揮発性半導体記憶装置。 - 【請求項２１】上記第２の窒化膜のシリコンダングリン
グボンド密度は、７×１０16ｃｍ-3以上である請求項２
０記載の不揮発性半導体記憶装置。 - 【請求項２２】上記第１の窒化膜のシリコンダングリン
グボンド密度は、５×１０16ｃｍ-3以下であり、 上記第２の窒化膜のシリコンダングリングボンド密度
は、７×１０16ｃｍ-3以上である請求項２０記載の不揮
発性半導体記憶装置。 - 【請求項２３】窒化珪素または酸化窒化珪素からなり上
記第２の窒化膜より電荷トラップ密度が低い第３の窒化
膜を、上記複数の誘電体膜内で上記第２の窒化膜と上記
電極との間に有した請求項１８記載の不揮発性半導体記
憶装置。 - 【請求項２４】ボトム誘電体膜が上記半導体の活性領域
上に形成され、 上記第１の窒化膜，上記第２の窒化膜および上記第３の
窒化膜が、この順で上記ボトム誘電体膜上に積層され、 トップ誘電体膜が上記第３の窒化膜上に形成され、 上記電極が上記トップ誘電体膜上に形成された請求項２
３記載の不揮発性半導体記憶装置。 - 【請求項２５】上記第１および第２の窒化膜は塩素を含
み、 上記第１の窒化膜は上記第２の窒化膜より塩素濃度が高
い請求項１８記載の不揮発性半導体記憶装置。 - 【請求項２６】上記第１，第２および第３の窒化膜は塩
素を含み、 上記第１および第３の窒化膜は上記第２の窒化膜より塩
素濃度が高い請求項２３記載の不揮発性半導体記憶装
置。 - 【請求項２７】二酸化珪素ＳｉＯ2 ，酸化窒化珪素Ｓｉ
ＮX Ｏy ，酸化アルミニウムＡｌ2 Ｏ3 ，酸化タンタル
Ｔａ2 Ｏ5 ，酸化ジルコニウムＺｒＯ2 ，酸化ハフニウ
ムＨｆＯ2 のいずれかの材料からなるボトム誘電体膜
を、上記半導体の活性領域と上記電荷蓄積層との間に有
した請求項１８記載の不揮発性半導体記憶装置。 - 【請求項２８】２ｎｍ以下の二酸化珪素膜を上記半導体
の活性領域上に有し、 酸化窒化珪素ＳｉＮX Ｏy ，酸化アルミニウムＡｌ2 Ｏ
3 ，酸化タンタルＴａ2 Ｏ5 ，酸化ジルコニウムＺｒＯ
2 ，酸化ハフニウムＨｆＯ2 のいずれかの材料からなる
ボトム誘電体膜を、上記二酸化珪素膜と上記電荷蓄積層
との間に有した請求項１８記載の不揮発性半導体記憶装
置。 - 【請求項２９】二酸化珪素ＳｉＯ2 ，窒化珪素ＳｉＮ
X ，酸化窒化珪素ＳｉＮX Ｏy ，酸化アルミニウムＡｌ
2 Ｏ3 ，酸化タンタルＴａ2 Ｏ5 ，酸化ジルコニウムＺ
ｒＯ2 ，酸化ハフニウムＨｆＯ2 のいずれかの材料から
なるトップ誘電体膜を、上記複数の誘電体膜の最上層に
有した請求項１８記載の不揮発性半導体記憶装置。
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Cited By (53)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002289708A (ja) * | 2001-03-28 | 2002-10-04 | Sony Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2005005715A (ja) * | 2003-06-10 | 2005-01-06 | Samsung Electronics Co Ltd | Ｓｏｎｏｓメモリ素子およびその製造方法 |
| KR100481869B1 (ko) * | 2002-11-27 | 2005-04-14 | 삼성전자주식회사 | 소노스 기억 셀 형성방법 |
| JP2005228760A (ja) * | 2004-02-10 | 2005-08-25 | Nippon Telegr & Teleph Corp <Ntt> | 電荷蓄積型メモリ及びその製造方法 |
| JP2006019680A (ja) * | 2004-06-03 | 2006-01-19 | Sharp Corp | 半導体記憶装置およびその製造方法並びに携帯電子機器 |
| JP2006508543A (ja) * | 2002-11-27 | 2006-03-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | シリコン窒化物電荷トラップメモリデバイス |
| JP2006190990A (ja) * | 2004-12-10 | 2006-07-20 | Toshiba Corp | 半導体装置 |
| JP2006319082A (ja) * | 2005-05-12 | 2006-11-24 | Sony Corp | 不揮発性半導体メモリデバイス |
| JP2006324351A (ja) * | 2005-05-17 | 2006-11-30 | Nippon Telegr & Teleph Corp <Ntt> | 電荷蓄積型メモリ |
| JP2007081294A (ja) * | 2005-09-16 | 2007-03-29 | Sharp Corp | 不揮発性半導体記憶装置およびその製造方法 |
| KR100718150B1 (ko) | 2006-02-11 | 2007-05-14 | 삼성전자주식회사 | 이중 트랩층을 구비한 비휘발성 메모리 소자 |
| WO2007064048A1 (ja) * | 2005-12-02 | 2007-06-07 | Nec Corporation | 半導体記憶装置、その駆動方法およびその製造方法 |
| JP2007165826A (ja) * | 2005-12-15 | 2007-06-28 | Hynix Semiconductor Inc | 半導体素子のゲート形成方法 |
| JP2007523501A (ja) * | 2004-02-24 | 2007-08-16 | マイクロン テクノロジー、インコーポレイテッド | 電荷を非対称に捕獲する多値メモリセル |
| KR100769547B1 (ko) | 2005-12-05 | 2007-10-23 | 한국전자통신연구원 | 유전체 박막을 포함하는 메모리 소자 및 그 제조방법 |
| JP2008010842A (ja) * | 2006-06-01 | 2008-01-17 | Semiconductor Energy Lab Co Ltd | 不揮発性半導体記憶装置 |
| KR100825787B1 (ko) | 2006-08-18 | 2008-04-29 | 삼성전자주식회사 | 전하트랩층을 포함하는 반도체 메모리소자 |
| US7372113B2 (en) | 2002-05-29 | 2008-05-13 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| WO2008069489A1 (en) * | 2006-12-04 | 2008-06-12 | Electronics And Telecommunications Research Institute | Memory device and manufacturing mehtod thereof |
| US7400009B2 (en) | 2001-06-28 | 2008-07-15 | Samsung Electronics Co., Ltd. | Floating trap non-volatile semiconductor memory devices including high dielectric constant blocking insulating layers |
| JP2008535219A (ja) * | 2005-03-23 | 2008-08-28 | スパンジョン・リミテッド・ライアビリティ・カンパニー | 高ｋゲートスタックを備えた不揮発性メモリトランジスタ |
| JP2008270706A (ja) * | 2007-03-26 | 2008-11-06 | Tokyo Electron Ltd | 窒化珪素膜および不揮発性半導体メモリ装置 |
| WO2008156215A1 (ja) * | 2007-06-21 | 2008-12-24 | Tokyo Electron Limited | Ｍｏｓ型半導体メモリ装置 |
| US7473959B2 (en) | 2001-06-28 | 2009-01-06 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory devices and methods of fabricating the same |
| KR100890040B1 (ko) | 2006-10-23 | 2009-03-25 | 주식회사 하이닉스반도체 | 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법 |
| JP2009117874A (ja) * | 2001-06-28 | 2009-05-28 | Samsung Electronics Co Ltd | 浮遊トラップ型不揮発性メモリ素子 |
| JP2009170660A (ja) * | 2008-01-16 | 2009-07-30 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JP2009246211A (ja) * | 2008-03-31 | 2009-10-22 | Tokyo Electron Ltd | Ｍｏｓ型半導体メモリ装置の製造方法、コンピュータ読み取り可能な記憶媒体およびプラズマｃｖｄ装置 |
| JP2009252876A (ja) * | 2008-04-03 | 2009-10-29 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP2009252774A (ja) * | 2008-04-01 | 2009-10-29 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| KR100944583B1 (ko) | 2007-01-24 | 2010-02-25 | 가부시끼가이샤 도시바 | 반도체 기억 장치 및 그 제조 방법 |
| JP2010062239A (ja) * | 2008-09-02 | 2010-03-18 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2010087050A (ja) * | 2008-09-29 | 2010-04-15 | Toshiba Corp | 不揮発性半導体記憶装置及びその駆動方法 |
| US7759723B2 (en) | 2001-06-28 | 2010-07-20 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory devices |
| KR100976279B1 (ko) | 2007-01-22 | 2010-08-16 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| US7851296B2 (en) | 2007-03-23 | 2010-12-14 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor memory device |
| WO2011040396A1 (ja) * | 2009-09-30 | 2011-04-07 | 東京エレクトロン株式会社 | 窒化珪素膜の成膜方法および半導体メモリ装置の製造方法 |
| US7960774B2 (en) | 2005-12-05 | 2011-06-14 | Electronics And Telecommunications Research Institute | Memory devices including dielectric thin film and method of manufacturing the same |
| US7999308B2 (en) | 2007-08-31 | 2011-08-16 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor memory element with silicon nitride charge trapping film having varying hydrogen concentration |
| US8063433B2 (en) | 2007-04-27 | 2011-11-22 | Renesas Electronics Corporation | Nonvolatile semiconductor memory device |
| JP2012094888A (ja) * | 2004-12-10 | 2012-05-17 | Toshiba Corp | 半導体装置 |
| US8253183B2 (en) | 2001-06-28 | 2012-08-28 | Samsung Electronics Co., Ltd. | Charge trapping nonvolatile memory devices with a high-K blocking insulation layer |
| US8258571B2 (en) | 2007-06-21 | 2012-09-04 | Tokyo Electron Limited | MOS semiconductor memory device having charge storage region formed from stack of insulating films |
| US8426907B2 (en) | 2008-11-18 | 2013-04-23 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices including multiple charge trapping layers |
| US8431984B2 (en) | 2008-11-18 | 2013-04-30 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices including deep and high density trapping layers |
| US8525275B2 (en) | 2007-07-16 | 2013-09-03 | Samsung Electronics Co., Ltd. | Methods of forming non-volatile memory devices |
| KR101381905B1 (ko) | 2006-06-01 | 2014-04-04 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 불휘발성 반도체 기억장치 |
| US9312349B2 (en) | 2013-07-08 | 2016-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| US9761314B2 (en) | 2001-06-28 | 2017-09-12 | Samsung Electronics Co., Ltd. | Non-volatile memory devices and methods of operating the same |
| US11282932B2 (en) | 2019-09-17 | 2022-03-22 | Kioxia Corporation | Semiconductor device and manufacturing method |
| JP2022143567A (ja) * | 2021-03-17 | 2022-10-03 | 株式会社Kokusai Electric | 半導体装置の製造方法、基板処理方法、プログラム及び基板処理装置 |
| JP7327173B2 (ja) | 2020-01-10 | 2023-08-16 | 住友電気工業株式会社 | 半導体装置及び半導体装置の製造方法 |
| KR102666428B1 (ko) | 2021-03-17 | 2024-05-17 | 가부시키가이샤 코쿠사이 엘렉트릭 | 반도체 장치의 제조 방법, 기판 처리 방법, 기록 매체 및 기판 처리 장치 |
Families Citing this family (74)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6919251B2 (en) * | 2002-07-31 | 2005-07-19 | Texas Instruments Incorporated | Gate dielectric and method |
| US7129539B2 (en) * | 2003-05-15 | 2006-10-31 | Sharp Kabushiki Kaisha | Semiconductor storage device and manufacturing method therefor, semiconductor device, portable electronic equipment and IC card |
| JP2005005513A (ja) * | 2003-06-12 | 2005-01-06 | Sony Corp | 不揮発性半導体メモリ装置およびその読み出し方法 |
| TWI228800B (en) * | 2003-11-06 | 2005-03-01 | Ememory Technology Inc | Non-volatile memory cell and related method |
| US7202523B2 (en) * | 2003-11-17 | 2007-04-10 | Micron Technology, Inc. | NROM flash memory devices on ultrathin silicon |
| JP4219838B2 (ja) * | 2004-03-24 | 2009-02-04 | シャープ株式会社 | 半導体基板の製造方法、並びに半導体装置の製造方法 |
| KR100597642B1 (ko) * | 2004-07-30 | 2006-07-05 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| US20060043463A1 (en) * | 2004-09-01 | 2006-03-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Floating gate having enhanced charge retention |
| US7214983B2 (en) * | 2004-11-24 | 2007-05-08 | Macronix International Co., Ltd. | Non-volatile memory and fabricating method thereof |
| US7365389B1 (en) | 2004-12-10 | 2008-04-29 | Spansion Llc | Memory cell having enhanced high-K dielectric |
| US20060131633A1 (en) * | 2004-12-21 | 2006-06-22 | Micron Technology, Inc. | Integrated two device non-volatile memory |
| US7212440B2 (en) * | 2004-12-30 | 2007-05-01 | Sandisk Corporation | On-chip data grouping and alignment |
| US7863128B1 (en) | 2005-02-04 | 2011-01-04 | Spansion Llc | Non-volatile memory device with improved erase speed |
| KR100652401B1 (ko) * | 2005-02-16 | 2006-12-01 | 삼성전자주식회사 | 복수의 트랩막들을 포함하는 비휘발성 메모리 소자 |
| KR100771808B1 (ko) * | 2006-07-05 | 2007-10-30 | 주식회사 하이닉스반도체 | Ｓｏｎｏｓ 구조를 갖는 플래시 메모리 소자 및 그것의제조 방법 |
| US7294547B1 (en) | 2005-05-13 | 2007-11-13 | Advanced Micro Devices, Inc. | SONOS memory cell having a graded high-K dielectric |
| US7602009B2 (en) * | 2005-06-16 | 2009-10-13 | Micron Technology, Inc. | Erasable non-volatile memory device using hole trapping in high-K dielectrics |
| KR100685742B1 (ko) * | 2005-07-27 | 2007-02-22 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 이의 제조 방법 |
| US7446369B2 (en) * | 2005-08-04 | 2008-11-04 | Spansion, Llc | SONOS memory cell having high-K dielectric |
| KR100734274B1 (ko) * | 2005-09-05 | 2007-07-02 | 삼성전자주식회사 | 기판 세정용 조성물을 이용한 게이트 형성 방법 |
| US8022465B2 (en) * | 2005-11-15 | 2011-09-20 | Macronrix International Co., Ltd. | Low hydrogen concentration charge-trapping layer structures for non-volatile memory |
| CN100463145C (zh) * | 2005-12-06 | 2009-02-18 | 力晶半导体股份有限公司 | 非挥发性存储器及其制造方法 |
| US20080012065A1 (en) * | 2006-07-11 | 2008-01-17 | Sandisk Corporation | Bandgap engineered charge storage layer for 3D TFT |
| US8809936B2 (en) * | 2006-07-31 | 2014-08-19 | Globalfoundries Inc. | Memory cell system with multiple nitride layers |
| JP4997872B2 (ja) * | 2006-08-22 | 2012-08-08 | ソニー株式会社 | 不揮発性半導体メモリデバイスおよびその製造方法 |
| KR100757337B1 (ko) * | 2006-09-18 | 2007-09-11 | 삼성전자주식회사 | 전하 트랩형 비휘발성 메모리 장치 및 이를 제조하는 방법 |
| JP2008103675A (ja) * | 2006-09-22 | 2008-05-01 | Toshiba Corp | 半導体集積回路 |
| US20080079061A1 (en) * | 2006-09-28 | 2008-04-03 | Advanced Micro Devices, Inc. | Flash memory cell structure for increased program speed and erase speed |
| TW200826293A (en) * | 2006-12-11 | 2008-06-16 | Innolux Display Corp | Read-only memory and method for manufacturing the same |
| US20080150005A1 (en) * | 2006-12-21 | 2008-06-26 | Spansion Llc | Memory system with depletion gate |
| US8410543B2 (en) * | 2007-02-01 | 2013-04-02 | Renesas Electronics Corporation | Semiconductor storage device and manufacturing method thereof |
| US7955960B2 (en) * | 2007-03-22 | 2011-06-07 | Hynix Semiconductor Inc. | Nonvolatile memory device and method of fabricating the same |
| CN102664168A (zh) * | 2007-03-22 | 2012-09-12 | 海力士半导体有限公司 | 非易失性存储装置及其制造方法 |
| KR100877100B1 (ko) * | 2007-04-16 | 2009-01-09 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 제조 방법 |
| US8614124B2 (en) * | 2007-05-25 | 2013-12-24 | Cypress Semiconductor Corporation | SONOS ONO stack scaling |
| US8633537B2 (en) | 2007-05-25 | 2014-01-21 | Cypress Semiconductor Corporation | Memory transistor with multiple charge storing layers and a high work function gate electrode |
| US8940645B2 (en) | 2007-05-25 | 2015-01-27 | Cypress Semiconductor Corporation | Radical oxidation process for fabricating a nonvolatile charge trap memory device |
| US8063434B1 (en) | 2007-05-25 | 2011-11-22 | Cypress Semiconductor Corporation | Memory transistor with multiple charge storing layers and a high work function gate electrode |
| US8283261B2 (en) | 2007-05-25 | 2012-10-09 | Cypress Semiconductor Corporation | Radical oxidation process for fabricating a nonvolatile charge trap memory device |
| US8680601B2 (en) | 2007-05-25 | 2014-03-25 | Cypress Semiconductor Corporation | Nonvolatile charge trap memory device having a deuterated layer in a multi-layer charge-trapping region |
| US9299568B2 (en) | 2007-05-25 | 2016-03-29 | Cypress Semiconductor Corporation | SONOS ONO stack scaling |
| US9449831B2 (en) | 2007-05-25 | 2016-09-20 | Cypress Semiconductor Corporation | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US8643124B2 (en) | 2007-05-25 | 2014-02-04 | Cypress Semiconductor Corporation | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US20090179253A1 (en) | 2007-05-25 | 2009-07-16 | Cypress Semiconductor Corporation | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US9716153B2 (en) | 2007-05-25 | 2017-07-25 | Cypress Semiconductor Corporation | Nonvolatile charge trap memory device having a deuterated layer in a multi-layer charge-trapping region |
| US20090032861A1 (en) * | 2007-07-30 | 2009-02-05 | Zhong Dong | Nonvolatile memories with charge trapping layers containing silicon nitride with germanium or phosphorus |
| US9431549B2 (en) | 2007-12-12 | 2016-08-30 | Cypress Semiconductor Corporation | Nonvolatile charge trap memory device having a high dielectric constant blocking region |
| US20090152621A1 (en) * | 2007-12-12 | 2009-06-18 | Igor Polishchuk | Nonvolatile charge trap memory device having a high dielectric constant blocking region |
| US8088683B2 (en) * | 2008-03-31 | 2012-01-03 | Cypress Semiconductor Corporation | Sequential deposition and anneal of a dielectic layer in a charge trapping memory device |
| JP5224889B2 (ja) * | 2008-04-17 | 2013-07-03 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP5238332B2 (ja) * | 2008-04-17 | 2013-07-17 | 株式会社東芝 | 半導体装置の製造方法 |
| CN101621007A (zh) * | 2008-07-03 | 2010-01-06 | 中芯国际集成电路制造(上海)有限公司 | Sanos存储单元结构 |
| JP5459999B2 (ja) | 2008-08-08 | 2014-04-02 | 株式会社東芝 | 不揮発性半導体記憶素子、不揮発性半導体装置及び不揮発性半導体素子の動作方法 |
| US8252653B2 (en) * | 2008-10-21 | 2012-08-28 | Applied Materials, Inc. | Method of forming a non-volatile memory having a silicon nitride charge trap layer |
| US8710578B2 (en) | 2009-04-24 | 2014-04-29 | Cypress Semiconductor Corporation | SONOS stack with split nitride memory layer |
| US8222688B1 (en) | 2009-04-24 | 2012-07-17 | Cypress Semiconductor Corporation | SONOS stack with split nitride memory layer |
| DE102009039418B4 (de) * | 2009-08-31 | 2013-08-22 | GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG | Einstellung der Austrittsarbeit in Gate-Stapeln mit großem ε, die Gatedielektrika mit unterschiedlicher Dicke enthalten |
| JP2013089724A (ja) * | 2011-10-17 | 2013-05-13 | Elpida Memory Inc | 窒化シリコン膜の成膜方法、不揮発性記憶装置の製造方法 |
| US8685813B2 (en) | 2012-02-15 | 2014-04-01 | Cypress Semiconductor Corporation | Method of integrating a charge-trapping gate stack into a CMOS flow |
| US8629025B2 (en) * | 2012-02-23 | 2014-01-14 | United Microelectronics Corp. | Semiconductor device and method for fabricating semiconductor device |
| CN102832175A (zh) * | 2012-09-11 | 2012-12-19 | 上海华力微电子有限公司 | 一种改善sonos结构器件性能的方法 |
| US20140217492A1 (en) * | 2013-02-04 | 2014-08-07 | National Tsing Hua University | Charge-trap type flash memory device having low-high-low energy band structure as trapping layer |
| US9230977B2 (en) | 2013-06-21 | 2016-01-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Embedded flash memory device with floating gate embedded in a substrate |
| CN104637992B (zh) * | 2013-11-13 | 2019-08-23 | 上海和辉光电有限公司 | 具有改善的蚀刻角度的栅极绝缘层及其形成方法 |
| US9449980B2 (en) | 2014-10-31 | 2016-09-20 | Sandisk Technologies Llc | Band gap tailoring for a tunneling dielectric for a three-dimensional memory structure |
| US9780108B2 (en) | 2015-10-19 | 2017-10-03 | Sandisk Technologies Llc | Ultrathin semiconductor channel three-dimensional memory devices |
| US9876025B2 (en) | 2015-10-19 | 2018-01-23 | Sandisk Technologies Llc | Methods for manufacturing ultrathin semiconductor channel three-dimensional memory devices |
| US11721727B2 (en) | 2018-12-17 | 2023-08-08 | Sandisk Technologies Llc | Three-dimensional memory device including a silicon-germanium source contact layer and method of making the same |
| US10797060B2 (en) | 2018-12-17 | 2020-10-06 | Sandisk Technologies Llc | Three-dimensional memory device having stressed vertical semiconductor channels and method of making the same |
| EP3711091A4 (en) | 2018-12-17 | 2021-11-24 | SanDisk Technologies LLC | THREE-DIMENSIONAL STORAGE DEVICE WITH TENSIONED VERTICAL SEMICONDUCTOR CHANNELS AND PROCESS FOR THEIR PRODUCTION |
| US10797061B2 (en) | 2018-12-17 | 2020-10-06 | Sandisk Technologies Llc | Three-dimensional memory device having stressed vertical semiconductor channels and method of making the same |
| US10985172B2 (en) | 2019-01-18 | 2021-04-20 | Sandisk Technologies Llc | Three-dimensional memory device with mobility-enhanced vertical channels and methods of forming the same |
| CN110767668B (zh) * | 2019-12-30 | 2020-03-27 | 杭州美迪凯光电科技股份有限公司 | 含纳米级表面的clcc封装体盖板、封装体和摄像模组 |
| CN115732545A (zh) * | 2021-08-27 | 2023-03-03 | 京东方科技集团股份有限公司 | 氧化物薄膜晶体管及其制备方法、电子设备 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5854674A (ja) * | 1981-09-28 | 1983-03-31 | Nec Corp | 半導体装置の製造方法 |
| JPS6060770A (ja) * | 1983-09-14 | 1985-04-08 | Matsushita Electronics Corp | 半導体記憶装置 |
| JP2506726B2 (ja) * | 1987-02-23 | 1996-06-12 | 松下電子工業株式会社 | 不揮発性記憶装置の製造方法 |
| JPH05343694A (ja) * | 1992-06-05 | 1993-12-24 | Citizen Watch Co Ltd | 半導体不揮発性記憶素子の製造方法 |
| JPH06296029A (ja) * | 1993-04-08 | 1994-10-21 | Citizen Watch Co Ltd | 半導体不揮発性記憶素子とその製造方法 |
| JPH09153492A (ja) * | 1995-11-30 | 1997-06-10 | Sony Corp | 絶縁膜の形成方法 |
-
2001
- 2001-03-30 JP JP2001100264A patent/JP4151229B2/ja not_active Expired - Fee Related
- 2001-10-08 TW TW090124837A patent/TW529169B/zh not_active IP Right Cessation
- 2001-10-25 US US10/169,022 patent/US6906390B2/en not_active Expired - Fee Related
- 2001-10-25 WO PCT/JP2001/009391 patent/WO2002035610A1/ja active Application Filing
- 2001-10-25 DE DE10194678T patent/DE10194678T1/de not_active Withdrawn
- 2001-10-25 IL IL15040101A patent/IL150401A0/xx active IP Right Grant
-
2002
- 2002-06-25 IL IL150401A patent/IL150401A/en not_active IP Right Cessation
-
2005
- 2005-05-18 US US11/131,865 patent/US7259433B2/en not_active Expired - Fee Related
Cited By (69)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002289708A (ja) * | 2001-03-28 | 2002-10-04 | Sony Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP4696383B2 (ja) * | 2001-03-28 | 2011-06-08 | ソニー株式会社 | 不揮発性半導体記憶装置の製造方法 |
| JP2009117874A (ja) * | 2001-06-28 | 2009-05-28 | Samsung Electronics Co Ltd | 浮遊トラップ型不揮発性メモリ素子 |
| US7400009B2 (en) | 2001-06-28 | 2008-07-15 | Samsung Electronics Co., Ltd. | Floating trap non-volatile semiconductor memory devices including high dielectric constant blocking insulating layers |
| US7804120B2 (en) | 2001-06-28 | 2010-09-28 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory devices |
| US9761314B2 (en) | 2001-06-28 | 2017-09-12 | Samsung Electronics Co., Ltd. | Non-volatile memory devices and methods of operating the same |
| DE10262346B4 (de) * | 2001-06-28 | 2014-02-27 | Samsung Electronics Co., Ltd. | Nicht-flüchtige Floating-Trap-Halbleiterspeichervorrichtung aufweisend eine Sperrisolationsschicht mit hoher Dielektrizitätskonstante |
| US8253183B2 (en) | 2001-06-28 | 2012-08-28 | Samsung Electronics Co., Ltd. | Charge trapping nonvolatile memory devices with a high-K blocking insulation layer |
| US7759723B2 (en) | 2001-06-28 | 2010-07-20 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory devices |
| US7473959B2 (en) | 2001-06-28 | 2009-01-06 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory devices and methods of fabricating the same |
| US7968931B2 (en) | 2001-06-28 | 2011-06-28 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory devices |
| US7372113B2 (en) | 2002-05-29 | 2008-05-13 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| KR100481869B1 (ko) * | 2002-11-27 | 2005-04-14 | 삼성전자주식회사 | 소노스 기억 셀 형성방법 |
| JP2006508543A (ja) * | 2002-11-27 | 2006-03-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | シリコン窒化物電荷トラップメモリデバイス |
| JP2005005715A (ja) * | 2003-06-10 | 2005-01-06 | Samsung Electronics Co Ltd | Ｓｏｎｏｓメモリ素子およびその製造方法 |
| JP4492930B2 (ja) * | 2004-02-10 | 2010-06-30 | 日本電信電話株式会社 | 電荷蓄積型メモリ及びその製造方法 |
| JP2005228760A (ja) * | 2004-02-10 | 2005-08-25 | Nippon Telegr & Teleph Corp <Ntt> | 電荷蓄積型メモリ及びその製造方法 |
| JP4866835B2 (ja) * | 2004-02-24 | 2012-02-01 | マイクロン テクノロジー、インコーポレイテッド | 電荷を非対称に捕獲する多値メモリセル |
| JP2011066436A (ja) * | 2004-02-24 | 2011-03-31 | Micron Technology Inc | 電荷を非対称に捕獲する多値メモリセル |
| JP2007523501A (ja) * | 2004-02-24 | 2007-08-16 | マイクロン テクノロジー、インコーポレイテッド | 電荷を非対称に捕獲する多値メモリセル |
| JP4657681B2 (ja) * | 2004-06-03 | 2011-03-23 | シャープ株式会社 | 半導体記憶装置およびその製造方法並びに携帯電子機器 |
| JP2006019680A (ja) * | 2004-06-03 | 2006-01-19 | Sharp Corp | 半導体記憶装置およびその製造方法並びに携帯電子機器 |
| JP2012094888A (ja) * | 2004-12-10 | 2012-05-17 | Toshiba Corp | 半導体装置 |
| JP2006190990A (ja) * | 2004-12-10 | 2006-07-20 | Toshiba Corp | 半導体装置 |
| JP2008535219A (ja) * | 2005-03-23 | 2008-08-28 | スパンジョン・リミテッド・ライアビリティ・カンパニー | 高ｋゲートスタックを備えた不揮発性メモリトランジスタ |
| JP2006319082A (ja) * | 2005-05-12 | 2006-11-24 | Sony Corp | 不揮発性半導体メモリデバイス |
| JP2006324351A (ja) * | 2005-05-17 | 2006-11-30 | Nippon Telegr & Teleph Corp <Ntt> | 電荷蓄積型メモリ |
| JP2007081294A (ja) * | 2005-09-16 | 2007-03-29 | Sharp Corp | 不揮発性半導体記憶装置およびその製造方法 |
| WO2007064048A1 (ja) * | 2005-12-02 | 2007-06-07 | Nec Corporation | 半導体記憶装置、その駆動方法およびその製造方法 |
| US7821823B2 (en) | 2005-12-02 | 2010-10-26 | Nec Electronics Corporation | Semiconductor memory device, method of driving the same and method of manufacturing the same |
| US7960774B2 (en) | 2005-12-05 | 2011-06-14 | Electronics And Telecommunications Research Institute | Memory devices including dielectric thin film and method of manufacturing the same |
| KR100769547B1 (ko) | 2005-12-05 | 2007-10-23 | 한국전자통신연구원 | 유전체 박막을 포함하는 메모리 소자 및 그 제조방법 |
| JP2007165826A (ja) * | 2005-12-15 | 2007-06-28 | Hynix Semiconductor Inc | 半導体素子のゲート形成方法 |
| KR100718150B1 (ko) | 2006-02-11 | 2007-05-14 | 삼성전자주식회사 | 이중 트랩층을 구비한 비휘발성 메모리 소자 |
| KR101381905B1 (ko) | 2006-06-01 | 2014-04-04 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 불휘발성 반도체 기억장치 |
| JP2008010842A (ja) * | 2006-06-01 | 2008-01-17 | Semiconductor Energy Lab Co Ltd | 不揮発性半導体記憶装置 |
| KR100825787B1 (ko) | 2006-08-18 | 2008-04-29 | 삼성전자주식회사 | 전하트랩층을 포함하는 반도체 메모리소자 |
| KR100890040B1 (ko) | 2006-10-23 | 2009-03-25 | 주식회사 하이닉스반도체 | 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법 |
| WO2008069489A1 (en) * | 2006-12-04 | 2008-06-12 | Electronics And Telecommunications Research Institute | Memory device and manufacturing mehtod thereof |
| KR100913395B1 (ko) * | 2006-12-04 | 2009-08-21 | 한국전자통신연구원 | 메모리 소자 및 그 제조방법 |
| KR100976279B1 (ko) | 2007-01-22 | 2010-08-16 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| KR100944583B1 (ko) | 2007-01-24 | 2010-02-25 | 가부시끼가이샤 도시바 | 반도체 기억 장치 및 그 제조 방법 |
| US7851296B2 (en) | 2007-03-23 | 2010-12-14 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor memory device |
| US8350313B2 (en) | 2007-03-23 | 2013-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory transistor |
| JP2013225691A (ja) * | 2007-03-23 | 2013-10-31 | Semiconductor Energy Lab Co Ltd | 半導体装置、及び、半導体装置の作製方法 |
| JP2008270706A (ja) * | 2007-03-26 | 2008-11-06 | Tokyo Electron Ltd | 窒化珪素膜および不揮発性半導体メモリ装置 |
| US8063433B2 (en) | 2007-04-27 | 2011-11-22 | Renesas Electronics Corporation | Nonvolatile semiconductor memory device |
| WO2008156215A1 (ja) * | 2007-06-21 | 2008-12-24 | Tokyo Electron Limited | Ｍｏｓ型半導体メモリ装置 |
| US8258571B2 (en) | 2007-06-21 | 2012-09-04 | Tokyo Electron Limited | MOS semiconductor memory device having charge storage region formed from stack of insulating films |
| US8525275B2 (en) | 2007-07-16 | 2013-09-03 | Samsung Electronics Co., Ltd. | Methods of forming non-volatile memory devices |
| US8329536B2 (en) | 2007-08-31 | 2012-12-11 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device with silicon nitride charge trapping film having varying hydrogen concentration |
| KR101531543B1 (ko) * | 2007-08-31 | 2015-06-25 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 및 그 제조방법 |
| US7999308B2 (en) | 2007-08-31 | 2011-08-16 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor memory element with silicon nitride charge trapping film having varying hydrogen concentration |
| JP2009170660A (ja) * | 2008-01-16 | 2009-07-30 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| US8124484B2 (en) | 2008-03-31 | 2012-02-28 | Tohoku University | Forming a MOS memory device having a dielectric film laminate as a charge accumulation region |
| JP2009246211A (ja) * | 2008-03-31 | 2009-10-22 | Tokyo Electron Ltd | Ｍｏｓ型半導体メモリ装置の製造方法、コンピュータ読み取り可能な記憶媒体およびプラズマｃｖｄ装置 |
| JP2009252774A (ja) * | 2008-04-01 | 2009-10-29 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JP2009252876A (ja) * | 2008-04-03 | 2009-10-29 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP2010062239A (ja) * | 2008-09-02 | 2010-03-18 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2010087050A (ja) * | 2008-09-29 | 2010-04-15 | Toshiba Corp | 不揮発性半導体記憶装置及びその駆動方法 |
| US8431984B2 (en) | 2008-11-18 | 2013-04-30 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices including deep and high density trapping layers |
| US8426907B2 (en) | 2008-11-18 | 2013-04-23 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices including multiple charge trapping layers |
| WO2011040396A1 (ja) * | 2009-09-30 | 2011-04-07 | 東京エレクトロン株式会社 | 窒化珪素膜の成膜方法および半導体メモリ装置の製造方法 |
| US9312349B2 (en) | 2013-07-08 | 2016-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| US11282932B2 (en) | 2019-09-17 | 2022-03-22 | Kioxia Corporation | Semiconductor device and manufacturing method |
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