JP2006190990A - 半導体装置 - Google Patents

Abstract

【課題】パーコレーションリークを抑制可能な構造を有する、特性や信頼性に優れた半導体装置を提供する。
【解決手段】ソース領域１８、ドレイン領域１８及びソース領域とドレイン領域に挟まれたチャネル領域を有する半導体領域と、チャネル領域上に形成された第１のトンネル絶縁膜１２と、第１のトンネル絶縁膜上に形成され、エネルギー障壁を有する障壁層１３と、障壁層上に形成された第２のトンネル絶縁膜１４と、第２のトンネル絶縁膜上に形成され、Ｓｉ_Y（ＳｉＯ₂)_X（Ｓｉ₃Ｎ₄）_1-X Ｍ_Z（ただし、ＭはＳｉ、Ｏ及びＮ以外の元素、０≦Ｘ≦１、Ｙ＞０、Ｚ≧０）で表される絶縁膜を具備する電荷蓄積部１５と、電荷蓄積部上に形成され、エネルギー障壁の高さを制御する制御電極１７と、を備える。
【選択図】 図１

Description

本発明は、半導体装置に関する。

不揮発性半導体記憶装置として、トンネル絶縁膜間に導電性微粒子層を設けた浮遊ゲート型メモリ装置が提案されている（例えば、特許文献１参照）。以下、このような構成を有する従来の浮遊ゲート型メモリ装置の一例を説明する。

ソース／ドレイン領域を有するシリコン基板上には、下部トンネル絶縁膜、微粒子層及び上部トンネル絶縁膜が順次形成されており、上部トンネル絶縁膜上には浮遊ゲート電極となる電荷蓄積部が形成されている。さらに、電荷蓄積部上には、制御絶縁膜及び制御ゲート電極が順次形成されている。微粒子層は、クーロンブロッケイド条件を満たす（電子１個の充電エネルギーが熱揺らぎよりも大きいこと）導電性微粒子で形成されている。電荷蓄積部には、例えばシリコン窒化膜（Ｓｉ₃Ｎ₄膜）が用いられる。

情報の書き込みは、シリコン窒化膜（電荷蓄積部）中のトラップ準位へ電子を注入させることによって行う。すなわち、制御ゲート電極にプラス電圧を印加することにより、シリコン基板表面に形成された反転層内のキャリア電子を、微粒子層を挟んだトンネル酸化膜を介してシリコン窒化膜中のトラップ準位に注入する。情報の読み出しは、トラップ電荷の有無に応じたドレイン電流の多少を判別することによって行う。トラップ電荷の放出は、制御ゲート電極にマイナス電圧を印加することにより、トラップ電荷を微粒子層を挟んだトンネル酸化膜を介してシリコン基板へトンネルさせることによって行う。
特開２００２−２８９７１０号公報

しかしながら、上述したような従来の構造では、素子の微細化に伴って生じるソース及びドレイン間のパーコレーションリークを十分に抑制できないといった問題があった。そのため、特性や信頼性に優れた半導体装置を得ることが困難であった。

本発明は、パーコレーションリークを抑制可能な構造を有する、特性や信頼性に優れた半導体装置を提供することを目的としている。

本発明の一視点に係る半導体装置は、ソース領域、ドレイン領域及び前記ソース領域とドレイン領域に挟まれたチャネル領域を有する半導体領域と、前記チャネル領域上に形成された第１のトンネル絶縁膜と、前記第１のトンネル絶縁膜上に形成され、エネルギー障壁を有する障壁層と、前記障壁層上に形成された第２のトンネル絶縁膜と、前記第２のトンネル絶縁膜上に形成され、Ｓｉ_Y（ＳｉＯ₂)_X（Ｓｉ₃Ｎ₄）_1-X Ｍ_Z（ただし、ＭはＳｉ、Ｏ及びＮ以外の元素、０≦Ｘ≦１、Ｙ＞０、Ｚ≧０）で表される絶縁膜を具備する電荷蓄積部と、前記電荷蓄積部上に形成され、前記エネルギー障壁の高さを制御する制御電極と、を備える。

本発明によれば、パーコレーションリークを抑制可能な構造を有する、特性や信頼性に優れた半導体装置を得ることが可能である。

以下、本発明の実施形態を図面を参照して説明する。

（実施形態１）
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置（浮遊ゲート型メモリ装置）の製造工程を模式的に示した断面図である。

まず、図１（ａ）に示すように、シリコン基板（半導体基板）１１上に、熱酸化法によって、厚さ１ｎｍの熱酸化膜（シリコン酸化膜）１２を形成する。続いて、熱酸化膜１２上に、ＣＶＤ法によって、厚さ２．５ｎｍのアモルファスシリコン（ａ−Ｓｉ）膜を堆積する。さらに、熱酸化法によって、ａ−Ｓｉ膜の表面に厚さ１ｎｍの熱酸化膜（シリコン酸化膜）１４を形成する。この熱処理により、ａ−Ｓｉ膜の厚さは２ｎｍとなる。その後、窒素雰囲気中で９００℃の高温アニールを行う。その結果、ａ−Ｓｉ膜は、平均粒径が２ｎｍ程度の微結晶シリコングレイン１３ａで形成されたシリコン層１３に変換される。なお、微結晶シリコングレインの横方向のサイズは、アニール時間によって制御可能である。

このようにして、クーロンブロッケイド条件を満たす（電子１個の充電エネルギーが熱揺らぎよりも大きいこと）導電性微粒子（微結晶シリコングレイン）１３ａを有する微粒子層１３が形成される。その結果、厚さ１ｎｍのシリコン酸化膜（第１のトンネル絶縁膜）１２と、厚さ１ｎｍのシリコン酸化膜（第２のトンネル絶縁膜）１４とに挟まれた、厚さ２ｎｍの微粒子層１３を有する構造が得られる。

次に、図１（ｂ）に示すように、電荷蓄積部（浮遊ゲート電極）となる厚さ２０ｎｍのシリコンリッチなシリコン窒化膜１５を、ＬＰＣＶＤ法によって形成する。このシリコン窒化膜１５は、化学量論性を満たすシリコン窒化膜のシリコン組成比よりも高いシリコン組成比を有している。すなわち、シリコン窒化膜１５は、化学量論性を満たすシリコン窒化膜Ｓｉ₃Ｎ₄ の組成比Ｓｉ／Ｎ（３／４＝０．７５）よりも、組成比Ｓｉ／Ｎが高くなっている。本実施形態では、Ｓｉ原料ガスのＮ原料ガスに対する比率を通常よりも大幅に高めることにより、シリコンリッチなシリコン窒化膜（本例では、Ｓｉ₉Ｎ₁₀）１５を形成している。

次に、図１（ｃ）に示すように、シリコン窒化膜１５上に、厚さ８ｎｍのシリコン酸化膜（制御絶縁膜）１６をＬＰＣＶＤによって形成する。続いて、制御酸化膜１６上に、制御ゲート電極となる厚さ２００ｎｍのｎ⁺ポリシリコン膜１７をＣＶＤ法によって堆積する。さらに、ｎ⁺ポリシリコン膜上にレジストパターン（図示せず）を形成する。このレジストパターンをマスクとして用いて、ｎ⁺ポリシリコン膜１７、制御酸化膜１６、シリコン窒化膜１５、トンネル絶縁膜１４、微粒子層１３及びトンネル絶縁膜１２をパターニングする。その後、リン（Ｐ）を、ドーズ量１×１０¹⁵ｃｍ^-2、入射エネルギー１５ＫｅＶの条件で、シリコン基板１１にイオン注入する。さらに、１０００℃で１０秒の高速アニールを行うことにより、ソース領域及びドレイン領域となるｎ⁺ 不純物拡散層１８を形成する。

このようにして、図１（ｃ）に示すように、浮遊ゲート型メモリ装置が得られる。この浮遊ゲート型メモリ装置では、制御ゲート電極１７の制御により、微小粒子層及び二重トンネル接合を介して、電荷蓄積部（浮遊ゲート電極）１５のトラップ準位に情報電荷を出し入れすることが可能である。このようにして得られた浮遊ゲート型メモリ装置は、ソース及びドレイン間のパーコレーションリークの抑制が可能である。

なお、情報の書き込み、読み出し及び消去動作については、従来技術の項で説明した動作と同様であるため、説明は省略する。

以下、上記構造を有するメモリ素子が、ソース及びドレイン間（Ｓ／Ｄ間）のパーコレーションリークを抑制し得る理由を説明する。

まず、図２を用いて、ソース及びドレイン間のパーコレーションリークの起源について説明する。

シリコン窒化膜１５の界面に、２つの電子２１が距離Ｄだけ隔てられてトラップされている状況を考える（図２（ａ））。これらのトラップ電子２１によるＳｉチャネル面上のクーロンポテンシャルについて考える。図２（ｂ）に示すように、距離Ｄが１０ｎｍ程度よりも大きくなると、ポテンシャルエネルギーが、室温での熱揺らぎ（２６ｍｅＶ）よりも低くなる領域が現れる。この低いポテンシャルの領域がソース／ドレイン間でつながり、パーコレーションリークの電流経路が生じる。メモリ素子の微細化が進むほど、このパーコレーションリークは顕著になる。

ソース及びドレイン間のパーコレーションリークを防止するためには、距離Ｄが１０ｎｍ程度よりも大きくなると現れる、熱揺らぎよりも小さいポテンシャル領域を減らすことが重要である。トラップ電子を１×１０¹²ｃｍ^-2（すなわち、１０ｎｍ四方当たり１個のトラップ電子）以上の面密度で１０年以上保持できれば、距離Ｄが１０ｎｍよりも大きくなる確率は減る。その結果、パーコレーションリークを防ぐことができる。

書き込み／消去後に１０年間、トラップ電子を保持するための条件は、１０⁵秒までの実測値と、トンネル確率の理論値とから特定することができる。

図３は、化学量論性を満たす通常のシリコン窒化膜（Ｓｉ₃Ｎ₄）を浮遊ゲート部に用いた場合の、トラップ電子密度（ｎ_e）の保持特性を示したものである。図３は、膜厚１ｎｍのトンネル酸化膜１層のみを介して電子がトンネルする場合（図３中の“Single”）と、膜厚２ｎｍのＳｉ微結晶膜を挟む膜厚１ｎｍの２重トンネル酸化膜を介して電子がトンネルする場合（図３中の“Double”）を示している。後者の場合には、Ｓｉ微結晶中のクーロンブロッケイド効果及び量子閉じ込め効果によるエネルギー障壁により、指数関数的に電荷保持特性が向上する（例えば、R. Ohba et al.,: IEEE Trans. on ED, 49 (2002) 1392 参照）。実測から、３×１０⁶倍の保持特性改善が確認できる。この３×１０⁶倍の改善は、２ｎｍのＳｉ微結晶における０．５ｅＶ程度のエネルギー障壁高に相当する。これは理論的にあり得る障壁高である（例えば、R. Ohba et al. Digest of VLSI Tech. 2003 p.35 参照）。図３には、点線で１０⁵秒以後の理論予測が示されている。従来の通常のシリコン窒化膜（Ｓｉ₃Ｎ₄膜）では、ソース及びドレイン間のパーコレーションリークを防ぐことが可能な１×１０¹²ｃｍ^-2以上の面密度を維持することはできない。

図４は、本実施形態のＳｉリッチ窒化膜（Ｓｉ₉Ｎ₁₀膜）の場合の、トラップ電子密度保持特性を示したものである。１０年間にわたり１×１０¹²ｃｍ^-2以上の面密度が維持されていることがわかる。したがって、本実施形態のメモリ素子は、ソース及びドレイン間のパーコレーションリークを抑制することが可能である。

このようなトラップ電子密度の増加は、Ｓｉリッチ窒化膜によって増加したＳｉ原子のダングリングボンドにより、Ｓｉ伝導帯の下端付近のトラップ準位が増加したことによる。化学量論性を満たしたシリコン窒化膜（Ｓｉ／Ｎ＝３／４）では、Ｎ原子１０個に対し７．５個のＳｉ原子が存在する。本実施形態のシリコン窒化膜（Ｓｉ／Ｎ＝９／１０）では、Ｎ原子１０個に対し９個のＳｉ原子が存在する。したがって、１原子当たり、０．０７９個（（９−７．５）／（９＋１０）＝０．０７９）の過剰Ｓｉ原子が存在する。３本の原子結合手を有するＮ原子は、この過剰Ｓｉ原子に置き換えられる。Ｓｉの結合手は４本であるため、１本の結合手が余る。したがって、１原子当たり、Ｓｉ原子に起因するダングリングボンドが０．０７９個生じる。このようなダングリングボンドによってトラップ電子密度が増加するため、１０年間以上にわたってソース及びドレイン間のパーコレーションリークを防止することが可能となる。

１原子あたり、Ｓｉ原子に起因するダングリングボンドが何個あればよいかについては後述する。ここではまず、書き込み／消去の望ましい条件について説明する。図３及び図４では、書き込み／消去電界として５．５ＭＶ／ｃｍ（０．５５Ｖ／ｎｍ）を用いている。ここで、書き込み／消去電界とは、書き込み／消去電圧を制御ゲート電極に印加した時にトンネル酸化膜１２及び１４に印加される、チャネルに対して垂直な方向の電界のことである。例えば、書き込み／消去電圧を、チャネルと制御ゲート電極間の実効酸化膜厚（Effective Oxide thickness）で割った値が、典型的な書込み／消去電界値である。この書き込み／消去電界の大きさは、トンネル酸化膜の信頼性確保からの要請により、望ましい範囲が決まる。

トンネル酸化膜の劣化は、インパクトイオン化によって生じる正孔の注入によって起こる。図５は、トンネル酸化膜の劣化機構を示すための、消去時のエネルギーバンド図である。消去時には、Ｓｉ微粒子（Ｓｉ微結晶）によるエネルギー障壁ΔＥよりも大きな電位差が各トンネル酸化膜に加わるように、消去電圧を設定する。これにより、エネルギー障壁ΔＥに遮られることなく、浮遊ゲート（電荷蓄積部）内の情報電子がＳｉ基板に放出される。この時の注入エネルギーＥinがＳｉ基板のバンドギャップ１．１ｅＶよりも大きいと、Ｓｉ基板でインパクトイオン化が起こる。その結果、価電子帯で正孔が生成され、正孔注入によるトンネル酸化膜の劣化が生じる。各トンネル酸化膜の電位差が、Ｓｉ基板のバンドギャップ（１．１ｅＶ）の半分（０．５５ｅＶ）以下であれば、注入エネルギーＥinはバンドギャップよりも大きくならない。そのため、インパクトイオン化によるトンネル酸化膜の劣化を防ぐことができる。本実施形態では、トンネル酸化膜の膜厚が１ｎｍである。そのため、望ましい書き込み／消去電界は、０．５５Ｖ／ｎｍ（５．５ＭＶ／ｃｍ）程度以下である。

書き込み／消去時間は、代表的なフラッシュメモリである、ＮＡＮＤ型メモリでは１００μｓ程度、ＮＯＲ型メモリでは１０μｓ程度である。それらよりも短い書き込み／消去時間であってもよい。

図６は、１０年後のトラップ電子密度ｎ_eの書き込み／消去時間（w/e time）依存性について、本実施形態と従来技術とを対比したものである。本実施形態では、５．５ＭＶ／ｃｍ（０．５５Ｖ／ｎｍ）の書き込み／消去電界で、書き込み／消去時間１００μｓ以下の広い範囲において、ソース及びドレイン間のパーコレーションリークを防ぎ得る１×１０¹²ｃｍ^-2以上の面密度を維持できることがわかる。

（実施形態２）
次に、本発明の第２の実施形態に係る不揮発性半導体記憶装置（浮遊ゲート型メモリ装置）について説明する。第１の実施形態では、電荷蓄積部（浮遊ゲート電極）１５としてシリコンリッチなシリコン窒化膜を用いたが、本実施形態では、シリコンリッチなシリコン酸化膜を用いる。

以下、本実施形態の製造工程を説明する。電荷蓄積部１５としてシリコンリッチなシリコン酸化膜を形成する工程以外の基本的な工程については、第１の実施形態と同様である。したがって、本実施形態においても、第１の実施形態で用いた図１を参照して製造工程を説明する。

まず、図１（ａ）に示すように、第１の実施形態と同様にして、シリコン基板（半導体基板）１１上に、トンネル絶縁膜（シリコン酸化膜）１２、クーロンブロッケイド条件を満たす導電性微粒子（微結晶シリコングレイン）１３ａを有する微粒子層１３、及びトンネル絶縁膜（シリコン酸化膜）１４を形成する。

次に、図１（ｂ）に示すように、電荷蓄積部（浮遊ゲート電極）となる厚さ２０ｎｍのシリコンリッチなシリコン酸化膜１５を、ＬＰＣＶＤ法によって形成する。このシリコン酸化膜１５は、化学量論性を満たすシリコン酸化膜のシリコン組成比よりも高いシリコン組成比を有している。すなわち、シリコン酸化膜１５は、化学量論性を満たすシリコン酸化膜ＳｉＯ₂ の組成比（Ｓｉ／Ｏ＝１／２＝０．５０）よりも、組成比Ｓｉ／Ｏが高くなっている。本実施形態では、Ｓｉ原料ガスの酸素原料ガスに対する比率を通常よりも大幅に高めることで、シリコンリッチなシリコン酸化膜（本例では、Ｓｉ_1.1233Ｏ₂）１５を形成している。

次に、図１（ｃ）に示すように、第１の実施形態と同様にして、制御絶縁膜１６、ｎ⁺ポリシリコン膜で形成された制御ゲート電極１７、及びソース／ドレインとなるｎ⁺ 不純物拡散層１８を形成する。

このようにして、図１（ｃ）に示すように、浮遊ゲート型メモリ装置が得られる。この浮遊ゲート型メモリ装置では、制御ゲート電極１７の制御により、微小粒子層及び二重トンネル接合を介して、電荷蓄積部（浮遊ゲート電極）１５のトラップ準位に情報電荷を出し入れすることが可能である。このようにして得られた浮遊ゲート型メモリ装置は、第１の実施形態と同様、ソース及びドレイン間のパーコレーションリークの抑制が可能である。

上記構造を有するメモリ素子がソース及びドレイン間（Ｓ／Ｄ間）のパーコレーションリークを抑制し得る理由を説明する。

本実施形態では、電荷蓄積部のシリコン酸化膜（Ｓｉ_1.1233Ｏ₂）は、化学量論性を満たしたシリコン酸化膜（ＳｉＯ₂）の組成比（Ｓｉ／Ｏ＝１／２）に比べて、Ｓｉリッチな組成比（Ｓｉ／Ｏ＝１．１２３３／２）を有している。これは、化学量論性を満たしたシリコン酸化膜（ＳｉＯ₂）に比べて、１原子当たり０．０３９５個（０．１２３３／（１．１２３３＋２）＝０．０３９５）の過剰Ｓｉが存在することを意味する。２本の原子結合手を有する酸素原子は、この過剰Ｓｉ原子に置き換えられる。Ｓｉ原子の結合手は４本であるため、２本の結合手が余る。すなわち、Ｓｉ原子の結合手に起因する２つのダングリングボンドが生じる。したがって、第１の実施形態のように、原子結合手３本の窒素が、過剰Ｓｉに置き換えられる場合に対して、ほぼ２倍のＳｉダングリングボンドが生じる。原子１個当たりの過剰原子数０．０３９５は、第１の実施形態の過剰原子数０．０７９の半分である。したがって、本実施形態では、原子１個当たりのＳｉダングリングボンド数は、第１の実施形態の場合と同数となる。したがって、本実施形態においても第１の実施形態と同様のトラップ電子保持特性が得られる。

以上のことから、本実施形態においても第１の実施形態と同様、５．５ＭＶ／ｃｍ（０．５５Ｖ／ｎｍ）の書き込み／消去電界で、書き込み／消去時間１００μｓ以下の広い範囲において、ソース及びドレイン間のパーコレーションリークを防ぎ得る１×１０¹²ｃｍ^-2以上の面密度を、１０年間以上維持することが可能である。

（実施形態３）
次に、本発明の第３の実施形態に係る不揮発性半導体記憶装置（浮遊ゲート型メモリ装置）について説明する。第１の実施形態では、電荷蓄積部（浮遊ゲート電極）１５としてシリコンリッチなシリコン窒化膜を用いたが、本実施形態では、シリコンリッチなシリコン酸窒化膜を用いる。

以下、本実施形態の製造工程を説明する。電荷蓄積部１５としてシリコンリッチなシリコン酸窒化膜を形成する工程以外の基本的な工程については、第１の実施形態と同様である。したがって、本実施形態においても、第１の実施形態で用いた図１を参照して製造工程を説明する。

まず、図１（ａ）に示すように、第１の実施形態と同様にして、シリコン基板（半導体基板）１１上に、トンネル絶縁膜（シリコン酸化膜）１２、クーロンブロッケイド条件を満たす導電性微粒子（微結晶シリコングレイン）１３ａを有する微粒子層１３、及びトンネル絶縁膜（シリコン酸化膜）１４を形成する。

次に、図１（ｂ）に示すように、電荷蓄積部（浮遊ゲート電極）となる厚さ２０ｎｍのシリコンリッチなシリコン酸窒化膜１５を、ＬＰＣＶＤ法によって形成する。このシリコン酸窒化膜１５は、化学量論性を満たすシリコン酸窒化膜のシリコン組成比よりも高いシリコン組成比を有している。すなわち、本実施形態のシリコン酸窒化膜は、化学量論性を満たすシリコン酸窒化膜（ＳｉＯ₂)_X（Ｓｉ₃Ｎ₄）_1-X （ただし、０＜Ｘ＜１）のシリコン組成比よりもシリコン組成比が高くなっており、Ｓｉ_Y（ＳｉＯ₂)_X（Ｓｉ₃Ｎ₄）_1-X（ただし、０＜Ｘ＜１、Ｙ＞０）と表される。具体的には、ＸとＹの関係が、
Ｙ＝０．０７９（７−４Ｘ）（４−２Ｘ）／［４−０．０７９（４−２Ｘ）］
となるようなシリコン酸窒化膜を形成している。Ｓｉ原料ガスの酸素原料ガス及び窒素原料ガスに対する比率を通常よりも大幅に高めることで、上記のようなシリコンリッチなシリコン酸窒化膜１５を形成することができる。

次に、図１（ｃ）に示すように、第１の実施形態と同様にして、制御酸化膜１６、ｎ⁺ポリシリコン膜で形成された制御ゲート電極１７、及びソース／ドレインとなるｎ⁺ 不純物拡散層１８を形成する。

このようにして、図１（ｃ）に示すように、浮遊ゲート型メモリ装置が得られる。この浮遊ゲート型メモリ装置では、制御ゲート電極１７の制御により、微小粒子層及び二重トンネル接合を介して、電荷蓄積部（浮遊ゲート電極）１５のトラップ準位に情報電荷を出し入れすることが可能である。このようにして得られた浮遊ゲート型メモリ装置は、第１の実施形態と同様、ソース及びドレイン間のパーコレーションリークの抑制が可能である。

上記構造を有するメモリ素子がソース及びドレイン間（Ｓ／Ｄ間）のパーコレーションリークを抑制し得る理由を説明する。

本実施形態では、電荷蓄積部のシリコン酸窒化膜は、化学量論性を満たしたシリコン酸窒化膜（ＳｉＯ₂)_X（Ｓｉ₃Ｎ₄）_1-X の組成比に比べて、Ｓｉリッチな組成比を有しており、Ｓｉ_Y（ＳｉＯ₂)_X（Ｓｉ₃Ｎ₄）_1-X と表される。そして、ＸとＹの関係が、
Ｙ＝０．０７９（７−４Ｘ）（４−２Ｘ）／［４−０．０７９（４−２Ｘ）］
となっている。原子１個あたりの過剰Ｓｉ原子数は、Ｙ／（Ｙ＋７−４Ｘ）個となる。酸素原子或いは窒素原子は、この過剰Ｓｉ原子に置き換えられる。この場合、酸素原子或いは窒素原子は、酸素と窒素の原子数比に相当する確率で、過剰Ｓｉ原子に置き換えられると考えられる。つまり、過剰Ｓｉ原子は、２Ｘ／（４−２Ｘ）の確率で酸素原子と入れ替わり、（４−４Ｘ）／（４−２Ｘ）の確率で窒素原子と入れ替わる。

第２の実施形態のように酸素原子を置き換えた場合のＳｉダングリングボンドへの寄与は、第１の実施形態のように窒素原子を置き換えた場合の２倍である。したがって、
［２×２Ｘ／（４−２Ｘ）＋（４−４Ｘ）／（４−２Ｘ）］
×［Ｙ／（Ｙ＋７−４Ｘ）］＝０．０７９
と表される。すなわち、１原子当たり０．０７９個が、Ｓｉダングリングボンドへ寄与する。この０．０７９という値は、第１の実施形態と同一である。したがって、本実施形態においても第１の実施形態と同様のトラップ電子保持特性が得られる。

したがって、本実施形態においても第１の実施形態と同様、５．５ＭＶ／ｃｍ（０．５５Ｖ／ｎｍ）の書き込み／消去電界で、書き込み／消去時間１００μｓ以下の広い範囲において、ソース及びドレイン間のパーコレーションリークを防ぎ得る１×１０¹²ｃｍ^-2以上の面密度を、１０年間以上維持することが可能である。

以上、第１〜第３の実施形態を説明したが、以下に上述した浮遊ゲート型メモリ装置の望ましい条件について説明する。

第１の実施形態のようなＳｉリッチな窒化膜Ｓｉ_UＮ（ただし、Ｕ＞０．７５）では、３本の原子結合手を有する窒素原子は、過剰Ｓｉ原子に置き換えられる。この場合、Ｓｉは結合手が４本であるため、Ｓｉ原子に起因するダングリングボンドが生じる。すなわち、Ｓｉダングリングボンド密度は、１原子当たりの過剰Ｓｉ原子数（Ｕ−０．７５）／（１＋Ｕ）に対してほぼ線形に増加する。したがって、トラップ電子密度も、（Ｕ−０．７５）／（１＋Ｕ）に対してほぼ線形に増加する。図６より、Ｕ＝０．７５の場合とＸ＝０．９の場合の１０年後のトラップ電子密度ｎ_eがわかる。したがって、１原子当りのＳｉダングリングボンド数（Ｕ−０．７５）／（１＋Ｕ）の線形則に基づき、Ｘ＞０．７５の全ての場合について、１０年後のトラップ電子密度ｎ_eを求めることができる。図７は、１原子当りのＳｉダングリングボンド数に対する１０年後のトラップ電子密度ｎ_eを示した図である。図８は、図７の特性を３次元的に表した図（等高線図）である。１×１０¹²ｃｍ^-2の等高線は、５．５ＭＶ／ｃｍ（０．５５Ｖ／ｎｍ）の電界で書き込み／消去を行った場合の、各書き込み／消去時間（w/e time）に対する望ましいＳｉ／Ｎ組成比Ｕの下限を与える。

各トンネル酸化膜（トンネル絶縁膜）の膜厚、及びＳｉ微結晶（Ｓｉ微粒子）の粒径について述べる。トンネル酸化膜は、微細化のためには薄い方が望ましい。上述した各実施形態では、トンネル酸化膜の厚さは１ｎｍである。この厚さは、制御可能な最も薄い典型的な厚さであるので、現実的に最も望ましい値である。また、粒径２ｎｍのＳｉ微結晶のエネルギー障壁は０．５ｅＶである。エネルギー障壁を低くすると、保持特性が劣化するため、低すぎるのは望ましくない。また、エネルギー障壁が０．５ｅＶより高いと、書換え耐性の要請から望ましい５．５ＭＶ／ｃｍの電界では、十分な書き込み／消去速度が得られない可能性がある。したがって、０．５ｅＶという値は、現実的に最も望ましい障壁の高さである。よって、図８に示した１×１０¹²ｃｍ^-2の等高線は、不揮発性、微細化、信頼性及び高速性を満たす、最も望ましい典型値を与えている。

以上のことから、図７に示した書き込み／消去時間１００μｓにおけるｎ_e＝１×１０¹²ｃｍ^-2での値、すなわち、１原子当たりのＳｉダングリングボンド数０．０１６、及び対応する組成比Ｓｉ／Ｎ＝０．７８は、望ましい下限を与えている。したがって、Ｓｉ／Ｎ比率が０．７８よりも高ければ（１原子当たりのＳｉダングリングボンド数が０．０１６よりも多ければ）、不揮発性、微細化、信頼性及び高速性を満たしたメモリ装置を構成可能である。

１×１０¹²ｃｍ^-2の面密度は、トラップ電子を周期的に並べた場合に、一辺が１０ｎｍの正方形の中心に１個のトラップ電子が存在する面密度である。この場合、対角線方向については、トラップ電子間距離が１０ｎｍよりも長くなっている。対角線の長さが１０ｎｍ（一辺が５×２^1/2ｎｍ）の正方形の中心に１個のトラップ電子が存在する場合の面密度は、２×１０¹²ｃｍ^-2である。したがって、ソース及びドレイン間のパーコレーションリークを抑えるための、より望ましいＳｉ／Ｎ組成比の下限は、トラップ電子密度ｎ_e＝２×１０¹²ｃｍ^-2に対応したＳｉ／Ｎ組成比となる。この場合には、図７に示した書き込み／消去時間１００μｓにおけるｎ_e＝２×１０¹²ｃｍ^-2での値、すなわち、１原子当たりのＳｉダングリングボンド数０．０３７、及び対応する組成比Ｓｉ／Ｎ＝０．８２が、下限値となる。

上述した事項を式で表すと、
（Ｕ−０．７５）／（Ｕ＋１）≧０．０１６
であることが望ましく、
（Ｕ−０．７５）／（Ｕ＋１）≧０．０３７
であることがより望ましい。

１素子当たりの書き込み／消去時間が、ＮＡＮＤ型フラッシュメモリでの１００μｓ程度よりも短い場合もある。この場合には、短い書き込み／消去時間でも十分な電子密度を得るために、より高いＳｉ／Ｎ組成比であることが望ましい。したがって、このような場合にも、１原子当たりのＳｉダングリングボンド数及びＳｉ／Ｎ組成比は、上述した下限値で規定された範囲に含まれる。

また、トンネル酸化膜厚が１ｎｍより厚い場合も、現在のフラッシュメモリのトンネル酸化膜厚８ｎｍ程度と比較すれば、十分メリットがある。この場合には、厚いトンネル酸化膜であっても書き込み／消去時に十分な情報電子密度を得るために、より高いＳｉ／Ｎ組成比であることが望ましい。したがって、このような場合にも、１原子当たりのＳｉダングリングボンド数及びＳｉ／Ｎ組成比は、上述した下限値で規定された範囲に含まれることになる。なお、情報電子がトンネル酸化膜を直接トンネリングしないと、十分な情報電子密度が得られない。したがって、トンネル酸化膜厚の上限は、直接トンネリングの上限に対応した３ｎｍ程度である。

また、トンネル酸化膜厚を１ｎｍより薄くすることも可能である。大気中で形成される自然酸化膜を用いれば、トンネル酸化膜厚は０．８ｎｍ程度となる。したがって、トンネル酸化膜厚の下限は０．８ｎｍ程度である。１ｎｍよりトンネル酸化膜厚が薄い場合は、書き込み／消去時により多くの情報電子密度を得られる点で有利である。したがって、上述したＳｉ／Ｎ組成比は、望ましい範囲の十分条件として有効である。実際には、１ｎｍ以下の膜厚はマージンがあまりないので、上述した膜厚１ｎｍの場合のＳｉ／Ｎ組成比の下限は、ほぼ妥当であると考えられる。

上述した各実施形態では、Ｓｉ微粒子の最も望ましい平均粒径を２ｎｍ程度としているが、クーロンブロッケイド条件が満たされる粒径であればよい。クーロンブロッケイド条件が満たされていれば、Ｓｉ微粒子のエネルギー障壁の効果が有効となる。したがって、粒径２ｎｍで求めた望ましいＳｉ／Ｎ組成比の下限は有効である。クーロンブロッケイド条件を満たすとは、電子１個の静電エネルギー（クーロンブロッケイドエネルギー：素電荷をｑ、Ｓｉ微粒子の容量をＣdotとして、ｑ/２Ｃdotで与えられる）が室温での熱揺らぎ２６ｍｅＶよりも大きいことである。粒径１５ｎｍ程度のＳｉ微結晶では、Ｃdotが３ａＦ程度である。したがって、クーロンブロッケイドエネルギーΔＥは２７ｍｅＶ（ΔＥ＝ｑ/２Ｃdot＝２７ｍｅＶ）となり、室温での熱エネルギー２６ｍｅＶとほぼ等しくなる。粒径が小さくなるほどクーロンブロッケイドエネルギーは大きくなるので、粒径の上限は１５ｎｍとなる。また、粒径の下限は、Ｓｉの原子間距離０．４ｎｍとなる。

Ｓｉ微粒子の平均粒径が２ｎｍよりも大きいときには、エネルギー障壁ΔＥが小さくなり、保持特性が悪化する。そのため、より高いＳｉ／Ｎ組成比が望ましい。したがって、Ｓｉ微粒子の平均粒径が２ｎｍより大きい場合も、上記望ましいＳｉ／Ｎ組成比で規定された範囲は有効である。また、平均粒径が２ｎｍよりも小さいときには保持特性が上がる。したがって、粒径２ｎｍの場合のＳｉ／Ｎ組成比は、十分条件として有効である。

第２の実施形態のようなＳｉリッチな酸化膜についても、上述したＳｉリッチな窒化膜と同様の議論が成り立つ。

Ｓｉリッチなシリコン酸化膜Ｓｉ_vＯ（ただし、Ｖ＞０．５）の場合は、１原子当たりのＳｉダングリングボンド数は、２×（Ｖ−０．５）／（Ｖ＋１）で与えられる。先に述べたＳｉリッチな窒化膜の場合と同様に、１原子当たりのＳｉダングリングボンド数の下限値を０．０１６とすると、
２×（Ｖ−０．５）／（Ｖ＋１）≧０．０１６
となり、Ｖ≧０．５１２となる。したがって、Ｓｉ／Ｏ組成比は０．５１２以上であることが望ましい。

さらに、先に述べたＳｉリッチな窒化膜の場合と同様に、１原子当たりのＳｉダングリングボンド数の下限値を０．０３７とすると、
２×（Ｖ−０．５）／（Ｖ＋１）≧０．０３７
となり、Ｖ≧０．５２８となる。したがって、Ｓｉ／Ｏ組成比が０．５２８以上であることがより望ましい。

第３の実施形態のようなＳｉリッチな酸窒化膜についても、上述したＳｉリッチな窒化膜と同様の議論が成り立つ。

Ｓｉリッチな酸窒化膜Ｓｉ_Y（ＳｉＯ₂)_X（Ｓｉ₃Ｎ₄）_1-X（ただし、０＜Ｘ＜１、Ｙ＞０）の場合も、先に述べたＳｉリッチな窒化膜の場合と同様である。すなわち、１原子当たりのＳｉダングリングボンド数の下限値を０．０１６として、
［２×２Ｘ／（４−２Ｘ）＋（４−４Ｘ）／（４−２Ｘ）］
×［Ｙ／（Ｙ＋７−４Ｘ）］≧０．０１６
を満たすようなＹ値であることが望ましい。

さらに、先に述べたＳｉリッチな窒化膜の場合と同様に、１原子当たりのＳｉダングリングボンド数の下限値を０．０３７とすると、
［２×２Ｘ／（４−２Ｘ）＋（４−４Ｘ）／（４−２Ｘ）］
×［Ｙ／（Ｙ＋７−４Ｘ）］≧０．０３７
を満たすようなＹ値であることがより望ましい。

なお、上述した各実施形態では、半導体基板の材料としてシリコンを用いているが、他の半導体材料を用いてもよい。

また、上述した各実施形態では、トンネル絶縁膜としてシリコン酸化物（ＳｉＯ₂）を用いているが、他の絶縁材料を用いた場合も、シリコン酸化物と同様のトンネル抵抗値であれば同様の効果が期待できる。また、上述した各実施形態では、２つのトンネル絶縁膜を同じ膜厚としているが、直接トンネリング可能な３ｎｍ以下の膜厚であれば、２つのトンネル絶縁膜の膜厚は互いに異なっていてもよい。

また、上述した各実施形態では、薄いトンネル絶縁膜に挟まれた導電性微粒子はＳｉナノ微結晶であったが、他の導電性材料を用いた場合でも、クーロンブロッケイド条件を満たしていれば、同様の効果が期待できる。

また、上述した各実施形態では、薄いトンネル絶縁膜に挟まれたエネルギー障壁として、導電性微粒子のクーロンブロッケイドエネルギーを用いている。クーロンブロッケイドエネルギーによって充放電を遮ることで、長時間の電荷保持が可能である。また、クーロンブロッケイドエネルギーを超える書込及び消去電圧を印加することにより、高速の書込及び消去が可能である（特開２００２−２８９７１０号公報参照）。

また、薄いトンネル絶縁膜に挟まれたエネルギー障壁層として、多数のトラップ準位を有する層を用いることもできる。その構造を図９に示す。エネルギー障壁層３１以外の基本的な構造は、図１（ｃ）の構造と同様である。この場合、エネルギー障壁層３１中のトラップ準位と、チャネル半導体の伝導帯の下端とのエネルギー差によって充放電が遮られる。このエネルギー差を越える適当な書込及び消去電圧を印加することで、高速の書込及び消去が可能である（例えば、特開２０００−８１５００号公報参照）。このように、エネルギー障壁層として、微粒子層の代わりに、多数のトラップ準位を有する層を用いた場合にも、すでに述べた効果と同様の効果が得られる。すなわち、ソース及びドレイン間のパーコレーションリークを抑制することができる。

また、薄いトンネル絶縁膜に挟まれたエネルギー障壁層３１（図９参照）として、伝導帯の下端のエネルギーがチャネル半導体のそれよりも高い絶縁層を用いることもできる。この場合も、エネルギー障壁層３１以外の基本的な構造は、図１（ｃ）の構造と同様である。この構造では、絶縁層（エネルギー障壁層３１）の伝導帯の下端のエネルギーと、チャネル半導体の伝導帯の下端のエネルギーとのエネルギー差によって充放電が遮られる。このエネルギー差を越える適当な書込及び消去電圧を印加することで、高速の書込及び消去が可能である。このように、エネルギー障壁層として、微粒子層の代わりに、上記絶縁層を用いた場合にも、すでに述べた効果と同様の効果が得られる。すなわち、ソース及びドレイン間のパーコレーションリークを抑制することができる。

なお、図１（ｃ）及び図９では、電荷蓄積部１５上に制御絶縁膜１６が形成され、制御絶縁膜１６上にエネルギー障壁の高さを制御する制御電極１７が形成されている。すなわち、制御電極１７は電荷蓄積部１５上に間接的に形成されている。しかしながら、制御絶縁膜１６を形成せずに、電荷蓄積部１５上に直接的に制御電極１７を形成するようにしてもよい。

また、上述した各実施形態では、書込及び消去電界が５．５ＭＶ／ｃｍ以下であることが好ましいとした。これは、図５に示した注入エネルギーＥinが、Ｓｉバンドギャップ１．１ｅＶ以下であることが、酸化膜の劣化防止に好ましいからである。しかしながら、必要とされる書込消去サイクル耐性を満たせば、書込及び消去電界が５．５ＭＶ／ｃｍを上回ってもよい。この場合、書込及び消去電界が５．５ＭＶ／ｃｍである場合よりも注入情報電子数が多くなる。したがって、好ましい過剰Ｓｉ原子の条件を満たしていれば、パーコレーションリークを抑制可能な情報電子密度を、１０年以上維持することができる。

また、上述した各実施形態において、微粒子層に含まれる全てのＳｉ微粒子がクーロンブロッケイド条件を満たしている必要はない。アモルファスＳｉや、クーロンブロッケイド条件を満たさない大きなＳｉ結晶が、微粒子層に含まれていてもよい。クーロンブロッケイド条件を満たすＳｉ微結晶が、１×１０¹²ｃｍ^-2以上（より望ましくは２×１０¹²ｃｍ^-2以上）の面密度で微粒子層中に含まれて入ればよい。この場合にも、パーコレーションリークを抑制することが可能である。

また、上述した各実施形態では、薄いトンネル絶縁膜に挟まれた導電性微粒子が１つのメモリ素子に対して複数設けられていたが、１つのメモリ素子に対して少なくとも１つの導電性微粒子が設けられていればよい。

また、上述した各実施形態では、微粒子層が２つのトンネル絶縁膜に挟まれた二重トンネル接合であったが、微粒子層とトンネル絶縁膜とを交互に積層した多重トンネル接合とし、この多重トンネル接合を介して充放電を行うようにしてもよい。

また、上述した各実施形態では、浮遊ゲート（電荷蓄積部）への情報電荷の供給源は半導体基板表面のチャネルであったが、制御ゲート電極のｎ⁺シリコンを情報電荷の供給源としてもよい。

また、上述した各実施形態では、Ｎ型ＭＯＳＦＥＴに基づく浮遊ゲートメモリについて説明したが、Ｐ型ＭＯＳＦＥＴに基づく浮遊ゲートメモリについても、同様の構成を適用することができる。例えば、正孔に対するトンネル酸化膜のトンネル抵抗値や、Ｓｉ微粒子の障壁ΔＥを、Ｎ型ＭＯＳＦＥＴの場合と同じ値になるよう調整すればよい。

また、上述した各実施形態では、浮遊ゲート（電荷蓄積部）にＳｉリッチなシリコン窒化膜、シリコン酸化膜或いはシリコン酸窒化膜を用いているが、それらにＳｉ、Ｏ及びＮ以外の元素（例えばメタル）が含有された絶縁膜を用いてもよい。このような場合にも、１原子当たりのＳｉダングリングボンド数が上述した範囲内であれば、上述した各実施形態と同様の効果が期待できる。

このような絶縁膜を、Ｓｉ_Y（ＳｉＯ₂)_X（Ｓｉ₃Ｎ₄）_1-X Ｍ_Z（ただし、ＭはＳｉ、Ｏ及びＮ以外の少なくとも１種類以上の元素、０≦Ｘ≦１、Ｙ＞０、Ｚ≧０）と表す。この場合、
［２×２Ｘ／（４−２Ｘ）＋（４−４Ｘ）／（４−２Ｘ）］
×［Ｙ／（Ｙ＋７−４Ｘ＋Ｚ）］≧０．０１６
であることが望ましく、
［２×２Ｘ／（４−２Ｘ）＋（４−４Ｘ）／（４−２Ｘ）］
×［Ｙ／（Ｙ＋７−４Ｘ＋Ｚ）］≧０．０３７
であることがより望ましい。

上述した各実施形態では、１原子当たりのＳｉダングリングボンド数の望ましい下限から、過剰Ｓｉ含有率Ｙの望ましい下限を示した。以下、過剰Ｓｉ含有率Ｙの望ましい上限について説明する。

Ｓｉダングリングボンド数は、過剰Ｓｉ含有率Ｙが増加するにしたがって増大する。しかしながら、Ｙが増加しすぎると、Ｓｉ−Ｓｉ結合ネットワークが形成される。その結果、Ｓｉダングリングボンドどうしの再結合により、Ｓｉダングリングボンド数が減少し、十分な効果が得られなくなる。

Ｓｉリッチ窒化膜Ｓｉ_UＮ（ただし、Ｕ＞０．７５）では、Ｕ＝１／１．１＝０．９１程度になると、Ｓｉ−Ｓｉ再結合ネットワーク形成が顕著になってくる（例えば J. Robertson, 1994, Phil. Mag. B, vol.69, p-p 307-326）。Ｕ＝１／１．１の場合、１原子当たりの過剰Ｓｉ原子数は、（Ｕ−０．７５）／（Ｕ＋１）＝１／１２となる。つまり、１２原子当たり１個の過剰Ｓｉ原子が生じることになる。すなわち、Ｕ＝１／１．１となったときに、Ｓｉ−Ｓｉ結合ネットワークが形成され始め、Ｓｉダングリングボンド数はＳｉどうしの再結合によって減少する。したがって、Ｓｉを過剰にしすぎても、Ｓｉダングリングボンド数はそれほど増えなくなる。

Ｓｉ−Ｓｉ結合ネットワークの形成は、膜中にランダムに分布する過剰Ｓｉ原子どうしが出会う確率によって決まると考えられる。したがって、Ｓｉ−Ｓｉ結合ネットワークの形成は、窒化膜か酸化膜かによらず、１原子当たりの過剰Ｓｉ原子数で決まると考えられる。Ｓｉリッチな酸化膜Ｓｉ_vＯ（ただし、Ｖ＞０．５）の場合、１原子当たりの過剰Ｓｉ原子数を、（Ｖ−０．５）／（Ｖ＋１）＝１／１２とすると、Ｖ＝０．６４となる。したがって、Ｖ＝０．６４を境にして、Ｓｉ−Ｓｉ結合ネットワークが形成されはじめると考えられる。実際に、Ｖ＝１／１．５＝０．６７程度を境にして、Ｓｉ−Ｓｉ結合ネットワークが形成されはじめることが報告されている（例えば、E. Martinez et al., 1981, Phys. Rev. B, vol.24, pp.5718-5725）。

Ｓｉリッチ酸窒化膜Ｓｉ_Y（ＳｉＯ₂）_X（Ｓｉ₃Ｎ₄）_1-X Ｍ_Z（ただし、ＭはＳｉ、Ｏ及びＮ以外の少なくとも１種類以上の元素（例えばメタル元素）、０≦Ｘ≦１、Ｙ＞０、Ｚ≧０）では、１原子当たりの過剰Ｓｉ原子数Ｙ／（Ｙ＋７−４Ｘ＋Ｚ）＝１／１２を境にして、Ｓｉ−Ｓｉ結合ネットワークが形成され始める。その結果、Ｓｉどうしの再結合によってＳｉダングリングボンド数が減少し、十分な効果が得られなくなる。

以上のことから、１原子当たりの過剰Ｓｉ原子数の上限（第１の上限）は、１／１２となる。また、以下の観点から、１原子当たりの過剰Ｓｉ原子数の上限（第２の上限）を決めることができる。

例えば、Ｓｉリッチ窒化膜Ｓｉ_UＮの場合、組成比Ｕ＝Ｓｉ／Ｎ＝０．７８が望ましいＳｉダングリングボンド数の下限を与え、Ｕ＝Ｓｉ／Ｎ＝０．８２がさらに望ましい下限を与えることを、すでに説明した。つまり、Ｕの値が０．８程度である場合のＳｉダングリングボンド数以上であることが望ましい。Ｓｉリッチ窒化膜の電子スピン共鳴（ＥＳＲ）による、Ｓｉダングリングボンドに関するスピン密度の観察によれば（例えば、S. Hasegawa et al., 1991, Appl. Phys. Lett., Vol.58, pp.741-743、特にFIG.3）、Ｕ＝Ｓｉ／Ｎ＝２程度以下であれば、Ｕの値が０．８程度である場合のＳｉダングリングボンド密度を確保することができる。Ｕ＝２の場合、１原子当たりの過剰Ｓｉ原子数は、（Ｕ−０．７５）／（Ｕ＋１）＝５／１２である。したがって、１原子当たりの過剰Ｓｉ原子数の上限（第２の上限）は、５／１２となる。

Ｓｉリッチ酸窒化膜Ｓｉ_Y（ＳｉＯ₂）_X（Ｓｉ₃Ｎ₄）_1-X Ｍ_Z（ただし、ＭはＳｉ、Ｏ及びＮ以外の少なくとも１種類以上の元素（例えばメタル元素）、０≦Ｘ≦１、Ｙ＞０、Ｚ≧０）においても、１原子当たりの過剰Ｓｉ原子数Ｙ／（Ｙ＋７−４Ｘ＋Ｚ）の上限は、５／１２となる。

１原子当たりの過剰Ｓｉ原子数が５／１２を超えても、Ｓｉリッチ酸窒化膜を非常に低温で形成でき、かつメモリ形成工程を通して非常な低温を維持することが将来可能になれば、Ｓｉ−Ｓｉ結合を非平衡状態にすることが可能である。この場合、Ｓｉどうしの再結合によるＳｉダングリングボンドの減少を抑えることが可能となる。したがって、望ましいＳｉダングリングボンド数の下限以上を確保できる可能性がある。

また、Ｓｉ_Y（ＳｉＯ₂）_X（Ｓｉ₃Ｎ₄）_1-X Ｍ_Z（ただし、ＭはＳｉ、Ｏ及びＮ以外の少なくとも１種類以上の元素、０≦Ｘ≦１、Ｙ＞０、Ｚ≧０）では、１原子当たりの過剰Ｓｉ原子数が５／１２を超えても、適当な元素Ｍを選択すれば、Ｓｉ−Ｓｉ結合状態に影響を及ぼすことができる。その結果、Ｓｉどうしの再結合によるＳｉダングリングボンドの減少を抑えることが可能となる。したがって、望ましいＳｉダングリングボンド数の下限以上を確保できる可能性がある。

１原子当たりの過剰Ｓｉ原子数が５／１２を超えると、Ｓｉの結晶化が生じやすくなる。その結果、浮遊ゲート内で情報電荷の横方向伝導が生じやすくなり、不揮発性の確保が難しくなるという、浮遊ゲートメモリの一般的な問題が生じる。例えば、Ｓｉリッチ窒化膜Ｓｉ_UＮ（ただし、Ｕ＞０．７５）では、Ｕ＝１００／１８であると、７００℃で加熱を行っても結晶化しない（H.P. Lobl et al., 1998, Thin Solid Films, vol.317, pp.153-156 ）。Ｓｉプロセスでは、浮遊ゲート形成後の長時間高温工程として、７００℃程度のＬＰＣＶＤ工程がある。Ｕを１００／１８以下、つまり１原子当たりの過剰Ｓｉ原子数（Ｕ−０．７５）／（Ｕ＋１）を０．７３以下にすれば、７００℃でも結晶化が起こらない。そのため、横方向伝導による電荷保持特性の劣化を防止することができる。したがって、１原子当たりの過剰Ｓｉ原子数の上限（第３の上限）は、０．７３となる。

Ｓｉ_Y（ＳｉＯ₂）_X（Ｓｉ₃Ｎ₄）_1-X Ｍ_Z（ただし、ＭはＳｉ、Ｏ及びＮ以外の少なくとも１種類以上の元素、０≦Ｘ≦１、Ｙ＞０、Ｚ≧０）においても、１原子当たりの過剰Ｓｉ原子数Ｙ／（Ｙ＋７−４Ｘ＋Ｚ）を０．７３以下にすれば、７００℃での結晶化が抑制され、電荷保持特性の劣化を防止することが可能である。

なお、浮遊ゲート層の厚さが５ｎｍ以下であれば、Ｓｉ原子のみで形成されたアモルファスＳｉでも、７００℃の加熱処理で結晶化しない（P.D. Persans et al., 1988, J. of Non-Crystalline Solids, Vol.102, pp.130-135）。したがって、１原子当たりの過剰Ｓｉ原子数が０．７３よりも多くても、横方向伝導による電荷保持特性の劣化を防止することが可能である。

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。

本発明の第１〜第３の実施形態に係る不揮発性半導体記憶装置の製造工程を模式的に示した断面図である。 ソース及びドレイン間のパーコレーションリークの発生原因について示した図である。 従来技術に係り、トラップ電子密度の保持特性について示した図である。 本発明の実施形態に係り、トラップ電子密度の保持特性について示した図である。 トンネル酸化膜の劣化機構を示すためのエネルギーバンド図である。 １０年後のトラップ電子密度の書き込み／消去時間依存性について、本実施形態と従来技術とを対比して示した図である。 １原子当たりのＳｉダングリングボンド数に対する１０年後のトラップ電子密度を示した図である。 １原子当たりのＳｉダングリングボンド数に対する１０年後のトラップ電子密度を示した図である。 本発明の第１〜第３の実施形態に係る不揮発性半導体記憶装置の変更例を模式的に示した断面図である。

符号の説明

１１…シリコン基板 １２…トンネル絶縁膜
１３…微粒子層 １３ａ…導電性微粒子
１４…トンネル絶縁膜 １５…電荷蓄積部
１６…制御絶縁膜 １７…制御ゲート電極
１８…不純物拡散層 ２１…トラップ電子
３１…エネルギー障壁層

Claims (23)

1. ソース領域、ドレイン領域及び前記ソース領域とドレイン領域に挟まれたチャネル領域を有する半導体領域と、
   前記チャネル領域上に形成された第１のトンネル絶縁膜と、
   前記第１のトンネル絶縁膜上に形成され、エネルギー障壁を有する障壁層と、
   前記障壁層上に形成された第２のトンネル絶縁膜と、
   前記第２のトンネル絶縁膜上に形成され、Ｓｉ_Y（ＳｉＯ₂)_X（Ｓｉ₃Ｎ₄）_1-X Ｍ_Z（ただし、ＭはＳｉ、Ｏ及びＮ以外の元素、０≦Ｘ≦１、Ｙ＞０、Ｚ≧０）で表される絶縁膜を具備する電荷蓄積部と、
   前記電荷蓄積部上に形成され、前記エネルギー障壁の高さを制御する制御電極と、
   を備えたことを特徴とする半導体装置。
2. 前記Ｘ、Ｙ及びＺは、
   ［２×２Ｘ／（４−２Ｘ）＋（４−４Ｘ）／（４−２Ｘ）］
   ×［Ｙ／（Ｙ＋７−４Ｘ＋Ｚ）］≧０．０１６
   なる関係を満たしている
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記Ｘ、Ｙ及びＺは、
   ［２×２Ｘ／（４−２Ｘ）＋（４−４Ｘ）／（４−２Ｘ）］
   ×［Ｙ／（Ｙ＋７−４Ｘ＋Ｚ）］≧０．０３７
   なる関係を満たしている
   ことを特徴とする請求項１に記載の半導体装置。
4. 前記電荷蓄積部を形成する絶縁膜は、Ｓｉ_Y（ＳｉＯ₂)_X（Ｓｉ₃Ｎ₄）_1-X （ただし、０＜Ｘ＜１、Ｙ＞０）で表されるシリコン酸窒化膜である
   ことを特徴とする請求項１に記載の半導体装置。
5. 前記Ｘ及びＹは、
   ［２×２Ｘ／（４−２Ｘ）＋（４−４Ｘ）／（４−２Ｘ）］
   ×［Ｙ／（Ｙ＋７−４Ｘ）］≧０．０１６
   なる関係を満たしている
   ことを特徴とする請求項４に記載の半導体装置。
6. 前記Ｘ及びＹは、
   ［２×２Ｘ／（４−２Ｘ）＋（４−４Ｘ）／（４−２Ｘ）］
   ×［Ｙ／（Ｙ＋７−４Ｘ）］≧０．０３７
   なる関係を満たしている
   ことを特徴とする請求項４に記載の半導体装置。
7. 前記電荷蓄積部を形成する絶縁膜は、Ｓｉ_UＮ（ただし、Ｕ＞０．７５）で表されるシリコン窒化膜である
   ことを特徴とする請求項１に記載の半導体装置。
8. 前記Ｕは、
   （Ｕ−０．７５）／（Ｕ＋１）≧０．０１６
   なる関係を満たしている
   ことを特徴とする請求項７に記載の半導体装置。
9. 前記Ｕは、
   （Ｕ−０．７５）／（Ｕ＋１）≧０．０３７
   なる関係を満たしている
   ことを特徴とする請求項７に記載の半導体装置。
10. 前記電荷蓄積部を形成する絶縁膜は、Ｓｉ_VＯ（ただし、Ｖ＞０．５）で表されるシリコン酸化膜である
    ことを特徴とする請求項１に記載の半導体装置。
11. 前記Ｖは、
    ２×（Ｖ−０．５）／（Ｖ＋１）≧０．０１６
    なる関係を満たしている
    ことを特徴とする請求項１０に記載の半導体装置。
12. 前記Ｖは、
    ２×（Ｖ−０．５）／（Ｖ＋１）≧０．０３７
    なる関係を満たしている
    ことを特徴とする請求項１０に記載の半導体装置。
13. 前記Ｘ、Ｙ及びＺは、
    Ｙ／（Ｙ＋７−４Ｘ＋Ｚ）≦０．７３
    なる関係を満たしている
    ことを特徴とする請求項１に記載の半導体装置。
14. 前記Ｘ、Ｙ及びＺは、
    Ｙ／（Ｙ＋７−４Ｘ＋Ｚ）≦５／１２
    なる関係を満たしている
    ことを特徴とする請求項１に記載の半導体装置。
15. 前記Ｘ、Ｙ及びＺは、
    Ｙ／（Ｙ＋７−４Ｘ＋Ｚ）≦１／１２
    なる関係を満たしている
    ことを特徴とする請求項１に記載の半導体装置。
16. 前記第１のトンネル絶縁膜及び第２のトンネル絶縁膜はそれぞれ、０．８ｎｍ以上で且つ３．０ｎｍ以下の膜厚を有するシリコン酸化膜である
    ことを特徴とする請求項１に記載の半導体装置。
17. 前記電荷蓄積部は５ｎｍ以下の膜厚を有する
    ことを特徴とする請求項１に記載の半導体装置。
18. 前記障壁層は、クーロンブロッケイド条件を満たす導電性微粒子を含んだ微粒子層で形成されている
    ことを特徴とする請求項１に記載の半導体装置。
19. 前記導電性微粒子は、０．４ｎｍ以上且つ１５ｎｍ以下の粒径を有するシリコン微粒子である
    ことを特徴とする請求項１８に記載の半導体装置。
20. 前記微粒子層に含まれる導電性微粒子の密度は、１×１０¹²ｃｍ^-2以上である
    ことを特徴とする請求項１８に記載の半導体装置。
21. 前記微粒子層に含まれる導電性微粒子の密度は、２×１０¹²ｃｍ^-2以上である
    ことを特徴とする請求項１８に記載の半導体装置。
22. 前記障壁層は、トラップ準位を有する層で形成されている
    ことを特徴とする請求項１に記載の半導体装置。
23. 前記障壁層は絶縁層で形成され、前記絶縁層の伝導帯の下端のエネルギーは前記チャネル領域のそれよりも高い
    ことを特徴とする請求項１に記載の半導体装置。

Images