TWI536505B - 不揮發性半導體記憶裝置、不揮發性半導體記憶裝置之製造方法、及製造裝置 - Google Patents

不揮發性半導體記憶裝置、不揮發性半導體記憶裝置之製造方法、及製造裝置 Download PDF

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Description

不揮發性半導體記憶裝置、不揮發性半導體記憶裝置之製造方法、及製造裝置 [相關申請案]
本申請案享有以美國臨時專利申請案61/876,402號(申請日：2013年9月11日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
一般而言，實施形態係關於一種不揮發性半導體記憶裝置、不揮發性半導體記憶裝置之製造方法、及製造裝置。
不揮發性半導體記憶裝置係例如於半導體基板上設置穿隧絕緣膜，於穿隧絕緣膜上設置浮動閘極層，於浮動閘極層上設置區塊絕緣膜，且於區塊絕緣膜上設置閘極電極。
就寫入特性之觀點而言，較理想為自半導體基板經由穿隧絕緣膜將電子注入至浮動閘極層之電子注入效率較高。另一方面，就電荷保持特性之觀點而言，較理想為儲存在浮動閘極層之電子儘可能不經由穿隧絕緣膜流向半導體基板。業界正尋求具備如此之兩種特性之不揮發性半導體記憶裝置。
本發明之實施形態提供一種具有優異之寫入特性及電荷保持特性之不揮發性半導體記憶裝置、其製造方法及製造裝置。
實施形態之不揮發性半導體記憶裝置包括：半導體層；第1絕緣膜，其設置於上述半導體層上；浮動閘極層，其設置於上述第1絕緣膜上；第2絕緣膜，其設置於上述浮動閘極層上；及閘極電極，其設置於上述第2絕緣膜上。上述第1絕緣膜包含矽、氧及碳，自上述半導體層之側朝向上述浮動閘極層之側之方向上的上述碳之濃度於上述半導體層與上述浮動閘極層之間具有最大值，且上述最大值位於較上述浮動閘極層之側更靠上述半導體層之側。
1‧‧‧不揮發性半導體記憶裝置
10‧‧‧半導體層
20‧‧‧閘極絕緣膜
20A‧‧‧閘極絕緣膜
20B‧‧‧閘極絕緣膜
20C‧‧‧閘極絕緣膜
20D‧‧‧閘極絕緣膜
20E‧‧‧閘極絕緣膜
21‧‧‧含氧化矽層
21a‧‧‧第1部分
21b‧‧‧第2部分
22‧‧‧含非晶矽層
23‧‧‧含氧化矽層
23a‧‧‧第1部分
23b‧‧‧第2部分
24‧‧‧含氧化矽層
24a‧‧‧第1部分
24b‧‧‧第2部分
25‧‧‧含氧化矽層
25a‧‧‧第1部分
25b‧‧‧第2部分
30‧‧‧浮動閘極層
40‧‧‧閘極絕緣膜
60‧‧‧閘極電極
100‧‧‧製造裝置
101‧‧‧加載互鎖真空室
102‧‧‧搬送室
103‧‧‧第1成膜室
104‧‧‧第2成膜室
105‧‧‧加熱室
106‧‧‧控制裝置
a‧‧‧點
A‧‧‧箭頭
A‧‧‧能帶
b‧‧‧點
B‧‧‧能帶
C‧‧‧能帶
D‧‧‧能帶
G‧‧‧閘極電極
GL1‧‧‧距離
GL2‧‧‧距離
P1‧‧‧波峰
P2‧‧‧波峰
P3‧‧‧波峰
P4‧‧‧波峰
圖1A係表示第1實施形態之不揮發性半導體記憶裝置之模式性剖面圖，圖1B係表示第1實施形態之不揮發性半導體記憶裝置之絕緣層中的碳及氮之濃度分佈之圖。
圖2A~圖2D係表示第1實施形態之不揮發性半導體記憶裝置之製造過程的模式性剖面圖。
圖3係表示製造第1實施形態之不揮發性半導體記憶裝置之製造裝置的模式圖。
圖4A係表示閘極電極周圍之電力線之圖，圖4B係表示相鄰之閘極電極間之距離與浮動閘極層之電位之關係的圖。
圖5係表示電場強度與漏電流之關係之圖。
圖6A係表示折射率與介電常數之關係、折射率與閘極絕緣膜及半導體層之能量障壁之偏移之關係的圖，圖6B係表示閘極絕緣膜與半導體層之接合之圖。
圖7A~圖7B係表示第1例之不揮發性半導體記憶裝置之製造過程之模式性剖面圖。
圖8A~圖8C係表示第2例之不揮發性半導體記憶裝置之製造過程 之模式性剖面圖。
圖9係表示閘極電極之電位與在閘極絕緣膜中流通之漏電流之關係之圖。
圖10係表示寫入電壓與閾值電壓之關係之圖。
圖11係表示電荷保持特性之比較之圖。
圖12A係表示閘極絕緣膜中之電場強度與漏電流之關係之圖，圖12B係根據圖12A所示之閘極絕緣膜中之電場強度與漏電流之關係導入的閘極絕緣膜之能帶模型。
圖13係第1實施形態之閘極絕緣膜之SIMS分佈。
圖14A係第1例之閘極絕緣膜之SIMS分佈，圖14B係第2例之閘極絕緣膜之SIMS分佈。
圖15A係第1實施形態之閘極絕緣膜之能帶模型，圖15B係第2例之閘極絕緣膜之能帶模型。
圖16A係第1實施形態之應力試驗結果，圖16B係第2例之應力試驗結果。
圖17係表示閘極絕緣膜之膜厚與電子障壁之差之關係的圖。
圖18A~圖18D係表示第2實施形態之不揮發性半導體記憶裝置之製造過程的模式性剖面圖。
以下，一面參照圖式一面對實施形態進行說明。於以下之說明中，對相同構件標註相同符號，對於已說明過一次之構件適當省略其說明。
(第1實施形態)
圖1A係表示第1實施形態之不揮發性半導體記憶裝置之模式性剖面圖，圖1B係表示第1實施形態之不揮發性半導體記憶裝置之絕緣層中的碳及氮之濃度分佈之圖。
於圖1A所示之不揮發性半導體記憶裝置1中，於半導體層10上設置有閘極絕緣膜20A(第1絕緣膜)。閘極絕緣膜20A可使電荷(例如電子)在半導體層10與浮動閘極層30之間穿隧通過。於閘極絕緣膜20A上設置有浮動閘極層30。浮動閘極層30可儲存自半導體層10經由閘極絕緣膜20A而穿隧通過之電荷。於浮動閘極層30上設置有閘極絕緣膜40(第2絕緣膜)。於閘極絕緣膜40上設置有閘極電極60。閘極電極60係作為對浮動閘極層30寫入電荷、或讀入浮動閘極層30中所寫入之電荷的控制閘極電極而發揮功能。
又，將包含半導體層10、閘極絕緣膜20A、浮動閘極層30、閘極絕緣膜40及閘極電極60之單元稱為記憶單元。
半導體層10之材料例如為矽結晶。閘極絕緣膜20A例如含有矽(Si)、氧(O)、碳(C)及氮(N)。例如，閘極絕緣膜20A包含氧化矽(SiO2)，且於該氧化矽中含有碳或氮。又，浮動閘極層30之材料為多晶矽(poly-Si)等。
閘極絕緣膜40例如既可為單層之氧化矽膜或氮化矽膜，亦可為積層氧化矽膜或氮化矽膜中之任一者而成之膜。例如，閘極絕緣膜40亦可為所謂之ONO膜(Silicon Oxide Film/Silicon Nitride Film/Silicon Oxide Film，氧化矽膜/氮化矽膜/氧化矽膜)。閘極電極60之材料例如為鎢、氮化鎢等。
又，如圖1B所示，自半導體層10之側朝向浮動閘極層30之側之方向(自點a朝向點b之方向)上的碳(C)之濃度於半導體層10與浮動閘極層30之間具有最大值。亦即，自半導體層10之側朝向浮動閘極層30之側之方向(自點a朝向點b之方向)上的碳(C)之濃度分佈係於半導體層10與浮動閘極層30之間具有成為最大值之波峰P1。濃度分佈中之波峰P1位於較浮動閘極層30之側更靠半導體層10之側。又，此種波峰之數量為1個。波峰P1之位置處之碳濃度例如為1×1019(atoms/cm3)以上。
又，自半導體層10之側朝向浮動閘極層30之側之方向上的氮(N)之濃度分佈係於半導體層10與浮動閘極層30之間具有最大值。亦即，自半導體層10之側朝向浮動閘極層30之側之方向上的氮(N)之濃度分佈於半導體層10與浮動閘極層30之間具有成為最大值之波峰P2。該濃度分佈中之波峰P2位於較浮動閘極層30之側更靠半導體層10之側。
圖2A~圖2D係表示第1實施形態之不揮發性半導體記憶裝置之製造過程的模式性剖面圖。
首先，準備圖2A所示之半導體層10(例如半導體晶圓)。對於該半導體層10之表面，亦可實施稀氫氟酸(DHF，Dilute Hydrofluoric Acid)處理以去除自然氧化膜。
其次，如圖2B所示，藉由CVD(Chemical Vapor Deposition，化學氣相沈積)於半導體層10上形成含有碳及氮之含氧化矽層21(第1含氧化矽層)。例如，作為原料氣體，使用SiH4作為含有矽之氣體。此外，使用C2H4(乙烯)或C2H2(乙炔)作為含有碳之氣體，使用NH3(氨)作為含有氮之氣體。又，成膜溫度為300℃。
此處，藉由根據成膜時間適當變更各原料氣體之濃度比，而於含氧化矽層21之深度方向上對碳濃度或氮濃度設置梯度。含氧化矽層21之膜厚為1.5nm。
繼而，藉由CVD於含氧化矽層21上形成含非晶矽層22。例如使用Si2H6作為原料氣體。含非晶矽層22之膜厚例如為2nm。環境氣壓例如為1torr。
繼而，如圖2C所示，於含氧氣體(例如水蒸氣)之環境下，以例如750℃以下之溫度(例如600℃)對半導體層10、含氧化矽層21及含非晶矽層22進行加熱。環境氣壓例如為1torr。
藉由該加熱，含非晶矽層22轉變為含氧化矽層23(第2含氧化矽層)。
實際上，藉由該加熱，除了使含非晶矽層22氧化以外，還於半導體層10與含氧化矽層21之間、含氧化矽層21與含氧化矽層23之間產生矽、氧之相互擴散。因此，於圖2C中表示出含氧化矽層21包括半導體層10側之第1部分21a與含氧化矽層23側之第2部分21b之情況。第1部分21a與第2部分21b雖然組成比有所不同，但第1部分21a及第2部分21b均為含氧化矽層。
又，含氧化矽層23包括含氧化矽層21側之第1部分23a、及於600℃之溫度下未充分進行氧化之第2部分23b。若於存在第2部分23b之狀態下形成記憶單元，則會於第2部分23b中形成優先產生電子陷阱之較淺之能階(電洞過剩區域)，而對記憶單元之動作特性造成不良影響。
因此，於第1實施形態中，實施第2次氧化加熱處理。
例如，如圖2D所示，以較750℃以下之溫度高之溫度再次對半導體層10、含氧化矽層21及含氧化矽層23進行氧化加熱。
例如，於含氧氣體(例如水蒸氣)之環境下，以較750℃以下之溫度高之溫度對半導體層10、含氧化矽層21及含氧化矽層23進行加熱。較750℃以下之溫度高之溫度例如為850℃以上、950℃以下之溫度。
例如，於第1實施形態中，以900℃之溫度，於含氧氣體之環境下對半導體層10、含氧化矽層21及含氧化矽層23進行加熱。
藉此，形成具有含氧化矽層21及含氧化矽層23之閘極絕緣膜20A。此後，於閘極絕緣膜20A上形成浮動閘極層30、閘極絕緣膜40及閘極電極60(圖1A)。
圖3係表示製造第1實施形態之不揮發性半導體記憶裝置之製造裝置的模式圖。
製造裝置100包括加載互鎖真空室101、搬送室102、第1成膜室103、第2成膜室104、加熱室105及控制裝置106。
於加載互鎖真空室101中進行半導體晶圓等半導體層10之取放。藉由設置於搬送室102內之搬送臂(未圖示)將半導體層10搬送至加載互鎖真空室101、第1成膜室103、第2成膜室104及加熱室105之各者。
於第1成膜室103中，可於半導體層10上形成含有碳及氮之含氧化矽層21。於第2成膜室104中，可於含氧化矽層21上形成含非晶矽層22。於加熱室105中，可於含氧氣體之環境下對半導體層10、含氧化矽層21及含非晶矽層22進行加熱。又，藉由控制裝置106，可將加熱室105中之溫度控制為750℃以下之溫度，或控制為較750℃以下之溫度高之溫度。於製造裝置100中，為了調整含氧化矽層21中之碳濃度或氮濃度，而獨立地設置第1成膜室103、第2成膜室104及加熱室105之各者。
控制部106可進行如下控制：使得於第1成膜室103中於半導體層10上形成含有碳及氮之含氧化矽層21，於成膜室104中於含氧化矽層21上形成含非晶矽層22，於加熱室105中在含氧氣體之環境下以第1溫度對半導體層10、含氧化矽層21及含非晶矽層22進行加熱，其後，以高於第1溫度之第2溫度進行加熱。
於控制部106中，在電腦中儲存有可執行如下操作之程式：於第1成膜室103中，於半導體層10上形成含有碳及氮之含氧化矽層21，於成膜室104中，於含氧化矽層21上形成含非晶矽層22，於加熱室105中，在含氧氣體之環境下以第1溫度對半導體層10、含氧化矽層21及含非晶矽層22進行加熱，其後，以高於第1溫度之第2溫度進行加熱。該程式亦可記錄於媒體。
於對包含閘極絕緣膜20A之不揮發性半導體記憶裝置1之作用效果進行說明之前，先對使用氧化矽而非所謂之high-k(高介電常數)材料作為閘極絕緣膜20A之材料的原因進行說明。
圖4A係表示閘極電極周圍之電力線之圖，圖4B係表示相鄰之閘 極電極間之距離與浮動閘極層之電位之關係的圖。
於圖4A中表示有2個相鄰之閘極電極G、閘極絕緣膜20及半導體層10，且表示有閘極電極G周圍之電力線與電場強度。此處，顏色越深，表示電場強度越強。閘極絕緣膜20為氧化矽膜。
圖4A之左側之相鄰之閘極電極G間之距離GL1為10nm，右側之相鄰之閘極電極G間之距離GL2為24nm。再者，亦可將相鄰之閘極電極間之距離稱為閘極長度。
由圖4A可知，於半導體層10之表面，在閘極電極G之端附近存在電場變弱之部位。於圖4A中，由以箭頭A表示之虛線包圍電場較弱之位置。又，該以虛線包圍之部分之佔有率係閘極長度變得越短則越高。其係指：閘極長度變得越短，亦即，微細化越發展，則於閘極絕緣膜20中流通之穿隧電流之密度變得越小。
圖4B之橫軸為閘極長度(nm)，縱軸為浮動閘極層之電位(V)。
由於閘極長度變得越短，則於閘極絕緣膜20中流通之穿隧電流密度變得越小，因此閘極長度變得越短，則需要越高之寫入電位(程式電位)。
例如，於寫入時，於閘極長度GL2為24(nm)時，作為浮動閘極層30之電位(V)需要10.5(V)，相對於此，於閘極長度GL1為10(nm)時，作為浮動閘極層30之電位(V)需要11.2(V)。若將該電位差換算成閘極電極G之寫入電位，則為1.1(V)之差。亦即，閘極長度變得越短，則需要越高之寫入電位。
作為避免該情況之對策，首先，有更薄地形成閘極絕緣膜20(氧化矽膜)之對策。若更薄地形成閘極絕緣膜20，則可增強閘極電極G之端附近之電場強度。
然而，就耐壓及耐漏電流之觀點而言，難以使氧化矽膜變薄。因此，作為閘極絕緣膜20之材料，使用high-k材料較為有利。
圖5係表示電場強度與漏電流之關係之圖。
圖5之橫軸為施加至閘極絕緣膜之電場強度E(MV/cm)，縱軸為漏電流J(A/cm2)。此處，將J=1×10-2(A/cm2)設為擊穿電流(breakdown current)。
圖中表示SiO2膜、HfAlSiO膜、LaAlSiO膜等high-k膜、AlOx膜之與電場強度漏電流之關係。
如圖5所示，SiO2膜雖具有約10(MV/cm)之耐受電壓，但若達到10(MV/cm)以上之電場強度，則有可能受到破壞。另一方面，HfAlSiO膜、LaAlSiO膜等high-k膜與SiO2膜相比，耐受電壓提高(例如15(MV/cm)以上)。
然而，可知即便於20(MV/cm)以下，high-k膜之漏電流與SiO2膜亦無顯著差異。認為其原因在於，high-k膜於膜中存在氧缺失(oxygen deficiency)，從而因膜中之固定電荷之影響而導致形成電荷之陷阱點。
又，於AlOx膜中，與SiO2膜相比耐受電壓提高。然而，Al離子於氧化膜中之擴散係數較大。因此，就不揮發性半導體記憶裝置之特性而言，將AlOx膜形成於半導體層10上較不佳。
圖6A係表示折射率與介電常數之關係、折射率與閘極絕緣膜及半導體層之能量障壁之偏移之關係的圖，圖6B係表示閘極絕緣膜與半導體層之接合之圖。
圖6之橫軸為相對介電常數ε(∞)(折射率(n2))，左縱軸為介電常數ε(0)，右縱軸係表示與閘極絕緣膜20及半導體層10之能量障壁(電子障壁)(eV)之偏移之關係的圖。
此處，於導入圖6之結果之模型中，導入high-k膜作為閘極絕緣膜20。由於該high-k膜中含有Hf等金屬，故而將閘極絕緣膜20假定為傳導帶，從而假定於半導體層10與閘極絕緣膜20之間形成有肖特基障 壁(Schottky barrier)。
如圖6所示，根據相對介電常數與能量障壁之偏移之關係，相對介電常數ε(∞)越高，則偏移量變得越小。亦即，意指相對介電常數ε(∞)變得越高，則由半導體層10與閘極絕緣膜20之間之界面能階引起之漏電流越增大。
另一方面，於記憶體特性方面，作為半導體層10與閘極絕緣膜20之間之能量障壁(eV)，假定為必需2eV以上。如此一來，根據圖6之結果，介電常數ε(0)必須設為ε(0)<20。亦即，意指若滿足能量障壁(eV)為2eV以上、且介電常數ε(0)為ε(0)<20之條件，則亦可不使用high-k材料作為閘極絕緣膜20。
根據以上可知，即便使用包含氧化矽之材料而非high-k材料作為閘極絕緣膜20之材料，亦充分地作為穿隧絕緣膜而發揮功能。
於對不揮發性半導體記憶裝置1之作用效果進行具體說明之前，先對其他實施例之不揮發性半導體記憶裝置之製造方法進行說明。
圖7A~圖7B係表示第1例之不揮發性半導體記憶裝置之製造過程的模式性剖面圖。
於第1例中，例如，準備圖7A所示之半導體層10。對於該半導體層10之表面，亦可實施稀氫氟酸處理以去除自然氧化膜。
其次，如圖7B所示，於含氧氣體(例如水蒸氣)之環境下，以例如750℃以下之溫度對半導體層10進行加熱。藉由該加熱，使半導體層10之上層轉變為包含氧化矽之閘極絕緣膜20B。此後，於閘極絕緣膜20B上形成浮動閘極層30、閘極絕緣膜40及閘極電極60，從而形成記憶單元。
圖8A~圖8C係表示第2例之不揮發性半導體記憶裝置之製造過程的模式性剖面圖。
於第2例中，準備圖8A所示之半導體層10。對於該半導體層10之 表面，亦可實施稀氫氟酸(DHF)處理以去除自然氧化膜。
其次，如圖8B所示，藉由CVD於半導體層10上形成含氧化矽層24。於第2例中，不使用含有碳之氣體及含有氮之氣體作為原料氣體。又，成膜溫度為400℃。含氧化矽層24之膜厚為1nm。
繼而，藉由CVD於含氧化矽層24上形成含非晶矽層22。作為原料氣體，例如使用Si2H6。含非晶矽層22之膜厚為2nm。環境氣壓例如為1torr。
繼而，如圖8C所示，於含氧氣體(例如水蒸氣)之環境下，以例如600℃對半導體層10、含氧化矽層24及含非晶矽層22進行加熱。環境氣壓例如為1torr。
藉由該加熱，含非晶矽層22轉變為含氧化矽層23。
實際上，藉由該加熱，除了使含非晶矽層22氧化以外，還於半導體層10與含氧化矽層24之間、含氧化矽層24與含氧化矽層23之間產生矽、氧之相互擴散。因此，於圖8C中表示出含氧化矽層24包括半導體層10側之第1部分24a與含氧化矽層23側之第2部分24b之情況。第1部分24a及第2部分24b均為含氧化矽層。
又，含氧化矽層23包括含氧化矽層24側之第1部分23a、及於600℃下未充分進行氧化之第2部分23b。於第2例中，此後不實施如第1實施形態中所執行之第2次加熱處理。藉此，形成具有含氧化矽層24及含氧化矽層23之閘極絕緣膜20C。此後，於閘極絕緣膜20C上形成浮動閘極層30、閘極絕緣膜40及閘極電極60，從而形成記憶單元。
再者，除了導入第1、第2例以外，還導入第3例。
於第3例中，經過第2例之製程後，於真空中、以1000℃之溫度將半導體層10、含氧化矽層24及含氧化矽層23加熱10秒鐘。於第3例中，不於含氧氣體環境下進行第2次加熱處理，而於真空中對半導體層10、含氧化矽層24及含氧化矽層23進行加熱。將藉由第3例之製程 而形成之閘極絕緣膜設為閘極絕緣膜20D。
對第1實施形態之不揮發性半導體記憶裝置1之作用效果進行具體說明。
圖9係表示閘極電極之電位與在閘極絕緣膜中流通之漏電流之關係的圖。
圖9之橫軸為閘極電極G之電壓(V)，縱軸表示於閘極絕緣膜20A~20D中流通之漏電流(A/cm2)。
如圖9所示，當使閘極電極G與半導體層10之間之電壓(V)自0(V)逐漸上升時，於該電壓(V)中存在閘極絕緣膜中之漏電流急遽地上升之FN(Function，功能)區域。又，將漏電流於FN區域上升時之漏電流稱為FN電流。
亦即，藉由獲得FN電流，可使電子(e)於閘極絕緣膜中流通，且可將電子(e)自半導體層10經由閘極絕緣膜注入至浮動閘極層30。
由圖9可知，
於第1例中，於閘極電極G之電壓(V)為12~13(V)時，產生有FN電流。
於第2例中，於閘極電極G之電壓(V)為9~9.5(V)時，產生有FN電流。
於第3例中，於閘極電極G之電壓(V)為8~9(V)時，產生有FN電流。
於第1實施形態中，於閘極電極G之電壓(V)為9~10(V)時，產生有FN電流。
亦即，可知於第1例中，使FN電流產生之閘極電極G之電壓(V)最高，於其他第2例、第3例及第1實施形態中，使FN電流產生之閘極電極G之電壓(V)處於8~10(V)之範圍內。
亦即，可知根據第2例、第3例及第1實施形態，能夠藉由更低之 閘極電壓而實現向浮動閘極層之寫入。其中，第3例與第2例及第1實施形態相比，閘極絕緣膜之耐受電壓容易劣化，進而有漏電流增加之傾向。
圖10係表示寫入電壓與閾值電壓之關係之圖。
圖10之橫軸為寫入電壓(程式電壓)(V)，縱軸為讀入時之閘極電極之閾值電壓(Vth(V))。
由圖10可知，
於第1例中，寫入電壓(V)為16(V)時已能寫入至浮動閘極層，寫入電壓(V)為約28(V)以上時，閾值電壓(V)飽和。
於第2例中，寫入電壓(V)為16(V)時已能寫入至浮動閘極層，寫入電壓(V)為約20(V)以上時，閾值電壓(V)飽和。
於第3例中，寫入電壓(V)為16(V)時已能寫入至浮動閘極層，寫入電壓(V)為約21(V)以上時，閾值電壓(V)飽和。
相對於此，於第1實施形態中，寫入電壓(V)為16(V)時已能寫入至浮動閘極層，寫入電壓(V)為約22(V)以上時，閾值電壓(V)飽和。
圖10中之閾值電壓之飽和係指可將電子注入至浮動閘極層之電荷之飽和。亦即，藉由產生電荷之飽和之寫入電壓(V)而對浮動閘極層進行寫入，藉此，可獲得穩定之閾值電壓，從而難以產生讀入時之誤判。
可知第1實施形態、第2例及第3例與第1例相比，閾值電壓飽和之寫入電壓(V)低於第1例。
尤其是於第1實施形態中，飽和之閾值電壓(V)高於第1例、第2例及第3例。亦即，可知根據第1實施形態，與第1~第3例相比，閾值電壓(V)之設定範圍擴大。再者，可知於第3例中，寫入電壓(V)飽和之閾值電壓容易變動。
圖11係表示電荷保持特性之比較之圖。
於圖11中表示出於以閾值電壓(V)成為-3(V)、+3(V)、+5(V)及+7(V)之方式對第1實施形態及第1~3例之記憶單元進行寫入後，對各記憶單元實施劣化試驗之後之閾值電壓之變動(△Vth)的情況。此處，劣化試驗係如下試驗：例如，於在水蒸氣環境下將125℃、10小時之加熱設為1循環之情形時，將該循環重複3次。
由圖11可知，於第1~3例中，劣化試驗之後之閾值電壓之變動較大，相對於此，於第1實施形態中，劣化試驗之後之閾值電壓幾乎未產生變動。亦即，可知於第1實施形態中，即便經過劣化試驗，儲存在浮動閘極層之電子與第1~3例相比亦難以釋放至浮動閘極層外。
如此，可知於第1實施形態之閘極絕緣膜20A中，電子容易自半導體層10之側流向閘極電極之側，而電子不易自閘極電極之側流向半導體層10之側。
圖12A係表示閘極絕緣膜中之電場強度與漏電流之關係之圖，圖12B係根據圖12A所示之閘極絕緣膜中之電場強度與漏電流之關係而導入之閘極絕緣膜之能帶模型。
圖12A係第1實施形態之閘極絕緣膜20A之J-E曲線(Current vs.Electric Field Curve，電流密度-電場強度關係曲線)。橫軸為考慮了閘極絕緣膜之膜厚之實效電場強度(MV/cm)，縱軸為於閘極絕緣膜中流通之漏電流(A/cm2)。
當根據圖12A所示之J-E曲線而藉由模擬導入閘極絕緣膜20A之能帶模型時，如圖12B般。
圖12B所示之閘極絕緣膜20A成為複數層絕緣膜之積層結構。於閘極絕緣膜20A之介電常數方面，閘極絕緣膜20A與半導體層10接觸之界面上之介電常數低於與閘極電極60接觸之界面上之介電常數。而且，閘極電極60與半導體層10之間之介電常數為與半導體層10接觸之界面上之介電常數以上，且為與閘極電極60接觸之界面上之介電常數 以下。
具體而言，於能帶中，介電常數自閘極電極之側朝向半導體層10之側呈階梯狀降低，且電子障壁自閘極電極之側朝向半導體層10之側呈階梯狀變小。此處，閘極電極可替換為作為導電層之浮動閘極層。
若為此種模型，則與使用圖9~圖11所說明之閘極絕緣膜20A之效果一致。亦即，與如下事實一致：由於電子障壁自半導體層10之側朝向閘極電極之側呈階梯狀變大，故而電子容易自半導體層10之側流向閘極電極。又，由於在閘極絕緣膜20A與閘極電極之間形成有較高之電子障壁，故而電子不易自閘極電極之側流向半導體層10。
以下表示閘極絕緣膜之SIMS(Secondary Ion Mass Spectrometry，次級離子質譜分析)分佈。
圖13係第1實施形態之閘極絕緣膜之SIMS分佈。
SIMS評價用試樣係使用閘極電極60代替浮動閘極層30。評價用試樣之結構係半導體層10/閘極絕緣膜20A/閘極電極60之積層體。
於圖13中表示出自半導體層10朝向閘極電極60之方向上的矽(Si)、氧(O)、碳(C)、氮(N)及氟(F)之SIMS分佈。
如圖13所示，自半導體層10之側朝向閘極電極60之側之方向上的碳(C)之濃度分佈係於半導體層10與閘極電極60之間具有成為最大值之波峰P1。關於碳，例如考慮以碳氧化矽(SiOC)之形式導入至閘極絕緣膜20A內。
又，濃度分佈中之波峰P1位於較閘極電極60之側更靠半導體層10之側。又，波峰P1之數量為1個。波峰P1之位置處之碳濃度例如為1×1019(atoms/cm3)以上，例如，波峰P1之位置處之碳濃度為5×1019(atoms/cm3)。
自波峰P1起至閘極電極60側為止，碳濃度逐漸下降，閘極電極 60側之碳濃度變得低於1×1019(atoms/cm3)。
又，自半導體層10之側朝向閘極電極60之側之方向上的氮(N)之濃度分佈係於半導體層10與閘極電極60之間具有成為最大值之波峰P2。氮濃度為3×1018(atoms/cm3)以上，且該濃度分佈中之波峰P2位於較閘極電極60之側更靠半導體層10之側。又，波峰P2之數量為1個。波峰P2之位置處之氮濃度例如為1×1019(atoms/cm3)。
圖14A係第1例之閘極絕緣膜之SIMS分佈，圖14B係第2例之閘極絕緣膜之SIMS分佈。
如圖14A所示，於第1例中，於自半導體層10之側朝向閘極電極60之側之方向上，碳濃度及氮濃度均為1×1019(atoms/cm3)以下。又，第1例中無特有之波峰。
如圖14B所示，於第2例中，自半導體層10之側朝向閘極電極60之側之方向上的碳(C)之濃度分佈係於半導體層10與閘極電極60之間具有波峰P3與波峰P4。亦即，波峰之數量為2個。又，碳濃度於閘極絕緣膜20C內為1×1019(atoms/cm3)以上。
再者，於本實施形態中，所謂SIMS分析之波峰，定義如下。
例如，於以膜厚之深度(nm)為橫軸、以碳濃度或氮濃度(atoms/cm3)為縱軸而獲得濃度分佈之情形時，將該濃度分佈中，半峰全幅值具有膜厚d之三分之一以上的波形分佈線中之最大值設為波峰。例如，於實施形態中，於閘極絕緣膜20A之膜厚d為6nm時，將濃度分佈中，半峰全幅值具有2nm以上之波形分佈線中之最大值設為波峰。
因此，於濃度分佈線中，呈雜訊狀上下振動而形成之細小波峰於本實施形態中不包含於波峰。
例如，於圖13中，碳之濃度分佈自半導體層10之側朝向閘極電極60具有如下分佈。
例如，碳之濃度分佈係於深度8nm左右急遽地上升，暫時達到波峰P1。碳之濃度分佈有於經過波峰P1後逐漸下降之傾向。碳之濃度分佈於深度為16nm時顯示出呈雜訊狀上下振動之歷程，但根據上述適當情況，該情形並不包含於波峰。
因此，於圖13中，閘極絕緣膜中之碳之濃度分佈具有1個波峰P1。閘極絕緣膜中之氮之濃度分佈亦同樣地具有1個波峰P2。
相對於此，於圖14B中，碳之濃度分佈自半導體層10之側朝向閘極電極60具有如下分佈。
例如，碳之濃度分佈於深度為8nm左右時急遽地上升，暫時達到波峰P3。碳之濃度分佈於經過波峰P3後，其濃度下降，但當深度達到18nm時再次急遽地上升，並達到波峰P4。而且，碳之濃度分佈有經過波峰P4後下降之傾向。碳之濃度分佈雖然於波峰P3、P4附近顯示出呈雜訊狀上下振動之歷程，但根據上述適當情況，該情形並不包含於波峰。
因此，於圖14B中，閘極絕緣膜中之碳之濃度分佈具有2個波峰P3、P4。
圖15A係第1實施形態之閘極絕緣膜之能帶模型，圖15B係第2例之閘極絕緣膜之能帶模型。
於第1實施形態之閘極絕緣膜20A中，碳濃度之波峰為1個，相對於此，於第2例之閘極絕緣膜20C中，碳濃度之波峰為2個。
又，一般而言，有碳氧化矽(SiOC)之介電常數低於氧化矽(SiO2)之介電常數之傾向，且有碳氧化矽(SiOC)之能帶偏移小於氧化矽(SiO2)之能帶偏移之傾向。
將根據該等事實而導出之第1實施形態及第2例之閘極絕緣膜之能帶模型示於圖15A、B。關於圖15A，已表示於圖12B中。又，對階梯狀之各能帶標註有A、B、C、D之符號。
於圖15B所示之第2例之閘極絕緣膜20C之能帶A、B、C、D中，介電常數並非自半導體層10之側朝向閘極電極60之側呈階梯狀變大，而於能帶C中暫時降低。
換言之，閘極絕緣膜20C具有電子障壁相對較低之2個能帶A、C。該情形與具有2個碳濃度之波峰之閘極絕緣膜20C之事實一致。亦即，於能帶A、C中有碳濃度之波峰。又，於閘極絕緣膜20C內，碳濃度於任一部位均為1×1019(atoms/cm3)以上，因此能帶D之電子障壁低於第1實施形態之能帶D之電子障壁。該情形與如下事實一致：雖然電子容易自半導體層10之側流向閘極電極60之側，但由於在閘極絕緣膜20C與閘極電極60之間電子障壁變低，因此電荷保持特性較第1實施形態變差。
相對於此，於圖15A所示之第1實施形態之閘極絕緣膜20A中，由於電子障壁自半導體層10之側朝向閘極電極60之側呈階梯狀變大，故而電子容易自半導體層10之側流向閘極電極60。進而，由於在閘極絕緣膜20A與閘極電極60之間形成有較高之電子障壁，故而電子難以自閘極電極60之側流向半導體層10。亦即，第1實施形態之閘極絕緣膜20A與第2例相比，寫入特性及電荷保持特性優異。
圖16A係第1實施形態之應力試驗結果，圖16B係第2例之應力試驗結果。
於圖16A中表示有第1實施形態之閘極絕緣膜20A之J-E曲線，於圖16B中表示有第2例之閘極絕緣膜20C之J-E曲線。又，應力試驗係對閘極絕緣膜施加0.1A/cm2、5秒鐘之電流應力。
於圖16A所示之閘極絕緣膜20A中，於應力試驗前(initial)、應力試驗後(After Stress)，J-E曲線無明顯變化。
相對於此，可知於圖16B所示之閘極絕緣膜20C中，相較於應力試驗前(initial)，於應力試驗後(After Stress)以更低之電場強度產生電 流洩漏。認為其原因在於，因電流應力導致於上述閘極絕緣膜20C之能帶C中電子陷阱點之產生加速。亦即，若繼續使用閘極絕緣膜20C，則有可能產生膜損壞。
圖17係表示閘極絕緣膜之膜厚與電子障壁之差之關係之圖。
橫軸為閘極絕緣膜之實效膜厚，縱軸為將圖16A、B所示之漏電流為1×10-8(A/cm2)時的漏電流之差量(△Eg=應力試驗後-應力試驗前)重新換算為電場強度而得者。
由圖17可知，於第2例中，隨著膜厚減少，漏電流之差量變大。認為其原因在於，膜厚越減少，則電子陷阱點之產生越加速。
另一方面，可知於第1實施形態中，即便膜厚減少，漏電流之差量亦小於第2例。亦即，可知即便使膜厚變薄，閘極絕緣膜20A仍為耐應力性優異之膜。
如此，根據第1實施形態，以閘極絕緣膜20A中之碳、氮濃度於半導體層10側變為高濃度、於閘極電極60側成為低濃度之方式具有濃度梯度。藉此，閘極絕緣膜20A之電子障壁根據濃度梯度而變化，使矽氧化物之介電常數於半導體層10側降低，從而可不使耐受電壓劣化而提高施加至半導體層10之表面之電場。
又，藉由熱氧化對藉由CVD而成膜於半導體層10上之絕緣膜進行改質，而形成閘極絕緣膜20A。藉此，可於半導體層10與閘極絕緣膜20A之界面抑制界面能階之產生。其結果，可抑制閘極絕緣膜之應力漏電流之產生。
又，使藉由CVD法而成膜之含氧化矽層21含有碳、氮，且對含非晶矽膜22進行熱氧化，藉此，於閘極絕緣膜20A中之碳濃度及氮濃度中產生梯度。而且，藉由將碳濃度之波峰於半導體層10之側設為5×1019(atoms/cm3)，而將閘極絕緣膜20A中之介電常數及電子障壁調整為最佳。
又，藉由自閘極絕緣膜20A之上表面朝向下表面階段性地降低介電常數、電子障壁，即便不使閘極絕緣膜20A之物理膜厚薄化，亦可提高閘極電極之端部之電場。亦即，閘極絕緣膜20A之寫入特性優異。又，即便使閘極絕緣膜20A之物理膜厚薄化，由於閘極絕緣膜20A之下表面附近之介電常數較低，且上表面附近之介電常數較高，因此閘極絕緣膜20A之電荷保持特性亦優異。
(第2實施形態)
圖18A~圖18D係表示第2實施形態之不揮發性半導體記憶裝置之製造過程的模式性剖面圖。
首先，準備圖18A所示之半導體層10。對於該半導體層10之表面，亦可實施稀氫氟酸(DHF)處理以去除自然氧化膜。
繼而，藉由熱氧化法於半導體層10之表層形成膜厚為2nm之含氧化矽層25。藉由離子注入法於該含氧化矽層25中注入碳或氮。
繼而，如圖18B所示，藉由CVD於含氧化矽層25上形成含非晶矽層22。
繼而，如圖18C所示，於含氧氣體(例如水蒸氣)之環境下，以例如750℃以下之溫度(例如600℃)對半導體層10、含氧化矽層25及含非晶矽層22進行加熱。環境氣壓例如為1torr。
藉由該加熱，含非晶矽層22轉變為含氧化矽層23。
實際上，藉由該加熱，除了使含非晶矽層22氧化以外，還於半導體層10與含氧化矽層25之間、含氧化矽層25與含氧化矽層23之間產生矽、氧之相互擴散。因此，於圖18C中表示出含氧化矽層25包括半導體層10側之第1部分25a與含氧化矽層23側之第2部分25b的情況。第1部分25a與第2部分25b雖然組成比有所不同，但第1部分25a及第2部分25b均為含氧化矽層。
又，含氧化矽層23包括含氧化矽層21側之第1部分23a、及於 600℃之溫度下未充分進行氧化之第2部分23b。因此，於第2實施形態中實施第2次氧化加熱處理。
例如，如圖18D所示，以較750℃以下之溫度高之溫度再次對半導體層10、含氧化矽層25及含氧化矽層23進行氧化加熱。
例如，於含氧氣體(例如水蒸氣)之環境下，以較750℃以下之溫度高之溫度對半導體層10、含氧化矽層25及含氧化矽層23進行加熱。較750℃以下之溫度高之溫度例如為800℃以上、950℃以下之溫度。
例如，於第2實施形態中，以900℃之溫度，於含氧氣體之環境下對半導體層10、含氧化矽層25及含氧化矽層23進行加熱。
藉此，形成具有含氧化矽層25及含氧化矽層23之閘極絕緣膜20E。此後，於閘極絕緣膜20E上形成浮動閘極層30、閘極絕緣膜40及閘極電極60。
此種閘極絕緣膜20E亦表現出與閘極絕緣膜20A相同之作用效果。
以上，一面參照具體例一面對實施形態進行了說明。但實施形態並不限定於該等具體例。即，只要具備實施形態之特徵，則本領域技術人員適當地對該等具體例加以設計變更而成者亦包含於實施形態之範圍內。上述各具體例所包含之各要素及其配置、材料、條件、形狀、尺寸等並不限定於所例示者，可適當進行變更。
又，只要技術上可行，則上述各實施形態所包含之各要素可加以複合，且只要包含實施形態之特徵，則組合該等而成者亦包含於實施形態之範圍內。此外，可瞭解，於實施形態之思想之範疇內，若為本領域技術人員，則可想到各種變更例及修正例，且該等變更例及修正例亦屬於實施形態之範圍。
已對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意欲限定發明之範圍。該等新穎之實施形態 能以其他各種形態實施，且可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變形包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
1‧‧‧不揮發性半導體記憶裝置
10‧‧‧半導體層
20A‧‧‧閘極絕緣膜
30‧‧‧浮動閘極層
40‧‧‧閘極絕緣膜
60‧‧‧閘極電極
a‧‧‧點
b‧‧‧點
P1‧‧‧波峰
P2‧‧‧波峰

Claims (11)

  1. 一種不揮發性半導體記憶裝置，其包括：半導體層；第1絕緣膜，其設置於上述半導體層上；浮動閘極層，其設置於上述第1絕緣膜上；第2絕緣膜，其設置於上述浮動閘極層上；及閘極電極，其設置於上述第2絕緣膜上；且上述第1絕緣膜包含矽、氧及碳，自上述半導體層之側朝向上述浮動閘極層之側之方向上的上述碳之濃度於上述浮動閘極層之正下方具有最大值，上述最大值位於較上述浮動閘極層之側更靠上述半導體層之側。
  2. 如請求項1之不揮發性半導體記憶裝置，其中自上述半導體層之側朝向上述浮動閘極層之側之方向上的上述碳之濃度分佈係於上述半導體層與上述浮動閘極層之間具有上述碳之濃度分佈成為上述最大值之1個波峰。
  3. 如請求項2之不揮發性半導體記憶裝置，其中上述波峰之位置處之上述碳之濃度為1×1019(atoms/cm3)以上。
  4. 如請求項1之不揮發性半導體記憶裝置，其中上述第1絕緣膜進而含有氮，自上述半導體層之側朝向上述浮動閘極層之側之方向上的上述氮之濃度於上述半導體層與上述浮動閘極層之間具有最大值，上述最大值位於較上述浮動閘極層之側更靠上述半導體層之 側。
  5. 如請求項4之不揮發性半導體記憶裝置，其中上述氮之濃度之上述最大值位於較上述浮動閘極層之側更靠上述半導體層之側。
  6. 如請求項1之不揮發性半導體記憶裝置，其中與上述半導體層接觸之界面上之上述第1絕緣膜之第1介電常數低於上述第1絕緣膜與上述浮動閘極層接觸之界面上之上述第1絕緣膜之第2介電常數，上述浮動閘極層與上述半導體之間之上述第1絕緣膜之介電常數為上述第1介電常數以上、且上述第2介電常數以下。
  7. 一種不揮發性半導體記憶裝置之製造方法，其包括如下步驟：於半導體層上形成含有碳及氮之第1含氧化矽層；於上述第1含氧化矽層上形成含非晶矽層；於含氧氣體之環境下，以第1溫度對上述半導體層、上述第1含氧化矽層及上述含非晶矽層進行加熱，從而將上述含非晶矽層轉變為第2含氧化矽層；及於上述含氧氣體之環境下，以高於上述第1溫度之第2溫度對上述半導體層、上述第1含氧化矽層及上述第2含氧化矽層進行加熱；其中藉由CVD而形成含有碳及氮之上述含氧化矽層。
  8. 如請求項7之不揮發性半導體記憶裝置之製造方法，其中上述第1溫度為750℃以下之溫度。
  9. 如請求項7之不揮發性半導體記憶裝置之製造方法，其中上述第2溫度為900℃以上之溫度。
  10. 一種製造裝置，其包括：第1成膜室，其於半導體層上形成含有碳及氮之含氧化矽層；第2成膜室，其於上述含氧化矽層上形成含非晶矽層；加熱室，其於含氧氣體之環境下對上述半導體層、上述含氧 化矽層及上述含非晶矽層進行加熱；及控制部，其將上述加熱室中之溫度控制為第1溫度、及高於上述第1溫度之第2溫度。
  11. 如請求項10之製造裝置，其中上述控制部控制如下操作：於上述第1成膜室中，於上述半導體層上形成含有碳及氮之第1含氧化矽層；於上述第2成膜室中，於上述第1含氧化矽層上形成上述含非晶矽層；及於上述加熱室中，在上述含氧氣體之環境下，以上述第1溫度對上述半導體層、上述第1含氧化矽層及上述含非晶矽層進行加熱，其後以高於上述第1溫度之第2溫度進行加熱。
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