KR100695140B1 - 실리콘 리치 산화막을 포함하는 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 실리콘의 함유량을 증가시킨 실리콘 리치 산화막을 포함하는 메모리 소자의 제조 방법에 관한 것이다. 반도체 기판, 상기 기판에 형성된 소스 및 드레인 영역 및 상기 소스 및 드레인 영역과 접촉하며 상기 반도체 기판 상에 형성된 게이트 구조체를 포함하는 반도체 메모리 소자에 있어서, 상기 게이트 구조체는, 터널링 장벽층, 플로팅 게이트 및 게이트 전극층을 포함하며, 상기 플로팅 게이트는 SiO2 보다 높은 실리콘의 함유량을 지닌 실리콘 산화막을 포함한다.
Description
도 1은 종래 기술에 의한 일반적인 플래쉬 메모리를 나타낸 단면도이다.
도 2는 본 발명의 실시예에 의한 실리콘 리치 산화막을 포함하는 메모리 소자의 구조를 나타낸 단면도이다.
도 3a 내지 도 3e는 본 발명의 실시예에 의한 실리콘 리치 산화막을 포함하는 메모리 소자의 제조 방법을 나타낸 단면도이다.
도 4는 본 발명의 실시예에 의해 제조한 실리콘 리치 산화막을 형성한 뒤 촬영한 TEM 사진을 나타낸 도면이다.
도 5a는 본 발명의 실시예에 의해 제조한 실리콘 리치 산화막을 포함하는 MOS 캐패시터 구조에서의 C-V 곡선을 나타낸 그래프이다.
도 5b는 본 발명의 실시예에 의해 제조한 실리콘 리치 산화막을 포함하는 메모리 소자에 대해 섭씨 250도에서의 리텐션 특성을 나타낸 그래프이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 20... 반도체 기판 11a, 21a... 제 1불순물 영역
11b, 21b... 제 2불순물 영역 12... 터널링 산화층
13... 플로팅 게이트 14... 블로킹 산화층
15, 24... 콘츄롤 게이트 22... 터널링 산화층
22... 터널링 산화층 23... 실리콘 리치 산화막
본 발명은 실리콘 리치 산화막을 포함하는 메모리 소자의 제조 방법에 관한 것으로, 보다 상세하게는 메모리 소자의 터널링 산화층을 에너지 밴드 갭이 차이가 나는 유전체층들의 다층 구조로 형성한 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 소자는 크게 휘발성 메모리 소자와 비휘발성 메모리 소자로 분류할 수 있다. 휘발성 메모리(volatile memory)는 DRAM(dynamic random access memory) 또는 SRAM(static random access memory) 등이 있으며, 전원을 인가하는 경우 데이타의 입출력이 가능하지만, 전원을 제거하면 데이타가 사라지는 특징을 지닌다. 반면 비휘발성 메모리(non-volatile memory)는 전원을 제거해도 데이타가 사라지지 않고 보존되는 것으로, 대표적으로 플래쉬 메모리 소자를 들 수 있다.
도 1에는 종래 기술에 의한 비휘발성 메모리 소자의 일반적인 구조를 나타낸 것으로, 플로팅 게이트 형태의 플래쉬 메모리(floating gate type flash memory) 구조이다.
도 1을 참조하면, 반도체 기판(10)에 불순물(dopant)로 도핑된 제 1불순물 영역(11a) 및 제 2불순물 영역(11b)형성되어 있다. 제 1불순물 영역(11a) 및 제 2불순물 영역(11b) 사이의 반도체 기판(10)에는 채널 영역이 형성된다. 제 1불순물 영역(11a) 및 제 2불순물 영역(11b)과 접촉하는 채널 영역 상에는 게이트 구조체가 형성되어 있다. 게이트 구조체는 터널링 산화층(12), 플로팅 게이트(13), 블로킹 산화층(14) 및 전도성 물질로 형성된 게이트 전극층(15)이 순차적으로 형성된 구조를 지닌다. 통상 터널링 산화층(12)은 유전물질, 예를 들어 실리콘 산화막으로 형성되며, 플로팅 게이트(13)는 예를 들어, 폴리-실리콘 등으로 형성된다.
도 1과 같은 종래 기술에 의한 비휘발성 메모리 소자와 같이 플로팅 게이트(13)를 형성하는 방법은 전하 저장을 위한 차지 트랩(charge trap) 영역인 트랩 사이트(trap site)를 보유하기 위하여 폴리 실리콘 또는 실리콘 질화물(Si3N4)을 사용하거나 실리콘 나노 도트를 형성시켜야 한다. 그러나 이와 같은 구조로 메모리 소자를 제조하기 위해서는 고온의 열처리 공정이 진행되어야 하는 단점이 있다. 특히 소노스 메모리 소자의 경우, 트랩 사이트의 밴드 갭 분포가 고르지 못하기 때문에 터널링 산화층(12)의 두께를 3nm 이하로 감소시키기 어려운 단점이 있다. 그리고, 터널링 산화층(12)이 두꺼워지면 리텐션 특성은 향상되나 데이타를 쓰고 읽는 과정에서 인가하는 전압에 의해 터널링 산화층(12) 내부에 자연적으로 발생하는 트랩 사이트들로 인하여 데이타의 쓰기(programing)/지우기(erasing) 특성이 나빠지는 문제점이 있다.
본 발명은 상기 종래 기술의 문제점을 해결하기 위한 것으로, 종래의 비휘발성 메모리 소자의 구조를 개선하여 데이타의 보유 특성, 데이타 기록 및 소거 속도를 향상시킨 비휘발성 반도체 메모리 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에서는 상기 목적을 달성하기 위하여,
본 발명에서는 (가) 상기 반도체 기판 상에 게이트 구조체로 터널링 산화층 및 상기 터널링 산화층 상에 투입량의 비가 1.43:1 내지 1.57:1인 실렌(SiH4) 가스 및 산소(O2) 가스를 주입하여 SiO2보다 높은 실리콘 조성을 지닌 실리콘 산화막을 포함하는 플로팅 게이트를 형성시키는 단계;
(나) 상기 게이트 구조체의 양측부를 식각하여 상기 반도체 기판의 양측 표면을 노출시키는 단계; 및
(다) 상기 노출된 반도체 기판의 양측 표면에 도펀트를 도핑하여 소스 및 드레인을 형성시키는 단계;를 포함하는 실리콘 리치 산화막을 포함하는 메모리 소자의 제조 방법을 제공한다.
이하, 도면을 참조하여 본 발명의 실시예에 의한 실리콘의 함유량을 증가시킨 실리콘 리치 산화막을 포함하는 메모리 소자의 제조 방법에 대해 보다 상세히 설명하고자 한다.
본 발명에서는 (가) 상기 반도체 기판 상에 게이트 구조체로 터널링 산화층 및 상기 터널링 산화층 상에 투입량의 비가 1.43:1 내지 1.57:1인 실렌(SiH4) 가스 및 산소(O2) 가스를 주입하여 SiO2보다 높은 실리콘 조성을 지닌 실리콘 산화막을 포함하는 플로팅 게이트를 형성시키는 단계;
(나) 상기 게이트 구조체의 양측부를 식각하여 상기 반도체 기판의 양측 표면을 노출시키는 단계; 및
(다) 상기 노출된 반도체 기판의 양측 표면에 도펀트를 도핑하여 소스 및 드레인을 형성시키는 단계;를 포함하는 실리콘 리치 산화막을 포함하는 메모리 소자의 제조 방법을 제공한다.
이하, 도면을 참조하여 본 발명의 실시예에 의한 실리콘의 함유량을 증가시킨 실리콘 리치 산화막을 포함하는 메모리 소자의 제조 방법에 대해 보다 상세히 설명하고자 한다.
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도 2는 본 발명의 실시예에 의한 실리콘 리치 산화막을 포함하는 메모리 소자의 구조를 나타낸 단면도이다. 도 2를 참조하면, 반도체 기판(20) 상에 제 1불순물 영역(21a) 및 제 2불순물 영역(21b)이 형성되어 있으며, 제 1불순물 영역(21a) 및 제 2불순물 영역(21b)과 접촉하는 반도체 기판(20)에는 게이트 구조체가 형성되어 있다. 게이트 구조체는 터널링 산화층(22), 실리콘 리치 산화막(23) 및 콘츄롤 게이트(24)를 포함하는 구조이다.
여기서, 반도체 기판(20)은 통상적으로 반도체 메모리 소자 제조 공정에 사용되는 기판이면 제한 없이 사용할 수 있다. 터널링 산화층(22)은 SiO2 등을 사용하여 형성시킨다. 본 발명의 특징부인 실리콘 리치 산화막(23)은 SiOx의 화학식을 지닌 물질로 형성된 것이며, 이때 x는 1.0 내지 1.6의 범위를 지닌 것이 바람직하다. 즉, 실리콘 리치 산화막(23)은 그 하부의 터널링 산화층(22)에 비해 높은 실리콘 조성비를 지지닌 것이다. 콘츄롤 게이트(24)는 종래의 플레쉬 메모리 제조 공정에 사용되는 전도성 물질이면 제한 없이 이용 가능하다.
이하, 본 발명의 실시예에 의한 실리콘 리치 산화막을 포함하는 메모리 소자의 제조 방법에 대해 상세히 살펴보도록 한다. 도 3a 내지 도 3e는 본 발명의 실시예에 의한 실리콘 리치 산화막을 포함하는 메모리 소자의 제조 방법을 공정 순서별로 나타낸 도면이다.
도 3a를 참조하면, 반도체 기판(20)을 마련한다. 여기서 반도체 기판(20)은 통상 반도체 메모리 소자의 제조 공정에 사용되는 것이면 제한 없이 이용할 수 있으며, 일반적으로 실리콘 기판을 많이 사용한다.
다음으로 도 3b를 참조하면, 반도체 기판(20) 상에 터널링 산화층(22) 물질을 도포한다. 터널링 산화층(22)은 통상적으로 사용되는 실리콘 산화물(SiO2)로 형 성시킨다. 여기서 터널링 산화층(22)의 두께는 일반적인 플레쉬 메모리에서 한계로 지적되던 3nm 이하의 두께 범위로도 형성시킬 수 있다.
다음으로 도 3c를 참조하면, 터널링 산화층(22) 상부에 실리콘 리치 산화막(23) 물질을 도포한다. 이때, 실리콘 리치 산화막(23)을 증착하기 위해 반응 챔버 내에 실렌 가스(SiH4) 및 산소(O2) 가스의 공급 유량 비를 1.43 내지 1.57의 범위로 조절하는 것이 바람직하다. 예를 들어, 실렌 가스의 투입 유량을 1.0sccm으로, 산소 가스의 투입 유량을 0.7sccm으로 제어하여 실리콘 리치 산화막(23)을 증착한다. 여기서, 본 발명에 의한 실리콘 리치 산화막(23)을 포함하는 메모리 소자의 제조 공정에서는 종래의 일반적인 메모리 소자의 제조 공정 장비를 그대로 사용하여 제조하는 장점이 있다. 그 이유는 실리콘 리치 산화막(23)의 경우 그 하부의 터널링 산화층(22)과 형성 물질 자체에 차이가 없으며, 다만 챔버 내에 투입되는 공급 가스의 유량비만 조절하여 형성시킬 수 있기 때문이다.
다음으로 도 3d를 참조하면, 실리콘 리치 산화막(23) 상에 콘츄롤 게이트(24)를 형성시킨다. 콘츄롤 게이트(24)는 종래에 통상적으로 사용하던 전도성 물질을 도포하여 형성시킬 수 있다.
다음으로 도 3e를 참조하면, 식각 공정에 의하여 터널링 산화층(22), 실리콘 리칭 산화막(23) 및 콘츄롤 게이트(24)의 양측부를 제거하여 반도체 기판(20)의 양측상부 표면이 노출되도록 한다.
그리고, 도 3f를 참조하면, 노출된 반도체 기판(20)의 양측상부에 불순물을 도핑하고 도핑된 불순물을 활성화시키기 위하여 열처리를 실시하여 메모리 소자를 완성시킨다.
도 4는 상술한 바와 같은 실리콘 리치 산화물을 포함하는 메모리 소자의 제조 방법에 의해 제조한 박막에 대해 TEM으로 촬영한 사진을 나타낸 도면이다. 도 4를 참조하면 사진에서 SRSO(Silicon Rich Silicon Oxide)로 표시된 영역이 약 4nm 두께로 형성시킨 실리콘 리치 산화막(23)이며, 그 하부의 Tox로 표시된 영역이 약 2nm 두께의 SiO2로 형성시킨 터널링 산화층(22)이다. 만일 실리콘 dot이 형성된 경우에는 SRSO 영역이 일정 부분만 구별되게 나타나겠지만, 도 4에서의 SRSO 영역은 전체적으로 단일성 막으로 균일하게 형성된 것을 확인할 수 있다.
도 5a 및 도 5b는 본 발명의 실시예에 의한 실리콘 리치 실리콘 산화막을 포함하는 메모리 소자의 메모리 특성을 측정하여 나타낸 그래프이다.
도 5a를 참조하면, 인가 전압에 대한 캐패시턴스 특성을 나타내었으며, 전압을 변화시키는 경우, -4V 부분을 중심으로 양쪽으로 윈도우 영역을 형성하는 것을 확인할 수 있다. 결과적으로 실리콘 리치 산화막(23) 내에 차지 트랩 사이트가 형성된 것을 확인할 수 있다.
도 5b는 본 발명의 실시예에 의해 형성시킨 실리콘 리치 실리콘 산화막을 포함하는 캐패시터 구조에 대해 10V 및 -10V해서 차지를 주입한 뒤 섭씨 250도에서 2시간 열처리를 한 뒤, 플랫 밴드 전압(Flat Band Voltage) 변화를 측정한 그래프이다. 통상적으로 섭씨 250도에서 2시간 열처리를 하는 경우 상온(Room Temperature) 에서 10년 간의 리텐션 특성을 나타내는 것으로 알려져 있다. 도 5b를 참조하면, 섭씨 250도에서 2시간 열쳐리를 한 경우에도 4V 이상의 플랫 밴드 전압차를 유지하고 있으며 결과적으로 리텐션 특성이 크게 향상된 것을 확인할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
본 발명에 의하면, 반도체 메모리 소자의 플로팅 게이트로 통상의 실리콘 산화막(SiO2)보다 높은 실리콘 함유량을 지닌 실리콘 산화막을 플로팅 게이트로 사용함으로써, 플로팅 게이트가 전체적으로 균일한 조성을 지니면서 차지 트랩 사이트를 포함하는 것을 확인할 수 있으며, 플로팅 게이트 하부의 터널링 산화층의 두께 범위를 3nm 이하로 형성 시킬 수 있다. 또한, 메모리 소자로서의 리텐션 특성이 우수한 장점이 있다. 제조 공정 측면에서 종래 메모리 소자를 제조하는 설비를 그대로 이용하여 형성시킬 수 있으므로 공정이 용이하며 실리콘 닷을 형성시키기 위한 장시간의 고온 열쳐리 공정이 필요없는 장점이 있다. .
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- (가) 반도체 기판 상에 게이트 구조체로 터널링 산화층 및 상기 터널링 산화층 상에 투입량의 비가 1.43:1 내지 1.57:1인 실렌(SiH4) 가스 및 산소(O2) 가스를 주입하여 SiO2보다 높은 실리콘 조성을 지닌 실리콘 산화막을 포함하는 플로팅 게이트를 형성시키는 단계;(나) 상기 게이트 구조체의 양측부를 식각하여 상기 반도체 기판의 양측 표면을 노출시키는 단계; 및(다) 상기 노출된 반도체 기판의 양측 표면에 도펀트를 도핑하여 소스 및 드레인을 형성시키는 단계;를 포함하는 것을 특징으로 하는 실리콘 리치 산화막을 포함하는 메모리 소자의 제조 방법.
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- 제 5항에 있어서,상기 플로팅 게이트는 SiOx(1.0 < x < 1.6)을 포함하는 것을 특징으로 하는 실리콘 리치 산화막을 포함하는 메모리 소자의 제조 방법.
- 제 5항 또는 제 8항 중 어느 한 항에 있어서,상기 게이트 구조체는 터널링 산화층, 플로팅 게이트 및 콘츄롤 게이트를 포함하는 것을 특징으로 하는 실리콘 리치 산화막을 포함하는 메모리 소자의 제조 방법.
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