JP2006222434A - シリコンリッチ酸化ケイ素膜を備えるメモリ素子の構造及びその製造方法 - Google Patents

シリコンリッチ酸化ケイ素膜を備えるメモリ素子の構造及びその製造方法 Download PDF

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Abstract

【課題】シリコンリッチ酸化ケイ素膜を備えるメモリ素子の構造及びその製造方法を提供する。
【解決手段】半導体基板（２０）と、基板に形成されたソース及びドレイン領域（２１ａ、２１ｂ）と、ソース及びドレイン領域と接触して半導体基板上に形成されたゲート構造体（２２／２３／２４）と、を備える半導体メモリ素子において、ゲート構造体は、ＳｉＯ２より高いシリコンの含量を有する酸化ケイ素膜（２３）を備えることを特徴とする、シリコンリッチ酸化ケイ素膜（２３）を備えるメモリ素子である。
【選択図】図２

Description

本発明は、シリコンリッチ酸化ケイ素膜を備えるメモリ素子及びその製造方法に係り、さらに詳細には、ＳｉＯ２より高いシリコンの組成を有するシリコンリッチ酸化ケイ素膜を備える不揮発性メモリ素子及びその製造方法に関する。
一般的に、半導体メモリ素子は、揮発性メモリ素子と不揮発性メモリ素子とに大別できる。揮発性メモリは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）またはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）があり、電源を印加する場合、データの入出力が可能であるが、電源をオフすれば、データが消えるという特徴を有する。一方、不揮発性メモリは、電源をオフしてもデータが消えずに保存されるものであって、代表的に、フラッシュメモリ素子が挙げられる。
図１には、従来の技術による不揮発性メモリ素子の一般的な構造を示す図面であって、フローティングゲート型のフラッシュメモリ構造である。
図１を参照すれば、半導体基板１０に不純物でドーピングされた第１不純物領域１１ａ及び第２不純物領域１１ｂが形成されている。第１不純物領域１１ａと第２不純物領域１１ｂとの間の半導体基板１０には、チャンネル領域が形成される。第１不純物領域１１ａ及び第２不純物領域１１ｂと接触するチャンネル領域上には、ゲート構造体が形成されている。ゲート構造体は、トンネリング酸化層１２、フローティングゲート１３、ブロッキング酸化層１４及び伝導性物質で形成されたコントロールゲート（ゲート電極層）１５が順次に形成された構造を有する。通常、トンネリング酸化層１２は、誘電物質、例えば、酸化ケイ素膜で形成され、フローティングゲート１３は、例えば、ポリシリコンで形成される。
図１のような従来の技術による不揮発性メモリ素子のようにフローティングゲート１３を形成する方法は、電荷保存のためのチャージトラップ（正電荷捕獲）領域であるトラップサイトを保有するために、ポリシリコンまたは窒化ケイ素（Ｓｉ３Ｎ４）を使用するか、またはシリコンナノドットを形成させねばならない。しかし、このような構造にメモリ素子を製造するためには、高温の熱処理工程が進められねばならないという短所がある。特に、ソノス（ＳＯＮＯＳ（ｓｉｌｉｃｏｎ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｉｌｉｃｏｎ））メモリ素子の場合、トラップサイトのバンドギャップ分布が均一でないため、トンネリング酸化層１２の厚さを３ｎｍ以下に減少させ難いという短所がある。そして、トンネリング酸化層１２が厚くなれば、リテンション特性は向上するが、データのリード／ライト過程で印加する電圧によってトンネリング酸化層１２の内部に自然的に発生するトラップサイトによって、データの記録／消去特性が悪くなるという問題点がある。
本発明が解決しようとする課題は、従来の不揮発性メモリ素子の構造を改善してデータの保有特性、データ記録及び消去速度を向上させた不揮発性半導体メモリ素子及びその製造方法を提供することである。
前記目的を達成するために、本発明では、半導体基板と、前記基板に形成されたソース及びドレイン領域と、前記ソース及びドレイン領域と接触して前記半導体基板上に形成されたゲート構造体と、を備える半導体メモリ素子において、前記ゲート構造体は、ＳｉＯ２より高いシリコンの含量を有する酸化ケイ素膜を備えるメモリ素子を提供する。
本発明において、前記ゲート構造体は、トンネリング酸化層、フローティングゲート及びコントロールゲート（ゲート電極層）を備えることを特徴とする。
本発明において、前記フローティングゲートは、ＳｉＯｘ（１．０＜ｘ＜１．６）を含むことを特徴とする。
本発明において、前記トンネリング酸化層は、ＳｉＯ２で形成されたことを特徴とする。
また、本発明では、（イ）半導体基板上にＳｉＯ２より高いシリコンの組成を有するフローティングゲートを備えるゲート構造体を形成させるステップと、（ロ）前記ゲート構造体の両側部をエッチングして前記半導体基板の両側の表面を露出させるステップと、（ハ）前記露出された半導体基板の両側の表面にドーパントをドーピングしてソース及びドレインを形成させるステップと、を含むシリコンリッチ酸化ケイ素膜を備えるメモリ素子の製造方法を提供する。
本発明において、前記（イ）ステップは、前記半導体基板上にトンネリング酸化層を形成させるステップと、前記トンネリング酸化層上にＳｉＨ４ガス及びＯ２ガスを注入してＳｉＯ２より高いシリコン組成を有する酸化ケイ素膜を備えてフローティングゲートを形成させるステップと、を含むことを特徴とする。
本発明において、前記ＳｉＨ４ガス及びＯ２ガスの投入流量の比は、１．４３：１ないし１．５７：１であることを特徴とする。
本発明によれば、半導体メモリ素子のフローティングゲートとして、通常の酸化ケイ素膜（ＳｉＯ２）より高いシリコン含量を有する酸化ケイ素膜を使用することによって、フローティングゲートが全体的に均一な組成を有しつつ、チャージトラップサイトを含むことを確認でき、フローティングゲートの下部のトンネリング酸化層の厚さ範囲を３ｎｍ以下に形成させうる。また、メモリ素子としてのリテンション（データ記憶保持）特性に優れる。製造工程の側面で、従来のメモリ素子を製造する設備をそのまま利用して形成させうるので、工程が容易であり、シリコンドットを形成させるための長時間の高温熱処理工程が不要である。
以下、図面を参照して本発明の実施形態によるシリコンの含量を増加させたシリコンリッチ酸化ケイ素膜を備えるメモリ素子の構造及びその製造方法についてさらに詳細に説明する。
図２は、本発明の実施形態によるシリコンリッチ酸化ケイ素膜を備えるメモリ素子の構造を示す断面図である。図２を参照すれば、半導体基板２０上に第１不純物領域２１ａ及び第２不純物領域２１ｂが形成されており、第１不純物領域２１ａ及び第２不純物領域２１ｂと接触する半導体基板２０には、ゲート構造体が形成されている。ゲート構造体は、トンネリング酸化層２２、フローティングゲートとしてのシリコンリッチ酸化ケイ素膜２３及びコントロールゲート（ゲート電極層）２４を備える構造である。
ここで、半導体基板２０は、通常、一般的に、半導体メモリ素子の製造工程に使われる基板であれば、制限なしに使用できる。トンネリング酸化層２２は、ＳｉＯ２を使用して形成させる。本発明の特徴部であるシリコンリッチ酸化ケイ素膜２３は、ＳｉＯｘの化学式を有する物質で形成されたものであって、このとき、ｘは、１．０超えて１．６以下、好ましくは１．０を超えて１．６未満の範囲を有することが望ましい。すなわち、シリコンリッチ酸化ケイ素膜２３は、その下部のトンネリング酸化層２２に比べて高いシリコン組成比を有する。コントロールゲート２４は、従来のフラッシュメモリの製造工程に使われる伝導性物質であれば、制限なしに利用可能である。
以下、本発明の実施形態によるシリコンリッチ酸化ケイ素膜を備えるメモリ素子の製造方法について詳細に説明する。図３Ａないし図３Ｅは、本発明の実施形態によるシリコンリッチ酸化ケイ素膜を備えるメモリ素子の製造方法を工程順序別に示す図面である。
図３Ａを参照すれば、半導体基板２０を設ける。ここで、半導体基板２０は、通常、半導体メモリ素子の製造工程に使われるものであれば、制限なしに利用でき、一般的に、シリコン基板を多く使用する。
次いで、図３Ｂを参照すれば、半導体基板２０上にトンネリング酸化層２２を形成する。トンネリング酸化層２２は、通常、一般的に使われる酸化ケイ素（ＳｉＯ２）で形成させる。ここで、トンネリング酸化層２２の厚さは、一般的なフラッシュメモリにおいて限界として指摘された３ｎｍ以下の厚さ範囲にも形成させうる。
次いで、図３Ｃを参照すれば、トンネリング酸化層２２の上部にフローティングゲートとしてシリコンリッチ酸化ケイ素膜２３を形成する。このとき、シリコンリッチ酸化ケイ素膜２３を蒸着するために反応チャンバ内にＳｉＨ４ガス及びＯ２ガスの供給流量比を１．４３ないし１．５７の範囲に調節することが望ましい。例えば、ＳｉＨ４ガスの投入流量を１．０ｓｃｃｍに、Ｏ２ガスの投入流量を０．７ｓｃｃｍに制御してシリコンリッチ酸化ケイ素膜２３を蒸着する。ここで、本発明によるシリコンリッチ酸化ケイ素膜２３を備えるメモリ素子の製造工程では、従来の一般的なメモリ素子の製造工程装備をそのまま使用して製造するという長所がある。その理由は、シリコンリッチ酸化ケイ素膜２３の場合、その下部のトンネリング酸化層２２と形成物質自体に差がなく、但し、チャンバ内に投入される供給ガスの流量比のみを調節して形成させうるためである。
次いで、図３Ｄを参照すれば、シリコンリッチ酸化ケイ素膜２３上にコントロールゲート２４を形成させる。コントロールゲート２４は、従来に通常、一般的に使用した伝導性物質を塗布して形成させうる。
次いで、図３Ｅを参照すれば、エッチング工程によってトンネリング酸化層２２、シリコンリッチ酸化ケイ素膜２３及びコントロールゲート２４の両側部を除去して半導体基板２０の両側の上面を露出させる。
そして、図３Ｆを参照すれば、露出された半導体基板２０の両側の上面に不純物をドーピングし、ドーピングされた不純物を活性化させるために熱処理を実施して、半導体基板２０の両側に第１不純物領域２１ａ及び第２不純物領域２１ｂを形成し、メモリ素子を完成させる。
図４は、前述したようなシリコンリッチ酸化ケイ素膜を備えるメモリ素子の製造方法によって製造した薄膜についてＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）で撮影した写真である。図４を参照すれば、写真でＳＲＳＯ（Ｓｉｌｉｃｏｎ Ｒｉｃｈ Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）で表示された領域が約４ｎｍの厚さに形成させたシリコンリッチ酸化ケイ素膜２３であり、その下部のＴｏｘで表示された領域が約２ｎｍの厚さのＳｉＯ２で形成させたトンネリング酸化層２２である。もし、シリコンドットが形成された場合には、ＳＲＳＯ領域が一定部分のみが区別されて現れるが、図４でのＳＲＳＯ領域は、全体的に単一性膜で均一に形成されたことを確認できる。また、図４でのＳＲＳＯ領域の上部のＣｏｘで表示された領域は、伝導性物質で形成させたコントロールゲート（ゲート電極層）２４である。
図５Ａ及び図５Ｂは、本発明の実施形態によるシリコンリッチ酸化ケイ素膜を備えるメモリ素子のメモリ特性を測定して示すグラフである。
図５Ａを参照すれば、印加電圧に対するキャパシタンス特性（Ｃ−Ｖ曲線）を示し、電圧を変化させる場合、−４Ｖの部分を中心に両側にウィンドウ領域を形成することを確認できる。結果的に、シリコンリッチ酸化ケイ素膜２３内にチャージトラップサイトが形成されたことを確認できる。
図５Ｂは、本発明の実施形態によって形成させたシリコンリッチ酸化ケイ素膜を備えるキャパシタ構造について、１０Ｖ及び−１０Ｖとしてチャージを注入した後に２５０℃で２時間熱処理した後、フラットバンド電圧（Ｖｆｂ）の変化を測定したグラフである。通常、一般的に、２５０℃で２時間ほど熱処理する場合、常温で１０年間のリテンション特性を表すと知られている。図５Ｂを参照すれば、２５０℃で２時間ほど熱処理した場合にも、４Ｖ以上のフラットバンド電圧差を維持しており、結果的に、リテンション特性が大きく向上したことを確認できる。
前述した説明で、多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されねばならない。したがって、本発明の範囲は、説明された実施形態によって決定されず、特許請求の範囲に記載された技術的思想によって決定されねばならない。
本発明は、半導体メモリ素子関連の技術分野に適用可能である。
従来の技術による一般的なフラッシュメモリを示す断面図である。 本発明の実施形態によるシリコンリッチ酸化ケイ素膜を備えるメモリ素子の構造を示す断面図である。 本発明の実施形態によるシリコンリッチ酸化ケイ素膜を備えるメモリ素子の製造方法を示す断面図である。 本発明の実施形態によるシリコンリッチ酸化ケイ素膜を備えるメモリ素子の製造方法を示す断面図である。 本発明の実施形態によるシリコンリッチ酸化ケイ素膜を備えるメモリ素子の製造方法を示す断面図である。 本発明の実施形態によるシリコンリッチ酸化ケイ素膜を備えるメモリ素子の製造方法を示す断面図である。 本発明の実施形態によるシリコンリッチ酸化ケイ素膜を備えるメモリ素子の製造方法を示す断面図である。 本発明の実施形態によるシリコンリッチ酸化ケイ素膜を備えるメモリ素子の製造方法を示す断面図である。 本発明の実施形態によって製造したシリコンリッチ酸化ケイ素膜を形成した後に撮影したＴＥＭ写真である。 本発明の実施形態によって製造したシリコンリッチ酸化ケイ素膜を備えるＭＯＳキャパシタ構造でのＣ−Ｖ曲線を示すグラフである。 本発明の実施形態によって製造したシリコンリッチ酸化ケイ素膜を備えるメモリ素子に対して２５０℃でのリテンション特性を示すグラフである。
符号の説明
１０、２０ 半導体基板、
１１ａ、２１ａ 第１不純物領域、
１１ｂ、２１ｂ 第２不純物領域、
１２ トンネリング酸化層、
１３ フローティングゲート、
１４ ブロッキング酸化層、
１５、２４ コントロールゲート（ゲート電極層）、
２２ トンネリング酸化層、
２３ シリコンリッチ酸化ケイ素膜。

Claims (9)

  1. 半導体基板と、前記基板に形成されたソース及びドレイン領域と、前記ソース及びドレイン領域と接触して前記半導体基板上に形成されたゲート構造体と、を備える半導体メモリ素子において、
    前記ゲート構造体は、ＳｉＯ２より高いシリコンの含量を有する酸化ケイ素膜を備えることを特徴とするシリコンリッチ酸化ケイ素膜を備えるメモリ素子。
  2. 前記ゲート構造体は、トンネリング酸化層、フローティングゲート及びコントロールゲートを備えることを特徴とする請求項１に記載のシリコンリッチ酸化ケイ素膜を備えるメモリ素子。
  3. 前記フローティングゲートは、ＳｉＯｘ（１．０＜ｘ＜１．６）を含むことを特徴とする請求項２に記載のシリコンリッチ酸化ケイ素膜を備えるメモリ素子。
  4. 前記トンネリング酸化層は、ＳｉＯ２から形成されたことを特徴とする請求項２に記載のシリコンリッチ酸化ケイ素膜を備えるメモリ素子。
  5. （イ）半導体基板上にＳｉＯ２より高いシリコンの組成を有するフローティングゲートを備えるゲート構造体を形成させるステップと、
    （ロ）前記ゲート構造体の両側部をエッチングして前記半導体基板の両面を露出させるステップと、
    （ハ）前記露出された半導体基板の両面にドーパントをドーピングしてソース及びドレインを形成させるステップと、を含むことを特徴とするシリコンリッチ酸化ケイ素膜を備えるメモリ素子の製造方法。
  6. 前記（イ）ステップは、
    前記半導体基板上にトンネリング酸化層を形成させるステップと、
    前記トンネリング酸化層上にＳｉＨ４ガス及びＯ２ガスを注入して、ＳｉＯ２より高いシリコン組成を有する酸化ケイ素膜を備えてフローティングゲートを形成させるステップと、を含むことを特徴とする請求項５に記載のシリコンリッチ酸化ケイ素膜を備えるメモリ素子の製造方法。
  7. 前記ＳｉＨ４ガス及びＯ２ガスの投入流量の比は、１．４３：１ないし１．５７：１であることを特徴とする請求項６に記載のシリコンリッチ酸化ケイ素膜を備えるメモリ素子の製造方法。
  8. 前記フローティングゲートは、ＳｉＯｘ（１．０＜ｘ＜１．６）を含むことを特徴とする請求項５に記載のシリコンリッチ酸化ケイ素膜を備えるメモリ素子の製造方法。
  9. 前記ゲート構造体は、トンネリング酸化層、フローティングゲート及びコントロールゲートを備えることを特徴とする請求項５に記載のシリコンリッチ酸化ケイ素膜を備えるメモリ素子の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007043147A (ja) * 2005-07-29 2007-02-15 Samsung Electronics Co Ltd 原子層蒸着工程を用いたシリコンリッチナノクリスタル構造物の形成方法及びこれを用いた不揮発性半導体装置の製造方法
JP2008182035A (ja) * 2007-01-24 2008-08-07 Toshiba Corp 半導体記憶装置およびその製造方法
US9794141B2 (en) 2013-03-14 2017-10-17 Arista Networks, Inc. System and method for determining a cause of network congestion

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58219748A (ja) * 1982-06-15 1983-12-21 Toshiba Corp 半導体装置
US5557122A (en) * 1995-05-12 1996-09-17 Alliance Semiconductors Corporation Semiconductor electrode having improved grain structure and oxide growth properties
US5837585A (en) * 1996-07-23 1998-11-17 Vanguard International Semiconductor Corporation Method of fabricating flash memory cell
JP2001085545A (ja) * 1999-09-16 2001-03-30 Sony Corp メモリ素子の製造方法
JP2002184873A (ja) * 2000-10-03 2002-06-28 Sony Corp 不揮発性半導体記憶装置及びその製造方法
JP5068402B2 (ja) * 2000-12-28 2012-11-07 公益財団法人国際科学振興財団 誘電体膜およびその形成方法、半導体装置、不揮発性半導体メモリ装置、および半導体装置の製造方法
TW594939B (en) * 2003-06-26 2004-06-21 Nanya Technology Corp Read-only memory cell and a production method thereof
DE10340202A1 (de) * 2003-08-28 2005-04-14 IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik Herstellungsverfahren für ein Halbleiterbauelement mit Praseodymoxid-Dielektrikum
US7176105B2 (en) * 2004-06-01 2007-02-13 Applied Materials, Inc. Dielectric gap fill with oxide selectively deposited over silicon liner
JP4928773B2 (ja) * 2004-12-10 2012-05-09 株式会社東芝 半導体装置

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