JP2006222434A - シリコンリッチ酸化ケイ素膜を備えるメモリ素子の構造及びその製造方法 - Google Patents
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Abstract
【課題】シリコンリッチ酸化ケイ素膜を備えるメモリ素子の構造及びその製造方法を提供する。
【解決手段】半導体基板(20)と、基板に形成されたソース及びドレイン領域(21a、21b)と、ソース及びドレイン領域と接触して半導体基板上に形成されたゲート構造体(22/23/24)と、を備える半導体メモリ素子において、ゲート構造体は、SiO2より高いシリコンの含量を有する酸化ケイ素膜(23)を備えることを特徴とする、シリコンリッチ酸化ケイ素膜(23)を備えるメモリ素子である。
【選択図】図2
【解決手段】半導体基板(20)と、基板に形成されたソース及びドレイン領域(21a、21b)と、ソース及びドレイン領域と接触して半導体基板上に形成されたゲート構造体(22/23/24)と、を備える半導体メモリ素子において、ゲート構造体は、SiO2より高いシリコンの含量を有する酸化ケイ素膜(23)を備えることを特徴とする、シリコンリッチ酸化ケイ素膜(23)を備えるメモリ素子である。
【選択図】図2
Description
本発明は、シリコンリッチ酸化ケイ素膜を備えるメモリ素子及びその製造方法に係り、さらに詳細には、SiO2より高いシリコンの組成を有するシリコンリッチ酸化ケイ素膜を備える不揮発性メモリ素子及びその製造方法に関する。
一般的に、半導体メモリ素子は、揮発性メモリ素子と不揮発性メモリ素子とに大別できる。揮発性メモリは、DRAM(Dynamic Random Access Memory)またはSRAM(Static Random Access Memory)があり、電源を印加する場合、データの入出力が可能であるが、電源をオフすれば、データが消えるという特徴を有する。一方、不揮発性メモリは、電源をオフしてもデータが消えずに保存されるものであって、代表的に、フラッシュメモリ素子が挙げられる。
図1には、従来の技術による不揮発性メモリ素子の一般的な構造を示す図面であって、フローティングゲート型のフラッシュメモリ構造である。
図1を参照すれば、半導体基板10に不純物でドーピングされた第1不純物領域11a及び第2不純物領域11bが形成されている。第1不純物領域11aと第2不純物領域11bとの間の半導体基板10には、チャンネル領域が形成される。第1不純物領域11a及び第2不純物領域11bと接触するチャンネル領域上には、ゲート構造体が形成されている。ゲート構造体は、トンネリング酸化層12、フローティングゲート13、ブロッキング酸化層14及び伝導性物質で形成されたコントロールゲート(ゲート電極層)15が順次に形成された構造を有する。通常、トンネリング酸化層12は、誘電物質、例えば、酸化ケイ素膜で形成され、フローティングゲート13は、例えば、ポリシリコンで形成される。
図1のような従来の技術による不揮発性メモリ素子のようにフローティングゲート13を形成する方法は、電荷保存のためのチャージトラップ(正電荷捕獲)領域であるトラップサイトを保有するために、ポリシリコンまたは窒化ケイ素(Si3N4)を使用するか、またはシリコンナノドットを形成させねばならない。しかし、このような構造にメモリ素子を製造するためには、高温の熱処理工程が進められねばならないという短所がある。特に、ソノス(SONOS(silicon−oxide−nitride−oxide−silicon))メモリ素子の場合、トラップサイトのバンドギャップ分布が均一でないため、トンネリング酸化層12の厚さを3nm以下に減少させ難いという短所がある。そして、トンネリング酸化層12が厚くなれば、リテンション特性は向上するが、データのリード/ライト過程で印加する電圧によってトンネリング酸化層12の内部に自然的に発生するトラップサイトによって、データの記録/消去特性が悪くなるという問題点がある。
本発明が解決しようとする課題は、従来の不揮発性メモリ素子の構造を改善してデータの保有特性、データ記録及び消去速度を向上させた不揮発性半導体メモリ素子及びその製造方法を提供することである。
前記目的を達成するために、本発明では、半導体基板と、前記基板に形成されたソース及びドレイン領域と、前記ソース及びドレイン領域と接触して前記半導体基板上に形成されたゲート構造体と、を備える半導体メモリ素子において、前記ゲート構造体は、SiO2より高いシリコンの含量を有する酸化ケイ素膜を備えるメモリ素子を提供する。
本発明において、前記ゲート構造体は、トンネリング酸化層、フローティングゲート及びコントロールゲート(ゲート電極層)を備えることを特徴とする。
本発明において、前記フローティングゲートは、SiOx(1.0<x<1.6)を含むことを特徴とする。
本発明において、前記トンネリング酸化層は、SiO2で形成されたことを特徴とする。
また、本発明では、(イ)半導体基板上にSiO2より高いシリコンの組成を有するフローティングゲートを備えるゲート構造体を形成させるステップと、(ロ)前記ゲート構造体の両側部をエッチングして前記半導体基板の両側の表面を露出させるステップと、(ハ)前記露出された半導体基板の両側の表面にドーパントをドーピングしてソース及びドレインを形成させるステップと、を含むシリコンリッチ酸化ケイ素膜を備えるメモリ素子の製造方法を提供する。
本発明において、前記(イ)ステップは、前記半導体基板上にトンネリング酸化層を形成させるステップと、前記トンネリング酸化層上にSiH4ガス及びO2ガスを注入してSiO2より高いシリコン組成を有する酸化ケイ素膜を備えてフローティングゲートを形成させるステップと、を含むことを特徴とする。
本発明において、前記SiH4ガス及びO2ガスの投入流量の比は、1.43:1ないし1.57:1であることを特徴とする。
本発明によれば、半導体メモリ素子のフローティングゲートとして、通常の酸化ケイ素膜(SiO2)より高いシリコン含量を有する酸化ケイ素膜を使用することによって、フローティングゲートが全体的に均一な組成を有しつつ、チャージトラップサイトを含むことを確認でき、フローティングゲートの下部のトンネリング酸化層の厚さ範囲を3nm以下に形成させうる。また、メモリ素子としてのリテンション(データ記憶保持)特性に優れる。製造工程の側面で、従来のメモリ素子を製造する設備をそのまま利用して形成させうるので、工程が容易であり、シリコンドットを形成させるための長時間の高温熱処理工程が不要である。
以下、図面を参照して本発明の実施形態によるシリコンの含量を増加させたシリコンリッチ酸化ケイ素膜を備えるメモリ素子の構造及びその製造方法についてさらに詳細に説明する。
図2は、本発明の実施形態によるシリコンリッチ酸化ケイ素膜を備えるメモリ素子の構造を示す断面図である。図2を参照すれば、半導体基板20上に第1不純物領域21a及び第2不純物領域21bが形成されており、第1不純物領域21a及び第2不純物領域21bと接触する半導体基板20には、ゲート構造体が形成されている。ゲート構造体は、トンネリング酸化層22、フローティングゲートとしてのシリコンリッチ酸化ケイ素膜23及びコントロールゲート(ゲート電極層)24を備える構造である。
ここで、半導体基板20は、通常、一般的に、半導体メモリ素子の製造工程に使われる基板であれば、制限なしに使用できる。トンネリング酸化層22は、SiO2を使用して形成させる。本発明の特徴部であるシリコンリッチ酸化ケイ素膜23は、SiOxの化学式を有する物質で形成されたものであって、このとき、xは、1.0超えて1.6以下、好ましくは1.0を超えて1.6未満の範囲を有することが望ましい。すなわち、シリコンリッチ酸化ケイ素膜23は、その下部のトンネリング酸化層22に比べて高いシリコン組成比を有する。コントロールゲート24は、従来のフラッシュメモリの製造工程に使われる伝導性物質であれば、制限なしに利用可能である。
以下、本発明の実施形態によるシリコンリッチ酸化ケイ素膜を備えるメモリ素子の製造方法について詳細に説明する。図3Aないし図3Eは、本発明の実施形態によるシリコンリッチ酸化ケイ素膜を備えるメモリ素子の製造方法を工程順序別に示す図面である。
図3Aを参照すれば、半導体基板20を設ける。ここで、半導体基板20は、通常、半導体メモリ素子の製造工程に使われるものであれば、制限なしに利用でき、一般的に、シリコン基板を多く使用する。
次いで、図3Bを参照すれば、半導体基板20上にトンネリング酸化層22を形成する。トンネリング酸化層22は、通常、一般的に使われる酸化ケイ素(SiO2)で形成させる。ここで、トンネリング酸化層22の厚さは、一般的なフラッシュメモリにおいて限界として指摘された3nm以下の厚さ範囲にも形成させうる。
次いで、図3Cを参照すれば、トンネリング酸化層22の上部にフローティングゲートとしてシリコンリッチ酸化ケイ素膜23を形成する。このとき、シリコンリッチ酸化ケイ素膜23を蒸着するために反応チャンバ内にSiH4ガス及びO2ガスの供給流量比を1.43ないし1.57の範囲に調節することが望ましい。例えば、SiH4ガスの投入流量を1.0sccmに、O2ガスの投入流量を0.7sccmに制御してシリコンリッチ酸化ケイ素膜23を蒸着する。ここで、本発明によるシリコンリッチ酸化ケイ素膜23を備えるメモリ素子の製造工程では、従来の一般的なメモリ素子の製造工程装備をそのまま使用して製造するという長所がある。その理由は、シリコンリッチ酸化ケイ素膜23の場合、その下部のトンネリング酸化層22と形成物質自体に差がなく、但し、チャンバ内に投入される供給ガスの流量比のみを調節して形成させうるためである。
次いで、図3Dを参照すれば、シリコンリッチ酸化ケイ素膜23上にコントロールゲート24を形成させる。コントロールゲート24は、従来に通常、一般的に使用した伝導性物質を塗布して形成させうる。
次いで、図3Eを参照すれば、エッチング工程によってトンネリング酸化層22、シリコンリッチ酸化ケイ素膜23及びコントロールゲート24の両側部を除去して半導体基板20の両側の上面を露出させる。
そして、図3Fを参照すれば、露出された半導体基板20の両側の上面に不純物をドーピングし、ドーピングされた不純物を活性化させるために熱処理を実施して、半導体基板20の両側に第1不純物領域21a及び第2不純物領域21bを形成し、メモリ素子を完成させる。
図4は、前述したようなシリコンリッチ酸化ケイ素膜を備えるメモリ素子の製造方法によって製造した薄膜についてTEM(Transmission Electron Microscope)で撮影した写真である。図4を参照すれば、写真でSRSO(Silicon Rich Silicon Oxide)で表示された領域が約4nmの厚さに形成させたシリコンリッチ酸化ケイ素膜23であり、その下部のToxで表示された領域が約2nmの厚さのSiO2で形成させたトンネリング酸化層22である。もし、シリコンドットが形成された場合には、SRSO領域が一定部分のみが区別されて現れるが、図4でのSRSO領域は、全体的に単一性膜で均一に形成されたことを確認できる。また、図4でのSRSO領域の上部のCoxで表示された領域は、伝導性物質で形成させたコントロールゲート(ゲート電極層)24である。
図5A及び図5Bは、本発明の実施形態によるシリコンリッチ酸化ケイ素膜を備えるメモリ素子のメモリ特性を測定して示すグラフである。
図5Aを参照すれば、印加電圧に対するキャパシタンス特性(C−V曲線)を示し、電圧を変化させる場合、−4Vの部分を中心に両側にウィンドウ領域を形成することを確認できる。結果的に、シリコンリッチ酸化ケイ素膜23内にチャージトラップサイトが形成されたことを確認できる。
図5Bは、本発明の実施形態によって形成させたシリコンリッチ酸化ケイ素膜を備えるキャパシタ構造について、10V及び−10Vとしてチャージを注入した後に250℃で2時間熱処理した後、フラットバンド電圧(Vfb)の変化を測定したグラフである。通常、一般的に、250℃で2時間ほど熱処理する場合、常温で10年間のリテンション特性を表すと知られている。図5Bを参照すれば、250℃で2時間ほど熱処理した場合にも、4V以上のフラットバンド電圧差を維持しており、結果的に、リテンション特性が大きく向上したことを確認できる。
前述した説明で、多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されねばならない。したがって、本発明の範囲は、説明された実施形態によって決定されず、特許請求の範囲に記載された技術的思想によって決定されねばならない。
本発明は、半導体メモリ素子関連の技術分野に適用可能である。
10、20 半導体基板、
11a、21a 第1不純物領域、
11b、21b 第2不純物領域、
12 トンネリング酸化層、
13 フローティングゲート、
14 ブロッキング酸化層、
15、24 コントロールゲート(ゲート電極層)、
22 トンネリング酸化層、
23 シリコンリッチ酸化ケイ素膜。
11a、21a 第1不純物領域、
11b、21b 第2不純物領域、
12 トンネリング酸化層、
13 フローティングゲート、
14 ブロッキング酸化層、
15、24 コントロールゲート(ゲート電極層)、
22 トンネリング酸化層、
23 シリコンリッチ酸化ケイ素膜。
Claims (9)
- 半導体基板と、前記基板に形成されたソース及びドレイン領域と、前記ソース及びドレイン領域と接触して前記半導体基板上に形成されたゲート構造体と、を備える半導体メモリ素子において、
前記ゲート構造体は、SiO2より高いシリコンの含量を有する酸化ケイ素膜を備えることを特徴とするシリコンリッチ酸化ケイ素膜を備えるメモリ素子。 - 前記ゲート構造体は、トンネリング酸化層、フローティングゲート及びコントロールゲートを備えることを特徴とする請求項1に記載のシリコンリッチ酸化ケイ素膜を備えるメモリ素子。
- 前記フローティングゲートは、SiOx(1.0<x<1.6)を含むことを特徴とする請求項2に記載のシリコンリッチ酸化ケイ素膜を備えるメモリ素子。
- 前記トンネリング酸化層は、SiO2から形成されたことを特徴とする請求項2に記載のシリコンリッチ酸化ケイ素膜を備えるメモリ素子。
- (イ)半導体基板上にSiO2より高いシリコンの組成を有するフローティングゲートを備えるゲート構造体を形成させるステップと、
(ロ)前記ゲート構造体の両側部をエッチングして前記半導体基板の両面を露出させるステップと、
(ハ)前記露出された半導体基板の両面にドーパントをドーピングしてソース及びドレインを形成させるステップと、を含むことを特徴とするシリコンリッチ酸化ケイ素膜を備えるメモリ素子の製造方法。 - 前記(イ)ステップは、
前記半導体基板上にトンネリング酸化層を形成させるステップと、
前記トンネリング酸化層上にSiH4ガス及びO2ガスを注入して、SiO2より高いシリコン組成を有する酸化ケイ素膜を備えてフローティングゲートを形成させるステップと、を含むことを特徴とする請求項5に記載のシリコンリッチ酸化ケイ素膜を備えるメモリ素子の製造方法。 - 前記SiH4ガス及びO2ガスの投入流量の比は、1.43:1ないし1.57:1であることを特徴とする請求項6に記載のシリコンリッチ酸化ケイ素膜を備えるメモリ素子の製造方法。
- 前記フローティングゲートは、SiOx(1.0<x<1.6)を含むことを特徴とする請求項5に記載のシリコンリッチ酸化ケイ素膜を備えるメモリ素子の製造方法。
- 前記ゲート構造体は、トンネリング酸化層、フローティングゲート及びコントロールゲートを備えることを特徴とする請求項5に記載のシリコンリッチ酸化ケイ素膜を備えるメモリ素子の製造方法。
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