CN114520227A - 半导体元件及其制作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 85
- 239000000758 substrate Substances 0.000 claims abstract description 54
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 49
- 230000003647 oxidation Effects 0.000 claims abstract description 46
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 46
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 29
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 20
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims abstract 7
- 239000002019 doping agent Substances 0.000 claims description 19
- 238000002513 implantation Methods 0.000 claims description 16
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 11
- 229910052731 fluorine Inorganic materials 0.000 claims description 11
- 239000011737 fluorine Substances 0.000 claims description 11
- 238000009279 wet oxidation reaction Methods 0.000 claims description 5
- 239000007943 implant Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 118
- VGRFVJMYCCLWPQ-UHFFFAOYSA-N germanium Chemical compound [Ge].[Ge] VGRFVJMYCCLWPQ-UHFFFAOYSA-N 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 7
- 239000001301 oxygen Substances 0.000 description 7
- 229910052760 oxygen Inorganic materials 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- KSPMJHKUXSQDSZ-UHFFFAOYSA-N [N].[N] Chemical compound [N].[N] KSPMJHKUXSQDSZ-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本发明公开一种半导体元件及其制作方法，其中该半导体元件包括一基底，包括一P型元件区以及一N型元件区，其中该P型元件区包括锗掺杂。一第一栅极介电层位于该P型元件区上。一第二栅极介电层位于该N型元件区上。该第一栅极介电层与该第二栅极介电层是通过相同氧化制作工艺同时形成，且该第一栅极介电层包括氮掺杂，该第二栅极介电层不包括该氮掺杂。
Description
技术领域
本发明涉及一种制作半导体元件及其制作方法，特别是涉及一种互补式金属氧化物半导体元件及其制作方法。
背景技术
互补式金属氧化物半导体(Complementary Metal-Oxide-Semiconductor,CMOS)是一种集成电路制作工艺，可在硅晶片上整合制作出特性上具有互补性的P型金属氧化物半导体晶体管(P-MOSFET)和N型金属氧化物半导体晶体管(N-MOFETS)，常用来制作微处理器(microprocessor)，微控制器(microcontroller)，静态随机存取存储器(SRAM)与其他数字逻辑电路。
整合制作P-MOSFET和N-MOSFET的过程中，常包括对基底的不同区域注入不同掺杂(dopants)的步骤，以能分别达到P-MOSFET和N-MOSFET的电性要求。然而，不同的掺杂条件会导致热氧化步骤时不同元件区域具有不同的氧化速率。氧化速率不同造成的氧化层厚度差异会随着厚度增加而逐渐累积，因此在制作厚度高达几百埃
甚至几微米(μm)的高压元件的栅极氧化层时特别明显。栅极氧化层厚度差异不仅影响到后续整合制作P-MOSFET和N-MOSFET的制作工艺余裕度(process window)，也不易兼顾两者的电性要求。
发明内容
有鉴于上述问题，本发明目的在于提供一种半导体元件及其制作方法，其特别在基底的PMOS元件区注入锗(germanium)掺杂和氮(nitrogen)掺杂，可使PMOS元件区的氧化速率较接近不包括锗掺杂和氮掺杂的NMOS元件区，可获得较一致的栅极介电层厚度。
本发明一实施例提供了一种半导体元件，其包括一基底，包括一P型元件区以及一N型元件区，其中该P型元件区包括锗掺杂。一第一栅极介电层位于该P型元件区上。一第二栅极介电层位于该N型元件区上，其中该第一栅极介电层与该第二栅极介电层是通过相同氧化制作工艺同时形成，且该第一栅极介电层包括氮掺杂，该第二栅极介电层不包括该氮掺杂。
本发明另一实施例提供了一种半导体元件的制作方法，包括以下步骤。首先提供一基底，包括一P型元件区以及一N型元件区。接着在该P型元件区中形成一掺杂层，该掺杂层的一上部包括氮掺杂，该掺杂层的一下部包括锗掺杂。然后进行一第一氧化制作工艺，以于该P型元件区的该掺杂层上形成一第一氧化层以及于该N型元件区的该基底上形成一第二氧化层。后续，进行一第二氧化制作工艺，穿过该第一氧化层及该第二氧化层以氧化该基底，而分别在该P型元件区上形成一第一栅极介电层以及在该N型元件区上形成一第二栅极介电层，其中该第一栅极介电层包括该氮掺杂。
附图说明
图1至图8为本发明第一实施例的半导体元件的制作方法的步骤示意图。
主要元件符号说明
100 基底
101 交界处
102 垫层
104 硬掩模层
110 图案化掩模层
131 表面
100P P型元件区
100N N型元件区
100R 周边区
112 掺杂层
112-1 上部
112-2 中间部
112-3 下部
120P 第一氧化层
120N 第二氧化层
130P 第一栅极介电层
130N 第二栅极介电层
200P 第一栅极结构
200N 第二栅极结构
202P 第一源极区
202N 第二源极区
204P 第一漏极区
204N 第二漏极区
206P 第一间隙壁
206N 第二间隙壁
208P 第一通道区
208N 第二通道区
F 氟掺杂
Ge 锗掺杂
N 氮掺杂
NMOS N型晶体管
PMOS P型晶体管
P1 注入制作工艺
P2 第一氧化制作工艺
P3 第二氧化制作工艺
P4 快速热处理制作工艺
T1 厚度
T2 厚度
T3 厚度
T4 厚度
D1 深度
具体实施方式
为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施例并配合所附的附图作详细说明。所附附图均为示意图，并未按比例绘制，且相同或类似的特征通常以相同的附图标记描述。文中所述实施例与附图仅供参考与说明用，并非用来对本发明加以限制。本发明涵盖的范围由权利要求界定。与本发明权利要求具同等意义者，也应属本发明涵盖的范围。
图1至图8为根据本发明一实施例的半导体元件的制作方法的步骤剖面示意图。
请参考图1。本发明的半导体元件的制作方法包括首先提供一基底100，包括至少一P型元件区100P、一N型元件区100N以及一周边区100R。基底100例如是硅基底、外延硅基底、硅锗半导体基底、碳化硅基底或硅覆绝缘(SOI)基底等，但不限于此。在一些实施例中，基底100例如是硅基底。基底100上可设有一垫层102以及一硬掩模层104位于垫层102上。垫层102例如是一氧化硅(SiO2)层，硬掩模层104例如是一氮化硅(SiN)层，但不限于此。
请参考图2。接着，移除P型元件区100P及N型元件区100N上的硬掩模层104及垫层102，显露出基底100的表面。在一些实施例中，移除垫层102及硬掩模层104的方法可包括先于硬掩模层104上形成一图案化掩模层(图未示)覆盖住周边区100R并显露出P型元件区100P及N型元件区100N上的硬掩模层104，然后利用湿蚀刻或干蚀刻制作工艺蚀刻移除未被图案化掩模层(图未示)覆盖的硬掩模层104。在一些实施例中，移除垫层102后，基底100的表面上可包括一自然氧化物(native oxide)薄层。
请参考图3。接着在基底100上形成一图案化掩模层110(例如一图案化光致抗蚀剂层)覆盖住N型元件区100N及周边区100R并显露出P型元件区100P的基底100表面，然后以图案化掩模层110为掩模进行一注入制作工艺P1，以在P型元件区100P中形成一掺杂层112邻近基底100表面。
注入制作工艺P1包括将锗掺杂Ge及氮掺杂N注入至P型元件区100P中，并通过注入能量的调整，使氮掺杂N主要分布于掺杂层112的上部112-1，并且使锗掺杂Ge主要分布于掺杂层112的下部112-3。根据本发明一实施例，锗掺杂Ge的注入能量例如约为40KeV，注入剂量例如约为5e15 atoms/cm2；氮掺杂N的注入能量例如约为2KeV，注入剂量例如约为1e15atoms/cm2，但不限于此。
在一些实施例中，注入制作工艺P1还包括将氟掺杂F注入至P型元件区100P中，并较佳主要分布于掺杂层112的中间部112-2，即主要分布于氮掺杂N及锗掺杂Ge之间。根据本发明一实施例，氟掺杂F的注入能量例如约为28至42KeV，注入剂量约为5e14 atoms/cm2，但不限于此。
需特别说明的是，图示中锗掺杂Ge、氮掺杂N及氟掺杂F的位置是表示其主要分布的位置。在一些实施例中，部分或少量的氮掺杂N可分布在中间部112-2及下部112-3，部分或少量的锗掺杂Ge可分布在上部112-1及中间部112-2，部分或少量的氟掺杂F可分布在上部112-1及下部112-3。
在一些实施例中，注入制作工艺P1还包含将合适的阱区掺杂注入P型元件区中，以于P型元件区中形成阱区(图未示)。
请参考图4。移除图案化掩模层110显露出N型元件区100N的基底100表面之后，接着将基底100置于含氧环境下对P型元件区110P和N型元件区100N显露出来的基底100进行一第一氧化制作工艺P2，以于P型元件区110P的掺杂层112上形成第一氧化层120P以及于N型元件区100N的基底100表面上形成第二氧化层120N。在一些实施例中，含氧环境可通过将氧气或含氧化合物(例如水气)通入第一氧化制作工艺P2的制作工艺腔中而实现。在一些实施例中，第一氧化制作工艺P2可包括通入其他制作工艺气体，例如氢气。
第一氧化制作工艺P2可为湿氧化制作工艺或干氧化制作工艺，较佳为湿氧化制作工艺，例如是现场蒸气产生(in-situ steam generation,ISSG)氧化制作工艺，制作工艺温度约介于800℃至1200℃之间，制作工艺时间根据第一氧化层120P和第二氧化层120N的目标厚度而决定，例如介于1分钟至12分钟之间，但不限于此。
在第一氧化制作工艺P2中，掺杂层112的部分上部112-1被氧化成为第一氧化层120P。在一些实施例中，第一氧化层120P可包括部分氮掺杂N。N型元件区110N的基底100的一表层会被氧化成为第二氧化层120N，其中第二氧化层120N不包括氮掺杂N。
第一氧化层120P包括厚度T1，第二氧化层120N包括厚度T2。根据本发明一实施例，厚度T1和厚度T2大致上相同，例如大约介于
至
之间，但不限于此。
在一些实施例中，进行第一氧化制作工艺P2之前，可包括进行一阱区注入制作工艺(图未示)以将用于形成N型元件之阱区(图未示)的掺杂注入至N型元件区100N中，在N型元件区100N中形成阱区。阱区注入制作工艺可在注入制作工艺P1之前或之后进行，视制作工艺需求调整。
请参考图5。接着，在P型元件区100P及N型元件区100N上分别被第一氧化层120P和第二氧化层120N覆盖的情况下，将基底100置于含氧环境下进行第二氧化制作工艺P3。第二氧化制作工艺P2中，反应气体中的氧或含氧化合物(例如O-H)会穿过P型元件区100P的第一氧化层120P和N型元件区100N的第二氧化层120N进一步氧化基底100的硅，而同时形成第一栅极介电层130P以及第二栅极介电层130N分别位于P型元件区100P和N型元件区100N的基底100上。
第二氧化制作工艺P3可为湿氧化制作工艺或干氧化制作工艺，较佳为湿氧化制作工艺，例如是湿式炉管(wet furnace)氧化制作工艺，制作工艺温度大约介于800℃至1200℃之间，制作工艺时间视第一栅极介电层130P和第二栅极介电层130N的目标厚度调整，例如介于30分钟至2小时之间，但不限于此。根据本发明一些实施例，第一氧化层120P及第二氧化层120N在第二氧化制作工艺P3的过程中，可避免基底100内的掺杂逸出(outgassing)。根据本发明一些实施例，第二氧化制作工艺P3中，基底100的周边区100R被垫层102及硬掩模层104覆盖，因此不会被氧化。
第一栅极介电层130P包括厚度T3，第二栅极介电层130N包括厚度T4。在一些实施例中，厚度T3和厚度T4的范围可以是几百埃
或者几微米(μm)的等级，但不限于此。
需特别说明的是，图5在第一栅极介电层130P和第二栅极介电层130N中绘示出第一氧化层120P及第二氧化层120N的位置，是为了强调第二氧化制作工艺P3穿过第一氧化层120P和第二氧化层120N进一步氧化基底100的硅的情况。实际上，第一氧化层120P、第二氧化层120N、第一栅极介电层130P和第二栅极介电层130N均为基底100的氧化物，包括相同材料，例如包括氧化硅，不易看出彼此之间的界线。或者也可说，在第二氧化制作工艺P3之后，第一氧化层120P在已成为第一栅极介电层130P的一部分，第二氧化层120N已成为第二栅极介电层130N的一部分。
已知基底100包括的掺杂会影响到基底100的氧化速率。本发明特征在于针对包括锗掺杂Ge之P型元件区100P注入合适剂量的氮掺杂N，使锗掺杂Ge与氮掺杂N对于氧化速率的影响加总后，获得P型元件区100P的氧化速率大致上等于不包括锗掺杂Ge及氮掺杂N的N型元件区的氧化速率。藉此，可使第一氧化制作工艺P2和第二氧化制作工艺P3之后，第一栅极介电层130P的厚度T3和第二栅极介电层130N的厚度T4大致上相同，例如大约介于
至
之间，或者大约是
但不限于此。
本发明另一特征在于，掺杂层112的上部112-1会在第二氧化制作工艺P3中被氧化成第一栅极介电层130P，因此第一栅极介电层130P中会包括氮掺杂N，而第二栅极介电层130N则不包括氮掺杂N。在一些实施例中，氮掺杂N分布于第一栅极介电层130P中的位置大约是第一氧化层120P所绘示的位置，其大约位于距离第一栅极介电层130P的表面131下方一深度D1处。根据本发明一实施例，深度D1大约介于第一栅极介电层130P的厚度T3的40％至45％之间。例如，当第一栅极介电层130P的厚度T3大约介于
至
之间，则深度D1大约介于
至
之间。如图5所示，在第二氧化制作工艺P3中，氟掺杂F往掺杂层112上部扩散至接近基底100与第一栅极介电层130P的交界处101，而锗掺杂Ge也会往掺杂层112上部扩散至大致上位于较氟掺杂F深的位置。
请参考图6和图7。接着进行一移除制作工艺以移除周边区100R的硬掩模层104，然后在P型元件区100P及N型元件区100N上分别被第一栅极介电层130P和第二栅极介电层130N覆盖的情况下，进行一快速热处理制作工艺P4。在一些实施例中，快速热处理制作工艺P4是在惰性气体环境下进行，所述惰性气体环境可通过将惰性气体例如氮气(N2)或氩气(Ar)通入快速热处理制作工艺P4的制作工艺腔中而实现。在一些实施例中，快速热处理制作工艺P4时，周边区100R上覆盖有垫层102。
根据本发明一些实施例，快速热处理制作工艺P4的制作工艺温度可介于850℃至1050℃之间，制作工艺时间可介于15秒至5分钟之间，但不限于此。快速热处理制作工艺P4可修补基底100于注入制作工艺(例如注入制作工艺P1和N型元件阱区注入制作工艺(图未示))中受到的损坏，并可活化注入至基底100中的掺杂。
根据本发明一些实施例，锗掺杂Ge在快速热处理制作工艺P4中会再往掺杂层112上部扩散至更接近交界处101，但仍大致上位于较氟掺杂F深的位置。根据本发明一优选实施例，快速热处理制作工艺P4后，基底100与第一栅极介电层130P的交界处101附近的锗掺杂Ge的浓度大于1E21 atoms/cm3，氟掺杂F的浓度大于1E20 atoms/cm3，第一栅极介电层130P中的氮掺杂N的浓度大于1E21 atoms/cm3。
请参考图8。接着，可分别于第一栅极介电层130P及第二栅极介电层130N上形成第一栅极结构200P和第二栅极结构200N，然后于第一栅极结构200P两侧的基底100的P型元件区100P中形成具有P导电型(P-type conductivity)的第一源极区202P以及第一漏极区204P，获得P型晶体管PMOS，以及于第二栅极结构200N两侧的基底100的N型元件区100N中形成具有N导电型(N-type conductivity)的第二源极区202N以及第二漏极区204N，获得N型晶体管NMOS。
根据本发明一实施例，在形成源极/漏极区之前，还包括蚀刻移除第一栅极介电层130P未被第一栅极结构200P覆盖的部分以及第二栅极介电层130N未被第二栅极结构200N覆盖的部分，然后形成第一间隙壁206P位于第一栅极结构200P和第一栅极介电层130P的侧壁上以及第二间隙壁206N位于第二栅极结构200N和第二栅极介电层130N的侧壁上，获得如图8的结构。需特别说明的是，基底100的周边区100R上可随着P型元件区100P和N型元件区100N的制作工艺而形成有半导体结构，为了简化说明，并未绘示于图中。
根据本发明一实施例，第一源极区202P以及第一漏极区204P位于P型元件区100P的掺杂层112中，两者之间包括P型晶体管PMOS的第一通道区208P，第一通道区208P包括锗掺杂Ge以及氟掺杂F。第二源极区202N以及第二漏极区204N位于N型元件区100N的基底100(或阱区)中，两者之间包括N型晶体管NMOS的第二通道区208N，第二通道区208N不包括锗掺杂Ge也不包括氟掺杂F。锗掺杂Ge搭配氟掺杂F可提高P型晶体管PMOS的载流子迁移率并且可改善P型晶体管PMOS的负偏压温度不稳定性(Negative Bias TemperatureInstability,NBTI)。
综上所述，本发明在PMOS元件区注入锗掺杂搭配氮掺杂，可改善PMOS元件特性以达到期望的电性要求，并可维持PMOS元件区和NMOS元件区上的栅极介电层的厚度较一致，易于制作工艺控制，使得当NMOS元件区上的栅极氧化层达目标厚度时PMOS元件区上的栅极氧化层也符合期望值。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
Claims (20)
1.一种半导体元件，其特征在于，包括:
基底，包括P型元件区以及N型元件区，其中该P型元件区包括锗掺杂；
第一栅极介电层，位于该P型元件区上；以及
第二栅极介电层，位于该N型元件区上，其中该第一栅极介电层与该第二栅极介电层是通过相同氧化制作工艺同时形成，且该第一栅极介电层包括氮掺杂，该第二栅极介电层不包括该氮掺杂。
2.如权利要求1所述的半导体元件，其中该氮掺杂位于距离该第一栅极介电层的表面一深度。
3.如权利要求2所述的半导体元件，其中该深度为该第一栅极介电层的厚度的40％至45％之间。
4.如权利要求3所述的半导体元件，其中该第一栅极介电层的该厚度介于
至
之间。
5.如权利要求1所述的半导体元件，其中该第一栅极介电层与该第二栅极介电层的厚度大致上相等。
6.如权利要求1所述的半导体元件，其中该氮掺杂的浓度大于1E21atoms/cm3。
7.如权利要求1所述的半导体元件，另包括:
第一栅极结构，设置在该第一栅极介电层上；
第一源极区以及第一漏极区，位于该第一栅极结构两侧的该基底的该P型元件区中，并且具有P导电型；
第二栅极结构，设置在该第二栅极介电层上；以及
第二源极区以及第二漏极区，位于该第二栅极结构两侧的该基底的该N型元件区中，并且具有N导电型。
8.如权利要求7所述的半导体元件，其中该锗掺杂位于该第一源极区以及该第一漏极区之间，其中该锗掺杂的浓度大于1E21 atoms/cm3。
9.如权利要求7所述的半导体元件，另包括氟掺杂，位于该基底的该P型元件区中并且位于该第一源极区以及该第一漏极区之间，其中该氟掺杂的浓度大于1E20 atoms/cm3。
10.如权利要求9所述的半导体元件，其中距离该基底的表面，该锗掺杂的深度大于该氟掺杂的深度。
11.一种半导体元件的制作方法，包括:
提供基底，包括P型元件区以及N型元件区；
在该P型元件区中形成一掺杂层，该掺杂层的上部包括氮掺杂，该掺杂层的下部包括锗掺杂；
进行第一氧化制作工艺，以在该P型元件区的该掺杂层上形成第一氧化层以及在该N型元件区的该基底上形成第二氧化层；以及
进行第二氧化制作工艺，穿过该第一氧化层及该第二氧化层以氧化该基底，而分别于该P型元件区上形成第一栅极介电层以及于该N型元件区上形成第二栅极介电层，其中该第一栅极介电层包括该氮掺杂。
12.如权利要求11所述的制作方法，另包括:
形成掩模层，覆盖该N型元件区并显露出该P型元件区；
以该掩模层为掩模进行注入制作工艺，将该氮掺杂及该锗掺杂注入至该P型元件区中；以及
移除该掩模层。
13.如权利要求12所述的制作方法，另包括:
在该注入制作工艺中，将氟掺杂注入至该P型元件区中。
14.如权利要求11所述的制作方法，其中该第一氧化制作工艺及该第二氧化制作工艺包括湿氧化制作工艺。
15.如权利要求11所述的制作方法，其中该第一氧化制作工艺以及该第二氧化制作工艺的制作工艺温度介于800℃至1200℃之间。
16.如权利要求11所述的制作方法，其中该第一氧化层和该第二氧化层具有大致上相同的厚度。
17.如权利要求16所述的制作方法，其中该第一氧化层和该第二氧化层的该厚度介于
至
之间。
18.如权利要求11所述的制作方法，其中该第一栅极介电层以及该第二栅极介电层具有大致上相同的厚度。
19.如权利要求18所述的制作方法，其中该第一栅极介电层以及该第二栅极介电层的该厚度介于
至
之间。
20.如权利要求11所述的制作方法，另包括:
形成第一栅极结构于该第一栅极介电层上以及第二栅极结构于该第二栅极介电层上；
形成第一源极区以及第一漏极区，位于该第一栅极结构两侧的该基底的该P型元件区中，且具有P型导电型；以及
形成第二源极区以及第二漏极区，位于该第二栅极结构两侧的该基底的该N型元件区中，且具有N型导电型。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011293784.3A CN114520227A (zh) | 2020-11-18 | 2020-11-18 | 半导体元件及其制作方法 |
| US17/131,584 US20220157814A1 (en) | 2020-11-18 | 2020-12-22 | Semiconductor device and method for forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011293784.3A CN114520227A (zh) | 2020-11-18 | 2020-11-18 | 半导体元件及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114520227A true CN114520227A (zh) | 2022-05-20 |
Family
ID=81588539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011293784.3A Pending CN114520227A (zh) | 2020-11-18 | 2020-11-18 | 半导体元件及其制作方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20220157814A1 (zh) |
| CN (1) | CN114520227A (zh) |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5763922A (en) * | 1997-02-28 | 1998-06-09 | Intel Corporation | CMOS integrated circuit having PMOS and NMOS devices with different gate dielectric layers |
| US6352912B1 (en) * | 2000-03-30 | 2002-03-05 | International Business Machines Corporation | Reduction of reverse short channel effects by deep implantation of neutral dopants |
| JP4772183B2 (ja) * | 2000-11-30 | 2011-09-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US6468851B1 (en) * | 2002-01-02 | 2002-10-22 | Chartered Semiconductor Manufacturing Ltd. | Method of fabricating CMOS device with dual gate electrode |
| JP4190940B2 (ja) * | 2003-05-13 | 2008-12-03 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| US7271443B2 (en) * | 2004-08-25 | 2007-09-18 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method for the same |
| US9136383B2 (en) * | 2012-08-09 | 2015-09-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact structure of semiconductor device |
| KR20140083736A (ko) * | 2012-12-26 | 2014-07-04 | 에스케이하이닉스 주식회사 | 게이트절연층 형성 방법 및 그를 이용한 반도체장치 제조 방법 |
| TWI536505B (zh) * | 2013-09-11 | 2016-06-01 | 東芝股份有限公司 | 不揮發性半導體記憶裝置、不揮發性半導體記憶裝置之製造方法、及製造裝置 |
-
2020
- 2020-11-18 CN CN202011293784.3A patent/CN114520227A/zh active Pending
- 2020-12-22 US US17/131,584 patent/US20220157814A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20220157814A1 (en) | 2022-05-19 |
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