KR100718823B1 - 실리콘-게르마늄 트랜지스터 및 관련 방법들 - Google Patents

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Abstract

트랜지스터 제조방법은 실리콘-게르마늄 에피택셜층을 포함하는 실리콘 기판을 제공하는 단계, 상기 실리콘-게르마늄 에피택셜층의 채널 영역 상에 마스킹 주입층을 형성하는 단계, 및 상기 채널 영역에 인접한 서로 이격된 소스 영역 및 드레인 영역을 규정하기 위해 상기 마스킹 주입층을 사용하여 상기 실리콘-게르마늄 에피택셜층에 도펀트(dopant)들을 주입하는 단계를 포함한다. 방법은 또한 상기 채널 영역을 노출시키기 위하여 주입후 상기 마스킹 주입층을 제거하는 단계를 포함한다. 실리콘 에피택셜층은 상기 노출된 채널 영역 상에 형성되며, 실리콘 에피택셜층의 적어도 일부는 트랜지스터용 게이트 유전층을 규정하기 위해 산화실리콘으로 변환된다. 게이트 유전층은 게이트 산화층, 및 이 게이트 산화층과 채널 영역 사이에 실리콘 보호층을 포함한다. 도전성 게이트는 게이트 산화층의 상부면 상에 형성된다. 게이트 유전층은 게르마늄을 포함하지 않기 때문에, 고속 실리콘-게르마늄 트랜지스터를 위해 안정된 게이트 유전층이 제공된다.
실리콘-게르마늄 트랜지스터, 게이트 유전층, 채널 영역, 트랜지스터, 실리콘 에피택셜층, 마스킹

Description

실리콘-게르마늄 트랜지스터 및 관련 방법들{A silicon-germanium transistor and associated methods}
도 1은 본 발명에 따른 실리콘-게르마늄 트랜지스터(silicon-germanium transistor)를 제조하는 방법을 예시한 흐름도.
도 2 내지 도 6은 본 발명에 따른 공정 단계들을 예시하는 집적회로의 일부의 단면도들.
도 7은 본 발명에 따른 실리콘-게르마늄 트랜지스터의 단면도.
*도면의 주요부분에 대한 부호의 설명*
40 : 실리콘 기판 41 : 실리콘-게르마늄 에피택셜층
42 : 희생 산화레벨 44 : 마스킹 주입층(masking implant layer)
46 : 채널 영역 52 : 이산화 실리콘층
본 발명은 반도체 장치들의 분야에 관한 것으로, 특히 트랜지스터 제조방법 및 이에 의해 제조된 대응하는 트랜지스터에 관한 것이다.
캐리어 이동도(carrier mobility)는 트랜지스터의 채널 영역을 통과하는 전자 또는 정공(hole)의 이동속도이다. 이것은 고속 트랜지스터들에 대한 중요 특징이다. 캐리어 이동도가 클수록 트랜지스터의 동작 주파수가 높아진다. 실리콘 기판 내에 게르마늄 도펀트 불순물들을 첨가함으로써 순수 실리콘에 비해 채널 이동도가 증가한다.
종래의 실리콘 트랜지스터 게이트들은 실리콘 기판을 열적으로 산화하여 형성된다. 열적으로 성장된 게이트 산화물은 일반적으로 실리콘 기판표면을 산소를 함유하는 분위기에 노출시킴으로서 형성된다. 산소는 실리콘 기판이 부분적으로 소비되게 하여 게이트 산화물로 변환되게 한다. 불행하게도, 게르마늄은 고온에서 불안정하게 되기 때문에 실리콘-게르마늄 기판으로부터 안정된 게이트 산화물이 쉽게 형성될 수 없다. 다시 말해서, 게르마늄은 고온에서 실리콘으로부터 확산하기 시작하여, 결국에는 저온에서 나타나는 특성들을 보유하지 못한다. 이에 따라, 게르마늄 본드(germanium bond)가 정규 동작 상태들 하에 안정하지 못하기 때문에 실리콘-게르마늄 인터페이스에서 산화물이 존재하지 않게 된다. 확산된 게르마늄은 트랜지스터의 전기적 성능을 심하게 제한시킬 수 있는 게이트 산화물의 인터페이스 트랩 사이트들(interface trap sites)을 생성할 것이다.
실리콘-게르마늄 기판 위에 안정된 게이트 산화물을 형성하는 한 방법은 저온 CVD 산화물을 증착하는 것을 포함한다. 그러나, 이러한 산화물은 결과적으로 바람직하지 않은 높은 표면상태 밀도를 갖는다. 실리콘-게르마늄 기판 위에 안정된 게이트 산화물을 형성하는 다른 방법은 실리콘-게르마늄 기판에 위에 적용된 실리콘 캡층(silicon cap layer)을 재산화하는 것이다. 실리콘 캡층을 사용함으로써, 바람직하지 않게 큰 유효 게이트 산화물 두께를 갖는 매립된 채널 구조가 된다.
그럼에도 불구하고, 실리콘-게르마늄 트랜지스터들은 실리콘 트랜지스터들의 동작속도들과 비교해서 달성될 수 있는 높은 동작속도 때문에 바람직하다.
전술한 배경에 비추어, 본 발명의 목적은 실리콘-게르마늄 트랜지스터 제조방법 및 비교적 얇은 안정된 게이트 산화물을 갖는 대응하는 실리콘-게르마늄 트랜지스터를 제공하는 것이다.
본 발명에 따른 상기 및 다른 목적들, 이점들 및 특징들은 바람직하게 실리콘-게르마늄 에피택셜층을 갖는 실리콘 기판을 제공하는 단계; 상기 실리콘-게르마늄 에피택셜층의 채널 영역 상에 마스킹 주입층을 형성하는 단계; 및 상기 채널 영역에 인접한 서로 이격된 소스 영역 및 드레인 영역을 규정하기 위하여 상기 마스킹 주입층을 사용하여 상기 실리콘-게르마늄 에피택셜층에 도펀트들을 주입하는 단계를 포함하는 트랜지스터 제조 방법에 의해 제공된다.
방법은 또한 주입후 상기 채널 영역을 노출시키기 위하여 상기 마스킹 주입층을 제거하는 단계, 및 상기 노출된 채널 영역 상에 실리콘 에피택셜층을 형성하는 단계를 포함한다. 실리콘 에피택셜층의 적어도 일부는 바람직하게 게이트 유전층을 규정하기 위하여 플라즈마 인핸스드 화학기상 증착(PECVD: plasma enhanced chemical vapor deposition) 또는 고압 산화를 이용하여 산화실리콘으로 변환된다. 이들 단계들은 산화 실리콘이 형성될 때 채널 영역으로부터 게이트 유전층으로 게르마늄의 이동을 방지하기 위해서 저온에서 수행된다. 도전성 게이트는 게이트 유전층의 상부면 상에 형성된다.
그러므로, 소스 및 드레인 영역들은 산화실리콘이 형성되기 전에 형성된다. 이것은 방법이 바람직하게는 소스 영역 및 드레인 영역에 주입된 이온들을 활성화하고 주입공정 동안 가해된 손상을 복구하기 위해서 실리콘-게르마늄 애피택셜층을 갖는 실리콘 기판을 고온처리하는 단계를 더 포함하기 때문이다. 그렇지 않고, 소스 및 드레인 영역들이 형성되기 전에 산화실리콘이 형성된다면, 실리콘-게르마늄 에피택셜층을 갖는 실리콘 기판이 고온처리될 때 게르마늄이 실리콘으로부터 확산하여 게이트 유전층으로 이동하게 된다. 게르마늄의 산화는 불안정한 게이트 유전층을 생성한다.
일 실시예에서, 실리콘 에피택셜층의 일부만이 바람직하게 게이트 유전층을 규정하기 위하여 산화실리콘으로 변환된다. 따라서, 게이트 유전층은 게이트 산화층 및 이 게이트 산화층과 채널 영역 사이에 실리콘 보호층을 포함한다. 실리콘 보호층은 고온에서 채널 영역에서 게이트 산화층으로 이동하는 것을 효과적으로 방지한다.
본 발명의 다른 양태는 채널 영역을 가지며 이 채널 영역에 인접한 한 쌍의 서로 이격된 소스 영역 및 드레인 영역을 갖는 실리콘-게르마늄 에피택셜층을 포함하는 실리콘-게르마늄 트랜지스터에 관한 것이다. 게이트 유전층은 채널 영역 상에 있다. 게이트 유전층은 채널 영역에 인접한 게이트 산화층, 및 게이트 산화층과 채널 영역 사이의 실리콘 보호층을 포함한다. 도전성 게이트는 게이트 산화층의 상측면 상에 있다.
본 발명은 바람직한 실시예들이 도시된 첨부한 도면들을 참조하여 이하에 더 완전히 설명될 것이다. 그러나, 본 발명은 많은 상이한 형태로 구현될 수 있으며 여기 개시된 실시예로 한정되는 것으로서 해석되지 않는다. 그보다는, 이들 실시예들은 본 개시가 완전하게 하고 당업자들에게 본 발명의 범위를 완전하게 알리도록 제공된 것이다. 동일 참조부호는 동일 구성요소를 지칭한다. 층들 및 영역들의 크기들은 명확성을 위해 과장될 수 있다.
도 1을 참조하면, 본 발명에 따른 실리콘-게르마늄 에피택셜 층을 포함하는 실리콘 기판 상에 트랜지스터를 제조하는 방법을 먼저 전반적으로 기술한다. 시작에서부터(블록 20), 실리콘-게르마늄 에피택셜 층을 포함하는 실리콘 기판은 블록(22)에 제공되고 블록(24)에서 실리콘-게르마늄 에피택셜증의 채널 영역 상에 마스킹 주입층을 형성한다. 블록(26)에서, 채널 영역에 인접한 서로 이격된 소스 영역 및 드레인 영역을 규정하기 위하여 마스킹 주입층을 사용하여 실리콘-게르마늄 에피택셜층에 도펀트들을 주입한다. 마스킹 주입층은 블록(28)에서 채널 영역을 노출시키기 위하여 주입후 제거된다. 블록(30)에서, 실리콘 에피택셜층은 노출된 채널 영역 상에 형성된다.
방법은 블록(32)에서 트랜지스터용의 게이트 유전층을 규정하기 위해 실리콘 에피택셜층의 적어도 일부를 산화실리콘으로 변환하는 단계를 더 포함한다. 게이트 유전층은 게이트 산화층, 및 게이트 산화층과 채널 영역 사이에 실리콘 보호층을 포함한다. 실리콘 보호층은 게르마늄이 산화되는 것을 방지한다. 블록(34)에서 도전성 게이트는 게이트 산화층의 상부면 상에 형성된다.
본 발명에 따른 방법은 게이트 유전층은 게르마늄을 포함하지 않기 때문에 실리콘-게르마늄 트랜지스터용의 안정된 게이트 유전층을 이점이 되게 제공한다. 따라서, 산화물은 게르마늄 본드가 정규 동작상태 하에서 안정하지 않기 때문에 실리콘-게르마늄 인터페이스에서 존재하지 않을 것이다. 실리콘-게르마늄 에피택셜층이 고온에 노출되었을 때 게르마늄이 채널 영역에서 게이트 절연층으로 이동하는 것을 방지하므로 게이트 절연층의 안정성, 및 실리콘-게르마늄 트랜지스터의 신뢰도가 향상된다.
개괄적으로 위와 같이 방법을 기술하였으나, 방법의 보다 상세한 것을 도 2 내지 도 6의 단면도들을 참조하여 논한다. 실리콘-게르마늄층(41)은 당업자가 쉽게 이해하는 바와 같이 실리콘 기판(40) 상에 실리콘-게르마늄을 에피택셜로 증착하여 형성된다. 실리콘 기판(40)은 바람직하게는 당업자가 쉽게 아는 바와 같이 고농도로 도핑된 보론(boron)을 포함한다. 실리콘-게르마늄 에피택셜층(41)은 약 5 마이크론의 두께를 갖는다. 실리콘-게르마늄 에피택셜층(41) 내 게르마늄의 농도는 중량 퍼센트로 약 30 내지 60%의 범위 내에 있으며 바람직한 게르마늄 농도는 중량 퍼센트로 약 50%이다. 30 내지 50 중량 퍼센트의 범위는 다른 기판 특징들을 현저하게 변경하지 않고 형성될 트랜지스터의 채널 영역에서의 높은 캐리어 이동도를 제공한다. 그러나, 본 발명은 이 범위로 제한되지 않는다. 도펀트 주입들에 사용되는 희생 산화레벨(42)은 도 2에 도시된 바와 같이, 선택적으로 실리콘-게르마늄 에피택셜층(41) 상에 형성된다. 희생 산화층(42)의 두께는 약 2nm 미만이다.
도 3을 참조하면, 마스킹 주입층(44)은 실리콘-게르마늄 에피택셜층(41) 내의 채널 영역(46) 위에 형성된다. 일 실시예에서, 마스킹 주입층(44)은 폴리실리콘이다. 마스킹 주입층(44)의 두께는 바람직하게는 약 50 내지 100 nm의 범위에 있다. 마스킹 주입층(44)의 목적은 소스 및 드레인 영역들(48, 50)이 형성될 때 채널 영역(46)으로 도펀트 불순물들이 들어가는 것을 방지하는 것이다. 마스킹 주입층(44)의 증착 및 에칭은 당업자에 의해 공지된 것으로 여기선 더 상세한 것을 논하지 않겠다.
다시 도 3을 참조하면, 도펀트들은 채널 영역(46)에 인접한 서로 이격된 소스 영역과 드레인 영역을 규정하기 위해 마스킹 주입층(44)을 사용하여 실리콘-게르마늄 에피택셜층(41)에 주입된다. 소스 영역 및 드레인 영역(48, 50)은 당업자가 쉽게 이해하는 바와 같이, 단순히 주입들, 저농도 도핑된 드레인(LDD: lightly doped drain) 주입들, 할로 주입들, 및 산화물 또는 질화물 스페이서들을 사용하는 등의 다양한 방법들로 형성될 수 있다. 일 실시예에서, 소스 영역 및 드레인 영역(48, 50)용의 주입들은 약 5E14/cm2 내지 1E16/cm2의 범위 내의 분량(dose)을 사용하여 약 5 내지 15keV의 범위 내의 에너지로 수행되는 얕은 접합 주입들(shallow junction implants)이다.
소스 영역 및 드레인 영역(48, 50)이 형성된 후에, 주입된 이온들을 활성화하고 주입공정에서 사용된 높은 에너지 이온들의 충격에 의해 야기된 실리콘-게르마늄 격자에 가해진 손상을 치유하기 위해서 고온 공정이 바람직하다. 이러한 이점을 달성하는데 고온이 바람직하지만, 주입된 이온들이 고온으로 인해 바람직하지 않게 재분포될 수 있다. 주입물의 재분포를 피하면서 고온처리의 원하는 이점들을 달성하기 위해서, 급속 열 어닐링 공정이 이용될 수 있다. 그러므로, 바람직하게는 대략 1,000 - 1,075℃의 온도에서 수행되는 급속 열 어닐링 단계는 주입단계 후에 수행될 수 있다.
종래의 트랜지스터 형성 방법들에서, 소스 영역 및 드레인 영역(48, 50)은 게이트 유전층이 형성된 후에 형성된다. 그러나, 실리콘-게르마늄 에피택셜층(41) 내 게르마늄 때문에, 게르마늄은 전술한 바와 같이 고온에서 게이트 유전층으로 이동할 것이다. 게이트 유전층에 게르마늄이 존재한다면, 이것은 게이트 유전층이 불안정하게 할 것이며 결국 트랜지스터의 신뢰성을 감소시킨다. 이에 따라 마스킹 주입층(44)은 더미 게이트 유전층(dummy gate dielectric layer)으로서 작용하여 소스 영역 및 드레인 영역(48, 50)을 형성할 때 도펀트 주입물들이 채널 영역(46)으로 들어가는 것을 방지한다.
실리콘 기판(40) 및 실리콘-게르마늄 에피택셜층(41)이 어닐링된 후에, 이산화 실리콘(52)의 비도전층이 마스킹 주입층(44)을 포함하는, 실리콘-게르마늄 에피택셜층(41) 위에 형성된다. 이어서 도 4에 도시한 바와 같이, 마스킹 주입층(44)을 갖는 이산화 실리콘(52)을 평탄화시키기 위해서 화학 기계식 폴리싱(chemical mechanical polishing; CMP)이 수행된다. 이산화 실리콘층(52)은 마스킹 주입층(44)이 선택적으로 제거됨으로써 채널 영역(46)이 노출되게 한다. 이산화 실리콘층(52)은 또한 실리콘 에피택셜층이 소스 및 드레인 영역(48, 50)과 접촉하게 되는 것을 방지한다.
당업자가 쉽게 이해하는 바와 같이, 이산화 실리콘층(52)이 증착된다. 이산화 실리콘의 증착은 저압 화학기상증착(low pressure chemical vapor deposition; CVD), 고밀도 플라즈마 CDV, 또는 매우 제어된 공정에서 박막들의 저온 증착에 사용되는 넌-CVD 분자 빔 에픽택시(non-CVD MBE:non-CVD molecular beam epitaxy)에 의해 수행될 수 있다.
다음에, 채널 영역(46)을 노출시키기 위해 마스킹 주입층(44) 및 희생 산화층(42)이 제거된다. 이들 층들은 당업자에 의해 쉽게 이해되는 바와 같이, 습식(wet)이나 건식 에칭(dry etch)으로 제거될 수 있다. 노출된 채널 영역(46)에 의해서, 실리콘 에피택셜층(54)은 도 5에 도시된 바와 같이, 저온을 사용하여 채널 영역 위에 형성된다.
실리콘 에피택셜층(54)의 두께는 바람직하게는 약 0.5 내지 3 nm의 범위내이다. 저온은 약 250 내지 600 ℃의 범위 내이며 바람직한 온도는 약 500℃이다. 실리콘 에피택셜층(54)의 형성은 소스 영역 및 드레인 영역(48, 50) 상에 놓인 이산화 실리콘층(52) 및 희생 산화 레벨(42)이 실리콘 에피택셜층이 형성된 후에 제거될 것이기 때문에 선택적 또는 비선택적일 수 있다.
실리콘 에피택셜층(54)의 적어도 일부는 도 6에 도시된 바와 같이, 안정된 게이트 유전층(56)을 규정하기 위해 산화 실리콘으로 변환된다. 게이트 유전층(56)은 바람직하게는, 플라즈마 인핸스드 CVD 또는 고압 산화 등 저열 버짓(budget) 공정을 사용하여 형성된다. 게이트 유전층(56)은 실리콘 보호층(58) 및 게이트 산화층(60)을 포함한다. 실리콘 보호층(58)은 약 0.5 내지 2.5 nm의 범위 내 두께를 가지며, 바람직한 두께는 약 1 nm이다. 실리콘 보호층(58)은 고온 하에서 채널 영역(46)에서 게이트 산화층(60)으로 게르마늄이 이동하는 것을 방지한다. 게이트 산화층(60)의 두께는 바람직하게는 약 1 내지 10 nm의 범위에 있으므로 게이트 유전층(56)의 전체 두께는 약 1.5 내지 12.5 nm의 범위 내에 있다. 당업자에게 쉽게 이해되는 바와 같이, 사후 산화 어닐링(post oxidation anneal)으로 게이트 유전층(56) 내에 인터페이스 트랙 사이트 밀도를 감소시킨다.
이하 표 1을 참조하면, 게이트 유전층(56)을 형성하기 위한 대표적인 플라즈마 인핸스드 CVD 파라미터들이 제공되어 있다. 목록된 각각의 파라미터에 대해서, 대응하는 범위는 바람직한 값과 함께 제공되어 있다. 예를 들면, PECVD를 위한 증착 온도는 약 250℃ 내지 600℃의 범위 내에 있을 수 있으며 바람직한 온도는 약 300℃이다. 산화시간은 약 10 내지 60초의 범위 내있고 바람직한 시간은 약 300℃의 바람직한 온도 증착에 대응하는 약 45초이다. 주 플라즈마 파워원의 주파수에 관해서, 약 10와트 내지 500와트의 범위 내 파워레벨에서 13.56 MHz의 주파수가 제공된다. 13.56 MHz의 주파수에서 바람직한 파워레벨은 65와트이다. 플라즈마는 아르곤을 포함하며, 아르곤 유속은 약 1 sccm 내지 500 sccm의 범위에서 선택된다. 아르곤의 바람직한 유속은 약 50 sccm이다.
플라즈마는 표면손상을 감소시키기 위해서 저주파 파워원(low frequency power source)으로 여기된다. 이 파워원의 주파수는 약 50 kHz 내지 400 kHz의 범위 내에 있을 수 있고 바람직한 주파수는 약 200 kHz이다. 대응하는 파워레벨은 약 5와트 내지 500와트의 범위 내이다. 200 kHz의 주파수에서 바람직한 파워레벨은 40와트이다. 플라즈마 인핸스드 화학 기상 증착 시스템 내 압력은 약 1 mTorr 내지 500 Torr의 범위 내이며 바람직한 압력은 3 Torr이다.
파라미터들 범위 바람직한 범위
피착온도 250℃-600℃ 300℃
플라즈마 파워(13.56 MHz) 10와트 - 500 와트 65와트
플라즈마 파워(200 kHz) 5와트 - 500 와트 40 와트
압력 1mTorr - 500 Torr 3 Torr
아르곤 1 sccm - 500 sccm 50 sccm
시간 10-60초 45초
플라즈마 인핸스드 CVD를 사용하여 게이트 유전층(56)을 형성하는 대안으로서, 고온산화를 사용할 수도 있다. 표 2는 바람직한 파라미터와 함께 고온 산화 파라미터를 목록한 것이다. 압력은 약 3 내지 30 기압의 범위 내이고, 바람직한 압력은 25 기압이다. 산화온도는 약 500℃ 내지 700℃의 범위 내에 있다. 바람직한 산화온도는 600℃이다. 고온 산화를 수행하는 시간 기간은 약 90초 내지 15분의 범위 내이고, 바람직한 시간은 25기압의 바람직한 압력에 대응하여 2분이다. 산소의 유속은 1sccm 내지 500 sccm의 범위에서 선택되고, 바람직한 유속은 약 50 sccm이다.
파라미터들 범위 바람직한 범위
산화온도 500℃-700℃ 600℃
압력 3 - 30 기압 25 기압
O2 1 sccm - 500 sccm 50 sccm
시간 90초 - 15분 2분
실리콘-게르마늄 트랜지스터(62)를 형성하는 다음 단계는 도 7에 도시한 바와 같이 게이트 산화층(60)의 상부면 상에 도전성 게이트(64)를 형성하는 것이다. 도전성 게이트(64)는 게이트 유전층(56) 위에 정렬된다. 이러한 도전성 게이트 구조(64)는 당업자에게 공지된 것으로, 일반적으로 당업자에게 쉽게 이해되는 바와 같이, 화학 기상증착 공정을 사용하여 저압에서 게이트 산화층(60)의 상부면 위에 폴리실리콘을 증착함으로써 형성된다.
본 발명에 대한 많은 변형들 및 기타 실시예들은 전술한 설명들 및 관련 도면들에 있는 교시된 바의 이점을 갖는다는 것이 당업자에게 생각이 떠오르게 될 것이다. 그러므로, 본 발명은 개시된 특정한 실시예들로 제한되는 것이 아니고, 수정들 및 실시예들은 첨부된 청구범위 내에 포함되도록 의도된 것임이 이해될 것이다.
본 발명은 실리콘-게르마늄 트랜지스터를 제조 방법, 및 비교적 얇은 안정된 게이트 산화물을 갖는 대응하는 실리콘-게르마늄 트랜지스터를 제공할 수 있게 한다.

Claims (38)

  1. 트랜지스터를 제조하는 방법에 있어서:
    실리콘-게르마늄 에피택셜층(silicon-germanium epitaxial layer)을 포함하는 실리콘 기판을 제공하는 단계;
    상기 실리콘-게르마늄 에피택셜층의 채널 영역 상에 마스킹 주입층(masking implant layer)을 형성하는 단계;
    상기 채널 영역에 인접한 서로 이격된 소스 영역 및 드레인 영역을 규정하기 위하여, 상기 마스킹 주입층을 사용하여 상기 실리콘-게르마늄 에피택셜층에 도펀트들(dopants)을 주입하는 단계;
    상기 채널 영역을 노출시키기 위하여 상기 주입 단계후 상기 마스킹 주입층을 제거하는 단계;
    상기 노출된 채널 영역 상에 실리콘 에피택셜층을 형성하는 단계;
    상기 트랜지스터용 게이트 유전층을 규정하기 위하여, 상기 실리콘 에피택셜층의 적어도 일부를 산화실리콘으로 변환하는 단계; 및
    상기 게이트 유전층 상에 도전형 게이트를 형성하는 단계를 포함하는, 트랜지스터 제조방법.
  2. 제 1 항에 있어서,
    상기 변환단계는 실리콘 보호층이 상기 게이트 유전층과 상기 채널 영역 사이에 잔류하도록 상기 실리콘 에피택셜층의 일부만을 상기 산화실리콘으로 변환하는 단계를 포함하는, 트랜지스터 제조방법.
  3. 제 2 항에 있어서,
    상기 변환단계는 상기 실리콘 에피택셜층의 두께의 75 내지 95%를 상기 산화실리콘으로 변환하는 단계를 포함하는, 트랜지스터 제조방법.
  4. 제 1 항에 있어서,
    상기 실리콘-게르마늄 에피택셜층은 중량 퍼센트로 30 내지 60%의 게르마늄을 포함하는, 트랜지스터 제조방법.
  5. 제 1 항에 있어서,
    상기 노출된 채널 영역 상에 상기 실리콘 에피택셜층을 형성하기 전에 상기 실리콘-게르마늄 에피택셜층을 포함하는 상기 실리콘 기판을 어닐링하는 단계를 더 포함하는, 트랜지스터 제조방법.
  6. 제 1 항에 있어서,
    상기 실리콘 에피택셜층을 형성하는 단계는 600℃ 미만의 온도에서 수행되는, 트랜지스터 제조방법.
  7. 제 1 항에 있어서,
    상기 마스킹 주입층을 형성하기 전에 실리콘 기판 상의 실리콘 게르마늄 에피택셜층 위에 희생 산화층(sacrificial oxide layer)을 형성하는 단계를 더 포함하는, 트랜지스터 제조방법.
  8. 제 7 항에 있어서,
    상기 마스킹 주입층을 제거한 후에 상기 채널 영역 위에 상기 희생 산화층부를 제거하는 단계를 더 포함하는, 트랜지스터 제조방법.
  9. 제 1 항에 있어서,
    상기 실리콘 보호층은 0.5 내지 2.5nm의 범위의 두께를 갖는, 트랜지스터 제조방법.
  10. 제 1 항에 있어서,
    상기 실리콘-게르마늄 에피택셜층은 중량 퍼센트로 50%의 게르마늄을 포함하는, 트랜지스터 제조방법.
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