KR100954874B1 - 채널 영역에서 레트로그레이드 도펀트 프로필을 구비한반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

웰 구조에 요구되는 도펀트 프로필을 설정하기 위하여 이온 주입 단계들 및 열 처리 단계들이 수행된 후에 웰 구조 상에 애피택셜 성장된 채널 층이 제공된다. 상기 채널 층은 요구되는 바와 같이, 도핑되지 않거나 또는 약하게 도핑되어, 전계 효과 트랜지스터의 채널 영역에서 레트로그레이드 도펀트 프로필을 제공한다. 또한, 상기 웰 구조와 상기 채널 층 사이에 확산 배리어 층이 제공되어 상기 채널 층 형성 후에 수행되는 어떤 임의의 열처리 동안 확산증가를 감소한다. 상기 채널 영역에서 최종 도펀트 프로필은 상기 채널 층의 두께 및 상기 확산 배리어 층의 성분 및 상기 채널 층에 도펀트 원자들을 제공하기 위한 어떤 임의의 추가적인 주입 단계들에 의해 조절된다.

Description

채널 영역에서 레트로그레이드 도펀트 프로필을 구비한 반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING A RETROGRADE DOPANT PROFILE IN A CHANNEL REGION AND METHOD FOR FABRICATING THE SAME}
본 발명은 일반적으로 집적 회로 제조 분야에 관한 것으로, 보다 구체적으로는 트랜지스터 요소의 채널 영역에서 향상된 레트로그레이드 도펀트 프로필(retrograde dopant profile)을 구비하는 전계 효과 트랜지스터와 같은 반도체 디바이스, 및 그러한 반도체 디바이스를 제조하는 방법에 관한 것이다.
MOS 트랜지스터와 같은 전계 효과 트랜지스터는 현대 집적 회로 분야에서 가장 자주 이용되는 회로 요소들 중 하나이다. 전형적으로, 매우 많은 수의 전계 효과 트랜지스터들이 적합한 기판 상에서 동시에 형성되고, 접속되어 회로의 요구되는 기능성을 제공한다. 일반적으로, 전계 효과 트랜지스터는 두 개의 고농도로 도핑된 반도체 영역들, 일반적으로 실리콘 영역들을 가지며, 이들은 또한 드레인 및 소스 영역들로 언급되며, 아울러 이들은 저농도의 역으로 도핑된 반도체 영역(형성되는 트랜지스터의 유형에 따라 소위 N-웰(well) 또는 P-웰)에 매립된다. 상기 드레인 영역과 소스 영역은 그 사이에 놓여지는 채널 영역에 의해 서로 이격되어 있으며, 게이트 전극에 적절한 전압 인가시 드레인 영역과 소스 영역 사이에 전도성 채널이 형성되는데, 여기서 상기 게이트 전극은 일반적으로 채널 영역 위에 형성되고 게이트 산화물 층으로 종종 제공되는 게이트 절연 층에 의해 채널 영역으로부터 분리되어 있다.
개별적인 반도체 요소들의 피쳐(feature) 크기가 점차 감소함으로써(예를 들어, 상기 소스와 드레인 영역들 사이의 거리(이것은 또한 채널 길이로도 언급됨)는 이러한 측면에서 임계 크기(critical dimension)를 나타냄), 디바이스 성능은 증가한다. 그러나 이러한 변화에 의해, 공정 기술자들은 피쳐 사이즈들을 감소함으로써 얻어지는 개선을 일부도 상쇄하지 않도록 감소된 피쳐 사이즈들에 양립 가능한 새로운 공정들 및 기술들을 개발해야하는 새로운 과제를 가지게 된다. 예를 들어, 채널 길이를 감소하는 것은 일반적으로 상기 게이트 절연 층의 두께가 감소되는 것을 필요로 하여, 전도성 채널의 형성이 인가된 게이트 전압에 의해 충분히 제어가능하게 남아있도록 한다. 정교한 MOS 트랜지스터들에 대하여 일반적인 것처럼, 두께가 몇 나노미터인 게이트 절연 층을 형성하는 것은 상기 게이트 절연 층 아래 놓인 반도체 영역에 임의의 어떤 격자 손상도 최소화하는 진보된 공정 기술을 요구하여, 전체 동작 시간에 걸쳐 디바이스의 높은 신뢰성을 보장하기 위한 산화물 층과 같은 고품질의 게이트 절연 층의 형성을 가능하게 한다. 또한, 단지 상대적으로 손상되지 않은 반도체 영역은 반도체 재료와 상대적으로 평평한 경계면을 가지는 게이트 절연 층을 형성하도록 하여, 전하 캐리어(charge carrier)들의 산란을 최소화한다.
현대 디바이스에서의 채널 길이의 감소는 전도성의 향상을 가져온다. 그러나, 임의의 경우에 채널 길이의 과도한 감소 없이 상기 채널 영역에서 캐리어 이동도(mobility)를 강화함으로써 전도성을 더욱 향상하는 것이 요구된다. 따라서, 현대 디바이스에서는 소위 레트로그레이드 채널 도핑 프로필이 고려된다. 잘 알려진 바와 같이, 반도체 격자에서 도펀트 원자들은 반도체 영역에 걸친 전기장의 영향 하에서 이동하는 전자 캐리어에 관하여 산란 중심이다. 그러므로, 현대 디바이스에서, 상기 레트로그레이드 채널 도펀트 프로필이 이용되는데, 즉 도펀트들의 농도가 상기 게이트 절연 층으로부터 상기 채널 영역의 보다 깊이 아래 쪽에 위치하는 영역들로 갈수록 증가하여, 본질적으로 상기 게이트 절연 층 근처에 전도성 채널을 형성하는 전하 캐리어들은 상대적으로 낮은 산란 중심 농도를 겪게 되고, 따라서 상기 채널에서의 전체 전도성이 강화된다. 그러나, 하기에서 도 1a 내지 도 1c 및 도 2a와 도 2b를 참조하여 설명하는 바와 같이, 레트로그레이드 채널 도펀트 프로필은 얻기가 매우 힘들다.
도 1a에서, 초기 제조 단계에서 반도체 요소(100)의 개략적인 단면도가 도시된다. 본 예에서, 상기 반도체 요소(100)는 상보성 MOS 트랜지스터 쌍으로서 예시되는데, 실리콘 영역과 같은 반도체 영역(101), 예를 들어 실리콘 이산화물을 포함하는 얕은 트랜치 분리(102)가 형성되어 N-웰 구조(120) 및 P-웰 구조(110)를 분리한다. N-웰 구조(120)에서는 주입된, 즉 도핑된 부분들(121, 122, 123 및 124)이 도시되고, 대응적으로, P-웰 구조(110)에서는 주입된 부분들(111, 112, 113 및 114)이 도시된다. N-웰 구조(120) 및 P-웰 구조(110)에서 가장 낮게 위치된 주입 부분들(111, 121)은 매립 주입(buried implant)들이라고 또한 언급된다. 주입된 부분들(112, 122)은 보통 충전 주입이라고 알려져 있고, 주입된 부분들(113, 123)은 보통 펀치-스루 주입들로서 언급된다. 주입된 부분들(114 ,124)은 또한 VT 주입들로 불리는데, 여기서 VT는 형성되는 트랜지스터 요소의 임계 전압을 나타낸다.
도 1a에 도시된 반도체 디바이스(100)를 형성하는 전형적인 공정 흐름은 다음의 단계들을 포함한다. 먼저, 얕은 트랜치 분리(102)가 기술 분야에 잘 알려진 포토리소그라피, 식각 및 증착 기술들에 의해 형성된다. 그 후에, P-웰 구조(110) 및 N-웰 구조(120)가 후속적으로 수행되는 이온 주입 공정들에 의해 정의되고, 여기서 주입 공정을 보다 정확하게 제어하기 위하여 산화물 층(도시되지 않음)과 같은 희생 층(sacrificial layer)이 실제 주입 공정 전에 상기 반도체 영역(101) 위에 증착된다. 상기 N-웰 구조(120)를 정의하는데 전형적으로 인함유 또는 비소 이온들이 이용되고, 상기 P-웰 구조(110)를 정의하는데 전형적으로 붕소 이온들이 사용된다. 주입 동안, 개별적인 주입 부분들(121 내지 124 및 111 내지 114)에서 대응하는 이온 종류들이 최고 농도를 가지도록 개별적인 주입 공정의 도즈 및 에너지가 제어된다. 주입 공정의 특성 때문에, 상기 P-웰 구조(110) 및 N-웰 구조(120)를 정의하는 주입 부분들의 경계들은 도 1a에 도시된 바와 같이 급격한 경계를 가지지 않고 반면에 점차적인 변화를 가진다.
도 2a는 개별적인 웰 구조들에서 깊이에 따른 상기 N-웰 구조(120) 및 P-웰 구조(110)의 도펀트 농도를 도시한다. 특히, 도 2a로부터, 개별적인 주입 부분들에서 같은 참조 번호로 표시된 VT 주입들(114 ,124)은 상기 반도체 디바이스(100)의 표면 근처에서 현저히 감소하는 도펀트 농도를 보인다는 점이 명백하다. 즉, 주입 공정 바로 후에 도펀트 농도는 반도체 디바이스(100)의 표면 근처의 N-웰 구조(120) 및 P-웰 구조(110)에서 요구되는 레트로그레이드 도펀트 프로필을 보이고, 디바이스 완성 후에는 여기에 상기 디바이스 동작 동안 채널이 형성된다.
이온 주입에 의하여 상기 P-웰 구조(110) 및 N-웰 구조(120)를 정의한 후에, 주입된 이온들을 활성화하기 위하여, 즉 격자 위치들에서 이온들의 대부분이 위치되도록, 그리고 이온 충격으로 인한 임의의 어떤 격자 손상도 회복하기 위하여, 반도체 디바이스(100)를 열처리한다. 그러나, 이러한 열 처리동안, 불가피한 확산이 발생하고 개별적인 주입 부분들 사이의 경계가 보다 심하게 손상되어, 상기 P-웰 구조(110) 및 N-웰 구조(120) 내의 수직적 도펀트 프로필은 더 불명확하게 된다.
도 2b는 개별적인 웰 구조의 깊이에 따른 전형적인 도펀트 프로필에 대응하는 그래프이다. 열처리 동안 도펀트 원자들의 확산증가(up-diffusion) 때문에, 반도체 디바이스(100)의 표면 근처에서 참조 번호(200)로 표시된 초기의 레트로그레이드 프로필은 실질적으로 균일하게 분포된다.
도 1b는 진행된 제조 단계에서, 반도체 디바이스(100)를 도식적으로 보여준다. 도 1b에서, 상기 반도체 디바이스(100)는 P-웰 구조(110) 내에 강하게 N-도핑된 소스 및 드레인 영역들(131)을 포함하는데, 약하게 도핑된 확장부들(132)을 포함한다. 유사하게, N-웰 구조(120)에서, 강하게 P-도핑된 소스 및 드레인 영역들(141)이 제공되는데, 약하게 도핑된 확장부들(142)을 포함한다. 게이트 전열 층(135), 예를 들어 게이트 산화물 층이 상기 반도체 디바이스(100)의 전체 표면에 제공되어, 게이트 전극(134)을 대응하는 채널 영역(136)으로부터, 그리고 게이트 전극(144)을 대응하는 채널 영역(146)으로부터 분리한다. 스페이서 요소들(133)이 게이트 전극(134)의 측벽들에 제공되고, 개별적인 스페이서 요소들(143)은 상기 게이트 전극(144)의 측벽에 위치된다. 따라서, 반도체 디바이스(100)는 N-채널 트랜지스터(130) 및 P-채널 트랜지스터(140)를 포함한다.
전형적으로, 상기 N-채널 트랜지스터(130) 및 P-채널 트랜지스터(140)는 하기의 공정들에 의해 형성된다. 열처리 후에, 게이트 절연 층(135)이 형성되고, 상기 게이트 절연 층은 화학 기상 증착(CVD:chemical vapor deposition)에 의해 증착되거나, 만일 산화물 층이 사용되는 경우, 빠른 열적 가열(rapid thermal furnace) 공정 또는 기존의 가열 산화(furnace oxidation) 공정이 이용된다. 보통 상승된 온도가 게이트 절연 층(135) 제조에 이용되기 때문에, 이러한 공정은 P-웰 구조(110) 및 N-웰 구조(120) 내에서 도펀트들이 또한 추가적으로 확산되게 한다. 그 후, 폴리실리콘이 증착되고 포토리소그라피 기술들에 의하여 패터닝되어 게이트 전극들(134 및 144)을 형성한다. 제 1 주입으로, 확장부들(132 및 142)이 정의되고, 후속적으로 스페이서 요소들(133 및 134)이 형성되어, 소스 및 드레인 영역들(131 및 141)을 정의하는 후속 주입 공정 동안 주입 마스크의 역할을 한다. 추가적인 열 처리가 영역들(131, 132 및 141, 142) 내에서 도펀트들을 활성화시키고 아울러 이전 주입 단계에 의해 생긴 결정 손상을 회복시키기 위해 필요하기 때문에, 도 2a에 도시된 초기의 도펀트 농도가 보다 강하게 영향을 받아서, 다수의 열처리 후에 실제 도펀트 농도는 도 2b에 도시된 그래프와 같이 나타난다. 따라서, 채널 영역들(136 및 146)에서 레트로그레이드 도펀트 프로필을 얻거나 유지하는 것이 매우 어려우나, 이는 채널 영역에서 향상된 캐리어 이동성을 얻기 위하여 요구된다.
기존의 공정 흐름에 의해, 전계 효과 트랜지스터의 채널 영역에서 레트로그레이드 도펀트 프로필을 얻거나 유지하기 어렵기 때문에, 레트로그레이드 도펀트 프로필을 가지는 반도체 디바이스들을 형성하는 향상된 방법이 강하게 요구된다.
본 발명은 레트로그레이드 도펀트 프로필을 포함하는 반도체 디바이스를 형성하는 방법을 제시하는데, 반도체 영역에서 이온 주입에 의해 웰 구조가 정의된 후에 실질적으로 단일 결정체 채널 층이 형성된다. 이온 주입 및 후속 열 처리 공정이 채널 층의 형성 이전에 수행되고, 실질적으로 이것은 형성될 반도체 디바이스의 채널 영역을 포함하기 때문에, 웰 구조로부터 채널 층으로의 도펀트 원자들의 확산이 크게 감소한다. 상기 채널 층은 도핑되지 않거나 또는 단지 약하게 도핑되기 때문에, 이러한 채널 층에서 실질적으로 레트로그레이드 도펀트 프로필이 후속 공정 단계들에 걸쳐서 유지되고, 그럼으로써 하부 채널 층과의 경계에서의 도펀트 농도의 감소로 인해 게이트 절연 층의 품질이 향상되고 아울러 캐리어 이동도가 강화된다는 점에서 디바이스 특성이 향상된다.
본 발명의 예시적인 일 실시예에 따라서, 전계 효과 트랜지스터의 채널 영역에서 레트로그레이드 도펀트 프로필을 형성하는 방법은 기판에 형성된 웰 구조를 형성하는 단계와, 상기 웰 구조 위에 채널 층을 애피택셜 성장시키는 단계를 포함한다. 또한, 게이트 절연 층 그 다음에 게이트 전극이 채널 층 상에 형성된다. 또한, 상기 방법은 상기 웰 구조에 드레인 및 소스 영역을 형성하는 단계를 포함하고, 여기서 채널 영역은 상기 드레인 영역과 소스 영역 사이에 위치된다.
본 발명의 다른 실시예에서, 기판 상에 형성된 반도체 영역에서 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법은 상기 반도체 영역의 제 1 부분에 제 1 웰 구조를 형성하는 단계와 상기 반도체 영역의 제 2 부분에 제 2 웰 구조를 형성하는 단계를 포함한다. 또한 마스크 층이 상기 제 2 웰 구조 위에 형성되고, 채널 층이 상기 제 1 웰 구조 위에 선택적으로 애피택셜 성장되는데, 여기서 상기 마스크 층은 상기 제 2 웰 구조 상에 채널 층이 성장되는 것을 방지한다.
본 발명의 다른 실시예에서, 반도체 디바이스는 기판에 형성된 웰 구조 및 상기 웰 구조 상에 형성된 확산 배리어 층(diffusion barrier layer)을 포함한다. 또한, 채널 층이 상기 확산 배리어 층 상에 형성되고, 게이트 절연 층인 상기 채널 층 상에 형성된다. 상기 트랜지스터 요소는 상기 게이트 절연 층 상에 형성된 게이트 전극, 및 채널 영역에 의해 분리되는 소스 및 드레인 영역을 또한 포함한다. 상기 채널 층 내에 위치된 상기 채널 영역의 도펀트 농도는 상기 게이트 절연 층으로부터 상기 확산 배리어 층을 향하면서 증가한다.
본 발명은 첨부 도면들과 관련하여 다음의 설명을 참조함으로써 이해될 수 있으며, 이 첨부 도면들에서 동일한 참조부호들은 동일한 요소들을 나타낸다.
도 1a 내지 도 1b는 다른 제조 단계들에서 예시적인 기존의 반도체 디바이스의 개략적인 단면도를 도시한다.
도 2a 내지 도 2b는 주입 공정 후에 그리고 다수의 열 처리 단계들 후에, 도 1a 내지 도 1b의 반도체 디바이스의 웰 구조 내에서의 수직적인 도펀트 농도를 개략적으로 도시한다.
도 3a 내지 도 3f는 본 발명의 예시적인 실시예들에 따른 다양한 제조 단계들에서 반도체 디바이스의 단면도들을 개략적으로 도시한다.
도 4는 레트로그레이드 도펀트 프로필을 구비한 채널 영역을 포함하는 웰 구조 내의 수직 농도를 예시하는 그래프를 개략적으로 도시한다.
본 발명은 비록 다양한 수정과 대안적인 형태들이 가능하지만, 본 명세서에서는 발명의 특정한 실시예를 예로써 도면에 도시하였으며, 이에 대해 자세히 설명될 것이다. 그러나 도면 및 이에 대한 상세한 설명은 본 발명을 개시된 특정 예로만 제한하도록 의도된 것은 아니며, 오히려 첨부된 청구항에 의해 정의되는 것처럼 본 발명의 정신 및 범위 내에 드는 모든 변형, 균등물 및 대안들을 포괄하도록 의도된 것이다.
이하, 본 발명의 예시적인 실시예들이 설명된다. 명확성을 위하여, 본원에서는 실제 구현시의 모든 특징들을 다 설명하지는 않는다. 어떠한 실제 실시예의 전개에 있어서, 구현마다 변하게 되는 시스템 관련 및 사업 관련 제약들과의 호환성과 같은 개발자의 특정한 목표들을 달성하기 위해서는 다수의 구현별로 특정한 결정들이 이루어져야 한다는 것을 알 수 있을 것이다. 또한, 이러한 개발 노력은 복잡하고 시간 소모적이지만, 그럼에도 불구하고 본원의 개시의 이익을 갖는 당업자 에게 있어서는 일상적인 일이라는 것을 알 수 있을 것이다.
도 3 및 도 4를 참조하여 본 발명의 예시적인 실시예들이 설명된다. 이러한 실시예들에서, "배경 기술"에서와 같이 상보형 MOS 트랜지스터 쌍이 반도체 디바이스로서 예시되는데, 이는 P-채널 MOSFET 및 N-채널 MOSFET을 포함하는 상보형 MOS 트랜지스터 쌍이 현대 집적 회로에서 자주 사용되는 반도체 디바이스이기 때문이다. 전형적으로, P-채널 MOS 트랜지스터의 P-채널에서 양극 홀들의 실질적으로 감소된 이동성 때문에, 상기 P-채널 MOSFET는 N-채널 MOSFET에 비하여 감소된 성능을 보인다. 따라서, 도 3a 내지 도 3e에 도시된 예시적인 실시예들은 P-채널 MOS 트랜지스터 상에서 본 발명이 적용됨을 나타내고, 따라서 상기 N-채널 MOS 트랜지스터에 비하여 감소된 P-채널 MOS 트랜지스터의 성능을 적어도 일부 보상하게 한다. N-채널 MOS 트랜지스터의 특성들은 실질적으로 변화되지 않은 채 유지되어서, N-채널 트랜지스터 및 P-채널 트랜지스터의 전자적 특성에 있어서 높은 정도의 대칭이 얻어진다. 그러나, 본 발명은 또한 N-채널 트랜지스터 또는 P-채널 트랜지스터와 N-채널 트랜지스터 모두에 적용가능하다.
도 3a는 반도체 기판(301)에 형성된 P-웰 구조(310) 및 N-웰 구조(320)를 포함하는 반도체 디바이스(300)의 단면도를 개략적으로 도시한다. 상기 기판(301)은 그 위에 반도체 영역을 형성하는데 적합한 임의의 기판이고, 상기 기판에 P-웰 및 N-웰 구조(310 및 320)가 형성된다는 점이 주목된다. 그러므로, 상기 반도체 기판(301)은 예를 들어 사파이어, 유리 등과 같은 절연 물질로 구성된 임의의 기판을 포함하고, 상기 반도체 기판 상에 또는 그 안에 적절한 반도체 영역이 형성되어 대응하는 웰 구조들(310 및 320)의 형성을 가능하게 하도록 의도된다. 또한, 상기 반도체 디바이스(300)는 실리콘 이산화물과 같은 절연 물질을 포함하는 얕은 트랜치 분리(302)를 포함하여, 상기 P-웰 구조(310) 및 N-웰 구조(320)를 분리한다. 상기 P-웰 구조(310) 및 N-웰 구조(320)는 모두 예를 들어, 도 2a에 도시된 예시적인 수직의(도면에 따라서) 도펀트 농도를 가지도록 개별적인 웰 구조들 내에 배치된 개별적인 도펀트들을 포함한다. 예를 들어, 상기 P-웰 구조(310)는 붕소 원자들을 포함하고, 상기 N-웰 구조(320)는 인함유 및/또는 비소 원자를 포함하여, 요구되는 전도성을 제공한다. 또한, 마스크 층(360)이 상기 P-웰 구조(310) 위에 형성되는데, 상기 마스크 층은 실리콘 이산화물, 실리콘 질화물 및 실리콘 반응 질화물 등과 같은 절연 물질을 포함한다. 상기 마스크 층(360)의 물질은 반도체 물질 및 상기 얕은 트랜치 분리(302)의 절연 물질에 관하여 우량한 식각 선택성을 나타낸다. 예를 들어, 상기 P-웰 구조(310) 및 N-웰 구조(320)에서 실리콘이 상기 반도체 물질이고 실리콘 이산화물이 얕은 트랜치 분리 물질로 사용되는 경우, 실리콘 질화물 및 실리콘 반응 질화물은 후속하는 식각 공정들에서 충분하고 적당한 선택성을 보인다.
일 실시예에서, 도 3a에 도시된 바와 같이, 상기 마스크 층(360)이 실질적으로 실리콘 이산화물로 구성되는 경우, 후속하는 식각 공정의 종료점을 정의하기 위하여, 예를 들어 실리콘 질화물로 형성된 식각 중지(stop) 층(361)이 상기 마스크 층(360) 아래에 형성된다. 도 3a에 도시된 반도체 디바이스(300)를 형성하는 전형적인 공정 흐름은 다음의 단계들을 포함한다. 얕은 트랜치 분리(302)의 형성 후에, 상기 P-웰 구조(310) 및 N-웰 구조(320)가 이온 주입에 의해 정의되고, 여기서 도 1a의 관련하여 설명된 바와 같은 다수의 주입 단계들이 사용된다.
임의의 일 실시예에서, 상기 N-웰 구조(320)가 400-800keV의 에너지와 제곱 센티미터당 2×1013 - 2×1014 입자수의 도즈로서 인함유 이온들의 제 1 주입에 의해 정의된다. 제 2 주입 단계에서, 인함유 이온들이 150-250keV의 에너지와 제곱 센티미터당 2×1012 - 5×1013 입자수의 도즈로서 N-웰 구조(320)으로 주입되고, 또한 50-100keV의 에너지와 제곱 센티미터당 2×1012 - 5×1013 입자수의 도즈인 인함유 주입이 이어진다. 마지막으로, 30-70keV의 에너지와 제곱 센티미터당 1×1012 - 1×1013 입자수의 도즈로 비소 이온들 또는 20-50keV의 에너지와 제곱 센티미터당 1×1012 - 1×1013 입자수의 도즈로 인함유 이온들의 주입이 수행되어, N-웰 영역(320)에 또는 N-웰 영역 상에 형성되는 트랜지스터 요소의 임계 전압을 대략적으로 조절한다.
일 실시예에서, 상기 마지막 임계 주입은 제조 공정의 이 단계에서 생략되고 하기에 설명되는 바와 같이 나중 단계에서 수행된다. 그 후, 빠른 열적 어닐링(annealing) 공정과 같은 열 처리가 수행되어 P-웰 구조(310) 및 N-웰 구조(320) 내에서 도펀트 원자들을 활성화하고 주입 단계들 동안 생성된 격자 손상을 회복시킨다. 다음으로, 상기 마스크 층(360) 및, 요구되는 경우 식각 중지 층(361)이 증 착되고 기존의 포토리소그라피 기술에 의해 패터닝된다.
도 3b는 상기 N-웰 구조(320) 위에 형성된 애피택셜 성장된 채널 층(350)을 구비한 반도체 디바이스(300)를 도시한다. 상기 채널 층(350)은 실리콘과 같이 도핑되지 않은 반도체 물질 또는 상기 반도체 디바이스(300)의 완성 후에 요구되는 레트로그레이드 도펀트 프로필을 얻기 위하여 요구되는 것처럼 얇게 도핑된 반도체 물질을 포함한다. 또한, 상기 채널 층(350)의 두께는 요구되는 도펀트 프로필을 얻기 위하여 제어된다. 예시적인 실시예에서, 상기 채널 층(350)의 두께는 약 10-100nm(나노미터)의 범위를 가진다. 임의의 일 실시예에 따라서, 도 3b에 도시된 바와 같이, 확산 배리어 층(351)이 상기 채널 층(350)과 상기 웰 구조(320) 사이에 제공된다. 상기 확산 배리어 층(351)은 또한 애피택셜 성장된 층이고, 여기서 상기 물질 성분은 아래 놓은 반도체 격자의 격자 구조에 실질적으로 매치되고 상기 N-웰 구조(320) 내에서 도펀트 원자들의 확산 활동을 또한 감소하도록 선택된다. 일 실시예에서, 상기 확산 배리어 층(351)은 실질적으로 실리콘 및 게르마늄으로 구성되고, 게르마늄에 대한 실리콘 비는 비소 및 인함유 원자들에 관한 요구되는 확산 배리어 특성들을 만족시키도록 변화된다. 전형적으로, 1-30% 원자들의 게르마늄 양, 즉 실리콘 격자에 1-30% 원자들인 게르마늄 양은 후속하는 열 처리들에서 상부 채널 층으로의 비소 및 인 원자들의 확산을 충분한 정도로 방지한다.
상기 채널 층(350) 및, 요구되는 경우 상기 확산 배리어 층(351)의 형성에서, 주변 압력과 같은 공정 파라미터들이 선택되어 상기 채널 층(350) 및 상기 확산 배리어 층(351)의 결정체 성장이 N-웰 구조(320)의 표면에 실질적으로 제한된 다. 따라서, 상기 마스크 층(360) 및 얕은 트랜치 분리(302)가, 상기 층들(350 및 351)의 실질적인 평행한 성장에 의한 최소의 오버랩을 제외하고는, 상기 채널 층(350) 및 상기 확산 배리어 층(351)에 의해 실질적으로 커버되지 않은 채 남게 된다. 또한, 상기 실시예는 확산 배리어 층(351)을 포함하는데, 상기 층(351)의 두께는 약 2-20nm의 범위 내에서 제어되어, 아래 놓이고 위에 놓인 반도체 격자에 대한 확산 배리어 층(351)의 격자 상수의 미세한 불일치에 따른 격자 결함의 수를 지나치게 증가시키지 않으면서 요구되는 확산감소 특성을 제공한다.
도 3c는 본 발명의 임의의 실시예를 도시하는데, 여기서 상기 N-웰 구조(320)가 상기 채널 층(350) 및 상기 확산 배리어 층(351)의 형성에 앞서 리세스(recess)된다. 상기 N-채널 구조를 리세스하는 것은 상기 얕은 트랜치 분리들을 형성하는데 이용된 것과 유사한 잘 알려진 식각 기술에 의해 이루어진다. 일 실시예에 따라서, 상기 N-채널 구조(320)를 리세스하는 것은 상기 N-채널 구조(320)안으로 도펀트들을 주입하기에 앞서서 수행되어, 도 3a에 관하여 설명된 것과 본질적으로 같은 주입 파라미터들이 사용된다. 다른 실시예에서, 상기 N-웰 구조(320)는 도펀트들의 주입 후에 그리고 상기 반도체 디바이스(300)의 열처리 전후에 리세스된다. 이러한 경우에, 상기 N-채널이 리세스된 후에 상기 N-웰 구조(320)의 특정한 깊이에서 요구되는 도펀트 농도를 생성하도록 상기 주입 파라미터들이 조정된다. 즉, 주입 파라미터들은 상기 N-웰 구조(320) 아래로 보다 깊게 위치된 깊이에서 개별적인 주입 단계들의 최고의 도펀트 농도가 있도록 수정되어, N-웰 구조(320)의 리세스를 보상한다. 이는 약 10-100nm의 리세스 깊이에 관하여 약 25-300%의 주입 에너지 상승에 의하여 이루어진다. 상기 N-채널 구조(320)를 리세스한 후에, 요구되는 경우, 상기 확산 배리어 층(351)과, 상기 채널 층(350)이 도 3b에 관하여 설명된 바와 같이 성장된다. 상기 애피택셜 성장된 층들(350 및 351)의 형성에 앞서, 상기 N-채널 구조(320)를 리세스하는 것은 실질적으로 평평한 표면을 제공하여, 이에 의해 상기 반도체 디바이스(300)의 다음의 공정을 개선시킨다.
도 3d는 상기 채널 층(350) 및 P-웰 구조(310) 상에 형성된 게이트 절연 층(335)을 구비한 반도체 디바이스(300)를 도시한다. 실리콘 이산화물과 같은 반도체 산화물 합성물로 구성된 상기 게이트 절연 층(335)의 형성에 앞서서, 상기 마스크 층(360) 및 상기 식각 중지 층(361)(만약 제공된다면)이 선택적인 식각 공정에 의해 제거된다.
일 실시예에 따라, 상기 게이트 절연 층(335)의 형성에 앞서서, 추가적인 주입 공정이 수행되어, 상기 N-웰 구조(320)에 그리고 상기 N-웰 구조 위에 형성될 PMOS 트랜지스터의 임계 전압을 조절한다. PMOS 트랜지스터에 관한 충분한 임계 전압을 제공하기 위해 제공된 이러한 추가적인 주입 단계는, 상기 게이트 절연 층(335)이 화학적 기상 증착 공정 또는 빠른 열적 산화 공정에 의해 후속적으로 형성되는 경우 사용되는데, 상기 공정에서 기존 가열 공정에 비하여 감소된 온도 및/또는 감소된 공정 시간 때문에 도펀트 원자들의 확산증가가 최소화되어서, 상기 게이트 절연 층(335) 형성 공정 동안 최소화된 확산증가의 결과로서, 필요한 임계 전압을 달성하기 위하여 요구되는 도펀트 농도가 획득되지 않는다. 따라서, 상기 추가적인 주입 공정이 요구되는 임계 전압을 설정하기 위하여 상기 채널 층(350) 내에 적절한 도펀트 농도를 제공한다. 상기 확산 배리어 층(351)을 포함하는 실시예에서, 도펀트들의 확산상승은, 상기 게이트 절연 층(335)을 형성하는데 기존의 가열 공정이 사용되는 경우에서도 최소화된다. 따라서, 임계 전압이 추가적인 주입 공정에 의하여 조절되어, 참조 번호(370)에 의해 표시된 바와 같이 상기 채널 층(350) 내에 도펀트 원자들을 위치시킨다. 전술한 바와 같이, 상기 N-채널 구조(320)의 형성 동안, 임계 전압 주입이 수행되거나 수행되지 않게 되어, 상기 임계 주입(370)은 상기 N-웰 구조(320) 내의 도펀트 농도에 따라 제어된다. 즉, 도펀트 원자들(370)을 제공하기 위한 상기 임계 주입 공정동안 도펀트 도즈는 임계 전압 주입 공정이 초기에 수행된 경우 감소한다. 다시 말하면, 상기 도펀트 도즈는 그러한 임의의 초기 임계 전압 주입 공정이 수행되지 않은 경우에 증가한다.
결과적으로, 상기 임계 전압은 상기 N-웰(320)에서의 초기 도펀트 농도, 상기 확산 배리어 층(351)의 존재 및 대응하는 확산 방지 특성들, 즉 물질 성분 및 두께 및 상기 채널 층(350)의 특성들, 즉 초기의 도핑 정도와 두께 등을 고려함으로써 조절된다.
임의의 일 실시예에서, 상기 게이트 절연 층(335)의 형성은 두 개의 단계들로 수행되는데, 제 1 단계에서, 게이트 절연 층(335)이 마스크 층(360)(이것은 바람직하게는 실리콘 질화물로 구성됨)의 제거 없이 형성되어, 상기 채널 층(350)은 상기 게이트 절연 층(335)의 제 1 부분(미도시)을 수용한다. 다음으로, 제 2 단계에서, 상기 게이트 절연 층(335)의 제 2 부분이 상기 마스크 층(360)을 제거한 후에 형성되어, P-웰 구조(310)는 상기 채널 층(350) 상에 제공된 상기 게이트 절연 층(335)의 두께에 비하여 감소된 두께를 가진 상기 게이트 절연 층(335)을 수용한다.
도 3e에서, 상기 N-웰 구조(320)는 상기 P-웰 구조(310) 위에 형성된 상기 게이트 절연 층(335)의 제 2 두께(390)보다 두꺼운 제 1 두께(380)를 가지는 상기 게이트 절연 층(335)을 구비한다. 이러한 실시예는, 두 개의 타입의 트랜지스터 요소들이 단일 칩 영역 상에 존재하는 경우 특히 유용하다. 예를 들어, 얇은 게이트 절연 층(335)은 전술한 바와 같이 짧은 채널 길이를 구비한 고속 전계 효과 트랜지스터들에 필수적이어서, 이러한 타입의 트랜지스터 요소들은 상기 마스크 층(360)에 의해 커버되어 상기 제 2 두께(390)를 가지는 상기 게이트 절연 층(335)을 수용하고, 이에 의해 빠른 스위칭 타임 및 고 전류 수용성의 측면에서 요구되는 고성능을 보장하게 된다. 달리 말하면, 상기 제 1 두께(380)를 가지는 상기 게이트 절연 층(335)을 구비한 트랜지스터 요소는 RAM/ROM 영역들에서의 경우와 같이 극히 낮은 누설 전류를 보이는데 필요한 트랜지스터 요소이고, 여기서 바람직하게는 상기 채널 길이가 증가되고 증가된 게이트 산화물은 최소의 누설 전류를 보장한다. 따라서, 상기 채널 층(350) 내의 감소된 도펀트 농도로 인한, 향상된 게이트 절연 층 품질 및 증가된 캐리어 이동도는 대응하는 트랜지스터 요소들의 DC 특성들을 크게 향상시킨다. 따라서, P-채널 트랜지스터이거나 또는 N-채널 트랜지스터인가에 관계없이, 낮은 누설 트랜지스터 요소들은 채널층(350)에서 레트로그레이드 도펀트 프로필을 가지지 않은 기존의 트랜지스터 요소들에 비하여 향상된 디바이스 성능을 나타내고, 여기서 동시에 얇은 게이트 절연 층을 요구하는 고속 트랜지스터 요소들이 추가적인 복잡한 공정 없이 제공된다.
도 3f에서, 완성된 N-채널 트랜지스터(330) 및 완성된 P-채널 트랜지스터(340)를 구비한 반도체 디바이스(300)를 개략적으로 도시한다. 상기 N-채널 트랜지스터(330)는 P-웰 구조(310) 내에 강하게 N-도핑된 소스 및 드레인 영역들(331)을 포함하고 아울러 약하게 도핑된 확장부들(332)을 포함한다. 또한 게이트 전극(334)이 상기 P-웰 구조(310) 위에 위치하고, 아울러 게이트 절연 층(335)에 의해 P-웰 구조(310)로부터 분리된다. 스페이서 요소들(333)이 상기 게이트 전극(334)의 측벽들에 제공된다.
상기 P-채널 트랜지스터(340)는 N-웰 구조(320) 내에 강하게 도핑된 소스 및 드레인 영역들(341)을 포함하고 아울러 약하게 도핑된 확장부들(342)을 포함한다. 게이트 전극(334)이 채널 층(350) 위에 제공되고, 아울러 게이트 절연 층(335)에 의해 상기 채널 층(350)으로부터 분리된다. 스페이서 요소들(343)이 상기 게이트 전극(344)의 측벽들에 제공된다.
도 3f에 도시된 바와 같이, 상기 반도체 디바이스(300)를 형성하는 것을 포함하는 공정 흐름은 도 1a 내지 도 1c에 관하여 이미 설명된 것과 같은 유사한 단계들을 포함한다. 그러므로, 자세한 설명은 생략한다.
도 3a 내지 도 3f에 관하여 설명된 예시적인 실시예들에 따라, 상기 N-채널 트랜지스터(330)는 상기 게이트 절연 층(335) 아래에 그리고 상기 확장부들(332) 사이에 위치되는 채널 영역(336)을 포함하고, 여기서 상기 채널 영역(336)은 도 2b에 도시된 바와 유사한 도펀트 프로필을 나타낸다. 즉, 상기 채널 영역(336)은 레트로그레이드 도펀트 프로필을 실질적으로 나타내지 않는다. 그에 반하여, 상기 채널 층(350) 내의 채널 영역(346)은 도 4에 도시된 바와 같은 도펀트 농도를 나타낸다.
도 4에서, 수직 축은 상기 채널 층(350)을 포함하는 상기 N-채널 구조(320)의 깊이를 나타낸다. 농도"로서 표시되는 수평 축은 상기 N-웰 구조(320) 및 상기 채널 층(350), 그리고 가능하게는 상기 확산 배리어 층(351) 내의 도펀트 원자들의 농도를 나타낸다. 상기 층들(351 및 350)의 대응하는 두께는 상기 수직 축의 왼쪽에 괄호로서 표시된다. (400)으로서 표시된 곡선은 기존의 제조 디바이스에서와 같이 전형적인 "손상된" 분포를 나타내는 상기 N-웰 구조(320)의 도펀트 농도를 나타낸다. 곡선(402)에 따르면, 도펀트 농도는 상기 확산 배리어 층(351) 및 상기 채널 층(350) 내에서 상기 게이트 절연 층(335)을 향하여 현저하게 감소한다. 상기 채널 층(350)의 상부 측에서의 도펀트 농도는 상술한 바와 같이, 상기 채널 층(350)의 두께와 상기 채널 층(350)의 초기 도핑도를 제어함으로써, 확산 배리어 층(351) 및 상기 층(351)의 성분 형태 및 층 두께를 제공함으로써, 그리고 추가적인 임계 전압 주입 공정을 제공하고 제어함으로써 조절된다. 따라서, 상기 게이트 절연 층(335)의 경계면에서 최소의 농도뿐만 아니라 상기 농도 곡선(402)의 기울기는 상기 파라미터들 중 하나 이상을 제어함으로써 설계 요건들에 따라 조절될 수 있다. 곡선(401)은 상기 채널 층(350) 내의 대안적인 도펀트 농도를 나타낸다. 따라서, 본 발명은 전계 효과 트랜지스터 요소의 채널 영역에서 레트로그레이드 도펀트 프로필의 제공을 가능하게 하는데, 여기서 상기 도펀트 프로필은 상기 전계 효과 트랜지스터 요소의 성능 요건들에 따라 조정될 수 있다. 예시적인 실시예들이 실리콘 기반 반도체 요소들을 설명하였지만, 본 발명의 이론은 예를 들어 게르마늄, 다른 임의의 Ⅲ-Ⅴ족 또는 Ⅱ-Ⅵ족 반도체들을 포함하는 다른 반도체 디바이스들에 적용가능하다는 점이 주목된다.
상기 개시된 특정 실시예들은 단지 예시적인 것으로서, 본 발명은 서로 다르지만, 본원의 가르침의 이득을 갖는 이 기술분야의 당업자들에게 명백한 등가적인 방식으로 변경 및 실행될 수 있다. 예를 들어, 상기 설명된 제조 단계들은 다른 순서로 수행될 수 있다. 또한, 본 발명은 본원에 도시된 구조 또는 설계의 세부적인 사항들에 한정되지 않으며, 하기의 청구항들에 의해서만 정의된다. 따라서, 상기 개시된 특정 실시예들은 본 발명의 청구 범위 내에서 변동 또는 변경될 수 있다. 그러므로, 본원에서 보호받고자 하는 권리는 하기의 청구항들에서 정의된다.

Claims (49)

  1. 전계 효과 트랜지스터의 채널 영역에 레트로그레이드 도펀트 프로필을 형성하는 방법으로서,
    기판에 웰 구조를 형성하는 단계와;
    상기 웰 구조 위에 채널 층을 애피택셜 성장시키는 단계와;
    상기 채널 층을 성장시키기 전에, 확산 배리어 층을 애피택셜 성장시키는 단계와, 여기서 상기 확산 배리어 층을 통하여 상기 웰 구조 내에 존재하는 도펀트들의 확산이 감소되고;
    상기 채널 층 위에 게이트 절연 층과 게이트 전극을 형성하는 단계와; 그리고
    상기 채널 영역이 드레인 영역과 소스 영역 사이에 위치되도록 상기 웰 구조에 상기 드레인 영역과 상기 소스 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 웰 구조를 형성하는 단계는 상기 기판 안으로 도펀트 이온들을 주입하는 것과, 그리고 도펀트 원자들을 활성화시키고 격자 손상을 회복시키도록 상기 기판을 열처리하는 것을 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  3. 제 2 항에 있어서,
    상기 채널 층에서의 상기 레트로그레이드 도펀트 프로필을 제어하기 위해, 상기 채널 층의 두께와 주입 파라미터 중 적어도 하나를 제어하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  4. 제 1 항에 있어서,
    상기 웰 구조 안으로 도펀트들을 도입하기 위한 주입 파라미터와, 상기 채널 층의 두께와, 그리고 상기 확산 배리어 층의 두께 중 적어도 하나를 제어하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  5. 제 1 항에 있어서,
    상기 전계 효과 트랜지스터의 임계 전압을 조정하기 위해, 상기 게이트 절연 층을 형성하기 전에, 상기 채널 층 안으로 이온들을 주입하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  6. 제 1 항에 있어서,
    상기 확산 배리어 층을 애피택셜 성장시키는 단계는, 상기 확산 배리어 층에서의 물질 성분을 제어하고, 상기 확산 배리어 층의 두께를 제어하여, 상기 확산 배리어 층의 확산 방지 특성을 조정하는 것을 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  7. 제 1 항에 있어서,
    상기 채널 층의 두께는 10 내지 100 나노미터 범위에 있는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  8. 제 1 항에 있어서,
    상기 확산 배리어 층의 두께는 2 내지 20 나노미터 범위에 있는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  9. 제 1 항에 있어서,
    인 원자와 비소 원자 중 적어도 하나가 상기 웰 구조 내에 제공되고, 그리고 상기 확산 배리어 층은 실리콘 게르마늄 합성물을 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  10. 제 9 항에 있어서,
    상기 확산 배리어 층에서의 실리콘 원자에 대한 게르마늄 원자의 비는 1 내지 30% 원자인 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  11. 제 1 항에 있어서,
    상기 채널 층을 애피택셜 성장시키는 동안, 상기 채널 층의 도펀트 농도가 제어되는 것을 특징으로 하는 레트로그레이드 도펀트 프로필 형성 방법.
  12. 기판 상에 형성된 반도체 영역에 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법으로서,
    상기 반도체 영역의 제 1 부분에 제 1 웰 구조를 형성하는 단계와;
    상기 반도체 영역의 제 2 부분에 제 2 웰 구조를 형성하는 단계와;
    상기 제 2 웰 구조 위에 마스크 층을 형성하는 단계와;
    상기 제 1 웰 구조 위에 채널 층을 선택적으로 애피택셜 성장시키는 단계와, 여기서 상기 마스크 층은 상기 제 2 웰 구조 상에서의 상기 채널 층의 성장을 막으며; 그리고
    상기 채널 층을 성장시키기 전에 상기 제 1 웰 구조 위에 확산 배리어 층을 선택적으로 애피택셜 성장시키는 단계를 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  13. 제 12 항에 있어서,
    상기 마스크 층은 실리콘 이산화물과, 실리콘 질화물과 그리고 실리콘 반응 질화물 중 하나를 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  14. 제 12 항에 있어서,
    상기 마스크 층을 형성하기 전에 상기 제 2 웰 구조 상에 식각 중지 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  15. 제 12 항에 있어서,
    상기 제 1 웰 구조의 형성 동안의 주입 파라미터와 그리고 상기 채널 층의 두께 중 적어도 하나를 제어함으로써 상기 레트로그레이드 도펀트 프로필을 제어하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  16. 제 12 항에 있어서,
    상기 제 1 웰 구조의 형성 동안의 주입 파라미터와, 상기 채널 층의 두께와, 그리고 상기 확산 배리어 층의 두께 중 적어도 하나를 제어하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  17. 제 12 항에 있어서,
    상기 제 1 웰 구조와 상기 제 2 웰 구조 상에 게이트 절연 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  18. 제 12 항에 있어서,
    상기 채널 층을 성장시키기 전에, 상기 반도체 영역의 상기 제 1 부분에 리세스를 형성하는 단계를 더 포함하며, 여기서 상기 제 1 웰 구조는 상기 리세스를 형성하기 전에 이온 주입에 의해 형성되고, 그럼으로써 리세스 형성 후에 상기 제 1 웰 구조에서 요구되는 도펀트 프로필을 획득하도록 주입 파라미터들이 제어되는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  19. 제 18 항에 있어서,
    상기 제 1 웰 구조의 형성은 상기 리세스를 형성한 이후에 이온 주입에 의해 수행되는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  20. 제 12 항에 있어서,
    임계 전압을 조정하기 위하여 상기 채널 층 안으로 이온들을 주입하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  21. 제 12 항에 있어서,
    상기 채널 층의 두께는 10 내지 100 nm 범위에 있는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  22. 제 12 항에 있어서,
    상기 확산 배리어 층의 두께는 2 내지 20 nm 범위에 있는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  23. 기판 상에 형성된 반도체 영역에 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법으로서,
    상기 반도체 영역의 제 1 부분에 제 1 웰 구조를 형성하는 단계와;
    상기 반도체 영역의 제 2 부분에 제 2 웰 구조를 형성하는 단계와;
    상기 제 2 웰 구조 위에 마스크 층을 형성하는 단계와;
    상기 반도체 영역의 상기 제 1 부분에 리세스를 형성하는 단계와; 그리고
    상기 리세스를 형성한 이후에, 상기 제 1 웰 구조 위에 채널 층을 선택적으로 애피택셜 성장시키는 단계를 포함하여 구성되며,
    여기서, 상기 마스크 층은 상기 제 2 웰 구조 상에서의 상기 채널 층의 성장을 막는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  24. 제 23 항에 있어서,
    상기 마스크 층을 형성하기 전에 상기 제 2 웰 구조 상에 식각 중지 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  25. 제 23 항에 있어서,
    상기 채널 층을 성장시키기 전에 확산 배리어 층을 선택적으로 애피택셜 성장시키는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  26. 제 23 항에 있어서,
    게이트 절연 층을 형성하는 단계가 상기 마스크 층을 제거하는 것과, 그리고 상기 제 1 웰 구조와 상기 제 2 웰 구조 상에 상기 게이트 절연 층을 형성하는 것을 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  27. 제 26 항에 있어서,
    게이트 절연 층을 형성하는 단계가:
    상기 제 1 웰 구조 상에 상기 게이트 절연 층의 제 1 부분을 형성하는 것과;
    상기 마스크 층을 제거하는 것과; 그리고
    상기 제 1 부분의 두께를 증가시키는 동안, 상기 제 2 웰 구조 상에 제 2 부분을 형성하는 것을 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  28. 제 23 항에 있어서,
    상기 제 1 웰 구조는 상기 리세스를 형성하기 전에 이온 주입에 의해 형성되고, 그럼으로써 리세스 형성 후에 상기 제 1 웰 구조에서 요구되는 도펀트 프로필을 획득하도록 주입 파라미터들이 제어되는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  29. 제 23 항에 있어서,
    상기 제 1 웰 구조의 형성은 상기 리세스를 형성한 이후에 이온 주입에 의해 수행되는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  30. 제 23 항에 있어서,
    임계 전압을 조정하기 위하여 상기 채널 층 안으로 이온들을 주입하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  31. 제 23 항에 있어서,
    상기 제 1 웰 구조와 상기 제 2 웰 구조에 각각 제 1 트랜지스터 요소와 제 2 트랜지스터 요소를 형성하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  32. 제 31 항에 있어서,
    제 1 트랜지스터 요소와 제 2 트랜지스터 요소가 각각 P-채널 전계 효과 트랜지스터와 N-채널 전계 효과 트랜지스터인 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  33. 기판 상에 형성된 반도체 영역에 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법으로서,
    상기 반도체 영역의 제 1 부분에 제 1 웰 구조를 형성하는 단계와;
    상기 반도체 영역의 제 2 부분에 제 2 웰 구조를 형성하는 단계와;
    상기 제 2 웰 구조 위에 마스크 층을 형성하는 단계와;
    상기 제 1 웰 구조 위에 채널 층을 선택적으로 애피택셜 성장시키는 단계와, 여기서 상기 마스크 층은 상기 제 2 웰 구조 상에서의 상기 채널 층의 성장을 막으며; 그리고
    상기 제 1 웰 구조와 상기 제 2 웰 구조 상에 게이트 절연 층을 형성하는 단계를 포함하여 구성되며,
    여기서, 상기 게이트 절연 층을 형성하는 단계는,
    상기 제 1 웰 구조 상에 상기 게이트 절연 층의 제 1 부분을 형성하는 것과;
    상기 마스크 층을 제거하는 것과; 그리고
    상기 게이트 절연 층의 상기 제 1 부분의 두께를 증가시키는 동안, 상기 제 2 웰 구조 상에 제 2 부분을 형성하는 것을 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  34. 제 33 항에 있어서,
    상기 마스크 층을 형성하기 전에 상기 제 2 웰 구조 상에 식각 중지 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  35. 제 33 항에 있어서,
    상기 채널 층을 성장시키기 전에 확산 배리어 층을 선택적으로 애피택셜 성장시키는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  36. 제 33 항에 있어서,
    상기 채널 층을 성장시키기 전에, 상기 반도체 영역의 상기 제 1 부분에 리세스를 형성하는 단계를 더 포함하며, 여기서 상기 제 1 웰 구조는 상기 리세스를 형성하기 전에 이온 주입에 의해 형성되고, 그럼으로써 리세스 형성 후에 상기 제 1 웰 구조에서 요구되는 도펀트 프로필을 획득하도록 주입 파라미터들이 제어되는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  37. 제 36 항에 있어서,
    상기 제 1 웰 구조의 형성은 상기 리세스를 형성한 이후에 이온 주입에 의해 수행되는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  38. 제 33 항에 있어서,
    상기 제 1 웰 구조와 상기 제 2 웰 구조에 각각 제 1 트랜지스터 요소와 제 2 트랜지스터 요소를 형성하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  39. 제 38 항에 있어서,
    제 1 트랜지스터 요소와 제 2 트랜지스터 요소가 각각 P-채널 전계 효과 트랜지스터와 N-채널 전계 효과 트랜지스터인 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  40. 기판 상에 형성된 반도체 영역에 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법으로서,
    상기 반도체 영역의 제 1 부분에 제 1 웰 구조를 형성하는 단계와;
    상기 반도체 영역의 제 2 부분에 제 2 웰 구조를 형성하는 단계와;
    상기 제 2 웰 구조 위에 마스크 층을 형성하는 단계와;
    상기 제 1 웰 구조 위에 채널 층을 선택적으로 애피택셜 성장시키는 단계와, 여기서 상기 마스크 층은 상기 제 2 웰 구조 상에서의 상기 채널 층의 성장을 막으며; 그리고
    상기 제 1 웰 구조와 상기 제 2 웰 구조에 각각 제 1 트랜지스터 요소와 제 2 트랜지스터 요소를 형성하는 단계를 포함하여 구성되며,
    여기서, 상기 제 1 트랜지스터 요소와 상기 제 2 트랜지스터 요소는 각각 P-채널 전계 효과 트랜지스터와 N-채널 전계 효과 트랜지스터인 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  41. 제 40 항에 있어서,
    상기 마스크 층을 형성하기 전에 상기 제 2 웰 구조 상에 식각 중지 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  42. 제 40 항에 있어서,
    상기 채널 층을 성장시키기 전에 확산 배리어 층을 선택적으로 애피택셜 성장시키는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  43. 제 40 항에 있어서,
    상기 채널 층을 성장시키기 전에, 상기 반도체 영역의 상기 제 1 부분에 리세스를 형성하는 단계를 더 포함하며, 여기서 상기 제 1 웰 구조는 상기 리세스를 형성하기 전에 이온 주입에 의해 형성되고, 그럼으로써 리세스 형성 후에 상기 제 1 웰 구조에서 요구되는 도펀트 프로필을 획득하도록 주입 파라미터들이 제어되는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  44. 전계 효과 트랜지스터의 채널 영역에 레트로그레이드 도펀트 프로필을 형성하는 방법으로서,
    기판에 웰 구조를 형성하는 단계와;
    상기 웰 구조에 리세스를 형성하는 단계와;
    상기 리세스를 형성한 이후에, 상기 웰 구조 위에 채널 층을 애피택셜 성장시키는 단계와;
    상기 채널 층 위에 게이트 절연 층과 게이트 전극을 형성하는 단계와; 그리고
    상기 채널 영역이 드레인 영역과 소스 영역 사이에 위치되도록 상기 웰 구조에 상기 드레인 영역과 상기 소스 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  45. 제 44 항에 있어서,
    상기 채널 층을 성장시키기 전에, 확산 배리어 층을 애피택셜 성장시키는 단계를 더 포함하며, 여기서 상기 확산 배리어 층을 통하여 상기 웰 구조 내에 존재하는 도펀트들의 확산이 감소되는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  46. 제 44 항에 있어서,
    상기 채널 층에서의 상기 레트로그레이드 도펀트 프로필을 제어하기 위해, 상기 채널 층의 두께와 주입 파라미터 중 적어도 하나를 제어하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  47. 제 45 항에 있어서,
    상기 확산 배리어 층을 애피택셜 성장시키는 단계는, 상기 확산 배리어 층에서의 물질 성분을 제어하고, 상기 확산 배리어 층의 두께를 제어하여, 상기 확산 배리어 층의 확산 방지 특성을 조정하는 것을 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  48. 제 45 항에 있어서,
    인 원자와 비소 원자 중 적어도 하나가 상기 웰 구조 내에 제공되고, 그리고 상기 확산 배리어 층은 실리콘 게르마늄 합성물을 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  49. 제 44 항에 있어서,
    상기 채널 층을 애피택셜 성장시키는 동안, 상기 채널 층의 도펀트 농도가 제어되는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
KR1020047015186A 2002-03-28 2002-12-20 채널 영역에서 레트로그레이드 도펀트 프로필을 구비한반도체 디바이스 및 그 제조 방법 KR100954874B1 (ko)

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