TWI292595B - Semiconductor device having a retrograde dopant profile in a channel region and method for fabricating the same - Google Patents

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TWI292595B
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Description

1292595 五、發明說明（1) 【發明所屬之技術領域】 本發明一般係關於製造積體電路之領域，並且尤其係 關於在該電晶體元件之通道區域中具有改良的退化摻雜分 佈之半導體元件，諸如場效電晶體，以及製造此類半導體 元件之方法。 【先前技術】 場效電晶體，諸如金氧半導體電晶體，代表其中一種 在現代積體電路中最常使用的電路元件。通常，大量的場 效電晶體同時形成於適當的基板上並且相互連接以提供該 電路所需的功能。通常，場效電晶體包括兩個高度摻雜的 半導體區域5 —般為碎材區域’該區域亦稱為〉及極及源極 區域，並且該區域為内嵌於輕微及反向摻雜的半導體區域 中，即該所謂的N井或P井，視欲形成之電晶體類型而定。 該汲極及源極區域以介入之通道區域而間隔分離，其中當 施加適當的電壓至閘極電極時傳導通道在該通道區域内形 成於該汲極及源極區域之間，該閘極電極通常形成於該通 道區域之上方並且藉由閘極絕緣層，通常為閘極氧化層， 與該通道區域分隔。 當個別的半導體元件之結構尺寸（f e a t u r e s i z e )持續 地減少時，例如，在該源極及汲極區域之間之距離（亦稱 為通道長度）在此方面表示關鍵尺寸，元件效能將增加。 然而，這些改變表示由製程工程師所待克服之新的挑戰以 便發展與該減少的結構尺寸相容之新的製程及技術，該結 構尺寸不會部分抵銷藉由減少該結構尺寸所獲得之改善。
92311. ptd 第 6 頁 1292595 五、發明說明（2) 例如，減少該 少以便該導電 地控制。形成 金氧半導體電 閘極絕緣層下 許南品質閘極 元件在整個操 對未受損的半 導體材料相對 〇 在現代元 然而，在某些 度下藉由增強 善該導電性。 分佈將受到考 摻雜原子可以 響下移動之散 化通道摻雜分 緣層至位在向 接近該閘極絕 低的散射中心 強。然而，退 中藉由參考第 第la圖顯 通道長度 通道之形 數奈米厚 晶體，因 方之該半 絕緣層之 作生命上 導體區域 光滑的介 件中該通 例子中， 在該通道 因此，在 量。如同 以電荷載 射中心而 佈可以使 下較深的 緣層處形 之濃度以 化通道摻 1 a至1 c圖 示半導體 通常 成仍 度之 此需 導體 形成 之南 允許 面接 道長 可能 區域 現代 眾所 子在 表不 用， 該通 成該 便在 雜分 及第 元件 需要該 然可由 閘極絕 要先進 區域中 ，諸如 程度的 閘極絕 合以便 閘極絕緣 該施加的 緣層，如 的製程技 之任何晶 氧化層， 可靠度。 緣層之形 電荷載子 層之厚 閘極電 同典型 術以減 格損害 而用於 再者， 成具有 之散射 度之減 壓充分 複雜的 少在該 以便允 確保該 只有相 與該半 事件減 度之減少導致改善的導電性。 需要在不過度地減少該通道長 中之載子移動率以更進一步改 元件中，所謂的退化通道摻雜 周知的，在該半導體晶格中之 該半導體區域中有效電場之影 。因此，在現代元件中，該退 亦即，摻雜之濃度從該閘極絕 道區域而增加，以便實質上在 傳導通道之電荷載子遭遇相對 該通道中之整體的導電性將增 佈非常難以獲得，這將於下文 2 a至2 b圖而詳細說明。 1 0 0在早期製造行程中之示意
UU 923il.ptd 第7頁 1292595 五、發明說明（3) 橫截面圖式。該半導體元件1 0 0在此例子中以互補式金氧 半導體電晶體對而作說明，其中半導體區域1 〇 1，諸如石夕 材區域，淺溝槽隔離1 〇 2，例如包括二氧化秒，經由形成 以分隔N井結構1 〇 2及P井結構11 0。在該N井結構1 2 0中，植 入，亦即摻雜，部分由1 2 1、1 2 2、1 2 3及1 2 4所標示，並且 -相對地，在該p井結構11 〇中，植入部分111、11 2、11 3及 11 4附有圖解。位在該N井結構1 2 0及該P井結構11 〇内之最 底處之植入部分111、1 2 1亦稱為埋藏植入。該植入部分 1 1 2、1 2 2—般已知為填覆植入，而植入部分1 1 3、1 2 3通常 稱之為穿透植入，該植入部分1 1 4、1 2 4亦稱為v τ植入，其 中V τ意指該欲形成之電晶體元件之臨限電壓。 顯示於第1 a圖中之用於形成半導體元件〇之曲型的 製程流程可以包括該下列的步驟。首先，該淺溝清隔離 1 0 2藉由在該技藝中之眾所周知之光學微影、姓刻及沉積 技術而形成。之後，該P井結構1 1 0及N井結構1 2 〇藉由依序 執行的離子植入製程而定義，其中，在該實際植^製程之 前’犧牲層’諸如氧化層（未顯示），可以沉積在該$導體 區域1 0 1之上方以更精確地控制該植入製程。對於—亥^ 井結構1 2 0，通常使用磷或砷離子，而斟— 、疋 ^ 110,通常使用硼離子。在植入期間而義該p井結構 劑量及能量經由控制以便定位出在該相亥相對植入製程之 124及111至114中之該對應離子類型之十植入部分121至 意的是由於該植入製程之自然效應 值,度。應該= Π0及該N井結構12〇之該植入部分之於疋義該P井結構 "並非如同於第1 a
1292595 五、發明說明（4) 圖中所顯示之明確的邊界，而相反地是具有逐漸變化。 第2 a圖為一種圖式，其中該N井結構1 2 0及該P井結構 1 1 0之摻雜濃度依據在該相對的井結構中之深度而描繪。 尤其，從第2a圖中明顯看出由該相同的圖式標號依據該相 對的植入部分所標示之V τ植入（1 1 4、1 2 4 )造成摻雜濃度在 該半導體元件1 0 0之表面之鄰近處為顯著地減少。亦即， 在該植入製程之後該滲雜濃度在該Ν井結構1 2 0及該Ρ井結 構1 1 0中之該半導體元件1 0 0之表面附近立即呈現所需要的 退化摻雜分佈，其中在該元件完成之後，通道將在該元件 之操作期間而形成。 在藉由離子植入定義該Ρ井結構1 1 0及該Ν井結構1 2 0之 後，該半導體元件1 0 0必須經過熱處理以便活化該植入的 離子，亦即，為了定位該多數離子位在晶格位置，以及固 化由該離子轟擊所造成之任何晶格損害。遺憾的是在此項 熱處理期間，不可避免的擴散將會產生並且在該相對的植 入部分之間之邊界將會更強烈地模糊掉以便在該Ρ井結構 1 1 0及該Ν井結構1 2 0内部之該垂直掺雜分佈將變得更不明 確。 第2b圖顯示具有相對於該個別井結構之深度之典型的 摻雜分佈之對應的圖式。由於在該熱處理期間該摻雜原子 之向上擴散，在該半導體元件1 0 0之表面附近處之初始退 化分佈，如同由圖示標號2 0 0所標示，可能已經變成實質 上不均勻地分佈。 第1 b圖示意地顯示在先進製造行程中之半導體元件
92311.ptd 第9頁 1292595 五、發明說明（5) 1 0 0。在第1 b圖中，該半導體元件1 0 〇包括在該P井結構1 1 0 内部之重N塑摻雜源極及汲極區域1 3 1，包含輕摻雜延伸 1 3 2。在該N井結構1 2 0中，同樣地，提供重p型摻雜源極及 汲極區域1 4 1，包含輕摻雜延伸1 4 2。閘極絕緣層1 3 5，例 如閘極氧化層，提供於該半導體元件1 0 0之整個表面上以 ^分隔閘極電極1 3換對應的通道區域1 3 6及分隔閘極電極 1 4 4與對應的通道區域1 4 6。間隔元件1 3 3提供於該閘極電 極1 3 4之側壁處並且個別的間隔元件1 4 3位在該閘極電極 144之側壁處。因此，該半導體元件1 00包含N道道電晶體 1 3 0及P通道電晶體1 4 0。 通常，該N通道電晶體1 3 0及該P通道電晶體1 4 0藉由下 列製程而形成。在該熱處理之後，該閘極絕緣層1 3 5將形 成，其中該閘極絕緣層可以藉由化學氣相沉積（chemical vapor deposition，CVD)而沉積，或者，若使用氧化層 可以使用快速熱處理爐管製程或習知的爐管氧化製程。由 於通常高溫包含於在製造該閘極絕層1 3 5之内，此製程亦 造成該摻雜在該P井結構1 1 〇及該N井結構1 2 0内部之更進一 步擴散。之後，複晶矽將藉由複雜的光學微影技術而沉積 及摹製以形成該閘極電極134及144。藉由第一次植入，該 延伸132及142將定義出來並且接著，該間隔元件133、143 將形成並且在後續的植入製程期間作為植入遮罩而用於^ 義該源極及沒極區域1 3 1、1 4 1。由於必須更進一步的熱声 理以活化在該區域1 3 1、1 3 2及1 4 1、1 4 2内部之摻雜並…、處 化由先前植入步驟所造成之任何的晶格損害，該初 &固
92311. ptd
1292595 五、發明說明（6) 濃度，如同於第2 a圖中所顯示，甚至將更強烈地受到影 響，因此在複數個熱處理之後，該實際的摻雜濃度將藉由 顯示於第2b圖中之圖式所表示。尤其，因此非常難以獲得 或維持欲在其内部達到改良的載子移動率之在該通道區域 1 3 6及1 4 6内的退化摻雜分佈。 依據包含在獲得或維持藉由該習知的製作流程所造成 的在場效電晶體之通道區域中之退化摻雜分佈的困難度， 極為需要用於形成半導體元件呈現退化摻雜分佈之改良的 方法。 【發明内容】 本發明一般係關於用於形成包含退化摻雜分佈之半導 體元件之方法，其中實質單晶通道層在井結構已經藉由離 子植入在半導體區域内定義之後將形成。由於該離子植 入，以及該後續的熱處理製程在該通道層之形成之前將會 執行，該通道層將實質上提供欲形成之半導體元件之通道 區域，來自井結構之摻雜原子之擴散而進入該通道層將顯 著地減少。由於該通道層可以不摻雜或僅輕微摻雜，在此 通道層内之實質退化摻雜分佈可以維持於整個後續的製程 步驟中，藉以因為在該介面處至該下層的通道層之減少的 摻雜濃度而確保關於該閘極絕緣層之加強的載子移動率及 改良的品質之改善的元件特性。 依據本發明之其中一項用作說明的實施例，在場效電 晶體之通道區域中形成退化摻雜分佈之方法包括在基板中 形成井結構及在該井結構之上方蠢晶成長通道層。再者，
92311. ptd 第 11 頁 1292595 五、發明說明（7) 由閘極電極所接續之閘極絕緣層將形成於該通道層之上。 此外，該方法包含在該井結構中形成汲極及源極區域，其 中該通道區域位在該汲極及源極區域之間。 在本發明之另一個實施例中，在形成於基板上之半導 體區域内選擇性地形成退化摻雜分佈之方法包括形成第一 井結構於該半導體區域之第一部分中及形成第二井結構於 該半導體區域之第二部分中。再者，遮罩層形成於該第二 井結構之上方並且通道層選擇性地磊晶成長於該第一井結 構之上方，其中該遮罩層避免該通道層在該第二井結構上 成長。 依據本發明之另一個實施例，半導體元件包括電晶體 元件，該電晶體元件包括形成於基板内之井結構及形成於 該井結構之上之擴散屏障層。再者，通道層形成於擴散屏 障層之上並且閘極絕緣層形成於該通道層之上。該電晶體 元件更包括形成於該閘極絕緣層之上之閘極電極及由通道 區域所分隔之源極及汲極區域。位在該通道層内部之該通 道區域之摻雜濃度由該閘極絕緣層朝向該擴散屏障層而增 加0 【實施方式】 本發明之用作說明的實施例將於下文中描述。為了明 確之目的，並非實際實現之所有特徵將於此說明書中作描 述。當然將會瞭解的是在任何此類實際實施例之發展中， 各種特定實現的決定必須做到以達到該發展者的特定目 標，諸如與系統相關及商業相關的限制之相容性，該限制
923U.ptd 第12頁 1292595 五、發明說明（8) 將隨著其中一項實現至另一項實現而改變。再者，將會瞭 解的是此類發展的努力可能是複雜及耗時的，但是儘管如 此對於熟習此項技藝之人士在具有此揭露之優點後將是例 行性的任務。 參考第3及第4圖，本發明之用作說明的實施例今將做 描述。在這些實施例中，互補式金氧半導體電晶體對將做 為該半導體元件之說明，如同在該’’先前技術π中之例子， 由於互補式金氧半導體電晶體對，包含Ρ型通道金氧半導 體場效電晶體及Ν型通道金氧半導體場效電晶體，時常使 用半導體元件於現代積體電路中。通常，由於在該Ρ型通 道金氧半導體電晶體之Ρ型通道内之正電洞之顯著減少的 移動率，該Ρ型通道金氧半導體電晶體相較於該Ν型通道金 氧半導體電晶體呈現較少的效能。因此，描繪於第3 a至3 e 圖中之用作說明的實施例表示本發明在P型通道金氧半導 體電晶體上之應用，該應用因此允許至少部分地補償該P 型通道金氧半導體電晶體相較於該N型通道金氧半導體電 晶體之減少的效能。該N型通道金氧半導體電晶體之特性 實質上仍然未改變以便在該N型通道電晶體及該P型通道電 晶體之電氣特性上之高程度的對稱性可以獲得。然而，需 要瞭解的是本發明亦適用於N型通道電晶體或P型通道電晶 體及N型通道電晶體兩者。 第3a圖示意性地顯示包括形成於半導體基板301内之P 井結構3 1 0及N井結構3 2 0之半導體元件3 0 0之橫截面圖示。 需要注意的是該結構3 0 1可以是用於在該基板上形成半導
92311. ptd 第13頁 1292595 五、發明說明（9) 體區域之任何適當的基板’其中該P井及N井結構3 1 0、3 2 0 可以形成。因此’該半導體基板301意在涵括適當的半導 體區域形成於其上或内之任何的基板，例如包括絕緣材 料，諸如藍寶石、玻璃及類似的材料，以允許該對應的井 結構3 1 0及3 2 0之形成。再者，該半導體元件3 0 0包括包含 絕緣材料之淺溝槽隔離3 0 2，諸如二氧化矽，以分隔該P井 結構3 1 0及該N井結構3 2 0。該P井結構3 1 0及該N井結構3 2 0 兩者包括安置在該相對的井結構内部之個別的摻雜以便造 成例如在第2 a圖中所顯示之例示性垂直的（相對於該圖式） 摻雜濃度。例如，該P井結構3 1 0可包括硼原子並且該N井 結構3 2 0可包括磷及/或砷原子以提供該所需的導電性。再 者，遮罩層3 6 0形成於該P井結構3 1 0之上方，其中該遮罩 層可以包括絕緣材料，諸如二氧化矽、氮化矽及矽的氮化 物（silicon-reacted nitride)等等。該遮罩層36 0之材料 相對於該淺溝槽隔離3 0 2之半導體材料及絕緣材料應該呈 現良好的蝕刻選擇性。例如，若在該P井結構3 1 0及N井結 構3 2 0中矽為該半導體材料，並且二氧化矽使用作為淺溝 槽隔離材料，則氮化矽及矽的氮化物在後續的蝕刻製程中 呈現充分及適當的選擇性。 在其中一項實施例中，如同於第3 a圖中所顯示，當該 遮罩層3 6 0為實質上包括二氧化矽時，例如由氮化矽所形 成之蝕刻終止層3 6 1將形成於該遮罩層3 6 0之下方以便定義 後續的蝕刻製程之終止點。用於形成該半導體元件3 0 0之 典型的製作流程，諸如於第3 a圖中所顯示，可以包括該下
92311. ptd 第14頁 1292595 五、發明說明（ίο) 列步驟。在該淺溝槽隔離3 0 2形成之後，該P井結構3 1 0及 該N井結構3 2 0藉由離子植入所定義，其中數個植入步驟可 以如同參考第1 a圖所描述而使用。 在其中一項特定的實施例中，該N井結構3 2 0藉由具有 每平方公分2x 10 13至2x 10 14個粒子的劑量之4 0 0至800 k e V (仟電子伏特，k i 1 〇 e 1 e c t r ο n v ο 11 s )之能量的填離子 之第一植入而定義。在第二個植入步驟中，填離子以具有 每平方公分2x 10 13至2x 10 14個粒子的劑量之150至250 keV之能量植入至該N井結構3 2 0内部，接著以具有每平方 公分2x 10 12至5x 10 13個粒子的劑量之50至100 keV之能量 進行更進一步的磷植入步驟。最後，將可以以具有lx 1 〇 12 至lx 10 13的劑量之30至70 keV的能量之砷離子或者以具有 lx 10 12至lx 10 13的劑量之20至50 keV的能量之磷離子執 行植入步驟以粗略地調整欲形成於該N井區域3 2 0之内或之 上的電晶體元件之臨限電壓。 在其中一項實施例中，該最終的臨限植入在該製造程 序之此階段處可以略去並且可以在之後的階段處執行，如 同將於下文中詳細描述。之後，可以執行熱處理，諸如快 速熱退火製程，以活化在該P井結構3 1 0及該N井結構3 2 0内 部之摻雜原子並且固化在該植入步驟期間所產生之晶格損 害。接著，該遮罩層3 6 0及若有需要之該蝕刻終止層3 6 1以 習知的光學微影技術而沉積及摹製。 第3b圖顯示具有磊晶成長通道層3 5 0形成於該N井結構 3 2 0上方之半導體元件3 0 0。該通道層3 5 0可以包括未摻雜
92311.ptd 第15頁 1292595 五、發明說明（11) 的半導體材料’諸如石夕或輕微掺雜的半導體材料，該半導 體材料需要在該半導體元件3 0 0之完成之後獲得該所需的 退化摻雜分佈。再者該通道層3 5 〇之厚度可以經由控制以 獲得該所需的掺雜分佈。在用作說明的實施例中，該通道 層3 5 0之厚度可以位於接近1〇至1〇〇奈米（nan〇meters， 之範圍内。依據其中一項特定的實施例，如同於第3b圖中 所顯示，擴散屏障層3 5 1可以提供於該通道層3 5 0及該井結 構3 2 0之間。該擴散屏障層3 5丨亦為磊晶成長層，其中該材 料成分經由選擇以實質上匹配該下層半導體晶格之晶袼結 構並且亦減少該摻雜原子在該N井結構3 2 0内部之任何擴散 活動性。在其中一項實施例中，該擴散屏障層3 5 1為實質 上包括矽及鍺，其中矽對鍺之比例是變動的以便對於砷及 磷原子產生所需的擴散屏障特性。通常，1 0 %至3 0 %原子之 鍺數量，亦即1 %至3 0 %鍺原子於該矽晶格中，在後續的熱 處理中提供充分程度阻擋砷及填原子進入該上層的通道層 之擴散。 在形成該通道層3 5 0，以及若有需要之該擴散屏障層 3 5 1中，製程參數，諸如周圍的壓力，可以經由選擇使得 該通道層3 5 0及該擴散屏障層3 5 1之晶格生長為實質上受限 在該N井結構3 2 0之表面上。因此，該遮罩層3 6 0及該淺溝 槽隔離3 0 2仍然實質上未受到該通道層3 5 0及該擴散屏障層 351之覆蓋，除了該層膜35 0及351之實質上水平生長所造 成之最小覆蓋。再者，含該擴散屏障層3 5 1之該實施例 中，該層膜3 5 1之厚度可以控制在近似2nm至2 0 nm之範圍
92311.ptd 第16頁 1292595 五、發明說明（12) 内以提供所需的擴散縮減性質而不會過度地增加因為該擴 散屏障層3 5 1對於該上層及下層半導體晶格之晶格常數的 輕微不匹配之晶格缺陷之數目。 第3 c圖顯示本發明之特定的實施例，其中該N井結構 3 2 0在該通道層3 5 0及該屏障擴散層3 5 1之形成之前已經凹 入。凹入該N井結構可以藉由類似於用於形成該溝槽隔離 之已經完全建立的蝕刻技術而達成。依據其中一項實施 例，凹入該N井結構3 2 0已經在植入該摻雜進入該N井結構 3 2 0之前而執行以便實質上該相同的植入參數可以依照參 考第3 a圖所描述而使用。在另一個實施例中，該N井結構 3 2 0在植入該摻雜之後及在槃處理該半導體元件元件3 0 0之 前或之後而凹入。在此例子中，在該N井結構凹入之後， 該植入參數因此已經適合於在該N井結構3 2 0之特定的深度 處產生該所需的摻雜濃度。亦即，該植入參數經由修正以 便定位出該個別的植入步驟在深度上之摻雜濃度峰值，該 深度位在該N井結構3 2 0之向下較深處藉以補償增加該N井 結構3 2 0深度。這可以藉由增加該植入能量在大約2 5 %至 3 0 0%而用於近似1 Onm至1 00 nm之凹入深度而達成。在凹入 該N井結構3 2 0之後，若有需要可以生長該擴散屏障層3 5 1 及該通道層3 5 0，如同參考第3b圖所描述。在形成該磊晶 生長層3 5 0、3 5 1之前凹入該N井結構3 2 0提供實質平坦的表 面，藉以改善該半導體元件之進一步的處理。 第3 d圖顯示具有閘極絕緣層3 3 5形成於該通道層3 5 0及 該P井結構3 1 0之上之半導體元件3 0 0。在該閘極絕緣層3 3 5
92311. ptd 第 17 頁 1292595 五、發明說明（13) 之形成之前，該閘極絕緣層3 3 5可以包括半導體氧化組 合，諸如二氧化矽，該遮罩層3 6 0及若有提供之該蝕刻終 止層3 6 1藉由選擇的蝕刻製程所移除。 依據其中一項實施例，在形成該閘極絕緣層3 3 5之 前，更進一步的植入製程可以執行以調整欲形成於該N井 結構3 2 0之内及之上之該P型金氧半導體電晶體之臨限電 壓。當該閘極絕緣層3 3 5後續藉由化學氣相沉積製程或藉 由快速熱氧化製程而形成時，此用於提供充分的臨限電壓 用於該P型金氧半導體電晶體之額外的植入步驟最好可以 使用，其中，相較於習知的爐管製程由於該減少的溫度及 /或該減少的製程時間，摻雜原子之向上擴散將是最小 的，以便於在該閘極絕緣層3 3 5之形成製程期間之最小向 上擴散之結果，用於達到需要的臨限電壓之所需的摻雜濃 度將無法獲得。因此，該額外的植入製程在該通道層3 5 0 内部提供該適當摻雜濃度以設定該所需的臨限電壓。在包 含該擴散屏障層3 5 1之實施例中，摻雜之向上擴散將是最 小的，即使使用習知的爐管製程以形成該閘極絕緣層 3 3 5。因此，該臨限電壓可以藉由額外的植入製程做調整 以在該通道層3 5 0内部定位摻雜原子，如同參考標號3 7 0所 指示。如同先前所指出的，在該N井結構3 2 0之形成期間， 臨限電壓植入可以執行或可以不執行，以便該臨限植入 3 7 0可以依據在該N井結構3 2 0内部之該摻雜濃度而控制。 亦即，當臨限電壓植入製程已經初始執行時，在該臨限植 入製程導入摻雜原子3 7 0期間，該摻雜劑量將減少。另一
92311. ptd 第 18 頁 1292595 五、發明說明（14) =此行此類初始臨限電壓植入製程時，該摻雜劑 产該Ϊ:電壓可以藉由考量在該_ 32。内之該初 始摻辰度、该擴散屏障層3 5丨之存在及 仞 阻礙特性而調整，亦即材料組成及厚声不身的相對擴散 之特性，亦即本身的摻雜之程度及:，及該通道層35〇 在其中一項特定的實施例中，該 成可以兩個步驟中執行，其中在該第:極絕緣層3 3 5之形 層3 3 5將形成而不移除該遮罩層3^〇，^ _驟中該閘極絕緣 括氮化石夕，以便該通道層3 5 〇接收該4遮罩層3 6 0最好包 不）之第一部分。接著，在該第二步4 、纟巴緣層3 3 5 (未顯 3 3 5之第二部分在移除該遮罩層3 6 〇之 ’該閘極絕緣層 結構3 1 0以相較於提供在該通道層3 $ 而形成以便該ρ井 3 3 5的厚度之減少的厚度接受該閘極浐之叇閘極絕緣層 在第3e圖中，該Ν井結構32〇具有層/35。 極絕緣層3 3 5，該第一厚度3 8 〇高於在^ 厚度3 8 0之該閘 形成之邊閘極絕緣層3 3 5的第二厚度3 9 〇井，結構3 1 〇之上所 1=1體元件存在單一晶片區域上時，。當兩種類型的電 點 %種督# y 。例如，薄的閘極絕緣層3 3 5對於具、她例特別具有優 速場效電晶體是必須的，如同先前所、彳苗通道長度之高 的電晶體元件由該遮罩層36 0所覆蓋以田接3^’以便這些類型 度3 9 0之閘極絕緣層，藉以確保相對於快、又具有該第二厚 電流容量之所需的高效能。另一方面，、具速切^奐時間及高 之閘極絕緣層3 3 5之電晶體元件可能η :、有第一厚度3 8 0 把疋需要呈現極為低的 1292595 五、發明說明（15) 漏 體 加 絕 内 電流之電晶體元件，如 領域中之例子，其中，=取記憶體/唯讀記憶 的閘極氧化層確保最小的漏電：f長度將增加並且增 緣層品質及該增加的载子=稭以，该改良的閘極 之減少的摻雜濃度，提供认由於在該通道層350 良的直流特性。因此，低的、'=命=的電晶體兀件之顯著改 它們是P型通道電晶體或\型通;:?晶體元件，無論是否 晶體元件在未具有退化摻雜=二：體’相較於習知的電 現改良的元件效能，其中二:佈：該通道層襲時將呈 速電晶體元件在未增加製程薄的閘極絕緣層之高 ㈣圖示意性地顯示具可二提 故ΛΑ 、、，兩η Α 、有兀整的道電晶體3 3 0及完 ί返电B日半導體元件3〇0。該n型通道電晶體 330包括重N型摻雜源極及沒極區域331，包含在該p井結構 3Π内部之輕掺雜延伸332。再者，問極電極334位在該p井 結構310之上，藉由該閘極絕緣層3 3 5與該p井結構31〇分 隔。間隔元件3 3 3提供在該閘極電極3 3 4之側壁處。 该P型通迢電晶體34 0包括重p型摻雜源極及沒極區域 3 4卜包含在該N井結構3 2 0内部之輕摻雜延伸3 4 2。閘極電 極344提供在該通道層35 0之上並且藉由該閘極絕緣層335 與該通道層3 5 0分隔。間隔元件343提供在該閘極電極334 之側壁處。 包含於形成該半導體元件3 0 0之内之製程流程，如同 於第3圖所描繪，可以包含如同參考第“至卜圖已經描述 之類似的步驟。因此’詳細的描述將會省略。
1292595 五、發明說明（16) 依據參考第3 a至3 f圖所描述之該用作說明的實施例， 該N通道電晶體3 3 0包括位在該閘極絕緣層3 3 5下方及該延 伸3 3 2之間之通道區域3 3 6，其中該通道區域3 3 6呈現之摻 雜分佈類似於如同於第2 b圖中所顯示之摻雜分佈。亦即， 該通道區域3 3 6並未實質上呈現退化摻雜分佈。相對於該 摻雜分佈，在該通道層3 5 0内部之通道區域3 4 6可以呈現如 同於第4圖中所顯示之摻雜濃度。 在第4圖中，以該”深度’’標示之垂直軸表示在該N井結 構3 2 0中之深度，包含該通道層3 5 0。以π濃度”標示之水平 軸表示在該Ν井結構3 2 0及該通道層3 5 0，並且可能是該擴 散屏障層3 5 1内部之摻雜原子之濃度。該層膜3 5 1及3 5 0之 對應的厚度由在該垂直軸之左手端之括弧所標示。標示為 4 0 0之弧線表示該Ν井結構3 2 0之摻雜濃度，該Ν井結構3 2 0 呈現如同於習知製造的元件中之典型的’’模糊（s m e a r e d ou t)n分佈。依據曲線4 0 2，該摻雜濃度在該擴散屏障層 3 5 1及該通道層3 5 0内部朝向該閘極絕緣層3 3 5而顯著地減 少。在該通道層3 5 0之頂端處之摻雜濃度可以藉由控制該 通道層3 5 0之厚度、該通道層3 5 0之摻雜初始程度、藉由提 供擴散屏障層3 5 1及該層膜3 5 1之組成型式及層膜厚度與藉 由提供及控制額外的臨限電壓植入製程而調整，如同先前 所描述。因此，該濃度曲線4 0 2之斜率，以及在該介面至 該閘極絕緣層3 3 5之最小濃度，可以依據設計需求藉由控 制一個或一個以上之該上述參數而調整。曲線4 0 1表示在 該通道層3 5 0内之其中另一個摻雜濃度。因此，本發明允
9231 Lptd 第21頁 1292595 五、發明說明（17) 許在場效電晶體元件之通道區域中提供退化摻雜分佈，其 中該摻雜分佈可以依據該場效電晶體元件之效能需求而修 正。應該注意的是，雖然該用作說明的實施例參考矽基半 導體元件，本發明之原理可以穩定地適用於包括例如鍺或 任何其它I I ΐ-v或II-VI半導體之其它半導體元件。 上文所揭示之該特定的實施例僅為用作說明，因此於 熟習此項技藝之人士在具有於此所教授之優點之後顯而易 見的是本發明可以以不同但等同的方式做修正及實行。例 如，上文所提出之製程步驟可以以不同的順序執行。再 者，本發明並未意在限定在於此所顯示之架構或設計之細 節，除非於下文之該申請專利中之描述。因此明顯的上文 所揭示之該特定的實施例可以做變更或修正並且所有的改 變皆考量在本發明之範疇及精神内。因此，於此所請求之 保護於下文之申請專利範圍中提出。
92311. ptd 第22頁 1292595 圖式簡單說明 【圖式簡單說明】 本發明可以藉由參考下列所列舉之說明並結合該附加 的圖式而瞭解，其中類似的圖式標號定義類似的元件，其 中： 第1 a及1 b圖顯示例示性習知的半導體元件在不同的製 造階段處之示意橫截面圖示； 第2a及2b圖示意地描繪第1 a及1 b圖在該植入製程之後 及在複數個熱處理步驟之後於該半導體元件之井結構内部 之垂直的摻雜濃度； 第3 a至3 f圖示意地顯示依據本發明之用作說明的實施 例之半導體元件在各種製造階段處之橫截面圖式；以及 第4圖示意地描繪說明在包含具有退化摻雜分佈之通 道域之該井結構内部之垂直濃度之圖式。 雖然本發明易於做各種的修正及替代的形式，本發明 之特定的實施例已經藉由在圖式中之例子而顯示並且於此 詳細描述。然而，應該要瞭解的是特定實施例之於此詳細 描述並非意在限定本發明於所揭露之該特定的形式，而相 反地 ，是意在涵括 落 在 由 附 加的 申請專利範圍 所 發明 之精神及範疇 内 之 所 有 的修 正、等同及替 代 100 半導體元件 101 半導體區域 102 淺溝槽隔離 110 P井結構 111 植入部分 112 植入部分 113 植入部分 114 植入部分 Φ
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圖式簡單說明 120 N井結構 121 植入部分 122 植入部分 123 植入部分 124 植入部分 131 源極及〉及極區 域 132 摻雜延伸 133 間隔元件 134 閘極電極 135 閘極絕緣層 136 通道區域 140 P通道電晶體 141 源極及汲極區域 142 源極及〉及極區 域 143 間隔元件 144 閘極電極 146 通道區域 200 圖示標號 300 半導體元件 301 半導體基板 302 淺溝槽隔離 310 井結構 320 井結構 330 N通道電晶體 331 源極及沒極區域 332 摻雜延伸 333 間隔元件 334 閘極電極 335 閘極絕緣層 336 通道區域 340 P通道電晶體 341 源極及汲極區 域 342 摻雜延伸 343 間隔元件 344 閘極電極 346 通道區域 350 通道層 351 擴散屏障層 360 遮罩層 361 钱刻終止層 370 蒼考標號 380 第一厚度 390 第二厚度 400 濃度曲線 401 濃度曲線 402 濃度曲線 92311. ptd 第24頁

Claims (1)

  1. — ———飞 使)正替換頁 ——一一——·餘年卜月丨K日 修正_ 六、申請專利範圍 1 . 一種在場效電晶體之通道區域中形成退化摻雜分佈之 方法，該方法包括： 於基板内形成井結構； 在該井結構上方蠢晶生長通道層， 在生長該通道層之前磊晶生長擴散屏障層，其中 存在於該井結構内部之摻雜之擴散透過該擴散屏障層 而減少； 在該通道層上方形成閘極絕緣層及閘極電極；以 及 在該井結構内形成汲極及源極區域而具有該通道 區域位在該汲極區域及該源極區域之間。 2. 如申請專利範圍第1項之方法，其中形成井結構包含植 入摻雜原子進入該基板及熱處理該基板以活化該摻雜 原子及固化晶格損害。 、 3. 如申請專利範圍第2項之方法，更包括控制至少其中一 個該通道層及植入參數之厚度以在該通道層内控制該 退化摻雜分佈。 4. 如申請專利範圍第1項之方法，更包括控制用於導入摻 雜進入該井結構、該通道層之厚度及該擴散屏障層之 厚度之至少其中一項植入參數。 5. 如申請專利範圍第1項之方法，更包括在形成該閘極絕 緣層之前植入離子進入該通道層以調整該場效電晶體 之臨限電壓。 6. 如申請專利範圍第1項之方法，其中磊晶生長該擴散屏
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    7 .如申睛專利範圍第1項之方法， 在近似Η奈米至赚米之範圍^通21層之厚度是 8. m利範圍請之方法’其中該擴散屏障層之厚 度疋在近似2奈米至2〇奈米之範圍内。 9 · ί I °月專利範圍’1項之方法，其中磷及砷原子之至少 二提供在該井結構内部並且該擴散屏障層包括 吵録化合物。 =專利範圍第9項之方法，其中在該擴散屏障層 t錯原子對於石夕原子之比例是近似1%至繼之原子。 11=申請專利範圍第〗項之方法，其中在蟲晶生長該通道 層期間’該通道層之摻雜濃度是受到控制的。 1 2 ，於形成在基板上之半導體區域内選擇性地形 化摻雜分佈之方法，該方法包括： 在第一部分的半導體區域内形成第一井結構； 在第，部分的半導體區域内形成第二井結構； 在該第二井結構上方形成遮罩層；. 在该第一井結構上方選擇性地磊晶生長通道層， /、中該遮罩層避免該通道層在該第二井結構之上生 長；以及 在該第一井結構及該通道層之厚度形成期間藉由 控制至少其中一個植入參數而控制該退化摻雜分佈。
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    衫年（y月、y曰 修正 六、申請專利範圍 1 3 .如申請專利範圍第1 2項之方法，其中該遮罩層包括二 氧化矽、氮化矽及矽的氮化物之其中一種。 1 4 .如申請專利範圍第1 2項之方法，更包括在形成該遮罩 層之前於該第二井結構之上形成蝕刻終止層。 1 5 .如申請專利範圍第1 2項之方法，更包括在生長該通道 層之前選擇性地磊晶生長擴散屏障層。 1 6 .如申請專利範圍第1 5項之方法，更包括在該第一井結 構、該通道層之厚度及該擴散屏障層之厚度之形成期 間控制至少其中一個植入參數。 17.如申請專利範圍第12項之方法，更包括在該第一及第 二井結構之上形成閘極絕緣層。 1 8 .如申請專利範圍第1 7項之方法，其中形成閘極絕緣層 包含移除該遮罩層及在該第一及第二井結構之上形成 該絕緣層。 1 9 .如申請專利範圍第1 7項之方法，其中形成閘極絕緣層 包含： 在該第一井結構之上形成第一部分的閘極絕緣 層； 移除該遮罩層；以及 在該第二井結構之上形成第二部分，同時增加該 第一部分之厚度。 2 0 .如申請專利範圍第1 2項之方法，更包括在生長該通道 層之前於該半導體區域的第一部分内形成凹入。 2 1.如申請專利範圍第2 0項之方法，其中該第一井結構在
    92311(修正版）.ptc 第27頁 够92 5#_更)正替換買 …·• 衆號仙4揚^89_年〖V月丨日 修正_ 六、申請專利範圍 形成該凹入之前藉由離子植入而形成，藉以植入參數 在凹入形成之後於該第一井結構内經由控制以獲得所 需的摻雜分佈。 2 2 .如申請專利範圍第2 0項之方法，其中該第一井結構之 形成在形成該凹入之後將藉由離子植入而執行。 2 3 .如申請專利範圍第1 2項之方法，更包括植入離子進入 該通道層以調整臨限電壓。 2 4.如申請專利範圍第1 2項之方法，更包括形成第一及第 二電晶體元件分別於該第一及第二井結構内。 2 5 .如申請專利範圍第2 4項之方法，其中第一及第二電晶 體元件分別為P型通道及N型通道場效電晶體。 2 6.如申請專利範圍第24項之方法，其中該第一電晶體元 件為低漏電流類型電晶體並且該弟二電晶體元件為南 速類型電晶體。 2 7.如申請專利範圍第1 2項之方法，其中該通道層之厚度 是在近似1 0 n m至1 0 0 n m之範圍内。 2 8 .如申請專利範圍第1 5項之方法，其中該擴散屏障層之 厚度是在近似2nm至20 nm之範圍内。 29. —種半導體元件，包括： 第一電晶體元件，該電晶體元件包含： 形成於基板内之井結構； 形成在該井結構之上之擴散屏障層； 形成在該擴散屏障層之上之通道層； 形成在該通道層之上之閘極絕緣層；
    92311(修正版）.ptc 第28頁 I 更)正替換 1 一1一一一—"" whk犯11)观9_It年Iv月丨％曰_修正_ 六、申請專利範圍 形成在該閘極絕緣層之上之閘極電極； 形成在該井結構之内及藉由通道區域所分隔之源 極區域及汲極區域， 其中在該通道區域内之摻雜濃度由該閘極絕緣層 朝向該擴散屏障層而減少。 3 0 .如申請專利範圍第2 9項之半導體元件，其中該擴散屏 障層包括矽及鍺。 3 1.如申請專利範圍第3 0項之半導體元件，其中近似1 %至 3 0 %的鍺原子提供於該擴散屏障層内。 3 2 .如申請專利範圍第2 9項之半導體元件，其中該通道層 之厚度是位在近似1 〇奈米至1 〇 〇奈米之範圍内。 3 3.如申請專利範圍第2 9項之半導體元件，其中該擴散屏 障層之厚度是位在近似2奈米至2 0奈米之範圍内。 34.如申請專利範圍第2 9項之半導體元件，更包括第二電 晶體元件。 3 5.如申請專利範圍第34項之半導體元件，其中該第二電 晶體元件之閘極絕緣層具有厚度小於該第一電晶體元 件之閘極絕緣層之厚度。 3 6 .如申請專利範圍第2 9項之半導體元件，其中該第一電 晶體元件為P型通道電晶體、N型通道電晶體、高速短 通道電晶體及低漏電流電晶體之至少其中一個。 3 7.如申請專利範圍第34項之半導體元件，其中該第二電 晶體元件為P型通道電晶體、N型通道電晶體、高速短 通道電晶體及低漏電流電晶體之至少其中一個。
    92311(修正版）.ptc 第29頁 if/ Μ匕替: if/ Μ匕替: 修正 年A月日 六、申請專利範圍 曰B 3 8 ..如申請專利範圍第3 4項之半導體元件，更包括第 粒區域及第二晶粒區域，該第一晶粒區域含有複數個 第一電晶體元件而該第二晶粒區域包含有複數個第二 電晶體元件，其中每一個該第二電晶體元件比每一個 該第一電晶體元件具有較薄的閘極絕緣層。 3 9 .如申請專利範圍第34項之半導體元件，其中該第一及 該第二電晶體元件形成互補式金氧半導體對，具有該 第一電晶體元件為該P型通道電晶體。
    9231](修正版）.ptc 第30頁
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