TWI301326B - - Google Patents

Download PDF

Info

Publication number
TWI301326B
TWI301326B TW094147410A TW94147410A TWI301326B TW I301326 B TWI301326 B TW I301326B TW 094147410 A TW094147410 A TW 094147410A TW 94147410 A TW94147410 A TW 94147410A TW I301326 B TWI301326 B TW I301326B
Authority
TW
Taiwan
Prior art keywords
spacer
film
layer
epitaxial growth
gate
Prior art date
Application number
TW094147410A
Other languages
English (en)
Other versions
TW200637001A (en
Inventor
Yasushi Tateshita
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of TW200637001A publication Critical patent/TW200637001A/zh
Application granted granted Critical
Publication of TWI301326B publication Critical patent/TWI301326B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
    • B65F—GATHERING OR REMOVAL OF DOMESTIC OR LIKE REFUSE
    • B65F1/00—Refuse receptacles; Accessories therefor
    • B65F1/14—Other constructional features; Accessories
    • B65F1/16—Lids or covers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H01L29/66507—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide providing different silicide thicknesses on the gate and on source or drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
    • B65F—GATHERING OR REMOVAL OF DOMESTIC OR LIKE REFUSE
    • B65F1/00—Refuse receptacles; Accessories therefor
    • B65F1/14—Other constructional features; Accessories
    • B65F2001/1653—Constructional features of lids or covers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

1301326 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種經由閘極絕緣膜向與閘極電極相對形 成通道之半導體基板區域供給電流之兩個源極·汲極區域 各自具有延伸部之絕緣閘極場效電晶體及其製造方法。 【先前技術】 關於絕緣閘極場效電晶體（以下稱MIS電晶體）之比例 (scaling)，國際半導體技術藍圖（Roadmap)(ITRS)中，技術 | 節點（node)hp32之電晶體閘極長Lg預測20 nm以下。 欲實現此種微細MIS電晶體，與閘極長Lg之比例同時需 要換算成為閘極絕緣膜之氧化膜之有效厚度（ETCheffective oxide thickness)及源極·沒極區域之接合深度Xj °氧化膜之 有效厚度ETO之換算，為確保決定電晶體驅動能力之汲極 電流Ids是必要的。而且，源極·汲極區域之接合深度Xj之 換算，為抑制短通道效應（SCE:Short Channel Effect)是必要 的。欲抑制短通道效應，特別需要緩和在汲極端之電場， > 為此而設置從高濃度之源極·汲極區域延伸到通道側之所 謂LDD(Lightly Doped Drain)或者稱為延伸區之淺接合區 域0 通常，MIS電晶體之延伸部在形成通道之半導體基板（或 井）上用離子佈植形成。 但是，為在上述微細MIS電晶體上形成可適用之極淺接 合之離子佈植技術及活性化退火技術尚未確立。而且，即 便用離子佈植可形成極淺接合，因其薄度故電阻值升高， 106444.doc 1301326 源極及汲極之串聯電阻值上升而電晶體之驅動能力降低。 此外，在連接於通道之延伸部，與該閘極電極重疊之部分 因載子之蓄積而成為低電阻，但在其以外之區域因空乏層 之載子枯竭而容易產生高電阻化。為防止此問題必須提高 延伸部之濃度，或者較深地形成延伸部，但該方法與短通 道效應之抑制矛盾。 作為解決该矛盾之構造之電晶體，有溝槽閘極（Gr〇〇ve gate)電晶體（參照非專利文獻丨）。 該電晶體構造之基本構思，係使源極·沒極區域之形成面 從形成通道之基板面位於上方，減小源極·沒極區域對於通 道之有效接合深度；及使源極·汲極區域形成至深處，降低 其電阻兩者並存。 作為應用該基本構思之電晶體，取代在閘極形成處之基 板上挖掘溝槽而在閘極兩側之基板區域使蠢晶生長層生 長，在磊晶生長層上形成源極·汲極區域之MIS電晶體為人 > 所知（例如參照專利文獻丨）。此種源極、汲極構造稱為抬起 (Raised 或者 Elevated)源極/汲極（8/〇)。 根據專利文獻1之記載，在磊晶生長層之傾斜端部形成第 1源極·汲極區域，比其深的第2源極·汲極區域形成於離開 閘極位置之磊晶生長層部分。認為該第丨源極·汲極區域相 當於所謂之延伸部。 另一方面’由在基板表面生長之磊晶生長層形成延伸 部’在離開該延伸部之閘極端之部分及其下之基板表面 部，從延伸部之上方進行離子佈植，藉此形成源極·汲極區 106444.doc 1301326 域之MIS電晶體為人所知（例如參照非專利文獻2)。 [專利文獻1]特開2000-82813號公報（第4實施形態、圖9) [非專利文獻1]西松等、Groove Gate MOSFET，8th
Conf.On Solid State Device，ρρ·179-183，1976 [非專利文獻 2]Uchino，et al:A Raised Source/Drain Technology Using In-situ P-doped SiGe and B-doped Si for 0.1 μηι CMOS ULSIs, IEDM 1997, pp.479-482(1977) [發明所欲解決之問題]
在專利文獻1記載之技術中，於形成磊晶生長層之後，在 包含其傾斜端部之全面形成絕緣膜，然後使用離子佈植同 時形成第1源極·没極區域與第2源極·沒極區域。專利文獻1 中/又有特別記載，但此時由於在傾斜端部上和閘極之側壁 形成之絕緣膜部分，離子佈植愈接近閘極愈容易被阻止， 故推/則在第2源極·没極區域形成時，比其相對淺之第i源 極·汲極區域（相當於延伸部）係附帶所形成者。 但是，此種利用佈植離子透過之絕緣膜厚度之延伸部之 成若接連於絶緣膜下之磊晶生長層之傾斜端面之傾斜 度等有所變動，則延伸部之形狀也必然產生變化不穩定。 而且’由於在閘極側壁之絕緣膜下沒有進行離子佈植故沒 有導二雜質。因此，有時會有在延伸部(第i源極汲極區域) 矛通道層之間產生空隙’在該部分電阻變高之問題。為避 =問題’或者進行充分之退火使注人雜質熱擴散，或者 ::使閉極電極相對遙晶生長層之傾斜端部部分地重疊， 利文獻1中揭示了相對傾斜端部使閘極電極精度佳地 106444.doc 1301326 重疊之技術。 但是，在專利文獻1中，相對傾斜端部閘極電極之重疊寬 度大致一定，但因延伸部相對傾斜端部有偏差之可能性， 故延伸部與閘極電極之重疊寬度容易偏差。而且，由於用 離子佈植，因其活性化退火而過度產生熱擴散，重疊寬度 亦有可能變得比需要的大。因此，專利文獻丨記載之技術不 能有效地防止短通道效應增大、電晶體特性降低之問題。 鲁此外，在專利文獻〖中由於延伸部係使用離子佈植在磊晶 生長層上形成，故不形成陡峭之pN接合且空乏層容易擴 展。亦即，使用離子佈植之雜質濃度分佈在表面附近或離 表面侧較深處有濃度峰值，而在接合附近成為雜質分佈之 尾部，濃度降低，故空乏層容易擴展。為此使用離子佈植 形成之延伸部在與通道之連接部分因空乏層而產生載子之 括竭’在該部分容易成為高電阻。 另方面，在非專利文獻2記載之技術中，延伸部由磊晶 φ 生長形成通吊，因其磊晶生長層薄，所以為防止因矽化 =層形成而產生之接面漏電，在源極·汲極區域形成時必須 提鬲離子佈植之能量並導入雜質直至基板深處。因此，為 充刀提间雜質之活性化率，需要在高溫下進行活性化退 火，此時雜質從延伸部向基板熱擴散，在此部分會出現相 對幵y成通道之基板面之延伸部有效接合之深度巧變得比需 要的大之問題。 本發明所欲解決之課題係於具有延伸部之源極.沒極區 域中’能夠使其形狀安定有陡狀PN接合’且相對形成通 106444.doc 1301326 道之基板面之有效接合深度精確且十分小。 【發明内容】
與本發明相關之絕緣閘極場效電晶體包含經由閘極絕緣 膜與閘極電極相對且形成有通道之半導體基板區域、在該 區域各自連接相互離開所形成之兩個延伸部及從上述兩個 延伸部之相對端向相互背離之方向$ 一㈣開所形成之兩 個源極·汲極區域，且上述兩個延伸部各自係由上述半導體 基板上之第一磊晶生長層所形成，上述兩個源極.汲極區域 各自包含上述之第1磊晶生長層上之第2磊晶生長層。 與本發明相關之絕緣閘極場效電晶體之製造方法，係製 造包含經由閘極絕緣膜與閘極電極相對且形成有通道之半 導體基板區域、在該區域各自連接相互離開所形成之兩個 延伸部及從上述兩個延伸部之相對端向相i背離之方向進 -步離開所形成之兩個源極.汲極區域之絕緣閘極場效電 晶體之方法，且包含：在半導體基板上形成特定寬度之第丄 間隔物之步驟；藉由以上述第丨間隔物作為分離層之磊晶生 長，在上述半導體基板上形成上述兩個延伸部之步驟在 上述兩個各延伸部上、在接連於上述第旧隔物兩側面之2 處各自形成特定寬度之第2間隔物之步驟;及藉由以在上述 2處形成之兩個上述第2間隔物作為分離層之磊晶生長，在 上述兩個延伸部上形成上述兩個源極.汲極區域二牛二’。 【實施方式】 " 以NMOS電晶體和PM〇s電晶體形成於同_基板上 CMOS裝置為例，參照圖式敍述實施本發明之最^方式上。之 106444.doc 1301326 圖1係CMOS裝置之通道方向之剖面圖。 在圖解之CMOS裝置中，例如在由矽晶圓構成之基板1之 表面部形成有元件分離絕緣層，例如STICShallow Trench Isolation)2。此外，基板1之材料除了矽（μ)外、亦可使用鍺 (Ge)、鍺和矽之化合物或者應變矽。 在沒有形成STI(Shallow Trench Isolation)2之區域（活性 區域）形成通道反轉層之P型區域（例如P井3n)以及N型區域 (例如Ν井3ρ)。Ρ井3η是形成NMOS電晶體之基板區域，Ν井 3ρ是形成PMOS電晶體之基板區域。 Ρ井3 η上藉由只離開特定間隔物之兩個第1蠢晶生長層形 成兩個延伸部12η，同樣Ν井3ρ上藉由只離開特定間隔物之 兩個磊晶生長層形成兩個延伸部12ρ。延伸部12η係起作用 作為NMOS電晶體之源極或者汲極之一部分者，導入有Ν 型雜質。延伸部12ρ係起作用作為pM〇s電晶體之源極或者 汲極之一部分者，導入有p型雜質。 ^ 兩個延伸部12η各自在其相對側包含有越上方相互之距 離越離開之傾斜端面。在該等傾斜端面之一部分及其間之ρ 井3η上形成閘極絕緣膜4η，其上形成閘極電極5η。 兩個延伸部12ρ各自同樣在其相對側包含有傾斜端面，在 該等傾斜端面之一部分及其間之1^井3{)上形成閘極絕緣膜 4ρ ’其上形成閘極電極5ρ。 NMOS側之閘極電極511及P〇MS側之閘極電極5ρ之各側 面，分別由延伸部上之側壁間隔物13所覆蓋。 由用該側壁間隔物13決定形成位置且選擇形成之第2磊 106444.doc -10- 1301326 晶生長層，在沒有被侧壁間隔物13所覆蓋之延伸部12η及 12ρ之各部分之上面形成源極·汲極區域ι〇η以及1〇ρ。源極· 沒極區域1 On係作為NMOS電晶體之源極或者沒極之一部分 起作用者、導入有N型雜質，源極·汲極區域1 〇p係作為 PMOS電晶體之源極或者沒極之一部分起作用者、導入有p 型雜質。 另外，由以側壁間隔物13及STI2作為分離層之自對準石夕 化物（Shallow Trench Isolation)方法，在源極·汲極區域ι〇η 和10p、以及閘極電極5n和5p各自形成作為合金層之矽化物 層 14η，14ρ，15η 或者 15p。 電晶體之整體為層間絕緣膜20所覆蓋。特別是雖未圖 示，但在層間絕緣膜20内填埋與各源極·汲極區域1〇n或者 l〇P連接之連接層，而在層間絕緣膜20之上面形成有佈線。 本實施方式中，使延伸部12η及12p之濃度及厚度，加之 由側壁間隔物13之寬度所既定之閘極電極5n(或者5p)與源 極·汲極區域10η(或者l〇p)之距離最佳化。藉由該最佳化， 谋求降低源極電阻及汲極電阻、抑制源極、汲極間之洩漏， 進一步降低寄生電容。關於該寄生電容之降低，在延伸部 12η和12p之閘極側端部設置傾斜端面，藉由將該傾斜端面 用側壁間隔物13覆蓋，降低了閘極和源極或閘極和汲極之 寄生電容。 延伸部12η及12p為向井之閘極正下方部分（有效通道區 域）供給電流之層。若沒有延伸部12n和12p，則必須使源極· 汲極區域10η和l〇p接近有效通道區域，該情形下，電場特 106444.doc 1301326 別在沒極侧集中’短通道效應變得顯著，茂漏電流增大。 而且’空乏層在通道電流路徑内大幅延伸而載子枯竭，在 該部分通道電阻增大，且在該部分通道渡越載子達到飽和 速度，則因此而限制接通電流值。 本實施方式中’由於存在延伸部12n及12p，能夠使源 極·汲極區域10η及l〇p離開有效通道區域。延伸部及i2p 是導入N型或者P型雜質之外延層，成為所謂抬起延伸J 造。延伸部12η及12p於此處雖然較源極.汲極區域ι〇η或者 l〇P為低濃度，但就降低電阻值之意義上亦可為與源極.汲 極區域10同等以上之雜質濃度。 此外，藉由離子佈植形成延伸部時，深度方向之濃度分 佈拖矣下部，在與基板之邊界上難以形成陡峭2PN接合。 對此，本實施方式中，如後述，例如藉由磊晶生長中途 之雜質導入（in_suit doping)在延伸部12n或者i2p與基板$ 井3n或者N井3p)之界面上形成陡峭之PN接合，其結果，可 以抑制從延伸部12n或者i2p之空乏層之延伸。 此外，藉由從基板表面向上方抬起延伸部12n和12p，施 力動作偏壓時不會提南延伸部12n及12p之串聯電阻，能夠 使從該井表面起之PN接合深度變淺，故能抑制從延伸部i2n i 12pk伸之空乏層對有效通道區域之影響以及電場集中。 再者，本實施方式中，源極·汲極區域10η及10p亦由磊晶 生長層形成。因此，在要求陡峭之PN接合之延伸部i 2n和i 2p 形成之後，不需以例如1〇〇(rc之高溫進行之為活化離子佈 植時V入之雜質之退火，其結果可維持陡峭之PN接合。另 106444.doc -12- 1301326 外，在第2次蠢晶生長時基板亦被加熱，但其溫度為例如 700〜800°C以下，不像活性化退火那樣高溫，所以可大致保 持PN接合之陡峭性。 第2蟲晶生長層（源極·没極區域10η和10p)最低亦要設定 為使矽化物層15η或15p之下面位於比第1磊晶生長層（延伸 部12a或12p)和基板之界面上方所需之厚度。此為防止接面 漏電之增大。 以上之結果，本實施方式抑制了短通道效應，且防止了 洩漏電流之增大及通道電阻之局部增大。 下面，參照圖式敍述本實施方式中之CMOS裝置之製造方 法。 圖2(A)〜圖20(B)係應用本實施方式之方法製造之CMOS 裝置之通道方向之剖面圖。 如圖2(A)所示，在基板1上用既知之方法形成為元件間分 離之STI2。 如圖2(B)所示，由熱氧化等方法形成作為在矽基板中為 進行離子佈植（Ion Implantaion)雜質之溝槽效應防止用保 護膜之二氧化矽（Si02)膜3 1。 如圖3(A)所示，形成保護PMOS侧之抗蝕劑R1，進行為在 基板1上形成P井3n(參照圖1)之離子佈植（Well II)，且根據 需要，進行為進行臨限值電壓調節之離子佈植（channel II)。 除去抗蝕劑R1之後，如圖3(B)所示，形成保護NMOS側之 抗蝕劑R2，同樣進行離子佈植（Well II、Channel II)。 除去抗蝕劑R2，進行活性化退火，則如圖4(A)所示，在 106444.doc -13- 1301326 NMOS側形成P井3η，在PMOS侧形成N井3p。活性化退火之 條件例如在RTA 法（Rapid Thermal Anneal)中為 1〇 1〇。〇、1〇 秒。 繼之’除去作為離子佈植時之保護膜之8丨〇2膜31，在使 井表面露出後，用熱氧化方法形成例如〇·1〜5 nm程度之成 為鑲喪閘極之虛擬閘極（dummy gate)氧化膜之Si02膜32a。 如圖4(B)所示，在Si02膜32a上由CVD形成成為鑲嵌閘極 之虛擬閘極之多晶矽（Poly-Si)膜33a。多晶矽膜33a之厚度為 100〜200 nm左右。替代多晶矽膜33a，形成非晶矽Si或者摻 入雜質（doped)之摻雜非晶矽Si等膜亦可。 將成為後來用餘刻加工虛擬閘極時之硬掩模（hard mask) 之氮化石夕（SiN)膜34a由CVD法形成在多晶矽膜33a上（圖 5(A))。SiN膜34a之厚度可從30〜100 nm之範圍選擇。 在SiN膜34a上塗佈反射防止膜以及抗蝕劑，由光微影蝕 刻法（KrF、ArF、F2等各種準分子雷射）或EB(電子束）微影 蝕刻法等形成抗蝕劑圖案，進行以抗蝕劑作為掩模之乾式 餘刻。藉此，如圖5(B)所示，與電晶體之閘極電極對應之 抗蝕劑R3之圖案轉印至反射防止膜35上。 繼之，將該抗蝕劑R3及反射防止膜35作為掩模，乾式鍅 刻 SiN膜 34a。 藉此，如圖6(A)所示，在多晶石夕膜33a上形成含有對應電 晶體之閘極電極之圖案之硬掩模3 4。藉由加減此時之過鍅 刻量，該硬掩模34亦可較抗蝕劑之初期圖案之線幅（圖5(B) 中之抗敍劑R3之線幅）細地細小化（Sliming)或修整 106444.doc -14- 1301326 (Trimming)。此係為使電晶體之閘極長較由掩模圖案決定 之閘極線幅細。 除去抗蝕劑R3，把硬式掩模34作為掩模，乾式餘刻多晶 石夕膜33a。圖6(B)表示在該乾式姓刻後形成之虛擬閘極μ和 硬掩模34。此時之虛擬閘極33之線幅最小為數11111〜+數nm。 以下之圖7(A)〜圖13(A)，係關於由選擇的磊晶生長 (Selective Epitaxy)形成延伸部 12η和 12p 。 一般選擇的磊晶生長之Si之生長不在絕緣膜之表面產 生’而在Si露出之表面產生。因此，本實施方式，提出用 絕緣膜保護PMOS侧和NMOS侧中之一方進行選擇蠢晶生 長，之後，反之用絕緣膜保護其另一側進行選擇蠢晶生長 之方法。 首先’除去虛擬閘極33周圍之Si〇2膜32a。藉此，如圖7(A) 所示，形成由虛擬閘極氧化膜32、虛擬閘極33及硬掩模34 構成之虛擬疊層（stack)6。 > 繼之，由CVD法形成保護不欲進行選擇磊晶生長處之目 的之絕緣膜（此處為SiN膜7 a)。SiN膜7a之膜厚度為1〜1〇 nm，用S iN膜7a完全被覆虛擬疊層6。此保護用膜之材料對 Si〇2(Ge基板時為Ge氧化物）專基板自然氧化而形成之膜， 需要使用濕式蝕刻速度較慢之膜。 如圖7(B)所示，在SiN膜7a上形成保護PMOS側之抗蝕劑 R4 〇 將該抗蝕劑作為掩模進行各向異性乾式蝕刻，則如圖8(A) 所示，在虛擬疊層6之側面殘留有SiN膜7a，藉此形成隔壁 106444.doc -15- 1301326 絕緣膜7,除去井上之SiN膜7a。但是，由抗蝕劑R4保護之 pM〇S側由siN膜7a所覆蓋。 此時，如圖8(A)放大一部分所示，在P井3n之表面有因蝕 刻產生凹陷之情形，希望設計其深度為3 nm以下。如果這 個/衣度大，則在下一步驟以後進行之磊晶生長之雜質分佈 區域與P井之PN接合深度相對通道形成面（閘極正下方之井 表面）變大，此係成為使短通道效應變大之原因之一。由於 此It形及外延之生長亦並非與該凹陷深度沒有關係，尤其 為了控制傾斜端面，亦希望控制該凹陷量。 如圖8(B)所示，除去抗蝕劑R4。在除去該抗蝕劑後，需 要控制P井3η表面之凹陷在3 nm以下。而且，作為使用該保 羞膜（SiN膜7a)之選擇磊晶生長進行分別製作之情形下之特 徵形狀，在該時點如圖8@)放大一部分所示，在STI2上之 SIN膜7a之邊緣外側形成STI2表面之階差2A。 如圖9(A)所示，在除去Sii^7a露出之nm〇S側之P井3n 之表面上，由選擇磊晶生長形成摻入了砷As或磷？等N型雜 質之石夕層（第1磊晶生長層）。第1磊晶生長層之材料係Si單晶 或者石夕Si和鍺Ge、碳C或者係和該兩者之混晶。此時之雜質 濃度為1E18〜lE20/cm3。含有該雜質之矽層為NM〇s電晶體 之N型延伸部12n，係對電晶體之特性具有重要影響之部 分。該蟲晶生長係在800°C以下之低溫製程進行，故生長中 所導入之雜質在矽基板（P井3n)内幾乎不擴散，所以能夠在 延伸部12η和P井3n之間形成具有陡峭斜度濃度差之接合 面，且因雜質活性化，故在其後之步驟中，不需要進行為 106444.doc -16 - 1301326 活：化之熱處理’在此亦能抑制雜質向基板之擴散。 藉此’可形成低電阻之延伸部，且可抑制電晶體之短通 道效應。 因為該延伸部12η係由選擇蟲晶生長所形成，故其形狀上 亦有特徵。 亦即，如圖9(A)放大一部分所示，在虛擬閘極33侧端部， 在產生少許凹陷之露出基板面上，在接連於隔壁絕緣膜了 側不形成磊晶生長層，故根據其生長條件（但是凹陷量亦有 少許影響）在延伸部12形成傾斜端面12Α，該傾斜端面ΐ2Α 和基板面構成之角度（FASET)在20〜70°C範圍具有一定值。 該角度過小時，延伸部12η之寄生電阻會增大，該角度過大 時，閘極和延伸部之間之寄生電容會變大，或者如後所述， 使閘極電極和傾斜端面重疊時之餘地會變小。因此，該角 度希望控制在上述範圍之内。 其次，為形成PMOS側之延伸部，如圖9(Β)所示，形成為 保護今麵OS側之膜，例如Si〇2膜8a。該膜在PM0S側層積 於SiN膜7a上。該膜對位於其下層之SiN膜7a需要形成濕式 蝕刻速度不同之膜，例如Si〇2膜8a。 繼之圖10(A)〜圖12(A)之步驟，係使由抗蝕劑保護側和進 行選擇磊晶生長側之關係與上述相反，大致同樣反覆上述 之圖7(B)〜圖9(B)之步驟。 亦即，首先形成保護NMOS側之抗蝕劑R5(圖10(a))，除 去PMOS側之Si〇2膜8a(圖10(B))，用各向異性之乾式蝕刻蝕 刻SiN膜7a ’在PMOS側之虛擬疊層6之兩側面形成隔壁絕緣 106444.doc -17- 1301326 膜7(圖U(A))，除去抗蝕劑R5(圖11(B))。此時，希望和NMOS 侧同樣把石夕基板之凹陷量控制在3 nm以下。其次，在pm〇S 側露出之石夕基板表面上，用選擇生長使含有硼B或者（Ge基 板時為銦In)等P型雜質之第1磊晶生長層生長，藉此形成 PMOS電晶體之延伸部12p(圖12(A))。此時]^〇8側為Si〇2 膜8a所覆蓋’沒有形成第1磊晶生長層。在該P型之第1磊晶 生長層（延伸部12P)上和NMOS側同樣，形成有20〜70。傾斜 角度（faset)之傾斜端面12A。 此處，本實施方式之製造方法之其他特徵，係將PMOS 侧之延伸部12p比NMOS側之延伸部12η後製作。因為即使是 低溫之磊晶生長，通常亦需施加700〜800。左右之熱，所以 假設PMOS侧先進行磊晶生長時，在其後NMOS侧進行磊晶 生長時，會有來自業已形成之PMOS側之第1磊晶生長層（延 伸部12p)之硼B等之輕原子擴散到矽基板（N井3p)中之危 險。相反之情形下，N型雜質擴散到P井3n上之危險並非完 全沒有，但因硼B等P型雜質較砷As或者磷P等之N型雜質擴 散係數大，所以必須特別有效地抑制硼B之擴散。因該理 由，希望將PMOS側之延伸部12ρ比NMOS側之延伸部12η後 製作。 之後，如圖12(B)所示，除去Si02膜8a。此時露出之PMOS 側之SIT2之表面亦被蝕刻少許。 因此，依此順序，亦即在1>1^08側和NM0S側分別將siN 膜7a進行各向異性蝕刻，此時在用與SIT2材質相同之絕緣 膜保護先形成之側（本例中為NM0S側）時，對應抗蝕劑R4 106444.doc -18- 1301326 和R5之邊緣位置之差（沒有吻合偏差時，與兩個抗蝕劑之向 相反方向之後退量之和相對應）之寬度之凸部2B殘留在 SIT2之上面，且在其兩側之階差產生si〇2膜8a之膜厚度與 對應其過钱刻量之差（本例中為PMOS側變深）。凸部2B成為 用该方法形成電晶體時之形狀特徵之一。 如圖13(A)所示，將在NMOS側、PMOS側各側保護虛擬疊 層6兩側面之隔壁絕緣膜7用在加熱磷酸等之對si〇2膜取得 _ 選擇比之溶液裏浸潰基板1等之方法除去。 在下面之圖13(B)〜圖15(A)所示之步驟中，為達成使後來 形成之鑲嵌閘極電極與延伸部之傾斜端面重疊之目的及成 為在此之前形成源極·汲極區域時之第2磊晶生長層之分離 層之目的，在虛擬疊層之兩側面形成至少2層（本例中為3層） 侧壁絕緣膜。 最初，如圖13(B)所示，形成硬掩模34和蝕刻選擇比十分 鬲之材質之膜，例如Si〇2膜41，完全被覆虛擬疊層6。因為 Φ "亥Sl〇2膜之厚度是規定閘極電極5n和5p(參照圖1)重疊於延 伸部之傾斜面上之寬度者，故必須比在圖13(A)所示步驟中 除去之隔壁絕緣膜7厚。以滿足該厚度為條件，預先設定 Si〇2膜41之厚度例如在2〜15 nm之範圍内。 此外，雖需要製程之變更，但亦可不在前圖13(A)中除去 隔壁絕緣膜7,而以在此之上追加厚度之方式形成以…膜 此時、未必需要使Si〇2膜之膜厚度比隔壁絕緣膜7厚。 用各向異性乾式蝕刻全面蝕刻（回蝕（dChback))Si〇2膜 一匕如圖14(A)所示’在虛擬疊層6之兩侧面殘留有 106444.doc -19- 1301326
Si〇2膜41。藉由該回餘時之 〜一 、餘刻，如圖14(A)放大一部分 所不，在PMOS侧延伸部12之 丨UP之傾斜端面12Α上產生凹陷 (NMOS側亦同樣）。此係減少 、 伸部之厚度而會使其電阻值 增加，故希望使該凹陷量（階# 、、 里U白差/木度）在3 nm以下。該凹陷 成為用該方法形成電晶體時之形狀特徵之一。
下面如圖14⑻所不，作為較在虛擬疊層6兩侧面形成 2膜餘刻選擇比十分南之膜，形成例如㈣膜13八，繼 之’作為該SiN膜UA和蝕刻選擇比十分高之膜，形成例如 〇2膜13B。此處，SiN膜13A於作為規定間極電極對延伸 P之重f見度之上述SiQ—41之餘刻阻止膜起作用及經得 起用於第㉔晶生長層形成時之前處理之氫氟酸，不使蠢晶 生長面後退之&義上，其材料為SiN。但是，如能滿足該條 件，亦可由其他材料形成該側壁絕緣膜之下層膜。 再者，亦可省略上層之Si〇2膜13B。但是，在本例中因上 述理由，與於下層使用SiN膜13A相關，設有Si02膜13B。 亦即，若由SiN形成成為源極，汲極區域形成時之分離層之 側壁間隔物13 (參照圖丨），因其介電常數高故有時閘極與源 極或者汲極之寄生電容（干涉（fringe)電容）會變大。為了防 止此問題’本例中以最低限度所需之厚度形成較薄之SiN膜 13 A ’其上為即使縮短閘極電極和源極·沒極區域間之距離 亦不使電容增大而設有介電常數較低之Si02膜13B。 將該上層之Si〇2膜13B、下層之SiN膜13A依次用各向異 性之乾式敍刻進行回钱，則如圖1 5(A)所示，若包括先前形 成之内側之Si〇2膜41則形成3層之侧壁間隔物13a。此外， 106444.doc -20- 1301326 如圖1所示，最終之側壁間隔物13除去81〇2膜41，成為2層。 該側壁間隔物13a之寬度若提高回蝕時之各向異性，則由 最初成膜之膜之厚度大致決定，故成為一定，其控制性亦 會增高。 繼之，進行為形成成為源極·汲極區域1〇(參照圖丨）之第2 磊晶生長層之選擇磊晶生長。第2磊晶生長層之材料為以單 晶或者矽Si與鍺Ge、碳C或者是與其兩者之混晶。圖15(b) 係該磊晶生長後之剖面圖。 形成之第2磊晶生長層i〇a之厚度在用離子佈植進行其導 電化時，其雜質濃度分佈下面相對矽基板面位於上方，或 者即便位於下方，為使不因從該矽基板面上起之接合深度 Xj而短通道效應顯著，預先設定在必要之厚度。若此時離 子佈植太淺，則源極及汲極之串聯電阻會上升，故第2磊晶 生長層10a之厚度要兼顧離子佈植分佈深度，決定最佳值。 而且，第2磊晶生長層10a之厚度亦隨後來形成之矽化物 層15η及15p形成至什麼程度而受到限制。亦即，離子佈植 分佈下面未達矽基板之情形，需要使矽化物層15n和i5p位 於比矽基板面上方，以防止接面漏電之增大。而且，即便 離子佈植分佈下面形成在矽基板内時，亦需要使矽化物層 之下面位於比其離子佈植分佈下面上方。由該觀點，可決 定第2蠢晶生長層1 〇a厚度之下限。 另外，為第2磊晶生長層10a之導電化，用兩次離子佈植 以抗蝕劑作為掩模選擇注入P型和N型雜質之方法，例如需 要1000°c高溫之活性化退火，不適當。 106444.doc -21- 1301326 作為更好之方法，雖增加少許步驟數，但與分別在延伸 部之PMOS側和NMOS侧形成之方法（圖7(A)〜圖12(B))相 同’在其各自之選擇性蠢晶生長中由In-Situ doping達成即 可。該方法較上述用離子佈植之方法難以產生業已形成之 延伸部12η及12p之熱擴散，故有可得到良好之電晶體特性 之優點。 圖16(A)中表示由使第2磊晶生長層l〇a導電化而得到之N 型源極·汲極區域l〇n，P型源極·汲極區域l〇p。 在下圖16(B)中’在源極·沒極區域1 〇n形成碎化物層 15η ’同時在源極·汲極區域i〇p形成矽化物層15?。矽化物 層15η和15p為例如CoSh或者NiSiy該；ε夕化物層之形成係藉 由在始Co或鎳Ni之金屬膜形成之後進行熱處理，將其和半 導體材料接觸之部分合金化，用藥液處理除去非合金化部 分（與絕緣材料接觸部分）而進行。 堆積層間絕緣膜20(參照圖1)之一部分2〇a(圖17(A))，將 其表面部分回蝕直至硬掩模34露出。層間絕緣膜2〇a係用電 漿CVD法形成之Si〇2膜。圖17(B)中表示該蝕刻後之元件剖 面。此時在側壁間隔物13a之内側和外側之2層之以〇2膜 中，其上部被少許鍅刻。 此時難以敍刻之SiN膜（硬掩模34以及8叫膜丨3A)之上部 由層間絕緣膜20a之表面突出。用CMp法將其平坦化後除 去。圖18(A)中表示該平坦化後之元件剖面。 用蝕刻除去在表面露出之虛擬閘極33。更詳細而言，用 TMAH(四甲|氫氧化錄）水溶液等之驗溶液之濕式钱刻或 106444.doc -22- 1301326 者藉由用矽烷CF4和氧〇2之混合氣體之化學乾式蝕刻除去 虛擬閘極33。圖18(B)中表示用該蝕刻形成之閘極開口部 2卜 繼之，用含氫氟酸之溶液等蝕刻除去閘極開口部21内之 Si〇2膜41及閘極氧化膜32。藉此，如圖19(A)所示，在閘極 開口部21之底面使井（P井3n或N井3p)之表面露出。藉由該 蝕刻，在閘極開口部21之底部露出延伸部12η或者12P之傾 斜端面12A。此時，SiN膜13A作為蝕刻阻止層起作用，控 制傾斜端面露出之寬度於一定。 如圖19(B)所示，在閘極開口部21内露出之井以及延伸部 之傾斜端面12 A上同時形成閘極絕緣膜4n及4p。閘極絕緣膜 4n和4p係由熱氧化而成之Si〇2膜、將其電漿氮化後形成之
SiON膜、或用 ALD(Atomic Layer Deposition)法形成之Hf 〇2 膜等。 用氧化法之情形，在雜質多之矽層氧化速度變快。通常 因為延伸部12η和12p比P井3p及N井3p之濃度高，所以更厚 地形成延伸部之閘極氧化膜。此時，閘極和延伸部之結合 電容變小。另外，增大該結合電容欲加速蓄積層之形成時， 選擇其他之成膜方法即可。 繼之’如圖19(B)所示，較厚地形成閘極金屬5A，用閘極 金屬5A填埋閘極開口部21。閘極金屬5A之形成可只用Pvd 法進行，或者亦可用子層之pVD法及接著之cu無電鍍 進行。 用CMP法除去多餘之閘極金屬5 a，只在閘極開口部2 i内 106444.doc -23-
1301326 留有閘極金屬5 A。藉此，如圖20(A)所示，形成填埋到層間 絕緣膜20a以及側壁間隔物π之閘極電極5n和5p。 用與圖16(B)相同之方法，在該閘極電極511和5{)上分別同 時形成矽化物層14η和14p(圖20(B))，增加堆積層間絕緣膜 20a形成圖1所示之層間絕緣膜2〇。藉此，圖i所示之cM〇s 裝置之基本構造完成。 然後，雖未特別圖示，但形成與各矽化物層相接觸且埋 入層間絕緣膜20内之連接層，若需要則進行上層之佈線（未 圖示）等之形成，使該CMOS裝置完成。 根據本實施方式，可以獲得以下利益。 在實現了 20 nm以下之閘極長之極微細電晶體中，根據模 擬之估計，可瞭解到關於從延伸部之形成通道之基板面起 之接合深度’在空乏層之上面（亦即，源極或難侧之空間 電荷中性區域與空乏層之境界面)沒有基板之凹陷，且沒有 閑極角部之載子密度降低之理想之情形下，需要Μ,左 右。但是，亦可瞭解到實際上存在著上述基板之凹陷及角 部之載子密度之降低’且延伸部之形狀，加之其濃度亦各
不相同，所以吸收這4b誤# i | f ^ A 々差要素，上述接合深度最大到10 nm之程度亦足夠。 但是’先前之方法是超過其f要之接合深度雜質從延伸 部熱擴散。這是因為源極.汲極區域係由離子佈植和其活性 化退火所進行之緣故。 先前，該源極.沒極區域從實現十分低之内部電阻以及接 觸電阻、防止矽化物層之接 卸屬電增大荨之觀點，需要以 106444.doc -24. 1301326 高濃度形成至基板深處。欲使這樣深之離子佈植（高能量注 入）之雜質之活性化率充分，那些需要高溫且充足之退火， 故不可能抑制上述延伸部之熱擴散。 根據本實施方式，因源極·没極區域由蠢晶生長層形成、 故就連用離子佈植導電化時亦可減低其注入能量，退火條 件亦無需嚴格。且如果用希望之導電化方法之In_site doping ’則不需要活性化退火，且熱擴散之抑制效果高。 此外，可將為防止接面漏電所需要之矽化物層之形成面之 高度以控制磊晶生長層之厚度而自由改變。 由以上，本實施方式可以實現雜質擴散量為需要之最小 限度且充分抑制短通道效應之極微細Mis電晶體。 而且本實細*方式可使閘極電極在延伸部之傾斜短面上 精確重疊。亦即，在虛擬疊層6兩側面預先形成其膜厚度規 定上述重疊量之絕緣膜（本例中為以〇2膜41)，藉由在鑲嵌閘 極製程之閘極開口時蝕刻該絕緣膜，擴大此開口，在延伸 部之傾斜端部之上方亦形成埋入閘極電極之空間。藉此， 月b夠精確地控制閘極電極和延伸部之重疊量。 另外，為了此時成為阻止層，在側壁絕緣膜使用在氫氟 酸等之濕式蝕刻或氫氟酸烘焙等之乾式蝕刻中蝕刻速率較 低之材料（本例中為SiN膜13A)。此外，以其外側之側壁絕 緣膜（本例中為Si〇2膜13B)作為低介電常數之材質，實現了 降低寄生電容。 此種側壁絕緣膜亦用作成為源極·汲極區域之第2磊晶生 長層之分離層。 106444.doc •25- 1301326 側壁絕緣膜係所謂的侧壁間隔物（sid_ii spaw)，盆寬 度之控制性高。其有益於抑制寄生電容之偏差、延伸部之 電阻值之偏差。 而且，根據本實施方式所+ >制丄、1
斤不之氣造方法，能夠在PMOS 側和NMOS侧選擇進行磊a &且lL ^ 灯猫日日生長。此時分別需要只保護單側 之兩種保護膜’但以其媒f為相互餘刻選擇比高之材料（本 例中為SiN膜7a和Si〇2ma)，其結果實現了將此等除去時 # ㈣刻很少即可完成之方法。藉此，抑制基板之凹陷量， 並儘量抑制使延伸部之接合深度Xj變大。 產業利用之可能性 本發明能廣泛應用於含有MIS型場效電晶體之半導體製 品及其製造上。 發明之效果 根據本發明，具有在包含延伸部之源極.汲極區域中，具 有其形狀安定且陡峭之PN接合，且對形成通道之基板面可 • 精度佳又十分縮小有效接合深度之優點。 【圖式簡單說明】 圖1係實施方式中CMOS裝置之通道方向之剖面圖。 圖2(A)、（B)係應用實施方式之方法製造之CM〇s裝置之 通道方向之剖面圖，係表示直至用於井形成時之離子佈植 之Si〇2膜之形成者。 圖3(A)、（B)係繼圖2(B)之同一剖面圖，表示直至N井形 成時之離子佈植者。 圖4(A)、（B)係繼圖3(B)之同一剖面圖，表示直至成為虛 106444.doc -26 - 1301326 擬閘極之多晶矽膜之形成者。 圖5(A)、（B)係繼圖4(B)之同一剖面圖，表示直至轉印虛 擬閘極之圖案之抗蝕劑及反射防止膜之形成者。 圖6(A)、（B)係繼圖5(B)之同一剖面圖，表示直至虛擬閘 極之圖案形成者。 圖7(A)、（B)係繼圖6(B)之同一剖面圖，表示直至保護 PMOS側之抗蝕劑之形成者。 圖8(A)、（B)係繼圖7(B)之同一剖面圖，表示直至除去抗 #劑者。 圖9(A)、（Β)係繼圖8(B)之同一剖面圖，表示直至|§丨〇2膜 之形成者。 圖10(A)、（B)係繼圖9(B)之同一剖面圖，表示直至保護 NMOS侧之抗蝕劑之形成者。 圖11(A)、（B)係繼圖10(B)之同一剖面圖，表示直至除去 抗餘劑者。 圖12(A)、（B)係繼圖ιι(Β)之同一剖面圖，表示直至Si〇2 膜之除去者。 圖13(A)、（B)係繼圖12(B)之同一剖面圖，表示直至側壁 絕緣膜之Si〇2膜之形成者。 圖14(A)、（B)係繼圖13(B)之同一剖面圖，表示直至側壁 絕緣膜之SiN膜之形成者。 圖15(A)、（B)係繼圖14(B)之同一剖面圖，表示直至第2 蠢晶生長層之形成者。 囷16(A)、（B)係繼圖15(B)之同一剖面圖，表示直至第2 106444.doc -27- 1301326 磊晶生長層上之矽化物層之形成者。 表示直至層間 表示直至虛擬 表示直至閘極 表不直至問極 圖17(A)、（B)係繼圖ι6(Β)之同一剖面圖， 絕緣膜之上部蝕刻者。 圖18(A)、（B)係繼圖17(B)之同一剖面圖， 閘極之除去者。 圖19(A)、（B)係繼圖18(B)之同一剖面圖， 金屬之形成者。 圖20(A)、（B)係繼圖19(B)之同一剖面圖， 電極上之矽化物層之形成者。 【主要元件符號說明】 1 基板 3 η ρ井 3ρ Ν井 4η，4ρ 閘極絕緣膜 5η，5ρ 閘極電極 6 虛擬疊層 10η ， 1〇ρ 源極·汲極區域 12η ， 12ρ 延伸部 13 側壁絕緣膜 14η ， 14ρ ， 15η ， 15ρ 石夕化物層 41 隔壁絕緣層 106444.doc -28-

Claims (1)

1301326 十、申請專利範圍： 1.種絕緣閘極场效電晶體，其包含：經由閘極絕緣膜與閘 極電極相對且形成有通道之半導體基板區域；於該區域各 自連接相互離開所形成之兩個延伸部；及由上述兩個延伸 部之相對端向相互背離之方向進一步離開所形成之兩個 源極·汲極區域；且 上述兩個延伸部區域各自係由上述半導體基板上之第 1磊晶生長層所形成； 上述兩個源極·汲極區域各自包含上述第i磊晶生長層 上之弟2蠢晶生長層。 2·如請求項1之絕緣閘極場效電晶體，其中在上述第2磊晶生 長層上形成半導體與金屬之合金層； 以使上述合金層底面位於第丨磊晶生長層底面上方之 方式’決定第2遙晶生長層之厚度。 3 ·如睛求項1之絕緣閘極場效電晶體，其中從上述第丨磊晶生 長層之閘極側端至上述第2磊晶生長層之閑極側端之距 離，係由在上述第1磊晶生長層上連接於閘極電極之側面 側之侧壁間隔物之寬度所決定。 4. 如請求項1之絕緣閘極場效電晶體，其中在上述第一磊晶 生長層之閘極侧端部，具有越上方離上述閘極電極之距 離，越遠之傾斜端面，相對該傾斜端面上述閘極電極經由 上述閘極絕緣膜部分重疊。 5. -種絕緣閘極場效電晶體之製造方法，其係製造包含經由 閘極絕緣膜與閘極電極相對且形成有通道之半導體基板 106444.doc 1301326 區域、於該區域各自連接相互離開所形成之兩個延伸部、 及由上述兩個延伸部之相對端向相互背離方向進一步離 開所形成之兩個源極·汲極區域之絕緣閘極場效電晶體之 方法，且包含以下步驟： 在半導體基板上形成特定寬度之第丨間隔物； 藉由將上述第1間隔物作為分離層之蟲晶生長，在上述 半導體基板上形成上述兩個延伸部； 在上述兩個各延伸部上，於連接於上述第丨間隔物之兩 側面之兩處各自形成特定寬度之第2間隔物丨及 藉由以上述兩處所形成之兩個上述第2間隔物作為分 離層之蠢晶生長，在上述兩個延㈣上形成上述兩個源 極·沒極區域。 6·如請求項5之絕緣閘極場效電晶體之製造方法，其中在形 成上述兩個延伸部及上述兩個源極.汲極區域時之兩次蟲 晶生長中，將具有與形成上述通道之半導體基板區域相反 ^"電型之雜質導入生長中之層。 7·如請求項5之絕緣閘極場效電晶體之製造方法，其中上述 兩個第2間隔物各自具有由與其他部分之材料餘刻速度不 同之材料所形成，連接於上述第！間隔物之兩侧面之側面 絕緣膜； 在上述層積體之形成步驟中，除去上述第丨間隔物，除 去上述第2間隔物之上述侧面絕緣膜，在藉此形成之凹部 内露出之形成有上述通道之區域和上述兩個延伸部之傾 斜端部之上面’形成上述閉極絕緣膜，以埋入上述凹部 106444.doc 1301326 之方式形成上述閘極電極。 8·如凊求項5之絕緣閘極場效電晶體之製造方法，其中上述 絕緣閘極電晶體包含p型通道之p型刪電晶體與1^型通道 之N型MIS電晶體； 上述兩個延伸部之形成步驟包含·· 形成保護上述P型MIS電晶體之形成區域和上述 MIS電晶體之形成區域之一方之第丨保護膜，在另一方形 成區域侧進行以上述第丨間隔物作為分離層之磊晶生長 之第1步驟；及 形成保護上述另一方形成區域之第2保護膜，在一方形 成區域使上述第1間隔物兩側之半導體基板露出而進行 以上述第1間隔物作為分離層之磊晶生長之第2步驟。 9·如請求項8之絕緣閘極場效電晶體之製造方法，其中形成 上述第1保護膜，在保護上述一方形成區域之第丨保護膜之 狀悲，在上述另一方形成區域，藉由對上述第丨保護膜進 行各向異性乾式蝕刻，在上述第1間隔物之側面形成對成 為上述第2間隔物之絕緣材料以蝕刻速度十分快之條件所 蝕刻之絕緣材料之側壁絕緣膜，以該側壁絕緣膜及上述第 1間隔物作為分離層進行上述第1步驟之磊晶生長； 形成在上述弟1保護膜幾乎不被钱刻之條件下，可以被 除去之絕緣材料所構成之第2保護膜，在保護上述另一方 形成區域之第2保護膜之狀態下，在上述一方形成區域， 除去上述第2保護膜，對露出之上述第1保護膜進行各向 異性乾式蝕刻，藉此在上述第丨間隔物之側面形成上述側 106444.doc 1301326 壁絕緣膜，以該侧壁絕緣膜及上述第1間隔物作為分離層 進行上述第2步驟之磊晶生長。
106444.doc
TW094147410A 2005-01-06 2005-12-30 Insulated gate field-effect transistor and a method of manufacturing the same TW200637001A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005001608A JP4945900B2 (ja) 2005-01-06 2005-01-06 絶縁ゲート電界効果トランジスタおよびその製造方法

Publications (2)

Publication Number Publication Date
TW200637001A TW200637001A (en) 2006-10-16
TWI301326B true TWI301326B (zh) 2008-09-21

Family

ID=36683017

Family Applications (1)

Application Number Title Priority Date Filing Date
TW094147410A TW200637001A (en) 2005-01-06 2005-12-30 Insulated gate field-effect transistor and a method of manufacturing the same

Country Status (5)

Country Link
US (1) US8030708B2 (zh)
JP (1) JP4945900B2 (zh)
KR (1) KR101237179B1 (zh)
CN (1) CN100502006C (zh)
TW (1) TW200637001A (zh)

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4706450B2 (ja) * 2005-11-16 2011-06-22 ソニー株式会社 半導体装置およびその製造方法
JP2007281038A (ja) * 2006-04-03 2007-10-25 Toshiba Corp 半導体装置
US20070298573A1 (en) * 2006-06-22 2007-12-27 Chien-Ting Lin Semiconductor device and method for manufacturing the same
US20080070356A1 (en) * 2006-09-14 2008-03-20 Advanced Micro Devices, Inc. Trench replacement gate process for transistors having elevated source and drain regions
US7998821B2 (en) * 2006-10-05 2011-08-16 United Microelectronics Corp. Method of manufacturing complementary metal oxide semiconductor transistor
GB0624106D0 (en) * 2006-12-02 2007-01-10 Nxp Bv Field effect transistors
JP5380827B2 (ja) 2006-12-11 2014-01-08 ソニー株式会社 半導体装置の製造方法
JP2008270575A (ja) * 2007-04-20 2008-11-06 Renesas Technology Corp 半導体装置およびその製造方法
JP2008282901A (ja) 2007-05-09 2008-11-20 Sony Corp 半導体装置および半導体装置の製造方法
JP5157259B2 (ja) * 2007-05-29 2013-03-06 ソニー株式会社 固体撮像素子及び撮像装置
US7585716B2 (en) * 2007-06-27 2009-09-08 International Business Machines Corporation High-k/metal gate MOSFET with reduced parasitic capacitance
JP4994139B2 (ja) * 2007-07-18 2012-08-08 パナソニック株式会社 半導体装置及びその製造方法
US20090186475A1 (en) * 2008-01-21 2009-07-23 Shyh-Fann Ting Method of manufacturing a MOS transistor
EP2113940A1 (en) * 2008-04-30 2009-11-04 Imec A method for producing NMOS and PMOS devices in CMOS processing
JP2009302317A (ja) * 2008-06-13 2009-12-24 Renesas Technology Corp 半導体装置およびその製造方法
JP5408132B2 (ja) * 2008-06-18 2014-02-05 日本電気株式会社 Ｍｉｓ型電界効果トランジスタの製造方法
US8114727B2 (en) * 2008-08-29 2012-02-14 Texas Instruments Incorporated Disposable spacer integration with stress memorization technique and silicon-germanium
JP5287539B2 (ja) * 2009-06-23 2013-09-11 富士通セミコンダクター株式会社 半導体装置の製造方法
US20110127614A1 (en) * 2009-11-30 2011-06-02 Thilo Scheiper Reducing the series resistance in sophisticated transistors by embedding metal silicide contact regions reliably into highly doped semiconductor material
US8299546B2 (en) * 2010-03-25 2012-10-30 International Business Machines Corporation Semiconductor devices with vertical extensions for lateral scaling
US8592266B2 (en) * 2010-10-27 2013-11-26 International Business Machines Corporation Replacement gate MOSFET with a high performance gate electrode
JP2012099517A (ja) 2010-10-29 2012-05-24 Sony Corp 半導体装置及び半導体装置の製造方法
US9595477B2 (en) * 2011-01-20 2017-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including an epitaxy region
US20120276695A1 (en) * 2011-04-29 2012-11-01 International Business Machines Corporation Strained thin body CMOS with Si:C and SiGe stressor
WO2012163429A1 (en) * 2011-06-03 2012-12-06 Acconeer Ab Process for manufacturing a semiconductor device and an intermediate product for the manufacture of a semiconductor device
US9087741B2 (en) 2011-07-11 2015-07-21 International Business Machines Corporation CMOS with dual raised source and drain for NMOS and PMOS
US20130032876A1 (en) * 2011-08-01 2013-02-07 International Business Machines Corporation Replacement Gate ETSOI with Sharp Junction
US9006069B2 (en) 2011-12-19 2015-04-14 Intel Corporation Pulsed laser anneal process for transistors with partial melt of a raised source-drain
US8592264B2 (en) 2011-12-21 2013-11-26 International Business Machines Corporation Source-drain extension formation in replacement metal gate transistor device
WO2013100914A1 (en) * 2011-12-27 2013-07-04 Intel Corporation Methods to enhance doping concentration in near-surface layers of semiconductors and methods of making same
US8951842B2 (en) 2012-01-12 2015-02-10 Micron Technology, Inc. Semiconductor growth substrates and associated systems and methods for die singulation
US8592916B2 (en) 2012-03-20 2013-11-26 International Business Machines Corporation Selectively raised source/drain transistor
JP5956809B2 (ja) 2012-04-09 2016-07-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN104137238B (zh) * 2012-05-18 2017-08-18 瑞萨电子株式会社 半导体器件及其制造方法
US8658486B2 (en) * 2012-05-23 2014-02-25 International Business Machines Corporation Forming facet-less epitaxy with a cut mask
US8778786B1 (en) * 2012-05-29 2014-07-15 Suvolta, Inc. Method for substrate preservation during transistor fabrication
US8916443B2 (en) 2012-06-27 2014-12-23 International Business Machines Corporation Semiconductor device with epitaxial source/drain facetting provided at the gate edge
US8673699B2 (en) * 2012-07-17 2014-03-18 International Business Machines Corporation Semiconductor structure having NFET extension last implants
US8546203B1 (en) * 2012-07-17 2013-10-01 International Business Machines Corporation Semiconductor structure having NFET extension last implants
CN103633027B (zh) * 2012-08-23 2016-12-21 中芯国际集成电路制造(上海)有限公司 一种形成源漏区双外延层的方法
KR20140036823A (ko) * 2012-09-18 2014-03-26 삼성전자주식회사 반도체 소자 제조 방법
CN103854980B (zh) * 2012-11-29 2016-05-11 中国科学院微电子研究所 形成半导体器件替代栅的方法以及制造半导体器件的方法
US9029208B2 (en) * 2012-11-30 2015-05-12 International Business Machines Corporation Semiconductor device with replacement metal gate and method for selective deposition of material for replacement metal gate
CN103871886B (zh) * 2012-12-18 2017-12-01 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
JP6178118B2 (ja) 2013-05-31 2017-08-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102065973B1 (ko) * 2013-07-12 2020-01-15 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN104347512B (zh) * 2013-08-07 2017-07-14 中芯国际集成电路制造(上海)有限公司 Cmos晶体管的形成方法
US9252014B2 (en) 2013-09-04 2016-02-02 Globalfoundries Inc. Trench sidewall protection for selective epitaxial semiconductor material formation
US9087917B2 (en) * 2013-09-10 2015-07-21 Texas Instruments Incorporated Inner L-spacer for replacement gate flow
US9812577B2 (en) 2014-09-05 2017-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and fabricating method thereof
US9502418B2 (en) 2014-10-02 2016-11-22 International Business Machines Corporation Semiconductor devices with sidewall spacers of equal thickness
US9666709B2 (en) * 2015-01-29 2017-05-30 Globalfoundries Inc. Non-planar semiconductor structure with preserved isolation region
US20160247888A1 (en) * 2015-02-19 2016-08-25 International Business Machines Corporation Non-uniform gate dielectric for u-shape mosfet
US9859422B2 (en) * 2015-05-28 2018-01-02 Sandisk Technologies Llc Field effect transistor with elevated active regions and methods of manufacturing the same
US11049939B2 (en) * 2015-08-03 2021-06-29 Semiwise Limited Reduced local threshold voltage variation MOSFET using multiple layers of epi for improved device operation
JP2017037957A (ja) * 2015-08-10 2017-02-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN109300789B (zh) * 2017-07-25 2021-07-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10770459B2 (en) 2018-03-23 2020-09-08 Sandisk Technologies Llc CMOS devices containing asymmetric contact via structures
US10355017B1 (en) 2018-03-23 2019-07-16 Sandisk Technologies Llc CMOS devices containing asymmetric contact via structures and method of making the same
US11302395B2 (en) 2019-06-25 2022-04-12 Micron Technology, Inc. Apparatus having transistors with raised extension regions
CN113224158A (zh) 2020-02-04 2021-08-06 联芯集成电路制造(厦门)有限公司 半导体晶体管及其制作方法
US11373696B1 (en) 2021-02-19 2022-06-28 Nif/T, Llc FFT-dram
US11798983B2 (en) 2021-07-19 2023-10-24 United Semiconductor Japan Co., Ltd. Semiconductor device with deeply depleted channel and manufacturing method thereof

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5168072A (en) * 1990-10-12 1992-12-01 Texas Instruments Incorporated Method of fabricating an high-performance insulated-gate field-effect transistor
JPH0786579A (ja) * 1993-09-14 1995-03-31 Toshiba Corp 半導体装置
JP2778535B2 (ja) * 1995-08-01 1998-07-23 日本電気株式会社 半導体集積回路及びその製造方法
JPH1168094A (ja) * 1997-08-11 1999-03-09 Hitachi Ltd 半導体集積回路装置の製造方法
US6160299A (en) * 1997-08-29 2000-12-12 Texas Instruments Incorporated Shallow-implant elevated source/drain doping from a sidewall dopant source
US6180978B1 (en) * 1997-12-30 2001-01-30 Texas Instruments Incorporated Disposable gate/replacement gate MOSFETs for sub-0.1 micron gate length and ultra-shallow junctions
JP4047492B2 (ja) 1998-06-25 2008-02-13 株式会社東芝 Ｍｉｓ型半導体装置およびその製造方法
US6278165B1 (en) * 1998-06-29 2001-08-21 Kabushiki Kaisha Toshiba MIS transistor having a large driving current and method for producing the same
US6124627A (en) * 1998-12-03 2000-09-26 Texas Instruments Incorporated Lateral MOSFET having a barrier between the source/drain region and the channel region using a heterostructure raised source/drain region
US6022771A (en) * 1999-01-25 2000-02-08 International Business Machines Corporation Fabrication of semiconductor device having shallow junctions and sidewall spacers creating taper-shaped isolation where the source and drain regions meet the gate regions
JP2000294773A (ja) * 1999-04-06 2000-10-20 Fujitsu Ltd 半導体装置及びその製造方法
JP3490046B2 (ja) * 2000-05-02 2004-01-26 シャープ株式会社 半導体装置及びその製造方法
WO2003105206A1 (en) * 2002-06-10 2003-12-18 Amberwave Systems Corporation Growing source and drain elements by selecive epitaxy
JP2004031753A (ja) * 2002-06-27 2004-01-29 Renesas Technology Corp 半導体装置の製造方法
US6906360B2 (en) * 2003-09-10 2005-06-14 International Business Machines Corporation Structure and method of making strained channel CMOS transistors having lattice-mismatched epitaxial extension and source and drain regions
JP2005158786A (ja) * 2003-11-20 2005-06-16 Seiko Epson Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP4945900B2 (ja) 2012-06-06
CN1819202A (zh) 2006-08-16
KR101237179B1 (ko) 2013-02-25
TW200637001A (en) 2006-10-16
KR20060080882A (ko) 2006-07-11
US20060157797A1 (en) 2006-07-20
CN100502006C (zh) 2009-06-17
JP2006190821A (ja) 2006-07-20
US8030708B2 (en) 2011-10-04

Similar Documents

Publication Publication Date Title
TWI301326B (zh)
US9356146B2 (en) Semiconductor device with recess, epitaxial source/drain region and diffuson
JP4493536B2 (ja) 半導体装置及びその製造方法
JP5030774B2 (ja) トランジスタ形成方法
CN105428361B (zh) Cmos器件及其制造方法
US9111785B2 (en) Semiconductor structure with improved channel stack and method for fabrication thereof
KR20110113761A (ko) 스트레인 유도 합금 및 그레이드형 도펀트 프로파일을 포함하는 인 시츄 형성되는 드레인 및 소스 영역들
US6734109B2 (en) Method of building a CMOS structure on thin SOI with source/drain electrodes formed by in situ doped selective amorphous silicon
JP2006059843A (ja) 半導体装置とその製造方法
CN110047754A (zh) 半导体器件及其制造方法
JP2004289152A (ja) 炭素含有領域を有するウエハの炭素外方拡散を防止するための半導体デバイスの製造方法
JP2002076332A (ja) 絶縁ゲート型電界効果トランジスタ及びその製造方法
JP2009181978A (ja) 半導体装置およびその製造方法
JP2007005575A (ja) 半導体装置およびその製造方法
JP2004327493A (ja) 半導体装置及びその製造方法
TWI305054B (en) Semiconductor device and fabricating method for thereof
US20060081943A1 (en) Semiconductor device and method for the preparation thereof
JP2004134727A (ja) 分離されたパンチスルー防止膜を有する集積回路トランジスタ及びその形成方法
JP5060002B2 (ja) 半導体装置の製造方法
US7851297B2 (en) Dual workfunction semiconductor device
US12015057B2 (en) Carbon, nitrogen and/or fluorine co-implants for low resistance transistors
KR100705233B1 (ko) 반도체 소자의 제조 방법
JP2007073695A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees