JP2005158786A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2005158786A
JP2005158786A JP2003390683A JP2003390683A JP2005158786A JP 2005158786 A JP2005158786 A JP 2005158786A JP 2003390683 A JP2003390683 A JP 2003390683A JP 2003390683 A JP2003390683 A JP 2003390683A JP 2005158786 A JP2005158786 A JP 2005158786A
Authority
JP
Japan
Prior art keywords
film
silicon
semiconductor device
germanium
gas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003390683A
Other languages
English (en)
Inventor
Hiroshi Kanemoto
啓 金本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2003390683A priority Critical patent/JP2005158786A/ja
Priority to US10/988,421 priority patent/US20050176220A1/en
Publication of JP2005158786A publication Critical patent/JP2005158786A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/2205—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities from the substrate during epitaxy, e.g. autodoping; Preventing or using autodoping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】金属材料で形成されたゲート電極を有するＭＩＳＦＥＴにおけるソース・ドレイン部のかさ上げ構造の形成において、その形成を低温プロセスで実現し、かつ効率よく製造できる半導体装置及びその製造方法を提供する。
【解決手段】シリコンバッファ膜形成工程Ｓ１１０において、５００℃〜６００℃の温度範囲内でシリコンバッファ膜を形成する。このシリコンバッファ膜は基板表面の不純物の影響を低減する。次に混合ガス供給工程Ｓ１２０において、５００℃〜６００℃の温度範囲内でシリコンとゲルマニウムの混晶膜を形成する。５００℃〜６００℃の低温での膜形成方法によりゲート電極がメタルで構成されたＭＩＳ型電界効果トランジスタでの、ソース部及びドレイン部のかさ上げ構造を形成することができる。
【選択図】 図２

Description

半導体基板上に形成されるトランジスタの製造方法に関し、より具体的にはメタルゲートを有するトランジスタのソース・ドレイン部をせり上げた構造を形成するための製造方法に関する。
ＭＩＳ型電界効果トランジスタ（以下ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）と称する）は集積度の向上および性能向上の要求から年々微細化が進んでいる。微細化は、ゲート長の縮小などの水平方向だけでなく、ソース・ドレイン接合を浅くする、ゲート絶縁膜を薄くするなど、深さ方向にも行われる。ソース・ドレイン接合が浅くなると、シリサイド（シリコンと金属の化合物）による接合リークが問題となる。そのため、ソース・ドレインの接合を十分深く形成する必要がある。しかしソース・ドレインの接合を深く形成すると短チャネル効果が発生しやすくなり、そのため絶縁膜で形成されるサイドフォールを十分厚く形成しなければならない。しかし、そのサイドウォールを厚くするとサイドウォール下部の浅い接合部分（以下エクステンション領域と称する）の抵抗が増大するという問題が生じる。
一方、ＳＯＩ（Silicon on Insulator）基板上に形成したＦＤ（Fully Depleted）型のＭＯＳＦＥＴでは、ソース・ドレイン部がＢＯＸ（Buried Oxide）まで到達させることができ、シリサイドによる接合リークの問題は起こりにくい。しかし、ＳＯＩ表面のシリコン層が薄いため、シリサイドがＢＯＸ層まで到達しやすいため、シリサイド−シリコン間の面積が著しく減少し、コンタクト抵抗が増大するという別の問題が生じる。
上記の問題を解決するためには、ソース・ドレイン部をかさ上げした構造にするのが有効である。例えば、ソース・ドレイン部に気相エピタキシャル成長法によりシリコン単結晶膜、あるいはシリコン単結晶膜とシリコンとゲルマニウムの混晶の単結晶膜の２層の膜を形成することによって、上記かさ上げ構造を形成することができる（例えば特許文献１）。ただし、気相エピタキシャル成長法によって形成されるシリコン単結晶膜あるいはシリコンとゲルマニウムの混晶の単結晶膜は基板表面に存在する不純物の影響を受けやすいという問題がある。これは、特にシリコンとゲルマニウムの混晶の場合に顕著である。
また、ＭＩＳＦＥＴの微細化に伴うもう一つの課題として、多結晶シリコンゲートの空乏化が問題となっている。多結晶シリコンゲートの空乏化は、トランジスタの電流駆動力を低下させる影響を与える。この課題に対する解決方法としては、ゲート電極を金属材料で形成する方法が考えられる。
特開平１０−１２５６０５号公報
上記のように、気相エピタキシャル成長は基板表面に存在する不純物等に影響を受けやすい。そのため、基板に不純物が存在した場合には、気相エピタキシャル成長法で膜が形成できないか、あるいは基板に膜が点在するような状態で成長してしまうなどの問題が生じる。特許文献１では、基板に存在する主な不純物をカーボンとしている。カーボンは、トランジスタ形成工程におけるドライエッチング時に基板表面に残存してしまう。この不純物を取り除く方法として、まず６７５℃〜７７５℃でシリコン膜を気相エピタキシャル成長法で形成する。基板の不純物であるカーボンは、６７５℃〜７７５℃の温度領域でシリコン膜表面にせり上がる。次にＣｌ2ガスを供給し、シリコン膜表面をエッチングすることにより、基板の不純物を取り除くことができる。場合により、この工程は繰り返し行われる。基板の不純物が取り除かれた後、シリコン膜あるいはシリコンとゲルマニウムの混晶膜を形成することにより、良質な膜を形成することができ、目的のかさ上げ構造を形成することができる。
また、もう一つの問題としてのゲート電極の空乏化は、ゲート電極を多結晶シリコンから、例えば、Ｔａ等の金属材料を用いれば空乏化をほぼなくすことができる。
しかし、ゲート電極を金属材料にすることによりその後の半導体形成プロセスは６００℃以下の低温化が必要になる。６００℃以下という低温プロセスでは、上記の特許文献１のような方法では、基板の不純物を取り除くことができず良質なかさ上げ膜を形成することができなくなる。また、そのような低温では、気相エピタキシャル成長法でシリコン単結晶膜を形成する成膜速度が極めて遅くなるという問題が生じる。一方、シリコンとゲルマニウムの混晶膜は成膜速度は比較的早いが、基板の不純物に大きく影響を受け、成膜プロセスが安定しないという問題がある。
本発明の目的は、金属材料で形成されたゲート電極を有するＭＩＳＦＥＴにおけるソース・ドレイン部のかさ上げ構造の形成において、その形成を低温プロセスで実現し、かつ効率よく製造できる半導体装置及びその製造方法を提供することにある。
上記課題を解決するために、本発明は、素子分離領域とＭＩＳ型電界効果トランジスタ形成領域を有する半導体基板であって、前記ＭＩＳ型電界トランジスタは、金属膜で形成されたゲート電極と、ソース部及びドレイン部の上にエピタキシャル成長法にて形成されたシリコンバッファ膜と、前記シリコンバッファ膜の上にエピタキシャル成長法にて形成されたシリコンとゲルマニウムの混晶膜とを備えたことを要旨とする。
この構成によれば、ＭＩＳ型電界効果トランジスタのソース部及びドレイン部をかさ上げ構造にする場合、その材料としてシリコンとゲルマニウムの混晶膜を形成する。シリコンとゲルマニウムの混晶膜の形成は、ソース部及びドレイン部の表面に存在する、例えばカーボンのような不純物の影響を受けやすい。一方、シリコンバッファ膜の形成は、基板表面の不純物の影響を受けにくい。したがって、ソース部及びドレイン部にシリコンバッファ膜を最初に形成すると、そのシリコンバッファ膜が基板表面の不純物を閉じ込め、その影響を低減することができる。その結果、シリコンとゲルマニウムの混晶膜を安定して成長させることができる。
また、本発明は、上記発明に加え、前記シリコンバッファ膜の厚さは１ｎｍ以上１０ｎｍ以下であることを要旨とする。
この構成によれば、上記発明において、シリコンバッファ膜の厚さは１ｎｍ以上１０ｎｍ以下であることが望ましい。その理由は、上記シリコンバッファ膜が１ｎｍ以上の厚みがあれば、基板表面のカーボン等の不純物を基板表面とシリコンバッファ膜との界面、あるいはシリコンバッファ膜内部に閉じ込めておくことができる。これにより、基板表面の不純物の影響を低減できるのでシリコンとゲルマニウムの混晶膜を安定して成長させることができる。また、１０ｎｍ以下としているのは、シリコンバッファ膜はシリコンとゲルマニウムの混晶膜と比較して、気相エピタキシャル成長速度が遅いので、あまり厚く形成すると成膜工程のスループットが減少してしまう問題があるからである。
また、本発明は、上記発明に加え、前記シリコンとゲルマニウムの混晶膜の厚さは１０ｎｍ以上１００ｎｍ以下であることを要旨とする。
この構成によれば、上記発明において、シリコンとゲルマニウムの混晶膜の厚みは１０ｎｍ以上１００ｎｍ以下が望ましい。その理由は、まずシリコンとゲルマニウムの混晶膜が１０ｎｍ以上であれば、その膜に例えばシリサイドを安定して形成することができる。また、シリコンとゲルマニウムの混晶膜が１００ｎｍを超えてしまうと、ゲート電極とソース部及びドレイン部の電極が短絡するという問題が起こりやすくなる。また、必要以上に厚くするのは、成膜工程時間の増大や材料ガスの消費量の増大などプロセス的にも問題が生じる。したがって、シリコンとゲルマニウムの混晶膜の厚みは１００ｎｍ以下であることが望ましい。
また、本発明は、上記発明に加え、前記シリコンとゲルマニウムの混晶膜に形成されたニッケルシリサイドを有することを要旨とする。
この構成によれば、ゲート部、ソース部及びドレイン部の電極を形成するのには、通常シリサイドというシリコンと金属との化合物を形成する。シリサイドは、電気抵抗が低い特性を有する。一般的なシリサイドは、その工程で通常７００℃〜８００℃の熱処理を行う。しかし、ニッケルシリサイドは５００℃程度の低温で形成することが可能であるので、金属材料で形成されたゲート電極を有する半導体装置に適用することができる。
また、本発明は、金属膜で形成されたゲート電極とソース部とドレイン部とを備えたトランジスタを有する半導体基板を気相エピタキシャル成長炉に導入し、５００℃以上６００℃以下の範囲内でシリコンバッファ膜を形成するシリコンバッファ膜形成工程と、５００℃以上６００℃以下の範囲内でシリコンとゲルマニウムの混晶膜を形成する混晶膜形成工程とを有することを要旨とする。
この方法によれば、まず、５００℃〜６００℃の温度範囲内でシリコンバッファ膜を形成する。このシリコンバッファ膜は基板表面の不純物の影響を低減する。次に５００℃〜６００℃の温度範囲内でシリコンとゲルマニウムの混晶膜を形成する。シリコンバッファ膜が形成されていることにより、基板表面の不純物の影響を受けにくいため、安定して混晶膜の形成が行える。また、５００℃〜６００℃の低温での膜形成方法によりゲート電極がメタルで構成されたＭＩＳ型電界効果トランジスタでの、ソース部及びドレイン部のかさ上げ構造を形成することができる。
また、本発明は、上記発明に加え、前記シリコンバッファ膜形成工程は、気相エピタキシャル成長炉にてＳｉＨ4、Ｓｉ2Ｈ6、ＳｉＨ2Ｃｌ2、ＳｉＨＣｌ3、ＳｉＣｌ4、ＳｉＦ4、あるいは有機シラン系のガスのうち、いずれか一種類のガスを供給することにより形成されることを要旨とする。
この方法によれば、上記発明の効果に加え、シリコンバッファ膜を形成する際には、他のガス、例えば、塩素ガスのようなハロゲンガスを交互に流すことをせずに、上記のシラン系ガスのどれが一種類を供給することにより、シリコンバッファ膜を形成することができる。
また、本発明は、上記発明に加え、前記シリコンとゲルマニウムの混晶膜形成工程は、気相エピタキシャル成長炉にてシラン系のガスとＧｅＨ4ガスとの混合ガスを供給してシリコンとゲルマニウムの混晶膜を形成する混合ガス供給工程と、前記シラン系ガスとＧｅＨ4ガスとの混合ガスを止めた後、ハロゲンガスを供給するハロゲンガス供給工程とを含むことを要旨とする。
この方法によれば、上記発明の効果に加え、シラン系ガスとＧｅＨ4ガスをエピタキシャル成長炉に供給することにより、シリコンとゲルマニウムの混晶膜を形成する。次にハロゲンガスを供給することにより、シリコンとゲルマニウムの混晶膜が、シリコンバッファ膜に選択的に成長することを高めることができる。すなわち、ハロゲンガスはシリコンとゲルマニウムの混晶膜形成の選択性を高める効果がある。
また、本発明は、上記発明に加え、前記混合ガス供給工程と前記ハロゲンガス供給工程とを複数回繰り返すことでシリコンとゲルマニウムの混晶膜を形成することを要旨とする。
この方法によれば、上記発明の効果に加え、シリコンとゲルマニウムの混晶膜を形成するソースガスと、ハロゲンガスを交互に供給することにより、選択成長性を高めることができる。
また、本発明は、上記発明に加え、前記シリコンバッファ膜の厚さを１ｎｍ以上１０ｎｍ以下の範囲で形成することを要旨とする。
この方法によれば、上記発明において、シリコンバッファ膜の厚さは１ｎｍ以上１０ｎｍ以下に形成することが望ましい。その理由は、まず上記シリコンバッファ膜が１ｎｍ以上形成することによって、基板表面のカーボン等の不純物を基板表面とシリコンバッファ膜との界面、あるいはシリコンバッファ膜内部に閉じ込めておくことができる。したがって、その後のシリコンとゲルマニウムの混晶膜の形成を安定して行うことができる。また、１０ｎｍ以下に形成する理由は、シリコンバッファ膜はシリコンとゲルマニウムの混晶膜と比較して、気相エピタキシャル成長速度が遅いので、あまり厚く形成すると成膜工程のスループットが減少してしまう問題があるからである。
また、本発明は、上記発明に加え、前記シリコンとゲルマニウムの混晶膜の厚さを１０ｎｍ以上１００ｎｍ以下の範囲で形成することを要旨とする。
この方法によれば、上記発明において、シリコンとゲルマニウムの混晶膜の厚みは１０ｎｍ以上１００ｎｍ以下に形成することが望ましい。その理由は、まずシリコンとゲルマニウムの混晶膜を１０ｎｍ以上形成すれば、その膜に、例えばシリサイドを安定して形成することができる。また、シリコンとゲルマニウムの混晶膜を１００ｎｍを超えて形成してしまうと、ゲート電極とソース部及びドレイン部の電極が短絡するという問題が起こりやすくなる。また、必要以上に厚くするのは、成膜工程時間の増大や材料ガスの消費量の増大などプロセス的にも問題が生じる。したがって、シリコンとゲルマニウムの混晶膜の厚みは１００ｎｍ以下に形成することが望ましい。
本発明の最良の実施形態を図１から図４を用いて説明する。
図１は、本実施形態のＭＩＳＦＥＴの製造プロセスの工程断面図を示す。まず、図１（ａ）について説明する。図１（ａ）の構成は、半導体基板としてのシリコン基板１の両端に、素子分離領域として厚いシリコン酸化膜で形成されたＬＯＣＯＳ（Local Oxidation of Silicon）２がある。また、ＬＯＣＯＳ２に挟まれた中央部分がＭＩＳ型トランジスタ形成領域（ＭＩＳＦＥＴ形成領域）３となっている。ＭＩＳＦＥＴ形成領域３の中央部分にはゲート絶縁膜４とゲート電極５で構成されたゲート部６が形成されている。ゲート絶縁膜４は薄いシリコン酸化膜で形成され、ゲート電極５は本実施形態では金属で形成されている。ゲート部６の側面には、絶縁膜のサイドウォール７が形成されている。サイドウォール７は、シリコン酸化膜で形成されている。ＬＯＣＯＳ２とゲート部６との間は、ソース部８あるいはドレイン部９となる。ＭＩＳＦＥＴの場合、構成的にはソース部８とドレイン部９は同等である。ソース部８あるいはドレイン部９の下には、エクステンション領域１０が形成されている。エクステンション領域１０は、サイドウォール７の下まで延びているが、ゲート部６の下には存在しない。エクステンション領域１０は、ソース部８あるいはドレイン部９とチャネルとの電気的接続部として働く。
次に、図１（ａ）の形成プロセスについて説明する。酸化シリコン膜が形成されたシリコン基板１の上に窒化シリコン膜（図示せず）を形成する。次に、素子分離領域２を形成する領域の窒化シリコン膜を除去した後、酸化シリコン膜をさらに熱酸化して成長させ、厚いシリコン酸化膜を形成する。この厚いシリコン酸化膜がＬＯＣＯＳ２となる。次にＭＩＳＦＥＴ形成領域３上にゲート絶縁膜４を形成する。ゲート絶縁膜４はシリコン酸化膜であり、熱酸化によって形成される。続いてゲート電極５を形成する。ゲート電極５は、通常のＭＩＳＦＥＴでは多結晶シリコンが用いられるが、本実施形態ではＴａ、ＴａＮ及びそれらの積層構造等となっている。ゲート電極５はスパッタ法により形成される。ゲート絶縁膜４及びゲート電極５をフォトリソグラフィー法で所定のパターニングを行い、ドライエッチング法で加工して、ゲート部６が形成される。
次に、イオン注入法により、ソース部８及びドレイン部９にエクステンション領域１０を形成する。エクステンション領域１０を形成した後に、ゲート部６の側面にサイドウォール７を窒化シリコン膜で形成する。窒化シリコン膜はプラズマＣＶＤ法等により形成する。なお、サイドウォール７は窒化シリコン膜と酸化シリコン膜の積層構造で形成してもよい。
次に、図１（ｂ）について説明する。図１（ｂ）は、ソース部８及びドレイン部９上に単結晶のシリコンバッファ膜１１が形成され、その上に単結晶のシリコンとゲルマニウムの混晶（以下ＳｉＧｅと称する）膜１２が形成されている。単結晶のシリコンバッファ膜１１と単結晶のＳｉＧｅ膜１２の２層構造により、ソース部８及びドレイン部９のかさ上げ構造が形成される。
次に、図１（ｂ）の形成方法について説明する。まず図１（ａ）の構造まで形成されたシリコン基板１をウェット処理することにより、シリコン基板１上の有機物や金属等の不純物を除去する。ウェット処理は、シリコン基板１の表面の状態等により複数回行ってもよいし、複数の種類の酸洗浄等を行ってもよい。次に、シリコン基板１を気相エピタキシャル成長炉に入れ、シリコンバッファ膜１１を形成する。ここで形成されたシリコンバッファ膜１１及びＳｉＧｅ膜１２は不純物が含まれていない、いわゆるノンドープの膜である。また、ＳｉＧｅ膜１２のＳｉに占めるＧｅの組成の割合は、１０％〜５０％、好ましくは１０％から３０％の範囲である。Ｇｅの組成が高くなるとＳｉＧｅの格子定数が大きくなり、結晶欠陥のないＳｉＧｅ膜１２の形成が困難になる。また、Ｇｅの組成が１０％未満である場合、成膜レートや膜の特性がシリコンバッファ膜１１とあまり変わらなくなり、ＳｉＧｅ膜１２を形成する利点がなくなる。なお、これらのシリコンバッファ膜１１及びＳｉＧｅ膜１２の形成の詳細は図２の気相エピタキシャル成長炉で行われる工程の流れ図で説明する。
次に、図１（ｃ）について説明する。図１（ｃ）では、ソース部８及びドレイン部９上に形成されたＳｉＧｅ膜１２は、ニッケルと反応してニッケルシリサイド１４となっている。シリコン基板１上には層間絶縁膜１５が形成されている。層間絶縁膜１５は酸化シリコン膜、あるいは、ボロンあるいはリン、あるいはその両方が含まれた酸化シリコン膜で形成されている。層間絶縁膜１５の上には電気配線１７としてのアルミニウムが形成されている。電気配線１７としてのアルミニウムとソース部８及びドレイン部９上のニッケルシリサイド１４は、層間絶縁膜１５を開孔して形成された導通層１６で電気的に接続されている。導通層１６は、タングステンあるいはアルミニウムで形成されている。
次に、図１（ｃ）の形成方法について説明する。図１（ｂ）まで形成されたシリコン基板１のソース部８及びドレイン部９の領域にイオン注入を行う。イオン注入により、ソース部８及びドレイン部９の下のシリコン基板１の内部に電気的接合領域（以下コンタクト領域と称する）１３を形成する。また、シリコンバッファ膜１１及びＳｉＧｅ膜１２にもイオン注入がなされるので、膜内に不純物が導入され、その結果、膜の抵抗率が下がる。
次に、シリコン基板１の表面全体にスパッタリング法によりニッケル薄膜を形成する。次に、５００℃前後の温度で熱処理を行う。熱処理を行うと、シリコン表面あるいはＳｉＧｅ膜１２上にあるニッケルは、そのシリコンあるいはＳｉＧｅと反応し、ニッケルシリサイド１４が形成される。一方、素子分離領域２を形成する酸化シリコン膜の上や、金属ゲート電極５及び酸化シリコン膜で形成されたサイドウォール７の上のニッケルは、それら、酸化シリコンやメタルとは反応しない。
次に、ニッケルシリサイド１４が形成されたシリコン基板１をウェット処理することにより、未反応のニッケルを除去し、ニッケルシリサイドのみ残す。このようにして、ソース部８及びドレイン部９の上にのみ自己整合的にニッケルシリサイド１４が形成される。
図３は、ソース部８（あるいはドレイン部９）の領域を拡大した断面図を示す。図３では、左側にゲート絶縁膜４及びゲート電極５で形成されたゲート部６及びその側面を保護するためのサイドウォール７があり、右側には厚い酸化シリコン（ＬＯＣＯＳ）で形成された素子分離領域２がある。その間の領域がソース部８（あるいはドレイン部９）となっている。ソース部８（あるいはドレイン部９）の下のシリコン基板１内には、イオン注入で形成されたエクステンション領域１０及びコンタクト領域１３がある。エクステンション領域１０はＭＩＳＦＥＴでのチャネル領域との電気的接続部として働き、コンタクト領域１３は、層間絶縁膜１５（図１（ｃ）参照）上に形成される電気配線１７（図１（ｃ）参照）との電気的接続部として働く。サイドウォール７とＬＯＣＯＳ２の間のソース部８（あるいはドレイン部９）の上、すなわちシリコン基板の表面が現れているところに、まず、薄いシリコンバッファ膜１１が選択的に形成される。続いて、その上にＳｉＧｅ膜１２が選択的に形成される。ＳｉＧｅ膜１２の表面にはニッケルシリサイド１４が自己整合的に形成されている。ここで、ニッケルシリサイド１４は、ＳｉＧｅ膜１２の一部と反応して形成されていても、ＳｉＧｅ膜１２のほとんどをニッケルシリサイド１４と化してもよいし、さらに、シリコンバッファ膜１１までニッケルシリサイド１４と化してもよい。このかさ上げ構造の部分全体をシリサイド化することにより、ソース部８（あるいはドレイン部９）の抵抗は低減できるからである。
ニッケルシリサイド１４が形成された後、シリコン基板１の表面全体に層間絶縁膜としての酸化シリコン膜１５をＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法で形成する。このとき、層間絶縁膜１５はシリコン基板１の表面に形成されているＭＩＳＦＥＴなどの素子を覆うために優れた埋め込み特性を持つことが望ましい。また、層間絶縁膜１５上にアルミニウム等の電気配線１７を形成するので、膜の平坦性が高いことが望ましい。これらの特性をある程度満足するものとして、ＢＰＳＧ（ボロン、リンが導入された酸化シリコン）やＴＥＯＳ（テトラエトキシシラン）などが使用される。さらに、高度な平坦化が必要な場合にはＣＭＰ（Chemical Mechanical Polishing）法が用いられる。
次に、導通層１６の形成を行う。まず、層間絶縁膜１５をフォトリソグラフィー法により、ソース部８あるいはドレイン部９の上に開孔されるようにパターン形成を行う。次にドライエッチング法により、ソース部８あるいはドレイン部９上のニッケルシリサイド１４に達するまで層間絶縁膜１５を開孔する。
次に、その開孔部に導電材料を埋め込んで形成するために、タングステンをＰＥＣＶＤ法で形成する。タングステンＣＶＤ法は、タングステンの埋め込み特性が優れ、かつ自己平坦性が高いので、このような導通層の形成に一般的に使用されることが多い。層間絶縁膜１５上に残存する余分なタングステンはドライエッチング法によるエッチバック法、またはＣＭＰ法で除去される。このようにして導通層１６が形成される。
次に導通層１６まで形成されたシリコン基板１上に電気配線１７としてのアルミニウムをスパッタリング法で形成する。次にフォトリソグラフィー法及びドライエッチング法でアルミニウムを所定の形状にパターン形成することにより電気配線１７が形成される。
このようにして、所望のソース部８及びドレイン部９がかさ上げされた構造が形成される。
次に、気相エピタキシャル成長についての詳細な説明を行う。
図２は、気相エピタキシャル成長炉で行われる工程の流れ図を示す。
シリコンバッファ膜形成工程Ｓ１１０では、シリコンバッファ膜１１の形成を行う。シリコンバッファ膜１１の形成は、気相エピタキシャル成長法にて５００℃〜６００℃の範囲内で、ジシラン（以下Ｓｉ2Ｈ6と称する）ガスのみを供給して行われる。このとき、シリコンバッファ膜１１は約５ｎｍの膜厚で形成する。また、シリコンバッファ膜１１の形成は、シリコン基板１上のシリコン表面が露出された部分にだけ成長する選択エピタキシャル成長法にて行われる。厚い酸化シリコン膜で形成されている素子分離領域２、金属で形成されているゲート電極５及びサイドウォール７の上にはシリコンバッファ膜１１は形成されない。ここで、シリコンバッファ膜１１はシリコン基板１の表面に不純物が存在しても、成長させることができる。また、その後に形成するＳｉＧｅ膜１２が、シリコン基板１の不純物の影響を与えないようにする役割を果たす。なお、本実施形態の選択エピタキシャル成長法についての詳細は図４のところで後述する。
ここで、シリコンバッファ膜１１の形成膜厚は、１ｎｍ以上１０ｎｍ以下が望ましい。より望ましくは、３ｎｍ以上８ｎｍ以下、さらに望ましくは、４ｎｍ以上６ｎｍ以下である。シリコンバッファ膜１１の膜厚が１ｎｍ以下と薄い場合、基板表面に存在するカーボン等の不純物をシリコンバッファ膜１１内に閉じ込めておくことができず、混合ガス供給工程Ｓ１２０でのＳｉＧｅ膜１２の形成に悪影響を与えてしまう。また、シリコンバッファ膜１１の膜厚を１０ｎｍ以上形成するのは、本プロセスのスループットを悪化させる。シリコンバッファ膜１１の成膜レートが低いため、所望の膜厚まで形成するのに時間がかかってしまうからである。
ＳｉＧｅ膜１２の混晶膜形成工程は２つの工程、混合ガス供給工程Ｓ１２０とハロゲンガス供給工程Ｓ１３０とで構成されている。混合ガス供給工程Ｓ１２０では、ＳｉＧｅ膜１２の形成を行う。ＳｉＧｅ膜１２の形成もシリコンバッファ膜１１の形成と同じく気相選択エピタキシャル成長法にて行われる。シリコンバッファ膜１１が所望の厚みまで形成された後、５００℃〜６００℃以内の温度範囲で、Ｓｉ2Ｈ6ガスとＧｅＨ4ガスを所定の流量比で供給する。このとき、ＳｉＧｅ膜１２は約５０ｎｍの厚みで形成する。ここで、ＳｉＧｅ膜１２はシリコンバッファ膜１１が形成された上にしか成長せず、素子分離領域２、ゲート電極５及びサイドウォール７の上には形成されない。なお、ＳｉＧｅ膜１２をシリコンバッファ膜１１を形成しないでシリコン基板１上に形成しようとすると、シリコン基板１上の不純物の影響等により成膜ができない、孤立して成長する、成膜レートが遅い等、成膜プロセスが不安定になる。したがって、シリコンバッファ膜形成工程Ｓ１１０でのシリコンバッファ膜１１の形成は、成膜プロセスを安定させるために重要である。
ここで、ＳｉＧｅ膜１２の形成膜厚は１０ｎｍ以上１００ｎｍ以下であることが望ましい。より望ましくは、２０ｎｍ以上８０ｎｍ以下、さらに望ましくは、３０ｎｍ以上７０ｎｍ以下である。ＳｉＧｅ膜１２の膜厚が１０ｎｍ以下と薄い場合、ニッケルシリサイド１４の形成に問題が生じる可能性がある。すなわち、ニッケルシリサイド１４を形成した場合、熱処理の条件である温度と時間によっては、ニッケルシリサイド１４がシリコン基板１表面まで達するか、それ以上深く形成される可能性がある。ニッケルシリサイド１４がシリコン基板１まで達してしまうと、シリサイドによる接合リークの問題が起こってしまう。また、ＳｉＧｅ膜１２の膜厚が１００ｎｍ以上と厚い場合は、まず、あまり厚すぎるとサイドウォール７を超えてゲート電極５とショートする可能性がある。また、必要以上に厚く形成するのは、プロセスのスループットの低下や原材料の消費の増大を招くことになるので好ましくない。
ハロゲンガス供給工程Ｓ１３０では、塩素（以下Ｃｌ2と称する）ガスを供給する。ＳｉＧｅ膜１２の原料ガスであるＳｉ2Ｈ6ガスとＧｅＨ4ガスの供給を止めた後、気相エピタキシャル成長時と同じ温度でＣｌ2ガスの供給を行う。
ハロゲンガス供給工程Ｓ１３０のＣｌ2ガスの供給を行った後、混合ガス供給工程Ｓ１２０に戻って、Ｓｉ2Ｈ6ガスとＧｅＨ4ガスの供給を行い、ＳｉＧｅ膜１２を再び形成することもできる。
また、本実施形態における気相エピタキシャル成長法によるシリコンバッファ膜１１及びＳｉＧｅ膜１２の形成プロセスは、５００℃〜６００℃の範囲で行われるため、ゲート電極がＴａ等の金属で形成されていても問題はない。
ここで、シリコンバッファ膜１１及びＳｉＧｅ膜１２の選択気相エピタキシャル成長法について説明する。
図４は、シリコンバッファ膜１１あるいはＳｉＧｅ膜１２の原料ガスの供給時間と膜厚との関係を表すグラフを示す。このグラフでは、２本の直線が示されており、原点を通る直線がシリコン表面上の場合を示し、原点を通らない直線が酸化シリコン表面上の場合を示している。図４のグラフからわかるように、シリコン表面は、ソースガスが供給されると同時に成膜が開始されるのに対し、酸化シリコン上では成膜がある程度遅れて開始されることである。ここでは、時間ｔmaxまでは酸化シリコン上には膜が形成されないことになる。時間ｔmaxまでにシリコン上に形成される厚みをａmaxとすると、時間ｔmax、厚さａmaxまではシリコン上にのみ選択的に膜が形成されることになる。したがって、所望の膜厚がａmax以下であるならば、時間ｔmax以内で成膜できるので、選択エピタキシャル成長が可能となる。なお、これらの関係は、シリコンバッファ膜１１の形成でもＳｉＧｅ膜１２の形成でもほぼ同様の関係となる。ただし、シリコンバッファ膜１１とＳｉＧｅ膜１２の成膜レート（同グラフにおける直線の傾き）は異なり、ＳｉＧｅ膜１２の方が成膜レートは高い。また、図４のグラフから、厚みａmaxまでならば、所望の膜のソースガスのみを供給すれば、自己整合的に選択エピタキシャル成長になることがわかる。
本実施形態では、図４で示す原料ガス供給時間ｔmax以内に所望の膜厚ａ（≦ａmax）を得るような条件でシリコンバッファ膜１１を形成している。シリコンバッファ膜１１は、その形成膜厚が薄いので一回の工程で形成することができる。
また、ＳｉＧｅ膜１２の場合には、比較的膜厚を厚く形成するので形成膜厚によってはａmaxを超える場合もある。しかし、ＳｉＧｅ膜１２の形成は、図２で説明したように混合ガス供給工程Ｓ１２０と、ハロゲンガス供給工程Ｓ１３０とを繰り返し行うことができるので、混合ガス供給工程Ｓ１２０での一回の形成膜厚がａmaxを超えなければ問題はない。また、ハロゲンガス供給工程Ｓ１３０では、Ｃｌ2ガスがＬＯＣＯＳ上のＳｉＧｅ膜を微量にエッチングするので、混合ガス供給工程Ｓ１２０でａmaxを超えてＳｉＧｅ膜１２を形成してもＣｌ2ガスによるエッチング量の範囲内であれば問題はない。
なお、グラフの傾き、すなわち成膜レートは主に温度が支配的なパラメータであり、温度が高いほど、グラフの傾きは急激になり、すなわち成膜レートは増加する。また、選択的に成長することができる時間ｔ1は、原料ガスの流量や原料ガスの流量比などによって変化する。したがって、選択気相エピタキシャル成長の条件は、温度及びガス流量など様々なパラメータに依存する。
本実施形態の効果を以下に記載する。
（１）ソース部８及びドレイン部９上にシリコンバッファ膜１１を形成することにより、シリコン基板１の表面上に残存する不純物を閉じ込め、その後、成膜速度の速いＳｉＧｅ膜１２を安定して形成することができる。その結果、ソース部８及びドレイン部９にかさ上げ構造を有するＭＩＳＦＥＴを容易に得ることができる。
（２）シリコンバッファ膜１１の膜厚を１ｎｍ〜１０ｎｍの範囲で形成することによりシリコン基板１の表面に残存する不純物を閉じ込めることができる。また、成膜レートが比較的遅いシリコンバッファ膜１１の膜厚を最小限にすることで、成膜プロセスのスループットの減少を抑えることができる。
（３）ＳｉＧｅ膜１２の膜厚を１０ｎｍ〜１００ｎｍの範囲で形成することにより、ニッケルシリサイド１４を安定して形成することができ、ソース部８あるいはドレイン部９での接合リークを抑えることができる。また、必要以上の膜厚にしないことにより、ゲート部６との短絡を防ぐことができる。また、成膜時間及び原料の消費量の増大を防ぐことができる。
（４）５００℃〜６００℃という低い温度で気相エピタキシャル成長によるシリコンバッファ膜１１及びＳｉＧｅ膜１２の成膜ができるため、ゲート電極５が熱に弱い金属であっても、ソース部８及びドレイン部９にかさ上げ構造を有するＭＩＳＦＥＴを容易に得ることができる。
（５）５００℃〜６００℃という低い温度でニッケルシリサイド１４を形成することにより、ゲート電極５が熱に弱い金属であっても、ソース部８及びドレイン部９にかさ上げ構造を有するＭＩＳＦＥＴを容易に得ることができる。
（６）気相選択エピタキシャル成長法において、シリコンバッファ膜１１の形成に一回の工程のみで形成することができる。Ｓｉ2Ｈ6ガスを供給したときに、シリコン基板１の表面の差、すなわち、シリコンであるか酸化シリコンであるかの違いによる成膜が始まる時間の差を利用するからである。
（７）ＳｉＧｅ膜１２の原料ガスと塩素ガスを交互に供給することにより、ＳｉＧｅ膜１２の形成時の選択成長性を高めることができる。また、選択エピタキシャル成長する時間を超えた場合でも、塩素ガスのエッチング効果によって、ＬＯＣＯＳ２などの酸化シリコン膜や金属ゲート電極５上に形成されたＳｉＧｅ膜１２を除去することも可能である。
なお、本発明は、上記実施形態に限らず、以下のように変形してもよい。
（１）素子分離領域２は、本実施形態でのＬＯＣＯＳ構造ではなく、ＳＴＩ（Shallow Trench Isolation）構造、あるいは、ＳＯＩ基板の場合はメサ分離で形成してもよい。
（２）層間絶縁膜１５の上に形成される電気配線１７は、本実施形態でのＡｌの替わりにＣｕで形成してもよい。
（３）電気配線１７とソース部８あるいはドレイン部９と電気的接続をとるために形成される導通層１６の材料はＷの替わりに、ＡｌやＣｕで形成してもよい。
（４）気相エピタキシャル成長で形成するシリコンバッファ膜１１あるいはＳｉＧｅ膜１２は、本実施形態ではノンドープで形成されているが、膜形成時にＡｓ、Ｐ、Ｂ等がドーピングされていてもよい。
（５）シリコンバッファ膜１１及びＳｉＧｅ膜１２を選択エピタキシャル成長させる部分は、ソース部８あるいはドレイン部９に限らず、ＭＩＳＦＥＴのチャネル部分でも良い。
（６）シリコンバッファ膜１１の形成は、Ｓｉ2Ｈ6ガスに限らず、ＳｉＨ4、ＳｉＨ2Ｃｌ2、ＳｉＨＣｌ3、ＳｉＣｌ4、ＳｉＦ4、あるいは有機シラン系のガスのうちいずれか一種類のガスを用いて形成してもよい。
（７）ＳｉＧｅ膜１２の形成は、Ｓｉ2Ｈ6ガスに限らず、ＳｉＨ4、ＳｉＨ2Ｃｌ2、ＳｉＨＣｌ3、ＳｉＣｌ4、ＳｉＦ4、あるいは有機シラン系のガスとＧｅＨ4ガスとの混合ガスを供給することによって形成してもよい。
（８）シリコンバッファ膜１１の形成前にアニール処理を行ってもよい。
以下に、本実施形態から導き出される技術的思想について、それらの効果と共に以下に記載する。
請求項１乃至３のいずれか一項に記載の半導体装置であって、前記シリコンとゲルマニウムの混晶膜のゲルマニウムの含有量は１０％以上５０％以下である半導体装置。
この構成によれば、シリコンとゲルマニウムの混晶膜の組成比が１０％〜５０％の範囲の場合、その混晶膜の単結晶膜を安定して成膜できる。
本実施形態での半導体装置の製造工程の流れ図。 本実施形態での半導体装置の製造工程の断面図。 本実施形態での半導体装置のソース（あるいはドレイン）部の拡大断面図。 本実施形態でのエピタキシャル成長工程での、ソースガス供給時間とＳｉあるいはＳｉＧｅ混晶の膜厚との相関図。
符号の説明
１…半導体基板としてのシリコン基板、２…素子分離領域、３…トランジスタ形成領域としてのＭＩＳＦＥＴ形成領域、４…ゲート絶縁膜、５…ゲート電極、６…ゲート部、７…サイドウォール、８…ソース部、９…ドレイン部、１０…エクステンション領域、１１…シリコンバッファ膜、１２…シリコンとゲルマニウムの混晶膜、１３…コンタクト領域、１４…ニッケルシリサイド、１５…層間絶縁膜、１６…導通層、１７…電気配線、Ｓ１１０…シリコンバッファ膜形成工程、Ｓ１２０…混合ガス供給工程、Ｓ１３０…ハロゲンガス供給工程。

Claims (10)

  1. 素子分離領域とＭＩＳ型電界効果トランジスタ形成領域を有する半導体基板であって、
    前記ＭＩＳ型電界効果トランジスタは、金属膜で形成されたゲート電極と、
    ソース部及びドレイン部の上にエピタキシャル成長法にて形成されたシリコンバッファ膜と、
    前記シリコンバッファ膜の上にエピタキシャル成長法にて形成されたシリコンとゲルマニウムの混晶膜と、
    を備えた半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記シリコンバッファ膜の厚さは１ｎｍ以上１０ｎｍ以下である半導体装置。
  3. 請求項１または２に記載の半導体装置であって、
    前記シリコンとゲルマニウムの混晶膜の厚さは１０ｎｍ以上１００ｎｍ以下である半導体装置。
  4. 請求項１乃至３のいずれか一項に記載の半導体装置であって、前記シリコンとゲルマニウムの混晶膜に形成されたニッケルシリサイドを有する半導体装置。
  5. 金属膜で形成されたゲート電極とソース部とドレイン部とを備えたトランジスタを有する半導体基板を気相エピタキシャル成長炉に導入し、５００℃以上６００℃以下の範囲内でシリコンバッファ膜を形成するシリコンバッファ膜形成工程と、
    ５００℃以上６００℃以下の範囲内でシリコンとゲルマニウムの混晶膜を形成する混晶膜形成工程と、
    を有する半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法であって、
    前記シリコンバッファ膜形成工程は、気相エピタキシャル成長炉にてＳｉＨ4、Ｓｉ2Ｈ6、ＳｉＨ2Ｃｌ2、ＳｉＨＣｌ3、ＳｉＣｌ4、ＳｉＦ4、あるいは有機シラン系のガスのうち、いずれか一種類のガスを供給することにより形成される半導体装置の製造方法。
  7. 請求項５に記載の半導体装置の製造方法であって、
    前記シリコンとゲルマニウムの混晶膜形成工程は、気相エピタキシャル成長炉にてシラン系のガスとＧｅＨ4ガスとの混合ガスを供給してシリコンとゲルマニウムの混晶膜を形成する混合ガス供給工程と、
    前記シラン系のガスとＧｅＨ4ガスとの混合ガスを止めた後、ハロゲンガスを供給するハロゲンガス供給工程と、
    を含む半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法であって、
    前記混合ガス供給工程と前記ハロゲンガス供給工程とを複数回繰り返すことでシリコンとゲルマニウムの混晶膜を形成する半導体装置の製造方法。
  9. 請求項５に記載の半導体装置の製造方法であって、
    前記シリコンバッファ膜の厚さを１ｎｍ以上１０ｎｍ以下の範囲で形成する半導体装置の製造方法。
  10. 請求項５に記載の半導体装置の製造方法であって、
    前記シリコンとゲルマニウムの混晶膜の厚さを１０ｎｍ以上１００ｎｍ以下の範囲で形成する半導体装置の製造方法。
JP2003390683A 2003-11-20 2003-11-20 半導体装置及びその製造方法 Pending JP2005158786A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2003390683A JP2005158786A (ja) 2003-11-20 2003-11-20 半導体装置及びその製造方法
US10/988,421 US20050176220A1 (en) 2003-11-20 2004-11-12 Semiconductor device and method for manufacturing thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003390683A JP2005158786A (ja) 2003-11-20 2003-11-20 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2005158786A true JP2005158786A (ja) 2005-06-16

Family

ID=34717980

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003390683A Pending JP2005158786A (ja) 2003-11-20 2003-11-20 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US20050176220A1 (ja)
JP (1) JP2005158786A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009302317A (ja) * 2008-06-13 2009-12-24 Renesas Technology Corp 半導体装置およびその製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4945900B2 (ja) * 2005-01-06 2012-06-06 ソニー株式会社 絶縁ゲート電界効果トランジスタおよびその製造方法
US7414277B1 (en) * 2005-04-22 2008-08-19 Spansion, Llc Memory cell having combination raised source and drain and method of fabricating same
US8278176B2 (en) 2006-06-07 2012-10-02 Asm America, Inc. Selective epitaxial formation of semiconductor films
JP5358893B2 (ja) * 2007-04-03 2013-12-04 三菱電機株式会社 トランジスタ
US8367528B2 (en) 2009-11-17 2013-02-05 Asm America, Inc. Cyclical epitaxial deposition and etch
US8809170B2 (en) 2011-05-19 2014-08-19 Asm America Inc. High throughput cyclical epitaxial deposition and etch process
US9941363B2 (en) 2015-12-18 2018-04-10 International Business Machines Corporation III-V transistor device with self-aligned doped bottom barrier
US20170179232A1 (en) * 2015-12-18 2017-06-22 International Business Machines Corporation Iii-v transistor device with doped bottom barrier
CN109300789B (zh) * 2017-07-25 2021-07-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113327888B (zh) * 2020-02-28 2022-11-22 长鑫存储技术有限公司 半导体结构的制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5994191A (en) * 1998-07-09 1999-11-30 Advanced Micro Devices, Inc. Elevated source/drain salicide CMOS technology
US7473947B2 (en) * 2002-07-12 2009-01-06 Intel Corporation Process for ultra-thin body SOI devices that incorporate EPI silicon tips and article made thereby

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009302317A (ja) * 2008-06-13 2009-12-24 Renesas Technology Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20050176220A1 (en) 2005-08-11

Similar Documents

Publication Publication Date Title
EP3392905B1 (en) Pmos transistor strain optimization with raised junction regions
US10243060B2 (en) Uniform low-k inner spacer module in gate-all-around (GAA) transistors
US9076817B2 (en) Epitaxial extension CMOS transistor
US8283233B2 (en) MOS structures that exhibit lower contact resistance and methods for fabricating the same
JP4008860B2 (ja) 半導体装置の製造方法
US7202539B2 (en) Semiconductor device having misfet gate electrodes with and without GE or impurity and manufacturing method thereof
JP2007207837A (ja) 半導体装置および半導体装置の製造方法
JP2000223703A (ja) 半導体装置及びその製造方法
JPWO2006068027A1 (ja) 半導体装置およびその製造方法
JP2005158786A (ja) 半導体装置及びその製造方法
JP2004134687A (ja) 半導体装置及びその製造方法
JP5444222B2 (ja) 薄いｓｏｉの集積化のためのｍｏｓトランジスタおよびその製造方法
US20070066023A1 (en) Method to form a device on a soi substrate
JP2011238780A (ja) 半導体装置及びその製造方法
JP4745187B2 (ja) 半導体装置の製造方法
JP2000049348A (ja) エレベ―テッドソ―ス・ドレイン構造を有する半導体装置及びその製造方法
JP3923218B2 (ja) 半導体装置の製造方法
JP4417808B2 (ja) 半導体装置の製造方法
JP4292969B2 (ja) 半導体装置及びその製造方法
JP3777306B2 (ja) 半導体装置の製造方法
JP2005183878A (ja) 半導体装置及びその製造方法
KR20000054890A (ko) 선택적 에피택셜 성장에 의한 전계효과 트랜지스터 형성방법
JP2006516362A (ja) 歪みシリコンプロセス用にシャロートレンチ絶縁体を形成するプロセス
JP2008047820A (ja) 半導体装置の製造方法および半導体装置
CN110047753B (zh) 一种半导体器件的形成方法和半导体器件

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060516

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20070403

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080417

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080729