JP3777306B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3777306B2 JP3777306B2 JP2001045208A JP2001045208A JP3777306B2 JP 3777306 B2 JP3777306 B2 JP 3777306B2 JP 2001045208 A JP2001045208 A JP 2001045208A JP 2001045208 A JP2001045208 A JP 2001045208A JP 3777306 B2 JP3777306 B2 JP 3777306B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- drain
- source
- gate
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置及び半導体装置の製造方法、特にＭＩＳトランジスタの構造及びその製造方法に関するものである。
【０００２】
【従来の技術】
電界効果トランジスタの微細化はとどまる所を知らず、既に０．１μｍのゲート長を目の前にしている。これは微細化により素子の高速化を図り、さらに消費電力を少なくするという縮小則が成り立っているためである。また微細化そのものが素子の占有面積を縮小し、同じチップ面積に、より多くの素子を搭載できることからＬＳＩそのものを高集積化し多機能化を果たす。
【０００３】
しかしながら上記縮小則は０．１μｍを境に大きな壁にぶつかることが予想されている。その壁とは素子を微細化していっても素子の寄生抵抗が高くなるために素子の駆動力が上昇せず、高速化できないという問題である。
【０００４】
従来この問題を解決するためにセルフアラインシリサイド（Self−aligned Silicide:SALICIDE）やソース、ドレイン、ゲートに選択的に金属を堆積した構造が用いられてきた。
【０００５】
図２６はＳＡＬＩＣＩＤＥを用いたときのＭＩＳＦＥＴの断面図である。このＭＩＳＦＥＴは、シリコン基板１１０１上に形成されたゲート絶縁膜１１０２と、このゲート絶縁膜１１０２上に形成されたゲート電極１１０３と、このゲート電極１１０３の側壁に形成されたゲート絶縁側壁１１０４と、シリコン基板１１０１中に形成されたドレイン領域１１０５と、このドレイン領域１１０５上にセルフアラインに形成された金属並みに抵抗率の低い材料であるシリサイド１１０６とから構成されている。ここでドレイン領域１１０５はシリコン基板１１０１中に不純物を拡散して形成されている。例えばシリコン基板１１０１がｐ型の場合ドレイン領域１１０５はｎ型である。そしてドレイン領域１１０５とシリコン基板１１０１の界面１２００に空乏層を挟んでｐｎ接合が形成されている。ここではドレイン領域について説明したがソース領域についても同様である。
【０００６】
このような構成によりソース電極及びドレイン電極の抵抗を下げることができる。しかしながらｐｎ接合１２００とシリサイド１１０６との間の距離が狭くなる（約１００ｎｍ以下）とｐｎ接合の整流性が劣化し、リーク電流が流れはじめるという欠点が指摘されている。この問題が起こるとＤＲＡＭでは記憶の保持特性が悪化し、ＬＯＧＩＣでは消費電力が上昇する。ひどくなるとトランジスタ動作しない。
【０００７】
これを解決しようとしてｐｎ接合を深くすると今度は短チャネル効果がおこり、しきい値がばらつきながら減少するという問題点が発生する。つまりソース領域及びドレイン領域はｐｎ接合を浅く保ちながら抵抗を下げる必要がある。
【０００８】
上記のようにソース領域及びドレイン領域を、ｐｎ接合を浅く保ちながら抵抗を下げるために、一旦ＳＥＧ（Selective Epitaxial Growth）等の方法によりソース領域及びドレイン領域を厚く成長しておき、この上にシリサイドを形成することで実質的にシリサイドとｐｎ接合間の距離を長く取る施策が取られている。
【０００９】
図２７は、このようにして形成された電界効果トランジスタの断面図である。
【００１０】
この電界効果トランジスタは、シリコン基板１２０１上にゲート絶縁膜１２０２を介して形成されたゲート電極１２０３と、このゲート電極１２０３の側壁に形成されたゲート絶縁側壁１２０４と、シリコン基板１２０１上に成長形成されたドレイン領域１２０５と、このドレイン領域１２０５上に形成されたシリサイド１２０６とから構成される。ここでドレイン領域１２０５はシリコン基板１２０１上に膜成長して形成されている。例えばシリコン基板１２０１がｐ型の場合ドレイン領域１２０５はｎ型である。そしてドレイン領域１２０５とシリコン基板１２０１の界面１２００に空乏層を挟んでｐｎ接合が形成されている。ここではドレイン領域について説明したがソース領域についても同様である。
【００１１】
このような電界効果トランジスタでは、今後ゲート長が０．１μｍ以下のトランジスタを考えたとき図２７に示すように、ドレイン領域１２０５が約０．１μｍと異常に厚く形成できる。したがって上述したようにｐｎ接合１２００とシリサイド１２０６との間の距離を長くできるが、ゲート絶縁側壁１２０４の薄膜化もあいまってドレイン領域１２０５とゲート電極１２０３間の寄生容量が大きくなり結局ＬＳＩのスピードとしての高速化が得られないという問題が起こることが容易に予測できる。
【００１２】
以上述べたように、ソース領域及びドレイン領域或いはゲートの低抵抗化は、０．１μｍ世代以降、他のトランジスタ特性（短チャネル効果、寄生容量の増加、ｐｎ接合のリーク特性）を悪化させることなく行うことが困難になってきている。またトランジスタのスケーリングによるチャネル抵抗の減少はより低い寄生抵抗しか許さない。
【００１３】
また、従来のサリサイド工程は、金属の選択成長を用いて行われていた。しかしながら金属の選択成長では、選択性を高めるための条件が厳しく、成長してはいけない絶縁膜上にも一部金属が形成されてしまうことがある。こうした場合ソース電極及びドレイン電極間でショートが生じてしまい、装置の歩留まりを低下させる原因にもなっている。このような問題は、素子が微細化されるほど顕著になってきている。また、金属の選択成長法では、シリコンとの選択性を高めるために用いることのできる金属が制限されるという問題もある。
【００１４】
【発明が解決しようとする課題】
本発明はこの課題を解決するためになされたものであり、０．１μｍ世代以降でも、トランジスタの特性を悪化させることなくチャネル抵抗の現象を実現できる半導体装置及び、ソース及びドレイン、ゲートも十分に低いコンタクト抵抗を有する半導体装置の製造方法を提供することを目的とする。
【００１５】
また、本発明は、金属の選択成長法を用いることなく任意の金属をソース電極、ドレイン電極及びゲート電極に用いることが可能な半導体装置の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明は、半導体基板に第１導電型ウェル領域及び第２導電型ウェル領域を形成する工程と、前記第１導電型ウェル領域上にゲート絶縁膜、第１ゲート半導体層、ゲート側壁を有する第１ゲート部を形成し、前記第２導電型ウェル領域上にゲート絶縁膜、第２ゲート半導体層、ゲート側壁を有する第２ゲート部を形成する工程と、前記第１ゲート部の両側に前記半導体基板表面と鋭角をなす側面を有する第１ソース半導体層及び第１ドレイン半導体層を形成する工程と、前記第２ゲート部の両側に前記半導体基板表面と鋭角をなす側面を有する第２ソース半導体層及び第２ドレイン半導体層を形成する工程と、
前記第１ソース半導体層下に位置する第１ソース領域及び前記第１ドレイン半導体層下に位置する第１ドレイン領域を前記第１導電型ウェル領域に形成する工程と、前記第２ソース半導体層下に位置する第２ソース領域及び前記第２ドレイン半導体層下に位置する第２ドレイン領域を前記第２導電型ウェル領域に形成する工程と、前記第１ゲート部の前記第１ゲート半導体層の全てと前記第１ソース半導体層及び前記第１ドレイン半導体層の一部とを同時に除去し、第１ゲート内凹部、第１ソース半導体内凹部、第１ドレイン半導体内凹部を形成する工程と、
前記第１ゲート内凹部に第１ゲート電極を形成し、前記第１ソース半導体内凹部に第１ソース電極を形成し、前記第１ドレイン半導体内凹部に第１ドレイン電極を形成する工程と、前記第２ゲート部の前記第２ゲート半導体層の全てと前記第２ソース半導体層及び前記第２ドレイン半導体層の一部とを同時に除去し、第２ゲート内凹部、第２ソース半導体内凹部、第２ドレイン半導体内凹部を形成する工程と、前記第２ゲート内凹部に第２ゲート電極を形成し、前記第２ソース半導体内凹部に第２ソース電極を形成し、前記第２ドレイン半導体内凹部に第２ドレイン電極を形成する工程と、前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、前記第２ドレイン電極のそれぞれの上面と前記第１ゲート部、前記第２ゲート部のそれぞれの上面が同一面になる如く形成する工程とを具備することを特徴とする半導体装置の製造方法を提供する。
【００１９】
また、本発明は、半導体基板に第１導電型ウェル領域及び第２導電型ウェル領域を形成する工程と、
前記第１導電型ウェル領域上にゲート絶縁膜、第１ゲート半導体層、ゲート側壁を有する第１ゲート部を形成し、前記第２導電型ウェル領域上にゲート絶縁膜、第２ゲート半導体層、ゲート側壁を有する第２ゲート部を形成する工程と、
前記第１ゲート部の両側に各々第１材料からなるドープド半導体層と、この第１材料からなるドープド半導体層上に積層された第２材料からなるドープド半導体層からなり、前記半導体基板表面と鋭角をなす側面を有する第１ソース半導体層及び第１ドレイン半導体層を形成する工程と、
前記第２ゲート部の両側に各々第１材料からなるドープド半導体層と、この第１材料からなるドープド半導体層上に積層された第２材料からなるドープド半導体層からなり、前記半導体基板表面と鋭角をなす側面を有する第２ソース半導体層及び第２ドレイン半導体層を形成する工程と、
前記第１ソース半導体層下に位置する第１ソース領域及び前記第１ドレイン半導体層下に位置する第１ドレイン領域を前記第１導電型ウェル領域に形成する工程と、
前記第２ソース半導体層下に位置する第２ソース領域及び前記第２ドレイン半導体層下に位置する第２ドレイン領域を前記第２導電型ウェル領域に形成する工程と、
前記第１ゲート部の前記第１ゲート半導体層の全てと前記第１ソース半導体層を形成する前記第２材料からなるドープド半導体層及び前記第１ドレイン半導体層を形成する第２材料からなるドープド半導体層とを同時に除去し、前記第１ソース半導体層を形成する前記第１材料からなるドープド半導体層及び前記第１ドレイン半導体層を形成する前記第１材料からなるドープド半導体層を前記半導体基板表面上に残すことで、第１ゲート内凹部、第１ソース半導体内凹部、第１ドレイン半導体内凹部を形成する工程と、
前記第１ゲート内凹部に第１ゲート電極を形成し、前記第１ソース半導体内凹部に第１ソース電極を形成し、前記第１ドレイン半導体内凹部に第１ドレイン電極を形成する工程と、
前記第２ゲート部の前記第２ゲート半導体層の全てと前記第２ソース半導体層を形成する前記第２材料からなるドープド半導体層及び前記第２ドレイン半導体層を形成する前記第２材料からなるドープド半導体層とを同時に除去し、前記第２ソース半導体層を形成する前記第１材料からなるドープド半導体層及び前記第２ドレイン半導体層を形成する前記第１材料からなるドープド半導体層を前記半導体基板表面上に残すことで、第２ゲート内凹部、第２ソース半導体内凹部、第２ドレイン半導体内凹部を形成する工程と、
前記第２ゲート内凹部に第２ゲート電極を形成し、前記第２ソース半導体内凹部に第２ソース電極を形成し、前記第２ドレイン半導体内凹部に第２ドレイン電極を形成する工程と、
前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、前記第２ドレイン電極のそれぞれの上面と前記第１ゲート部、前記第２ゲート部のそれぞれの上面が同一面になる如く形成する工程とを具備することを特徴とする半導体装置の製造方法を提供する。
【００２１】
【課題を解決するための手段】
上記目的を達成するために、本発明は、半導体基板に第１導電型ウェル領域及び第２導電型ウェル領域を形成する工程と、前記第１導電型ウェル領域上にゲート絶縁膜、第１ゲート半導体層、ゲート側壁を有する第１ゲート部を形成し、前記第２導電型ウェル領域上にゲート絶縁膜、第２ゲート半導体層、ゲート側壁を有する第２ゲート部を形成する工程と、前記第１ゲート部の両側に前記半導体基板表面と鋭角をなす側面を有する第１ソース半導体層及び第１ドレイン半導体層を形成する工程と、前記第２ゲート部の両側に前記半導体基板表面と鋭角をなす側面を有する第２ソース半導体層及び第２ドレイン半導体層を形成する工程と、前記第１ソース半導体層下に位置する第１ソース領域及び前記第１ドレイン半導体層下に位置する第１ドレイン領域を前記第１導電型ウェル領域に形成する工程と、前記第２ソース半導体層下に位置する第２ソース領域及び前記第２ドレイン半導体層下に位置する第２ドレイン領域を前記第２導電型ウェル領域に形成する工程と、前記第１ゲート部の前記第１ゲート半導体層の全てと前記第１ソース半導体層、前記第１ドレイン半導体層の底面が前記半導体基板表面上に残るように除去し、第１ゲート内凹部、第１ソース半導体内凹部、第１ドレイン半導体内凹部を形成する工程と、 前記第１ゲート内凹部に第１ゲート電極を形成し、前記第１ソース半導体内凹部に第１ソース電極を形成し、前記第１ドレイン半導体内凹部に第１ドレイン電極を形成する工程と、前記第２ゲート部の前記第２ゲート半導体層の全てと前記第２ソース半導体層、前記第２ドレイン半導体層の底面が前記半導体基板表面上に残るように除去し、第２ゲート内凹部、第２ソース半導体内凹部、第２ドレイン半導体内凹部を形成する工程と、前記第２ゲート内凹部に第２ゲート電極を形成し、前記第２ソース半導体内凹部に第２ソース電極を形成し、前記第２ドレイン半導体内凹部に第２ドレイン電極を形成する工程と、前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、前記第２ドレイン電極のそれぞれの上面と前記第１ゲート部、前記第２ゲート部のそれぞれの上面が同一面になる如く形成する工程とを具備することを特徴とする半導体装置の製造方法を提供する。
【００２２】
このとき、前記第１ソース半導体内凹部、前記第１ドレイン半導体内凹部、前記第２ソース半導体内凹部及び前記第２ドレイン半導体内凹部は、それぞれ、前記第１ソース半導体層、前記第１ドレイン半導体層、前記第２ソース半導体層及び前記第２ドレイン半導体層を異方性エッチングすることにより形成することが好ましい。
【００２３】
また、前記第１ソース半導体内凹部、前記第１ドレイン半導体内凹部、前記第２ソース半導体内凹部及び前記第２ドレイン半導体内凹部は、それぞれ、前記第１ソース半導体層、前記第１ドレイン半導体層、前記第２ソース半導体層及び前記第２ドレイン半導体層を等方性エッチングすることにより形成することが好ましい。
【００２４】
また、本発明は、半導体基板に第１導電型ウェル領域及び第２導電型ウェル領域を形成する工程と、前記第１導電型ウェル領域上にゲート絶縁膜、第１ゲート半導体層、ゲート側壁を有する第１ゲート部を形成し、前記第２導電型ウェル領域上にゲート絶縁膜、第２ゲート半導体層、ゲート側壁を有する第２ゲート部を形成する工程と、前記第１ゲート部の両側に各々第１材料からなるドープド半導体層と、この第１材料からなるドープド半導体層上に積層された第２材料からなるドープド半導体層からなり、前記半導体基板表面と鋭角をなす側面を有する第１ソース半導体層及び第１ドレイン半導体層を形成する工程と、前記第２ゲート部の両側に各々第１材料からなるドープド半導体層と、この第１材料からなるドープド半導体層上に積層された第２材料からなるドープド半導体層からなり、前記半導体基板表面と鋭角をなす側面を有する第２ソース半導体層及び第２ドレイン半導体層を形成する工程と、前記第１ソース半導体層下に位置する第１ソース領域及び前記第１ドレイン半導体層下に位置する第１ドレイン領域を前記第１導電型ウェル領域に形成する工程と、前記第２ソース半導体層下に位置する第２ソース領域及び前記第２ドレイン半導体層下に位置する第２ドレイン領域を前記第２導電型ウェル領域に形成する工程と、前記第１ゲート部の前記第１ゲート半導体層の全てと前記第１ソース半導体層を形成する前記第１材料からなるドープド半導体層及び前記第１ドレイン半導体層を形成する前記第１材料からなるドープド半導体層が前記半導体基板表面上に残るように除去し、第１ゲート内凹部、第１ソース半導体内凹部、第１ドレイン半導体内凹部を形成する工程と、前記第１ゲート内凹部に第１ゲート電極を形成し、前記第１ソース半導体内凹部に第１ソース電極を形成し、前記第１ドレイン半導体内凹部に第１ドレイン電極を形成する工程と、前記第２ゲート部の前記第２ゲート半導体層の全てと前記第２ソース半導体層を形成する前記第１材料からなるドープド半導体層及び前記第２ドレイン半導体層を形成する前記第１材料からなるドープド半導体層が前記半導体基板表面上に残るように除去し、第２ゲート内凹部、第２ソース半導体内凹部、第２ドレイン半導体内凹部を形成する工程と、前記第２ゲート内凹部に第２ゲート電極を形成し、前記第２ソース半導体内凹部に第２ソース電極を形成し、前記第２ドレイン半導体内凹部に第２ドレイン電極を形成する工程と、前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、前記第２ドレイン電極のそれぞれの上面と前記第１ゲート部、前記第２ゲート部のそれぞれの上面が同一面になる如く形成する工程とを具備することを特徴とする半導体装置の製造方法を提供する。
【００２５】
また、前記第１ソース電極、前記第１ドレイン電極及び前記第１ゲート電極は第１の金属組成物にて形成し、前記第２ソース電極、前記第２ドレイン電極及び前記第２ゲート電極は前記第１の金属組成物とは異なる第２の金属組成物にて形成することが好ましい。
【００２６】
また、前記第１及び第２の導電型の第２の半導体層を堆積する際、ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタのうち、いずれか一方の電界効果トランジスタ形成領域を、窒素を含む膜で覆うことが好ましい。
【００２７】
また、本発明は、半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の半導体層を堆積する工程と、
前記第１の絶縁膜及び前記第１の半導体層をパターニングする工程と、
前記半導体基板の主表面に第１及び第２の導電型の第２の半導体層を形成する工程と、
前記第２の半導体層上に前記第２の半導体層とは異なる組成からなる第１及び第２の導電型の第３の半導体層を形成する工程と、
前記第１の絶縁膜、前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層上に第２の絶縁膜を堆積する工程と、
前記第２の絶縁膜を前記第１の半導体層及び前記第３の半導体層の上面が現れるまで除去する工程と、
前記第１の半導体層及び前記第３の半導体層を前記第２の半導体層の上面が現れるまで除去する工程と、
前記第２の半導体層の上面に金属或いはシリサイドを堆積する工程とを具備することを特徴とする半導体装置の製造方法を提供する。
【００２８】
このとき、前記第１及び第２の導電型の第２の半導体層を堆積する際、ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタのうち、いずれか一方の電界効果トランジスタ形成領域を、炭素を含む膜で覆うことが好ましい。
【００２９】
また、前記第１及び第２の導電型の第２の半導体層を堆積する際、ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタのうち、いずれか一方の電界効果トランジスタ形成領域を、窒素を含む膜で覆うことが好ましい。
【００３０】
また、本発明は、半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の半導体層を堆積する工程と、
前記第１の絶縁膜及び前記第１の半導体層をパターニングする工程と、
前記半導体基板の主表面に第１及び第２の導電型の第２の半導体層を形成する工程と、
前記第１の絶縁膜、前記第１の半導体層及び前記第２の半導体層上に第２の絶縁膜を堆積する工程と、
前記第２の絶縁膜を前記第１の半導体層及び前記第２の半導体層の上面が現れるまで除去する工程と、
前記第１の半導体層及び前記第２の半導体層を少なくとも第２の半導体層の一部が残るように酸化する工程と、
前記第１の半導体層及び前記第２の半導体層の酸化された部分を除去する工程と、
前記第２の半導体層上に金属或いはシリサイドを堆積する工程を含むことを特徴とする半導体装置の製造方法を提供する。
【００３１】
このとき、前記第１及び第２の導電型の第２の半導体層を堆積する際、ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタのうち、いずれか一方の電界効果トランジスタ形成領域を、炭素を含む膜で覆うことが好ましい。
【００３２】
また、前記第１及び第２の導電型の第２の半導体層を堆積する際、ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタのうち、いずれか一方の電界効果トランジスタ形成領域を、窒素を含む膜で覆うことが好ましい。
【００３３】
また、本発明は、半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の半導体層を堆積する工程と、
前記第１の絶縁膜及び前記第１の半導体層をパターニングする工程と、
前記半導体基板の主表面に第１及び第２の導電型の第２の半導体層を形成する工程と、
前記第２の半導体層上に前記第２の半導体層とは異なる組成からなる第１及び第２の導電型の第３の半導体層を形成する工程と、
前記第１の絶縁膜、前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層上に第２の絶縁膜を堆積する工程と、
前記第２の絶縁膜を前記第１の半導体層及び前記第３の半導体層の上面が現れるまで除去する工程と、
前記第１の半導体層及び前記第３の半導体層を酸化する工程と、
前記第２の半導体層の上面が現れるまで前記第１の半導体層及び前記第３の半導体層の酸化膜を除去する工程と、
前記第２の半導体層上に金属或いはシリサイドを堆積する工程とを具備することを特徴とする半導体装置の製造方法を提供する。
【００３４】
このとき、前記第１及び第２の導電型の第２の半導体層を堆積する際、ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタのうち、いずれか一方の電界効果トランジスタ形成領域を、炭素を含む膜で覆うことが好ましい。
【００３５】
また、前記第１及び第２の導電型の第２の半導体層を堆積する際、ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタのうち、いずれか一方の電界効果トランジスタ形成領域を、窒素を含む膜で覆うことが好ましい。
【００３６】
本発明では、第２の半導体層を気相成長させることによって前記ゲート電極に対向する側面にファセットを形成することができる。このとき半導体基板の成長面をの面方位を選ぶことでファセットの傾きを調整できる。
【００３７】
本発明では、他のトランジスタ特性（短チャネル効果、寄生容量の増加、ｐｎ接合のリーク特性）に悪影響を与えることなく寄生抵抗を下げることが可能となる。
【００３８】
本発明では、ソース電極、ドレイン電極及びゲート電極を、凹部を形成し、金属を全面に形成してこれをエッチバックすることで形成している。したがって従来のような金属の選択成長法を用いていないので、金属の選択成長性に規制されることがなく、またソース電極及びドレイン電極間のショートといった問題がない。したがって歩留まり向上を図ることができる。
【００３９】
【発明の実施の形態】
以下、本発明の好ましい実施の形態について図面を用いて説明する。
【００４０】
図１は本発明により形成されたＭＩＳＦＥＴの断面図を示すものである。
【００４１】
図１に示すように、このＭＩＳＦＥＴは、シリコン等からなる半導体基板１０１と、この半導体基板１０１上に形成されたシリコンオキサイド等からなるゲート絶縁膜１０２と、このゲート絶縁膜１０２上に形成されたゲート電極１０３と、このゲート絶縁膜１０２を挟む位置の半導体基板１０１中に形成されたソース領域１０７Ａ及びドレイン領域１０７Ｂと、このソース領域１０７Ａ及び前記ドレイン領域１０７Ｂ上に形成されたそれぞれソース半導体層１０５Ａ及びドレイン半導体層１０５Ｂと、このソース半導体層１０５Ａ及びドレイン半導体層１０５Ｂ上に形成されたそれぞれソース電極１０８Ａ及びドレイン電極１０８Ｂとを具備している。以下符号のＡ、Ｂを省略して記載し、それぞれ独立した部分を示す。
【００４２】
ソース半導体層及びドレイン半導体層１０５のゲート電極１０３に対向する側面１２０と、ソース半導体層及びドレイン半導体層１０５の半導体基板１０１に接する面１２１のなす角θが鋭角をなしている。ソース半導体層及びドレイン半導体層１０５の上面は凹部が形成されており、この凹部内にはそれぞれソース電極及びドレイン電極領域１０８が埋め込まれている。符号１０６は層間絶縁膜である。符号１０４は、ゲートの側壁部を絶縁するために形成された絶縁物からなるゲート側壁である。ソース半導体層及びドレイン半導体層１０５は、ゲート側壁１０４によって、ゲート側壁１０４の膜厚ａだけ、ゲート絶縁膜１０２から若干離れて形成されている。こうすることでソース半導体層及びドレイン半導体層１０５と、ゲート電極１０３との間でリーク電流を防ぐことができる。
【００４３】
このＭＩＳＦＥＴは、ソース半導体層及びドレイン半導体層１０５のゲート電極１０３に対向する側面１２０と、半導体基板１０１との界面１２１とが図内θのように鋭角をなしているために、ソース半導体層及びドレイン半導体層１０５とゲート電極間１０３は、距離が離れて寄生容量を低減できる。
【００４４】
このなす角θは、寄生抵抗を低くするためには１０°以上が好ましい。さらに２０°以上が好ましい。また、このなす角θは、寄生容量を低くするためには８０°以下が好ましい。さらに７０°以下が好ましい。
【００４５】
またソース半導体層及びドレイン半導体層１０５の上面には凹部が形成されており、この凹部がソース電極及びドレイン電極１０８によって埋め込まれている。したがってソース電極及びドレイン電極１０８とソース半導体層及びドレイン半導体層１０５とは接触面積を大きく取ることができるので、コンタクト抵抗を低減できる。
【００４６】
また、ソース領域及びドレイン領域１０７は浅く形成され、その上にソース半導体及びドレイン電極１０５が形成されている。したがってｐｎ接合面１３０とソース電極及びドレイン電極１０８との距離は長くなっている。
【００４７】
したがって短チャネル効果が起こらないような浅いｐｎ接合であり、このｐｎ接合は金属の堆積によりリーク特性が悪くならない。
【００４８】
また、図１に示すＭＩＳＦＥＴは、ソース電極及びドレイン電極１０８を埋め込むために、ソース半導体層及びドレイン半導体層１０５をＲＩＥ（リアクティブイオンエッチング）等の異方性エッチングで一部を除去したものである。したがってソース半導体層及びドレイン半導体層１０５とソース電極及びドレイン電極１０８の接触する側面は、ほぼ垂直にエッチングされた構造である。
【００４９】
一方図２に示すＭＩＳＦＥＴは、図１に示すＭＩＳＦＥＴにおいて、ソース半導体層及びドレイン半導体層１０５をプラズマエッチング等の等方性エッチングにより除去したものである。したがってソース半導体層及びドレイン半導体層１０５は、等方的にエッチングされ、ソース半導体層及びドレイン半導体層１０５上面に形成された凹部はＵ型構造となっている。また、ソース半導体層及びドレイン半導体層１０５のゲート電極１０３に対向する側面１２０と、半導体基板１０１の一主面１２１とのなす角θは鋭角となっている。またこのときソース電極及びドレイン電極１０８はソース半導体層及びドレイン半導体層１０５の凹部に埋め込まれ、さらにその上にまでも形成されている。そしてソース電極及びドレイン電極１０８のゲート電極１０３に対向する側面１２３は、ソース半導体層及びドレイン半導体層１０５の前記側面１２０と同様の角度を持ってゲート電極１０３と対向している。またこれら側面１２０及び側面１２３は滑らかに同一面を形成している。
【００５０】
ソース半導体層及びドレイン半導体層１０５のゲート電極１０３に対向する側面と、半導体基板１０１の一主面とのなす角が鋭角θとなるように形成しているので、ソース半導体層及びドレイン半導体層１０５やソース電極及びドレイン電極１０８とゲート電極１０３とは距離が離れ寄生容量を低減できる。
【００５１】
ここで図２に示すＭＩＳＦＥＴにおいて、図１に示すＭＩＳＦＥＴと同一個所は同一符号を付してその詳しい説明を省略する。
【００５２】
図２に示すＭＩＳＦＥＴの場合においてもソース半導体層及びドレイン半導体層１０５の上面には凹部が形成され、ソース電極及びドレイン電極１０８が埋め込まれている。したがってソース電極及びドレイン電極１０８とソース半導体及びドレイン半導体１０５との接触面積を大きくとることができ、コンタクト抵抗を低減できる。
【００５３】
また、ソース領域及びドレイン領域１０７は浅く形成され、その上にソース半導体及びドレイン電極１０５が形成されている。したがってｐｎ接合面１３０とソース電極及びドレイン電極１０８との距離は長くなっている。
【００５４】
したがって短チャネル効果が起こらないような浅いｐｎ接合であり、このｐｎ接合は金属の堆積によりリーク特性が悪くならない。
【００５５】
以下に、（１）図１及び図２に示す本発明の電界効果トランジスタ、（２）図２６に示すサリサイド工程により形成された電界効果トランジスタ及び（３）図２７に示すエレベイティッドソースドレイン構造及びサリサイド工程によって形成された電界効果トランジスタのデバイス起因の寄生容量（parasitic capacitance）Ctot、寄生抵抗(parasitic resistance)Rsd、ゲート遅延時間（gate delay）を示す。
【００５６】
（１）Ctot[fF/μm]=５．９ Rsd[ohm(S/D)]=１２０ Tpd[ps]=５．５
（２）Ctot[fF/μm]=５．１ Rsd[ohm(S/D)]=４４０ Tpd[ps]=７．３
（３）Ctot[fF/μm]=１１．１ Rsd[ohm(S/D)]=２００ Tpd[ps]=１１．５
以上に示すように、（２）のトランジスタでは、寄生容量は小さいが寄生抵抗が大きくなっている。また（３）のトランジスタでは、反対に寄生抵抗は小さいが寄生容量が大きくなっている。これに対して本発明の（１）のトランジスタでは、寄生容量及び寄生抵抗も共に低くなっており、ゲート遅延時間は（２）及び（３）のトランジスタよりも速くなっていることが分かる。
【００５７】
また、本発明ではゲート絶縁膜として、高誘電率を有するＴｉＯ２等の金属酸化膜を用いたトランジスタについてより効力を発揮する。なぜならば金属酸化膜は高誘電率を有するので、一般にゲート膜厚が大きくなる。したがってソース半導体及びドレイン半導体の側面がゲート膜と接触する面積が大きくなるので寄生容量が大きくなりやすい。しかしながら本発明ではソース半導体層及びドレイ半導体層の側面が前述した角度の範囲内にあるので、ゲート絶縁膜との接触が少なくなり寄生容量を低減できるからである。
【００５８】
次に、図３から図１０を用いて、本発明の半導体装置の製造方法を説明する。
【００５９】
先ず、図３に示すように、Ｓｉ基板（半導体基板）の主面上に素子分離領域２０１を形成するために、Ｓｉ基板にＳＴＩ（Shallow Trench Isolation）用の溝を深さ約０．４μｍ掘った後、ＳｉＯ２をＣＶＤ法により全面堆積し、ＣＭＰ（ケミカルメカニカルポリッシング）により全面を平坦化する。図３ではＳＴＩ２０１よりも深い部分は直接本発明の説明に無関係であるので省略してある。このことはこの図以降も同じである。
【００６０】
次に、フォトリソグラフィ工程によりｐチャネルトランジスタ形成領域とｎチャネルトランジスタ形成領域の部分をそれぞれマスクした後にイオン注入を行いｎ型ウェル２０３、ｐ型ウェル２０２をそれぞれ形成する。
【００６１】
次に、トランジスタのしきい値を調節するためにそれぞれのチャネル部にイオン注入を行う。
【００６２】
次に、Ｓｉ基板（半導体基板）上にゲート絶縁膜（第１の絶縁膜）２０４となるＴｉＯ２膜２０４をＴＰＴ（tetra-iso-propyltitanate）（Ｔｉ（ＯＣ３Ｈ７）４）と酸素の混合ガスを３８０℃で反応させ全面に厚さ２０ｎｍ堆積する。
【００６３】
次に、ゲート絶縁膜２０４上に多結晶Ｓｉ（第１の半導体層）を厚さ５０ｎｍ全面に堆積する。堆積方法はＣＶＤ（ケミカルベイパーディポジッション）やスパッタ等いずれの方法をとってもよい。
【００６４】
次に、フォトリソグラフィ工程によりｐチャネル形成領域とｎチャネル形成領域をそれぞれマスクした後にＰ（リン）、Ｂ（ボロン）のイオン注入を１×１０１５ｃｍ−２程度行う。
【００６５】
次に、ＳｉＯ２膜２０７を厚さ２０ｎｍ全面に堆積する。堆積方法はＣＶＤやスパッタ等いずれの方法をとってもよい。
【００６６】
次に、多結晶Ｓｉ中の不純物はアニール（８００℃ Ｎ２中 ３０分）を行うことにより活性化され、ｎチャネル形成領域上はｎ＋型Ｓｉゲート電極２０５、ｐチャネル形成領域上はｐ＋型Ｓｉゲート電極２０６が形成される。
【００６７】
次に、反応性イオンエッチングＲＩＥ（リアクティブイオンエッチング）を用いてゲート絶縁膜（第１の絶縁膜）２０４、多結晶Ｓｉ膜ゲート電極２０５、２０６及びＳｉＯ２膜２０７をゲート形状に加工する。
【００６８】
次に、全面にＣＶＤ法によりＳｉＯ２膜を厚さ１０ｎｍ堆積させた後、ＲＩＥ工程により、ゲート電極（第１の半導体層）２０５、２０６の側面にゲート側壁２０８を形成する。このゲート側壁２０８の厚さは、ゲート電極２０５、２０６の側面から約１０ｎｍである。
【００６９】
次に、図４に示すように、ＳｉＮ膜を厚さ５０ｎｍ全面堆積した後フォトリソグラフィ工程を用いてｐチャネルトランジスタ形成領域上のみにＳｉＮ膜２０９を残置するようにエッチングをする。
【００７０】
次に、ＳｉＨ４とＰＨ３とＨＣｌの混合ガス中６００℃で気相成長することにより、リンが１×１０２０ｃｍ−３含有したＳｉソース半導体層及びドレイン半導体層（第１導電型の第２の半導体層）２１０を選択的に半導体基板の露出している部分（ｎチャネルトランジスタ形成領域）にのみ７０ｎｍ堆積する。この際ゲート電極２０５上はＳｉＯ２膜２０７が存在するので、Ｓｉ層が堆積されることがなく多結晶Ｓｉゲート電極２０５とＳｉソース半導体層及びドレイン半導体層２１０の表面高さはほぼ一致する。
【００７１】
また、堆積温度を６００℃以上にすることで堆積されるＳｉソース半導体層及びドレイン半導体層２１０は単結晶である。そのためにソース半導体層及びドレイン半導体層２１０のゲート側壁２０８に対向する面は｛１１１｝或いは｛３１１｝面となりファセットを形成する。このファセットの面方位は形成条件に依存するが、ソース半導体層及びドレイン半導体層２１０の側面と半導体基板との界面のなす角が鋭角となるように制御する。この後熱リン酸或いはドライエッチング法によりｐチャネルトランジスタ形成領域上のＳｉＮ膜２０９を除去する。
【００７２】
次に、図５に示すようにＳｉＮ膜を厚さ５０ｎｍ全面堆積した後フォトリソグラフィ工程を用いてｎチャネルトランジスタ形成領域上のみにＳｉＮ膜２１１を残置するようにエッチングをする。
【００７３】
次に、ＳｉＨ４とＢ２Ｈ６とＨＣｌの混合ガス中６００℃で気相成長することにより、Ｂ（ボロン）が１×１０２０ｃｍ―３含有したＳｉソース半導体層及びドレイン半導体層（第２導電型の第２の半導体層）２１２を選択的に半導体基板の露出している部分（ｐチャネルトランジスタ形成領域）にのみ厚さ７０ｎｍ堆積する。この際ゲート電極２０６上はＳｉＯ２膜２０７が存在するので、Ｓｉ層が堆積することがなく多結晶Ｓｉゲート電極２０６とＳｉソース半導体層及びドレイン半導体層２１２の表面高さはほぼ一致する。
【００７４】
また、堆積温度を６００℃以上にすることで堆積されるＳｉソース半導体層及びドレイン半導体層２１２は単結晶である。そのためにソース半導体層及びドレイン半導体層２１２のゲート側壁２０８に対向する面は｛１１１｝或いは｛３１１｝面となりファセットを形成する。このファセットの面方位は形成条件に依存するが、ソース半導体層及びドレイン半導体層２１２の側面と半導体基板との界面のなす角が鋭角となるように制御する。この後熱リン酸或いはドライエッチング法によりｎチャネルトランジスタ形成領域上のＳｉＮ膜２１１を除去する。
【００７５】
次に、図６に示すように、６００℃、Ａｒ雰囲気中６０分の熱処理を行うことによりｎ型Ｓｉソース半導体及びドレイン半導体２１０を介してリンを、またｐ型Ｓｉソース半導体及びドレイン半導体２１２を介してＢ（ボロン）をそれぞれ半導体基板中に拡散させることによって、それぞれｎ型ソース領域及びドレイン領域２１３、ｐ型ソース領域及びドレイン領域２１４を形成する。このソース領域及びドレイン領域２１３、２１４の深さは半導体基板中約１０ｎｍ〜２０ｎｍと非常に浅いためにトランジスタの短チャネル効果を十分に抑制できる。
【００７６】
次に、図７に示すように、全面にＳｉＯ２膜（第２の絶縁膜）２１５を厚さ１００ｎｍ堆積する。
【００７７】
次に、ＣＭＰ（ケミカルメカニカルポリッシング）工程を用いてｎチャネルトランジスタ形成領域及びｐチャネルトランジスタ形成領域ともにゲート電極（第１の半導体層）２０５、２０６とソース半導体層及びドレイン半導体層（第２の半導体層）２１０、２１２の上面が現れるまでＳｉＯ２膜２１５を除去する。
【００７８】
次に、図８に示すように、フォトリソグラフィ工程によりｎチャネルトランジスタ形成領域上にのみレジスト（図示せず）を残置した後、ＲＩＥ工程によりソース半導体層及びドレイン半導体層（第２の半導体層）２１２の一部及びＳｉゲート電極（第１の半導体層）２０６を削り込む。
【００７９】
この際に注意すべきはゲート部の多結晶Ｓｉ２０６は全て除去するのに対し、ソース半導体層ドレイン半導体層２１２の単結晶Ｓｉは底面に一部が残るようにエッチングすることである。
【００８０】
このエッチングのエンドポイントはエッチングガスにＴｉ（チタン）化合物例えばＴｉＦｘやＴｉＣｌｘが混じることにより容易に検知できる。このＴｉ（チタン）化合物はゲート絶縁膜２０４から発生する。この例では理想的には元々のソース領域及びドレイン領域２１４の表面よりも約２０ｎｍ高いところまで底面がくるまでエッチングする。その後レジストを除去して、エッチングしたところのみが凹形状として残るようにする。
【００８１】
次に、図９に示すように、ソース電極、ドレイン電極、ゲート電極として金属或いはシリサイド、特にｐ型Ｓｉに対しショットキー障壁（Schottky Barrier Height:SBH）が低い材料例えばＰｔ、ＰｔＳｉ、Ｐｄを全面堆積する。この堆積はＣＶＤ、スパッタ或いはその他の一般的な全面堆積法いずれをも用いることができる。
【００８２】
次に、ＣＭＰによりＳｉＯ２膜２１５が検知されるまで全面エッチングすることにより凹部すなわちゲート絶縁膜２０４上にゲート電極２１６及びソース半導体層及びドレイン半導体層（第２の半導体層）２１２上にソース電極及びドレイン電極（金属或いはシリサイド）２１６を形成する。
【００８３】
次に、図１０に示すように、フォトリソグラフィ工程によりｐチャネルトランジスタ上にのみレジスト（図示せず）を残置した後、ＲＩＥ工程によりソース半導体層及びドレイン半導体層（第２の半導体層）２１０の一部及びＳｉゲート電極（第１の半導体層）２０５を削り込む。
【００８４】
この際に注意すべきはゲート部の多結晶Ｓｉ２０５は全て除去するのに対し、ソース半導体層及びドレイン半導体層２１０の単結晶Ｓｉは底面に一部が残るようにエッチングすることである。
【００８５】
このエッチングのエンドポイントはエッチングガスにＴｉの化合物例えばＴｉＦｘやＴｉＣｌｘが混じることにより容易に検知できる。この例では理想的には元々のソース領域及びドレイン領域２１３の表面よりも約２０ｎｍ高いところまで底面がくるまでエッチングする。その後レジストを除去して、エッチングしたところのみが凹形状として残るようにする。
【００８６】
次に、ソース電極、ドレイン電極、ゲート電極として金属或いはシリサイド、特にｎ型Ｓｉに対してショットキー障壁（Schottky Barrier Height:SBH）が低い材料例えばＥｒＳｉ２を全面堆積する。この堆積はＣＶＤ、スパッタ或いはその他の一般的な全面堆積法いずれをも用いることができる。
【００８７】
次に、ＣＭＰによりＳｉＯ２膜２１５が検知されるまで全面エッチングする。こうして、第２の半導体層２１０に形成した凹部に、ソース電極及びドレイン電極（金属或いはシリサイド）２１７を形成することができる。このとき同時にゲート絶縁膜２０４上に形成した凹部にはゲート電極２１６を形成することができる。
【００８８】
次に、ＳｉＯ２膜（図示せず）を全面堆積しコンタクト孔（図示せず）をあけ配線（図示せず）を施すという通常の工程をとることによりＬＳＩを形成する。
【００８９】
本実施例では、ゲート絶縁膜２０４の例として高誘電体のＴｉＯ２を用いたが、これに限定されること無くＴａ２Ｏ５、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＺｒＯ２、（Ｂａ，Ｓｒ）ＴｉＯ３膜等を用いることができる。
【００９０】
また、ＴｉＯ２ゲート絶縁膜２０４をＭＯＣＶＤ法により形成しているが、スパッタ法を用いてもよい。
【００９１】
また、ＴｉＯ２ゲート絶縁膜を堆積する際に堆積装置の窓を通してウエハ（半導体基板）全面に波長３００ｎｍの近紫外光を照射させるように２００Ｗ（ワット）のＸｅ（キセノン）ランプを動作させてもよい。ランプは堆積ガスを流す前から動作させ、堆積が終了するまで照射し続ける。こうすることにより有機ソースガスからのＣ（カーボン）やＨ（プロトン）の混入を排除することができ、組成が完全にＴｉＯ２となる膜を堆積することができる。
【００９２】
また、ＭＯＣＶＤ堆積の原料ガスは上の組み合わせに限られることは無く、ＴＥＴ（Ethyltitanate）(Ti(OC2H5)4)やＴＴＩＰ（Titanium-tetrakis-isopropoxide）と酸素の混合ガスを用いてもよい。また、ＴＴＩＰの場合には酸素を混合しなくても、ＴｉＯ２を形成することが可能である。また有機ソースではなくＴｉＣｌ４のような無機ソースで堆積してもよい。ただしこの場合には反応温度を少し高く、例えば６００℃程度に設定することが望ましい。
【００９３】
また、ゲート絶縁膜２０４は上記のような高誘電体膜である必要は必ずしもなく、ＳｉＯ２やＳｉＮを用いてもよい。
【００９４】
また、ゲート絶縁膜２０４は、最初に堆積した絶縁膜を用いなくても良い。例えば図８でゲート部の多結晶Ｓｉ２０６を除去した後に一旦絶縁膜２０４を除去してあらたに別の材料（ＳｉＯ２、ＳｉＮ、高誘電体膜、強誘電体膜等）を堆積しゲート絶縁膜として使用してもよい。
【００９５】
また、このときもちろんゲート絶縁膜２０４の一部を残してもよい。たとえば図８の工程でソース領域及びドレイン領域２１４上にソース半導体層及びドレイン半導体層２１２を厚さ２０ｎｍではなく厚さ４０ｎｍ残したい場合、ＴｉＯ２膜を厚さ４０ｎｍにしておけばエッチングのエンドポイントが検知される。しかしながらゲート絶縁膜として厚さ４０ｎｍは厚すぎる場合があるが、その時には２０ｎｍ削り込む処理を行えばよい。
【００９６】
また、ゲート絶縁膜２０４とゲート電極材料の間の反応を防止する為の層として例えばＴｉＯ２ゲート絶縁膜２０４の上にＴｉＮ層を設置してもいい。
【００９７】
また、図８のエッチングは必ずしもゲート部の多結晶Ｓｉ２０６をすべて除去する必要はない。この際には図１１に示すように、ゲート電極は金属３０１、３０３と多結晶Ｓｉ３０２、３０４との積層構造となり、ゲート電極は金属による低抵抗化を享受しつつ、ｎ型Ｓｉ及びｐ型Ｓｉによるｎチャネルトランジスタ及びｐチャネルトランジスタの表面チャネル化を行うことが可能である。もちろんこの場合でもｎ、ｐに設置される金属は別々に仕事関数を設定できるので多結晶Ｓｉ３０２、３０４と金属３０１、３０３間のコンタクト抵抗も極小にできる。
【００９８】
一方、図８のエッチングで多結晶Ｓｉ２０６をすべて除去する場合には、別々の不純物を含む多結晶Ｓｉ２０５、２０６は１種類の不純物（例えばリン拡散多結晶Ｓｉ）或いは不純物を含まなくてもよい。ただし、この際には図８のエッチングで不純物含有Ｓｉと同じレートに制御することが難しくなるため、同じ不純物を含有する方が望ましい。
【００９９】
また、ＳＥＧ（セレクティブエピタキシャルグロース）工程で堆積される単結晶Ｓｉ層２１０、２１２はＣＶＤ中にドープされることに限定されない。例えば図４の工程においてｎチャネルトランジスタ形成領域及びｐチャネルトランジスタ形成領域のＳｉ露出部分にあらかじめ不純物を含まない単結晶Ｓｉを選択的に堆積し、後にイオン注入により含有不純物を作り分けてもよい。このイオン注入は単結晶Ｓｉ形成直後に行ってもよいし図７に示すように絶縁膜２１５のＣＭＰの後に行ってもよい。ただしイオン注入による点欠陥の存在が後の不純物拡散制御を難しくする関係上ｐｎ接合を基板内１０ｎｍ〜２０ｎｍと精密に制御できない。したがってＣＶＤ同時ドープ法の方が望ましい。もちろん、ＣＶＤによるドープ法において不純物量はＳｉの厚さ方向に一様でなくとも良い。例えばＳｉ基板に近い側は濃度が高く、遠いところでは濃度が低いといったバリエーションが考えられる。
【０１００】
また、単結晶Ｓｉを堆積するまえにイオン注入を行いあらかじめｎチャネルトランジスタ形成領域及びｐチャネルトランジスタ形成領域のｐｎ接合を形成しておいてもよい。
【０１０１】
また、単結晶Ｓｉの選択堆積に際して、その選択性を高いものに保持するために、例えばＣＶＤ装置内でのＨ２アニール或いは真空アニールを８００℃前後の温度で行うことが望ましい。このことにより露出Ｓｉの表面上の自然酸化膜を除去でき、Ｓｉ上に確実に結晶性の良いＳｉが形成できる。
【０１０２】
また、堆積単結晶Ｓｉの結晶性は、図８のエッチングの再現性を左右するのみならず、金属とのコンタクト抵抗の再現性という形で素子の特性に効いてくる。
【０１０３】
また、ソース半導体層及びドレイン半導体層２１０、２１２を選択ＣＶＤで形成する前に形成したゲート側面の絶縁膜２０８は、ＣＶＤとＲＩＥにより形成したが、半導体層２０５、２０６を酸化或いは窒化させることにより形成してもよい。
【０１０４】
また、ゲート側面の絶縁膜２０８を形成せず、ゲート絶縁膜２０４により半導体層２０５、２０６とソース半導体層及びドレイン半導体層２１０、２１２との絶縁をとることも可能である。例えば絶縁層１０６によって絶縁できる。
【０１０５】
また、ＳＥＧ工程のマスクとして用いた物質２０９、２１１はＳｉＮに限定されるものではなく炭素膜や、ＳｉＯ２、Ｓｉと選択的に容易に除去できることが可能な物質ならよい。ただし炭素膜を用いる場合には炭素膜加工用のレジストの除去にアッシング技術は用いることができない為に、湿式の処理（例えば硫酸と過酸化水素水の混合液）を用いることが必要である。もちろんマスク２０９、２１１を炭素膜で形成した場合、これを除去するにあたっては、アッシングにより容易に除去することが可能である。もちろん炭素膜はここではアッシングにより簡単に除去できる膜として代表させているものであり、炭素を含有する物質であって、主成分炭素にＳｉやＧｅ等他の元素を用いることも可能である。
【０１０６】
また、ソース電極及びドレイン電極或いはゲート電極を低抵抗化するために、金属材料２１６、２１７をｎチャネルトランジスタ、ｐチャネルトランジスタで別々のものを用いていたが、同一のものを用いてもかまわない。この場合、金属埋め込みのための凹部をｎチャネルトランジスタ及びｐチャネルトランジスタ別々に形成する必要が無いので工程を短縮化できる。この場合金属或いはシリサイドとしてはｎ型Ｓｉ、ｐ型ＳｉとのＳＢＨがほとんど同じ物を用いることが望ましい。
【０１０７】
また、金属層２１６、２１７は１層である必要はない。たとえばｎ型Ｓｉ、ｐ型ＳｉとそれぞれＳＢＨの低い材料を配置した後、抵抗率の低い材料例えばＡｌやＷや貴金属をその上に設置してソース電極及びドレイン電極或いはゲート電極を低抵抗化できる。
【０１０８】
また、Ｓｉと直接接する金属シリサイドの形成にあたってはサリサイド工程を用いてもよいが、サリサイドを行うとその下のｐｎ接合までに、ある厚さのＳｉ層が必要になってくる関係上、シリサイドは非常に薄く形成するなどの施策によりこのＳｉ層の厚さを極力薄くすることが、ゲート電極とソース電極及びドレイン間の寄生容量の上昇を押さえ、素子の高速化を実現するために有効である。
【０１０９】
また、図８で示されているエッチングはＲＩＥ等の異方性エッチングに限るものではなく、等方性の例えばＣＦ４を含有するプラズマエッチングでもよいし、フッ硝酸のような液を使ったものでもよい。
【０１１０】
また、異方性エッチングと等方性エッチングを使用した場合では最終的な金属とソース電極及びドレイン電極のコンタクト面の形状は図１及び図２に示すように異なる。
【０１１１】
また、ｎチャネルトランジスタ及びｐチャネルトランジスタを作り分けるために、それぞれの領域をマスクして形成したが、これらを作りわけしなくてもよいし、また作りわけをｎチャネルトランジスタからやるか、ｐチャネルトランジスタの方からやるかはどちらでもよい。
【０１１２】
また、ｐ型Ｓｉに対しＳＢＨが低い材料はＰｔ（白金）やＰｄ（パラディウム）に限定されるものではなく、Ｉｒ（イリジウム）やＮｉ（ニッケル）或いはそのシリサイド等を用いることも可能である。
【０１１３】
また、n型Ｓｉに対しＳＢＨが低い材料はＥｒＳｉ２に限定されるものではなく、Ｈｆ（ハフニウム）やＴａ（タンタル）、Ｓｃ（スカンジウム）或いはそのシリサイド等を用いることが可能である。
【０１１４】
また、図１０に示す電界効果トランジスタはソース領域及びドレイン領域２１３、２１４上の構造に着目すると、ソース半導体層及びドレイン半導体層２１０、２１２の側面は半導体基板表面に対して鋭角をもって形成している。したがってソース半導体層及びドレイン半導体層２１０、２１２の側面とゲート電極の側面は、平行ではなくある角度を持って対向するため、寄生容量は極力大きくならないようにできる。
【０１１５】
また、ソース半導体層及びドレイン半導体層の上部には凹部を形成しており、これにソース電極及びドレイン電極を埋め込んでいるので接触面を大きくでき、コンタクト抵抗を低減できる構造になっている。もちろん短チャネル効果が起こらないような浅い接合を形成されており、このｐｎ接合は金属の堆積によりリーク特性が悪くならない。
【０１１６】
次に、図１２から図１９を用いて、本発明の別の半導体装置の製造方法を説明する。
【０１１７】
先ず、図１２に示すように、半導体基板の主面上に素子分離領域４０１を形成するために、Ｓｉ基板にＳＴＩ（Shallow Trench Isolation）用の溝を深さ約０．４μｍ掘った後、ＳｉＯ２をＣＶＤ法により全面に堆積し、ＣＭＰ（Ｃｈｅｍo-Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）により全面を平坦化する。
【０１１８】
次に、フォトリソグラフィ工程によりｐチャネルトランジスタ形成領域とｎチャネルトランジスタ形成領域をそれぞれマスクした後にイオン注入を行いｎ型ウェル４０３、ｐ型ウェル４０２をそれぞれ形成する。
【０１１９】
次に、トランジスタのしきい値調節のためにそれぞれのチャネル形成領域にイオン注入を行う。
【０１２０】
次に、Ｓｉ基板（半導体基板）上に、ゲート絶縁膜（第１の絶縁膜）４０４となるＴｉＯ２膜４０４をＴＰＴ（tetra-iso-propyltitanate）（Ｔｉ（ＯＣ３Ｈ７）４）と酸素の混合ガスを３８０℃で反応させ全面に厚さ２０ｎｍ堆積する。
【０１２１】
次に、ゲート絶縁膜４０４上に多結晶ＳｉＧｅ（第１の半導体層）を厚さ５０ｎｍ全面に堆積する。堆積方法はＣＶＤやスパッタ等いずれの方法をとってもよい。
【０１２２】
次に、フォトリソグラフィ工程によりｐチャネル形成領域とｎチャネル形成領域をそれぞれマスクした後にＰ（リン）、Ｂ（ボロン）のイオン注入を１×１０１５ｃｍ―２程度行う。
【０１２３】
次に、ＳｉＯ２膜４０７を厚さ２０ｎｍ全面に堆積する。堆積方法はＣＶＤやスパッタ等いずれの方法をとってもよい。次に、多結晶ＳｉＧｅ中の不純物はアニール（８００℃ Ｎ２中 ３０分）を行うことにより活性化され、ｎチャネル形成領域はｎ＋型ＳｉＧｅゲート電極４０５、ｐチャネル形成領域はｐ＋型ＳｉＧｅゲート電極４０６になる。
【０１２４】
次に、反応性イオンエッチング（ＲＩＥ）をもちいてゲート絶縁層（第１の絶縁層）４０４、多結晶ＳｉＧｅゲート電極４０５、４０６及びＳｉＯ２膜４０７を加工する。
【０１２５】
次に、全面にＣＶＤ法によりＳｉＯ２膜を厚さ１０ｎｍ堆積させた後、ＲＩＥ工程により、ゲート電極（第１の半導体層）４０５、４０６の側面に、厚さ約１０ｎｍの側壁４０８を残置する。
【０１２６】
次に、図１３に示すように、ＳｉＮ膜を厚さ５０ｎｍ全面堆積した後フォトリソグラフィ工程を用いてｐチャネルトランジスタ形成領域上のみにＳｉＮ膜４０９を残置するようにエッチングをする。
【０１２７】
次に、ＳｉＨ４とＰＨ３とＨＣｌの混合ガス中６００℃で気相成長することにより、リンが１×１０２０ｃｍ―３含有したＳｉソース半導体層及びドレイン半導体層（第１導電型の第２の半導体層）４１０を選択的に半導体基板の露出している部分（ｎチャネルトランジスタ形成領域）にのみ厚さ２０ｎｍ堆積する。
【０１２８】
次に、同一真空中でＧｅＨ４、ＳｉＨ４、ＰＨ３、ＨＣｌの混合ガス中６００℃で気相成長することにより、リンが１×１０２０ｃｍ―３含有したＳｉＧｅソース半導体層及びドレイン半導体層（第２の半導体層とは異なる組成からなる第１導電型の第３の半導体層）４１１を厚さ５０ｎｍソース半導体層及びドレイン半導体層４１０上に選択的に堆積する。この際ゲート電極４０５上はＳｉＯ２膜４０７が存在するので、Ｓｉ層やＳｉＧｅ層が堆積されることがなく多結晶ＳｉＧｅゲート電極４０５とＳｉソース半導体層及びドレイン半導体層４１０の表面高さはほぼ一致する。
【０１２９】
また、堆積温度を６００℃以上にすることで堆積されるＳｉ或いはＳｉＧｅは単結晶である。そのためにソース半導体層及びドレイン半導体層４１０のゲート側壁４０８に対向する面は｛１１１｝或いは｛３１１｝面となりファセットを形成する。このファセットの面方位は形成条件に依存するが、ソース半導体層及びドレイン半導体層４１０の側面と半導体基板との界面とのなす角が鋭角となるように制御する。この後熱リン酸或いはドライエッチング法によりｐチャネルトランジスタ形成領域上のＳｉＮ膜４０９を除去する。
【０１３０】
次に、図１４に示すように、ＳｉＮ膜を厚さ５０ｎｍ全面堆積した後フォトリソグラフィ工程を用いてｎチャネルトランジスタ形成領域上のみにＳｉＮ膜４１２を残置するようにエッチングをする。
【０１３１】
次に、ＳｉＨ４とＢ２Ｈ６とＨＣｌの混合ガス中６００℃で気相成長することにより、Ｂ（ボロン）が１×１０２０ｃｍ―３含有したＳｉソース半導体層及びドレイン半導体層（第２導電型の第２の半導体層）４１３を選択的に基板の露出している部分（ｐチャネルトランジスタ形成領域）にのみ厚さ２０ｎｍ堆積する。
【０１３２】
次に、同一真空中でＧｅＨ４、ＳｉＨ４、Ｂ２Ｈ６、ＨＣｌの混合ガス中６００℃で気相成長することにより、Ｂ（ボロン）が１×１０２０ｃｍ―３含有したＳｉＧｅソース半導体層及びドレイン半導体層（第２の半導体層とは異なる組成からなる第２導電型の第３の半導体層）４１４を厚さ５０ｎｍ堆積する。この際ゲート電極４０６上はＳｉＯ２膜４０７が存在するので、Ｓｉ層やＳｉＧｅ層が堆積することがなく多結晶ＳｉＧｅゲート電極４０６とＳｉソース半導体層及びドレイン半導体層４１３の表面高さはほぼ一致する。
【０１３３】
また、堆積温度を６００℃以上にすることで堆積されるＳｉ或いはＳｉＧｅは単結晶である。そのためにソース半導体層及びドレイン半導体層４１３のゲート側壁に接する部分は｛１１１｝或いは｛３１１｝面となりファセットを形成する。このファセットの面方位は形成条件に依存するが、ソース半導体層及びドレイン半導体層４１３の側面と半導体基板との界面のなす角が鋭角となるように制御する。この後熱リン酸或いはドライエッチング法によりｎチャネルトランジスタ形成領域上のＳｉＮ膜４１２を除去する。
【０１３４】
次に、図１５に示すように、６００℃、Ａｒ（アルゴン）雰囲気中６０分の熱処理を行うことによりｎ型Ｓｉソース半導体層及びドレイン半導体層４１０を介してリンを、またｐ型ソース半導体層及びドレイン半導体層４１３を介してＢ（ボロン）をそれぞれ半導体基板中に拡散させることによって、それぞれｎ型ソース領域及びドレイン領域４１５、ｐ型ソース領域及びドレイン領域４１６を形成する。このソース領域及びドレイン領域４１５、４１６の深さは半導体基板中約１０ｎｍ〜２０ｎｍと非常に浅いためにトランジスタの短チャネル効果を十分抑制できる。
【０１３５】
次に、図１６に示すように、全面にＳｉＯ２膜（第２の絶縁膜）４１７を厚さ１００ｎｍ堆積する。
【０１３６】
次に、ＣＭＰ工程を用いてｎチャネルトランジスタ形成領域及びｐチャネルトランジスタ形成領域ともに、ゲート電極（第１の半導体層）４０５、４０６とソース半導体層及びドレイン半導体層（第３の半導体層）４１１、４１４の上面が現れるまでＳｉＯ２膜４１７を除去する。
【０１３７】
次に、図１７に示すように、フォトリソグラフィ工程によりｎチャネルトランジスタ形成領域上にのみレジスト（図示せず）を残置した後、ＲＩＥ工程によりソース半導体層及びドレイン半導体層（第３の半導体層）４１４の一部及びＳｉＧｅゲート電極（第１の半導体層）４０６を削り込む。この場合ＣＦ４とＡｒ（アルゴン）の混合ガスを適当な条件で用いることによりＳｉＧｅをＳｉに対し選択的に除去することができるため、ソース半導体層及びドレイン半導体層４１１とソース半導体層及びドレイン半導体層４１０界面でエッチングストップが容易にできる。その後レジストを除去して、エッチングしたところのみが凹形状として残るようにする。
【０１３８】
次に、図１８に示すように、ソース電極、ドレイン電極、ゲート電極として金属或いはシリサイド、特にｐ型Ｓｉに対しショットキー障壁（Schottky Barrier Height:SBH）が低い材料例えばＰｔ（白金）、ＰｔＳｉ、Ｐｄ（パラディウム）を全面堆積する。この堆積はＣＶＤ、スパッタ或いはその他の一般的な全面堆積法いずれをも用いることができる。
【０１３９】
次に、ＣＭＰによりＳｉＯ２膜４１７が検知されるまで全面エッチングする。こうすることによりソース半導体層及びドレイン半導体層４１３上に形成された凹部にソース電極及びドレイン電極４１８を形成することができる。また、このとき同時にゲート絶縁膜４０４上に形成された凹部にゲート電極４１８を形成することができる。
【０１４０】
図１９に示すように、フォトリソグラフィ工程によりｐチャネルトランジスタ形成領域上にのみレジスト（図示せず）を残置した後、ＲＩＥ工程によりソース半導体層及びドレイン半導体層（第３の半導体層）４１１の一部及びゲート電極（第１の半導体層）４０７のＳｉＧｅを削り込む。この場合ＣＦ４とＡｒ（アルゴン）の混合ガスを適当な条件で用いることによりＳｉＧｅをＳｉに対して選択的に除去することができるため、ソース半導体層及びドレイン半導体層４１１とソース半導体層及びドレイン半導体層４１０の界面でエッチングストップが容易にできる。その後レジストを除去して、エッチングしたところのみが凹形状として残るようにする。その後レジストを除去して、エッチングしたところのみが凹形状として残るようにする。
【０１４１】
次に、ｎ型Ｓｉに対してショットキー障壁（Schottky Barrier Height:SBH）が低い材料例えばＥｒＳｉ２を全面堆積する。この堆積はＣＶＤ、スパッタ或いはその他の一般的な全面堆積法いずれをも用いることができる。さらにＣＭＰによりＳｉＯ２膜が検知されるまで全面エッチングすることにより形成した凹部すなわちゲート絶縁膜２０４上にゲート電極４１９及びソース半導体層及びドレイン半導体層（第２の半導体層）４１０上にソース電極及びドレイン電極（金属或いはシリサイド）４１９を形成する。
【０１４２】
次に、ＳｉＯ２膜（図示せず）を全面堆積しコンタクト孔（図示せず）をあけ配線（図示せず）を施すという通常の工程をとることによりＬＳＩを形成する。
【０１４３】
本実施例では、ゲート絶縁膜４１０の例として高誘電体のＴｉＯ２を用いたが、これに限定されることは無くＴａ２Ｏ５、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＺｒＯ２、（Ｂａ，Ｓｒ）ＴｉＯ３膜等を用いることができる。
【０１４４】
また、ＴｉＯ２をＭＯＣＶＤ法により形成しているが、スパッタ法を用いてもよい。
【０１４５】
また、ＴｉＯ２ゲート絶縁膜４１０を堆積する際に、堆積装置の窓を通してウエハ全面に波長３００ｎｍの近紫外光が照射されるように２００Ｗ（ワット）のＸｅ（キセノン）ランプを動作させてもよい。ランプは堆積ガスを流す前から動作させ、堆積が終了するまで照射し続ける。こうすることにより有機ソースガスからのＣ（カーボン）やＨ（プロトン）の混入を排除することができ、組成が完全にＴｉＯ２となる膜を堆積することができる。
【０１４６】
また、ＭＯＣＶＤ堆積の原材料ガスは上の組み合わせに限られることは無く、ＴＥＴ（Ethyltitanate）(Ti(OC2H5)4)やＴＴＩＰ（Titanium-tetrakis-isopropoxide）と酸素の混合ガスを用いてもよい。また、ＴＴＩＰの場合には酸素を混合しなくても、ＴｉＯ２を形成することが可能である。また有機ソースではなくＴｉＣｌ４のような無機ソースで堆積してもよい。ただしこの場合には反応温度を少し高く、例えば６００℃程度に設定することが望ましい。
【０１４７】
また、ゲートの絶縁膜４０４は上記のような高誘電体膜である必要は必ずしもなく、ＳｉＯ２やＳｉＮを用いてもよい。
【０１４８】
また、ゲート絶縁膜は４０４として形成したものをそのまま使用しなくてもよい。例えば図１７でゲート部の多結晶ＳｉＧｅ４０６を除去した後に一旦絶縁膜４０４を除去してあらたに別の材料（ＳｉＯ２、ＳｉＮ、高誘電体膜、強誘電体膜）を堆積しゲート絶縁膜として使用してもよい。
【０１４９】
また、このときもちろんゲート絶縁膜４０４の一部を残してもよい。例えば図１７の工程でＳｉＧｅを削った後ＴｉＯ２膜４０４上を充分清浄にするために、この厚さをあらかじめ４０ｎｍにしておいてこの工程で２０ｎｍまで削り込んでもよい。
【０１５０】
また、ゲート絶縁膜とゲート電極材料の間の反応を防止する為の層として例えばＴｉＯ２ゲート絶縁膜４０４の上にＴｉＮ層を設置してもよい。
【０１５１】
また、この図１７のエッチングは必ずしもゲート部の多結晶ＳｉＧｅ４０７をすべて除去する必要はない。この際には図１１に示すように、ゲート電極は金属３０１、３０３と多結晶ＳｉＧｅ３０２、３０４との積層構造となり、ゲート電極は金属による低抵抗化を享受しつつ、ｎ型ＳｉＧｅ及びｐ型ＳｉＧｅによるｎチャネルトランジスタ及びｐチャネルトランジスタの表面チャネル化を行うことが可能である。もちろんこの場合でもｎ、ｐに設置される金属は別々に仕事関数を設定できるので多結晶ＳｉＧｅ３０２、３０４と金属３０１、３０３間のコンタクト抵抗も極小にできる。
【０１５２】
一方、図１７のエッチングで多結晶ＳｉＧｅ４０６をすべて除去する場合には、別々の不純物を含む多結晶ＳｉＧｅ４０５、４０６は１種類の不純物（例えばリン拡散多結晶ＳｉＧｅ）或いは不純物を含まなくてもよい。ただし、この際には図１７のエッチングで不純物含有ＳｉＧｅと同じレートに制御することが難しくなるため、同じ不純物を含有する方が望ましい。
【０１５３】
また、ＳＥＧ工程で堆積される単結晶ＳｉＧｅ４１１、４１４はＣＶＤ中にドープされることに限定されない。例えば図１３の工程においてｎチャネルトランジスタ形成領域及びｐチャネルトランジスタ形成領域のＳｉ露出部分にあらかじめ不純物を含まない単結晶Ｓｉを選択的に堆積し、次に不純物を含まない単結晶ＳｉＧｅを選択的に堆積し、後にイオン注入により含有不純物を作り分けてもよい。このイオン注入は単結晶ＳｉＧｅ形成直後に行ってもよいし図１６の絶縁膜４１７のＣＭＰの後に行ってもよい。ただしイオン注入による点欠陥の存在が後の不純物拡散制御を難しくする関係上ｐｎ接合を基板内１０ｎｍ〜２０ｎｍと精密に制御できない。したがってＣＶＤ同時ドープ法の方がこの場合には望ましい。もちろん、ＣＶＤによるドープ法において不純物量はＳｉの厚さ方向に一様でなくとも良い。例えばＳｉ基板に近い側は濃度が高く、遠いところでは濃度が低いといったバリエーションが考えられる。
【０１５４】
また、単結晶Ｓｉの堆積するまえにイオン注入を行いあらかじめｎチャネルトランジスタ及びｐチャネルトランジスタのｐｎ接合を形成しておいてもよい。
【０１５５】
また、単結晶Ｓｉの選択堆積に際して、その選択性を高いものに保持するために、例えばＣＶＤ装置内でのＨ２アニール或いは真空アニールを８００℃前後の温度で行うことが望ましい。このことにより露出Ｓｉの表面上の自然酸化膜を除去でき、Ｓｉ上に確実に結晶性の良いＳｉが形成できる。
【０１５６】
また、堆積単結晶Ｓｉの結晶性は、図１７でのエッチングの再現性を左右するのみならず、金属とのコンタクト抵抗の再現性という形で素子の特性に効いてくる。
【０１５７】
また、ソース電極及びドレイン電極或いはゲート電極を低抵抗化するために、金属材料４１８、４１９はｎチャネルトランジスタとｐチャネルトランジスタとで別々のものを用いていたが、一種類のものを用いることももちろん可能である。この場合、金属埋め込みのための凹部をｎチャネルトランジスタ及びｐチャネルトランジスタ別々に形成する必要が無いので工程短縮化に効果がある。この場合金属或いはシリサイドとしてはｎ型Ｓｉ、ｐ型ＳｉとのＳＢＨがほとんど同じ物を用いることが望ましい。
【０１５８】
また、金属層４１８、４１９は１層である必要はない。例えばｎ型Ｓｉ、ｐ型ＳｉとそれぞれＳＢＨの低い材料を配置した後、抵抗率の低い材料例えばＡｌ（アルミニウム）やＷ（タングステン）や貴金属をその上に設置してソース電極及びドレイン電極或いはゲート電極を低抵抗化できる。
【０１５９】
また、Ｓｉと直接接する金属シリサイドの形成にあたってはサリサイド工程を用いてもよいがサリサイド工程を行うとその下のｐｎ接合までに、ある厚さのＳｉ層が必要になってくる関係上、シリサイドは非常に薄く形成するなどの施策によりこのＳｉ層の厚さを極力薄くすることが、ゲート電極とソース電極及びドレイン電極間の寄生容量の上昇を押さえ、素子の高速化を実現するために有効である。
【０１６０】
また、図１７で示されているＳｉＧｅのエッチングはＲＩＥに限るものではなく、等方性の例えばＣＦ４を含有するプラズマエッチングでもよいし、フッ硝酸のような液を使ったものでもよい。
【０１６１】
また、異方性エッチングと等方性エッチングを使用した場合では最終的な金属とソース電極及びドレイン電極部のコンタクト面の形状は図１及び図２に示されるように異なる。
【０１６２】
また、ｎチャネルトランジスタ及びｐチャネルトランジスタを作り分けるために、それぞれの領域をマスクして形成したが、これらを作りわけしなくてもよいし、また作りわけをｎチャネルトランジスタからやるか、ｐチャネルトランジスタの方からやるかはどちらでもよい。
【０１６３】
また、ｐ型Ｓｉに対しＳＢＨが低い材料はＰｔ（白金）やＰｄ（パラディウム）に限定されるものではなく、Ｉｒ（イリジウム）やＮｉ（ニッケル）或いはそのシリサイド等を用いることも可能である。
【０１６４】
また、ｎ型Ｓｉに対しＳＢＨが低い材料はＥｒＳｉ２に限定されるものではなく、Ｈｆ（ハフニウム）やＴａ（タンタル）、Ｓｃ（スカンジウム）或いはそのシリサイド等を用いることが可能である。
【０１６５】
また、ソース領域及びドレイン領域上の２層の半導体層を下がＳｉ、上がＳｉＧｅとして形成していたが、これが逆で下がＳｉＧｅ、上がＳｉにしてもよい。この際には図１７に相当するＳｉＧｅの選択エッチングはＳｉのＳｉＧｅに対する選択エッチングとなることに注意が必要である。この際にはエッチング溶液もかえる必要があり、例えば１０ｗｔ％のアンモニア水等を用いることによりＳｉがＳｉＧｅに対し選択性よくエッチングできる。この際には図１２のゲート材料としてＳｉＧｅではなくＳｉを用いた方がよい。この場合には金属４１８、４１９と接するのがＳｉではなくＳｉＧｅになるため特にｐチャネルトランジスタにおいて、より低いコンタクト抵抗が期待できる。
【０１６６】
また、ＳｉＧｅの濃度は１：１としたが、この濃度比に限定されるものではない。ただしＳｉ上の単結晶成長においては格子定数の違いから歪みが入り、それが大きすぎると欠陥が入ることが指摘されているのでＧｅの濃度はエッチングの選択比が十分確保できるくらいの低い濃度に押さえておくことが望ましい。
【０１６７】
また、第２の半導体としてＳｉＧｅを用いたが、これに限定されるものではなくＳｉＣ等を用いることも可能である。またその他にもＳｉ上にＳＥＧ並みに非常に選択性良く堆積できる材料であり、Ｓｉに対し選択比良くエッチングできる材料であればよい。
【０１６８】
次に、図２０から図２５を用いて、本発明の別の半導体装置の製造方法を説明する。
【０１６９】
先ず、図２０に示すように、半導体基板の主面上に素子分離領域５０３、ゲート絶縁膜（第１の絶縁膜）５０４、Ｓｉ膜（第１の半導体層）５０５、５０６、ゲート側壁５０８、ＳｉＯ２絶縁膜５０７、Ｓｉソース半導体層及びドレイン半導体層（第１及び第２の導電型の第２の半導体層）５０９、５１０を形成し、浅いｎ＋、ｐ＋拡散層５１１、５１２を形成するところまでは図３から図６までに説明した半導体装置の製造方法と同様である。
【０１７０】
次に、図２１に示すように、全面にＳｉＯ２膜（第２の絶縁膜）５１３を厚さ１００ｎｍ堆積する。
【０１７１】
次に、ＣＭＰ工程を用いてｎチャネルトランジスタ形成領域及びｐチャネルトランジスタ形成領域ともにゲート電極（第１の半導体層）５０５、５０６とソース半導体層及びドレイン半導体層（第２の半導体層）５０９、５１０の上面が現れるまでＳｉＯ２膜（第２の絶縁膜）５１３を除去する。
【０１７２】
次に、図２２に示すように、表面からの熱処理によりゲート電極部はＴｉＯ２膜５０４に届くまで、つまりＳｉ膜５０５、５０６を５０ｎｍ酸化し、同時にＳｉソース半導体及びドレイン半導体（第２の半導体層）５０９、５１０の一部が残るように酸化してＳｉＯ２膜５１４を形成する。この際ソース半導体層及びドレイン半導体層５０９、５１０は半導体基板界面から厚さ２０ｎｍ残るように表面が酸化されることになる。このときリンとＢ（ボロン）がドープされたＳｉの酸化速度が同じ条件を用いることが望ましい。この時酸化は不純物が含有されたＳｉソース半導体層及びドレイン半導体層５０９、５１０の表面から等方的に進行するので、ソース半導体層及びドレイン半導体層５０９、５１０は凹部を形成する。
【０１７３】
次に図２３に示すように、フォトリソグラフィ工程によりｎチャネルトランジスタ形成領域上にのみレジスト（図示せず）を残置した後、希ＨＦ（フッ酸）を含む溶液によりｐチャネルトランジスタ形成領域のソース半導体層及びドレイン半導体層５１０及びゲート絶縁膜５０４上のＳｉＯ２膜５１４を除去する。この際ＣＶＤで形成したＳｉＯ２膜５１３は不純物を包含しないのに対し、ＳｉＯ２膜５１４は多量にＢ（ボロン）を含有しているために希ＨＦ溶液によるエッチング速度が速く、図２３のようにＳｉＯ２膜５１４がエッチングされ、ＳｉＯ２膜５１３はほとんど削れない。
【０１７４】
次に、ソース電極、ドレイン電極、ゲート電極として金属或いはシリサイド、特にｐ型Ｓｉに対しショットキー障壁（Schottky Barrier Height:SBH）が低い材料例えばＰｔ（白金）、ＰｔＳｉ、Ｐｄ（パラディウム）を全面堆積する。この堆積はＣＶＤ、スパッタ或いはその他の一般的な全面堆積法いずれをも用いることができる。
【０１７５】
次に、図２４に示すように、ＣＭＰによりＳｉＯ２膜５１３が検知されるまで全面エッチングする。こうすることによりソース半導体層及びドレイン半導体層５１０上に形成された凹部にソース電極及びドレイン電極５１５を形成することができる。同時にゲート絶縁膜５０４上に形成された凹部にゲート電極５１５を形成することができる。
【０１７６】
次に、図２５に示すように、フォトリソグラフィ工程によりｐチャネルトランジスタ形成領域上にのみレジスト（図示せず）を残置した後、希ＨＦを含む溶液によりｎチャネルトランジスタ形成領域のソース半導体層及びドレイン半導体層５１４及びゲート部のＳｉＯ２膜５１４を除去する。この際ＣＶＤで形成したＳｉＯ２膜５１３は不純物を包含しないのに対し、ＳｉＯ２膜５１４は多量にリンを含有しているために希ＨＦ溶液によるエッチング速度が速く、ＳｉＯ２膜５１４がエッチングされ、ＳｉＯ２膜５１３はほとんど削れない。
【０１７７】
次に、ソース電極、ドレイン電極、ゲート電極として金属或いはシリサイド、特にｎ型Ｓｉに対しショットキー障壁（Schottky Barrier Height:SBH）が低い材料例えばＥｒＳｉ２を全面堆積する。この堆積はＣＶＤ、スパッタ或いはその他の一般的な全面堆積法いずれをも用いることができる。
【０１７８】
次に、ＣＭＰによりＳｉＯ２膜５１３が検知されるまで全面エッチングする。こうすることによりソース半導体層及びドレイン半導体層５０９上に形成された凹部にソース電極及びドレイン電極２１７を形成することができる。また、同時にゲート絶縁膜５０４上に形成された凹部にゲート電極５１４を形成することができる。
【０１７９】
次に、ＳｉＯ２膜（図示せず）を全面堆積しコンタクト孔（図示せず）をあけ配線（図示せず）を施すという通常の工程をとることによりＬＳＩを形成する。
【０１８０】
この半導体装置の製造方法では、ゲート絶縁膜５０４の例として高誘電体のＴｉＯ２を用いたが、これに限定されることは無く、Ｔａ２Ｏ５、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＺｒＯ２、（Ｂａ，Ｓｒ）ＴｉＯ３膜等を用いることができる。
【０１８１】
また、ＴｉＯ２をＭＯＣＶＤ法により形成しているが、スパッタ法を用いてもよい。
【０１８２】
また、ＴｉＯ２膜を堆積する際に堆積装置の窓を通してウエハ全面に波長３００ｎｍの近紫外光が照射されるように２００Ｗ（ワット）のＸｅ（キセノン）ランプを動作させてもよい。ランプは堆積ガスを流す前から動作させ、堆積が終了するまで照射し続ける。こうすることにより有機ソースガスからのＣやＨの混入を排除することができ、組成が完全にＴｉＯ２となる膜を堆積することができる。
【０１８３】
また、ＭＯＣＶＤ堆積の原材料ガスは上の組み合わせに限られることは無く、ＴＥＴ（Ethyltitanate）(Ti(OC2H5)4)やＴＴＩＰ（Titanium-tetrakis-isopropoxide）と酸素の混合ガスを用いてもよい。またＴＴＩＰの場合には酸素を混合しなくても、ＴｉＯ２を形成することが可能である。また有機ソースではなくＴｉＣｌ４のような無機ソースからの堆積してもよい。ただしこの場合には反応温度を少し高く、例えば６００℃程度に設定することが望ましい。
【０１８４】
また、ゲート絶縁膜は上記のような高誘電体膜である必要は必ずしもなく、ＳｉＯ２やＳｉＮを用いてもよい。
【０１８５】
また、図２２で必ずしもゲート部の多結晶Ｓｉをすべて酸化する必要はない。多結晶Ｓｉを一部残すと図１１のようにゲート電極は金属と多結晶半導体層の積層構造となり、ゲート電極は金属による低抵抗化を享受しつつ、ｎ型Ｓｉ及びｐ型Ｓｉによるｎチャネルトランジスタ及びｐチャネルトランジスタの表面チャネル化を行うことが可能である。もちろんこの場合でもｎ、ｐに設置される金属は別々に仕事関数を設定できるので多結晶Ｓｉと金属間のコンタクト抵抗も極小にすることが可能である。
【０１８６】
また、図２２の熱酸化工程でゲート部の多結晶Ｓｉをすべて酸化する場合には別々の不純物を含む多結晶Ｓｉ５０５、５０６は１種類の不純物（例えばリン拡散多結晶Ｓｉ）或いは不純物を含まなくてもよい。ただし、この際には図２２の酸化で不純物含有Ｓｉと同じレートに制御することが難しくなるため、同じ不純物を含有する方が望ましい。
【０１８７】
また、ＳＥＧ工程で堆積される単結晶Ｓｉ層５０６、５０５はＣＶＤ中にドープされることに限定されない。例えばｎチャネルトランジスタ及びｐチャネルトランジスタのＳｉ露出部分にあらかじめ不純物を含まない単結晶Ｓｉを選択的に堆積し、後にイオン注入により含有不純物を作り分けてもよい。このイオン注入は単結晶Ｓｉ形成直後に行ってもよいし図２１の絶縁膜５１３のＣＭＰの後に行ってもよい。ただしイオン注入による点欠陥の存在が後の不純物拡散制御を難しくする関係上ｐｎ接合を基板内１０ｎｍ〜２０ｎｍと精密に制御できない。したがってＣＶＤ同時ドープ法の方が望ましい。もちろん、ＣＶＤによるドープ法においては不純物量はＳｉの厚さ方向に一様でなくとも良い。例えばＳｉ基板に近い側は濃度が高く、遠いところでは濃度が低いといったバリエーションが考えられる。
【０１８８】
また、単結晶Ｓｉを堆積するまえにイオン注入を行いあらかじめｎチャネルトランジスタ及びｐチャネルトランジスタのｐｎ接合を形成しておいてもよい。
【０１８９】
また、単結晶Ｓｉの選択堆積に際して、その選択性を高いものに保持するために、例えばＣＶＤ装置内でのＨ２アニール或いは真空アニールを８００℃前後の温度で行うことが望ましい。このことにより露出Ｓｉの表面上の自然酸化膜を除去でき、Ｓｉ上に確実に結晶性の良いＳｉが形成できる。堆積単結晶Ｓｉの結晶性は後の金属とのコンタクト抵抗の再現性という形で素子の特性に効いてくる。
【０１９０】
また、ソース電極及びドレイン電極、ゲート電極の低抵抗化のための金属材料５１６、５１５は一種類のものを用いてもよい。この場合、金属埋め込みのための凹部をｎ、ｐ別々に形成する必要が無いので工程短縮化に効果がある。この場合金属或いはシリサイドとしてはｎ型Ｓｉ、ｐ型ＳｉとのＳＢＨがほとんど同じものを用いることが望ましい。
【０１９１】
また、金属層５１６、５１５は１層である必要はない。例えばｎ型Ｓｉとｐ型ＳｉとそれぞれＳＢＨの低い材料を配置した後、抵抗率の低い材料例えばＡｌやＷや貴金属をその上に設置してソース電極及びドレイン電極、ゲート電極の低抵抗化を行うことも可能である。
【０１９２】
また、Ｓｉと直接接する金属シリサイドの形成にあたってはサリサイドを行うとその下のｐｎ接合までに、ある厚さのＳｉ層が必要になってくる関係上、シリサイドは非常に薄く形成するなどの施策によりこのＳＩ層の厚さを極力薄くすることが、ゲート電極とソース電極及びドレイン電極間の寄生容量の上昇を押さえ、素子の高速化を実現するために有効である。
【０１９３】
また、図２２で示されている酸化工程は乾燥酸素によるものに限るものではなく、水蒸気酸化、ラジカル酸素を用いたもの、希釈酸素を用いたもの、ＨＣｌ（塩酸）等のガスを混合した酸化雰囲気等いずれの方法を用いることができる。
【０１９４】
また、この酸化工程も１度で所望の厚さすべてを酸化してしまう必要も無く、酸化→エッチング→酸化→エッチングを複数回繰り返してもよい。
【０１９５】
また、酸化膜のエッチングも実施例では湿式のものを記したがプラズマエッチング等の乾燥系の方法を用いてもよい。
【０１９６】
また、図２０においては堆積半導体５０９、５１０は一層で形成されているが、Ｓｉとは異なる半導体膜（第３の半導体膜）として、例えばＳｉＣを用いて多層にし、酸化速度の違いによりＳｉＣ部を全て酸化して、除去する等の方法により残膜Ｓｉの厚さの制御性を上げることも可能である。
【０１９７】
また、ｎチャネルトランジスタ及びｐチャネルトランジスタの作り分けるために、それぞれの領域をマスクして形成したが、これらを作り分けしなくてもよいし、また作りわけをｎチャネルトランジスタからやるか、ｐチャネルトランジスタからやるかはどちらでもよい。
【０１９８】
また、ｐ型Ｓｉに対しＳＢＨが低い材料はＰｔ（白金）やＰｄ（パラディウム）に限定されるものではなく、Ｉｒ（イリジウム）やＮｉ（ニッケル）或いはそのシリサイド等を用いることも可能である。
【０１９９】
また、ｎ型Ｓｉに対しＳＢＨが低い材料はＥｒＳｉ２に限定されるものではなく、Ｈｆ（ハフニウム）やＴａ（タンタル）、Ｓｃ（スカンジウム）或いはそのシリサイド等を用いることが可能である。
【０２００】
また、図２５に示す電界効果トランジスタはソース領域及びドレイン領域５１１、５１２上の構造に着目するとソース半導体層及びドレイン半導体層５０９、５１０は半導体基板に対して鋭角をもって接しているためにソース電極及びドレイン電極とゲート電極間の寄生容量は極力大きくならないように形成できている。
【０２０１】
また、ソース半導体層及びドレイン半導体層の上面は凹部が形成されており、これにソース電極及びドレイン電極が埋め込まれているために接触面を大きくでき、コンタクト抵抗を低減できる構造になっている。もちろん短チャネル効果が起こらないような浅い接合を形成されており、このｐｎ接合は金属の堆積によりリーク特性が悪くならない。
【０２０２】
またＣＭＯＳ構造を考えた場合ｐチャネルトランジスタ及びｎチャネルトランジスタで金属材として別の材料を用いることを容易にしている特徴を有し、そのため両トランジスタの寄生抵抗を同時に非常に低くすることができる。
【０２０３】
さらに同時にゲート電極材料もｎチャネルトランジスタの場合にはＳｉの伝導帯端Ｅｃのレベルに仕事関数が近い材料を実現しながら、ｐチャネルトランジスタの場合にはＳｉの価電子帯端Ｅｖのレベルに仕事関数が近い材料を設置することを実現できるために金属ゲート構造でありながら両トランジスタを表面にチャネルが形成される素子に設計することが可能で、短チャネル効果抑制には非常に好ましい構造、プロセスとなっている。
【０２０４】
次に、図２８から図３０を用いて、本発明の別の半導体装置の製造方法を説明する。
【０２０５】
先ず、図２８に示すように、半導体基板の種面上に素子分離領域７０１を形成するために、Ｓｉ基板１にＳＴＩ（Shallow Trench Isolation）用の溝を深さ約０．４μｍ掘った後、ＳｉＯ２をＣＶＤ法により全面に堆積し、ＣＭＰ（Ｃｈｅｍo-Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）により全面を平坦化する。
【０２０６】
次に、フォトリソグラフィ工程によりｐチャネルトランジスタ形成領域、ｎチャネルトランジスタ形成領域をそれぞれマスクした後にイオン注入を行いｎ型ウエル７０３、ｐ型ウエル７０２をそれぞれ形成する。
【０２０７】
次に、トランジスタのしきい値調節のためにそれぞれのチャネル部にイオン注入を行う。
【０２０８】
次に、Ｓｉ基板（半導体基板）上に、ゲート絶縁膜（第１の絶縁膜）７０４となるＴｉＯ２膜７０４をＴＰＴ（tetra-iso-propyltitanate）（Ｔｉ（ＯＣ３Ｈ７）４）と酸素の混合ガスの３８０℃で反応させ全面に厚さ２０ｎｍ堆積する。
【０２０９】
次に、ゲート絶縁膜７０４上に多結晶Ｓｉ（第１の半導体層）を厚さ５０ｎｍ全面に堆積する。堆積方法はＣＶＤ、スパッタ等いずれの方法をとってもよい。
【０２１０】
次に、フォトリソグラフィ工程によりｐチャネル形成領域とｎチャネル形成領域をそれぞれマスクした後にＰ（リン）、Ｂ（ボロン）のイオン注入を１×１０１５ｃｍ―２程度行う。
【０２１１】
次に、ＳｉＯ２膜を厚さ２０ｎｍ全面に堆積する。堆積方法はＣＶＤやスパッタ等いずれの方法をとってもよい。次に、多結晶Ｓｉ中の不純物は、アニール（８００℃ Ｎ２中 ３０分）を行うことにより活性化され、ｎチャネル形成領域はｎ＋型Ｓｉゲート電極７０５、ｐチャネル形成領域はｐ＋型Ｓｉゲート電極７０６になる。
【０２１２】
次に、反応性イオンエッチング（ＲＩＥ）をもちいてゲート絶縁膜（第１の絶縁膜）７０４、多結晶Ｓｉゲート電極７０５、７０６及びＳｉＯ２膜７０７をゲート形状に加工する。この際、ゲート長の方向は＜１１０＞方向ではなく、＜１００＞方向になるように加工する。
【０２１３】
次に、全面にＣＶＤ法によりＳｉＯ２膜を厚さ１０ｎｍ堆積させた後、ＲＩＥ工程により、ゲート電極（第１の半導体層）７０５、７０６の側面にゲート側壁７０８を形成する。このゲート側壁７０８の厚さはゲート電極の側面から約１０ｎｍである。
次に、図２９に示すように、ＳｉＮ膜を厚さ５０ｎｍ全面堆積した後フォトリソグラフィ工程を用いてｐチャネルトランジスタ形成領域上のみにＳｉＮ膜７０９を残置するようにエッチングをする。
【０２１４】
次に、ＳｉＨ４とＰＨ３とＨＣｌの混合ガス中６００℃で気相成長することにより、リンが１×１０２０ｃｍ―３含有したＳｉソース半導体層及びドレイン半導体層（第１導電型の第２の半導体層）７１０を選択的に半導体基板の露出している部分（ｎ型トランジスタ形成領域）にのみ厚さ７０ｎｍ堆積する。この際ゲート電極７０５上はＳｉＯ２膜７０７が存在することにより堆積されることがないので多結晶Ｓｉゲート電極７０５とシリコンソース半導体層及びドレイン半導体層７１０の表面高さはほぼ一致する。
【０２１５】
また、温度を６００℃以上にすることで堆積されるＳｉは単結晶である。そのためにゲート側壁に接する部分は｛１１０｝となりファセットを形成する。しかしこの場合にはシリコンの成長が｛１１１｝面にファセットが形成される場合に比べ成長が早いので、ゲート側壁７０８やＳＴＩ７０１上にもシリコンが成長する。従ってソース半導体層及びドレイン半導体層７１０のゲート電極７０５に対向する側面は、半導体基板表面から僅かな膜厚ではゲート側壁７０８に接触しており、そこから半導体基板表面に対して鋭角になっている。
【０２１６】
この後熱リン酸或いはドライエッチング法によりｐチャネル形成領域上のＳｉＮ膜７０９を除去する。
【０２１７】
次に、図３０に示すように、ＳｉＮ膜を膜厚５０ｎｍ全面堆積した後、フォトリソグラフィ工程を用いて、ｎチャネルトランジスタ形成領域上のみにＳｉＮ膜７１１を残置するようにエッチングをする。
【０２１８】
次に、ＳｉＨ４とＢ２Ｈ６とＨＣｌの混合ガス中６００℃でＢ（ボロン）が１×１０２０ｃｍ―３含有したＳｉソース半導体層及びドレイン半導体層（第２導電型の第２の半導体層）７１２を選択的に半導体基板の露出している部分（ｐチャネルトランジスタ形成領域）にのみ厚さ７０ｎｍ堆積する。この際ゲート電極７０６上はＳｉＯ２膜７０７が存在するので、Ｓｉ層が堆積されることがなく多結晶Ｓｉゲート電極７０６とＳｉソース半導体層及びドレイン半導体層７１２の表面高さはほぼ一致する。
【０２１９】
また、堆積温度を６００℃以上にすることで堆積されるＳｉソース半導体層及びドレイン半導体層７１２は単結晶である。そのためにソース半導体層及びドレイン半導体層７１２のゲート側壁に接する部分は｛１１０｝となりファセットを形成する。しかしこの場合にはシリコンの成長が｛１１１｝面にファセットが形成される場合に比べ成長が早いので、ゲート側壁７０８やＳＴＩ７０１上にもＳｉが成長する。従ってソース半導体層及びドレイン半導体層７１２のゲート電極７０５に対向する側面は、半導体基板表面から僅かな膜厚ではゲート側壁７０８に接触しており、そこから半導体基板表面に対して鋭角になっている。
【０２２０】
この後、熱リン酸或いはドライエッチング法によりｐチャネル形成領域上のＳｉＮ膜７０９を除去する。
【０２２１】
その後の工程は図６から図１０で説明したものと同様である。
【０２２２】
【発明の効果】
以上述べたように、本発明の半導体装置は、ソース半導体層及びドレイン半導体層は、半導体基板に対して鋭角に接しているために寄生容量は極力大きくならないように設計できる。また、ソース半導体層及びドレイン半導体層の上部に凹部が形成され、これにソース電極及びドレイン電極が埋め込まれているために接触面を大きくでき、コンタクト抵抗を低減できる。
【０２２３】
また、本発明の半導体装置の製造方法は、ソース電極、ドレイン電極及びゲート電極を金属の選択成長を用いず、全面堆積後、エッチバックすることによって形成しているのでソース電極及びドレイン電極間のショートがなくなり、歩留まりの向上を図ることができる。
【図面の簡単な説明】
【図１】 本発明の半導体装置の断面図。
【図２】 本発明の半導体装置の断面図。
【図３】 本発明の半導体装置の製造方法を説明する断面図。
【図４】 本発明の半導体装置の製造方法を説明する断面図。
【図５】 本発明の半導体装置の製造方法を説明する断面図。
【図６】 本発明の半導体装置の製造方法を説明する断面図。
【図７】 本発明の半導体装置の製造方法を説明する断面図。
【図８】 本発明の半導体装置の製造方法を説明する断面図。
【図９】 本発明の半導体装置の製造方法を説明する断面図。
【図１０】 本発明の半導体装置の製造方法を説明する断面図。
【図１１】 本発明の半導体装置の断面図。
【図１２】 本発明の別の半導体装置の製造方法を説明する断面図。
【図１３】 本発明の別の半導体装置の製造方法を説明する断面図。
【図１４】 本発明の別の半導体装置の製造方法を説明する断面図。
【図１５】 本発明の別の半導体装置の製造方法を説明する断面図。
【図１６】 本発明の別の半導体装置の製造方法を説明する断面図。
【図１７】 本発明の別の半導体装置の製造方法を説明する断面図。
【図１８】 本発明の別の半導体装置の製造方法を説明する断面図。
【図１９】 本発明の別の半導体装置の製造方法を説明する断面図。
【図２０】 本発明の別の半導体装置の製造方法を説明する断面図。
【図２１】 本発明の別の半導体装置の製造方法を説明する断面図。
【図２２】 本発明の別の半導体装置の製造方法を説明する断面図。
【図２３】 本発明の別の半導体装置の製造方法を説明する断面図。
【図２４】 本発明の別の半導体装置の製造方法を説明する断面図。
【図２５】 本発明の別の半導体装置の製造方法を説明する断面図。
【図２６】 従来の半導体装置の断面図。
【図２７】 従来の半導体装置の断面図。
【図２８】 本発明の別の半導体装置の製造方法を説明する断面図。
【図２９】 本発明の別の半導体装置の製造方法を説明する断面図。
【図３０】 本発明の別の半導体装置の製造方法を説明する断面図。
【符号の説明】
１０１、２００、３００、４００、５００、１１０１、１２０１……Ｓｉ基板
２０１、４０１、５０３……素子分離領域
２０２、４０２、５０１……ｐウエル領域
２０３、４０３、５０２……ｎウエル領域
１０２、２０４、４０４、５０４……高誘電体絶縁膜（ＴｉＯ２）
２０５、４０５、３０２、５０５……リンドープＳｉ
２０６、４０６、３０４、５０６……ＢドープＳｉ
２０７、４０７、５０７……ＳｉＮキャップ
１０４、２０８、４０８、５０８、１１０４、１２０４…ゲート側壁
２０９、２１１、４０９、４１２…ＳｉＮ膜
１０５、２１０、４１０、５０９、１２０５…ｎ+Ｓｉ堆積層
２１２、４１３、５１０…ｐ+Ｓｉ堆積層
１０７、２１３、４１５、５１１、１１０５…ｎ+Ｓｉ拡散層
２１４、４１６、５１２…ｐ+Ｓｉ拡散層
１０６、２１５、４１７、５１３…ＳｉＯ２膜
２１６、３０４、４１８、５１５…ｐ＋Ｓｉに対しＳＢＨが低い金属
１０８、２１７、３０１、４１９、５１６…ｎ＋Ｓｉに対しＳＢＨが低い金属
４１１…ｎ+ＳｉＧｅ堆積層
４１４…ｐ+ＳｉＧｅ堆積層
５１４…ＳｉＯ２層
１１０２、１２０２…ゲートＳｉＯ２層
１１０３、１２０３…ゲート他結晶Ｓｉ電極層
１１０６、１２０６…シリサイド層
【発明の属する技術分野】
本発明は半導体装置及び半導体装置の製造方法、特にＭＩＳトランジスタの構造及びその製造方法に関するものである。
【０００２】
【従来の技術】
電界効果トランジスタの微細化はとどまる所を知らず、既に０．１μｍのゲート長を目の前にしている。これは微細化により素子の高速化を図り、さらに消費電力を少なくするという縮小則が成り立っているためである。また微細化そのものが素子の占有面積を縮小し、同じチップ面積に、より多くの素子を搭載できることからＬＳＩそのものを高集積化し多機能化を果たす。
【０００３】
しかしながら上記縮小則は０．１μｍを境に大きな壁にぶつかることが予想されている。その壁とは素子を微細化していっても素子の寄生抵抗が高くなるために素子の駆動力が上昇せず、高速化できないという問題である。
【０００４】
従来この問題を解決するためにセルフアラインシリサイド（Self−aligned Silicide:SALICIDE）やソース、ドレイン、ゲートに選択的に金属を堆積した構造が用いられてきた。
【０００５】
図２６はＳＡＬＩＣＩＤＥを用いたときのＭＩＳＦＥＴの断面図である。このＭＩＳＦＥＴは、シリコン基板１１０１上に形成されたゲート絶縁膜１１０２と、このゲート絶縁膜１１０２上に形成されたゲート電極１１０３と、このゲート電極１１０３の側壁に形成されたゲート絶縁側壁１１０４と、シリコン基板１１０１中に形成されたドレイン領域１１０５と、このドレイン領域１１０５上にセルフアラインに形成された金属並みに抵抗率の低い材料であるシリサイド１１０６とから構成されている。ここでドレイン領域１１０５はシリコン基板１１０１中に不純物を拡散して形成されている。例えばシリコン基板１１０１がｐ型の場合ドレイン領域１１０５はｎ型である。そしてドレイン領域１１０５とシリコン基板１１０１の界面１２００に空乏層を挟んでｐｎ接合が形成されている。ここではドレイン領域について説明したがソース領域についても同様である。
【０００６】
このような構成によりソース電極及びドレイン電極の抵抗を下げることができる。しかしながらｐｎ接合１２００とシリサイド１１０６との間の距離が狭くなる（約１００ｎｍ以下）とｐｎ接合の整流性が劣化し、リーク電流が流れはじめるという欠点が指摘されている。この問題が起こるとＤＲＡＭでは記憶の保持特性が悪化し、ＬＯＧＩＣでは消費電力が上昇する。ひどくなるとトランジスタ動作しない。
【０００７】
これを解決しようとしてｐｎ接合を深くすると今度は短チャネル効果がおこり、しきい値がばらつきながら減少するという問題点が発生する。つまりソース領域及びドレイン領域はｐｎ接合を浅く保ちながら抵抗を下げる必要がある。
【０００８】
上記のようにソース領域及びドレイン領域を、ｐｎ接合を浅く保ちながら抵抗を下げるために、一旦ＳＥＧ（Selective Epitaxial Growth）等の方法によりソース領域及びドレイン領域を厚く成長しておき、この上にシリサイドを形成することで実質的にシリサイドとｐｎ接合間の距離を長く取る施策が取られている。
【０００９】
図２７は、このようにして形成された電界効果トランジスタの断面図である。
【００１０】
この電界効果トランジスタは、シリコン基板１２０１上にゲート絶縁膜１２０２を介して形成されたゲート電極１２０３と、このゲート電極１２０３の側壁に形成されたゲート絶縁側壁１２０４と、シリコン基板１２０１上に成長形成されたドレイン領域１２０５と、このドレイン領域１２０５上に形成されたシリサイド１２０６とから構成される。ここでドレイン領域１２０５はシリコン基板１２０１上に膜成長して形成されている。例えばシリコン基板１２０１がｐ型の場合ドレイン領域１２０５はｎ型である。そしてドレイン領域１２０５とシリコン基板１２０１の界面１２００に空乏層を挟んでｐｎ接合が形成されている。ここではドレイン領域について説明したがソース領域についても同様である。
【００１１】
このような電界効果トランジスタでは、今後ゲート長が０．１μｍ以下のトランジスタを考えたとき図２７に示すように、ドレイン領域１２０５が約０．１μｍと異常に厚く形成できる。したがって上述したようにｐｎ接合１２００とシリサイド１２０６との間の距離を長くできるが、ゲート絶縁側壁１２０４の薄膜化もあいまってドレイン領域１２０５とゲート電極１２０３間の寄生容量が大きくなり結局ＬＳＩのスピードとしての高速化が得られないという問題が起こることが容易に予測できる。
【００１２】
以上述べたように、ソース領域及びドレイン領域或いはゲートの低抵抗化は、０．１μｍ世代以降、他のトランジスタ特性（短チャネル効果、寄生容量の増加、ｐｎ接合のリーク特性）を悪化させることなく行うことが困難になってきている。またトランジスタのスケーリングによるチャネル抵抗の減少はより低い寄生抵抗しか許さない。
【００１３】
また、従来のサリサイド工程は、金属の選択成長を用いて行われていた。しかしながら金属の選択成長では、選択性を高めるための条件が厳しく、成長してはいけない絶縁膜上にも一部金属が形成されてしまうことがある。こうした場合ソース電極及びドレイン電極間でショートが生じてしまい、装置の歩留まりを低下させる原因にもなっている。このような問題は、素子が微細化されるほど顕著になってきている。また、金属の選択成長法では、シリコンとの選択性を高めるために用いることのできる金属が制限されるという問題もある。
【００１４】
【発明が解決しようとする課題】
本発明はこの課題を解決するためになされたものであり、０．１μｍ世代以降でも、トランジスタの特性を悪化させることなくチャネル抵抗の現象を実現できる半導体装置及び、ソース及びドレイン、ゲートも十分に低いコンタクト抵抗を有する半導体装置の製造方法を提供することを目的とする。
【００１５】
また、本発明は、金属の選択成長法を用いることなく任意の金属をソース電極、ドレイン電極及びゲート電極に用いることが可能な半導体装置の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明は、半導体基板に第１導電型ウェル領域及び第２導電型ウェル領域を形成する工程と、前記第１導電型ウェル領域上にゲート絶縁膜、第１ゲート半導体層、ゲート側壁を有する第１ゲート部を形成し、前記第２導電型ウェル領域上にゲート絶縁膜、第２ゲート半導体層、ゲート側壁を有する第２ゲート部を形成する工程と、前記第１ゲート部の両側に前記半導体基板表面と鋭角をなす側面を有する第１ソース半導体層及び第１ドレイン半導体層を形成する工程と、前記第２ゲート部の両側に前記半導体基板表面と鋭角をなす側面を有する第２ソース半導体層及び第２ドレイン半導体層を形成する工程と、
前記第１ソース半導体層下に位置する第１ソース領域及び前記第１ドレイン半導体層下に位置する第１ドレイン領域を前記第１導電型ウェル領域に形成する工程と、前記第２ソース半導体層下に位置する第２ソース領域及び前記第２ドレイン半導体層下に位置する第２ドレイン領域を前記第２導電型ウェル領域に形成する工程と、前記第１ゲート部の前記第１ゲート半導体層の全てと前記第１ソース半導体層及び前記第１ドレイン半導体層の一部とを同時に除去し、第１ゲート内凹部、第１ソース半導体内凹部、第１ドレイン半導体内凹部を形成する工程と、
前記第１ゲート内凹部に第１ゲート電極を形成し、前記第１ソース半導体内凹部に第１ソース電極を形成し、前記第１ドレイン半導体内凹部に第１ドレイン電極を形成する工程と、前記第２ゲート部の前記第２ゲート半導体層の全てと前記第２ソース半導体層及び前記第２ドレイン半導体層の一部とを同時に除去し、第２ゲート内凹部、第２ソース半導体内凹部、第２ドレイン半導体内凹部を形成する工程と、前記第２ゲート内凹部に第２ゲート電極を形成し、前記第２ソース半導体内凹部に第２ソース電極を形成し、前記第２ドレイン半導体内凹部に第２ドレイン電極を形成する工程と、前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、前記第２ドレイン電極のそれぞれの上面と前記第１ゲート部、前記第２ゲート部のそれぞれの上面が同一面になる如く形成する工程とを具備することを特徴とする半導体装置の製造方法を提供する。
【００１９】
また、本発明は、半導体基板に第１導電型ウェル領域及び第２導電型ウェル領域を形成する工程と、
前記第１導電型ウェル領域上にゲート絶縁膜、第１ゲート半導体層、ゲート側壁を有する第１ゲート部を形成し、前記第２導電型ウェル領域上にゲート絶縁膜、第２ゲート半導体層、ゲート側壁を有する第２ゲート部を形成する工程と、
前記第１ゲート部の両側に各々第１材料からなるドープド半導体層と、この第１材料からなるドープド半導体層上に積層された第２材料からなるドープド半導体層からなり、前記半導体基板表面と鋭角をなす側面を有する第１ソース半導体層及び第１ドレイン半導体層を形成する工程と、
前記第２ゲート部の両側に各々第１材料からなるドープド半導体層と、この第１材料からなるドープド半導体層上に積層された第２材料からなるドープド半導体層からなり、前記半導体基板表面と鋭角をなす側面を有する第２ソース半導体層及び第２ドレイン半導体層を形成する工程と、
前記第１ソース半導体層下に位置する第１ソース領域及び前記第１ドレイン半導体層下に位置する第１ドレイン領域を前記第１導電型ウェル領域に形成する工程と、
前記第２ソース半導体層下に位置する第２ソース領域及び前記第２ドレイン半導体層下に位置する第２ドレイン領域を前記第２導電型ウェル領域に形成する工程と、
前記第１ゲート部の前記第１ゲート半導体層の全てと前記第１ソース半導体層を形成する前記第２材料からなるドープド半導体層及び前記第１ドレイン半導体層を形成する第２材料からなるドープド半導体層とを同時に除去し、前記第１ソース半導体層を形成する前記第１材料からなるドープド半導体層及び前記第１ドレイン半導体層を形成する前記第１材料からなるドープド半導体層を前記半導体基板表面上に残すことで、第１ゲート内凹部、第１ソース半導体内凹部、第１ドレイン半導体内凹部を形成する工程と、
前記第１ゲート内凹部に第１ゲート電極を形成し、前記第１ソース半導体内凹部に第１ソース電極を形成し、前記第１ドレイン半導体内凹部に第１ドレイン電極を形成する工程と、
前記第２ゲート部の前記第２ゲート半導体層の全てと前記第２ソース半導体層を形成する前記第２材料からなるドープド半導体層及び前記第２ドレイン半導体層を形成する前記第２材料からなるドープド半導体層とを同時に除去し、前記第２ソース半導体層を形成する前記第１材料からなるドープド半導体層及び前記第２ドレイン半導体層を形成する前記第１材料からなるドープド半導体層を前記半導体基板表面上に残すことで、第２ゲート内凹部、第２ソース半導体内凹部、第２ドレイン半導体内凹部を形成する工程と、
前記第２ゲート内凹部に第２ゲート電極を形成し、前記第２ソース半導体内凹部に第２ソース電極を形成し、前記第２ドレイン半導体内凹部に第２ドレイン電極を形成する工程と、
前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、前記第２ドレイン電極のそれぞれの上面と前記第１ゲート部、前記第２ゲート部のそれぞれの上面が同一面になる如く形成する工程とを具備することを特徴とする半導体装置の製造方法を提供する。
【００２１】
【課題を解決するための手段】
上記目的を達成するために、本発明は、半導体基板に第１導電型ウェル領域及び第２導電型ウェル領域を形成する工程と、前記第１導電型ウェル領域上にゲート絶縁膜、第１ゲート半導体層、ゲート側壁を有する第１ゲート部を形成し、前記第２導電型ウェル領域上にゲート絶縁膜、第２ゲート半導体層、ゲート側壁を有する第２ゲート部を形成する工程と、前記第１ゲート部の両側に前記半導体基板表面と鋭角をなす側面を有する第１ソース半導体層及び第１ドレイン半導体層を形成する工程と、前記第２ゲート部の両側に前記半導体基板表面と鋭角をなす側面を有する第２ソース半導体層及び第２ドレイン半導体層を形成する工程と、前記第１ソース半導体層下に位置する第１ソース領域及び前記第１ドレイン半導体層下に位置する第１ドレイン領域を前記第１導電型ウェル領域に形成する工程と、前記第２ソース半導体層下に位置する第２ソース領域及び前記第２ドレイン半導体層下に位置する第２ドレイン領域を前記第２導電型ウェル領域に形成する工程と、前記第１ゲート部の前記第１ゲート半導体層の全てと前記第１ソース半導体層、前記第１ドレイン半導体層の底面が前記半導体基板表面上に残るように除去し、第１ゲート内凹部、第１ソース半導体内凹部、第１ドレイン半導体内凹部を形成する工程と、 前記第１ゲート内凹部に第１ゲート電極を形成し、前記第１ソース半導体内凹部に第１ソース電極を形成し、前記第１ドレイン半導体内凹部に第１ドレイン電極を形成する工程と、前記第２ゲート部の前記第２ゲート半導体層の全てと前記第２ソース半導体層、前記第２ドレイン半導体層の底面が前記半導体基板表面上に残るように除去し、第２ゲート内凹部、第２ソース半導体内凹部、第２ドレイン半導体内凹部を形成する工程と、前記第２ゲート内凹部に第２ゲート電極を形成し、前記第２ソース半導体内凹部に第２ソース電極を形成し、前記第２ドレイン半導体内凹部に第２ドレイン電極を形成する工程と、前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、前記第２ドレイン電極のそれぞれの上面と前記第１ゲート部、前記第２ゲート部のそれぞれの上面が同一面になる如く形成する工程とを具備することを特徴とする半導体装置の製造方法を提供する。
【００２２】
このとき、前記第１ソース半導体内凹部、前記第１ドレイン半導体内凹部、前記第２ソース半導体内凹部及び前記第２ドレイン半導体内凹部は、それぞれ、前記第１ソース半導体層、前記第１ドレイン半導体層、前記第２ソース半導体層及び前記第２ドレイン半導体層を異方性エッチングすることにより形成することが好ましい。
【００２３】
また、前記第１ソース半導体内凹部、前記第１ドレイン半導体内凹部、前記第２ソース半導体内凹部及び前記第２ドレイン半導体内凹部は、それぞれ、前記第１ソース半導体層、前記第１ドレイン半導体層、前記第２ソース半導体層及び前記第２ドレイン半導体層を等方性エッチングすることにより形成することが好ましい。
【００２４】
また、本発明は、半導体基板に第１導電型ウェル領域及び第２導電型ウェル領域を形成する工程と、前記第１導電型ウェル領域上にゲート絶縁膜、第１ゲート半導体層、ゲート側壁を有する第１ゲート部を形成し、前記第２導電型ウェル領域上にゲート絶縁膜、第２ゲート半導体層、ゲート側壁を有する第２ゲート部を形成する工程と、前記第１ゲート部の両側に各々第１材料からなるドープド半導体層と、この第１材料からなるドープド半導体層上に積層された第２材料からなるドープド半導体層からなり、前記半導体基板表面と鋭角をなす側面を有する第１ソース半導体層及び第１ドレイン半導体層を形成する工程と、前記第２ゲート部の両側に各々第１材料からなるドープド半導体層と、この第１材料からなるドープド半導体層上に積層された第２材料からなるドープド半導体層からなり、前記半導体基板表面と鋭角をなす側面を有する第２ソース半導体層及び第２ドレイン半導体層を形成する工程と、前記第１ソース半導体層下に位置する第１ソース領域及び前記第１ドレイン半導体層下に位置する第１ドレイン領域を前記第１導電型ウェル領域に形成する工程と、前記第２ソース半導体層下に位置する第２ソース領域及び前記第２ドレイン半導体層下に位置する第２ドレイン領域を前記第２導電型ウェル領域に形成する工程と、前記第１ゲート部の前記第１ゲート半導体層の全てと前記第１ソース半導体層を形成する前記第１材料からなるドープド半導体層及び前記第１ドレイン半導体層を形成する前記第１材料からなるドープド半導体層が前記半導体基板表面上に残るように除去し、第１ゲート内凹部、第１ソース半導体内凹部、第１ドレイン半導体内凹部を形成する工程と、前記第１ゲート内凹部に第１ゲート電極を形成し、前記第１ソース半導体内凹部に第１ソース電極を形成し、前記第１ドレイン半導体内凹部に第１ドレイン電極を形成する工程と、前記第２ゲート部の前記第２ゲート半導体層の全てと前記第２ソース半導体層を形成する前記第１材料からなるドープド半導体層及び前記第２ドレイン半導体層を形成する前記第１材料からなるドープド半導体層が前記半導体基板表面上に残るように除去し、第２ゲート内凹部、第２ソース半導体内凹部、第２ドレイン半導体内凹部を形成する工程と、前記第２ゲート内凹部に第２ゲート電極を形成し、前記第２ソース半導体内凹部に第２ソース電極を形成し、前記第２ドレイン半導体内凹部に第２ドレイン電極を形成する工程と、前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、前記第２ドレイン電極のそれぞれの上面と前記第１ゲート部、前記第２ゲート部のそれぞれの上面が同一面になる如く形成する工程とを具備することを特徴とする半導体装置の製造方法を提供する。
【００２５】
また、前記第１ソース電極、前記第１ドレイン電極及び前記第１ゲート電極は第１の金属組成物にて形成し、前記第２ソース電極、前記第２ドレイン電極及び前記第２ゲート電極は前記第１の金属組成物とは異なる第２の金属組成物にて形成することが好ましい。
【００２６】
また、前記第１及び第２の導電型の第２の半導体層を堆積する際、ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタのうち、いずれか一方の電界効果トランジスタ形成領域を、窒素を含む膜で覆うことが好ましい。
【００２７】
また、本発明は、半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の半導体層を堆積する工程と、
前記第１の絶縁膜及び前記第１の半導体層をパターニングする工程と、
前記半導体基板の主表面に第１及び第２の導電型の第２の半導体層を形成する工程と、
前記第２の半導体層上に前記第２の半導体層とは異なる組成からなる第１及び第２の導電型の第３の半導体層を形成する工程と、
前記第１の絶縁膜、前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層上に第２の絶縁膜を堆積する工程と、
前記第２の絶縁膜を前記第１の半導体層及び前記第３の半導体層の上面が現れるまで除去する工程と、
前記第１の半導体層及び前記第３の半導体層を前記第２の半導体層の上面が現れるまで除去する工程と、
前記第２の半導体層の上面に金属或いはシリサイドを堆積する工程とを具備することを特徴とする半導体装置の製造方法を提供する。
【００２８】
このとき、前記第１及び第２の導電型の第２の半導体層を堆積する際、ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタのうち、いずれか一方の電界効果トランジスタ形成領域を、炭素を含む膜で覆うことが好ましい。
【００２９】
また、前記第１及び第２の導電型の第２の半導体層を堆積する際、ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタのうち、いずれか一方の電界効果トランジスタ形成領域を、窒素を含む膜で覆うことが好ましい。
【００３０】
また、本発明は、半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の半導体層を堆積する工程と、
前記第１の絶縁膜及び前記第１の半導体層をパターニングする工程と、
前記半導体基板の主表面に第１及び第２の導電型の第２の半導体層を形成する工程と、
前記第１の絶縁膜、前記第１の半導体層及び前記第２の半導体層上に第２の絶縁膜を堆積する工程と、
前記第２の絶縁膜を前記第１の半導体層及び前記第２の半導体層の上面が現れるまで除去する工程と、
前記第１の半導体層及び前記第２の半導体層を少なくとも第２の半導体層の一部が残るように酸化する工程と、
前記第１の半導体層及び前記第２の半導体層の酸化された部分を除去する工程と、
前記第２の半導体層上に金属或いはシリサイドを堆積する工程を含むことを特徴とする半導体装置の製造方法を提供する。
【００３１】
このとき、前記第１及び第２の導電型の第２の半導体層を堆積する際、ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタのうち、いずれか一方の電界効果トランジスタ形成領域を、炭素を含む膜で覆うことが好ましい。
【００３２】
また、前記第１及び第２の導電型の第２の半導体層を堆積する際、ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタのうち、いずれか一方の電界効果トランジスタ形成領域を、窒素を含む膜で覆うことが好ましい。
【００３３】
また、本発明は、半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の半導体層を堆積する工程と、
前記第１の絶縁膜及び前記第１の半導体層をパターニングする工程と、
前記半導体基板の主表面に第１及び第２の導電型の第２の半導体層を形成する工程と、
前記第２の半導体層上に前記第２の半導体層とは異なる組成からなる第１及び第２の導電型の第３の半導体層を形成する工程と、
前記第１の絶縁膜、前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層上に第２の絶縁膜を堆積する工程と、
前記第２の絶縁膜を前記第１の半導体層及び前記第３の半導体層の上面が現れるまで除去する工程と、
前記第１の半導体層及び前記第３の半導体層を酸化する工程と、
前記第２の半導体層の上面が現れるまで前記第１の半導体層及び前記第３の半導体層の酸化膜を除去する工程と、
前記第２の半導体層上に金属或いはシリサイドを堆積する工程とを具備することを特徴とする半導体装置の製造方法を提供する。
【００３４】
このとき、前記第１及び第２の導電型の第２の半導体層を堆積する際、ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタのうち、いずれか一方の電界効果トランジスタ形成領域を、炭素を含む膜で覆うことが好ましい。
【００３５】
また、前記第１及び第２の導電型の第２の半導体層を堆積する際、ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタのうち、いずれか一方の電界効果トランジスタ形成領域を、窒素を含む膜で覆うことが好ましい。
【００３６】
本発明では、第２の半導体層を気相成長させることによって前記ゲート電極に対向する側面にファセットを形成することができる。このとき半導体基板の成長面をの面方位を選ぶことでファセットの傾きを調整できる。
【００３７】
本発明では、他のトランジスタ特性（短チャネル効果、寄生容量の増加、ｐｎ接合のリーク特性）に悪影響を与えることなく寄生抵抗を下げることが可能となる。
【００３８】
本発明では、ソース電極、ドレイン電極及びゲート電極を、凹部を形成し、金属を全面に形成してこれをエッチバックすることで形成している。したがって従来のような金属の選択成長法を用いていないので、金属の選択成長性に規制されることがなく、またソース電極及びドレイン電極間のショートといった問題がない。したがって歩留まり向上を図ることができる。
【００３９】
【発明の実施の形態】
以下、本発明の好ましい実施の形態について図面を用いて説明する。
【００４０】
図１は本発明により形成されたＭＩＳＦＥＴの断面図を示すものである。
【００４１】
図１に示すように、このＭＩＳＦＥＴは、シリコン等からなる半導体基板１０１と、この半導体基板１０１上に形成されたシリコンオキサイド等からなるゲート絶縁膜１０２と、このゲート絶縁膜１０２上に形成されたゲート電極１０３と、このゲート絶縁膜１０２を挟む位置の半導体基板１０１中に形成されたソース領域１０７Ａ及びドレイン領域１０７Ｂと、このソース領域１０７Ａ及び前記ドレイン領域１０７Ｂ上に形成されたそれぞれソース半導体層１０５Ａ及びドレイン半導体層１０５Ｂと、このソース半導体層１０５Ａ及びドレイン半導体層１０５Ｂ上に形成されたそれぞれソース電極１０８Ａ及びドレイン電極１０８Ｂとを具備している。以下符号のＡ、Ｂを省略して記載し、それぞれ独立した部分を示す。
【００４２】
ソース半導体層及びドレイン半導体層１０５のゲート電極１０３に対向する側面１２０と、ソース半導体層及びドレイン半導体層１０５の半導体基板１０１に接する面１２１のなす角θが鋭角をなしている。ソース半導体層及びドレイン半導体層１０５の上面は凹部が形成されており、この凹部内にはそれぞれソース電極及びドレイン電極領域１０８が埋め込まれている。符号１０６は層間絶縁膜である。符号１０４は、ゲートの側壁部を絶縁するために形成された絶縁物からなるゲート側壁である。ソース半導体層及びドレイン半導体層１０５は、ゲート側壁１０４によって、ゲート側壁１０４の膜厚ａだけ、ゲート絶縁膜１０２から若干離れて形成されている。こうすることでソース半導体層及びドレイン半導体層１０５と、ゲート電極１０３との間でリーク電流を防ぐことができる。
【００４３】
このＭＩＳＦＥＴは、ソース半導体層及びドレイン半導体層１０５のゲート電極１０３に対向する側面１２０と、半導体基板１０１との界面１２１とが図内θのように鋭角をなしているために、ソース半導体層及びドレイン半導体層１０５とゲート電極間１０３は、距離が離れて寄生容量を低減できる。
【００４４】
このなす角θは、寄生抵抗を低くするためには１０°以上が好ましい。さらに２０°以上が好ましい。また、このなす角θは、寄生容量を低くするためには８０°以下が好ましい。さらに７０°以下が好ましい。
【００４５】
またソース半導体層及びドレイン半導体層１０５の上面には凹部が形成されており、この凹部がソース電極及びドレイン電極１０８によって埋め込まれている。したがってソース電極及びドレイン電極１０８とソース半導体層及びドレイン半導体層１０５とは接触面積を大きく取ることができるので、コンタクト抵抗を低減できる。
【００４６】
また、ソース領域及びドレイン領域１０７は浅く形成され、その上にソース半導体及びドレイン電極１０５が形成されている。したがってｐｎ接合面１３０とソース電極及びドレイン電極１０８との距離は長くなっている。
【００４７】
したがって短チャネル効果が起こらないような浅いｐｎ接合であり、このｐｎ接合は金属の堆積によりリーク特性が悪くならない。
【００４８】
また、図１に示すＭＩＳＦＥＴは、ソース電極及びドレイン電極１０８を埋め込むために、ソース半導体層及びドレイン半導体層１０５をＲＩＥ（リアクティブイオンエッチング）等の異方性エッチングで一部を除去したものである。したがってソース半導体層及びドレイン半導体層１０５とソース電極及びドレイン電極１０８の接触する側面は、ほぼ垂直にエッチングされた構造である。
【００４９】
一方図２に示すＭＩＳＦＥＴは、図１に示すＭＩＳＦＥＴにおいて、ソース半導体層及びドレイン半導体層１０５をプラズマエッチング等の等方性エッチングにより除去したものである。したがってソース半導体層及びドレイン半導体層１０５は、等方的にエッチングされ、ソース半導体層及びドレイン半導体層１０５上面に形成された凹部はＵ型構造となっている。また、ソース半導体層及びドレイン半導体層１０５のゲート電極１０３に対向する側面１２０と、半導体基板１０１の一主面１２１とのなす角θは鋭角となっている。またこのときソース電極及びドレイン電極１０８はソース半導体層及びドレイン半導体層１０５の凹部に埋め込まれ、さらにその上にまでも形成されている。そしてソース電極及びドレイン電極１０８のゲート電極１０３に対向する側面１２３は、ソース半導体層及びドレイン半導体層１０５の前記側面１２０と同様の角度を持ってゲート電極１０３と対向している。またこれら側面１２０及び側面１２３は滑らかに同一面を形成している。
【００５０】
ソース半導体層及びドレイン半導体層１０５のゲート電極１０３に対向する側面と、半導体基板１０１の一主面とのなす角が鋭角θとなるように形成しているので、ソース半導体層及びドレイン半導体層１０５やソース電極及びドレイン電極１０８とゲート電極１０３とは距離が離れ寄生容量を低減できる。
【００５１】
ここで図２に示すＭＩＳＦＥＴにおいて、図１に示すＭＩＳＦＥＴと同一個所は同一符号を付してその詳しい説明を省略する。
【００５２】
図２に示すＭＩＳＦＥＴの場合においてもソース半導体層及びドレイン半導体層１０５の上面には凹部が形成され、ソース電極及びドレイン電極１０８が埋め込まれている。したがってソース電極及びドレイン電極１０８とソース半導体及びドレイン半導体１０５との接触面積を大きくとることができ、コンタクト抵抗を低減できる。
【００５３】
また、ソース領域及びドレイン領域１０７は浅く形成され、その上にソース半導体及びドレイン電極１０５が形成されている。したがってｐｎ接合面１３０とソース電極及びドレイン電極１０８との距離は長くなっている。
【００５４】
したがって短チャネル効果が起こらないような浅いｐｎ接合であり、このｐｎ接合は金属の堆積によりリーク特性が悪くならない。
【００５５】
以下に、（１）図１及び図２に示す本発明の電界効果トランジスタ、（２）図２６に示すサリサイド工程により形成された電界効果トランジスタ及び（３）図２７に示すエレベイティッドソースドレイン構造及びサリサイド工程によって形成された電界効果トランジスタのデバイス起因の寄生容量（parasitic capacitance）Ctot、寄生抵抗(parasitic resistance)Rsd、ゲート遅延時間（gate delay）を示す。
【００５６】
（１）Ctot[fF/μm]=５．９ Rsd[ohm(S/D)]=１２０ Tpd[ps]=５．５
（２）Ctot[fF/μm]=５．１ Rsd[ohm(S/D)]=４４０ Tpd[ps]=７．３
（３）Ctot[fF/μm]=１１．１ Rsd[ohm(S/D)]=２００ Tpd[ps]=１１．５
以上に示すように、（２）のトランジスタでは、寄生容量は小さいが寄生抵抗が大きくなっている。また（３）のトランジスタでは、反対に寄生抵抗は小さいが寄生容量が大きくなっている。これに対して本発明の（１）のトランジスタでは、寄生容量及び寄生抵抗も共に低くなっており、ゲート遅延時間は（２）及び（３）のトランジスタよりも速くなっていることが分かる。
【００５７】
また、本発明ではゲート絶縁膜として、高誘電率を有するＴｉＯ２等の金属酸化膜を用いたトランジスタについてより効力を発揮する。なぜならば金属酸化膜は高誘電率を有するので、一般にゲート膜厚が大きくなる。したがってソース半導体及びドレイン半導体の側面がゲート膜と接触する面積が大きくなるので寄生容量が大きくなりやすい。しかしながら本発明ではソース半導体層及びドレイ半導体層の側面が前述した角度の範囲内にあるので、ゲート絶縁膜との接触が少なくなり寄生容量を低減できるからである。
【００５８】
次に、図３から図１０を用いて、本発明の半導体装置の製造方法を説明する。
【００５９】
先ず、図３に示すように、Ｓｉ基板（半導体基板）の主面上に素子分離領域２０１を形成するために、Ｓｉ基板にＳＴＩ（Shallow Trench Isolation）用の溝を深さ約０．４μｍ掘った後、ＳｉＯ２をＣＶＤ法により全面堆積し、ＣＭＰ（ケミカルメカニカルポリッシング）により全面を平坦化する。図３ではＳＴＩ２０１よりも深い部分は直接本発明の説明に無関係であるので省略してある。このことはこの図以降も同じである。
【００６０】
次に、フォトリソグラフィ工程によりｐチャネルトランジスタ形成領域とｎチャネルトランジスタ形成領域の部分をそれぞれマスクした後にイオン注入を行いｎ型ウェル２０３、ｐ型ウェル２０２をそれぞれ形成する。
【００６１】
次に、トランジスタのしきい値を調節するためにそれぞれのチャネル部にイオン注入を行う。
【００６２】
次に、Ｓｉ基板（半導体基板）上にゲート絶縁膜（第１の絶縁膜）２０４となるＴｉＯ２膜２０４をＴＰＴ（tetra-iso-propyltitanate）（Ｔｉ（ＯＣ３Ｈ７）４）と酸素の混合ガスを３８０℃で反応させ全面に厚さ２０ｎｍ堆積する。
【００６３】
次に、ゲート絶縁膜２０４上に多結晶Ｓｉ（第１の半導体層）を厚さ５０ｎｍ全面に堆積する。堆積方法はＣＶＤ（ケミカルベイパーディポジッション）やスパッタ等いずれの方法をとってもよい。
【００６４】
次に、フォトリソグラフィ工程によりｐチャネル形成領域とｎチャネル形成領域をそれぞれマスクした後にＰ（リン）、Ｂ（ボロン）のイオン注入を１×１０１５ｃｍ−２程度行う。
【００６５】
次に、ＳｉＯ２膜２０７を厚さ２０ｎｍ全面に堆積する。堆積方法はＣＶＤやスパッタ等いずれの方法をとってもよい。
【００６６】
次に、多結晶Ｓｉ中の不純物はアニール（８００℃ Ｎ２中 ３０分）を行うことにより活性化され、ｎチャネル形成領域上はｎ＋型Ｓｉゲート電極２０５、ｐチャネル形成領域上はｐ＋型Ｓｉゲート電極２０６が形成される。
【００６７】
次に、反応性イオンエッチングＲＩＥ（リアクティブイオンエッチング）を用いてゲート絶縁膜（第１の絶縁膜）２０４、多結晶Ｓｉ膜ゲート電極２０５、２０６及びＳｉＯ２膜２０７をゲート形状に加工する。
【００６８】
次に、全面にＣＶＤ法によりＳｉＯ２膜を厚さ１０ｎｍ堆積させた後、ＲＩＥ工程により、ゲート電極（第１の半導体層）２０５、２０６の側面にゲート側壁２０８を形成する。このゲート側壁２０８の厚さは、ゲート電極２０５、２０６の側面から約１０ｎｍである。
【００６９】
次に、図４に示すように、ＳｉＮ膜を厚さ５０ｎｍ全面堆積した後フォトリソグラフィ工程を用いてｐチャネルトランジスタ形成領域上のみにＳｉＮ膜２０９を残置するようにエッチングをする。
【００７０】
次に、ＳｉＨ４とＰＨ３とＨＣｌの混合ガス中６００℃で気相成長することにより、リンが１×１０２０ｃｍ−３含有したＳｉソース半導体層及びドレイン半導体層（第１導電型の第２の半導体層）２１０を選択的に半導体基板の露出している部分（ｎチャネルトランジスタ形成領域）にのみ７０ｎｍ堆積する。この際ゲート電極２０５上はＳｉＯ２膜２０７が存在するので、Ｓｉ層が堆積されることがなく多結晶Ｓｉゲート電極２０５とＳｉソース半導体層及びドレイン半導体層２１０の表面高さはほぼ一致する。
【００７１】
また、堆積温度を６００℃以上にすることで堆積されるＳｉソース半導体層及びドレイン半導体層２１０は単結晶である。そのためにソース半導体層及びドレイン半導体層２１０のゲート側壁２０８に対向する面は｛１１１｝或いは｛３１１｝面となりファセットを形成する。このファセットの面方位は形成条件に依存するが、ソース半導体層及びドレイン半導体層２１０の側面と半導体基板との界面のなす角が鋭角となるように制御する。この後熱リン酸或いはドライエッチング法によりｐチャネルトランジスタ形成領域上のＳｉＮ膜２０９を除去する。
【００７２】
次に、図５に示すようにＳｉＮ膜を厚さ５０ｎｍ全面堆積した後フォトリソグラフィ工程を用いてｎチャネルトランジスタ形成領域上のみにＳｉＮ膜２１１を残置するようにエッチングをする。
【００７３】
次に、ＳｉＨ４とＢ２Ｈ６とＨＣｌの混合ガス中６００℃で気相成長することにより、Ｂ（ボロン）が１×１０２０ｃｍ―３含有したＳｉソース半導体層及びドレイン半導体層（第２導電型の第２の半導体層）２１２を選択的に半導体基板の露出している部分（ｐチャネルトランジスタ形成領域）にのみ厚さ７０ｎｍ堆積する。この際ゲート電極２０６上はＳｉＯ２膜２０７が存在するので、Ｓｉ層が堆積することがなく多結晶Ｓｉゲート電極２０６とＳｉソース半導体層及びドレイン半導体層２１２の表面高さはほぼ一致する。
【００７４】
また、堆積温度を６００℃以上にすることで堆積されるＳｉソース半導体層及びドレイン半導体層２１２は単結晶である。そのためにソース半導体層及びドレイン半導体層２１２のゲート側壁２０８に対向する面は｛１１１｝或いは｛３１１｝面となりファセットを形成する。このファセットの面方位は形成条件に依存するが、ソース半導体層及びドレイン半導体層２１２の側面と半導体基板との界面のなす角が鋭角となるように制御する。この後熱リン酸或いはドライエッチング法によりｎチャネルトランジスタ形成領域上のＳｉＮ膜２１１を除去する。
【００７５】
次に、図６に示すように、６００℃、Ａｒ雰囲気中６０分の熱処理を行うことによりｎ型Ｓｉソース半導体及びドレイン半導体２１０を介してリンを、またｐ型Ｓｉソース半導体及びドレイン半導体２１２を介してＢ（ボロン）をそれぞれ半導体基板中に拡散させることによって、それぞれｎ型ソース領域及びドレイン領域２１３、ｐ型ソース領域及びドレイン領域２１４を形成する。このソース領域及びドレイン領域２１３、２１４の深さは半導体基板中約１０ｎｍ〜２０ｎｍと非常に浅いためにトランジスタの短チャネル効果を十分に抑制できる。
【００７６】
次に、図７に示すように、全面にＳｉＯ２膜（第２の絶縁膜）２１５を厚さ１００ｎｍ堆積する。
【００７７】
次に、ＣＭＰ（ケミカルメカニカルポリッシング）工程を用いてｎチャネルトランジスタ形成領域及びｐチャネルトランジスタ形成領域ともにゲート電極（第１の半導体層）２０５、２０６とソース半導体層及びドレイン半導体層（第２の半導体層）２１０、２１２の上面が現れるまでＳｉＯ２膜２１５を除去する。
【００７８】
次に、図８に示すように、フォトリソグラフィ工程によりｎチャネルトランジスタ形成領域上にのみレジスト（図示せず）を残置した後、ＲＩＥ工程によりソース半導体層及びドレイン半導体層（第２の半導体層）２１２の一部及びＳｉゲート電極（第１の半導体層）２０６を削り込む。
【００７９】
この際に注意すべきはゲート部の多結晶Ｓｉ２０６は全て除去するのに対し、ソース半導体層ドレイン半導体層２１２の単結晶Ｓｉは底面に一部が残るようにエッチングすることである。
【００８０】
このエッチングのエンドポイントはエッチングガスにＴｉ（チタン）化合物例えばＴｉＦｘやＴｉＣｌｘが混じることにより容易に検知できる。このＴｉ（チタン）化合物はゲート絶縁膜２０４から発生する。この例では理想的には元々のソース領域及びドレイン領域２１４の表面よりも約２０ｎｍ高いところまで底面がくるまでエッチングする。その後レジストを除去して、エッチングしたところのみが凹形状として残るようにする。
【００８１】
次に、図９に示すように、ソース電極、ドレイン電極、ゲート電極として金属或いはシリサイド、特にｐ型Ｓｉに対しショットキー障壁（Schottky Barrier Height:SBH）が低い材料例えばＰｔ、ＰｔＳｉ、Ｐｄを全面堆積する。この堆積はＣＶＤ、スパッタ或いはその他の一般的な全面堆積法いずれをも用いることができる。
【００８２】
次に、ＣＭＰによりＳｉＯ２膜２１５が検知されるまで全面エッチングすることにより凹部すなわちゲート絶縁膜２０４上にゲート電極２１６及びソース半導体層及びドレイン半導体層（第２の半導体層）２１２上にソース電極及びドレイン電極（金属或いはシリサイド）２１６を形成する。
【００８３】
次に、図１０に示すように、フォトリソグラフィ工程によりｐチャネルトランジスタ上にのみレジスト（図示せず）を残置した後、ＲＩＥ工程によりソース半導体層及びドレイン半導体層（第２の半導体層）２１０の一部及びＳｉゲート電極（第１の半導体層）２０５を削り込む。
【００８４】
この際に注意すべきはゲート部の多結晶Ｓｉ２０５は全て除去するのに対し、ソース半導体層及びドレイン半導体層２１０の単結晶Ｓｉは底面に一部が残るようにエッチングすることである。
【００８５】
このエッチングのエンドポイントはエッチングガスにＴｉの化合物例えばＴｉＦｘやＴｉＣｌｘが混じることにより容易に検知できる。この例では理想的には元々のソース領域及びドレイン領域２１３の表面よりも約２０ｎｍ高いところまで底面がくるまでエッチングする。その後レジストを除去して、エッチングしたところのみが凹形状として残るようにする。
【００８６】
次に、ソース電極、ドレイン電極、ゲート電極として金属或いはシリサイド、特にｎ型Ｓｉに対してショットキー障壁（Schottky Barrier Height:SBH）が低い材料例えばＥｒＳｉ２を全面堆積する。この堆積はＣＶＤ、スパッタ或いはその他の一般的な全面堆積法いずれをも用いることができる。
【００８７】
次に、ＣＭＰによりＳｉＯ２膜２１５が検知されるまで全面エッチングする。こうして、第２の半導体層２１０に形成した凹部に、ソース電極及びドレイン電極（金属或いはシリサイド）２１７を形成することができる。このとき同時にゲート絶縁膜２０４上に形成した凹部にはゲート電極２１６を形成することができる。
【００８８】
次に、ＳｉＯ２膜（図示せず）を全面堆積しコンタクト孔（図示せず）をあけ配線（図示せず）を施すという通常の工程をとることによりＬＳＩを形成する。
【００８９】
本実施例では、ゲート絶縁膜２０４の例として高誘電体のＴｉＯ２を用いたが、これに限定されること無くＴａ２Ｏ５、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＺｒＯ２、（Ｂａ，Ｓｒ）ＴｉＯ３膜等を用いることができる。
【００９０】
また、ＴｉＯ２ゲート絶縁膜２０４をＭＯＣＶＤ法により形成しているが、スパッタ法を用いてもよい。
【００９１】
また、ＴｉＯ２ゲート絶縁膜を堆積する際に堆積装置の窓を通してウエハ（半導体基板）全面に波長３００ｎｍの近紫外光を照射させるように２００Ｗ（ワット）のＸｅ（キセノン）ランプを動作させてもよい。ランプは堆積ガスを流す前から動作させ、堆積が終了するまで照射し続ける。こうすることにより有機ソースガスからのＣ（カーボン）やＨ（プロトン）の混入を排除することができ、組成が完全にＴｉＯ２となる膜を堆積することができる。
【００９２】
また、ＭＯＣＶＤ堆積の原料ガスは上の組み合わせに限られることは無く、ＴＥＴ（Ethyltitanate）(Ti(OC2H5)4)やＴＴＩＰ（Titanium-tetrakis-isopropoxide）と酸素の混合ガスを用いてもよい。また、ＴＴＩＰの場合には酸素を混合しなくても、ＴｉＯ２を形成することが可能である。また有機ソースではなくＴｉＣｌ４のような無機ソースで堆積してもよい。ただしこの場合には反応温度を少し高く、例えば６００℃程度に設定することが望ましい。
【００９３】
また、ゲート絶縁膜２０４は上記のような高誘電体膜である必要は必ずしもなく、ＳｉＯ２やＳｉＮを用いてもよい。
【００９４】
また、ゲート絶縁膜２０４は、最初に堆積した絶縁膜を用いなくても良い。例えば図８でゲート部の多結晶Ｓｉ２０６を除去した後に一旦絶縁膜２０４を除去してあらたに別の材料（ＳｉＯ２、ＳｉＮ、高誘電体膜、強誘電体膜等）を堆積しゲート絶縁膜として使用してもよい。
【００９５】
また、このときもちろんゲート絶縁膜２０４の一部を残してもよい。たとえば図８の工程でソース領域及びドレイン領域２１４上にソース半導体層及びドレイン半導体層２１２を厚さ２０ｎｍではなく厚さ４０ｎｍ残したい場合、ＴｉＯ２膜を厚さ４０ｎｍにしておけばエッチングのエンドポイントが検知される。しかしながらゲート絶縁膜として厚さ４０ｎｍは厚すぎる場合があるが、その時には２０ｎｍ削り込む処理を行えばよい。
【００９６】
また、ゲート絶縁膜２０４とゲート電極材料の間の反応を防止する為の層として例えばＴｉＯ２ゲート絶縁膜２０４の上にＴｉＮ層を設置してもいい。
【００９７】
また、図８のエッチングは必ずしもゲート部の多結晶Ｓｉ２０６をすべて除去する必要はない。この際には図１１に示すように、ゲート電極は金属３０１、３０３と多結晶Ｓｉ３０２、３０４との積層構造となり、ゲート電極は金属による低抵抗化を享受しつつ、ｎ型Ｓｉ及びｐ型Ｓｉによるｎチャネルトランジスタ及びｐチャネルトランジスタの表面チャネル化を行うことが可能である。もちろんこの場合でもｎ、ｐに設置される金属は別々に仕事関数を設定できるので多結晶Ｓｉ３０２、３０４と金属３０１、３０３間のコンタクト抵抗も極小にできる。
【００９８】
一方、図８のエッチングで多結晶Ｓｉ２０６をすべて除去する場合には、別々の不純物を含む多結晶Ｓｉ２０５、２０６は１種類の不純物（例えばリン拡散多結晶Ｓｉ）或いは不純物を含まなくてもよい。ただし、この際には図８のエッチングで不純物含有Ｓｉと同じレートに制御することが難しくなるため、同じ不純物を含有する方が望ましい。
【００９９】
また、ＳＥＧ（セレクティブエピタキシャルグロース）工程で堆積される単結晶Ｓｉ層２１０、２１２はＣＶＤ中にドープされることに限定されない。例えば図４の工程においてｎチャネルトランジスタ形成領域及びｐチャネルトランジスタ形成領域のＳｉ露出部分にあらかじめ不純物を含まない単結晶Ｓｉを選択的に堆積し、後にイオン注入により含有不純物を作り分けてもよい。このイオン注入は単結晶Ｓｉ形成直後に行ってもよいし図７に示すように絶縁膜２１５のＣＭＰの後に行ってもよい。ただしイオン注入による点欠陥の存在が後の不純物拡散制御を難しくする関係上ｐｎ接合を基板内１０ｎｍ〜２０ｎｍと精密に制御できない。したがってＣＶＤ同時ドープ法の方が望ましい。もちろん、ＣＶＤによるドープ法において不純物量はＳｉの厚さ方向に一様でなくとも良い。例えばＳｉ基板に近い側は濃度が高く、遠いところでは濃度が低いといったバリエーションが考えられる。
【０１００】
また、単結晶Ｓｉを堆積するまえにイオン注入を行いあらかじめｎチャネルトランジスタ形成領域及びｐチャネルトランジスタ形成領域のｐｎ接合を形成しておいてもよい。
【０１０１】
また、単結晶Ｓｉの選択堆積に際して、その選択性を高いものに保持するために、例えばＣＶＤ装置内でのＨ２アニール或いは真空アニールを８００℃前後の温度で行うことが望ましい。このことにより露出Ｓｉの表面上の自然酸化膜を除去でき、Ｓｉ上に確実に結晶性の良いＳｉが形成できる。
【０１０２】
また、堆積単結晶Ｓｉの結晶性は、図８のエッチングの再現性を左右するのみならず、金属とのコンタクト抵抗の再現性という形で素子の特性に効いてくる。
【０１０３】
また、ソース半導体層及びドレイン半導体層２１０、２１２を選択ＣＶＤで形成する前に形成したゲート側面の絶縁膜２０８は、ＣＶＤとＲＩＥにより形成したが、半導体層２０５、２０６を酸化或いは窒化させることにより形成してもよい。
【０１０４】
また、ゲート側面の絶縁膜２０８を形成せず、ゲート絶縁膜２０４により半導体層２０５、２０６とソース半導体層及びドレイン半導体層２１０、２１２との絶縁をとることも可能である。例えば絶縁層１０６によって絶縁できる。
【０１０５】
また、ＳＥＧ工程のマスクとして用いた物質２０９、２１１はＳｉＮに限定されるものではなく炭素膜や、ＳｉＯ２、Ｓｉと選択的に容易に除去できることが可能な物質ならよい。ただし炭素膜を用いる場合には炭素膜加工用のレジストの除去にアッシング技術は用いることができない為に、湿式の処理（例えば硫酸と過酸化水素水の混合液）を用いることが必要である。もちろんマスク２０９、２１１を炭素膜で形成した場合、これを除去するにあたっては、アッシングにより容易に除去することが可能である。もちろん炭素膜はここではアッシングにより簡単に除去できる膜として代表させているものであり、炭素を含有する物質であって、主成分炭素にＳｉやＧｅ等他の元素を用いることも可能である。
【０１０６】
また、ソース電極及びドレイン電極或いはゲート電極を低抵抗化するために、金属材料２１６、２１７をｎチャネルトランジスタ、ｐチャネルトランジスタで別々のものを用いていたが、同一のものを用いてもかまわない。この場合、金属埋め込みのための凹部をｎチャネルトランジスタ及びｐチャネルトランジスタ別々に形成する必要が無いので工程を短縮化できる。この場合金属或いはシリサイドとしてはｎ型Ｓｉ、ｐ型ＳｉとのＳＢＨがほとんど同じ物を用いることが望ましい。
【０１０７】
また、金属層２１６、２１７は１層である必要はない。たとえばｎ型Ｓｉ、ｐ型ＳｉとそれぞれＳＢＨの低い材料を配置した後、抵抗率の低い材料例えばＡｌやＷや貴金属をその上に設置してソース電極及びドレイン電極或いはゲート電極を低抵抗化できる。
【０１０８】
また、Ｓｉと直接接する金属シリサイドの形成にあたってはサリサイド工程を用いてもよいが、サリサイドを行うとその下のｐｎ接合までに、ある厚さのＳｉ層が必要になってくる関係上、シリサイドは非常に薄く形成するなどの施策によりこのＳｉ層の厚さを極力薄くすることが、ゲート電極とソース電極及びドレイン間の寄生容量の上昇を押さえ、素子の高速化を実現するために有効である。
【０１０９】
また、図８で示されているエッチングはＲＩＥ等の異方性エッチングに限るものではなく、等方性の例えばＣＦ４を含有するプラズマエッチングでもよいし、フッ硝酸のような液を使ったものでもよい。
【０１１０】
また、異方性エッチングと等方性エッチングを使用した場合では最終的な金属とソース電極及びドレイン電極のコンタクト面の形状は図１及び図２に示すように異なる。
【０１１１】
また、ｎチャネルトランジスタ及びｐチャネルトランジスタを作り分けるために、それぞれの領域をマスクして形成したが、これらを作りわけしなくてもよいし、また作りわけをｎチャネルトランジスタからやるか、ｐチャネルトランジスタの方からやるかはどちらでもよい。
【０１１２】
また、ｐ型Ｓｉに対しＳＢＨが低い材料はＰｔ（白金）やＰｄ（パラディウム）に限定されるものではなく、Ｉｒ（イリジウム）やＮｉ（ニッケル）或いはそのシリサイド等を用いることも可能である。
【０１１３】
また、n型Ｓｉに対しＳＢＨが低い材料はＥｒＳｉ２に限定されるものではなく、Ｈｆ（ハフニウム）やＴａ（タンタル）、Ｓｃ（スカンジウム）或いはそのシリサイド等を用いることが可能である。
【０１１４】
また、図１０に示す電界効果トランジスタはソース領域及びドレイン領域２１３、２１４上の構造に着目すると、ソース半導体層及びドレイン半導体層２１０、２１２の側面は半導体基板表面に対して鋭角をもって形成している。したがってソース半導体層及びドレイン半導体層２１０、２１２の側面とゲート電極の側面は、平行ではなくある角度を持って対向するため、寄生容量は極力大きくならないようにできる。
【０１１５】
また、ソース半導体層及びドレイン半導体層の上部には凹部を形成しており、これにソース電極及びドレイン電極を埋め込んでいるので接触面を大きくでき、コンタクト抵抗を低減できる構造になっている。もちろん短チャネル効果が起こらないような浅い接合を形成されており、このｐｎ接合は金属の堆積によりリーク特性が悪くならない。
【０１１６】
次に、図１２から図１９を用いて、本発明の別の半導体装置の製造方法を説明する。
【０１１７】
先ず、図１２に示すように、半導体基板の主面上に素子分離領域４０１を形成するために、Ｓｉ基板にＳＴＩ（Shallow Trench Isolation）用の溝を深さ約０．４μｍ掘った後、ＳｉＯ２をＣＶＤ法により全面に堆積し、ＣＭＰ（Ｃｈｅｍo-Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）により全面を平坦化する。
【０１１８】
次に、フォトリソグラフィ工程によりｐチャネルトランジスタ形成領域とｎチャネルトランジスタ形成領域をそれぞれマスクした後にイオン注入を行いｎ型ウェル４０３、ｐ型ウェル４０２をそれぞれ形成する。
【０１１９】
次に、トランジスタのしきい値調節のためにそれぞれのチャネル形成領域にイオン注入を行う。
【０１２０】
次に、Ｓｉ基板（半導体基板）上に、ゲート絶縁膜（第１の絶縁膜）４０４となるＴｉＯ２膜４０４をＴＰＴ（tetra-iso-propyltitanate）（Ｔｉ（ＯＣ３Ｈ７）４）と酸素の混合ガスを３８０℃で反応させ全面に厚さ２０ｎｍ堆積する。
【０１２１】
次に、ゲート絶縁膜４０４上に多結晶ＳｉＧｅ（第１の半導体層）を厚さ５０ｎｍ全面に堆積する。堆積方法はＣＶＤやスパッタ等いずれの方法をとってもよい。
【０１２２】
次に、フォトリソグラフィ工程によりｐチャネル形成領域とｎチャネル形成領域をそれぞれマスクした後にＰ（リン）、Ｂ（ボロン）のイオン注入を１×１０１５ｃｍ―２程度行う。
【０１２３】
次に、ＳｉＯ２膜４０７を厚さ２０ｎｍ全面に堆積する。堆積方法はＣＶＤやスパッタ等いずれの方法をとってもよい。次に、多結晶ＳｉＧｅ中の不純物はアニール（８００℃ Ｎ２中 ３０分）を行うことにより活性化され、ｎチャネル形成領域はｎ＋型ＳｉＧｅゲート電極４０５、ｐチャネル形成領域はｐ＋型ＳｉＧｅゲート電極４０６になる。
【０１２４】
次に、反応性イオンエッチング（ＲＩＥ）をもちいてゲート絶縁層（第１の絶縁層）４０４、多結晶ＳｉＧｅゲート電極４０５、４０６及びＳｉＯ２膜４０７を加工する。
【０１２５】
次に、全面にＣＶＤ法によりＳｉＯ２膜を厚さ１０ｎｍ堆積させた後、ＲＩＥ工程により、ゲート電極（第１の半導体層）４０５、４０６の側面に、厚さ約１０ｎｍの側壁４０８を残置する。
【０１２６】
次に、図１３に示すように、ＳｉＮ膜を厚さ５０ｎｍ全面堆積した後フォトリソグラフィ工程を用いてｐチャネルトランジスタ形成領域上のみにＳｉＮ膜４０９を残置するようにエッチングをする。
【０１２７】
次に、ＳｉＨ４とＰＨ３とＨＣｌの混合ガス中６００℃で気相成長することにより、リンが１×１０２０ｃｍ―３含有したＳｉソース半導体層及びドレイン半導体層（第１導電型の第２の半導体層）４１０を選択的に半導体基板の露出している部分（ｎチャネルトランジスタ形成領域）にのみ厚さ２０ｎｍ堆積する。
【０１２８】
次に、同一真空中でＧｅＨ４、ＳｉＨ４、ＰＨ３、ＨＣｌの混合ガス中６００℃で気相成長することにより、リンが１×１０２０ｃｍ―３含有したＳｉＧｅソース半導体層及びドレイン半導体層（第２の半導体層とは異なる組成からなる第１導電型の第３の半導体層）４１１を厚さ５０ｎｍソース半導体層及びドレイン半導体層４１０上に選択的に堆積する。この際ゲート電極４０５上はＳｉＯ２膜４０７が存在するので、Ｓｉ層やＳｉＧｅ層が堆積されることがなく多結晶ＳｉＧｅゲート電極４０５とＳｉソース半導体層及びドレイン半導体層４１０の表面高さはほぼ一致する。
【０１２９】
また、堆積温度を６００℃以上にすることで堆積されるＳｉ或いはＳｉＧｅは単結晶である。そのためにソース半導体層及びドレイン半導体層４１０のゲート側壁４０８に対向する面は｛１１１｝或いは｛３１１｝面となりファセットを形成する。このファセットの面方位は形成条件に依存するが、ソース半導体層及びドレイン半導体層４１０の側面と半導体基板との界面とのなす角が鋭角となるように制御する。この後熱リン酸或いはドライエッチング法によりｐチャネルトランジスタ形成領域上のＳｉＮ膜４０９を除去する。
【０１３０】
次に、図１４に示すように、ＳｉＮ膜を厚さ５０ｎｍ全面堆積した後フォトリソグラフィ工程を用いてｎチャネルトランジスタ形成領域上のみにＳｉＮ膜４１２を残置するようにエッチングをする。
【０１３１】
次に、ＳｉＨ４とＢ２Ｈ６とＨＣｌの混合ガス中６００℃で気相成長することにより、Ｂ（ボロン）が１×１０２０ｃｍ―３含有したＳｉソース半導体層及びドレイン半導体層（第２導電型の第２の半導体層）４１３を選択的に基板の露出している部分（ｐチャネルトランジスタ形成領域）にのみ厚さ２０ｎｍ堆積する。
【０１３２】
次に、同一真空中でＧｅＨ４、ＳｉＨ４、Ｂ２Ｈ６、ＨＣｌの混合ガス中６００℃で気相成長することにより、Ｂ（ボロン）が１×１０２０ｃｍ―３含有したＳｉＧｅソース半導体層及びドレイン半導体層（第２の半導体層とは異なる組成からなる第２導電型の第３の半導体層）４１４を厚さ５０ｎｍ堆積する。この際ゲート電極４０６上はＳｉＯ２膜４０７が存在するので、Ｓｉ層やＳｉＧｅ層が堆積することがなく多結晶ＳｉＧｅゲート電極４０６とＳｉソース半導体層及びドレイン半導体層４１３の表面高さはほぼ一致する。
【０１３３】
また、堆積温度を６００℃以上にすることで堆積されるＳｉ或いはＳｉＧｅは単結晶である。そのためにソース半導体層及びドレイン半導体層４１３のゲート側壁に接する部分は｛１１１｝或いは｛３１１｝面となりファセットを形成する。このファセットの面方位は形成条件に依存するが、ソース半導体層及びドレイン半導体層４１３の側面と半導体基板との界面のなす角が鋭角となるように制御する。この後熱リン酸或いはドライエッチング法によりｎチャネルトランジスタ形成領域上のＳｉＮ膜４１２を除去する。
【０１３４】
次に、図１５に示すように、６００℃、Ａｒ（アルゴン）雰囲気中６０分の熱処理を行うことによりｎ型Ｓｉソース半導体層及びドレイン半導体層４１０を介してリンを、またｐ型ソース半導体層及びドレイン半導体層４１３を介してＢ（ボロン）をそれぞれ半導体基板中に拡散させることによって、それぞれｎ型ソース領域及びドレイン領域４１５、ｐ型ソース領域及びドレイン領域４１６を形成する。このソース領域及びドレイン領域４１５、４１６の深さは半導体基板中約１０ｎｍ〜２０ｎｍと非常に浅いためにトランジスタの短チャネル効果を十分抑制できる。
【０１３５】
次に、図１６に示すように、全面にＳｉＯ２膜（第２の絶縁膜）４１７を厚さ１００ｎｍ堆積する。
【０１３６】
次に、ＣＭＰ工程を用いてｎチャネルトランジスタ形成領域及びｐチャネルトランジスタ形成領域ともに、ゲート電極（第１の半導体層）４０５、４０６とソース半導体層及びドレイン半導体層（第３の半導体層）４１１、４１４の上面が現れるまでＳｉＯ２膜４１７を除去する。
【０１３７】
次に、図１７に示すように、フォトリソグラフィ工程によりｎチャネルトランジスタ形成領域上にのみレジスト（図示せず）を残置した後、ＲＩＥ工程によりソース半導体層及びドレイン半導体層（第３の半導体層）４１４の一部及びＳｉＧｅゲート電極（第１の半導体層）４０６を削り込む。この場合ＣＦ４とＡｒ（アルゴン）の混合ガスを適当な条件で用いることによりＳｉＧｅをＳｉに対し選択的に除去することができるため、ソース半導体層及びドレイン半導体層４１１とソース半導体層及びドレイン半導体層４１０界面でエッチングストップが容易にできる。その後レジストを除去して、エッチングしたところのみが凹形状として残るようにする。
【０１３８】
次に、図１８に示すように、ソース電極、ドレイン電極、ゲート電極として金属或いはシリサイド、特にｐ型Ｓｉに対しショットキー障壁（Schottky Barrier Height:SBH）が低い材料例えばＰｔ（白金）、ＰｔＳｉ、Ｐｄ（パラディウム）を全面堆積する。この堆積はＣＶＤ、スパッタ或いはその他の一般的な全面堆積法いずれをも用いることができる。
【０１３９】
次に、ＣＭＰによりＳｉＯ２膜４１７が検知されるまで全面エッチングする。こうすることによりソース半導体層及びドレイン半導体層４１３上に形成された凹部にソース電極及びドレイン電極４１８を形成することができる。また、このとき同時にゲート絶縁膜４０４上に形成された凹部にゲート電極４１８を形成することができる。
【０１４０】
図１９に示すように、フォトリソグラフィ工程によりｐチャネルトランジスタ形成領域上にのみレジスト（図示せず）を残置した後、ＲＩＥ工程によりソース半導体層及びドレイン半導体層（第３の半導体層）４１１の一部及びゲート電極（第１の半導体層）４０７のＳｉＧｅを削り込む。この場合ＣＦ４とＡｒ（アルゴン）の混合ガスを適当な条件で用いることによりＳｉＧｅをＳｉに対して選択的に除去することができるため、ソース半導体層及びドレイン半導体層４１１とソース半導体層及びドレイン半導体層４１０の界面でエッチングストップが容易にできる。その後レジストを除去して、エッチングしたところのみが凹形状として残るようにする。その後レジストを除去して、エッチングしたところのみが凹形状として残るようにする。
【０１４１】
次に、ｎ型Ｓｉに対してショットキー障壁（Schottky Barrier Height:SBH）が低い材料例えばＥｒＳｉ２を全面堆積する。この堆積はＣＶＤ、スパッタ或いはその他の一般的な全面堆積法いずれをも用いることができる。さらにＣＭＰによりＳｉＯ２膜が検知されるまで全面エッチングすることにより形成した凹部すなわちゲート絶縁膜２０４上にゲート電極４１９及びソース半導体層及びドレイン半導体層（第２の半導体層）４１０上にソース電極及びドレイン電極（金属或いはシリサイド）４１９を形成する。
【０１４２】
次に、ＳｉＯ２膜（図示せず）を全面堆積しコンタクト孔（図示せず）をあけ配線（図示せず）を施すという通常の工程をとることによりＬＳＩを形成する。
【０１４３】
本実施例では、ゲート絶縁膜４１０の例として高誘電体のＴｉＯ２を用いたが、これに限定されることは無くＴａ２Ｏ５、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＺｒＯ２、（Ｂａ，Ｓｒ）ＴｉＯ３膜等を用いることができる。
【０１４４】
また、ＴｉＯ２をＭＯＣＶＤ法により形成しているが、スパッタ法を用いてもよい。
【０１４５】
また、ＴｉＯ２ゲート絶縁膜４１０を堆積する際に、堆積装置の窓を通してウエハ全面に波長３００ｎｍの近紫外光が照射されるように２００Ｗ（ワット）のＸｅ（キセノン）ランプを動作させてもよい。ランプは堆積ガスを流す前から動作させ、堆積が終了するまで照射し続ける。こうすることにより有機ソースガスからのＣ（カーボン）やＨ（プロトン）の混入を排除することができ、組成が完全にＴｉＯ２となる膜を堆積することができる。
【０１４６】
また、ＭＯＣＶＤ堆積の原材料ガスは上の組み合わせに限られることは無く、ＴＥＴ（Ethyltitanate）(Ti(OC2H5)4)やＴＴＩＰ（Titanium-tetrakis-isopropoxide）と酸素の混合ガスを用いてもよい。また、ＴＴＩＰの場合には酸素を混合しなくても、ＴｉＯ２を形成することが可能である。また有機ソースではなくＴｉＣｌ４のような無機ソースで堆積してもよい。ただしこの場合には反応温度を少し高く、例えば６００℃程度に設定することが望ましい。
【０１４７】
また、ゲートの絶縁膜４０４は上記のような高誘電体膜である必要は必ずしもなく、ＳｉＯ２やＳｉＮを用いてもよい。
【０１４８】
また、ゲート絶縁膜は４０４として形成したものをそのまま使用しなくてもよい。例えば図１７でゲート部の多結晶ＳｉＧｅ４０６を除去した後に一旦絶縁膜４０４を除去してあらたに別の材料（ＳｉＯ２、ＳｉＮ、高誘電体膜、強誘電体膜）を堆積しゲート絶縁膜として使用してもよい。
【０１４９】
また、このときもちろんゲート絶縁膜４０４の一部を残してもよい。例えば図１７の工程でＳｉＧｅを削った後ＴｉＯ２膜４０４上を充分清浄にするために、この厚さをあらかじめ４０ｎｍにしておいてこの工程で２０ｎｍまで削り込んでもよい。
【０１５０】
また、ゲート絶縁膜とゲート電極材料の間の反応を防止する為の層として例えばＴｉＯ２ゲート絶縁膜４０４の上にＴｉＮ層を設置してもよい。
【０１５１】
また、この図１７のエッチングは必ずしもゲート部の多結晶ＳｉＧｅ４０７をすべて除去する必要はない。この際には図１１に示すように、ゲート電極は金属３０１、３０３と多結晶ＳｉＧｅ３０２、３０４との積層構造となり、ゲート電極は金属による低抵抗化を享受しつつ、ｎ型ＳｉＧｅ及びｐ型ＳｉＧｅによるｎチャネルトランジスタ及びｐチャネルトランジスタの表面チャネル化を行うことが可能である。もちろんこの場合でもｎ、ｐに設置される金属は別々に仕事関数を設定できるので多結晶ＳｉＧｅ３０２、３０４と金属３０１、３０３間のコンタクト抵抗も極小にできる。
【０１５２】
一方、図１７のエッチングで多結晶ＳｉＧｅ４０６をすべて除去する場合には、別々の不純物を含む多結晶ＳｉＧｅ４０５、４０６は１種類の不純物（例えばリン拡散多結晶ＳｉＧｅ）或いは不純物を含まなくてもよい。ただし、この際には図１７のエッチングで不純物含有ＳｉＧｅと同じレートに制御することが難しくなるため、同じ不純物を含有する方が望ましい。
【０１５３】
また、ＳＥＧ工程で堆積される単結晶ＳｉＧｅ４１１、４１４はＣＶＤ中にドープされることに限定されない。例えば図１３の工程においてｎチャネルトランジスタ形成領域及びｐチャネルトランジスタ形成領域のＳｉ露出部分にあらかじめ不純物を含まない単結晶Ｓｉを選択的に堆積し、次に不純物を含まない単結晶ＳｉＧｅを選択的に堆積し、後にイオン注入により含有不純物を作り分けてもよい。このイオン注入は単結晶ＳｉＧｅ形成直後に行ってもよいし図１６の絶縁膜４１７のＣＭＰの後に行ってもよい。ただしイオン注入による点欠陥の存在が後の不純物拡散制御を難しくする関係上ｐｎ接合を基板内１０ｎｍ〜２０ｎｍと精密に制御できない。したがってＣＶＤ同時ドープ法の方がこの場合には望ましい。もちろん、ＣＶＤによるドープ法において不純物量はＳｉの厚さ方向に一様でなくとも良い。例えばＳｉ基板に近い側は濃度が高く、遠いところでは濃度が低いといったバリエーションが考えられる。
【０１５４】
また、単結晶Ｓｉの堆積するまえにイオン注入を行いあらかじめｎチャネルトランジスタ及びｐチャネルトランジスタのｐｎ接合を形成しておいてもよい。
【０１５５】
また、単結晶Ｓｉの選択堆積に際して、その選択性を高いものに保持するために、例えばＣＶＤ装置内でのＨ２アニール或いは真空アニールを８００℃前後の温度で行うことが望ましい。このことにより露出Ｓｉの表面上の自然酸化膜を除去でき、Ｓｉ上に確実に結晶性の良いＳｉが形成できる。
【０１５６】
また、堆積単結晶Ｓｉの結晶性は、図１７でのエッチングの再現性を左右するのみならず、金属とのコンタクト抵抗の再現性という形で素子の特性に効いてくる。
【０１５７】
また、ソース電極及びドレイン電極或いはゲート電極を低抵抗化するために、金属材料４１８、４１９はｎチャネルトランジスタとｐチャネルトランジスタとで別々のものを用いていたが、一種類のものを用いることももちろん可能である。この場合、金属埋め込みのための凹部をｎチャネルトランジスタ及びｐチャネルトランジスタ別々に形成する必要が無いので工程短縮化に効果がある。この場合金属或いはシリサイドとしてはｎ型Ｓｉ、ｐ型ＳｉとのＳＢＨがほとんど同じ物を用いることが望ましい。
【０１５８】
また、金属層４１８、４１９は１層である必要はない。例えばｎ型Ｓｉ、ｐ型ＳｉとそれぞれＳＢＨの低い材料を配置した後、抵抗率の低い材料例えばＡｌ（アルミニウム）やＷ（タングステン）や貴金属をその上に設置してソース電極及びドレイン電極或いはゲート電極を低抵抗化できる。
【０１５９】
また、Ｓｉと直接接する金属シリサイドの形成にあたってはサリサイド工程を用いてもよいがサリサイド工程を行うとその下のｐｎ接合までに、ある厚さのＳｉ層が必要になってくる関係上、シリサイドは非常に薄く形成するなどの施策によりこのＳｉ層の厚さを極力薄くすることが、ゲート電極とソース電極及びドレイン電極間の寄生容量の上昇を押さえ、素子の高速化を実現するために有効である。
【０１６０】
また、図１７で示されているＳｉＧｅのエッチングはＲＩＥに限るものではなく、等方性の例えばＣＦ４を含有するプラズマエッチングでもよいし、フッ硝酸のような液を使ったものでもよい。
【０１６１】
また、異方性エッチングと等方性エッチングを使用した場合では最終的な金属とソース電極及びドレイン電極部のコンタクト面の形状は図１及び図２に示されるように異なる。
【０１６２】
また、ｎチャネルトランジスタ及びｐチャネルトランジスタを作り分けるために、それぞれの領域をマスクして形成したが、これらを作りわけしなくてもよいし、また作りわけをｎチャネルトランジスタからやるか、ｐチャネルトランジスタの方からやるかはどちらでもよい。
【０１６３】
また、ｐ型Ｓｉに対しＳＢＨが低い材料はＰｔ（白金）やＰｄ（パラディウム）に限定されるものではなく、Ｉｒ（イリジウム）やＮｉ（ニッケル）或いはそのシリサイド等を用いることも可能である。
【０１６４】
また、ｎ型Ｓｉに対しＳＢＨが低い材料はＥｒＳｉ２に限定されるものではなく、Ｈｆ（ハフニウム）やＴａ（タンタル）、Ｓｃ（スカンジウム）或いはそのシリサイド等を用いることが可能である。
【０１６５】
また、ソース領域及びドレイン領域上の２層の半導体層を下がＳｉ、上がＳｉＧｅとして形成していたが、これが逆で下がＳｉＧｅ、上がＳｉにしてもよい。この際には図１７に相当するＳｉＧｅの選択エッチングはＳｉのＳｉＧｅに対する選択エッチングとなることに注意が必要である。この際にはエッチング溶液もかえる必要があり、例えば１０ｗｔ％のアンモニア水等を用いることによりＳｉがＳｉＧｅに対し選択性よくエッチングできる。この際には図１２のゲート材料としてＳｉＧｅではなくＳｉを用いた方がよい。この場合には金属４１８、４１９と接するのがＳｉではなくＳｉＧｅになるため特にｐチャネルトランジスタにおいて、より低いコンタクト抵抗が期待できる。
【０１６６】
また、ＳｉＧｅの濃度は１：１としたが、この濃度比に限定されるものではない。ただしＳｉ上の単結晶成長においては格子定数の違いから歪みが入り、それが大きすぎると欠陥が入ることが指摘されているのでＧｅの濃度はエッチングの選択比が十分確保できるくらいの低い濃度に押さえておくことが望ましい。
【０１６７】
また、第２の半導体としてＳｉＧｅを用いたが、これに限定されるものではなくＳｉＣ等を用いることも可能である。またその他にもＳｉ上にＳＥＧ並みに非常に選択性良く堆積できる材料であり、Ｓｉに対し選択比良くエッチングできる材料であればよい。
【０１６８】
次に、図２０から図２５を用いて、本発明の別の半導体装置の製造方法を説明する。
【０１６９】
先ず、図２０に示すように、半導体基板の主面上に素子分離領域５０３、ゲート絶縁膜（第１の絶縁膜）５０４、Ｓｉ膜（第１の半導体層）５０５、５０６、ゲート側壁５０８、ＳｉＯ２絶縁膜５０７、Ｓｉソース半導体層及びドレイン半導体層（第１及び第２の導電型の第２の半導体層）５０９、５１０を形成し、浅いｎ＋、ｐ＋拡散層５１１、５１２を形成するところまでは図３から図６までに説明した半導体装置の製造方法と同様である。
【０１７０】
次に、図２１に示すように、全面にＳｉＯ２膜（第２の絶縁膜）５１３を厚さ１００ｎｍ堆積する。
【０１７１】
次に、ＣＭＰ工程を用いてｎチャネルトランジスタ形成領域及びｐチャネルトランジスタ形成領域ともにゲート電極（第１の半導体層）５０５、５０６とソース半導体層及びドレイン半導体層（第２の半導体層）５０９、５１０の上面が現れるまでＳｉＯ２膜（第２の絶縁膜）５１３を除去する。
【０１７２】
次に、図２２に示すように、表面からの熱処理によりゲート電極部はＴｉＯ２膜５０４に届くまで、つまりＳｉ膜５０５、５０６を５０ｎｍ酸化し、同時にＳｉソース半導体及びドレイン半導体（第２の半導体層）５０９、５１０の一部が残るように酸化してＳｉＯ２膜５１４を形成する。この際ソース半導体層及びドレイン半導体層５０９、５１０は半導体基板界面から厚さ２０ｎｍ残るように表面が酸化されることになる。このときリンとＢ（ボロン）がドープされたＳｉの酸化速度が同じ条件を用いることが望ましい。この時酸化は不純物が含有されたＳｉソース半導体層及びドレイン半導体層５０９、５１０の表面から等方的に進行するので、ソース半導体層及びドレイン半導体層５０９、５１０は凹部を形成する。
【０１７３】
次に図２３に示すように、フォトリソグラフィ工程によりｎチャネルトランジスタ形成領域上にのみレジスト（図示せず）を残置した後、希ＨＦ（フッ酸）を含む溶液によりｐチャネルトランジスタ形成領域のソース半導体層及びドレイン半導体層５１０及びゲート絶縁膜５０４上のＳｉＯ２膜５１４を除去する。この際ＣＶＤで形成したＳｉＯ２膜５１３は不純物を包含しないのに対し、ＳｉＯ２膜５１４は多量にＢ（ボロン）を含有しているために希ＨＦ溶液によるエッチング速度が速く、図２３のようにＳｉＯ２膜５１４がエッチングされ、ＳｉＯ２膜５１３はほとんど削れない。
【０１７４】
次に、ソース電極、ドレイン電極、ゲート電極として金属或いはシリサイド、特にｐ型Ｓｉに対しショットキー障壁（Schottky Barrier Height:SBH）が低い材料例えばＰｔ（白金）、ＰｔＳｉ、Ｐｄ（パラディウム）を全面堆積する。この堆積はＣＶＤ、スパッタ或いはその他の一般的な全面堆積法いずれをも用いることができる。
【０１７５】
次に、図２４に示すように、ＣＭＰによりＳｉＯ２膜５１３が検知されるまで全面エッチングする。こうすることによりソース半導体層及びドレイン半導体層５１０上に形成された凹部にソース電極及びドレイン電極５１５を形成することができる。同時にゲート絶縁膜５０４上に形成された凹部にゲート電極５１５を形成することができる。
【０１７６】
次に、図２５に示すように、フォトリソグラフィ工程によりｐチャネルトランジスタ形成領域上にのみレジスト（図示せず）を残置した後、希ＨＦを含む溶液によりｎチャネルトランジスタ形成領域のソース半導体層及びドレイン半導体層５１４及びゲート部のＳｉＯ２膜５１４を除去する。この際ＣＶＤで形成したＳｉＯ２膜５１３は不純物を包含しないのに対し、ＳｉＯ２膜５１４は多量にリンを含有しているために希ＨＦ溶液によるエッチング速度が速く、ＳｉＯ２膜５１４がエッチングされ、ＳｉＯ２膜５１３はほとんど削れない。
【０１７７】
次に、ソース電極、ドレイン電極、ゲート電極として金属或いはシリサイド、特にｎ型Ｓｉに対しショットキー障壁（Schottky Barrier Height:SBH）が低い材料例えばＥｒＳｉ２を全面堆積する。この堆積はＣＶＤ、スパッタ或いはその他の一般的な全面堆積法いずれをも用いることができる。
【０１７８】
次に、ＣＭＰによりＳｉＯ２膜５１３が検知されるまで全面エッチングする。こうすることによりソース半導体層及びドレイン半導体層５０９上に形成された凹部にソース電極及びドレイン電極２１７を形成することができる。また、同時にゲート絶縁膜５０４上に形成された凹部にゲート電極５１４を形成することができる。
【０１７９】
次に、ＳｉＯ２膜（図示せず）を全面堆積しコンタクト孔（図示せず）をあけ配線（図示せず）を施すという通常の工程をとることによりＬＳＩを形成する。
【０１８０】
この半導体装置の製造方法では、ゲート絶縁膜５０４の例として高誘電体のＴｉＯ２を用いたが、これに限定されることは無く、Ｔａ２Ｏ５、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＺｒＯ２、（Ｂａ，Ｓｒ）ＴｉＯ３膜等を用いることができる。
【０１８１】
また、ＴｉＯ２をＭＯＣＶＤ法により形成しているが、スパッタ法を用いてもよい。
【０１８２】
また、ＴｉＯ２膜を堆積する際に堆積装置の窓を通してウエハ全面に波長３００ｎｍの近紫外光が照射されるように２００Ｗ（ワット）のＸｅ（キセノン）ランプを動作させてもよい。ランプは堆積ガスを流す前から動作させ、堆積が終了するまで照射し続ける。こうすることにより有機ソースガスからのＣやＨの混入を排除することができ、組成が完全にＴｉＯ２となる膜を堆積することができる。
【０１８３】
また、ＭＯＣＶＤ堆積の原材料ガスは上の組み合わせに限られることは無く、ＴＥＴ（Ethyltitanate）(Ti(OC2H5)4)やＴＴＩＰ（Titanium-tetrakis-isopropoxide）と酸素の混合ガスを用いてもよい。またＴＴＩＰの場合には酸素を混合しなくても、ＴｉＯ２を形成することが可能である。また有機ソースではなくＴｉＣｌ４のような無機ソースからの堆積してもよい。ただしこの場合には反応温度を少し高く、例えば６００℃程度に設定することが望ましい。
【０１８４】
また、ゲート絶縁膜は上記のような高誘電体膜である必要は必ずしもなく、ＳｉＯ２やＳｉＮを用いてもよい。
【０１８５】
また、図２２で必ずしもゲート部の多結晶Ｓｉをすべて酸化する必要はない。多結晶Ｓｉを一部残すと図１１のようにゲート電極は金属と多結晶半導体層の積層構造となり、ゲート電極は金属による低抵抗化を享受しつつ、ｎ型Ｓｉ及びｐ型Ｓｉによるｎチャネルトランジスタ及びｐチャネルトランジスタの表面チャネル化を行うことが可能である。もちろんこの場合でもｎ、ｐに設置される金属は別々に仕事関数を設定できるので多結晶Ｓｉと金属間のコンタクト抵抗も極小にすることが可能である。
【０１８６】
また、図２２の熱酸化工程でゲート部の多結晶Ｓｉをすべて酸化する場合には別々の不純物を含む多結晶Ｓｉ５０５、５０６は１種類の不純物（例えばリン拡散多結晶Ｓｉ）或いは不純物を含まなくてもよい。ただし、この際には図２２の酸化で不純物含有Ｓｉと同じレートに制御することが難しくなるため、同じ不純物を含有する方が望ましい。
【０１８７】
また、ＳＥＧ工程で堆積される単結晶Ｓｉ層５０６、５０５はＣＶＤ中にドープされることに限定されない。例えばｎチャネルトランジスタ及びｐチャネルトランジスタのＳｉ露出部分にあらかじめ不純物を含まない単結晶Ｓｉを選択的に堆積し、後にイオン注入により含有不純物を作り分けてもよい。このイオン注入は単結晶Ｓｉ形成直後に行ってもよいし図２１の絶縁膜５１３のＣＭＰの後に行ってもよい。ただしイオン注入による点欠陥の存在が後の不純物拡散制御を難しくする関係上ｐｎ接合を基板内１０ｎｍ〜２０ｎｍと精密に制御できない。したがってＣＶＤ同時ドープ法の方が望ましい。もちろん、ＣＶＤによるドープ法においては不純物量はＳｉの厚さ方向に一様でなくとも良い。例えばＳｉ基板に近い側は濃度が高く、遠いところでは濃度が低いといったバリエーションが考えられる。
【０１８８】
また、単結晶Ｓｉを堆積するまえにイオン注入を行いあらかじめｎチャネルトランジスタ及びｐチャネルトランジスタのｐｎ接合を形成しておいてもよい。
【０１８９】
また、単結晶Ｓｉの選択堆積に際して、その選択性を高いものに保持するために、例えばＣＶＤ装置内でのＨ２アニール或いは真空アニールを８００℃前後の温度で行うことが望ましい。このことにより露出Ｓｉの表面上の自然酸化膜を除去でき、Ｓｉ上に確実に結晶性の良いＳｉが形成できる。堆積単結晶Ｓｉの結晶性は後の金属とのコンタクト抵抗の再現性という形で素子の特性に効いてくる。
【０１９０】
また、ソース電極及びドレイン電極、ゲート電極の低抵抗化のための金属材料５１６、５１５は一種類のものを用いてもよい。この場合、金属埋め込みのための凹部をｎ、ｐ別々に形成する必要が無いので工程短縮化に効果がある。この場合金属或いはシリサイドとしてはｎ型Ｓｉ、ｐ型ＳｉとのＳＢＨがほとんど同じものを用いることが望ましい。
【０１９１】
また、金属層５１６、５１５は１層である必要はない。例えばｎ型Ｓｉとｐ型ＳｉとそれぞれＳＢＨの低い材料を配置した後、抵抗率の低い材料例えばＡｌやＷや貴金属をその上に設置してソース電極及びドレイン電極、ゲート電極の低抵抗化を行うことも可能である。
【０１９２】
また、Ｓｉと直接接する金属シリサイドの形成にあたってはサリサイドを行うとその下のｐｎ接合までに、ある厚さのＳｉ層が必要になってくる関係上、シリサイドは非常に薄く形成するなどの施策によりこのＳＩ層の厚さを極力薄くすることが、ゲート電極とソース電極及びドレイン電極間の寄生容量の上昇を押さえ、素子の高速化を実現するために有効である。
【０１９３】
また、図２２で示されている酸化工程は乾燥酸素によるものに限るものではなく、水蒸気酸化、ラジカル酸素を用いたもの、希釈酸素を用いたもの、ＨＣｌ（塩酸）等のガスを混合した酸化雰囲気等いずれの方法を用いることができる。
【０１９４】
また、この酸化工程も１度で所望の厚さすべてを酸化してしまう必要も無く、酸化→エッチング→酸化→エッチングを複数回繰り返してもよい。
【０１９５】
また、酸化膜のエッチングも実施例では湿式のものを記したがプラズマエッチング等の乾燥系の方法を用いてもよい。
【０１９６】
また、図２０においては堆積半導体５０９、５１０は一層で形成されているが、Ｓｉとは異なる半導体膜（第３の半導体膜）として、例えばＳｉＣを用いて多層にし、酸化速度の違いによりＳｉＣ部を全て酸化して、除去する等の方法により残膜Ｓｉの厚さの制御性を上げることも可能である。
【０１９７】
また、ｎチャネルトランジスタ及びｐチャネルトランジスタの作り分けるために、それぞれの領域をマスクして形成したが、これらを作り分けしなくてもよいし、また作りわけをｎチャネルトランジスタからやるか、ｐチャネルトランジスタからやるかはどちらでもよい。
【０１９８】
また、ｐ型Ｓｉに対しＳＢＨが低い材料はＰｔ（白金）やＰｄ（パラディウム）に限定されるものではなく、Ｉｒ（イリジウム）やＮｉ（ニッケル）或いはそのシリサイド等を用いることも可能である。
【０１９９】
また、ｎ型Ｓｉに対しＳＢＨが低い材料はＥｒＳｉ２に限定されるものではなく、Ｈｆ（ハフニウム）やＴａ（タンタル）、Ｓｃ（スカンジウム）或いはそのシリサイド等を用いることが可能である。
【０２００】
また、図２５に示す電界効果トランジスタはソース領域及びドレイン領域５１１、５１２上の構造に着目するとソース半導体層及びドレイン半導体層５０９、５１０は半導体基板に対して鋭角をもって接しているためにソース電極及びドレイン電極とゲート電極間の寄生容量は極力大きくならないように形成できている。
【０２０１】
また、ソース半導体層及びドレイン半導体層の上面は凹部が形成されており、これにソース電極及びドレイン電極が埋め込まれているために接触面を大きくでき、コンタクト抵抗を低減できる構造になっている。もちろん短チャネル効果が起こらないような浅い接合を形成されており、このｐｎ接合は金属の堆積によりリーク特性が悪くならない。
【０２０２】
またＣＭＯＳ構造を考えた場合ｐチャネルトランジスタ及びｎチャネルトランジスタで金属材として別の材料を用いることを容易にしている特徴を有し、そのため両トランジスタの寄生抵抗を同時に非常に低くすることができる。
【０２０３】
さらに同時にゲート電極材料もｎチャネルトランジスタの場合にはＳｉの伝導帯端Ｅｃのレベルに仕事関数が近い材料を実現しながら、ｐチャネルトランジスタの場合にはＳｉの価電子帯端Ｅｖのレベルに仕事関数が近い材料を設置することを実現できるために金属ゲート構造でありながら両トランジスタを表面にチャネルが形成される素子に設計することが可能で、短チャネル効果抑制には非常に好ましい構造、プロセスとなっている。
【０２０４】
次に、図２８から図３０を用いて、本発明の別の半導体装置の製造方法を説明する。
【０２０５】
先ず、図２８に示すように、半導体基板の種面上に素子分離領域７０１を形成するために、Ｓｉ基板１にＳＴＩ（Shallow Trench Isolation）用の溝を深さ約０．４μｍ掘った後、ＳｉＯ２をＣＶＤ法により全面に堆積し、ＣＭＰ（Ｃｈｅｍo-Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）により全面を平坦化する。
【０２０６】
次に、フォトリソグラフィ工程によりｐチャネルトランジスタ形成領域、ｎチャネルトランジスタ形成領域をそれぞれマスクした後にイオン注入を行いｎ型ウエル７０３、ｐ型ウエル７０２をそれぞれ形成する。
【０２０７】
次に、トランジスタのしきい値調節のためにそれぞれのチャネル部にイオン注入を行う。
【０２０８】
次に、Ｓｉ基板（半導体基板）上に、ゲート絶縁膜（第１の絶縁膜）７０４となるＴｉＯ２膜７０４をＴＰＴ（tetra-iso-propyltitanate）（Ｔｉ（ＯＣ３Ｈ７）４）と酸素の混合ガスの３８０℃で反応させ全面に厚さ２０ｎｍ堆積する。
【０２０９】
次に、ゲート絶縁膜７０４上に多結晶Ｓｉ（第１の半導体層）を厚さ５０ｎｍ全面に堆積する。堆積方法はＣＶＤ、スパッタ等いずれの方法をとってもよい。
【０２１０】
次に、フォトリソグラフィ工程によりｐチャネル形成領域とｎチャネル形成領域をそれぞれマスクした後にＰ（リン）、Ｂ（ボロン）のイオン注入を１×１０１５ｃｍ―２程度行う。
【０２１１】
次に、ＳｉＯ２膜を厚さ２０ｎｍ全面に堆積する。堆積方法はＣＶＤやスパッタ等いずれの方法をとってもよい。次に、多結晶Ｓｉ中の不純物は、アニール（８００℃ Ｎ２中 ３０分）を行うことにより活性化され、ｎチャネル形成領域はｎ＋型Ｓｉゲート電極７０５、ｐチャネル形成領域はｐ＋型Ｓｉゲート電極７０６になる。
【０２１２】
次に、反応性イオンエッチング（ＲＩＥ）をもちいてゲート絶縁膜（第１の絶縁膜）７０４、多結晶Ｓｉゲート電極７０５、７０６及びＳｉＯ２膜７０７をゲート形状に加工する。この際、ゲート長の方向は＜１１０＞方向ではなく、＜１００＞方向になるように加工する。
【０２１３】
次に、全面にＣＶＤ法によりＳｉＯ２膜を厚さ１０ｎｍ堆積させた後、ＲＩＥ工程により、ゲート電極（第１の半導体層）７０５、７０６の側面にゲート側壁７０８を形成する。このゲート側壁７０８の厚さはゲート電極の側面から約１０ｎｍである。
次に、図２９に示すように、ＳｉＮ膜を厚さ５０ｎｍ全面堆積した後フォトリソグラフィ工程を用いてｐチャネルトランジスタ形成領域上のみにＳｉＮ膜７０９を残置するようにエッチングをする。
【０２１４】
次に、ＳｉＨ４とＰＨ３とＨＣｌの混合ガス中６００℃で気相成長することにより、リンが１×１０２０ｃｍ―３含有したＳｉソース半導体層及びドレイン半導体層（第１導電型の第２の半導体層）７１０を選択的に半導体基板の露出している部分（ｎ型トランジスタ形成領域）にのみ厚さ７０ｎｍ堆積する。この際ゲート電極７０５上はＳｉＯ２膜７０７が存在することにより堆積されることがないので多結晶Ｓｉゲート電極７０５とシリコンソース半導体層及びドレイン半導体層７１０の表面高さはほぼ一致する。
【０２１５】
また、温度を６００℃以上にすることで堆積されるＳｉは単結晶である。そのためにゲート側壁に接する部分は｛１１０｝となりファセットを形成する。しかしこの場合にはシリコンの成長が｛１１１｝面にファセットが形成される場合に比べ成長が早いので、ゲート側壁７０８やＳＴＩ７０１上にもシリコンが成長する。従ってソース半導体層及びドレイン半導体層７１０のゲート電極７０５に対向する側面は、半導体基板表面から僅かな膜厚ではゲート側壁７０８に接触しており、そこから半導体基板表面に対して鋭角になっている。
【０２１６】
この後熱リン酸或いはドライエッチング法によりｐチャネル形成領域上のＳｉＮ膜７０９を除去する。
【０２１７】
次に、図３０に示すように、ＳｉＮ膜を膜厚５０ｎｍ全面堆積した後、フォトリソグラフィ工程を用いて、ｎチャネルトランジスタ形成領域上のみにＳｉＮ膜７１１を残置するようにエッチングをする。
【０２１８】
次に、ＳｉＨ４とＢ２Ｈ６とＨＣｌの混合ガス中６００℃でＢ（ボロン）が１×１０２０ｃｍ―３含有したＳｉソース半導体層及びドレイン半導体層（第２導電型の第２の半導体層）７１２を選択的に半導体基板の露出している部分（ｐチャネルトランジスタ形成領域）にのみ厚さ７０ｎｍ堆積する。この際ゲート電極７０６上はＳｉＯ２膜７０７が存在するので、Ｓｉ層が堆積されることがなく多結晶Ｓｉゲート電極７０６とＳｉソース半導体層及びドレイン半導体層７１２の表面高さはほぼ一致する。
【０２１９】
また、堆積温度を６００℃以上にすることで堆積されるＳｉソース半導体層及びドレイン半導体層７１２は単結晶である。そのためにソース半導体層及びドレイン半導体層７１２のゲート側壁に接する部分は｛１１０｝となりファセットを形成する。しかしこの場合にはシリコンの成長が｛１１１｝面にファセットが形成される場合に比べ成長が早いので、ゲート側壁７０８やＳＴＩ７０１上にもＳｉが成長する。従ってソース半導体層及びドレイン半導体層７１２のゲート電極７０５に対向する側面は、半導体基板表面から僅かな膜厚ではゲート側壁７０８に接触しており、そこから半導体基板表面に対して鋭角になっている。
【０２２０】
この後、熱リン酸或いはドライエッチング法によりｐチャネル形成領域上のＳｉＮ膜７０９を除去する。
【０２２１】
その後の工程は図６から図１０で説明したものと同様である。
【０２２２】
【発明の効果】
以上述べたように、本発明の半導体装置は、ソース半導体層及びドレイン半導体層は、半導体基板に対して鋭角に接しているために寄生容量は極力大きくならないように設計できる。また、ソース半導体層及びドレイン半導体層の上部に凹部が形成され、これにソース電極及びドレイン電極が埋め込まれているために接触面を大きくでき、コンタクト抵抗を低減できる。
【０２２３】
また、本発明の半導体装置の製造方法は、ソース電極、ドレイン電極及びゲート電極を金属の選択成長を用いず、全面堆積後、エッチバックすることによって形成しているのでソース電極及びドレイン電極間のショートがなくなり、歩留まりの向上を図ることができる。
【図面の簡単な説明】
【図１】 本発明の半導体装置の断面図。
【図２】 本発明の半導体装置の断面図。
【図３】 本発明の半導体装置の製造方法を説明する断面図。
【図４】 本発明の半導体装置の製造方法を説明する断面図。
【図５】 本発明の半導体装置の製造方法を説明する断面図。
【図６】 本発明の半導体装置の製造方法を説明する断面図。
【図７】 本発明の半導体装置の製造方法を説明する断面図。
【図８】 本発明の半導体装置の製造方法を説明する断面図。
【図９】 本発明の半導体装置の製造方法を説明する断面図。
【図１０】 本発明の半導体装置の製造方法を説明する断面図。
【図１１】 本発明の半導体装置の断面図。
【図１２】 本発明の別の半導体装置の製造方法を説明する断面図。
【図１３】 本発明の別の半導体装置の製造方法を説明する断面図。
【図１４】 本発明の別の半導体装置の製造方法を説明する断面図。
【図１５】 本発明の別の半導体装置の製造方法を説明する断面図。
【図１６】 本発明の別の半導体装置の製造方法を説明する断面図。
【図１７】 本発明の別の半導体装置の製造方法を説明する断面図。
【図１８】 本発明の別の半導体装置の製造方法を説明する断面図。
【図１９】 本発明の別の半導体装置の製造方法を説明する断面図。
【図２０】 本発明の別の半導体装置の製造方法を説明する断面図。
【図２１】 本発明の別の半導体装置の製造方法を説明する断面図。
【図２２】 本発明の別の半導体装置の製造方法を説明する断面図。
【図２３】 本発明の別の半導体装置の製造方法を説明する断面図。
【図２４】 本発明の別の半導体装置の製造方法を説明する断面図。
【図２５】 本発明の別の半導体装置の製造方法を説明する断面図。
【図２６】 従来の半導体装置の断面図。
【図２７】 従来の半導体装置の断面図。
【図２８】 本発明の別の半導体装置の製造方法を説明する断面図。
【図２９】 本発明の別の半導体装置の製造方法を説明する断面図。
【図３０】 本発明の別の半導体装置の製造方法を説明する断面図。
【符号の説明】
１０１、２００、３００、４００、５００、１１０１、１２０１……Ｓｉ基板
２０１、４０１、５０３……素子分離領域
２０２、４０２、５０１……ｐウエル領域
２０３、４０３、５０２……ｎウエル領域
１０２、２０４、４０４、５０４……高誘電体絶縁膜（ＴｉＯ２）
２０５、４０５、３０２、５０５……リンドープＳｉ
２０６、４０６、３０４、５０６……ＢドープＳｉ
２０７、４０７、５０７……ＳｉＮキャップ
１０４、２０８、４０８、５０８、１１０４、１２０４…ゲート側壁
２０９、２１１、４０９、４１２…ＳｉＮ膜
１０５、２１０、４１０、５０９、１２０５…ｎ+Ｓｉ堆積層
２１２、４１３、５１０…ｐ+Ｓｉ堆積層
１０７、２１３、４１５、５１１、１１０５…ｎ+Ｓｉ拡散層
２１４、４１６、５１２…ｐ+Ｓｉ拡散層
１０６、２１５、４１７、５１３…ＳｉＯ２膜
２１６、３０４、４１８、５１５…ｐ＋Ｓｉに対しＳＢＨが低い金属
１０８、２１７、３０１、４１９、５１６…ｎ＋Ｓｉに対しＳＢＨが低い金属
４１１…ｎ+ＳｉＧｅ堆積層
４１４…ｐ+ＳｉＧｅ堆積層
５１４…ＳｉＯ２層
１１０２、１２０２…ゲートＳｉＯ２層
１１０３、１２０３…ゲート他結晶Ｓｉ電極層
１１０６、１２０６…シリサイド層
Claims (5)
- 半導体基板に第１導電型ウェル領域及び第２導電型ウェル領域を形成する工程と、
前記第１導電型ウェル領域上にゲート絶縁膜、第１ゲート半導体層、ゲート側壁を有する第１ゲート部を形成し、前記第２導電型ウェル領域上にゲート絶縁膜、第２ゲート半導体層、ゲート側壁を有する第２ゲート部を形成する工程と、
前記第１ゲート部の両側に前記半導体基板表面と鋭角をなす側面を有する第１ソース半導体層及び第１ドレイン半導体層を形成する工程と、
前記第２ゲート部の両側に前記半導体基板表面と鋭角をなす側面を有する第２ソース半導体層及び第２ドレイン半導体層を形成する工程と、
前記第１ソース半導体層下に位置する第１ソース領域及び前記第１ドレイン半導体層下に位置する第１ドレイン領域を前記第１導電型ウェル領域に形成する工程と、
前記第２ソース半導体層下に位置する第２ソース領域及び前記第２ドレイン半導体層下に位置する第２ドレイン領域を前記第２導電型ウェル領域に形成する工程と、
前記第１ゲート部の前記第１ゲート半導体層の全てと前記第１ソース半導体層及び前記第１ドレイン半導体層の一部とを同時に除去し、第１ゲート内凹部、第１ソース半導体内凹部、第１ドレイン半導体内凹部を形成する工程と、
前記第１ゲート内凹部に第１ゲート電極を形成し、前記第１ソース半導体内凹部に第１ソース電極を形成し、前記第１ドレイン半導体内凹部に第１ドレイン電極を形成する工程と、
前記第２ゲート部の前記第２ゲート半導体層の全てと前記第２ソース半導体層及び前記第２ドレイン半導体層の一部とを同時に除去し、第２ゲート内凹部、第２ソース半導体内凹部、第２ドレイン半導体内凹部を形成する工程と、
前記第２ゲート内凹部に第２ゲート電極を形成し、前記第２ソース半導体内凹部に第２ソース電極を形成し、前記第２ドレイン半導体内凹部に第２ドレイン電極を形成する工程と、
前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、前記第２ドレイン電極のそれぞれの上面と前記第１ゲート部、前記第２ゲート部のそれぞれの上面が同一面になる如く形成する工程とを具備することを特徴とする半導体装置の製造方法。 - 前記第１ソース半導体内凹部、前記第１ドレイン半導体内凹部、前記第２ソース半導体内凹部及び前記第２ドレイン半導体内凹部は、それぞれ、前記第１ソース半導体層、前記第１ドレイン半導体層、前記第２ソース半導体層及び前記第２ドレイン半導体層を異方性エッチングすることにより形成することを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第１ソース半導体内凹部、前記第１ドレイン半導体内凹部、前記第２ソース半導体内凹部及び前記第２ドレイン半導体内凹部は、それぞれ、前記第１ソース半導体層、前記第１ドレイン半導体層、前記第２ソース半導体層及び前記第２ドレイン半導体層を等方性エッチングすることにより形成することを特徴とする請求項１記載の半導体装置の製造方法。
- 半導体基板に第１導電型ウェル領域及び第２導電型ウェル領域を形成する工程と、
前記第１導電型ウェル領域上にゲート絶縁膜、第１ゲート半導体層、ゲート側壁を有する第１ゲート部を形成し、前記第２導電型ウェル領域上にゲート絶縁膜、第２ゲート半導体層、ゲート側壁を有する第２ゲート部を形成する工程と、
前記第１ゲート部の両側に各々第１材料からなるドープド半導体層と、この第１材料からなるドープド半導体層上に積層された第２材料からなるドープド半導体層からなり、前記半導体基板表面と鋭角をなす側面を有する第１ソース半導体層及び第１ドレイン半導体層を形成する工程と、
前記第２ゲート部の両側に各々第１材料からなるドープド半導体層と、この第１材料からなるドープド半導体層上に積層された第２材料からなるドープド半導体層からなり、前記半導体基板表面と鋭角をなす側面を有する第２ソース半導体層及び第２ドレイン半導体層を形成する工程と、
前記第１ソース半導体層下に位置する第１ソース領域及び前記第１ドレイン半導体層下に位置する第１ドレイン領域を前記第１導電型ウェル領域に形成する工程と、
前記第２ソース半導体層下に位置する第２ソース領域及び前記第２ドレイン半導体層下に位置する第２ドレイン領域を前記第２導電型ウェル領域に形成する工程と、
前記第１ゲート部の前記第１ゲート半導体層の全てと前記第１ソース半導体層を形成する前記第２材料からなるドープド半導体層及び前記第１ドレイン半導体層を形成する第２材料からなるドープド半導体層とを同時に除去し、前記第１ソース半導体層を形成する前記第１材料からなるドープド半導体層及び前記第１ドレイン半導体層を形成する前記第１材料からなるドープド半導体層を前記半導体基板表面上に残すことで、第１ゲート内凹部、第１ソース半導体内凹部、第１ドレイン半導体内凹部を形成する工程と、
前記第１ゲート内凹部に第１ゲート電極を形成し、前記第１ソース半導体内凹部に第１ソース電極を形成し、前記第１ドレイン半導体内凹部に第１ドレイン電極を形成する工程と、
前記第２ゲート部の前記第２ゲート半導体層の全てと前記第２ソース半導体層を形成する前記第２材料からなるドープド半導体層及び前記第２ドレイン半導体層を形成する前記第２材料からなるドープド半導体層とを同時に除去し、前記第２ソース半導体層を形成する前記第１材料からなるドープド半導体層及び前記第２ドレイン半導体層を形成する前記第１材料からなるドープド半導体層を前記半導体基板表面上に残すことで、第２ゲート内凹部、第２ソース半導体内凹部、第２ドレイン半導体内凹部を形成する工程と、
前記第２ゲート内凹部に第２ゲート電極を形成し、前記第２ソース半導体内凹部に第２ソース電極を形成し、前記第２ドレイン半導体内凹部に第２ドレイン電極を形成する工程と、
前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、前記第２ドレイン電極のそれぞれの上面と前記第１ゲート部、前記第２ゲート部のそれぞれの上面が同一面になる如く形成する工程とを具備することを特徴とする半導体装置の製造方法。 - 前記第１ソース電極、前記第１ドレイン電極及び前記第１ゲート電極は第１の金属組成物にて形成し、前記第２ソース電極、前記第２ドレイン電極及び前記第２ゲート電極は前記第１の金属組成物とは異なる第２の金属組成物にて形成することを特徴とする請求項１乃至４のいずれか１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001045208A JP3777306B2 (ja) | 2000-03-06 | 2001-02-21 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-60184 | 2000-03-06 | ||
| JP2000060184 | 2000-03-06 | ||
| JP2001045208A JP3777306B2 (ja) | 2000-03-06 | 2001-02-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001326351A JP2001326351A (ja) | 2001-11-22 |
| JP3777306B2 true JP3777306B2 (ja) | 2006-05-24 |
Family
ID=26586828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001045208A Expired - Lifetime JP3777306B2 (ja) | 2000-03-06 | 2001-02-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3777306B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4592649B2 (ja) * | 2000-07-11 | 2010-12-01 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2003347229A (ja) | 2002-05-31 | 2003-12-05 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| JP4631833B2 (ja) | 2006-09-04 | 2011-02-16 | ソニー株式会社 | 半導体装置 |
| US9865730B1 (en) | 2016-10-31 | 2018-01-09 | International Business Machines Corporation | VTFET devices utilizing low temperature selective epitaxy |
| US11004958B2 (en) | 2018-10-31 | 2021-05-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing a semiconductor device and a semiconductor device |
-
2001
- 2001-02-21 JP JP2001045208A patent/JP3777306B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001326351A (ja) | 2001-11-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6548875B2 (en) | Sub-tenth micron misfet with source and drain layers formed over source and drains, sloping away from the gate | |
| US11004976B2 (en) | Semiconductor device including MOS transistor having silicided source/drain region and method of fabricating the same | |
| JP3523093B2 (ja) | 半導体装置およびその製造方法 | |
| US7635631B2 (en) | Semiconductor device and manufacturing method for the same | |
| US7202539B2 (en) | Semiconductor device having misfet gate electrodes with and without GE or impurity and manufacturing method thereof | |
| US6593618B2 (en) | MIS semiconductor device having an elevated source/drain structure | |
| US7271446B2 (en) | Ultra-thin channel device with raised source and drain and solid source extension doping | |
| JP2000243958A (ja) | 半導体装置およびその製造方法 | |
| JP2000223703A (ja) | 半導体装置及びその製造方法 | |
| US20050285206A1 (en) | Semiconductor device and manufacturing method thereof | |
| KR100593452B1 (ko) | 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의제조방법 | |
| JP3725465B2 (ja) | 半導体装置及びその製造方法 | |
| JP3492973B2 (ja) | 半導体装置の製造方法 | |
| JP3777306B2 (ja) | 半導体装置の製造方法 | |
| JP4745187B2 (ja) | 半導体装置の製造方法 | |
| JP2000049348A (ja) | エレベ―テッドソ―ス・ドレイン構造を有する半導体装置及びその製造方法 | |
| JPH1174526A (ja) | 半導体装置及びその製造方法 | |
| KR20090083671A (ko) | 반도체 소자의 제조방법 | |
| JP4417808B2 (ja) | 半導体装置の製造方法 | |
| JP4950599B2 (ja) | 半導体装置の製造方法 | |
| US20240213315A1 (en) | Gate-all-around transistors with cladded source/drain regions | |
| JP2005175065A (ja) | 半導体装置及びその製造方法 | |
| JP3187314B2 (ja) | 半導体装置の製造方法 | |
| KR100437829B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH11186546A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040325 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041019 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041217 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041221 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050906 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051028 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051227 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060130 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060221 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060227 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 3777306 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100303 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100303 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110303 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120303 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130303 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130303 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140303 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |