KR100437829B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 살리사이드 공정을 진행하기 전에 SEG(selective epitaxial growth) 공정으로 게이트 면적을 증대시켜 저저항 및 우수한 열적 안정성을 갖도록 한 반도체 소자의 제조 방법에 관한 것으로서, 반도체 기판상에 게이트 전극을 형성하고, 그 양측 반도체 기판 표면내에 저농도 불순물 영역을 형성하는 단계와, 상기 게이트 전극의 양측면에 제 1, 제 2 게이트 측벽을 중첩되도록 형성하고 소오스/드레인 이온 주입하여 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 전극 및 제 1,2 게이트 측벽을 완전히 덮도록 전면에 평탄화용 절연층을 형성하는 단계와, 상기 게이트 전극의 상부 표면이 노출되도록 평탄화용 절연층을 평탄화하는 단계와, 상기 제 1 게이트 측벽의 일부가 리세스되도록 상기 평탄화된 절연층을 식각하는 단계와, 상기 게이트 전극에 게이트 이온 주입을 하는 단계와, 상기 노출된 게이트 전극의 표면에 SEG 공정을 실시하여 에피택셜층을 형성하는 단계와, 상기 평탄화된 절연층을 완전히 제거하는 단계와, 상기 소오스/드레인 영역 및 에피택셜층의 표면에 살리사이드층을 형성하는 단계를 포함하여 형성한다.
Description
본 발명은 반도체 소자의 제조에 관한 것으로, 특히 소오스/드레인 이온 주입과 게이트 이온 주입을 독립적으로 진행하여 소자의 특성을 향상시킬 수 있도록 한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 소자의 기하학적 크기가 감소함에 따라 게이트, 소오스 및 드레인영역 등의 면적이 감소하기 때문만 아니라, 소자의 크기를 줄임에 따라 소오스와 드레인 접합을 보다 얇게 할 필요가 있기 때문에 고저항 영역이 초래된다는 사실이 중요하다.
따라서 소오스와 드레인 영역과 다결정 실리콘영역의 저항을 본질적으로 줄이는 방법은 이러한 영역의 접촉에 고융점 금속 실리사이드를 사용하는 것이다.
이 공정에서 노출된 실리콘과의 접촉이 일어날 때마다 고융점 금속의 박막을 증착하고 가열하여 실리사이드를 형성한다.
이 공정에서 백금, 망간, 코발트, 티탄 등을 포함한 여러 가지 실리사이드가 이용되고 있다.
이 점은 측벽 공간이 게이트단을 정렬시키면서 소오스 및 드레인 영역과 게이트 실리사이드 영역이 동시에 형성되는 것이다, 이 자기정렬된 실리사이드 공정을 때때로 살리사이드라 한다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)의 소자 격리 영역에 필드 산화막(12)을 성장시킨 후 반도체 기판(11)의 액티브 영역에 게이트 산화막(13)을 형성한다.
이어, 게이트 산화막(13) 상부에 게이트 전극용 폴리 실리콘막을 형성한 후선택적으로 패터닝하여 게이트 전극(14)을 형성한다.
그리고 상기 게이트 전극(14)을 마스크로 하여 반도체 기판(11)의 표면내에 불순물 이온을 주입하여 LDD(Lightly Doped Drain)영역을 형성하기 위한 저농도 불순물 영역(15)을 형성한다.
도 1b에 도시한 바와 같이, 상기 게이트 전극(14) 및 저농도 불순물 영역(15)을 포함하는 전면에 측벽 형성용 물질층을 증착하고 이방성 식각 공정으로 게이트 전극(14)의 양측면에 게이트 측벽(16)을 형성한다.
그리고 상기 게이트 측벽(16)을 포함하는 전면에 불순물 이온을 주입하여 게이트 전극(14) 양측의 액티브 표면내에 소오스/드레인 영역(17)을 형성한다.
도 1c에 도시한 바와 같이, 전면에 고융점 금속 예를 들면, Co, Ti등의 물질을 증착하여 실리사이드 형성용 물질층(18)을 형성한다.
그리고 도 1d에 도시한 바와 같이, 상기 실리사이드 형성용 물질층(18)을 열처리 공정으로 실리사이드화하여 액티브 표면 및 게이트 전극(14)의 상면에 살리사이드층(19)을 형성하고, 미반응의 실리사이드 형성용 물질층(18)을 제거한다.
여기서 상기 살리사이드층(19)을 형성하기 위한 열처리 공정은 500℃, 30초로 1차 열처리하고, 750℃, 60초로 2차 열처리한다.
그리고 상기 미반응의 실리사이드 형성용 물질층(18)은 H2O2와 H2SO4가 혼합된 습식 에천트를 이용하여 제거한다.
이와 같은 실리사이드 공정시에 열처리등의 공정 조건에 의해 살리사이드층이 불균일하게 형성되거나 뭉침 현상(agglomerate)이 발생될 수 있다.
이와 같이 불균일하게 형성된 실리사이드는 소자 결함 또는 필드 산화막에서의 누설 전류 등의 문제를 야기한다.
그러나 이와 같은 종래 기술의 반도체 소자의 제조방법에 있어서는 다음과 같은 문제점이 있다.
즉, 살리사이드층의 뭉침 현상(agglomerate)을 제어하지 못하여 누설 전류 등의 문제를 야기하고, 접합 두께가 0.1㎛ 이하로 얇아지면 불균일한 실리사이드로 인해 접합층 자체에서의 누설 문제도 심각해진다.
또한, 게이트 살리사이드층의 저항에 대한 고려가 이루어지지 않아 소자의 동작 속도에 영향을 주고, 열적 안정성이 충분히 확보되지 않아 소자의 신뢰성을 저하시킨다.
본 발명은 상기와 같은 종래 기술의 문제를 해결하기 위한 것으로, 살리사이드 공정을 진행하기 전에 SEG(selective epitaxial growth) 공정으로 게이트 면적을 증대시켜 저저항 및 우수한 열적 안정성을 갖도록 한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트 전극
23 : 저농도 불순물 영역 24 : 제 1 게이트 측벽
25 : 제 2 게이트 측벽 26 : 소오스/드레인 영역
27 : 평탄화용 절연층 28 : 게이트 이온 주입 마스크
29 : 에피택셜층 30 : 살리사이드층
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판상에 게이트 전극을 형성하고, 그 양측 반도체 기판 표면내에 저농도 불순물 영역을 형성하는 단계와, 상기 게이트 전극의 양측면에 제 1, 제 2 게이트 측벽을 중첩되도록 형성하고 소오스/드레인 이온 주입하여 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 전극 및 제 1,2 게이트 측벽을 완전히 덮도록 전면에 평탄화용 절연층을 형성하는 단계와, 상기 게이트 전극의 상부 표면이 노출되도록 평탄화용 절연층을 평탄화하는 단계와, 상기 제 1 게이트 측벽의 일부가 리세스되도록 상기 평탄화된 절연층을 식각하는 단계와, 상기 게이트 전극에 게이트 이온 주입을 하는 단계와, 상기 노출된 게이트 전극의 표면에 SEG 공정을 실시하여 에피택셜층을 형성하는 단계와, 상기 평탄화된 절연층을 완전히 제거하는 단계와, 상기 소오스/드레인 영역 및 에피택셜층의 표면에 살리사이드층을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2i는 본 발명에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
본 발명은 게이트 살리사이드 공정을 진행하기 전에 게이트의 면적을 증대시키기 위하여 SEG 공정을 진행하는 것이다.
여기서 SEG(Selective Epitaxial Growth) 공정은 실리콘과 산화막이나 질화막과 같은 비정질층이 동시에 노출되어 있을 경우 실리콘 표면에만 에피택셜(Epitaxial)하게 실리콘을 성장시키는 기술이다. 이때, 노출되어 있는 실리콘이 단결정 상태인 경우 단결정 실리콘을 성장시킬 수 있지만, 노출된 부분이 다결정 실리콘인 경우에는 다결정 실리콘이 성장되게 된다.SEG 공정이 기존의 에피택시 공정과 다른 점은 실리콘 표면에만 선택적으로 성장시킨다는 점이다. 이와 같은 특성은 공정 진행시 SiH4가스에 의한 "성장"과 HCl 가스에 의한 "식각"을 동시에 시행함으로써 가능해진다. 즉, 실리콘 표면과 비정질층(산화막이나 질화막) 표면은 실리콘이 성장될 때의 열역학적 활성화 에너지가 다르다는 점을 이용해 공정 조건을 적당히 조정함으로써 실리콘 표면에는 성장이 일어나지만 산화막이나 질화막과 같은 비정질층의 표면에는 성장이 일어나지 않도록 할 수 있다.따라서, 이 방법을 사용할 경우 실리콘이 표면에 드러나 있는 영역에만 선택적으로 실리콘을 성장시킬 수 있다.먼저, 도 2a에 도시한 바와 같이, 반도체 기판(21)의 전면에 게이트 형성용 물질층(예를 들면 폴리 실리콘)을 증착하고, 포토 및 식각 공정을 통해 선택적으로 패터닝하여 게이트 전극(22)을 형성한다.
이어, 상기 게이트 전극(22)을 마스크로 하여 LDD(Lightly Doped Drain) 영역을 형성하기 위한 저농도 불순물을 주입하여 저농도 불순물 영역(23)을 형성한다.
그리고 도 2b에 도시한 바와 같이, 상기 게이트 전극(22)을 포함하는 전면에 제 1, 제 2 게이트 측벽 형성용 물질층을 증착하고 이방성 식각 공정으로 상기 게이트 전극(22)의 양측면 제 1, 제 2 게이트 측벽(24)(25)을 형성한다.
여기서, 상기 제 1 게이트 측벽(24)은 TEOS(Tetra-Ethyl-Ortho-Silicate)를 사용하여 형성하고, 상기 제 2 게이트 측벽(25)은 나이트라이드(nitride)를 사용하여 형성한다.
이어, 상기 제 1, 제 2 게이트 측벽(24)(25)을 포함하는 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 게이트 전극(22) 양측의 액티브 표면내에 소오스/드레인 영역(26)을 형성한다
도 2c에 도시한 바와 같이, 전면에 TEOS를 사용하여 평탄화용 절연층(27)을 상기 게이트 전극(22)의 두께보다 200 ~ 2000Å 두꺼운 두께로 형성한다.
여기서, 상기 평탄화용 절연층(27)을 TEOS가 아니고 CVD(Chemical Vapor Deposition) 또는 PVD(Physical Vapor Deposition) 공정을 형성할 수 있는 산화막 계열의 모든 절연층을 사용할 수 있다.
도 2d에 도시한 바와 같이, 상기 평탄화용 절연층(27)을 CMP(Chemical Mechanical Polishing) 공정으로 평탄화하여 완전 폴리싱 절연층(27a)을 형성한다.
여기서, 상기 평탄화용 절연층(26)을 완전 폴리싱하지 않고 게이트 전극(22)의 손상을 억제하기 위하여 게이트 전극(22)의 상부에 100 ~ 800Å의 두께로 평탄화용 절연층(27)이 잔류하도록 CMP한 후 습식 식각 또는 건식 식각 공정으로 추가적으로 제거하여 게이트 전극(22)의 표면을 노출시키는 것도 가능하다.
도 2e에 도시한 바와 같이, 상기 완전 폴리싱 절연층(27a)을 습식 식각 또는 건식 식각 공정으로 상기 게이트 전극(22)의 상부 높이보다 낮은 높이를 갖도록 식각하여 오버 에치된 절연층(27b)을 형성한다.
이때, 상기 제 1 게이트 측벽(24)은 평탄화용 절연층과 동일 물질이므로 게이트 전극(22)보다 낮은 높이를 갖도록 제거되어 리세스 영역을 갖는다.
여기서, 습식 식각 공정을 사용하는 경우 오버 에치된 절연층(27b)을 희석된 불화수소 용액 또는 BOE(Buffered Oxide Etcher)를 사용하여 식각할 수도 있다.
그리고 도 2f에 도시한 바와 같이, 게이트 이온 주입 마스크(28)를 이용하여 N-게이트(N-gate) 또는 P-게이트(P-gate)만 선택적으로 게이트 이온 주입 공정을 진행한다.
이어, 도 2g에 도시한 바와 같이, 노출된 게이트 전극(22)의 표면에 SEG 공정을 실시하여 에피택셜층(29)을 형성한다.
여기서 상기 에피택셜층(29)은 500 ~ 1000℃의 온도 및 DCS, SiH4, Si2H2Cl, Si2H6가스 그리고 HCl, Cl의 액천트(etchant) 가스 및 1 ~ 600Torr의 압력의 조건들을 이용하여 10 ~ 500Å 두께로 형성한다.
그리고 도 2h에 도시한 바와 같이, 상기 오버 에치된 절연층(27b)을 제거한다.
이어, 도 2i에 도시한 바와 같이, 반도체 기판(21)에 어닐 공정으로 실리사이드화 하여 소오스/드레인 영역(26)의 표면과 에피택셜층(29)의 표면에 살리사이드층(30)을 형성한다.
이상에서와 같이 본 발명에 따른 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.
첫째, 게이트 전극의 패터닝후에 소오스/드레인과 독립적으로 게이트 전극만 도핑 공정을 진행하므로 소자의 제조를 용이하게 할 수 있다.
둘째, 게이트 전극의 금속 실리사이드의 저항을 낮추고 후속 열공정에 의한 열화를 억제하여 제품의 신뢰성 및 생산성을 향상시킬 수 있다.
Claims (6)
- 반도체 기판상에 게이트 전극을 형성하고, 그 양측 반도체 기판 표면내에 저농도 불순물 영역을 형성하는 단계;상기 게이트 전극의 양측면에 제 1, 제 2 게이트 측벽을 중첩되도록 형성하고 소오스/드레인 이온 주입하여 소오스/드레인 영역을 형성하는 단계;상기 게이트 전극 및 제 1,2 게이트 측벽을 완전히 덮도록 전면에 평탄화용 절연층을 형성하는 단계;상기 게이트 전극의 상부 표면이 노출되도록 평탄화용 절연층을 평탄화하는 단계;상기 제 1 게이트 측벽의 일부가 리세스되도록 상기 평탄화된 절연층을 식각하는 단계;상기 게이트 전극에 게이트 이온 주입을 하는 단계;상기 노출된 게이트 전극의 표면에 SEG 공정을 실시하여 에피택셜층을 형성하는 단계;상기 평탄화된 절연층을 완전히 제거하는 단계;상기 소오스/드레인 영역 및 에피택셜층의 표면에 살리사이드층을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 게이트 측벽과 평탄화용 절연층을 동일 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 게이트 측벽은 TEOS를 사용하여 형성하고, 상기 제 2 게이트 측벽은 나이트라이드를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 평탄화용 절연층을 게이트 전극의 두께보다 200 ~ 2000Å 두꺼운 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 게이트 전극의 상부 표면이 노출되도록 평탄화용 절연층을 평탄화하는 공정을,CMP 공정으로 한번에 진행하거나, 완전 폴리싱하지 않고 게이트 전극의 상부에 100 ~ 800Å의 두께로 평탄화용 절연층이 잔류하도록 CMP한후 습식 식각 또는 건식 식각 공정으로 추가적으로 제거하여 게이트 전극을 노출시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 에피택셜층(28)은 500 ~ 1000℃의 온도 및 DCS, SiH4, Si2H2Cl, Si2H6가스 그리고 HCl, Cl의 액천트(etchant) 가스 및 1 ~ 600Torr의 압력의 조건들을 이용하여 10 ~ 500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR10-2001-0080779A KR100437829B1 (ko) | 2001-12-18 | 2001-12-18 | 반도체 소자의 제조 방법 |
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Family Applications (1)
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