JP3923218B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に比誘電率の高い材料をゲート絶縁膜を用いた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
超高速ＣＭＯＳ−ＬＳＩにおいては、高集積化、高速化が要求され、トランジスタの微細化と高駆動能力化が求められている。トランジスタを微細化するためには、膜厚の薄い良質なゲート絶縁膜を形成することが必要である。
【０００３】
しかし、従来から広く用いられているシリコン酸化膜を単に薄く形成した場合には、ゲートリーク電流が増加し、消費電流も大きくなってしまう。また、ゲート絶縁膜を薄く形成した場合には、ゲート絶縁膜としての機能を確保すべく、比誘電率の高い膜を用いることが望ましい。
【０００４】
そこで、比誘電率の高い絶縁膜であるシリコン窒化膜や酸化タンタル膜等をゲート絶縁膜として用いることが提案されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、シリコン窒化膜を用いた場合には、シリコン基板とシリコン窒化膜との界面が劣化してしまうこととなる。予め薄いシリコン酸化膜をシリコン基板上に形成し、そのシリコン酸化膜上にシリコン窒化膜を形成することも考えられるが、薄いシリコン窒化膜をＣＶＤ法等によって形成するのは困難である。予め薄いシリコン酸化膜をシリコン基板上に形成しておき、ＮＨ3を含む雰囲気中で処理を行えば、シリコン窒化膜を形成することはできるが、この場合には、シリコン酸化膜とシリコン基板との間の界面に過剰な窒素や水素が導入されてしまう。従って、シリコン窒化膜をゲート絶縁膜として用いて良好な電気的特性を有するトランジスタを形成することは困難であった。
【０００６】
一方、酸化タンタル膜を用いた場合には、シリコン基板と酸化タンタル膜とが反応してしまうこととなる。また、酸化タンタル膜より成るゲート絶縁膜上に、ポリシリコン膜より成るゲート電極を形成した場合には、酸化タンタル膜とポリシリコンとが反応してしまう。酸化タンタル膜と反応しにくいＴｉＮ膜をゲート電極に用いることも考えられるが、ＴｉＮ膜を用いるとｐ形のトランジスタとｎ形のトランジスタとのしきい値電圧Ｖthを対称に制御することが困難となる。このように、酸化タンタル膜をゲート絶縁膜として用いて良好な電気的特性を有するトランジスタを形成するのは困難であった。
【０００７】
また、高電圧用のトランジスタと低電圧用のトランジスタの両者が形成された半導体装置では、高電圧用のトランジスタのためのゲート絶縁膜を形成した後に、低電圧用のトランジスタが形成される領域のゲート絶縁膜を除去し、この後、更に低電圧用のトランジスタのゲート絶縁膜を形成していた。この場合、単に上記のような方法で低電圧用のトランジスタのゲート絶縁膜を形成すると、高電圧用のトランジスタのゲート絶縁膜の電気的特性が劣化してしまっていた。このため、高電圧用のトランジスタのゲート絶縁膜の電気的特性を劣化することなく、高電圧用のトランジスタと低電圧用のトランジスタとを併有する半導体装置を製造する技術が待望されていた。
【０００８】
本発明の目的は、比誘電率の高いゲート絶縁膜が薄く、しかも均一に形成された半導体装置及びその製造方法を提供することにある。
【０００９】
また、本発明の他の目的は、異なる構造のゲート絶縁膜を併有する半導体装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的は、シリコン基板上にシリコン酸化膜を形成する工程と、シリコンとハロゲンとを含む分子を含む雰囲気中で、前記シリコン基板を熱処理する第１の熱処理工程と、前記第１の熱処理工程の後に、ＮＨ３を含む雰囲気中で、前記シリコン基板を熱処理する第２の熱処理工程と、前記第２の熱処理工程の後に、シリコンを含むガスとＮＨ３とを原料として、前記シリコン酸化膜上にシリコン窒化膜を形成する工程とを有することを特徴とする、前記シリコン酸化膜と前記シリコン窒化膜とからなるゲート絶縁膜を有する半導体装置の製造方法により達成される。これにより、シリコン酸化膜を形成した後に、上記のような処理を行って、薄くて均一なシリコン窒化膜を形成するので、比誘電率が高く、薄くて均一なゲート絶縁膜を形成することができる。
【００１１】
また、上記目的は、シリコン基板上にシリコン酸化膜又はシリコン窒化酸化膜より成る第１の膜を形成する工程と、前記第１の膜上に、酸化タンタル膜を形成する酸化タンタル膜形成工程と、前記酸化タンタル膜形成工程の後に、シリコンとハロゲンとを含む分子を含む雰囲気中で、前記シリコン基板を熱処理する第１の熱処理工程と、前記第１の熱処理工程の後に、ＮＨ３を含む雰囲気中で、前記シリコン基板を熱処理する第２の熱処理工程と、前記第２の熱処理工程の後に、シリコンを含むガスとＮＨ３とを原料として、前記酸化タンタル膜上にシリコン窒化膜を形成する工程とを有することを特徴とする、前記第１の膜と前記酸化タンタル膜と前記シリコン窒化膜とからなるゲート絶縁膜を有する半導体装置の製造方法により達成される。これにより、シリコン酸化膜と酸化タンタル膜とを形成した後に、上記のような処理を行って、薄くて均一なシリコン窒化膜を形成するので、比誘電率が高く、薄くて均一なゲート絶縁膜を形成することができる。
【００１２】
また、上記の半導体装置の製造方法において、前記シリコン窒化膜を形成する工程後に、第１の領域の前記シリコン酸化膜及び前記シリコン窒化膜をエッチングする工程と、前記シリコン基板を酸化し、前記シリコン基板の前記第１の領域に、前記シリコン酸化膜及び前記シリコン窒化膜と異なる構造の絶縁膜を形成する工程とを更に有することが望ましい。
【００１３】
また、上記の半導体装置の製造方法において、前記シリコン窒化膜を形成する工程の後に、第１の領域の前記シリコン窒化膜、前記酸化タンタル膜及び前記第１の膜をエッチングする工程と、前記シリコン基板を酸化し、前記シリコン基板の前記第１の領域に、前記シリコン窒化膜、前記酸化タンタル膜及び前記第１の膜と異なる構造の絶縁膜を形成する工程とを更に有することが望ましい。
【００１４】
また、上記の半導体装置の製造方法において、前記第１の熱処理工程及び前記第２の熱処理工程では、４００℃〜８００℃で熱処理が行われることが望ましい。
【００１５】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法を図１乃至図９を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２乃至図７は、本実施形態による半導体装置の製造方法を示す工程断面図である。図８及び図９は、ゲート絶縁膜を形成する際の膜の表面状態を示す概念図である。
【００１６】
（半導体装置）
まず、本実施形態による半導体装置を図１を用いて説明する。
【００１７】
図１に示すように、シリコン基板１０には、素子領域を画定する素子分離領域１２が形成されている。
【００１８】
素子分離領域１２により画定された素子領域１４のシリコン基板１０上には、ゲート絶縁膜１６、１８が形成されている。本実施形態による半導体装置は、低電圧用のトランジスタ２０のゲート絶縁膜１６が、薄い膜厚のシリコン酸化膜２２と薄い膜厚のシリコン窒化膜２４とにより構成されており、高電圧用のトランジスタ２６のゲート絶縁膜１８が、ゲート絶縁膜１６の酸化膜換算膜厚より厚く構成されていることに主な特徴がある。
【００１９】
本実施形態による半導体装置では、低電圧用のトランジスタ２０のゲート絶縁膜１６として、薄く均一に形成された比誘電率の高いシリコン窒化膜２４が用いられている。しかも、シリコン窒化膜２４は後述する方法により薄く形成されたシリコン酸化膜２２上に形成されているので、シリコン基板１０とシリコン窒化膜２４とが反応してしまうのを抑制することができる。本実施形態によれば、比誘電率の高いゲート絶縁膜１６を薄くて均一に形成することができるので、良好な電気的特性の低電圧用のトランジスタ２０が得られる。
【００２０】
また、本実施形態による半導体装置では、高電圧用のトランジスタ２６のゲート絶縁膜１８には、低電圧用のトランジスタ２０のゲート絶縁膜１６と異なる構造のシリコン酸化膜が用いられている。高電圧用のトランジスタ２６のゲート絶縁膜１８に用いられているシリコン酸化膜は、高耐圧を実現すべくゲート絶縁膜１６の酸化膜換算膜厚より厚く形成されているので、良好な電気的特性の高電圧用のトランジスタ２６も得られる。
【００２１】
ゲート絶縁膜１６、１８上にはポリシリコン膜より成るゲート電極３０ａ、３０ｂがそれぞれ形成されており、シリコン基板１０にはゲート電極３０ａ、３０ｂに自己整合で低濃度領域３２ａが形成されている。ゲート電極３０ａ、３０ｂの側面にはシリコン酸化膜より成るサイドウォール絶縁膜２８が形成されており、シリコン基板１０にはサイドウォール絶縁膜２８が形成されたゲート電極３０ａ、３０ｂに自己整合で高濃度領域３２ｂが形成されている。低濃度領域３２ａ及び高濃度領域３２ｂにより、ＬＤＤ構造のソース／ドレイン拡散層３２が構成されている。
【００２２】
ゲート電極３０ａ、３０ｂ上には、コバルトシリサイド膜より成るシリサイド電極３４が形成されており、ソース／ドレイン拡散層３２上には、コバルトシリサイド膜より成るソース／ドレイン電極３６が形成されている。
【００２３】
このようなトランジスタ２０、２６が形成されたシリコン基板１０上には、全面に層間絶縁膜３８が形成されている。層間絶縁膜３８には、ソース／ドレイン電極３６に達するコンタクトホール４０が形成されており、コンタクトホール４０内には、導体プラグ４２が埋め込まれている。こうして、本実施形態による半導体装置が構成されている。
【００２４】
このように本実施形態によれば、低電圧用のトランジスタのゲート絶縁膜として、シリコン酸化膜とシリコン窒化膜とを有する薄くて均一なゲート絶縁膜が用いられているので、良好な電気的特性の低電圧用のトランジスタを実現することができる。また、高電圧用のトランジスタのゲート絶縁膜として、厚いゲート絶縁膜が用いられているので、高い耐圧を実現することができる。従って、低電圧用のトランジスタと高電圧用のトランジスタとを併有する半導体装置であっても良好な電気的特性を実現することができる。
【００２５】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図２乃至図９を用いて説明する。
【００２６】
まず、図２（ａ）に示すように、熱酸化法により、ｐ形の（１００）のシリコン基板１０上に、シリコン酸化膜４４を形成する。次に、ＣＶＤ法により、シリコン酸化膜４４上に、シリコン窒化膜４６を形成する。
【００２７】
次に、フォトリソグラフィ技術を用いて、シリコン窒化膜４６、シリコン酸化膜４４、及びシリコン基板１０をエッチングし、シリコン基板１０に素子分離領域１２を形成するための溝４８を形成する（図２（ｂ）参照）。
【００２８】
次に、シリコン基板１０の溝４８内に、熱酸化法により、シリコン酸化膜（図示せず）を形成する。この後、全面に、ＣＶＤ法により、シリコン酸化膜５０を形成する。これにより、溝４８内にシリコン酸化膜５０が埋め込まれる（図２（ｂ）参照）。
【００２９】
次に、ＣＭＰ法により、シリコン窒化膜４６の表面が露出するまで、シリコン酸化膜５０を研磨する。この後、燐酸ボイルにより、シリコン窒化膜４６をエッチングする。次に、希釈フッ酸より成るエッチング液を用い、シリコン酸化膜４４をエッチングする。このようにして、素子分離領域１２により素子領域１４が画定されたシリコン基板１０が形成される（図３（ａ）参照）。
【００３０】
次に、全面に、犠牲酸化膜（図示せず）を形成する。
【００３１】
次に、犠牲酸化膜を除去し、この後、ゲート絶縁膜１６を形成する。本実施形態による半導体装置の製造方法は、ゲート絶縁膜１６の形成方法に特徴があり、かかるゲート絶縁膜１６は以下のようにして形成することができる。
【００３２】
まず、図３（ｂ）に示すように、シリコン基板１０の表面に、膜厚０．６ｎｍ〜１ｎｍのシリコン酸化膜２２を形成する。成膜条件は、例えば、ＮＯとＮ2とを含む雰囲気を用い、成膜温度は例えば８００℃とする。こうしてシリコン酸化膜２２を形成した場合には、シリコン酸化膜２２の表面は、図８（ａ）に示すように−ＳｉＯＨで終端されている。このようなシリコン酸化膜２２上に単にシリコン窒化膜を形成した場合には、薄くて均一なシリコン窒化膜を形成することは困難である。従って、本実施形態では、以下のようにして、シリコン酸化膜２２上に薄くて均一なシリコン窒化膜２４を形成する。
【００３３】
即ち、次に、シリコンとハロゲンとを含む分子を含む雰囲気中で、熱処理を行う。シリコンとハロゲンとを含む分子としては、例えばＳｉＣｌ4を用いる。なお、シリコンとハロゲンとを含む分子は、ＳｉＣｌ4に限定されるものではなく、例えばＳｉＨＣｌ3、ＳｉＨ2Ｃｌ2、ＳｉＦ4等を適宜用いることができる。また、反応速度を制御するため、シリコンとハロゲンとを含む分子を含む雰囲気中に希ガスを加えることにより希釈してもよい。
【００３４】
熱処理条件は、例えば４５０℃とする。なお、熱処理温度は４５０℃に限定されるものではなく、例えば４００℃〜８００℃の範囲で適宜設定することができ、望ましくは４００℃〜５００℃とすることができる。このような熱処理を行うと、まず、第１ステップとして、
【００３５】
【化１】
【００３６】
となる反応が生じ、この後、第２ステップとして、
【００３７】
【化２】
【００３８】
となる反応が生じ、膜の表面は−ＳｉＯＳｉＣｌで終端される（図８（ｂ）参照）。
【００３９】
次に、ＮＨ3を含む雰囲気中で、熱処理を行う。熱処理条件は、例えば４５０℃とする。なお、熱処理温度は４５０℃に限定されるものではなく、例えば４００℃〜８００℃の範囲で適宜設定することができる。このような熱処理を行うと、
−ＳｉＯＳｉＣｌ＋ＮＨ3 →−ＳｉＯＳｉＮＨ2 ＋ＨＣｌ
となる反応が生じ、膜の表面はＳｉＯＳｉＮＨ2で終端される（図９（ａ）参照）。これにより、膜の表面にＮが存在することとなるため、このＮが後工程でシリコン窒化膜２４を形成する際の種となる。
【００４０】
次に、ＣＶＤ法により、シリコンを含むガスとＮＨ3とを含む雰囲気中で、膜厚３ｎｍのシリコン窒化膜２４を形成する。シリコンを含むガスとしては、例えばＳｉＣｌ4を用いる。なお、シリコンを含むガスは、ＳｉＣｌ4に限定されるものではなく、例えば、ＳｉＨＣｌ3、ＳｉＨ2Ｃｌ2、ＳｉＨ4、Ｓｉ2Ｈ6等を適宜用いることができる。また、反応速度を制御するため、シリコンを含むガスとＮＨ3とを含む雰囲気中に適宜希ガスを加えることにより希釈してもよい。成膜温度は、例えば７００℃とすることができる。なお、成膜温度は７００℃に限定されるものではなく、所望のシリコン窒化膜２４を形成すべく適宜設定することができる。このようにして成膜すると、
３ＳｉＨ4 ＋４ＮＨ3 →Ｓｉ3Ｎ4 ＋１２Ｈ2
となる反応が生じ、シリコン窒化膜２４が形成される。
【００４１】
こうして、シリコン酸化膜２２とシリコン窒化膜２４とより成る低電圧用のトランジスタ２０のゲート絶縁膜１６が形成される（図３（ｃ）参照）。
【００４２】
次に、全面に、ＣＶＤ法により、膜厚１０ｎｍのシリコン酸化膜５２を形成する（図４（ａ）参照）。
【００４３】
次に、全面に、フォトレジスト膜を塗布する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。これにより、高電圧用トランジスタ２６が形成される領域に開口部５４が形成されたフォトレジストマスク５６が形成される。この後、希釈フッ酸より成るエッチング液を用い、フォトレジストマスク５６をマスクとし、シリコン窒化膜２４をエッチングストッパとして、シリコン酸化膜５２をエッチングする（図４（ｂ）参照）。
【００４４】
次に、フォトレジストマスク５６を除去する。この後、燐酸ボイルにより、シリコン酸化膜５２をマスクとして、シリコン窒化膜２４をエッチングする（図４（ｃ）参照）。
【００４５】
次に、シリコン窒化膜２４をマスクとして、希釈フッ酸より成るエッチング液を用いてエッチングを行う。これにより、シリコン窒化膜２４上のシリコン酸化膜５２がエッチングされ、また、シリコン窒化膜２４により覆われていない領域のシリコン酸化膜２２がエッチングされる（図５（ａ）参照）。
【００４６】
次に、熱酸化法により、高電圧用トランジスタ２６を形成する領域に、膜厚６ｎｍのシリコン酸化膜より成るゲート絶縁膜１８を形成する。低電圧用のトランジスタ２０が形成される領域にはシリコン窒化膜２４が形成されているので、低電圧用のトランジスタ２０のゲート絶縁膜１６の酸化が抑制される。
【００４７】
次に、全面に、ＣＶＤ法により、膜厚８０ｎｍのポリシリコン膜５８を形成する。
【００４８】
次に、フォトリソグラフィ技術を用い、ポリシリコン膜５８をゲート電極３０ａ、３０ｂの形状にパターニングする。これにより、ポリシリコン膜５８より成るゲート電極３０ａ、３０ｂが形成される（図６（ａ）参照）。
【００４９】
次に、イオン注入法により、ゲート電極３０ａ、３０ｂに自己整合でシリコン基板１０に不純物を導入し、これにより低濃度領域３２ａを形成する（図６（ｂ）参照）。
【００５０】
次に、全面に、ＣＶＤ法により、シリコン酸化膜を形成する。次に、異方性エッチングにより、シリコン酸化膜をエッチングし、これによりゲート電極の側面に、シリコン酸化膜より成るサイドウォール絶縁膜２８を形成する。
【００５１】
次に、サイドウォール絶縁膜２８が形成されたゲート電極３０ａ、３０ｂに自己整合で、不純物を高濃度に導入し、これにより高濃度領域３２ｂを形成する。こうして、低濃度領域３２ａ及び高濃度領域３２ｂより成るソース／ドレイン拡散層３２が形成される（図６（ｃ）参照）。
【００５２】
次に、サリサイド（SALICIDE、Self-Aligned Silicade）プロセスにより、ゲート電極上にコバルトシリサイド膜より成るシリサイド電極３４を形成し、ソース／ドレイン拡散層３２上にコバルトシリサイド膜より成るソース／ドレイン電極３２を形成する（図７（ａ）参照）。
【００５３】
次に、全面に、ＣＶＤ法により、膜厚３００ｎｍのシリコン酸化膜より成る層間絶縁膜３８を形成する。次に、ＣＭＰ法により、層間絶縁膜３８の表面を研磨し、これにより層間絶縁膜３８の表面を平坦化する。次に、層間絶縁膜３８の表面からソース／ドレイン電極３６に達するコンタクトホール４０を形成する。
【００５４】
次に、全面に、膜厚１００ｎｍ／２０ｎｍのＷ／ＴｉＮより成る導電膜を形成する。これにより、コンタクトホール４０内に導電膜が埋め込まれる。次に、層間絶縁膜３８の表面が露出するまで導電膜を研磨し、これにより、コンタクトホール４０内に導電膜より成る導体プラグ４２を形成する。この後、４００℃の熱処理を行う。
【００５５】
こうして、本実施形態による半導体装置が製造される。
【００５６】
このように本実施形態によれば、低電圧用のトランジスタのゲート絶縁膜を形成する際に、薄いシリコン酸化膜を形成した後に、上記のような処理を行って、薄くて均一なシリコン窒化膜を形成するので、比誘電率が高く、薄くて均一なゲート絶縁膜を形成することができる。従って、良好な電気的特性の低電圧用のトランジスタを形成することができる。また、低電圧用のトランジスタが形成される領域に形成されたゲート絶縁膜は、表面側にシリコン窒化膜が用いられているので、高電圧用のトランジスタのゲート絶縁膜を形成する際に、低電圧用のトランジスタのゲート絶縁膜が酸化されるのを防止することができる。従って、本実施形態によれば、低電圧用のトランジスタと高電圧用のトランジスタとを併有する半導体装置を製造する場合であっても良好な電気的特性を実現することができる。
【００５７】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法を図１０乃至図１４を用いて説明する。図１０は、本実施形態による半導体装置を示す断面図である。図１１乃至図１２は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１３及び図１４は、ゲート絶縁膜を形成する際の膜の表面状態を示す概念図である。図１乃至図９に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００５８】
（半導体装置）
まず、本実施形態による半導体装置について図１０を用いて説明する。
【００５９】
本実施形態による半導体装置は、低電圧用のトランジスタ２０ａのゲート絶縁膜６６がシリコン窒化酸化膜６０、酸化タンタル膜（例えば、Ｔａ2Ｏ5膜）６２、及びシリコン窒化膜６４により構成されている他は、第１実施形態による半導体装置と同様である。
【００６０】
本実施形態によれば、酸化タンタル膜６２上にシリコン窒化膜６４が形成されているので、ポリシリコン膜より成るゲート電極３０ａ、３０ｂと酸化タンタル膜６２とが反応してしまうのを防止することができる。また、酸化タンタル膜６２とシリコン基板１０との間にシリコン窒化酸化膜６０が形成されているので、酸化タンタル膜６２がシリコン基板１０と反応してしまうのを防止することができる。従って、本実施形態によれば、酸化タンタル膜６２を低電圧用のトランジスタのゲート絶縁膜６６に用いた場合であっても、良好な電気的特性を有する半導体装置を提供することができる。かかるゲート絶縁膜６６は、後述する本実施形態による半導体装置の製造方法により形成することができる。
【００６１】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図１０乃至図１４を用いて説明する。
【００６２】
まず、犠牲酸化膜を除去してシリコン基板１０の表面を清浄にする工程までは、図２（ａ）乃至図３（ａ）に示す第１実施形態による半導体装置の製造方法と同様であるので説明を省略する。
【００６３】
次に、ゲート絶縁膜６６を形成する。本実施形態による半導体装置の製造方法は、ゲート絶縁膜６６の形成方法に特徴があるものであり、かかるゲート絶縁膜６６は以下のようにして形成することができる。
【００６４】
まず、図１１（ａ）に示すように、シリコン基板１０の表面に、膜厚０．６ｎｍ〜１ｎｍのシリコン窒化酸化膜６０を形成する。成膜条件は、例えばＮＯとＮ2とを含む雰囲気を用い、成膜温度は例えば８００℃とする。なお、シリコン窒化酸化膜６０に限定されるものではなく、例えばシリコン窒化酸化膜６０の代わりに、シリコン酸化膜を形成してもよい。
【００６５】
次に、全面に、ＣＶＤ法により、酸化タンタル膜６２を形成する。成膜温度は、例えば４５０℃とする。こうして酸化タンタル膜６２を形成すると、酸化タンタル膜６２の表面は、図１３（ａ）に示すように−ＴａＯＨで終端される。このような酸化タンタル膜６２上に単にシリコン窒化膜を形成した場合には、薄くて均一なシリコン窒化膜を形成することは困難である。従って、本実施形態では、以下のようにして、酸化タンタル膜６２上に薄くて均一なシリコン窒化膜６４を形成する。
【００６６】
即ち、シリコンとハロゲンとを含む分子を含む雰囲気中で、熱処理を行う。シリコンとハロゲンとを含む分子としては、例えばＳｉＣｌ4を用いる。なお、シリコンとハロゲンとを含む分子は、ＳｉＣｌ4に限定されるものではなく、例えばＳｉＨＣｌ3、ＳｉＨ2Ｃｌ2、ＳｉＦ4等を適宜用いることができる。また、反応速度を制御するため、シリコンとハロゲンとを含む分子を含む雰囲気中に希ガスを加えることにより適宜希釈してもよい。
【００６７】
熱処理条件は、例えば４５０℃とすることができる。なお、熱処理温度は４５０℃に限定されるものではなく、例えば４００℃〜８００℃の範囲で適宜設定することができる。このような熱処理を行うと、
４−ＴａＯＨ＋ＳｉＣｌ４ →４−ＴａＯＳｉＣｌ＋４ＨＣｌ
となる反応が生じ、膜の表面は−ＴａＯＳｉＣｌで終端される（図１３（ｂ）参照）。
【００６８】
次に、ＮＨ３を含む雰囲気中で、熱処理を行う。熱処理条件は、例えば４５０℃とする。なお、熱処理温度は４５０℃に限定されるものではなく、例えば４００℃〜８００℃の範囲で適宜設定することができる。このような熱処理を行うと、
−ＴａＯＳｉＣｌ＋ＮＨ３ →−ＴａＯＳｉＮＨ２ ＋ＨＣｌ
となる反応が生じ、膜の表面は−ＴａＯＳｉＮＨ２で終端される（図１４（ａ）参照）。これにより、膜の表面にＮが存在することとなるため、このＮが後工程でシリコン窒化膜を形成する際の種となる。
【００６９】
次に、ＣＶＤ法により、シリコンを含むガスとＮＨ３とを含む雰囲気中で、膜厚３ｎｍのシリコン窒化膜６４を形成する。シリコンを含むガスとしては、例えばＳｉＣｌ４を用いる。なお、シリコンを含むガスは、ＳｉＣｌ４に限定されるものではなく、例えば、ＳｉＨＣｌ３、ＳｉＨ２Ｃｌ２、ＳｉＨ４、Ｓｉ２Ｈ６等を適宜用いることができる。また、反応速度を制御するため、シリコンを含むガスとＮＨ３とを含む雰囲気中に希ガスを適宜加えることにより希釈してもよい。成膜温度は、例えば７００℃とすることができる。なお、成膜温度は７００℃に限定されるものではなく、所望のシリコン窒化膜６４を形成すべく適宜設定することができる。このようにして成膜すると、
ＳｉＨ４ ＋ＮＨ３ →Ｓｉ３Ｎ４＋Ｈ２
となる反応が生じ、シリコン窒化膜６４が形成される（図１４（ｂ）参照）。
【００７０】
こうして、シリコン窒化酸化膜６０、酸化タンタル膜６２、及びシリコン窒化膜６４より成るゲート絶縁膜６６が形成される（図１１（ｃ）参照）。
【００７１】
次に、全面に、フォトレジスト膜を塗布する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。これにより、高電圧用トランジスタ２６が形成される領域に開口部５４が形成されたフォトレジストマスク５６が形成される。
【００７２】
次に、フォトレジストマスク５６をマスクとして、異方性エッチングにより、シリコン窒化膜６４をエッチングする（図１２（ａ）参照）。
【００７３】
次に、フォトレジストマスク５６を除去する。次に、フッ酸より成るエッチング液を用い、シリコン窒化膜６４をマスクとして、酸化タンタル膜６２及びシリコン窒化酸化膜６０をエッチングする（図１２（ｂ）参照）。
【００７４】
次に、熱酸化法により、高電圧用トランジスタ２６を形成する領域に、膜厚６ｎｍのシリコン酸化膜より成るゲート絶縁膜１８を形成する（図１２（ｃ）参照）。この際、酸化タンタル膜６２上にシリコン窒化膜６４が形成されているので、酸化タンタル膜６２の酸化が抑制される。
【００７５】
この後の半導体装置の製造方法は、図５（ｃ）乃至図７（ｂ）に示す第１実施形態による半導体装置の製造方法と同様であるので説明を省略する。
【００７６】
このように本実施形態によれば、酸化タンタル膜上にシリコン窒化膜を形成することができるので、ポリシリコン膜より成るゲート電極が酸化タンタル膜と反応してしまうのを防止することができる。また、シリコン基板と酸化タンタル膜との間にシリコン酸化膜を形成するので、酸化タンタル膜がシリコン基板と反応するのを防止することができる。従って、ゲート絶縁膜に酸化タンタル膜を用いた場合であっても、良好な電気的特性を有する半導体装置を提供することができる。
【００７７】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００７８】
例えば、上記実施形態では、低電圧用のトランジスタと高電圧用のトランジスタとを形成したが、低電圧用のトランジスタのみを形成する場合にも適用することができる。
【００７９】
また、上記実施形態では、低電圧用のトランジスタと高電圧用のトランジスタとを形成する場合を例に説明したが、本発明は、異なる構造のゲート絶縁膜を形成するあらゆる場合に適用することができる。
【００８０】
【発明の効果】
以上の通り、本発明によれば、低電圧用のトランジスタのゲート絶縁膜を形成する際に、薄いシリコン酸化膜を形成した後に、上記のような処理を行って、薄くて均一なシリコン窒化膜を形成するので、比誘電率が高く、薄くて均一なゲート絶縁膜を形成することができる。従って、良好な電気的特性の低電圧用のトランジスタを形成することができる。また、低電圧用のトランジスタが形成される領域に形成されたゲート絶縁膜は、表面側にシリコン窒化膜が用いられているので、高電圧用のトランジスタのゲート絶縁膜を形成する際に、低電圧用のトランジスタのゲート絶縁膜が酸化されるのを防止することができる。従って、本発明によれば、低電圧用のトランジスタと高電圧用のトランジスタとを併有する半導体装置を製造する場合であっても良好な電気的特性を実現することができる。
【００８１】
また、本発明によれば、酸化タンタル膜上にシリコン窒化膜を形成することができるので、ポリシリコン膜より成るゲート電極が酸化タンタル膜と反応してしまうのを防止することができる。また、シリコン基板と酸化タンタル膜との間にシリコン酸化膜を形成するので、酸化タンタル膜がシリコン基板と反応するのを防止することができる。従って、ゲート絶縁膜に酸化タンタル膜を用いた場合であっても、良好な電気的特性を有する半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置を示す断面図である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図８】本発明の第１実施形態による半導体装置のゲート絶縁膜を形成する際の膜の表面状態を示す概念図（その１）である。
【図９】本発明の第１実施形態による半導体装置のゲート絶縁膜を形成する際の膜の表面状態を示す概念図（その２）である。
【図１０】本発明の第２実施形態による半導体装置を示す断面図である。
【図１１】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１２】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１３】本発明の第２実施形態による半導体装置のゲート絶縁膜を形成する際の膜の表面状態を示す概念図（その１）である。
【図１４】本発明の第２実施形態による半導体装置のゲート絶縁膜を形成する際の膜の表面状態を示す概念図（その２）である。
【符号の説明】
１０…シリコン基板
１２…素子分離領域
１４…素子領域
１６…ゲート絶縁膜
１８…ゲート絶縁膜
２０…トランジスタ
２０ａ…トランジスタ
２２…シリコン酸化膜
２４…シリコン窒化膜
２６…トランジスタ
２８…サイドウォール絶縁膜
３０ａ、３０ｂ…ゲート電極
３２…ソース／ドレイン拡散層
３２ａ…低濃度領域
３２ｂ…高濃度領域
３４…シリサイド電極
３６…ソース／ドレイン電極
３８…層間絶縁膜
４０…コンタクトホール
４２…導体プラグ
４４…シリコン酸化膜
４６…シリコン窒化膜
４８…溝
５０…シリコン酸化膜
５２…シリコン酸化膜
５４…開口部
５６…フォトレジストマスク
５８…ポリシリコン膜
６０…シリコン窒化酸化膜
６２…酸化タンタル膜
６４…シリコン窒化膜
６６…ゲート絶縁膜
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に比誘電率の高い材料をゲート絶縁膜を用いた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
超高速ＣＭＯＳ−ＬＳＩにおいては、高集積化、高速化が要求され、トランジスタの微細化と高駆動能力化が求められている。トランジスタを微細化するためには、膜厚の薄い良質なゲート絶縁膜を形成することが必要である。
【０００３】
しかし、従来から広く用いられているシリコン酸化膜を単に薄く形成した場合には、ゲートリーク電流が増加し、消費電流も大きくなってしまう。また、ゲート絶縁膜を薄く形成した場合には、ゲート絶縁膜としての機能を確保すべく、比誘電率の高い膜を用いることが望ましい。
【０００４】
そこで、比誘電率の高い絶縁膜であるシリコン窒化膜や酸化タンタル膜等をゲート絶縁膜として用いることが提案されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、シリコン窒化膜を用いた場合には、シリコン基板とシリコン窒化膜との界面が劣化してしまうこととなる。予め薄いシリコン酸化膜をシリコン基板上に形成し、そのシリコン酸化膜上にシリコン窒化膜を形成することも考えられるが、薄いシリコン窒化膜をＣＶＤ法等によって形成するのは困難である。予め薄いシリコン酸化膜をシリコン基板上に形成しておき、ＮＨ3を含む雰囲気中で処理を行えば、シリコン窒化膜を形成することはできるが、この場合には、シリコン酸化膜とシリコン基板との間の界面に過剰な窒素や水素が導入されてしまう。従って、シリコン窒化膜をゲート絶縁膜として用いて良好な電気的特性を有するトランジスタを形成することは困難であった。
【０００６】
一方、酸化タンタル膜を用いた場合には、シリコン基板と酸化タンタル膜とが反応してしまうこととなる。また、酸化タンタル膜より成るゲート絶縁膜上に、ポリシリコン膜より成るゲート電極を形成した場合には、酸化タンタル膜とポリシリコンとが反応してしまう。酸化タンタル膜と反応しにくいＴｉＮ膜をゲート電極に用いることも考えられるが、ＴｉＮ膜を用いるとｐ形のトランジスタとｎ形のトランジスタとのしきい値電圧Ｖthを対称に制御することが困難となる。このように、酸化タンタル膜をゲート絶縁膜として用いて良好な電気的特性を有するトランジスタを形成するのは困難であった。
【０００７】
また、高電圧用のトランジスタと低電圧用のトランジスタの両者が形成された半導体装置では、高電圧用のトランジスタのためのゲート絶縁膜を形成した後に、低電圧用のトランジスタが形成される領域のゲート絶縁膜を除去し、この後、更に低電圧用のトランジスタのゲート絶縁膜を形成していた。この場合、単に上記のような方法で低電圧用のトランジスタのゲート絶縁膜を形成すると、高電圧用のトランジスタのゲート絶縁膜の電気的特性が劣化してしまっていた。このため、高電圧用のトランジスタのゲート絶縁膜の電気的特性を劣化することなく、高電圧用のトランジスタと低電圧用のトランジスタとを併有する半導体装置を製造する技術が待望されていた。
【０００８】
本発明の目的は、比誘電率の高いゲート絶縁膜が薄く、しかも均一に形成された半導体装置及びその製造方法を提供することにある。
【０００９】
また、本発明の他の目的は、異なる構造のゲート絶縁膜を併有する半導体装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的は、シリコン基板上にシリコン酸化膜を形成する工程と、シリコンとハロゲンとを含む分子を含む雰囲気中で、前記シリコン基板を熱処理する第１の熱処理工程と、前記第１の熱処理工程の後に、ＮＨ３を含む雰囲気中で、前記シリコン基板を熱処理する第２の熱処理工程と、前記第２の熱処理工程の後に、シリコンを含むガスとＮＨ３とを原料として、前記シリコン酸化膜上にシリコン窒化膜を形成する工程とを有することを特徴とする、前記シリコン酸化膜と前記シリコン窒化膜とからなるゲート絶縁膜を有する半導体装置の製造方法により達成される。これにより、シリコン酸化膜を形成した後に、上記のような処理を行って、薄くて均一なシリコン窒化膜を形成するので、比誘電率が高く、薄くて均一なゲート絶縁膜を形成することができる。
【００１１】
また、上記目的は、シリコン基板上にシリコン酸化膜又はシリコン窒化酸化膜より成る第１の膜を形成する工程と、前記第１の膜上に、酸化タンタル膜を形成する酸化タンタル膜形成工程と、前記酸化タンタル膜形成工程の後に、シリコンとハロゲンとを含む分子を含む雰囲気中で、前記シリコン基板を熱処理する第１の熱処理工程と、前記第１の熱処理工程の後に、ＮＨ３を含む雰囲気中で、前記シリコン基板を熱処理する第２の熱処理工程と、前記第２の熱処理工程の後に、シリコンを含むガスとＮＨ３とを原料として、前記酸化タンタル膜上にシリコン窒化膜を形成する工程とを有することを特徴とする、前記第１の膜と前記酸化タンタル膜と前記シリコン窒化膜とからなるゲート絶縁膜を有する半導体装置の製造方法により達成される。これにより、シリコン酸化膜と酸化タンタル膜とを形成した後に、上記のような処理を行って、薄くて均一なシリコン窒化膜を形成するので、比誘電率が高く、薄くて均一なゲート絶縁膜を形成することができる。
【００１２】
また、上記の半導体装置の製造方法において、前記シリコン窒化膜を形成する工程後に、第１の領域の前記シリコン酸化膜及び前記シリコン窒化膜をエッチングする工程と、前記シリコン基板を酸化し、前記シリコン基板の前記第１の領域に、前記シリコン酸化膜及び前記シリコン窒化膜と異なる構造の絶縁膜を形成する工程とを更に有することが望ましい。
【００１３】
また、上記の半導体装置の製造方法において、前記シリコン窒化膜を形成する工程の後に、第１の領域の前記シリコン窒化膜、前記酸化タンタル膜及び前記第１の膜をエッチングする工程と、前記シリコン基板を酸化し、前記シリコン基板の前記第１の領域に、前記シリコン窒化膜、前記酸化タンタル膜及び前記第１の膜と異なる構造の絶縁膜を形成する工程とを更に有することが望ましい。
【００１４】
また、上記の半導体装置の製造方法において、前記第１の熱処理工程及び前記第２の熱処理工程では、４００℃〜８００℃で熱処理が行われることが望ましい。
【００１５】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法を図１乃至図９を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２乃至図７は、本実施形態による半導体装置の製造方法を示す工程断面図である。図８及び図９は、ゲート絶縁膜を形成する際の膜の表面状態を示す概念図である。
【００１６】
（半導体装置）
まず、本実施形態による半導体装置を図１を用いて説明する。
【００１７】
図１に示すように、シリコン基板１０には、素子領域を画定する素子分離領域１２が形成されている。
【００１８】
素子分離領域１２により画定された素子領域１４のシリコン基板１０上には、ゲート絶縁膜１６、１８が形成されている。本実施形態による半導体装置は、低電圧用のトランジスタ２０のゲート絶縁膜１６が、薄い膜厚のシリコン酸化膜２２と薄い膜厚のシリコン窒化膜２４とにより構成されており、高電圧用のトランジスタ２６のゲート絶縁膜１８が、ゲート絶縁膜１６の酸化膜換算膜厚より厚く構成されていることに主な特徴がある。
【００１９】
本実施形態による半導体装置では、低電圧用のトランジスタ２０のゲート絶縁膜１６として、薄く均一に形成された比誘電率の高いシリコン窒化膜２４が用いられている。しかも、シリコン窒化膜２４は後述する方法により薄く形成されたシリコン酸化膜２２上に形成されているので、シリコン基板１０とシリコン窒化膜２４とが反応してしまうのを抑制することができる。本実施形態によれば、比誘電率の高いゲート絶縁膜１６を薄くて均一に形成することができるので、良好な電気的特性の低電圧用のトランジスタ２０が得られる。
【００２０】
また、本実施形態による半導体装置では、高電圧用のトランジスタ２６のゲート絶縁膜１８には、低電圧用のトランジスタ２０のゲート絶縁膜１６と異なる構造のシリコン酸化膜が用いられている。高電圧用のトランジスタ２６のゲート絶縁膜１８に用いられているシリコン酸化膜は、高耐圧を実現すべくゲート絶縁膜１６の酸化膜換算膜厚より厚く形成されているので、良好な電気的特性の高電圧用のトランジスタ２６も得られる。
【００２１】
ゲート絶縁膜１６、１８上にはポリシリコン膜より成るゲート電極３０ａ、３０ｂがそれぞれ形成されており、シリコン基板１０にはゲート電極３０ａ、３０ｂに自己整合で低濃度領域３２ａが形成されている。ゲート電極３０ａ、３０ｂの側面にはシリコン酸化膜より成るサイドウォール絶縁膜２８が形成されており、シリコン基板１０にはサイドウォール絶縁膜２８が形成されたゲート電極３０ａ、３０ｂに自己整合で高濃度領域３２ｂが形成されている。低濃度領域３２ａ及び高濃度領域３２ｂにより、ＬＤＤ構造のソース／ドレイン拡散層３２が構成されている。
【００２２】
ゲート電極３０ａ、３０ｂ上には、コバルトシリサイド膜より成るシリサイド電極３４が形成されており、ソース／ドレイン拡散層３２上には、コバルトシリサイド膜より成るソース／ドレイン電極３６が形成されている。
【００２３】
このようなトランジスタ２０、２６が形成されたシリコン基板１０上には、全面に層間絶縁膜３８が形成されている。層間絶縁膜３８には、ソース／ドレイン電極３６に達するコンタクトホール４０が形成されており、コンタクトホール４０内には、導体プラグ４２が埋め込まれている。こうして、本実施形態による半導体装置が構成されている。
【００２４】
このように本実施形態によれば、低電圧用のトランジスタのゲート絶縁膜として、シリコン酸化膜とシリコン窒化膜とを有する薄くて均一なゲート絶縁膜が用いられているので、良好な電気的特性の低電圧用のトランジスタを実現することができる。また、高電圧用のトランジスタのゲート絶縁膜として、厚いゲート絶縁膜が用いられているので、高い耐圧を実現することができる。従って、低電圧用のトランジスタと高電圧用のトランジスタとを併有する半導体装置であっても良好な電気的特性を実現することができる。
【００２５】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図２乃至図９を用いて説明する。
【００２６】
まず、図２（ａ）に示すように、熱酸化法により、ｐ形の（１００）のシリコン基板１０上に、シリコン酸化膜４４を形成する。次に、ＣＶＤ法により、シリコン酸化膜４４上に、シリコン窒化膜４６を形成する。
【００２７】
次に、フォトリソグラフィ技術を用いて、シリコン窒化膜４６、シリコン酸化膜４４、及びシリコン基板１０をエッチングし、シリコン基板１０に素子分離領域１２を形成するための溝４８を形成する（図２（ｂ）参照）。
【００２８】
次に、シリコン基板１０の溝４８内に、熱酸化法により、シリコン酸化膜（図示せず）を形成する。この後、全面に、ＣＶＤ法により、シリコン酸化膜５０を形成する。これにより、溝４８内にシリコン酸化膜５０が埋め込まれる（図２（ｂ）参照）。
【００２９】
次に、ＣＭＰ法により、シリコン窒化膜４６の表面が露出するまで、シリコン酸化膜５０を研磨する。この後、燐酸ボイルにより、シリコン窒化膜４６をエッチングする。次に、希釈フッ酸より成るエッチング液を用い、シリコン酸化膜４４をエッチングする。このようにして、素子分離領域１２により素子領域１４が画定されたシリコン基板１０が形成される（図３（ａ）参照）。
【００３０】
次に、全面に、犠牲酸化膜（図示せず）を形成する。
【００３１】
次に、犠牲酸化膜を除去し、この後、ゲート絶縁膜１６を形成する。本実施形態による半導体装置の製造方法は、ゲート絶縁膜１６の形成方法に特徴があり、かかるゲート絶縁膜１６は以下のようにして形成することができる。
【００３２】
まず、図３（ｂ）に示すように、シリコン基板１０の表面に、膜厚０．６ｎｍ〜１ｎｍのシリコン酸化膜２２を形成する。成膜条件は、例えば、ＮＯとＮ2とを含む雰囲気を用い、成膜温度は例えば８００℃とする。こうしてシリコン酸化膜２２を形成した場合には、シリコン酸化膜２２の表面は、図８（ａ）に示すように−ＳｉＯＨで終端されている。このようなシリコン酸化膜２２上に単にシリコン窒化膜を形成した場合には、薄くて均一なシリコン窒化膜を形成することは困難である。従って、本実施形態では、以下のようにして、シリコン酸化膜２２上に薄くて均一なシリコン窒化膜２４を形成する。
【００３３】
即ち、次に、シリコンとハロゲンとを含む分子を含む雰囲気中で、熱処理を行う。シリコンとハロゲンとを含む分子としては、例えばＳｉＣｌ4を用いる。なお、シリコンとハロゲンとを含む分子は、ＳｉＣｌ4に限定されるものではなく、例えばＳｉＨＣｌ3、ＳｉＨ2Ｃｌ2、ＳｉＦ4等を適宜用いることができる。また、反応速度を制御するため、シリコンとハロゲンとを含む分子を含む雰囲気中に希ガスを加えることにより希釈してもよい。
【００３４】
熱処理条件は、例えば４５０℃とする。なお、熱処理温度は４５０℃に限定されるものではなく、例えば４００℃〜８００℃の範囲で適宜設定することができ、望ましくは４００℃〜５００℃とすることができる。このような熱処理を行うと、まず、第１ステップとして、
【００３５】
【化１】
となる反応が生じ、この後、第２ステップとして、
【００３７】
【化２】
となる反応が生じ、膜の表面は−ＳｉＯＳｉＣｌで終端される（図８（ｂ）参照）。
【００３９】
次に、ＮＨ3を含む雰囲気中で、熱処理を行う。熱処理条件は、例えば４５０℃とする。なお、熱処理温度は４５０℃に限定されるものではなく、例えば４００℃〜８００℃の範囲で適宜設定することができる。このような熱処理を行うと、
−ＳｉＯＳｉＣｌ＋ＮＨ3 →−ＳｉＯＳｉＮＨ2 ＋ＨＣｌ
となる反応が生じ、膜の表面はＳｉＯＳｉＮＨ2で終端される（図９（ａ）参照）。これにより、膜の表面にＮが存在することとなるため、このＮが後工程でシリコン窒化膜２４を形成する際の種となる。
【００４０】
次に、ＣＶＤ法により、シリコンを含むガスとＮＨ3とを含む雰囲気中で、膜厚３ｎｍのシリコン窒化膜２４を形成する。シリコンを含むガスとしては、例えばＳｉＣｌ4を用いる。なお、シリコンを含むガスは、ＳｉＣｌ4に限定されるものではなく、例えば、ＳｉＨＣｌ3、ＳｉＨ2Ｃｌ2、ＳｉＨ4、Ｓｉ2Ｈ6等を適宜用いることができる。また、反応速度を制御するため、シリコンを含むガスとＮＨ3とを含む雰囲気中に適宜希ガスを加えることにより希釈してもよい。成膜温度は、例えば７００℃とすることができる。なお、成膜温度は７００℃に限定されるものではなく、所望のシリコン窒化膜２４を形成すべく適宜設定することができる。このようにして成膜すると、
３ＳｉＨ4 ＋４ＮＨ3 →Ｓｉ3Ｎ4 ＋１２Ｈ2
となる反応が生じ、シリコン窒化膜２４が形成される。
【００４１】
こうして、シリコン酸化膜２２とシリコン窒化膜２４とより成る低電圧用のトランジスタ２０のゲート絶縁膜１６が形成される（図３（ｃ）参照）。
【００４２】
次に、全面に、ＣＶＤ法により、膜厚１０ｎｍのシリコン酸化膜５２を形成する（図４（ａ）参照）。
【００４３】
次に、全面に、フォトレジスト膜を塗布する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。これにより、高電圧用トランジスタ２６が形成される領域に開口部５４が形成されたフォトレジストマスク５６が形成される。この後、希釈フッ酸より成るエッチング液を用い、フォトレジストマスク５６をマスクとし、シリコン窒化膜２４をエッチングストッパとして、シリコン酸化膜５２をエッチングする（図４（ｂ）参照）。
【００４４】
次に、フォトレジストマスク５６を除去する。この後、燐酸ボイルにより、シリコン酸化膜５２をマスクとして、シリコン窒化膜２４をエッチングする（図４（ｃ）参照）。
【００４５】
次に、シリコン窒化膜２４をマスクとして、希釈フッ酸より成るエッチング液を用いてエッチングを行う。これにより、シリコン窒化膜２４上のシリコン酸化膜５２がエッチングされ、また、シリコン窒化膜２４により覆われていない領域のシリコン酸化膜２２がエッチングされる（図５（ａ）参照）。
【００４６】
次に、熱酸化法により、高電圧用トランジスタ２６を形成する領域に、膜厚６ｎｍのシリコン酸化膜より成るゲート絶縁膜１８を形成する。低電圧用のトランジスタ２０が形成される領域にはシリコン窒化膜２４が形成されているので、低電圧用のトランジスタ２０のゲート絶縁膜１６の酸化が抑制される。
【００４７】
次に、全面に、ＣＶＤ法により、膜厚８０ｎｍのポリシリコン膜５８を形成する。
【００４８】
次に、フォトリソグラフィ技術を用い、ポリシリコン膜５８をゲート電極３０ａ、３０ｂの形状にパターニングする。これにより、ポリシリコン膜５８より成るゲート電極３０ａ、３０ｂが形成される（図６（ａ）参照）。
【００４９】
次に、イオン注入法により、ゲート電極３０ａ、３０ｂに自己整合でシリコン基板１０に不純物を導入し、これにより低濃度領域３２ａを形成する（図６（ｂ）参照）。
【００５０】
次に、全面に、ＣＶＤ法により、シリコン酸化膜を形成する。次に、異方性エッチングにより、シリコン酸化膜をエッチングし、これによりゲート電極の側面に、シリコン酸化膜より成るサイドウォール絶縁膜２８を形成する。
【００５１】
次に、サイドウォール絶縁膜２８が形成されたゲート電極３０ａ、３０ｂに自己整合で、不純物を高濃度に導入し、これにより高濃度領域３２ｂを形成する。こうして、低濃度領域３２ａ及び高濃度領域３２ｂより成るソース／ドレイン拡散層３２が形成される（図６（ｃ）参照）。
【００５２】
次に、サリサイド（SALICIDE、Self-Aligned Silicade）プロセスにより、ゲート電極上にコバルトシリサイド膜より成るシリサイド電極３４を形成し、ソース／ドレイン拡散層３２上にコバルトシリサイド膜より成るソース／ドレイン電極３２を形成する（図７（ａ）参照）。
【００５３】
次に、全面に、ＣＶＤ法により、膜厚３００ｎｍのシリコン酸化膜より成る層間絶縁膜３８を形成する。次に、ＣＭＰ法により、層間絶縁膜３８の表面を研磨し、これにより層間絶縁膜３８の表面を平坦化する。次に、層間絶縁膜３８の表面からソース／ドレイン電極３６に達するコンタクトホール４０を形成する。
【００５４】
次に、全面に、膜厚１００ｎｍ／２０ｎｍのＷ／ＴｉＮより成る導電膜を形成する。これにより、コンタクトホール４０内に導電膜が埋め込まれる。次に、層間絶縁膜３８の表面が露出するまで導電膜を研磨し、これにより、コンタクトホール４０内に導電膜より成る導体プラグ４２を形成する。この後、４００℃の熱処理を行う。
【００５５】
こうして、本実施形態による半導体装置が製造される。
【００５６】
このように本実施形態によれば、低電圧用のトランジスタのゲート絶縁膜を形成する際に、薄いシリコン酸化膜を形成した後に、上記のような処理を行って、薄くて均一なシリコン窒化膜を形成するので、比誘電率が高く、薄くて均一なゲート絶縁膜を形成することができる。従って、良好な電気的特性の低電圧用のトランジスタを形成することができる。また、低電圧用のトランジスタが形成される領域に形成されたゲート絶縁膜は、表面側にシリコン窒化膜が用いられているので、高電圧用のトランジスタのゲート絶縁膜を形成する際に、低電圧用のトランジスタのゲート絶縁膜が酸化されるのを防止することができる。従って、本実施形態によれば、低電圧用のトランジスタと高電圧用のトランジスタとを併有する半導体装置を製造する場合であっても良好な電気的特性を実現することができる。
【００５７】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法を図１０乃至図１４を用いて説明する。図１０は、本実施形態による半導体装置を示す断面図である。図１１乃至図１２は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１３及び図１４は、ゲート絶縁膜を形成する際の膜の表面状態を示す概念図である。図１乃至図９に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００５８】
（半導体装置）
まず、本実施形態による半導体装置について図１０を用いて説明する。
【００５９】
本実施形態による半導体装置は、低電圧用のトランジスタ２０ａのゲート絶縁膜６６がシリコン窒化酸化膜６０、酸化タンタル膜（例えば、Ｔａ2Ｏ5膜）６２、及びシリコン窒化膜６４により構成されている他は、第１実施形態による半導体装置と同様である。
【００６０】
本実施形態によれば、酸化タンタル膜６２上にシリコン窒化膜６４が形成されているので、ポリシリコン膜より成るゲート電極３０ａ、３０ｂと酸化タンタル膜６２とが反応してしまうのを防止することができる。また、酸化タンタル膜６２とシリコン基板１０との間にシリコン窒化酸化膜６０が形成されているので、酸化タンタル膜６２がシリコン基板１０と反応してしまうのを防止することができる。従って、本実施形態によれば、酸化タンタル膜６２を低電圧用のトランジスタのゲート絶縁膜６６に用いた場合であっても、良好な電気的特性を有する半導体装置を提供することができる。かかるゲート絶縁膜６６は、後述する本実施形態による半導体装置の製造方法により形成することができる。
【００６１】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図１０乃至図１４を用いて説明する。
【００６２】
まず、犠牲酸化膜を除去してシリコン基板１０の表面を清浄にする工程までは、図２（ａ）乃至図３（ａ）に示す第１実施形態による半導体装置の製造方法と同様であるので説明を省略する。
【００６３】
次に、ゲート絶縁膜６６を形成する。本実施形態による半導体装置の製造方法は、ゲート絶縁膜６６の形成方法に特徴があるものであり、かかるゲート絶縁膜６６は以下のようにして形成することができる。
【００６４】
まず、図１１（ａ）に示すように、シリコン基板１０の表面に、膜厚０．６ｎｍ〜１ｎｍのシリコン窒化酸化膜６０を形成する。成膜条件は、例えばＮＯとＮ2とを含む雰囲気を用い、成膜温度は例えば８００℃とする。なお、シリコン窒化酸化膜６０に限定されるものではなく、例えばシリコン窒化酸化膜６０の代わりに、シリコン酸化膜を形成してもよい。
【００６５】
次に、全面に、ＣＶＤ法により、酸化タンタル膜６２を形成する。成膜温度は、例えば４５０℃とする。こうして酸化タンタル膜６２を形成すると、酸化タンタル膜６２の表面は、図１３（ａ）に示すように−ＴａＯＨで終端される。このような酸化タンタル膜６２上に単にシリコン窒化膜を形成した場合には、薄くて均一なシリコン窒化膜を形成することは困難である。従って、本実施形態では、以下のようにして、酸化タンタル膜６２上に薄くて均一なシリコン窒化膜６４を形成する。
【００６６】
即ち、シリコンとハロゲンとを含む分子を含む雰囲気中で、熱処理を行う。シリコンとハロゲンとを含む分子としては、例えばＳｉＣｌ4を用いる。なお、シリコンとハロゲンとを含む分子は、ＳｉＣｌ4に限定されるものではなく、例えばＳｉＨＣｌ3、ＳｉＨ2Ｃｌ2、ＳｉＦ4等を適宜用いることができる。また、反応速度を制御するため、シリコンとハロゲンとを含む分子を含む雰囲気中に希ガスを加えることにより適宜希釈してもよい。
【００６７】
熱処理条件は、例えば４５０℃とすることができる。なお、熱処理温度は４５０℃に限定されるものではなく、例えば４００℃〜８００℃の範囲で適宜設定することができる。このような熱処理を行うと、
４−ＴａＯＨ＋ＳｉＣｌ４ →４−ＴａＯＳｉＣｌ＋４ＨＣｌ
となる反応が生じ、膜の表面は−ＴａＯＳｉＣｌで終端される（図１３（ｂ）参照）。
【００６８】
次に、ＮＨ３を含む雰囲気中で、熱処理を行う。熱処理条件は、例えば４５０℃とする。なお、熱処理温度は４５０℃に限定されるものではなく、例えば４００℃〜８００℃の範囲で適宜設定することができる。このような熱処理を行うと、
−ＴａＯＳｉＣｌ＋ＮＨ３ →−ＴａＯＳｉＮＨ２ ＋ＨＣｌ
となる反応が生じ、膜の表面は−ＴａＯＳｉＮＨ２で終端される（図１４（ａ）参照）。これにより、膜の表面にＮが存在することとなるため、このＮが後工程でシリコン窒化膜を形成する際の種となる。
【００６９】
次に、ＣＶＤ法により、シリコンを含むガスとＮＨ３とを含む雰囲気中で、膜厚３ｎｍのシリコン窒化膜６４を形成する。シリコンを含むガスとしては、例えばＳｉＣｌ４を用いる。なお、シリコンを含むガスは、ＳｉＣｌ４に限定されるものではなく、例えば、ＳｉＨＣｌ３、ＳｉＨ２Ｃｌ２、ＳｉＨ４、Ｓｉ２Ｈ６等を適宜用いることができる。また、反応速度を制御するため、シリコンを含むガスとＮＨ３とを含む雰囲気中に希ガスを適宜加えることにより希釈してもよい。成膜温度は、例えば７００℃とすることができる。なお、成膜温度は７００℃に限定されるものではなく、所望のシリコン窒化膜６４を形成すべく適宜設定することができる。このようにして成膜すると、
ＳｉＨ４ ＋ＮＨ３ →Ｓｉ３Ｎ４＋Ｈ２
となる反応が生じ、シリコン窒化膜６４が形成される（図１４（ｂ）参照）。
【００７０】
こうして、シリコン窒化酸化膜６０、酸化タンタル膜６２、及びシリコン窒化膜６４より成るゲート絶縁膜６６が形成される（図１１（ｃ）参照）。
【００７１】
次に、全面に、フォトレジスト膜を塗布する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。これにより、高電圧用トランジスタ２６が形成される領域に開口部５４が形成されたフォトレジストマスク５６が形成される。
【００７２】
次に、フォトレジストマスク５６をマスクとして、異方性エッチングにより、シリコン窒化膜６４をエッチングする（図１２（ａ）参照）。
【００７３】
次に、フォトレジストマスク５６を除去する。次に、フッ酸より成るエッチング液を用い、シリコン窒化膜６４をマスクとして、酸化タンタル膜６２及びシリコン窒化酸化膜６０をエッチングする（図１２（ｂ）参照）。
【００７４】
次に、熱酸化法により、高電圧用トランジスタ２６を形成する領域に、膜厚６ｎｍのシリコン酸化膜より成るゲート絶縁膜１８を形成する（図１２（ｃ）参照）。この際、酸化タンタル膜６２上にシリコン窒化膜６４が形成されているので、酸化タンタル膜６２の酸化が抑制される。
【００７５】
この後の半導体装置の製造方法は、図５（ｃ）乃至図７（ｂ）に示す第１実施形態による半導体装置の製造方法と同様であるので説明を省略する。
【００７６】
このように本実施形態によれば、酸化タンタル膜上にシリコン窒化膜を形成することができるので、ポリシリコン膜より成るゲート電極が酸化タンタル膜と反応してしまうのを防止することができる。また、シリコン基板と酸化タンタル膜との間にシリコン酸化膜を形成するので、酸化タンタル膜がシリコン基板と反応するのを防止することができる。従って、ゲート絶縁膜に酸化タンタル膜を用いた場合であっても、良好な電気的特性を有する半導体装置を提供することができる。
【００７７】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００７８】
例えば、上記実施形態では、低電圧用のトランジスタと高電圧用のトランジスタとを形成したが、低電圧用のトランジスタのみを形成する場合にも適用することができる。
【００７９】
また、上記実施形態では、低電圧用のトランジスタと高電圧用のトランジスタとを形成する場合を例に説明したが、本発明は、異なる構造のゲート絶縁膜を形成するあらゆる場合に適用することができる。
【００８０】
【発明の効果】
以上の通り、本発明によれば、低電圧用のトランジスタのゲート絶縁膜を形成する際に、薄いシリコン酸化膜を形成した後に、上記のような処理を行って、薄くて均一なシリコン窒化膜を形成するので、比誘電率が高く、薄くて均一なゲート絶縁膜を形成することができる。従って、良好な電気的特性の低電圧用のトランジスタを形成することができる。また、低電圧用のトランジスタが形成される領域に形成されたゲート絶縁膜は、表面側にシリコン窒化膜が用いられているので、高電圧用のトランジスタのゲート絶縁膜を形成する際に、低電圧用のトランジスタのゲート絶縁膜が酸化されるのを防止することができる。従って、本発明によれば、低電圧用のトランジスタと高電圧用のトランジスタとを併有する半導体装置を製造する場合であっても良好な電気的特性を実現することができる。
【００８１】
また、本発明によれば、酸化タンタル膜上にシリコン窒化膜を形成することができるので、ポリシリコン膜より成るゲート電極が酸化タンタル膜と反応してしまうのを防止することができる。また、シリコン基板と酸化タンタル膜との間にシリコン酸化膜を形成するので、酸化タンタル膜がシリコン基板と反応するのを防止することができる。従って、ゲート絶縁膜に酸化タンタル膜を用いた場合であっても、良好な電気的特性を有する半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置を示す断面図である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図８】本発明の第１実施形態による半導体装置のゲート絶縁膜を形成する際の膜の表面状態を示す概念図（その１）である。
【図９】本発明の第１実施形態による半導体装置のゲート絶縁膜を形成する際の膜の表面状態を示す概念図（その２）である。
【図１０】本発明の第２実施形態による半導体装置を示す断面図である。
【図１１】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１２】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１３】本発明の第２実施形態による半導体装置のゲート絶縁膜を形成する際の膜の表面状態を示す概念図（その１）である。
【図１４】本発明の第２実施形態による半導体装置のゲート絶縁膜を形成する際の膜の表面状態を示す概念図（その２）である。
【符号の説明】
１０…シリコン基板
１２…素子分離領域
１４…素子領域
１６…ゲート絶縁膜
１８…ゲート絶縁膜
２０…トランジスタ
２０ａ…トランジスタ
２２…シリコン酸化膜
２４…シリコン窒化膜
２６…トランジスタ
２８…サイドウォール絶縁膜
３０ａ、３０ｂ…ゲート電極
３２…ソース／ドレイン拡散層
３２ａ…低濃度領域
３２ｂ…高濃度領域
３４…シリサイド電極
３６…ソース／ドレイン電極
３８…層間絶縁膜
４０…コンタクトホール
４２…導体プラグ
４４…シリコン酸化膜
４６…シリコン窒化膜
４８…溝
５０…シリコン酸化膜
５２…シリコン酸化膜
５４…開口部
５６…フォトレジストマスク
５８…ポリシリコン膜
６０…シリコン窒化酸化膜
６２…酸化タンタル膜
６４…シリコン窒化膜
６６…ゲート絶縁膜
Claims (5)
- シリコン基板上にシリコン酸化膜を形成する工程と、
シリコンとハロゲンとを含む分子を含む雰囲気中で、前記シリコン基板を熱処理する第１の熱処理工程と、
前記第１の熱処理工程の後に、ＮＨ３を含む雰囲気中で、前記シリコン基板を熱処理する第２の熱処理工程と、
前記第２の熱処理工程の後に、シリコンを含むガスとＮＨ３とを原料として、前記シリコン酸化膜上にシリコン窒化膜を形成する工程と
を有することを特徴とする、前記シリコン酸化膜と前記シリコン窒化膜とからなるゲート絶縁膜を有する半導体装置の製造方法。 - シリコン基板上にシリコン酸化膜又はシリコン窒化酸化膜より成る第１の膜を形成する工程と、
前記第１の膜上に、酸化タンタル膜を形成する酸化タンタル膜形成工程と、
前記酸化タンタル膜形成工程の後に、シリコンとハロゲンとを含む分子を含む雰囲気中で、前記シリコン基板を熱処理する第１の熱処理工程と、
前記第１の熱処理工程の後に、ＮＨ３を含む雰囲気中で、前記シリコン基板を熱処理する第２の熱処理工程と、
前記第２の熱処理工程の後に、シリコンを含むガスとＮＨ３とを原料として、前記酸化タンタル膜上にシリコン窒化膜を形成する工程と
を有することを特徴とする、前記第１の膜と前記酸化タンタル膜と前記シリコン窒化膜とからなるゲート絶縁膜を有する半導体装置の製造方法。 - 前記シリコン窒化膜を形成する工程後に、第１の領域の前記シリコン酸化膜及び前記シリコン窒化膜をエッチングする工程と、
前記シリコン基板を酸化し、前記シリコン基板の前記第１の領域に、前記シリコン酸化膜及び前記シリコン窒化膜と異なる構造の絶縁膜を形成する工程とを更に有する
ことを特徴とする請求項１記載の半導体装置の製造方法。 - 前記シリコン窒化膜を形成する工程の後に、第１の領域の前記シリコン窒化膜、前記酸化タンタル膜及び前記第１の膜をエッチングする工程と、
前記シリコン基板を酸化し、前記シリコン基板の前記第１の領域に、前記シリコン窒化膜、前記酸化タンタル膜及び前記第１の膜と異なる構造の絶縁膜を形成する工程とを更に有する
ことを特徴とする請求項２記載の半導体装置の製造方法。 - 前記第１の熱処理工程及び前記第２の熱処理工程では、４００℃〜８００℃で熱処理が行われる
ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16093699A JP3923218B2 (ja) | 1999-06-08 | 1999-06-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16093699A JP3923218B2 (ja) | 1999-06-08 | 1999-06-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000349287A JP2000349287A (ja) | 2000-12-15 |
| JP3923218B2 true JP3923218B2 (ja) | 2007-05-30 |
Family
ID=15725451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16093699A Expired - Fee Related JP3923218B2 (ja) | 1999-06-08 | 1999-06-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3923218B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3944367B2 (ja) * | 2001-02-06 | 2007-07-11 | 松下電器産業株式会社 | 絶縁膜の形成方法及び半導体装置の製造方法 |
| JP4257055B2 (ja) * | 2001-11-15 | 2009-04-22 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| US7476916B2 (en) | 2003-05-29 | 2009-01-13 | Nec Corporation | Semiconductor device having a mis-type fet, and methods for manufacturing the same and forming a metal oxide film |
| JP2005159316A (ja) * | 2003-10-30 | 2005-06-16 | Tokyo Electron Ltd | 半導体装置の製造方法及び成膜装置並びに記憶媒体 |
| JP4791101B2 (ja) * | 2005-08-15 | 2011-10-12 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP2007220755A (ja) * | 2006-02-14 | 2007-08-30 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2011205122A (ja) * | 2011-06-03 | 2011-10-13 | Renesas Electronics Corp | 半導体集積回路装置 |
-
1999
- 1999-06-08 JP JP16093699A patent/JP3923218B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000349287A (ja) | 2000-12-15 |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070220 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070221 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100302 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S533 | Written request for registration of change of name |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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