JP2001015746A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2001015746A JP2001015746A JP11186988A JP18698899A JP2001015746A JP 2001015746 A JP2001015746 A JP 2001015746A JP 11186988 A JP11186988 A JP 11186988A JP 18698899 A JP18698899 A JP 18698899A JP 2001015746 A JP2001015746 A JP 2001015746A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- gate electrode
- gate
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 35
- 239000004065 semiconductor Substances 0.000 title claims description 60
- 239000000758 substrate Substances 0.000 claims abstract description 45
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 14
- 239000010703 silicon Substances 0.000 claims abstract description 14
- 239000013078 crystal Substances 0.000 claims description 41
- 238000000034 method Methods 0.000 claims description 34
- 125000006850 spacer group Chemical group 0.000 claims description 32
- 239000011229 interlayer Substances 0.000 claims description 20
- 238000000151 deposition Methods 0.000 claims description 14
- 239000007772 electrode material Substances 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 26
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 26
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 abstract description 19
- 230000003071 parasitic effect Effects 0.000 abstract description 16
- 229910052721 tungsten Inorganic materials 0.000 abstract description 15
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 14
- 239000010937 tungsten Substances 0.000 abstract description 14
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 abstract description 6
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 abstract description 6
- 238000010438 heat treatment Methods 0.000 abstract description 6
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 300
- 229910052751 metal Inorganic materials 0.000 description 30
- 239000002184 metal Substances 0.000 description 30
- 230000008569 process Effects 0.000 description 21
- 229910052581 Si3N4 Inorganic materials 0.000 description 20
- 239000010410 layer Substances 0.000 description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- 238000002955 isolation Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 5
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 238000005121 nitriding Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 101100321669 Fagopyrum esculentum FA02 gene Proteins 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 238000001771 vacuum deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- OYPRJOBELJOOCE-UHFFFAOYSA-N Calcium Chemical compound [Ca] OYPRJOBELJOOCE-UHFFFAOYSA-N 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 101000650817 Homo sapiens Semaphorin-4D Proteins 0.000 description 1
- 101000631695 Homo sapiens Succinate dehydrogenase assembly factor 3, mitochondrial Proteins 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 101001062854 Rattus norvegicus Fatty acid-binding protein 5 Proteins 0.000 description 1
- 102100027744 Semaphorin-4D Human genes 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 102100028996 Succinate dehydrogenase assembly factor 3, mitochondrial Human genes 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- MCMNRKCIXSYSNV-UHFFFAOYSA-N ZrO2 Inorganic materials O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- VKJLWXGJGDEGSO-UHFFFAOYSA-N barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[Ti+4].[Ba+2] VKJLWXGJGDEGSO-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052791 calcium Inorganic materials 0.000 description 1
- 239000011575 calcium Substances 0.000 description 1
- WUKWITHWXAAZEY-UHFFFAOYSA-L calcium difluoride Chemical compound [F-].[F-].[Ca+2] WUKWITHWXAAZEY-UHFFFAOYSA-L 0.000 description 1
- 229910001634 calcium fluoride Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 150000002831 nitrogen free-radicals Chemical class 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- -1 oxygen radicals Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- ZCUFMDLYAMJYST-UHFFFAOYSA-N thorium dioxide Chemical compound O=[Th]=O ZCUFMDLYAMJYST-UHFFFAOYSA-N 0.000 description 1
- YUOWTJMRMWQJDA-UHFFFAOYSA-J tin(iv) fluoride Chemical compound [F-].[F-].[F-].[F-].[Sn+4] YUOWTJMRMWQJDA-UHFFFAOYSA-J 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】埋め込み型ゲート電極を有するＭＩＳＦＥＴの
製造方法において、ゲート電極とソース／ドレイン間の
寄生容量を抑制する。 【解決手段】図１２（ｆ）に示すように、例えばＣＶＤ
法によりアモルファス二酸化セリウム膜（ＣｅＯ2 ）１
１２を堆積する。その後、図１２（ｇ）に示すように、
例えば４５０℃の加熱処理により、アモルファスＣｅＯ
2 膜１１２から単結晶ＣｅＯ2 膜をシリコン基板１１に
対してエピタキシャル成長させ、溝部１２１の底面にの
み単結晶ＣｅＯ2 膜１１１を形成する。その後、図１２
（ｈ）に示すように、例えば、タングステン膜を成膜
し、さらに、例えばＣＭＰ法によって、タングステン膜
及び低誘電率絶縁膜をＴＥＯＳ系シリコン酸化膜１９の
表面が露出するまで平坦化し、溝部１２１の内部にゲー
ト電極１５を埋め込み形成する。
製造方法において、ゲート電極とソース／ドレイン間の
寄生容量を抑制する。 【解決手段】図１２（ｆ）に示すように、例えばＣＶＤ
法によりアモルファス二酸化セリウム膜（ＣｅＯ2 ）１
１２を堆積する。その後、図１２（ｇ）に示すように、
例えば４５０℃の加熱処理により、アモルファスＣｅＯ
2 膜１１２から単結晶ＣｅＯ2 膜をシリコン基板１１に
対してエピタキシャル成長させ、溝部１２１の底面にの
み単結晶ＣｅＯ2 膜１１１を形成する。その後、図１２
（ｈ）に示すように、例えば、タングステン膜を成膜
し、さらに、例えばＣＭＰ法によって、タングステン膜
及び低誘電率絶縁膜をＴＥＯＳ系シリコン酸化膜１９の
表面が露出するまで平坦化し、溝部１２１の内部にゲー
ト電極１５を埋め込み形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、溝内にゲート電極
を埋め込んで形成するＭＩＳＦＥＴを含む半導体装置の
製造方法に関する。
を埋め込んで形成するＭＩＳＦＥＴを含む半導体装置の
製造方法に関する。
【０００２】
【従来の技術】近年、半導体デバイスの高集積化及び高
速化に対する要求が高まりつつある。これらの要求を実
現するために、素子間及び素子寸法の縮小化、微細化が
進められる一方、内部配線材料の低抵抗化及び寄生容量
の低減などが検討されている。
速化に対する要求が高まりつつある。これらの要求を実
現するために、素子間及び素子寸法の縮小化、微細化が
進められる一方、内部配線材料の低抵抗化及び寄生容量
の低減などが検討されている。
【０００３】とりわけＲＣ遅延が顕著に現れるゲート電
極では、低抵抗化が大きな課題となっている。そこで、
最近では、ゲート電極の低抵抗化を図るため、ポリシリ
コン膜と金属シリサイド膜との２層構造からなるポリサ
イドゲートが広く採用されている。高融点金属シリサイ
ド膜は、ポリシリコン膜に比べ抵抗が約１桁低いので、
低抵抗配線材料として有望である。なお、シリサイドと
しては、これまでタングステンシリサイド（ＷＳｉｘ）
が最も広く使われてきている。
極では、低抵抗化が大きな課題となっている。そこで、
最近では、ゲート電極の低抵抗化を図るため、ポリシリ
コン膜と金属シリサイド膜との２層構造からなるポリサ
イドゲートが広く採用されている。高融点金属シリサイ
ド膜は、ポリシリコン膜に比べ抵抗が約１桁低いので、
低抵抗配線材料として有望である。なお、シリサイドと
しては、これまでタングステンシリサイド（ＷＳｉｘ）
が最も広く使われてきている。
【０００４】しかしながら、０．１５μｍ以下の微細な
配線に対応するためには、更に配線の低抵抗化を図って
遅延時間を短縮することが求められている。タングステ
ンシリサイドを用いてシート抵抗１Ω／□以下の低い抵
抗を有するゲート電極を実現するためには、シリサイド
層の膜厚を厚くしなければならないので、ゲート電極パ
ターンの加工や電極上の層間絶縁膜の形成が難しくなる
ため、電極のアスペクト比を大きくすることなく、低い
シート抵抗を達成することが要求されている。
配線に対応するためには、更に配線の低抵抗化を図って
遅延時間を短縮することが求められている。タングステ
ンシリサイドを用いてシート抵抗１Ω／□以下の低い抵
抗を有するゲート電極を実現するためには、シリサイド
層の膜厚を厚くしなければならないので、ゲート電極パ
ターンの加工や電極上の層間絶縁膜の形成が難しくなる
ため、電極のアスペクト比を大きくすることなく、低い
シート抵抗を達成することが要求されている。
【０００５】そのような状況下で、ポリシリコン膜を介
さずにゲート絶縁膜に直接金属膜を積層する構造、所謂
メタルゲート電極構造が有望視されている。しかしなが
ら、従来のゲート電極と異なり、ゲート電極の加工が困
難なこと、熱耐性に乏しいなどの問題がある。
さずにゲート絶縁膜に直接金属膜を積層する構造、所謂
メタルゲート電極構造が有望視されている。しかしなが
ら、従来のゲート電極と異なり、ゲート電極の加工が困
難なこと、熱耐性に乏しいなどの問題がある。
【０００６】上述した問題を回避すべく、溝埋め込み型
のゲート電極形成方法が提案されている。具体的には、
ダミーゲート電極パターンを形成した後、ダミーゲート
越しに拡散層を形成する。その後に、ダミーゲートの周
囲にゲート側壁絶縁膜及び層間絶縁膜を形成する。そし
て、ダミーゲートを剥離して溝を形成し、この溝にゲー
ト電極を構成する金属材料を埋め込み形成する手法であ
る。この手法を用いることにより、メタルゲート電極形
成後の熱工程の温度を下げることができる。
のゲート電極形成方法が提案されている。具体的には、
ダミーゲート電極パターンを形成した後、ダミーゲート
越しに拡散層を形成する。その後に、ダミーゲートの周
囲にゲート側壁絶縁膜及び層間絶縁膜を形成する。そし
て、ダミーゲートを剥離して溝を形成し、この溝にゲー
ト電極を構成する金属材料を埋め込み形成する手法であ
る。この手法を用いることにより、メタルゲート電極形
成後の熱工程の温度を下げることができる。
【０００７】しかしながら、堆積によりゲート絶縁膜を
形成する場合、溝の底面と共に側面にも絶縁膜が堆積さ
れる。特に、高誘電体膜をゲート絶縁膜として使用する
場合、ゲート側壁にも高誘電体膜材料が形成される構造
となってしまう。
形成する場合、溝の底面と共に側面にも絶縁膜が堆積さ
れる。特に、高誘電体膜をゲート絶縁膜として使用する
場合、ゲート側壁にも高誘電体膜材料が形成される構造
となってしまう。
【０００８】ゲート電極側壁の絶縁膜は、隣接するゲー
ト電極／配線間の配線間容量に反映されるだけでなく、
ソース／ドレイン領域と上層の配線を接続するコンタク
トとゲート電極の間、並びにソース／ドレインとゲート
電極の間の容量にも影響する。つまり、ゲート電極側壁
に、誘電率が高い絶縁膜を使用する場合、配線の寄生容
量の増大を招き、回路の動作スピードが低下してしまう
という問題があった。
ト電極／配線間の配線間容量に反映されるだけでなく、
ソース／ドレイン領域と上層の配線を接続するコンタク
トとゲート電極の間、並びにソース／ドレインとゲート
電極の間の容量にも影響する。つまり、ゲート電極側壁
に、誘電率が高い絶縁膜を使用する場合、配線の寄生容
量の増大を招き、回路の動作スピードが低下してしまう
という問題があった。
【０００９】
【発明が解決しようとする課題】溝にゲート電極を埋め
込み形成するＭＩＳＦＥＴの製造方法が提案されている
が、この製造方法を用いると、ゲート電極の側壁にもゲ
ート絶縁膜が形成されてしまう。ゲート電極の側壁に形
成されたゲート絶縁膜は、隣接するゲート電極／配線間
の配線間容量に反映されるだけでなく、ソース／ドレイ
ン領域と上層の配線を接続するコンタクトとゲート電極
の間、並びにソース／ドレインとゲート電極の間の寄生
容量にも影響する。つまり、ゲート電極側壁に、誘電率
が高い絶縁膜が形成されると、配線の寄生容量の増大を
招くという問題がある。
込み形成するＭＩＳＦＥＴの製造方法が提案されている
が、この製造方法を用いると、ゲート電極の側壁にもゲ
ート絶縁膜が形成されてしまう。ゲート電極の側壁に形
成されたゲート絶縁膜は、隣接するゲート電極／配線間
の配線間容量に反映されるだけでなく、ソース／ドレイ
ン領域と上層の配線を接続するコンタクトとゲート電極
の間、並びにソース／ドレインとゲート電極の間の寄生
容量にも影響する。つまり、ゲート電極側壁に、誘電率
が高い絶縁膜が形成されると、配線の寄生容量の増大を
招くという問題がある。
【００１０】本発明の目的は、埋め込み型ゲート電極を
有するＭＩＳＦＥＴに対して、ゲート電極の側壁に自己
整合的にゲート電極より誘電率が低い絶縁膜を形成し
て、寄生容量の低減を図り、回路の動作スピードの低下
を抑制し得る半導体装置の製造方法を提供することにあ
る。
有するＭＩＳＦＥＴに対して、ゲート電極の側壁に自己
整合的にゲート電極より誘電率が低い絶縁膜を形成し
て、寄生容量の低減を図り、回路の動作スピードの低下
を抑制し得る半導体装置の製造方法を提供することにあ
る。
【００１１】
【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。
目的を達成するために以下のように構成されている。
【００１２】（１）本発明（請求項１）の半導体装置の
製造方法は、半導体基板上のゲート電極が形成される領
域にダミーゲートを形成する工程と、前記ダミーゲート
の側壁に、側壁スペーサを形成する工程と、前記ダミー
ゲート及び側壁スペーサをマスクに用いて、ソース／ド
レインを形成する工程と、前記半導体基板上に、前記ダ
ミーゲートを覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜の上面を平坦化して、前記ダミーゲート
及び側壁スペーサの上面を露出させる工程と、前記ダミ
ーゲートを除去し、側面が前記層間絶縁膜，且つ底面が
前記半導体基板からなる溝部を形成する工程と、前記半
導体基板上に、前記溝部の底面及び側面を覆うように、
ゲート絶縁膜を堆積する工程と、前記溝部内にゲート電
極を埋め込み形成する工程と、前記ゲート電極の側面の
前記側壁スペーサ及び前記ゲート絶縁膜を除去する工程
とを含むことを特徴とする。
製造方法は、半導体基板上のゲート電極が形成される領
域にダミーゲートを形成する工程と、前記ダミーゲート
の側壁に、側壁スペーサを形成する工程と、前記ダミー
ゲート及び側壁スペーサをマスクに用いて、ソース／ド
レインを形成する工程と、前記半導体基板上に、前記ダ
ミーゲートを覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜の上面を平坦化して、前記ダミーゲート
及び側壁スペーサの上面を露出させる工程と、前記ダミ
ーゲートを除去し、側面が前記層間絶縁膜，且つ底面が
前記半導体基板からなる溝部を形成する工程と、前記半
導体基板上に、前記溝部の底面及び側面を覆うように、
ゲート絶縁膜を堆積する工程と、前記溝部内にゲート電
極を埋め込み形成する工程と、前記ゲート電極の側面の
前記側壁スペーサ及び前記ゲート絶縁膜を除去する工程
とを含むことを特徴とする。
【００１３】本発明は、前記側壁スペーサ及びゲート絶
縁膜が除去されて形成される溝内に、シリコンの熱酸化
膜より誘電率が低い低誘電率絶縁膜を埋め込むことが好
ましい。
縁膜が除去されて形成される溝内に、シリコンの熱酸化
膜より誘電率が低い低誘電率絶縁膜を埋め込むことが好
ましい。
【００１４】（２）本発明（請求項３）の半導体装置の
製造方法は、半導体基板上のゲート電極が形成される領
域にダミーゲートを形成する工程と、前記ダミーゲート
の側壁に、側壁スペーサを形成する工程と、前記ダミー
ゲート及び側壁スペーサをマスクに用いて、ソース／ド
レインを形成する工程と、前記半導体基板上に、前記ダ
ミーゲートを覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜の上面を平坦化して、前記ダミーゲート
及び側壁スペーサの上面を露出させる工程と、前記ダミ
ーゲートを除去し、側面が前記層間絶縁膜，且つ底面が
前記半導体基板からなる溝部を形成する工程と、前記半
導体基板上に、前記溝部底面の前記半導体基板を覆うよ
うに、アモルファス構造の絶縁膜を堆積する工程と、前
記溝部の底面の前記アモルファス構造の絶縁膜から単結
晶構造の絶縁膜をエピタキシャル成長させて、該溝の底
面にゲート絶縁膜を形成する工程と、前記半導体基板上
に、前記溝部内を埋め込むようにゲート電極材を堆積す
る工程と、前記層間絶縁膜上のゲート電極材及びアモル
ファス構造の絶縁膜を除去して、前記溝部内にゲート電
極を埋め込み形成する工程とを含むことを特徴とする。
製造方法は、半導体基板上のゲート電極が形成される領
域にダミーゲートを形成する工程と、前記ダミーゲート
の側壁に、側壁スペーサを形成する工程と、前記ダミー
ゲート及び側壁スペーサをマスクに用いて、ソース／ド
レインを形成する工程と、前記半導体基板上に、前記ダ
ミーゲートを覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜の上面を平坦化して、前記ダミーゲート
及び側壁スペーサの上面を露出させる工程と、前記ダミ
ーゲートを除去し、側面が前記層間絶縁膜，且つ底面が
前記半導体基板からなる溝部を形成する工程と、前記半
導体基板上に、前記溝部底面の前記半導体基板を覆うよ
うに、アモルファス構造の絶縁膜を堆積する工程と、前
記溝部の底面の前記アモルファス構造の絶縁膜から単結
晶構造の絶縁膜をエピタキシャル成長させて、該溝の底
面にゲート絶縁膜を形成する工程と、前記半導体基板上
に、前記溝部内を埋め込むようにゲート電極材を堆積す
る工程と、前記層間絶縁膜上のゲート電極材及びアモル
ファス構造の絶縁膜を除去して、前記溝部内にゲート電
極を埋め込み形成する工程とを含むことを特徴とする。
【００１５】本発明の好ましい実施態様を以下に記す。
【００１６】前記ゲート電極材の堆積を行う前に、前記
溝部の側面の前記アモルファス構造の絶縁膜をエッチン
グ除去すること。
溝部の側面の前記アモルファス構造の絶縁膜をエッチン
グ除去すること。
【００１７】前記ゲート電極材の堆積を行う前に、前記
溝部の側面のアモルファス構造の絶縁膜を改質して、導
電体にすること。
溝部の側面のアモルファス構造の絶縁膜を改質して、導
電体にすること。
【００１８】［作用］本発明は、上記構成によって以下
の作用・効果を有する。
の作用・効果を有する。
【００１９】ゲート電極の側壁には、誘電率が高いゲー
ト絶縁膜が形成されていないので、ゲート電極とソース
／ドレインとの間の寄生容量が低減し、回路の動作スピ
ードを向上させることができる。
ト絶縁膜が形成されていないので、ゲート電極とソース
／ドレインとの間の寄生容量が低減し、回路の動作スピ
ードを向上させることができる。
【００２０】また、ゲート電極側壁のゲート絶縁膜を除
去して形成される溝にゲート絶縁膜より誘電率が低い低
誘電率膜を埋め込むことによって、ゲート電極とソース
／ドレインとの間の寄生容量を更に低減させることがで
き、回路の動作スピードの向上を図ることができる。
去して形成される溝にゲート絶縁膜より誘電率が低い低
誘電率膜を埋め込むことによって、ゲート電極とソース
／ドレインとの間の寄生容量を更に低減させることがで
き、回路の動作スピードの向上を図ることができる。
【００２１】また、アモルファス構造の絶縁膜を除去す
ると、ゲート電極とソース／ドレインとの間の寄生容量
を更に低減させることができ、回路の動作スピードの向
上を図ることができる。
ると、ゲート電極とソース／ドレインとの間の寄生容量
を更に低減させることができ、回路の動作スピードの向
上を図ることができる。
【００２２】また、前記ゲート電極材の堆積を行う前
に、アモルファス構造の絶縁膜を改質して、導電体にす
る工程とを行うことによって、ゲート電極とソース／ド
レインとの間の寄生容量を更に低減させることができ、
回路の動作スピードの向上を図ることができる。
に、アモルファス構造の絶縁膜を改質して、導電体にす
る工程とを行うことによって、ゲート電極とソース／ド
レインとの間の寄生容量を更に低減させることができ、
回路の動作スピードの向上を図ることができる。
【００２３】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
を参照して説明する。
【００２４】［第１実施形態］図１は、本発明の第１実
施形態に係わるＭＩＳＦＥＴの構成を示す断面図であ
る。
施形態に係わるＭＩＳＦＥＴの構成を示す断面図であ
る。
【００２５】図１に示すように、ｐ型のＳｉ基板１１の
素子領域の周囲を囲う溝が形成され、この溝内にバッフ
ァ酸化膜１２を介して素子分離絶縁膜１３が埋め込み形
成されている。
素子領域の周囲を囲う溝が形成され、この溝内にバッフ
ァ酸化膜１２を介して素子分離絶縁膜１３が埋め込み形
成されている。
【００２６】Ｓｉ基板１１上の素子領域にＴａ2Ｏ5ゲー
ト絶縁膜１４を介して、メタルゲート電極１５が形成さ
れている。メタルゲート電極１５は、Ａｌ電極１５
2 と、このＡｌ電極の側壁及び底部に形成されたバリア
層であるＴｉＮ（バリアメタル）１５1 とから構成され
ている。
ト絶縁膜１４を介して、メタルゲート電極１５が形成さ
れている。メタルゲート電極１５は、Ａｌ電極１５
2 と、このＡｌ電極の側壁及び底部に形成されたバリア
層であるＴｉＮ（バリアメタル）１５1 とから構成され
ている。
【００２７】メタルゲート電極１５を挟むようにＳｉ基
板１１上にｎ- ソース／ドレイン１６が形成されてい
る。そして、メタルゲート電極１５及びｎ- ソース／ド
レイン１６を挟むようにｎ+ ソース／ドレイン１７が形
成されている。
板１１上にｎ- ソース／ドレイン１６が形成されてい
る。そして、メタルゲート電極１５及びｎ- ソース／ド
レイン１６を挟むようにｎ+ ソース／ドレイン１７が形
成されている。
【００２８】素子分離絶縁膜１３上，及びｎ+ ソース／
ドレイン１７上にバッファ酸化膜１８を介してＴＥＯＳ
系シリコン酸化膜１９が形成されている。ＴＥＯＳ系シ
リコン酸化膜１９及びゲート電極１５上、且つＴＥＯＳ
系シリコン酸化膜１９が形成されていないＳｉ基板１１
上のバッファ酸化膜１８を介して、シリコン熱酸化膜よ
り誘電率が低い低誘電率絶縁膜２０が形成されている。
ＴＥＯＳ系シリコン酸化膜１９膜及び低誘電率絶縁膜２
０にｎ+ ソース／ドレイン１７に接続するコンタクトホ
ールが形成され、コンタクトホールにＡｌ配線２１が形
成されている。
ドレイン１７上にバッファ酸化膜１８を介してＴＥＯＳ
系シリコン酸化膜１９が形成されている。ＴＥＯＳ系シ
リコン酸化膜１９及びゲート電極１５上、且つＴＥＯＳ
系シリコン酸化膜１９が形成されていないＳｉ基板１１
上のバッファ酸化膜１８を介して、シリコン熱酸化膜よ
り誘電率が低い低誘電率絶縁膜２０が形成されている。
ＴＥＯＳ系シリコン酸化膜１９膜及び低誘電率絶縁膜２
０にｎ+ ソース／ドレイン１７に接続するコンタクトホ
ールが形成され、コンタクトホールにＡｌ配線２１が形
成されている。
【００２９】本装置の特徴は、Ｔａ2Ｏ5ゲート絶縁膜１
４がメタルゲート電極１５の真下の領域のみに存在する
ことである。さらにまた、メタルゲート電極１５の側壁
および上面が低誘電率絶縁膜（Ｌｏｗ−ｋ膜）２０で覆
われていることも特徴である。
４がメタルゲート電極１５の真下の領域のみに存在する
ことである。さらにまた、メタルゲート電極１５の側壁
および上面が低誘電率絶縁膜（Ｌｏｗ−ｋ膜）２０で覆
われていることも特徴である。
【００３０】次に、このＭＯＳＦＥＴの製造工程を図２
〜図８を参照して説明する。図２〜図８は、本発明の第
１実施形態に係わるＭＩＳＦＥＴの製造工程を示す工程
断面図である。
〜図８を参照して説明する。図２〜図８は、本発明の第
１実施形態に係わるＭＩＳＦＥＴの製造工程を示す工程
断面図である。
【００３１】まず、図２（ａ）に示すように、例えば面
方位（１００）のシリコン基板１１の素子分離領域表面
に深さ２００ｎｍ程度の溝を形成し、その内壁を薄く酸
化してバッファ酸化膜１２を形成する。例えばＴＥＯＳ
シリコン酸化膜系を全面に堆積した後、ＣＭＰ等を行う
ことによって、溝内に絶縁膜を埋め込み形成し、トレン
チ素子分離（ＳＴＩ：Shallow Trench Isolation）構造
の素子分離絶縁膜１３を形成する。ここで必要であれば
ウェルやチャネル形成用のイオン注入を行ない、基板表
面には６ｎｍ程度の厚さのバッファ酸化膜１８を形成す
る。
方位（１００）のシリコン基板１１の素子分離領域表面
に深さ２００ｎｍ程度の溝を形成し、その内壁を薄く酸
化してバッファ酸化膜１２を形成する。例えばＴＥＯＳ
シリコン酸化膜系を全面に堆積した後、ＣＭＰ等を行う
ことによって、溝内に絶縁膜を埋め込み形成し、トレン
チ素子分離（ＳＴＩ：Shallow Trench Isolation）構造
の素子分離絶縁膜１３を形成する。ここで必要であれば
ウェルやチャネル形成用のイオン注入を行ない、基板表
面には６ｎｍ程度の厚さのバッファ酸化膜１８を形成す
る。
【００３２】次いで、図２（ｂ）に示すように、ダミー
ゲート材料として、ＬＰＣＶＤ法によりポリシリコン膜
３１とシリコン窒化膜３２をどちらも１５０ｎｍ程度堆
積する。
ゲート材料として、ＬＰＣＶＤ法によりポリシリコン膜
３１とシリコン窒化膜３２をどちらも１５０ｎｍ程度堆
積する。
【００３３】次いで、図２（ｃ）に示すように、光リソ
グラフィー又はＥＢ描画により、ゲート形成予定領域に
レジストパターン（図示せず）を形成し、ＲＩＥ法を用
いてゲート形成予定領域以外のシリコン窒化膜３２およ
びポリシリコン膜３１をエッチング除去してダミーゲー
ト３３を形成した後、レジストパターンを除去する。
グラフィー又はＥＢ描画により、ゲート形成予定領域に
レジストパターン（図示せず）を形成し、ＲＩＥ法を用
いてゲート形成予定領域以外のシリコン窒化膜３２およ
びポリシリコン膜３１をエッチング除去してダミーゲー
ト３３を形成した後、レジストパターンを除去する。
【００３４】次いで、図３（ｄ）に示すように、熱酸化
により、ポリシリコン膜３１の側面に６ｎｍ程度の酸化
膜３４を形成する。次いで、図３（ｅ）に示すように、
ダミーゲート３３をマスクに用いてイオン注入を行って
ｎ- ソース／ドレイン１６を形成する。イオン注入は、
例えば加速電圧１５ｋｅＶ，ドーズ量３×１０14ｃｍ -2
で例えばＡｓイオンを打ち込む。ＣＭＯＳを形成する場
合は、リソグラフィ技術により形成されるマスクを用い
てｎ+ 拡散層とｐ+ 拡散層を形成し分ける。
により、ポリシリコン膜３１の側面に６ｎｍ程度の酸化
膜３４を形成する。次いで、図３（ｅ）に示すように、
ダミーゲート３３をマスクに用いてイオン注入を行って
ｎ- ソース／ドレイン１６を形成する。イオン注入は、
例えば加速電圧１５ｋｅＶ，ドーズ量３×１０14ｃｍ -2
で例えばＡｓイオンを打ち込む。ＣＭＯＳを形成する場
合は、リソグラフィ技術により形成されるマスクを用い
てｎ+ 拡散層とｐ+ 拡散層を形成し分ける。
【００３５】次いで、図４（ｆ）に示すように、シリコ
ン窒化膜を７０ｎｍ程度堆積し、全面ＲＩＥすることに
よって、ダミーゲート３３の側面のみにシリコン窒化膜
を残留させ、側壁スペーサ３５を形成する。
ン窒化膜を７０ｎｍ程度堆積し、全面ＲＩＥすることに
よって、ダミーゲート３３の側面のみにシリコン窒化膜
を残留させ、側壁スペーサ３５を形成する。
【００３６】次いで、図４（ｇ）に示すように、イオン
注入によりｎ- ソース／ドレイン１６より高濃度のｎ+
ソース／ドレイン１７を形成する。イオン注入は、例え
ば加速電圧４５ｋｅＶ，ドーズ量３×１０15ｃｍ-2でＡ
ｓイオンを打ち込む。なお、ＣＭＯＳを形成する場合
は、リソグラフィ技術により形成されるマスクを用いて
ｎ+ 拡散層とｐ+ 拡散層とを形成し分ける。ソース／ド
レイン拡散層の活性化アニール（たとえば１０００℃、
１０秒のＲＴＡ）は、イオン注入直後毎回行なっても良
いし、全てのイオン注入が終了したのち、一度で行なっ
ても良い。そして、ＬＰＣＶＤによりＴＥＯＳ系シリコ
ン酸化膜１９を全面に３５０ｎｍ程度堆積する。
注入によりｎ- ソース／ドレイン１６より高濃度のｎ+
ソース／ドレイン１７を形成する。イオン注入は、例え
ば加速電圧４５ｋｅＶ，ドーズ量３×１０15ｃｍ-2でＡ
ｓイオンを打ち込む。なお、ＣＭＯＳを形成する場合
は、リソグラフィ技術により形成されるマスクを用いて
ｎ+ 拡散層とｐ+ 拡散層とを形成し分ける。ソース／ド
レイン拡散層の活性化アニール（たとえば１０００℃、
１０秒のＲＴＡ）は、イオン注入直後毎回行なっても良
いし、全てのイオン注入が終了したのち、一度で行なっ
ても良い。そして、ＬＰＣＶＤによりＴＥＯＳ系シリコ
ン酸化膜１９を全面に３５０ｎｍ程度堆積する。
【００３７】次いで、図５（ｈ）に示すように、ＣＭＰ
（Chemical Mechanical Polishing）によりＴＥＯＳ系
シリコン酸化膜１９をエッチバック平坦化する。このＣ
ＭＰ工程において、シリコン窒化膜３２，３５がＣＭＰ
のストッパーとなる。
（Chemical Mechanical Polishing）によりＴＥＯＳ系
シリコン酸化膜１９をエッチバック平坦化する。このＣ
ＭＰ工程において、シリコン窒化膜３２，３５がＣＭＰ
のストッパーとなる。
【００３８】次いで、図５（ｉ）に示すように、ホット
リン酸によるウエット・エッチングにより、ダミーゲー
ト３３のシリコン窒化膜３２を除去する。このエッチン
グ工程で、シリコン窒化膜からなる側壁スペーサ３５の
上部もエッチングされるため、側壁スペーサ３５の高さ
がやや低くなる。
リン酸によるウエット・エッチングにより、ダミーゲー
ト３３のシリコン窒化膜３２を除去する。このエッチン
グ工程で、シリコン窒化膜からなる側壁スペーサ３５の
上部もエッチングされるため、側壁スペーサ３５の高さ
がやや低くなる。
【００３９】次いで、図６（ｊ）に示すように、ＣＤＥ
によってダミーゲート３３のポリシリコン膜３１を除去
し、ＨＦによるウエットエッチングを行なってバッファ
酸化膜１８を除去することにより、ゲート電極の形成予
定領域に溝部２６を形成する。ここでリソグラフィ技術
を利用してＮＭＯＳ，ＰＭＯＳの各チャネル領域に別々
にチャネルイオンの注入を行なうことも可能である。
によってダミーゲート３３のポリシリコン膜３１を除去
し、ＨＦによるウエットエッチングを行なってバッファ
酸化膜１８を除去することにより、ゲート電極の形成予
定領域に溝部２６を形成する。ここでリソグラフィ技術
を利用してＮＭＯＳ，ＰＭＯＳの各チャネル領域に別々
にチャネルイオンの注入を行なうことも可能である。
【００４０】次いで、図６（ｋ）に示すように、全面に
Ｔａ2Ｏ5ゲート絶縁膜１４を形成する。Ｔａ2Ｏ5ゲート
絶縁膜１４の形成方法を以下に説明する。Ｓｉ基板１１
の表面に酸素ラジカルを照射しＳｉＯ2 層を０．２〜
０．３ｎｍ程度形成し、引き続きアンモニア、シラン等
を用いてＳｉ3Ｎ4層を酸化膜換算膜厚で０．６ｎｍ程度
（実膜厚で１．２ｎｍ程度）堆積形成する。その上にＣ
ＶＤ法によりＴａ2Ｏ5膜を酸化膜換算膜厚で１ｎｍ程度
（実膜厚で５ｎｍ程度）形成する。このようにすれば、
ゲート絶縁膜厚は酸化膜換算膜厚で２ｎｍ以下となる。
Ｔａ2Ｏ5ゲート絶縁膜１４を形成する。Ｔａ2Ｏ5ゲート
絶縁膜１４の形成方法を以下に説明する。Ｓｉ基板１１
の表面に酸素ラジカルを照射しＳｉＯ2 層を０．２〜
０．３ｎｍ程度形成し、引き続きアンモニア、シラン等
を用いてＳｉ3Ｎ4層を酸化膜換算膜厚で０．６ｎｍ程度
（実膜厚で１．２ｎｍ程度）堆積形成する。その上にＣ
ＶＤ法によりＴａ2Ｏ5膜を酸化膜換算膜厚で１ｎｍ程度
（実膜厚で５ｎｍ程度）形成する。このようにすれば、
ゲート絶縁膜厚は酸化膜換算膜厚で２ｎｍ以下となる。
【００４１】また、Ｔａ2Ｏ5ゲート絶縁膜１４の別の形
成方法としては、まず１ｎｍ程度のＳｉＯ2 層を熱酸化
により形成し、この表面を窒素ラジカルを使って低温
（６００℃以下）で窒化（Ｎ2プラズマ窒化）してもよ
い。Ｓｉ3Ｎ4層が酸化膜換算膜厚で０．６ｎｍ程度（実
膜厚で１．２ｎｍ程度）形成されると、ＳｉＯ2 層は
０．４ｎｍ程度となる。その上にＣＶＤによりＴａ2Ｏ5
膜を酸化膜換算膜厚で１ｎｍ程度（実膜厚で５ｎｍ程
度）形成すれば、Ｔａ2Ｏ5ゲート絶縁膜１４の厚さは酸
化膜換算膜厚で２ｎｍ以下となる。
成方法としては、まず１ｎｍ程度のＳｉＯ2 層を熱酸化
により形成し、この表面を窒素ラジカルを使って低温
（６００℃以下）で窒化（Ｎ2プラズマ窒化）してもよ
い。Ｓｉ3Ｎ4層が酸化膜換算膜厚で０．６ｎｍ程度（実
膜厚で１．２ｎｍ程度）形成されると、ＳｉＯ2 層は
０．４ｎｍ程度となる。その上にＣＶＤによりＴａ2Ｏ5
膜を酸化膜換算膜厚で１ｎｍ程度（実膜厚で５ｎｍ程
度）形成すれば、Ｔａ2Ｏ5ゲート絶縁膜１４の厚さは酸
化膜換算膜厚で２ｎｍ以下となる。
【００４２】そして、ゲート電極としてＴｉＮ１５1 と
Ａｌ電極１５2 電極をそれぞれ１０ｎｍ，２５０ｎｍ程
度堆積する。
Ａｌ電極１５2 電極をそれぞれ１０ｎｍ，２５０ｎｍ程
度堆積する。
【００４３】次いで、図７（ｌ）に示すように、側壁ス
ペーサ２５をストッパにしてＣＭＰによりエッチバック
平坦化を行い、溝部２６内にＴａ2Ｏ5ゲート絶縁膜１４
及びゲート電極１５を埋め込み形成する。
ペーサ２５をストッパにしてＣＭＰによりエッチバック
平坦化を行い、溝部２６内にＴａ2Ｏ5ゲート絶縁膜１４
及びゲート電極１５を埋め込み形成する。
【００４４】すでにソース／ドレイン１６，１７を（活
性化を含めて）形成してあり、基本的にこの後には４５
０℃以上の高温工程がないため、ゲート電極としてメタ
ル材料（Ａｌ，Ｗ，ＴｉＮ，Ｒｕなど）を用いることが
可能であり、またゲート絶縁膜として高誘電体膜（ｈｉ
ｇｈ−ｋ膜：Ｔａ2Ｏ5，ＴｉＯ2 ，Ｓｉ3Ｎ4など）や強
誘電体膜（（Ｂａ，Ｓｒ）ＴｉＯ3 など）を用いること
が可能である。
性化を含めて）形成してあり、基本的にこの後には４５
０℃以上の高温工程がないため、ゲート電極としてメタ
ル材料（Ａｌ，Ｗ，ＴｉＮ，Ｒｕなど）を用いることが
可能であり、またゲート絶縁膜として高誘電体膜（ｈｉ
ｇｈ−ｋ膜：Ｔａ2Ｏ5，ＴｉＯ2 ，Ｓｉ3Ｎ4など）や強
誘電体膜（（Ｂａ，Ｓｒ）ＴｉＯ3 など）を用いること
が可能である。
【００４５】次いで、図７（ｍ）に示すように、ＣＦ4
とＯ2 ガスを用いたＣＤＥにより、ＣＭＰで除去されに
くく残留しやすいＴＥＯＳ系シリコン酸化膜１９上のＴ
ａ2Ｏ5ゲート絶縁膜１４を除去すると共に、メタルゲー
ト電極１５側面のＴａ2Ｏ5絶縁膜１４及び側壁スペーサ
２５を除去する。Ｔａ2Ｏ5ゲート絶縁膜１４はメタルゲ
ート電極１５の真下のみに残留し、メタルゲート電極１
５の側面やＴＥＯＳ系シリコン酸化膜１９上には存在し
なくなる。
とＯ2 ガスを用いたＣＤＥにより、ＣＭＰで除去されに
くく残留しやすいＴＥＯＳ系シリコン酸化膜１９上のＴ
ａ2Ｏ5ゲート絶縁膜１４を除去すると共に、メタルゲー
ト電極１５側面のＴａ2Ｏ5絶縁膜１４及び側壁スペーサ
２５を除去する。Ｔａ2Ｏ5ゲート絶縁膜１４はメタルゲ
ート電極１５の真下のみに残留し、メタルゲート電極１
５の側面やＴＥＯＳ系シリコン酸化膜１９上には存在し
なくなる。
【００４６】一般に、高誘電体膜又は強誘電体膜の下に
は界面特性を向上させるため熱酸化膜や窒化酸化膜のバ
ッファレイヤーが存在する。したがって、Ｔａ2Ｏ5絶縁
膜１４及び側壁スペーサ２５の除去時に、このバッファ
レイヤーがエッチングストッパーの役割を果たし、Ｓｉ
基板１１が削れるのが防止される。
は界面特性を向上させるため熱酸化膜や窒化酸化膜のバ
ッファレイヤーが存在する。したがって、Ｔａ2Ｏ5絶縁
膜１４及び側壁スペーサ２５の除去時に、このバッファ
レイヤーがエッチングストッパーの役割を果たし、Ｓｉ
基板１１が削れるのが防止される。
【００４７】また、Ｔａ（ＯＣ2Ｈ5）5 をソースガスと
してＴａ2Ｏ5膜を成膜する場合、成膜プロセス条件を最
適化すると、ＴＥＯＳ上やシリコン窒化膜上ではアイラ
ンド状に成長させて疎な膜質を実現し、シリコン基板上
や薄い熱酸化膜上に成膜した場合は（本実施例ではメタ
ルゲート下の部分のような場所は）密で均一な膜質とす
ることができる。したがって、ＴＥＯＳ系シリコン酸化
膜１９上やメタルゲート電極１５側壁のＴａ2Ｏ5絶縁膜
１４のみを選択的に除去し、メタルゲート電極１５下の
Ｔａ2Ｏ5絶縁膜１４を残留させることが比較的容易であ
る。
してＴａ2Ｏ5膜を成膜する場合、成膜プロセス条件を最
適化すると、ＴＥＯＳ上やシリコン窒化膜上ではアイラ
ンド状に成長させて疎な膜質を実現し、シリコン基板上
や薄い熱酸化膜上に成膜した場合は（本実施例ではメタ
ルゲート下の部分のような場所は）密で均一な膜質とす
ることができる。したがって、ＴＥＯＳ系シリコン酸化
膜１９上やメタルゲート電極１５側壁のＴａ2Ｏ5絶縁膜
１４のみを選択的に除去し、メタルゲート電極１５下の
Ｔａ2Ｏ5絶縁膜１４を残留させることが比較的容易であ
る。
【００４８】次いで、図８（ｎ）に示すように、この
後、メタルゲート電極１５の側面と上面を覆うように低
誘電率絶縁膜（たとえば誘電率２．５程度）２０を堆積
する。そして、低誘電率絶縁膜２０及びＴＥＯＳ系シリ
コン酸化膜１９に、ｎ+ ソース／ドレイン１７に接続す
るコンタクトホールを形成した後、ｎ+ ソース／ドレイ
ン１７に接続する上層配線のＡｌ配線２１を形成する。
後、メタルゲート電極１５の側面と上面を覆うように低
誘電率絶縁膜（たとえば誘電率２．５程度）２０を堆積
する。そして、低誘電率絶縁膜２０及びＴＥＯＳ系シリ
コン酸化膜１９に、ｎ+ ソース／ドレイン１７に接続す
るコンタクトホールを形成した後、ｎ+ ソース／ドレイ
ン１７に接続する上層配線のＡｌ配線２１を形成する。
【００４９】以上のように、本発明により形成したＭＩ
ＳＦＥＴでは、メタルゲート電極１５の側壁には、高誘
電率のＴａ2Ｏ5ゲート絶縁膜が形成されず、且つメタル
ゲート電極の側壁には誘電率が低い膜が形成されている
ので、ゲート電極１５とソース／ドレイン１６，１７間
の配線容量が低減し、素子動作スピードが向上する。ま
た、ゲート電極１５の下の領域のみにＴａ2Ｏ5ゲート絶
縁膜１４が存在するので、Ｔａ2Ｏ5がコンタクトＲＩＥ
をストップさせることがない。即ち、ソース／ドレイン
領域のコンタクト開孔が容易である。さらにまた、ゲー
ト電極１５側壁の高誘電体膜が除去されるので、素子の
微細化、高集積化に向いたトランジスタ構図を実現する
ことができる。
ＳＦＥＴでは、メタルゲート電極１５の側壁には、高誘
電率のＴａ2Ｏ5ゲート絶縁膜が形成されず、且つメタル
ゲート電極の側壁には誘電率が低い膜が形成されている
ので、ゲート電極１５とソース／ドレイン１６，１７間
の配線容量が低減し、素子動作スピードが向上する。ま
た、ゲート電極１５の下の領域のみにＴａ2Ｏ5ゲート絶
縁膜１４が存在するので、Ｔａ2Ｏ5がコンタクトＲＩＥ
をストップさせることがない。即ち、ソース／ドレイン
領域のコンタクト開孔が容易である。さらにまた、ゲー
ト電極１５側壁の高誘電体膜が除去されるので、素子の
微細化、高集積化に向いたトランジスタ構図を実現する
ことができる。
【００５０】なお、低誘電率絶縁膜としては、表１に示
すような材料を用いることができる。
すような材料を用いることができる。
【００５１】
【表１】
【００５２】なお、表１において、ｋは誘電率、Ｔg は
成長温度を示している。
成長温度を示している。
【００５３】［第２実施形態］図９に第２の実施形態の
基本構造断面図を示す。図９は、本発明の第２実施形態
に係わる半導体装置の構成を示す断面図である。なお、
図９において図１と同一な部位には同一符号を付し、そ
の詳細な説明を省略する。
基本構造断面図を示す。図９は、本発明の第２実施形態
に係わる半導体装置の構成を示す断面図である。なお、
図９において図１と同一な部位には同一符号を付し、そ
の詳細な説明を省略する。
【００５４】本装置が、第１実施形態に示した装置と異
なる点は、ｎ+ ソース／ドレイン１７にエピタキシャル
Ｓｉ層９１が形成されており、エレペーティッドソース
／ドレイン構造になっている点である。しかもこのエピ
タキシャルＳｉ層９１上には図示されないＣｏＳｉ2 が
形成されている。
なる点は、ｎ+ ソース／ドレイン１７にエピタキシャル
Ｓｉ層９１が形成されており、エレペーティッドソース
／ドレイン構造になっている点である。しかもこのエピ
タキシャルＳｉ層９１上には図示されないＣｏＳｉ2 が
形成されている。
【００５５】一般にエレベーティッドソース／ドレイン
構造では、ゲート−ソース／ドレイン間容量が大きくな
りやすく、素子動作スピードに悪影響を及ぼしやすい。
メタルゲートの側面に高誘電体ゲート絶縁膜があればな
おさらである。しかしながら、本実施形態においては、
ゲートとエレベーティッドソース／ドレインの間の高誘
電体ゲート絶縁膜が除去されており、かわりに低誘電率
膜（たとえば誘電率２．５程度の膜）が挿入されている
ため、ゲート−ソース／ドレイン間容量が大幅に低減さ
れている。
構造では、ゲート−ソース／ドレイン間容量が大きくな
りやすく、素子動作スピードに悪影響を及ぼしやすい。
メタルゲートの側面に高誘電体ゲート絶縁膜があればな
おさらである。しかしながら、本実施形態においては、
ゲートとエレベーティッドソース／ドレインの間の高誘
電体ゲート絶縁膜が除去されており、かわりに低誘電率
膜（たとえば誘電率２．５程度の膜）が挿入されている
ため、ゲート−ソース／ドレイン間容量が大幅に低減さ
れている。
【００５６】したがって、本発明は、エレベーティッド
ソース／ドレイン構造を採用した場合にさらに威力を発
揮する。
ソース／ドレイン構造を採用した場合にさらに威力を発
揮する。
【００５７】［第３実施形態］図１０に第３の実施形態
の基本構造断面図を示す。図１０は、本発明の第３実施
形態に係わる半導体装置の構成を示す断面図である。な
お、図１０において図１と同一な部位には同一符号を付
し、その詳細な説明を省略する。
の基本構造断面図を示す。図１０は、本発明の第３実施
形態に係わる半導体装置の構成を示す断面図である。な
お、図１０において図１と同一な部位には同一符号を付
し、その詳細な説明を省略する。
【００５８】本装置が、第１実施形態に示した装置と異
なる点は、側壁スペーサ３５が除去されていない点であ
る。メタルゲート電極１５側面のＴａ2Ｏ5ゲート絶縁膜
１４は除去されており、そこに例えば誘電率２．５程度
の低誘電率絶縁膜２０が挿入されているから、素子動作
スピードは向上する。さらに本実施形態では、側壁スペ
ーサ３５が残されているので、ｎ+ ソース／ドレイン１
７に接続するコンタクト孔の形成場所が多少合わせずれ
ても、スペーサがコンタクトＲＩＥで消失することなく
残留するため、ゲート電極とコンタクト間のショート不
良が生じにくいというメリットが生じる。
なる点は、側壁スペーサ３５が除去されていない点であ
る。メタルゲート電極１５側面のＴａ2Ｏ5ゲート絶縁膜
１４は除去されており、そこに例えば誘電率２．５程度
の低誘電率絶縁膜２０が挿入されているから、素子動作
スピードは向上する。さらに本実施形態では、側壁スペ
ーサ３５が残されているので、ｎ+ ソース／ドレイン１
７に接続するコンタクト孔の形成場所が多少合わせずれ
ても、スペーサがコンタクトＲＩＥで消失することなく
残留するため、ゲート電極とコンタクト間のショート不
良が生じにくいというメリットが生じる。
【００５９】図１０に示すように、コンタクト孔が側壁
スペーサ３５の上にのりあげて形成された場合でも、側
壁スペーサ３５が残留することによりゲート電極１５と
Ａｌ配線２１の間の絶縁が保たれている。
スペーサ３５の上にのりあげて形成された場合でも、側
壁スペーサ３５が残留することによりゲート電極１５と
Ａｌ配線２１の間の絶縁が保たれている。
【００６０】［第４実施形態］図１１に第４の実施形態
の基本構造断面図を示す。図１１は、本発明の第４実施
形態に係わる半導体装置の構成を示す断面図である。な
お、図１１において図１と同一な部位には同一符号を付
し、その詳細な説明を省略する。
の基本構造断面図を示す。図１１は、本発明の第４実施
形態に係わる半導体装置の構成を示す断面図である。な
お、図１１において図１と同一な部位には同一符号を付
し、その詳細な説明を省略する。
【００６１】本装置の特徴は、メタルゲート電極１５の
底部のゲート絶縁膜がエピタキシャル成長した単結晶Ｃ
ｅＯ2 膜１１１であり、メタルゲート電極１５側面のゲ
ート絶縁膜がアモルファスＣｅＯ2 膜１１２であること
である。
底部のゲート絶縁膜がエピタキシャル成長した単結晶Ｃ
ｅＯ2 膜１１１であり、メタルゲート電極１５側面のゲ
ート絶縁膜がアモルファスＣｅＯ2 膜１１２であること
である。
【００６２】ＣｅＯ2 膜の誘電率は、その膜質に大きく
依存し、単結晶自体であれば７０〜８０程度あるが、ア
モルファス構造では４程度とシリコン酸化膜の３．６と
ほぼ同程度となる。
依存し、単結晶自体であれば７０〜８０程度あるが、ア
モルファス構造では４程度とシリコン酸化膜の３．６と
ほぼ同程度となる。
【００６３】そのため、メタルゲート電極１５側壁に
は、低い誘電率の膜が形成されているので、隣接するゲ
ート電極／配線間の配線間容量、並びにソース／ドレイ
ン領域と上層の配線を接続するコンタクトとゲート電極
との間の寄生容量の増大を抑制することができる。
は、低い誘電率の膜が形成されているので、隣接するゲ
ート電極／配線間の配線間容量、並びにソース／ドレイ
ン領域と上層の配線を接続するコンタクトとゲート電極
との間の寄生容量の増大を抑制することができる。
【００６４】なお、図１１において、ゲート電極１５の
側面部にはシリコン酸化膜１１３1とシリコン窒化膜１
１３2 とからなる側壁スペーサ１１３が形成されてい
る。ＴＥＯＳ系シリコン酸化膜１９上には、層間絶縁膜
１１４が形成されている。ｎ+ソース／ドレイン１７に
接続し、窒化チタン膜（バリアメタル）１１５1 とタン
グステン膜１１５2 とからなるコンタクト電極１１５が
形成されている。
側面部にはシリコン酸化膜１１３1とシリコン窒化膜１
１３2 とからなる側壁スペーサ１１３が形成されてい
る。ＴＥＯＳ系シリコン酸化膜１９上には、層間絶縁膜
１１４が形成されている。ｎ+ソース／ドレイン１７に
接続し、窒化チタン膜（バリアメタル）１１５1 とタン
グステン膜１１５2 とからなるコンタクト電極１１５が
形成されている。
【００６５】次に、本装置の製造工程を図１２，図１３
を参照して説明する。図１２，図１３は、本発明の第４
実施形態に係わる半導体装置の製造工程を示す工程断面
図である。
を参照して説明する。図１２，図１３は、本発明の第４
実施形態に係わる半導体装置の製造工程を示す工程断面
図である。
【００６６】先ず、図１２（ａ）に示すように、前の実
施形態と同様に、Ｓｉ基板１１に素子分離絶縁膜１３及
びバッファ酸化膜１８を形成した後、ポリシリコン膜３
１及びシリコン窒化膜３２を順次堆積する。
施形態と同様に、Ｓｉ基板１１に素子分離絶縁膜１３及
びバッファ酸化膜１８を形成した後、ポリシリコン膜３
１及びシリコン窒化膜３２を順次堆積する。
【００６７】次いで、図１２（ｂ）に示すように、所望
のパターンにシリコン窒化膜３２及びポリシリコン膜３
１を異方性エッチングし、ダミーゲート３３を形成す
る。さらに、例えば、Ａｓイオンをイオン注入し、９５
０℃３０秒の加熱処理を施すことによって、ｎ- ソース
／ドレイン１６を形成する。
のパターンにシリコン窒化膜３２及びポリシリコン膜３
１を異方性エッチングし、ダミーゲート３３を形成す
る。さらに、例えば、Ａｓイオンをイオン注入し、９５
０℃３０秒の加熱処理を施すことによって、ｎ- ソース
／ドレイン１６を形成する。
【００６８】次いで、図１２（ｃ）に示すように、シリ
コン酸化膜１１３1 及びシリコン窒化膜１１３2 を堆積
した後、シリコン窒化膜１１３2 及びシリコン酸化膜１
１３ 1 のエッチングを行い、ダミーゲート３３の側壁を
シリコン窒化膜１１３2 で囲む側壁スペーサ１１３を形
成する。さらに、例えば、Ｐ+ イオンをイオン注入し、
８５０℃３０秒の加熱処理を施すことによって、ｎ+ ソ
ース／ドレイン１７を形成する。
コン酸化膜１１３1 及びシリコン窒化膜１１３2 を堆積
した後、シリコン窒化膜１１３2 及びシリコン酸化膜１
１３ 1 のエッチングを行い、ダミーゲート３３の側壁を
シリコン窒化膜１１３2 で囲む側壁スペーサ１１３を形
成する。さらに、例えば、Ｐ+ イオンをイオン注入し、
８５０℃３０秒の加熱処理を施すことによって、ｎ+ ソ
ース／ドレイン１７を形成する。
【００６９】次いで、図１２（ｄ）に示すように、ＴＥ
ＯＳ系シリコン酸化膜１９を全面に堆積し、例えば、化
学的機械的研磨（ＣＭＰ）法によって、ＴＥＯＳ系シリ
コン酸化膜１９をダミーゲート３３の表面が露出するま
で平坦化する。
ＯＳ系シリコン酸化膜１９を全面に堆積し、例えば、化
学的機械的研磨（ＣＭＰ）法によって、ＴＥＯＳ系シリ
コン酸化膜１９をダミーゲート３３の表面が露出するま
で平坦化する。
【００７０】次いで、図１２（ｅ）に示すように、シリ
コン窒化膜３２，ポリシリコン膜３１を剥離することに
よって、ダミーゲート３３を除去する。ただし、ダミー
ゲート３３の側壁のシリコン窒化膜１１３2 は、シリコ
ン酸化膜１１３1 が介在するために除去されない。その
後、バッファ酸化膜１８，シリコン酸化膜１１３1 も剥
離し、側壁がシリコン窒化膜１１３2 からなり、底面が
Ｓｉ基板１１からなる溝部１２１を形成する。
コン窒化膜３２，ポリシリコン膜３１を剥離することに
よって、ダミーゲート３３を除去する。ただし、ダミー
ゲート３３の側壁のシリコン窒化膜１１３2 は、シリコ
ン酸化膜１１３1 が介在するために除去されない。その
後、バッファ酸化膜１８，シリコン酸化膜１１３1 も剥
離し、側壁がシリコン窒化膜１１３2 からなり、底面が
Ｓｉ基板１１からなる溝部１２１を形成する。
【００７１】さらに、図１２（ｆ）に示すように、例え
ばＣＶＤ法によりアモルファス二酸化セリウム膜（Ｃｅ
Ｏ2 ）１１２を堆積する。
ばＣＶＤ法によりアモルファス二酸化セリウム膜（Ｃｅ
Ｏ2 ）１１２を堆積する。
【００７２】その後、図１２（ｇ）に示すように、例え
ば４５０℃の加熱処理により、アモルファスＣｅＯ2 膜
１１２から単結晶ＣｅＯ2 膜をシリコン基板１１に対し
てエピタキシャル成長させ、溝部１２１の底面にのみ単
結晶ＣｅＯ2 膜１１１を形成する。
ば４５０℃の加熱処理により、アモルファスＣｅＯ2 膜
１１２から単結晶ＣｅＯ2 膜をシリコン基板１１に対し
てエピタキシャル成長させ、溝部１２１の底面にのみ単
結晶ＣｅＯ2 膜１１１を形成する。
【００７３】シリコンとＣｅＯ2 の格子定数はそれぞれ
５．４６Å，５．４１Åと非常に近く、いわゆる格子不
整合が小さいため、シリコン基板上で単結晶ＣｅＯ2 膜
１１１をエピタキシャル成長させることができる。ただ
し、アモルファスＣｅＯ2 膜１１２がシリコン基板１１
と直接接している面は溝部１２１底面のみであるため、
単結晶ＣｅＯ2 膜１１１は自己整合的に溝部１２１の底
面のみにエピタキシャル成長する。
５．４６Å，５．４１Åと非常に近く、いわゆる格子不
整合が小さいため、シリコン基板上で単結晶ＣｅＯ2 膜
１１１をエピタキシャル成長させることができる。ただ
し、アモルファスＣｅＯ2 膜１１２がシリコン基板１１
と直接接している面は溝部１２１底面のみであるため、
単結晶ＣｅＯ2 膜１１１は自己整合的に溝部１２１の底
面のみにエピタキシャル成長する。
【００７４】その後、図１２（ｈ）に示すように、例え
ば、タングステン膜を成膜し、さらに、例えばＣＭＰ法
によって、タングステン膜及び低誘電率絶縁膜をＴＥＯ
Ｓ系シリコン酸化膜１９の表面が露出するまで平坦化
し、溝部１２１の内部にゲート電極１５を埋め込み形成
する。
ば、タングステン膜を成膜し、さらに、例えばＣＭＰ法
によって、タングステン膜及び低誘電率絶縁膜をＴＥＯ
Ｓ系シリコン酸化膜１９の表面が露出するまで平坦化
し、溝部１２１の内部にゲート電極１５を埋め込み形成
する。
【００７５】以上の工程により、ゲート電極１５の側壁
が低誘電率であるアモルファスＣｅＯ2 膜１１２で覆わ
れ、かつゲート電極１５の底部に高誘電率の単結晶Ｃｅ
Ｏ2膜１１１が形成されたトランジスタを形成すること
ができる。
が低誘電率であるアモルファスＣｅＯ2 膜１１２で覆わ
れ、かつゲート電極１５の底部に高誘電率の単結晶Ｃｅ
Ｏ2膜１１１が形成されたトランジスタを形成すること
ができる。
【００７６】そしてさらに、図１３（ｉ）に示すよう
に、層間絶縁膜１１４を堆積した後、ｎ+ ソース／ドレ
イン１７上の層間絶縁膜１１４及びＴＥＯＳ系シリコン
酸化膜１９にコンタクトホール１３１の開口を行う。そ
の後、図１３（ｊ）に示すように、例えば、窒化チタン
膜１１５1 とタングステン膜１１５2 を埋め込んだ後、
ＣＭＰ法により窒化チタン膜１１５1 、タングステン膜
１１５2 を層間絶縁膜１１４の表面が露出するまで平坦
化し、コンタクト電極１１５を形成する。
に、層間絶縁膜１１４を堆積した後、ｎ+ ソース／ドレ
イン１７上の層間絶縁膜１１４及びＴＥＯＳ系シリコン
酸化膜１９にコンタクトホール１３１の開口を行う。そ
の後、図１３（ｊ）に示すように、例えば、窒化チタン
膜１１５1 とタングステン膜１１５2 を埋め込んだ後、
ＣＭＰ法により窒化チタン膜１１５1 、タングステン膜
１１５2 を層間絶縁膜１１４の表面が露出するまで平坦
化し、コンタクト電極１１５を形成する。
【００７７】このとき、コンタクト電極１１５とゲート
電極１５間の絶縁膜は低誘電率を有するＣｅＯ2 膜１１
２であるため、コンタクト−電極間の寄生容量は低く抑
えることができ、しいてはトランジスタの処理速度を向
上させることが可能となる。
電極１５間の絶縁膜は低誘電率を有するＣｅＯ2 膜１１
２であるため、コンタクト−電極間の寄生容量は低く抑
えることができ、しいてはトランジスタの処理速度を向
上させることが可能となる。
【００７８】本実施例では、シリコン基板に対しエピタ
キシャル成長する絶縁膜として、ＣｅＯ2 膜を用いた
が、酸化ジルコニウム膜（ＺｒＯ2 ）、酸化ハフニウム
膜（ＨｆＯ2 ）、酸化トリウム（ＴｈＯ2 ）、酸化イッ
トリウム膜（Ｙ2０3）、弗化カルシウム膜（Ｃａ
Ｆ2 ）、弗化すず・カルシウム膜（ＣａＳｎＦ2 ）、酸
化チタンバリウム膜（ＢａＴｉＯ3 ）を用いることが可
能である。
キシャル成長する絶縁膜として、ＣｅＯ2 膜を用いた
が、酸化ジルコニウム膜（ＺｒＯ2 ）、酸化ハフニウム
膜（ＨｆＯ2 ）、酸化トリウム（ＴｈＯ2 ）、酸化イッ
トリウム膜（Ｙ2０3）、弗化カルシウム膜（Ｃａ
Ｆ2 ）、弗化すず・カルシウム膜（ＣａＳｎＦ2 ）、酸
化チタンバリウム膜（ＢａＴｉＯ3 ）を用いることが可
能である。
【００７９】なお、エピタキシャル成長は、格子常数が
近い場合に生じるものとは限らない。例えば、堆積膜の
格子常数Ａと基板と格子常数Ｂとの関係が、ｎaＡ≒ｎb
Ｂ（ｎa，ｎbは整数）であれば、エピタキシャル成長が
生じる。また、その他、体積膜及び基板の格子常数が一
定の関係にあれば、エピタキシャル成長が生じる。
近い場合に生じるものとは限らない。例えば、堆積膜の
格子常数Ａと基板と格子常数Ｂとの関係が、ｎaＡ≒ｎb
Ｂ（ｎa，ｎbは整数）であれば、エピタキシャル成長が
生じる。また、その他、体積膜及び基板の格子常数が一
定の関係にあれば、エピタキシャル成長が生じる。
【００８０】また、本実施例では、ＣｅＯ2 膜のエピタ
キシャル成長を成膜直後に行っているが、ＣｅＯ2 膜上
の金属膜成膜後、ＣｅＯ2 膜及び金属膜の平坦化後以降
であっても良い、さらに、本実施形態では、高誘電率絶
縁膜の成膜をＣＶＤ法により行っているが、スパッタ法
や真空蒸着法でも良い。
キシャル成長を成膜直後に行っているが、ＣｅＯ2 膜上
の金属膜成膜後、ＣｅＯ2 膜及び金属膜の平坦化後以降
であっても良い、さらに、本実施形態では、高誘電率絶
縁膜の成膜をＣＶＤ法により行っているが、スパッタ法
や真空蒸着法でも良い。
【００８１】［第５実施形態］図１４に第５の実施形態
の基本構造断面図を示す。図１４は、本発明の第４実施
形態に係わる半導体装置の構成を示す断面図である。な
お、図１４において図１，図１１と同一な部位には同一
符号を付し、その詳細な説明を省略する。
の基本構造断面図を示す。図１４は、本発明の第４実施
形態に係わる半導体装置の構成を示す断面図である。な
お、図１４において図１，図１１と同一な部位には同一
符号を付し、その詳細な説明を省略する。
【００８２】本装置の特徴は、ゲート電極１５の底部に
のみ単結晶ＺｒＯ2 ゲート絶縁膜１４１が形成されてお
り、ゲート電極１５の側面部には単結晶ＺｒＯ2 膜が形
成されていないことである。
のみ単結晶ＺｒＯ2 ゲート絶縁膜１４１が形成されてお
り、ゲート電極１５の側面部には単結晶ＺｒＯ2 膜が形
成されていないことである。
【００８３】本装置は、コンタクト電極１１５とゲート
電極１５間には、高い誘電率の単結晶ＺｒＯ2 膜が形成
されていないため、コンタクト電極１１５−ゲート電極
１５間の寄生容量は低く抑えることができ、しいてはト
ランジスタの処理速度を向上させることが可能となる。
電極１５間には、高い誘電率の単結晶ＺｒＯ2 膜が形成
されていないため、コンタクト電極１１５−ゲート電極
１５間の寄生容量は低く抑えることができ、しいてはト
ランジスタの処理速度を向上させることが可能となる。
【００８４】次に、本装置の製造工程について説明す
る。図１５は、本発明の第５実施形態に係わる半導体装
置の製造工程を示す工程断面図である。
る。図１５は、本発明の第５実施形態に係わる半導体装
置の製造工程を示す工程断面図である。
【００８５】先ず、第４実施形態の図１２（ａ）〜図１
２（ｅ）を参照して説明した工程と同様なことを行う。
次いで、図１５（ａ）に示すように、例えば異方性スパ
ッタ法によりアモルファス二酸化ジルコニウム膜（Ｚｒ
Ｏ2 ）１５１を堆積する。
２（ｅ）を参照して説明した工程と同様なことを行う。
次いで、図１５（ａ）に示すように、例えば異方性スパ
ッタ法によりアモルファス二酸化ジルコニウム膜（Ｚｒ
Ｏ2 ）１５１を堆積する。
【００８６】次いで、図１５（ｂ）に示すように、例え
ば４５０℃の加熱処理により、アモルファスＺｒＯ2 １
５１から単結晶ＺｒＯ2 膜１５１をＳｉ基板１１に対し
てエピタキシャル成長させる。シリコンとＺｒＯ2 の格
子定数はそれぞれ５．４６Å，５．０７Åと非常に近
く、いわゆる格子不整合が小さいため、単結晶ＺｒＯ2
膜１４１はＳｉ基板１１上でエピタキシャル成長する。
ただし、アモルファスＺｒＯ2 膜１５１がＳｉ基板１１
と直接接している面は溝部１２１の底面のみであるた
め、自己整合的に溝部１２１底面のみに単結晶ＺｒＯ2
膜１４１がエピタキシャル成長する。
ば４５０℃の加熱処理により、アモルファスＺｒＯ2 １
５１から単結晶ＺｒＯ2 膜１５１をＳｉ基板１１に対し
てエピタキシャル成長させる。シリコンとＺｒＯ2 の格
子定数はそれぞれ５．４６Å，５．０７Åと非常に近
く、いわゆる格子不整合が小さいため、単結晶ＺｒＯ2
膜１４１はＳｉ基板１１上でエピタキシャル成長する。
ただし、アモルファスＺｒＯ2 膜１５１がＳｉ基板１１
と直接接している面は溝部１２１の底面のみであるた
め、自己整合的に溝部１２１底面のみに単結晶ＺｒＯ2
膜１４１がエピタキシャル成長する。
【００８７】ＺｒＯ2 膜の誘電率はその膜質に大きく依
存し、単結晶構造ならば７０〜８０程度あるが、アモル
ファス構造では４程度と低い。よって、本発明によれ
ば、溝底ににのみに高誘電率を有する単結晶ＺｒＯ2 膜
１４１を配置した構造を形成することが可能となる。
存し、単結晶構造ならば７０〜８０程度あるが、アモル
ファス構造では４程度と低い。よって、本発明によれ
ば、溝底ににのみに高誘電率を有する単結晶ＺｒＯ2 膜
１４１を配置した構造を形成することが可能となる。
【００８８】その後、図１５（ｃ）に示すように、溝部
１２１内部に、例えばタングステン膜を成膜し、さらに
例えばＣＭＰ法によって、タングステン膜及びアモルフ
ァスＺｒＯ2 膜１５１をＴＥＯＳ系シリコン酸化膜１９
の表面が露出するまで平坦化し、溝部１２１の内部にゲ
ート電極１５を埋め込み形成する。
１２１内部に、例えばタングステン膜を成膜し、さらに
例えばＣＭＰ法によって、タングステン膜及びアモルフ
ァスＺｒＯ2 膜１５１をＴＥＯＳ系シリコン酸化膜１９
の表面が露出するまで平坦化し、溝部１２１の内部にゲ
ート電極１５を埋め込み形成する。
【００８９】以上の工程により、ゲート電極１５の側壁
がシリコン窒化膜１１３2 で覆われ、かつゲート電極１
５の底部に高誘電率の単結晶ＺｒＯ2 ゲート絶縁膜１４
１が形成されたトランジスタを形成することができる。
がシリコン窒化膜１１３2 で覆われ、かつゲート電極１
５の底部に高誘電率の単結晶ＺｒＯ2 ゲート絶縁膜１４
１が形成されたトランジスタを形成することができる。
【００９０】さらに、図１５（ｄ）〜図１５（ｅ）に示
すように、前の実施形態と同様に、コンタクトホール内
に１３１内に、ｎ+ ソース／ドレイン１７に接続するコ
ンタクト電極１１５を埋め込み形成する。
すように、前の実施形態と同様に、コンタクトホール内
に１３１内に、ｎ+ ソース／ドレイン１７に接続するコ
ンタクト電極１１５を埋め込み形成する。
【００９１】［第６実施形態］図１６に第６の実施形態
の基本構造断面図を示す。図１６は、本発明の第６実施
形態に係わる半導体装置の構成を示す断面図である。な
お、図１６において図１，図１１と同一な部位には同一
符号を付し、その詳細な説明を省略する。
の基本構造断面図を示す。図１６は、本発明の第６実施
形態に係わる半導体装置の構成を示す断面図である。な
お、図１６において図１，図１１と同一な部位には同一
符号を付し、その詳細な説明を省略する。
【００９２】本装置の特徴は、ゲート電極１５の底部に
のみ単結晶ＣｅＯ2 ゲート絶縁膜１１１が形成されてお
り、ゲート電極１５の側面部には単結晶ＣｅＯ2 膜が形
成されていないことである。
のみ単結晶ＣｅＯ2 ゲート絶縁膜１１１が形成されてお
り、ゲート電極１５の側面部には単結晶ＣｅＯ2 膜が形
成されていないことである。
【００９３】本装置は、コンタクト電極１１５とゲート
電極１５間には、高い誘電率の単結晶ＣｅＯ2 膜が形成
されていないため、コンタクト電極１１５−ゲート電極
１５間の寄生容量は低く抑えることができ、しいてはト
ランジスタの処理速度を向上させることが可能となる。
電極１５間には、高い誘電率の単結晶ＣｅＯ2 膜が形成
されていないため、コンタクト電極１１５−ゲート電極
１５間の寄生容量は低く抑えることができ、しいてはト
ランジスタの処理速度を向上させることが可能となる。
【００９４】次に、本装置の製造工程について説明す
る。図１７は、本発明の第６実施形態に係わる半導体装
置の製造工程を示す工程断面図である。
る。図１７は、本発明の第６実施形態に係わる半導体装
置の製造工程を示す工程断面図である。
【００９５】先ず、第４実施形態の図１２（ａ）〜図１
２（ｅ）を参照して説明した工程と同様なことを行う。
次いで、図１７（ａ）に示すように、例えば真空蒸着法
によりアモルファス二酸化セリウム膜（ＣｅＯ2 ）１１
２を堆積する。
２（ｅ）を参照して説明した工程と同様なことを行う。
次いで、図１７（ａ）に示すように、例えば真空蒸着法
によりアモルファス二酸化セリウム膜（ＣｅＯ2 ）１１
２を堆積する。
【００９６】次いで、図１７（ｂ）に示すように、例え
ば４５０℃の加熱処理により、アモルファスＣｅＯ2 膜
１１２から単結晶ＣｅＯ2 膜１１１をＳｉ基板１１に対
してエピタキシャル成長させる。シリコンとＣｅＯ2 の
格子定数はそれぞれ５．４６Å，５．４１Åと非常に近
く、いわゆる格子不整合が小さいため、単結晶ＣｅＯ 2
膜がシリコン基板上でエピタキシャル成長する。ただ
し、アモルファスＣｅＯ 2 膜１１２がＳｉ基板１１と直
接接している面は溝部１２１の底面のみであるため、自
己整合的に溝部１２１の底面にのみ単結晶ＣｅＯ2 膜１
１１がエピタキシャル成長する。
ば４５０℃の加熱処理により、アモルファスＣｅＯ2 膜
１１２から単結晶ＣｅＯ2 膜１１１をＳｉ基板１１に対
してエピタキシャル成長させる。シリコンとＣｅＯ2 の
格子定数はそれぞれ５．４６Å，５．４１Åと非常に近
く、いわゆる格子不整合が小さいため、単結晶ＣｅＯ 2
膜がシリコン基板上でエピタキシャル成長する。ただ
し、アモルファスＣｅＯ 2 膜１１２がＳｉ基板１１と直
接接している面は溝部１２１の底面のみであるため、自
己整合的に溝部１２１の底面にのみ単結晶ＣｅＯ2 膜１
１１がエピタキシャル成長する。
【００９７】ＣｅＯ2 膜の誘電率はその膜質に大きく依
存し、単結晶構造ならば７０〜８０程度あるが、アモル
ファス構造では４程度と低い。よって、本発明によれ
ば、溝部１２１の底面は高誘電率の単結晶ＣｅＯ2 膜１
１１で、溝部１２１の側面は低誘電率のアモルファスＣ
ｅＯ2 膜１１２からなる構造を形成することが可能とな
る。
存し、単結晶構造ならば７０〜８０程度あるが、アモル
ファス構造では４程度と低い。よって、本発明によれ
ば、溝部１２１の底面は高誘電率の単結晶ＣｅＯ2 膜１
１１で、溝部１２１の側面は低誘電率のアモルファスＣ
ｅＯ2 膜１１２からなる構造を形成することが可能とな
る。
【００９８】さらに、図１７（ｃ）に示すように、例え
ば１０％希釈硫酸により、溝部１２１側面のアモルファ
スＣｅＯ2 膜１１２を剥離する。単結晶ＣｅＯ2 膜１１
１とアモルファスＣｅＯ2 膜１１２のエッチング選択比
は５〜１０程度あるため、溝部１２１の底面の単結晶Ｃ
ｅＯ2 膜１１１を残したまま、溝部１２１の側面のアモ
ルファスＣｅＯ2 膜１１２を剥離することが可能であ
る。
ば１０％希釈硫酸により、溝部１２１側面のアモルファ
スＣｅＯ2 膜１１２を剥離する。単結晶ＣｅＯ2 膜１１
１とアモルファスＣｅＯ2 膜１１２のエッチング選択比
は５〜１０程度あるため、溝部１２１の底面の単結晶Ｃ
ｅＯ2 膜１１１を残したまま、溝部１２１の側面のアモ
ルファスＣｅＯ2 膜１１２を剥離することが可能であ
る。
【００９９】次いで、図１７（ｄ）に示すように、全面
に例えばタングステン膜を成膜し、さらに例えばＣＭＰ
法によってタングステン膜をＴＥＯＳ系シリコン酸化膜
１９の表面が露出するまで平垣化し、溝部１２１の内部
にゲート電極１５を埋め込み形成する。
に例えばタングステン膜を成膜し、さらに例えばＣＭＰ
法によってタングステン膜をＴＥＯＳ系シリコン酸化膜
１９の表面が露出するまで平垣化し、溝部１２１の内部
にゲート電極１５を埋め込み形成する。
【０１００】以上の工程により、ゲート電極１５の側壁
に高い誘電率の絶縁膜が形成されず、かつ高誘電率を有
した単結晶ＣｅＯ2 ゲート絶縁膜１１１を用いたトラン
ジスタを形成することができる。
に高い誘電率の絶縁膜が形成されず、かつ高誘電率を有
した単結晶ＣｅＯ2 ゲート絶縁膜１１１を用いたトラン
ジスタを形成することができる。
【０１０１】さらに、図１７（ｅ）〜図１７（ｆ）に示
すように、前の実施形態と同様に、コンタクトホール内
に１３１内に、ｎ+ ソース／ドレイン１７に接続するコ
ンタクト電極１１５を埋め込み形成する。
すように、前の実施形態と同様に、コンタクトホール内
に１３１内に、ｎ+ ソース／ドレイン１７に接続するコ
ンタクト電極１１５を埋め込み形成する。
【０１０２】なお、本実施形態では、硫酸を用いて選択
エッチングを行ったが、フッ酸、塩酸、硝酸でも良い。
エッチングを行ったが、フッ酸、塩酸、硝酸でも良い。
【０１０３】［第７実施形態］図１８に第７の実施形態
の基本構造断面図を示す。図１８は、本発明の第６実施
形態に係わる半導体装置の構成を示す断面図である。な
お、図１８において図１，図１１と同一な部位には同一
符号を付し、その詳細な説明を省略する。
の基本構造断面図を示す。図１８は、本発明の第６実施
形態に係わる半導体装置の構成を示す断面図である。な
お、図１８において図１，図１１と同一な部位には同一
符号を付し、その詳細な説明を省略する。
【０１０４】本装置の特徴は、ゲート電極１５の底部に
のみ単結晶ＨｆＯ2 ゲート絶縁膜１８１が形成されてお
り、ゲート電極１５の側面部には単結晶ＨｆＯ2 膜が形
成さずに、ＨｆＮ膜１８２が形成されていることであ
る。
のみ単結晶ＨｆＯ2 ゲート絶縁膜１８１が形成されてお
り、ゲート電極１５の側面部には単結晶ＨｆＯ2 膜が形
成さずに、ＨｆＮ膜１８２が形成されていることであ
る。
【０１０５】本装置は、コンタクト電極１１５とゲート
電極１５間には、高い誘電率の単結晶ＨｆＯ2 膜が形成
されていないため、コンタクト電極１１５−ゲート電極
１５間の寄生容量は低く抑えることができ、しいてはト
ランジスタの処理速度を向上させることが可能となる。
電極１５間には、高い誘電率の単結晶ＨｆＯ2 膜が形成
されていないため、コンタクト電極１１５−ゲート電極
１５間の寄生容量は低く抑えることができ、しいてはト
ランジスタの処理速度を向上させることが可能となる。
【０１０６】次に、本装置の製造工程について説明す
る。図１９は、本発明の第７実施形態に係わる半導体装
置の製造工程を示す工程断面図である。
る。図１９は、本発明の第７実施形態に係わる半導体装
置の製造工程を示す工程断面図である。
【０１０７】先ず、第４実施形態の図１２（ａ）〜図１
２（ｅ）を参照して説明した工程と同様なことを行う。
次いで、図１９（ａ）に示すように、例えばＣＶＤ法に
よりアモルファス二酸化ハフニウム膜（ＨｆＯ2 ）１９
１を堆積させる。
２（ｅ）を参照して説明した工程と同様なことを行う。
次いで、図１９（ａ）に示すように、例えばＣＶＤ法に
よりアモルファス二酸化ハフニウム膜（ＨｆＯ2 ）１９
１を堆積させる。
【０１０８】次いで、図１９（ｂ）に示すように、例え
ば４５０℃の加熱処理により、アモルファスＨｆＯ2 膜
１９１から単結晶ＨｆＯ2 膜１８１をＳｉ基板１１に対
してエピタキシャル成長させる。ただし、アモルファス
ＨｆＯ2 膜１９１がＳｉ基板１１と直接接している面は
溝部１２１の底面のみであるため、自己整合的に溝部１
２１の底面にのみ単結晶ＨｆＯ2 膜１８１がエピタキシ
ャル成長する。
ば４５０℃の加熱処理により、アモルファスＨｆＯ2 膜
１９１から単結晶ＨｆＯ2 膜１８１をＳｉ基板１１に対
してエピタキシャル成長させる。ただし、アモルファス
ＨｆＯ2 膜１９１がＳｉ基板１１と直接接している面は
溝部１２１の底面のみであるため、自己整合的に溝部１
２１の底面にのみ単結晶ＨｆＯ2 膜１８１がエピタキシ
ャル成長する。
【０１０９】ＨｆＯ2 膜の誘電率はその膜質に大きく依
存し、単結晶構造ならば７０〜８０程度あるが、アモル
ファス構造では４程度と低い。よって、本発明によれ
ば、溝部１２１の底面は高誘電率を有する単結晶ＨｆＯ
2 膜１８１で、溝部１２１の側面は低誘電率を有するア
モルファスＨｆＯ2 膜１９１からなる構造を形成するこ
とが可能となる。
存し、単結晶構造ならば７０〜８０程度あるが、アモル
ファス構造では４程度と低い。よって、本発明によれ
ば、溝部１２１の底面は高誘電率を有する単結晶ＨｆＯ
2 膜１８１で、溝部１２１の側面は低誘電率を有するア
モルファスＨｆＯ2 膜１９１からなる構造を形成するこ
とが可能となる。
【０１１０】次いで、図１９（ｃ）に示すように、例え
ばＮＨ3 雰囲気で加熱することによりアモルファスＨｆ
Ｏ2 膜１９１表面を窒化し、選択的にＨｆＮ膜１８２を
形成する。アモルファスＨｆＯ2 膜１９１は、単結晶Ｈ
ｆＯ2 膜１８１に比べ窒化速度が５倍程度速いために、
溝部１２１の底面の単結晶ＨｆＯ2 膜１８１はあまり窒
化されず、溝部１２１の底面以外のアモルファスＨｆＯ
2 膜１９１をＨｆＮ膜１８２に改質することが可能であ
る。なお、ＨｆＮ膜１８２は金属であるため、誘電率の
問題は発生しない。
ばＮＨ3 雰囲気で加熱することによりアモルファスＨｆ
Ｏ2 膜１９１表面を窒化し、選択的にＨｆＮ膜１８２を
形成する。アモルファスＨｆＯ2 膜１９１は、単結晶Ｈ
ｆＯ2 膜１８１に比べ窒化速度が５倍程度速いために、
溝部１２１の底面の単結晶ＨｆＯ2 膜１８１はあまり窒
化されず、溝部１２１の底面以外のアモルファスＨｆＯ
2 膜１９１をＨｆＮ膜１８２に改質することが可能であ
る。なお、ＨｆＮ膜１８２は金属であるため、誘電率の
問題は発生しない。
【０１１１】その後、図１９（ｄ）に示すように、溝部
１２１の内部に例えばタングステン膜を成膜し、さらに
例えばＣＭＰ法によってタングステン膜及びＨｆＮ膜１
８２をＴＥＯＳ系シリコン酸化膜１９の表面が露出する
まで平坦化し、溝部１２１の内部にゲート電極１５を埋
め込み形成する。
１２１の内部に例えばタングステン膜を成膜し、さらに
例えばＣＭＰ法によってタングステン膜及びＨｆＮ膜１
８２をＴＥＯＳ系シリコン酸化膜１９の表面が露出する
まで平坦化し、溝部１２１の内部にゲート電極１５を埋
め込み形成する。
【０１１２】以上の工程により、ゲート電極の側壁に高
い誘電率を有す絶縁膜が形成されず、かつ高誘電率を有
した単結晶ＨｆＯ2 膜を用いたトランジスタを形或する
ことができる。
い誘電率を有す絶縁膜が形成されず、かつ高誘電率を有
した単結晶ＨｆＯ2 膜を用いたトランジスタを形或する
ことができる。
【０１１３】さらに、図１９（ｅ）〜図１９（ｆ）に示
すように、前の実施形態と同様に、コンタクトホール内
に１３１内に、ｎ+ ソース／ドレイン１７に接続するコ
ンタクト電極１１５を埋め込み形成する。
すように、前の実施形態と同様に、コンタクトホール内
に１３１内に、ｎ+ ソース／ドレイン１７に接続するコ
ンタクト電極１１５を埋め込み形成する。
【０１１４】なお、本実施例では、ＨｆＯ2 膜の室化を
ＮＨ3 を用いた熱窒化により行ったが、プラズマ窒化で
も良い。また、窒化に用いるガスとしてＮＨ3 以外に、
Ｎ2、ＮＨ4 、ＮＯ、ＮＯ2 、Ｎ2Ｏ若しくはそれらのガ
スの組み合わせ未市区は窒素を含まないガスとの混合ガ
スでも良い。
ＮＨ3 を用いた熱窒化により行ったが、プラズマ窒化で
も良い。また、窒化に用いるガスとしてＮＨ3 以外に、
Ｎ2、ＮＨ4 、ＮＯ、ＮＯ2 、Ｎ2Ｏ若しくはそれらのガ
スの組み合わせ未市区は窒素を含まないガスとの混合ガ
スでも良い。
【０１１５】なお、本発明は、上記実施形態に限定され
るものではない。例えば、第１〜３実施形態に示した製
造方法において、ゲート電極を形成した後ゲート電極側
壁のゲート絶縁膜を除去するのではなく、第４〜７実施
形態に示したように、ゲート電極の底部にエピタキシャ
ル成長させたゲート絶縁膜を形成し、側壁にアモルファ
ス状態の絶縁膜を形成しても良い。
るものではない。例えば、第１〜３実施形態に示した製
造方法において、ゲート電極を形成した後ゲート電極側
壁のゲート絶縁膜を除去するのではなく、第４〜７実施
形態に示したように、ゲート電極の底部にエピタキシャ
ル成長させたゲート絶縁膜を形成し、側壁にアモルファ
ス状態の絶縁膜を形成しても良い。
【０１１６】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。
範囲で、種々変形して実施することが可能である。
【０１１７】
【発明の効果】以上説明したように本発明によれば、ゲ
ート電極の側壁には、誘電率が高いゲート絶縁膜が形成
されていないので、ゲート電極とソース／ドレインとの
間の寄生容量が低減し、回路の動作スピードを向上させ
ることができる。
ート電極の側壁には、誘電率が高いゲート絶縁膜が形成
されていないので、ゲート電極とソース／ドレインとの
間の寄生容量が低減し、回路の動作スピードを向上させ
ることができる。
【図１】第１実施形態に係わる半導体装置の構成を示す
断面図。
断面図。
【図２】図１の半導体装置の製造工程を示す工程断面
図。
図。
【図３】図１の半導体装置の製造工程を示す工程断面
図。
図。
【図４】図１の半導体装置の製造工程を示す工程断面
図。
図。
【図５】図１の半導体装置の製造工程を示す工程断面
図。
図。
【図６】図１の半導体装置の製造工程を示す工程断面
図。
図。
【図７】図１の半導体装置の製造工程を示す工程断面
図。
図。
【図８】図１の半導体装置の製造工程を示す工程断面
図。
図。
【図９】第２実施形態に係わる半導体装置の構成を示す
断面図。
断面図。
【図１０】第３実施形態に係わる半導体装置の構成を示
す断面図。
す断面図。
【図１１】第４実施形態に係わる半導体装置の構成を示
す断面図。
す断面図。
【図１２】図１１の半導体装置の製造工程を示す工程断
面図。
面図。
【図１３】図１１の半導体装置の製造工程を示す工程断
面図。
面図。
【図１４】第５実施形態に係わる半導体装置の構成を示
す断面図。
す断面図。
【図１５】図１４の半導体装置の製造工程を示す工程断
面図。
面図。
【図１６】第６実施形態に係わる半導体装置の構成を示
す断面図。
す断面図。
【図１７】図１６の半導体装置の製造工程を示す工程断
面図。
面図。
【図１８】第７実施形態に係わる半導体装置の構成を示
す断面図。
す断面図。
【図１９】図１８の半導体装置の製造工程を示す工程断
面図。
面図。
１１…Ｓｉ基板 １２…バッファ酸化膜 １３…素子分離絶縁膜 １４…ゲート絶縁膜 １５…メタルゲート電極 １５1 …ＴｉＮ １５2 …Ａｌ電極 １６…ｎ- ソース／ドレイン １７…ｎ+ ソース／ドレイン １８…バッファ酸化膜 １９…ＴＥＯＳ系シリコン酸化膜 ２０…低誘電率絶縁膜 ２１…コンタクト電極 ２５…側壁スペーサ ２６…溝部 ３１…ポリシリコン膜 ３２…シリコン窒化膜 ３３…ダミーゲート ３４…酸化膜 ３５…側壁スペーサ １１１…単結晶ＣｅＯ2 ゲート絶縁膜 １１２…アモルファスＣｅＯ2 膜 １１３…側壁スペーサ １１３1 …シリコン酸化膜 １１３2 …シリコン窒化膜 １１４…層間絶縁膜 １１５…Ａｌコンタクト電極 １２１…溝部 １３１…コンタクトホール １４１…単結晶ＺｒＯ2 ゲート絶縁膜 １１５1 …窒化チタン膜 １１５2 …タングステン膜 １５１…アモルファスＺｒＯ2 膜 １８１…単結晶ＨｆＯ2 ゲート絶縁膜 １８２…ＨｆＮ膜 １９１…アモルファスＨｆＯ2 膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB02 BB18 BB30 CC05 DD15 EE03 EE09 EE16 EE17 FF06 FF13 FF18 GG09 5F040 DA11 DC01 EC03 EC04 ED02 ED03 ED04 EF01 EF02 EH01 EH02 EH05 EK05 FA02 FA04 FA05 FA07 FA10 FB02 FB05 FC02 FC05 FC10 FC21 FC22 FC28
Claims (5)
- 【請求項１】半導体基板上のゲート電極が形成される領
域にダミーゲートを形成する工程と、 前記ダミーゲートの側壁に、側壁スペーサを形成する工
程と、 前記ダミーゲート及び側壁スペーサをマスクに用いて、
ソース／ドレインを形成する工程と、 前記半導体基板上に、前記ダミーゲートを覆うように層
間絶縁膜を形成する工程と、 前記層間絶縁膜の上面を平坦化して、前記ダミーゲート
及び側壁スペーサの上面を露出させる工程と、 前記ダミーゲートを除去し、側面が前記層間絶縁膜，且
つ底面が前記半導体基板からなる溝部を形成する工程
と、 前記半導体基板上に、前記溝部の底面及び側面を覆うよ
うに、ゲート絶縁膜を堆積する工程と、 前記溝部内にゲート電極を埋め込み形成する工程と、 前記ゲート電極の側壁の前記側壁スペーサ及び前記ゲー
ト絶縁膜を除去する工程とを含むことを特徴とする半導
体装置の製造方法。 - 【請求項２】前記側壁スペーサ及びゲート絶縁膜が除去
されて形成される溝内に、シリコンの熱酸化膜より誘電
率が低い低誘電率絶縁膜を埋め込むことを特徴とする請
求項１に記載の半導体装置の製造方法。 - 【請求項３】半導体基板上のゲート電極が形成される領
域にダミーゲートを形成する工程と、 前記ダミーゲートの側壁に、側壁スペーサを形成する工
程と、 前記ダミーゲート及び側壁スペーサをマスクに用いて、
ソース／ドレインを形成する工程と、 前記半導体基板上に、前記ダミーゲートを覆うように層
間絶縁膜を形成する工程と、 前記層間絶縁膜の上面を平坦化して、前記ダミーゲート
及び側壁スペーサの上面を露出させる工程と、 前記ダミーゲートを除去し、側面が前記層間絶縁膜，且
つ底面が前記半導体基板からなる溝部を形成する工程
と、 前記半導体基板上に、前記溝部底面の前記半導体基板を
覆うように、アモルファス構造の絶縁膜を堆積する工程
と、 前記溝部の底面の前記アモルファス構造の絶縁膜から単
結晶構造の絶縁膜をエピタキシャル成長させて、該溝の
底面にゲート絶縁膜を形成する工程と、 前記半導体基板上に、前記溝部内を埋め込むようにゲー
ト電極材を堆積する工程と、 前記層間絶縁膜上のゲート電極材及びアモルファス構造
の絶縁膜を除去して、前記溝部内にゲート電極を埋め込
み形成する工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項４】前記ゲート電極材の堆積を行う前に、前記
溝部の側面の前記アモルファス構造の絶縁膜をエッチン
グ除去することを特徴とする請求項３に記載の半導体装
置の製造方法。 - 【請求項５】前記ゲート電極材の堆積を行う前に、前記
溝部の側面のアモルファス構造の絶縁膜を改質して、導
電体にすることを特徴とする請求項４に記載の半導体装
置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18698899A JP3600476B2 (ja) | 1999-06-30 | 1999-06-30 | 半導体装置の製造方法 |
| US09/609,109 US6607952B1 (en) | 1999-06-30 | 2000-06-30 | Semiconductor device with a disposable gate and method of manufacturing the same |
| US10/614,368 US6812535B2 (en) | 1999-06-30 | 2003-07-08 | Semiconductor device with a disposable gate and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18698899A JP3600476B2 (ja) | 1999-06-30 | 1999-06-30 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004242731A Division JP2004363628A (ja) | 2004-08-23 | 2004-08-23 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001015746A true JP2001015746A (ja) | 2001-01-19 |
| JP3600476B2 JP3600476B2 (ja) | 2004-12-15 |
Family
ID=16198247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18698899A Expired - Fee Related JP3600476B2 (ja) | 1999-06-30 | 1999-06-30 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6607952B1 (ja) |
| JP (1) | JP3600476B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003046079A (ja) * | 2001-07-27 | 2003-02-14 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP2011071529A (ja) * | 2010-11-01 | 2011-04-07 | Renesas Electronics Corp | 半導体装置の製造方法 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531324B2 (en) * | 2001-03-28 | 2003-03-11 | Sharp Laboratories Of America, Inc. | MFOS memory transistor & method of fabricating same |
| US6673664B2 (en) * | 2001-10-16 | 2004-01-06 | Sharp Laboratories Of America, Inc. | Method of making a self-aligned ferroelectric memory transistor |
| DE10203674A1 (de) * | 2002-01-30 | 2003-08-14 | Infineon Technologies Ag | Halbleiterbaustein mit einer Isolationsschicht und Verfahren zur Herstellung eines Halbleiterbausteins mit Isolationsschicht |
| JP2003282873A (ja) * | 2002-03-22 | 2003-10-03 | Sony Corp | 半導体装置およびその製造方法 |
| JP4014431B2 (ja) * | 2002-03-27 | 2007-11-28 | 富士通株式会社 | 半導体記憶装置及び半導体記憶装置の製造方法 |
| JP4160489B2 (ja) * | 2003-10-31 | 2008-10-01 | 株式会社東芝 | 半導体装置の製造方法 |
| US7230296B2 (en) * | 2004-11-08 | 2007-06-12 | International Business Machines Corporation | Self-aligned low-k gate cap |
| KR100617051B1 (ko) * | 2004-12-27 | 2006-08-30 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
| US7772062B2 (en) * | 2005-02-08 | 2010-08-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | MOSFET having a channel mechanically stressed by an epitaxially grown, high k strain layer |
| JP4954508B2 (ja) | 2005-08-05 | 2012-06-20 | パナソニック株式会社 | 半導体装置 |
| US7335562B2 (en) * | 2005-10-24 | 2008-02-26 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| JP2007227851A (ja) * | 2006-02-27 | 2007-09-06 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP5167050B2 (ja) * | 2008-09-30 | 2013-03-21 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法およびマスクの製造方法 |
| KR20120019917A (ko) | 2010-08-27 | 2012-03-07 | 삼성전자주식회사 | 반도체 장치의 제조방법 |
| EP3047468B1 (en) * | 2013-09-19 | 2021-10-20 | Unaliwear, Inc. | Assist device and system |
| US10687193B2 (en) | 2013-09-19 | 2020-06-16 | Unaliwear, Inc. | Assist device and system |
| US20150214331A1 (en) * | 2014-01-30 | 2015-07-30 | Globalfoundries Inc. | Replacement metal gate including dielectric gate material |
| US9190272B1 (en) | 2014-07-15 | 2015-11-17 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| KR102264542B1 (ko) | 2014-08-04 | 2021-06-14 | 삼성전자주식회사 | 반도체 장치 제조 방법 |
| US11075313B2 (en) | 2017-06-16 | 2021-07-27 | Utica Leaseco, Llc | Optoelectronic devices manufactured using different growth substrates |
| KR102557402B1 (ko) * | 2018-10-19 | 2023-07-18 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| WO2021076979A1 (en) * | 2019-10-18 | 2021-04-22 | Utica Leaseco, Llc | Optoelectronic devices manufactured using different growth substrates |
| US20220140104A1 (en) * | 2020-11-04 | 2022-05-05 | Samsung Electronics Co., Ltd. | Semiconductor device and semiconductor apparatus including the same |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1117166A (ja) * | 1997-06-23 | 1999-01-22 | Nec Corp | 半導体装置の製造方法 |
| JP4160167B2 (ja) | 1997-06-30 | 2008-10-01 | 株式会社東芝 | 半導体装置の製造方法 |
| US6054355A (en) | 1997-06-30 | 2000-04-25 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device which includes forming a dummy gate |
| US6232188B1 (en) * | 1997-07-31 | 2001-05-15 | Texas Instruments Incorporated | CMP-free disposable gate process |
| US6180978B1 (en) * | 1997-12-30 | 2001-01-30 | Texas Instruments Incorporated | Disposable gate/replacement gate MOSFETs for sub-0.1 micron gate length and ultra-shallow junctions |
| US6232641B1 (en) * | 1998-05-29 | 2001-05-15 | Kabushiki Kaisha Toshiba | Semiconductor apparatus having elevated source and drain structure and manufacturing method therefor |
| JP3264264B2 (ja) * | 1999-03-01 | 2002-03-11 | 日本電気株式会社 | 相補型集積回路とその製造方法 |
| US6610548B1 (en) * | 1999-03-26 | 2003-08-26 | Sony Corporation | Crystal growth method of oxide, cerium oxide, promethium oxide, multi-layered structure of oxides, manufacturing method of field effect transistor, manufacturing method of ferroelectric non-volatile memory and ferroelectric non-volatile memory |
| JP4237332B2 (ja) * | 1999-04-30 | 2009-03-11 | 株式会社東芝 | 半導体装置の製造方法 |
| US6593618B2 (en) * | 2000-11-28 | 2003-07-15 | Kabushiki Kaisha Toshiba | MIS semiconductor device having an elevated source/drain structure |
-
1999
- 1999-06-30 JP JP18698899A patent/JP3600476B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-30 US US09/609,109 patent/US6607952B1/en not_active Expired - Fee Related
-
2003
- 2003-07-08 US US10/614,368 patent/US6812535B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003046079A (ja) * | 2001-07-27 | 2003-02-14 | Hitachi Ltd | 半導体装置及びその製造方法 |
| US6667199B2 (en) | 2001-07-27 | 2003-12-23 | Hitachi, Ltd. | Semiconductor device having a replacement gate type field effect transistor and its manufacturing method |
| JP2011071529A (ja) * | 2010-11-01 | 2011-04-07 | Renesas Electronics Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6812535B2 (en) | 2004-11-02 |
| US6607952B1 (en) | 2003-08-19 |
| US20040004234A1 (en) | 2004-01-08 |
| JP3600476B2 (ja) | 2004-12-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3600476B2 (ja) | 半導体装置の製造方法 | |
| US6509234B1 (en) | Method of fabricating an ultra-thin fully depleted SOI device with T-shaped gate | |
| US6872627B2 (en) | Selective formation of metal gate for dual gate oxide application | |
| EP1433196B1 (en) | Apparatus to prevent lateral oxidation in a transistor utilizing an ultra thin oxygen-diffusion barrier | |
| JP4629674B2 (ja) | 金属ゲートの製造方法 | |
| JP4538182B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| US7193281B2 (en) | Semiconductor device and process for producing the same | |
| JP4002868B2 (ja) | デュアルゲート構造およびデュアルゲート構造を有する集積回路の製造方法 | |
| US20040070036A1 (en) | ULSI MOS with high dielectric constant gate insulator | |
| JP2003188275A (ja) | ゲート構造及びその製造方法 | |
| KR20050009190A (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
| US20020063299A1 (en) | Semiconductor device and manufacturing method | |
| JP2009152342A (ja) | 半導体装置の製造方法 | |
| JPH1174508A (ja) | 半導体装置及びその製造方法 | |
| US6417056B1 (en) | Method to form low-overlap-capacitance transistors by forming microtrench at the gate edge | |
| JP2000022139A (ja) | 半導体装置及びその製造方法 | |
| JP3725465B2 (ja) | 半導体装置及びその製造方法 | |
| JP5410398B2 (ja) | 半導体装置 | |
| US6933189B2 (en) | Integration system via metal oxide conversion | |
| JP2003007861A (ja) | 不揮発性記憶装置及びその製造方法 | |
| JP2008103613A (ja) | 半導体装置及びその製造方法 | |
| JP2009117621A (ja) | 半導体装置及びその製造方法 | |
| JP2005064032A (ja) | 半導体装置及びその製造方法 | |
| JP2008514019A (ja) | 半導体デバイス及び同デバイスを形成する方法 | |
| JPH1145995A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040622 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040823 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040914 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040916 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070924 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100924 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110924 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110924 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120924 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120924 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130924 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |