KR20050009190A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

기판 상에 게이트 절연막의 막 두께가 다른 복수의 트랜지스터가 형성된 반도체 장치를 형성할 때에, 막 두께 제어성 좋게 각 게이트 절연막을 형성한다.
반도체 장치의 형성 방법에 있어서, 기판의 주요면 상을, 제1 전계 효과 트랜지스터를 형성하기 위한 제1 소자 영역과 제2 전계 효과 트랜지스터를 형성하기 위한 제2 소자 영역으로 분리하고, 제1 소자 영역과 제2 소자 영역에 실리콘 질화막을 형성한다. 그 후, 제2 소자 영역에 형성된 실리콘 질화막을 제거하고, 기판에 적어도 산화질소를 포함하는 분위기 중에서 열처리를 실시한다. 이에 의해, 제1 소자 영역에 형성된 실리콘 질화막은 산화되어 산질화막이 되고, 한편 제2 소자 영역에는 실리콘 산질화막이 형성된다. 그 후, 제1 소자 영역과 제2 소자 영역의 각 실리콘 산질화막 상에 고유전율막을 형성한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다. 더욱 구체적으로는, 막 두께가 다른 게이트 절연막을 구비하는 복수의 트랜지스터가 형성된 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 반도체 집적 회로의 미세화 기술의 진보에 수반하여 소자의 치수가 축소되어, 보다 많은 소자를 1칩 내에 탑재하는 것이 가능하게 되어 있다. 이에 수반하여, 종래 복수의 소자를 이용하여 실현되고 있었던 기능을 1개의 집적 회로 장치로 실현할 수 있는 SoC(시스템 온 칩)라 불리우는 집적 회로 장치가 널리 이용되고 있다.
SoC의 로직 회로부에 있어서는, 소비 전력을 저감하기 위해 구동 전압의 저전압화가 도모되고 있다. 또한, 동시에 구동 전압의 저전압화에 의한 구동 전류의 저하를 방지하기 위해, 로직 회로부에 있어서 이용하는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor ; 전계 효과 트랜지스터)의 게이트 절연막은 박막화가 진행되고 있다.
한편, 입출력을 수반하여 주변 회로부에 있어서 이용되는 MOSFET는 외부로부터의 전압에 의해 직접 구동할 필요가 있다. 이로 인해, 주변 회로부의 MOSFET에는 고내압성이 요구되고, 따라서 어느 정도 막 두께가 두꺼운 게이트 절연막이 필요해진다. 예를 들어, 3.3 V계의 고내압용 MOSFET에서는 6.0 ㎚ 내지 10 ㎚ 정도의 두꺼운 게이트 절연막이 이용되고 있다.
이와 같이, 1개의 반도체 장치 내에 로직 회로부와 주변 회로부가 형성되고, 또한 각각에 이용되는 MOSFET의 게이트 절연막의 막 두께가 각각 다른 경우의 게이트 절연막의 형성 방법 중 하나로 이하와 같은 것이 있다.
우선, 기판 전체면에 주변 회로용 고내압용 MOSFET의 두꺼운 게이트 절연막의 막 두께와 로직 회로용 MOSFET의 얇은 게이트 절연막의 막 두께의 차와 동일한 막 두께의 실리콘 산화막을 형성한다. 그 후, 로직 회로용 MOSFET를 형성하는 부분의 실리콘 산화막을 선택적으로 제거한다. 그 후 열산화를 행하여, 로직 회로용 MOSFET의 게이트 절연막만큼 실리콘 산화막을 성장시킨다. 또한, 이 때 주변 회로용 고내압용 MOSFET의 게이트 산화막도 성장한다. 이와 같이 하여, 2 종류의 막두께가 다른 게이트 절연막이 형성된다(예를 들어, 특허 문헌 1, 2 참조).
또한, 다른 방법으로서 이하와 같은 방법도 제안되어 있다. 우선, 기판에 통상의 MOSFET의 형성 공정과 마찬가지로 하여, 주변 회로용 고내압용 MOSFET의 절연막의 막 두께에 맞춘 게이트 절연막 및 게이트 전극을 로직 회로부 및 주변 회로부에 형성한다. 그 후, 확산층 형성을 위한 이온 주입 및 열처리를 행한다. 그 후, 이 게이트 절연막 및 게이트 전극을 덮도록 전체적으로 층간 절연막을 형성한다. 다음에, 주변 회로부를 레지스트로 덮고, 로직 회로부측의 게이트 전극 및 게이트 절연막을 층간 절연막으로부터 박리한다. 이에 의해, 층간 절연막에는 게이트 전극 폭의 홈이 형성된다. 그리고, 이 홈에 로직 회로용 MOSFET의 얇은 게이트 절연막을 형성하고, 게이트 전극을 매립함으로써 로직 회로용 MOSFET가 형성된다. 또한, 여기서 로직 회로부용 영역에 최초로 형성되는 게이트 절연막 및 게이트 전극은 이후에 제거되기 때문에, 더미게이트라 불리워진다(예를 들어, 특허 문헌 3, 4 참조).
또한, 최근 반도체 장치의 미세화가 진행됨에 따라서, 한층 더 게이트 절연막의 박막화가 요구되고 있다. 그러나, 실리콘 산화막을 게이트 절연막으로서 이용하는 경우 그 막 두께가 2 ㎚ 이하가 되면, 누설 전류가 커져 소비 전력이 증대되어 버린다. 또한, 이와 같이 얇은 실리콘 산화막은 수층의 원자층에 의해 형성되기 때문에 균일성 좋게 형성하는 것은 곤란하며, 또한 막 두께 균일성을 향상시키기 위해서는 엄밀한 제조 제어가 필요해지므로 대량 생산성이 저하되어 버린다.
그래서, 소자의 미세화와 저소비 전력화에 대응하기 위해 게이트 절연막으로서 고유전율막을 이용하는 연구가 진행되고 있다. 고유전율막을 이용함으로써, 실리콘 산화막보다 막 두께를 두껍게 형성하여 터널 전류를 방지하면서, 트랜지스터 전류를 결정하는 실효적인 막 두께를 충분히 작게 하여 소비 전력의 증대를 억제할 수 있다.
이러한 SoC로서, 예를 들어 로직 회로용 MISFET(Metal Insulator Semiconductor Field Effect Transistor ; 전계 효과 트랜지스터)의 게이트 절연막으로서 고유전율막을 이용하고, 주변 회로용 게이트 절연막으로서 두꺼운 실리콘 산화막과 고유전율막을 이용한 반도체 장치가 제안되어 있다. 이 반도체 장치를 형성하는 경우, 우선 통상의 방법에 의해 기판 전체면에 실리콘 산화막을 형성한다. 그 후, 로직 회로용 MISFET를 형성하는 영역의 실리콘 산화막을 제거한 후, CVD법 등에 의해 고유전율막을 전체면에 형성한다. 이에 의해, 주변 회로측과 로직 회로측에서 막 두께가 다른 게이트 절연막을 형성할 수 있다(예를 들어, 특허 문헌 5 참조).
[특허 문헌 1]
일본 특허 공개 평11-177047호 공보
[특허 문헌 2]
일본 특허 공개 평11-289061호 공보
[특허 문헌 3]
일본 특허 공개 제2000-100966호 공보
[특허 문헌 4]
일본 특허 공개 제2000-195966호 공보
[특허 문헌 5]
일본 특허 공개 제2002-164439호 공보
그런데, SoC의 로직 회로부에 사용되는 MISFET는 비교적 고속의 동작이 요구되는 저소비 전력판(LOP : Low Operating Power)과, 대기 전력이 낮은 저대기 전력판(LSTP ; Low Stand - by Power) 등으로 분류된다. 또한, SoC에는 로직 회로부에 LOP용 MISFET, 혹은 LSTP용 MISFET 중 어느 하나를 사용하고 주변 회로부에는 고내압용 MISFET를 사용한 것도 있지만, 최근에는 로직 회로부에 LOP용, LSTP용 MISFET 모두 사용하고 주변 회로부에 고내압용 MISFET를 사용한 것이 증가하고 있다. 이러한 반도체 장치는, 전지에 의한 장시간의 동작 속도와 고성능화의 양방의 양립이 필요하게 되는 휴대 전화 등에 이용하는 경우에 유효하고, 그 수요는 앞으로 점점 더 증대될 것이라 생각된다.
이와 같이, LOP용 MISFET와 LSTP용 MISFET와 고내압용 MISFET가 1칩에 탑재되는 SoC에 있어서는, 각 MISFET의 게이트 절연막의 막 두께가 각각 달라진다. ITRS(The International Technology Roadmap for Semiconductor ; 국제 반도체 기술 로드 맵)에 따르면, 65 ㎚ 테크놀로지 노드에 있어서의 LOP용 MISFET의 게이트 절연막의 EOT(실리콘 산화막 환산 막 두께)는 1.0 ㎚ 내지 1.4 ㎚, LSTP용 MISFET의 게이트 절연막의 EOT는 1.2 ㎚ 내지 1.6 ㎚가 목표치로서 추천되어 있다.
이 경우, LOP용 MISFET와 LSTP용 MISFET의 막 두께의 차는 0.2 ㎚ 내지 0.4㎚가 된다. 여기서, LOP용 MISFET와 LSTP용 MISFET 모두 혼재하는 SoC를 형성하는 경우, 상술한 바와 같은 열산화막을 형성하여 얇은 게이트 절연막을 형성하는 측의 열산화막을 제거하고, 다시 열산화막을 형성하는 방법을 이용하는 것을 생각할 수 있다. 그러나, 실리콘 산화막은 산소를 통과시키기 쉬워, 이후의 열산화에 의한 막의 성장이 빠르다. 따라서, LOP용 MISFET측과 LSTP용 MISFET측에서 게이트 절연막의 막 두께 차를 0.2 ㎚ 내지 0.4 ㎚로 얇게 제어할 수 없다.
또한, 예를 들어 상술한 더미게이트를 이용하여 층간 절연막에 홈을 형성하고, 그 홈에 고유전율막을 형성하는 방법을 이용하는 것도 생각할 수 있다. 그러나, CVD법에 의해 형성되는 고유전율막은 막 두께 제어성이 부족해, 0.2 내지 0.4 ㎚ 정도의 막 두께 차를 제어하는 것은 곤란하다. 또한, 고유전율막 하층에 형성되는 게이트 계면막으로서의 실리콘 산화막의 막 두께에 의해 막 두께 차를 제어하는 것도 생각할 수 있다. 그러나, 상술한 바와 같이 실리콘 산화막은 막 두께 제어성이 부족하다. 또한, LOP용 및 LSTP용과 주변 회로용 고내압용의 3 종류의 MISFET를 형성하는 경우, 3 종류의 게이트 절연막을 형성할 필요가 있지만, 이 경우 더미게이트의 형성과 제거를 반복하여 행해야만 해, 공정수가 증대하기 때문에 생산성의 저하로 이어져 버린다. 또한, 처음에 형성된 고유전율막은 그 자신의 PDA(포스트 디포지션 어닐링) 공정에 있어서의 열처리에다가 이후에 형성되는 고유전율막용 PDA 공정의 열이 가해지기 때문에, 막 두께 제어 및 신뢰성의 확보가 어렵게 되어 버린다.
또한, 예를 들어 기판 전체면에 실리콘 산화막을 형성하고 로직 회로측의 실리콘 산화막을 제거한 후, CVD법 등에 의해 고유전율막을 전체면에 형성하는 것도 생각할 수 있다. 그러나, 이 경우에도 절연막의 막 두께 차, 0.2 내지 0.4 ㎚만큼의 실리콘 산화막을 기판 전체면에 형성하는 것은 곤란하다.
따라서, 본 발명은 이상의 문제를 해결하고 1칩 상에 복수의 트랜지스터를 형성하는 경우에, 각각의 게이트 절연막의 막 두께 차가 근소해도 균일한 게이트 절연막이 형성된 반도체 장치 및 그 제조 방법을 제안하는 것이다.
도1은 본 발명의 제1 실시 형태에 있어서의 SoC에 대해 설명하기 위한 단면 개략도.
도2는 본 발명의 제1 실시 형태에 있어서의 SoC의 제조 방법에 대해 설명하기 위한 흐름도.
도3은 본 발명의 제1 실시 형태에 있어서의 SoC의 제조 과정에 있어서의 상태를 설명하기 위한 단면 개략도.
도4는 본 발명의 제1 실시 형태에 있어서의 SoC의 제조 과정에 있어서의 상태를 설명하기 위한 단면 개략도.
도5는 본 발명의 제1 실시 형태에 있어서의 SoC의 제조 과정에 있어서의 상태를 설명하기 위한 단면 개략도.
도6은 본 발명의 제1 실시 형태에 있어서의 SoC의 제조 과정에 있어서의 상태를 설명하기 위한 단면 개략도.
도7은 본 발명의 제1 실시 형태에 있어서의 SoC의 제조 과정에 있어서의 상태를 설명하기 위한 단면 개략도.
도8은 본 발명의 제1 실시 형태에 있어서의 SoC의 제조 과정에 있어서의 상태를 설명하기 위한 단면 개략도.
도9는 본 발명의 제1 실시 형태에 있어서의 SoC의 제조 과정에 있어서의 상태를 설명하기 위한 단면 개략도.
도10은 본 발명의 제1 실시 형태의 LSTP용 MISFET(120)에 있어서의 게이트 절연막의 막 두께 분포를 나타내는 그래프.
도11은 제1 실시 형태에 있어서의 LSTP용 MISFET(120)의 게이트 절연막 중의 각 막에 있어서의 누설 전류를 나타내는 그래프.
도12는 본 발명의 제2 실시 형태에 있어서의 SoC의 제조 방법을 설명하기 위한 흐름도.
<도면의 주요 부분에 대한 부호의 설명>
2 : Si 기판
4 : STI
6 : 소스/드레인/연장부
8 : 펀치 스루 스토퍼
10 : 소스/드레인
12, 34 : 니켈 실리사이드층
22, 24 : 실리콘 산질화막
26 : 열산화막
28 : 고유전율막
32 : 게이트 전극
36, 38 : 측벽 스페이서
42 : 층간 절연막
46 : 콘택트 플러그
50 : 실리콘 질화막
52 : 레지스트 마스크
54 : 도핑되지 않은 다결정 실리콘
10O : SoC
110 : LOP용 MISFET
120 : LSTP용 MISFET
130 : 고내압용 MISFET
본 발명에 관한 반도체 장치는, 기판의 주요면에
제1 게이트 절연막과 제1 게이트 전극을 포함하는 제1 전계 효과 트랜지스터와,
제2 게이트 절연막과 제2 게이트 전극을 포함하는 제2 전계 효과 트랜지스터를 구비하고,
상기 제1 게이트 절연막 및 상기 제2 게이트 절연막은, 각각 실리콘 산질화막과 고유전율막을 포함하고,
상기 제1 게이트 절연막의 실리콘 산화막 환산 막 두께는 상기 제2 게이트 절연막의 실리콘 산화막 환산 막 두께보다도 얇고,
상기 제1 게이트 절연막 중의 고유전율막과 상기 제2 게이트 절연막 중의 고유전율막은 동일한 막 두께인 것이다.
또한, 본 발명에 관한 반도체 장치의 제조 방법은
기판의 주요면 상을 제1 전계 효과 트랜지스터를 형성하기 위한 제1 소자 영역과 제2 전계 효과 트랜지스터를 형성하기 위한 제2 소자 영역으로 분리하는 분리 공정과,
상기 제1 소자 영역과 상기 제2 소자 영역에 실리콘 질화막을 형성하는 실리콘 질화막 형성 공정과,
상기 제2 소자 영역에 형성된 상기 실리콘 질화막을 제거하는 실리콘 산질화막 제거 공정과,
상기 기판에 적어도 산화질소를 포함하는 분위기 중에서 열처리를 실시하고, 상기 제1 소자 영역에 형성된 상기 실리콘 질화막을 산화하여 산질화막을 형성하는 동시에 상기 제2 소자 영역에 실리콘 산질화막을 형성하는 열처리 공정과,
상기 제1 소자 영역과 상기 제2 소자 영역의 각 실리콘 산질화막 상에 고유전율막을 형성하는 고유전율막 형성 공정을 구비하는 것이다.
이하 도면을 참조하여, 본 발명의 실시 형태에 대해 설명한다. 또한, 각 도면에 있어서 동일 또는 상당하는 부분에는 동일 부호를 붙여 그 설명을 생략 내지 간략화한다.
(제1 실시 형태)
도1은, 본 발명의 제1 실시 형태에 있어서의 SoC(시스템 온 칩)(100)를 설명하기 위한 단면 개략도이다.
도1에 도시한 바와 같이, SoC(100)는 LOP(저소비 전력 ; Low 0perating Power)용 전계 효과 트랜지스터(MISFET ; Metal Insulator Semiconductor Field Effect Transistor)(110)[이하, LOP용 MISFET(100)라 함]와, LSTP(저대기 전압 ;Low Stand - by Power)용 MISFET(120)[이하, LSTP용 MISFET(120)라 함]와, 고내압용 MISFET(130)[이하, 고내압용 MISFET(130)라 함]를 포함하여 구성된다.
LOP용, LSTP용, 고내압용 MISFET(110, 120, 130)는, 각각 Si 기판(2)의 STI(소자 분리 영역 ; Shallow Trench Isolation)(4)에 의해 분리된 영역에 형성되어 있다.
STI(4)에 의해 분리된 각 영역의 Si 기판(2)에는, 각각 비교적 접합 깊이가 얕고 불순물 농도가 낮은 확산층인 소스/드레인/연장부(6)가 형성되고, 그 하방측에 펀치 스루 스토퍼(8)가 형성되어 있다. 또한, 각 소스/드레인/연장부(6)의 게이트 부근보다 외측에, 비교적 접합 깊이가 깊은 확산층인 소스/드레인(10)이 형성되어 있다. 또한, 소스/드레인(10) 상에는 각각 니켈 실리사이드(NiSi)층(12)이 형성되어 있다.
또한, LOP용 MISFET(110)에 있어서 Si 기판(2) 상의 소스/드레인/연장부(6)에 협지된 부분에는, 계면 게이트 절연막으로서 실리콘 산질화막(22)이 형성되어 있다. 또한, LSTP용 MISFET(120)에 있어서는 동일한 부분에 실리콘 산질화막(24)이 형성되어 있다. 또한, 고내압용 MISFET(130)에 있어서는 동일한 부분에 표면이 질화된 열산화(SiO2)막(26)이 형성되어 있다. 여기서, LOP용 MISFET(110)에 있어서의 실리콘 산질화막(22)의 막 두께는 약 0.9 내지 0.95 ㎚이고, EOT(실리콘 산화막 환산 막 두께 : Equivalent Oxide Thickness)는 약 0.7 ㎚ 정도이다. 또한, LSTP용 MISFET(120)에 있어서의 실리콘 산질화막(24)의 막 두께는 약 1.3 ㎚ 정도이고,EOT는 약 1.0 ㎚이다. 또한, 열산화막(26)의 막 두께는 약 5 ㎚ 정도이다. 즉, LOP용 MISFET(110)의 실리콘 산질화막(22)이 가장 얇고, 고내압용 MISFET(130)용 열산화막(26)이 가장 두껍게 되어 있다.
또한, 실리콘 산질화막(22, 24) 및 열산화막(26) 상에는, 각각 하프니어(HfO2)막 등의 고유전율막(28)이 약 3.0 ㎚ 정도의 막 두께로 형성되어 있다. 이 고유전율막(28)의 EOT는, 약 0.5 ㎚이다. 이와 같이 LOP용, LSTP용, 고내압용 MISFET(110, 120, 130)의 각각에 있어서, 실리콘 산질화막(22, 24) 혹은 열산화막(26) 상에 고유전율막(28)이 적층됨으로써 각 게이트 절연막이 형성되어 있다.
각 고유전율막(28) 상에는, 각각 게이트 전극(32)이 형성되어 있다. 또한, 게이트 전극(32)의 표면은 실리사이드화되고, 니켈 실리사이드층(34)이 형성되어 있다. LOP용 MISFET(110)에 있어서의 게이트 전극(32)의 게이트 길이는 약 35 ㎚이고, LSTP용 MISFET(120)에 있어서의 게이트 전극(32)의 게이트 길이는 약 50 ㎚이다. 또한, 고내압용 MISFET(130)에 있어서의 게이트 전극(32)의 게이트 길이는 약 0.4 ㎛이다. 또한, 각 게이트 전극(32)과 그 하층의 게이트 절연막과의 측벽에는 측벽 스페이서(36, 38)가 각각 형성되어 있다.
또한, 상술한 바와 같이 형성된 각 게이트 절연막, 게이트 전극(32), 측벽 스페이서(36, 38)를 매립하도록 하여, Si 기판(2) 상에는 층간 절연막(42)이 형성되고, 층간 절연막(42)을 관통하여 소스/드레인(10) 상의 니켈 실리사이드층(12)에 이르는 콘택트 플러그(46)가 형성되어 있다.
상술한 바와 같이 SoC(100)에 있어서는, 게이트 절연막의 막 두께가 각각 다른 LOP용, LSTP용, 고내압용 MISFET(110, 120, 130)가 형성되어 있다.
구체적으로, LOP용 MISFET(110)는 실리콘 산질화막(22) 및 고유전율막(28)의 적층막으로 이루어지는 게이트 절연막의 EOT를 작게 한 소비 전력이 낮은 트랜지스터로 되어 있다. 또한 LSTP용 MISFET(120)에 있어서는, 게이트 절연막으로서 실리콘 산질화막(24)과 고유전율막(28)의 적층막을 이용하여, 어느 정도 EOT를 낮게 억제하면서도 실효막 두께를 충분히 확보한 저대기 전력이 낮은 트랜지스터로 되어 있다. 또한, 고내압용 MISFET(130)는 열산화막의 막 두께를 외부로부터의 고전압에도 견딜 수 있을 정도로 충분히 확보한 고내압성 트랜지스터로 되어 있다.
도2는 본 발명의 제1 실시 형태에 있어서의 SoC(100)의 제조 방법에 대해 설명하기 위한 흐름도이다. 또한, 도3 내지 도9는 SoC(100)의 제조 과정에 있어서의 상태를 설명하기 위한 단면 개략도이다.
이하, 도1 내지 도9를 이용하여 본 발명의 제1 실시 형태에 있어서의 SoC(100)의 제조 방법에 대해 설명한다.
우선, Si 기판(2) 상에 STI(4)를 형성하고, Si 기판(2)을 LOP용 MISFET(110) 형성용 영역과, LSTP용 MISFET(120) 형성용 영역과, 고내압용 MISFET(130) 형성용 영역으로 분리한다. 또한, 이하 간략하게 하기 위해 LOP용 MISFET(110) 형성용 영역을 LOP용 영역으로 하고, LSTP용 MISFET(120) 형성용 영역을 LSTP용 영역으로 하고, 고내압용 MISFET(130) 형성용 영역을 고내압용 영역으로 한다.
그 후, 각 영역에 기판 농도 조정용 p형 이온의 주입과, 늘어남 열처리, 또한 임계치 전압 조정용 이온 주입과 활성 가열 처리를 실시한다.
이 상태의 Si 기판(2) 상의 각 영역에, 약 5 ㎚의 열산화막(26)을 형성한다(스텝 S2). 다음에, LOP용 및 LSTP용 영역의 열산화막(26)을 제거한다(스텝 S4). 여기서는, 고내압용 영역에 레지스트 마스크를 한 후, 불산 수용액을 이용한 습윤 에칭을 실시하여 선택적으로 열산화막(26)을 제거한다. 그 후, 레지스트 마스크를 제거한다.
다음에, 도4에 도시한 바와 같이 LOP용 및 LSTP용 영역에 실리콘 질화막(50)을 형성한다(스텝 S6). 여기서는, 암모니아 분위기 중에서 600 ℃ 내지 700 ℃에서 약 30초간의 열처리를 행함으로써, LSTP용 및 LOP용 영역에 약 0.6 ㎚의 실리콘 질화막을 형성한다. 또한, 이 때 동시에 열산화막(26)의 표면도 질화된다. 여기서, 실리콘 질화막(50)은 막 두께 제어성이 높기 때문에, 어느 정도 균일한 박막을 형성할 수 있다.
다음에, 도5에 도시한 바와 같이 LSTP용 영역의 실리콘 질화막(50)을 제거한다(스텝 S8). 여기서는, LOP용 영역과 고내압용 영역을 덮는 레지스트 마스크(52)를 형성한 후, 습윤 에칭에 의해 제거한다. 그 후, 레지스트 마스크(52)는 제거한다.
다음에, 일산화질소(NO) 분위기 중에서 열처리를 행한다(스텝 S10). 이 때, 열처리 온도는 약 800 ℃ 내지 900 ℃, 처리 시간은 약 5초 내지 60초로 한다. 이에 의해, 도6에 도시한 바와 같이 LSTP용 영역에는 막 두께 약 1.3 ㎚ 정도, EOT 약 1.0 ㎚의 실리콘 산질화막(24)이 형성된다. 또한, LOP용 영역에 형성되어 있던실리콘 질화막(50)은 산화되어, EOT 약 0.7 ㎚ 정도의 실리콘 산질화막(22)이 된다. 이 때, LOP용 영역의 실리콘 산질화막(22)의 질소 농도는 15 내지 20 ％ 정도이고, LSTP용 영역의 실리콘 산질화막(24)의 질소 농도는 약 9 ％이다. 또한, 열산화막(26)의 표면은 더욱 질화되어 산질화막으로 되어 있다.
다음에, 도7에 도시한 바와 같이 기판 전체면에 고유전율막(28)을 형성한다(스텝 S12). 여기서는, 염화하프늄과 물을 원료로 하여 ALD(Atomic Layer Deposition : 원자 기상 성장)법에 의한 3.0 ㎚로 고유전율막을 퇴적한다. 그 후, 감압 산소 분위기 중에서 약 700 ℃의 열처리를 약 5초간 행한다(스텝 S14).
다음에, 고유전율막(28) 상에 도핑되지 않은 다결정 실리콘막(54)을 형성한다(스텝 S16). 도핑되지 않은 다결정 실리콘막(54)은 게이트 전극(32)의 재료막이며, 여기서는 약 120 ㎚의 막 두께로 퇴적된다. 그 후, 도핑되지 않은 다결정 실리콘막(54)에 게이트 전극용 불순물을 이온 주입한다(스텝 S17).
다음에, 도8에 도시한 바와 같이 다결정 실리콘막(54)을 각 영역의 게이트 전극(32)용으로 가공한다(스텝 S18). 여기서는, 종래의 방법에 의해 다결정 실리콘막(54) 상에 게이트 전극의 폭의 레지스트 마스크를 형성하고, 이를 마스크로 하여 에칭을 행하고, 다결정 실리콘막(54) 및 고유전율막(28)을 게이트 전극(32)의 폭으로 가공한다. 이에 의해 LOP용, LSTP용, 고내압용 영역의 각각에 게이트 전극(32) 및 게이트 절연막이 형성된다.
다음에 LOP용, LSTP용, 고내압용 영역의 각 게이트 전극(32)과 게이트 절연막과의 측벽에, 각각 측벽 스페이서(36)를 형성한다(스텝 S20). 측벽 스페이서(36)는, 실리콘 산질화막을 각 게이트 전극(32) 등을 덮도록 전체면에 5 ㎚ 정도 퇴적하고, 이에 에칭을 실시함으로써 형성한다.
다음에 LOP용, LSTP용, 고내압용 영역에, 각각 소스/드레인/연장부(6)를 형성한다(스텝 S22). 여기서는, As 이온을 주입 에너지 2 keV, 도우즈량 3 × 1015/㎠로 주입한다. 이 때, 각 영역의 게이트 전극(32) 및 측벽 스페이서(36)가 마스크가 된다. 그 후, B 이온을 주입하여 p 도전형 펀치 스루 스톱퍼(8)를 형성한다(스텝 S24).
다음에, 도9에 도시한 바와 같이 측벽 스페이서(36)에 측벽 스페이서(38)를 더 형성한다(스텝 S26). 여기서는, 우선 기판 전체면에 실리콘 산화막, 실리콘 질화막, 실리콘 산화막을 차례로 퇴적한다. 이 때, 각각의 막의 막 두께는 약 15 ㎚, 약 25 ㎚, 약 35 ㎚로 한다. 그 후, 중간층의 실리콘 질화막을 에칭 스톱퍼로서 이방성 드라이 에칭을 행하고, 상층의 실리콘 산화막을 에칭한 후 하층의 실리콘 산화막을 에칭 스톱퍼로서 표면에 노출된 실리콘 질화막을 이방성 드라이 에칭에 의해 제거한다. 또한, 습윤 에칭에 의해 하층의 실리콘 산화막을 제거하고, 이에 의해 선택적으로 측벽 스페이서(36)의 외측부에 실리콘 산화막, 실리콘 질화막, 실리콘 산화막으로 이루어지는 측벽 스페이서(38)가 형성된다.
다음에 LOP용, LSTP용, 고내압용의 각 영역에, 각각 소스/드레인(10)을 형성한다(스텝 S28). 여기서는, 각 영역의 게이트 전극(32) 및 측벽 스페이서(38) 등을 마스크로 하여 As 이온을 주입한다. 그 후 약 1050 ℃의, 이른바 스파이크 어닐에 의한 열처리를 약 0초 행하여 이온의 활성화를 도모한다. 이에 의해, 비교적 접합 깊이가 깊고 불순물 농도가 짙은 확산층인 소스/드레인(10)이 각 영역에 형성된다.
또한, 니켈 실리사이드층(12, 34)을 형성한다(스텝 S30). 여기서는, 스패터링법에 의해 기판 표면에 니켈(Ni)막을 퇴적시킨 후 열처리를 실시한다. 이에 의해, 기판 표면의 Si가 노출되는 부분, 즉 각 게이트 전극(32)의 표면과 각 소스/드레인(10) 상에 있어서 Si와 Ni가 반응한다. 그 후, 미반응 니켈막을 제거함으로써 자기 정합적으로 니켈 실리사이드층(12, 34)을 형성할 수 있다. 이에 의해, 소스/드레인(10) 및 게이트 전극(32)의 저저항화를 도모할 수 있다.
다음에, 기판 전체면에 층간 절연막(42)을 형성하고(스텝 S32), 층간 절연막(42)에 콘택트 플러그(46)를 형성한다(스텝 S34). 이와 같이 하여, 도1에 도시한 바와 같은 SoC(100)가 형성된다. 그 후, 원하는 회로 구성에 따라서 구리 등의 금속막의 퇴적 및 패터닝 등에 의한 배선층의 형성 등을 행함으로써, 원하는 반도체 장치가 형성된다.
이상 설명한 바와 같이, 제1 실시 형태에 따르면 LOP용 및 LSTP용 MISFET(110, 120)의 게이트 절연막으로서, 실리콘 산질화막(22, 24)에 고유전율막(28)이 퇴적된 적층 구조의 절연막을 이용한다. 여기서는, 실리콘 산질화막(22, 24)을 이용함으로써 막 두께가 얇고, 또한 그 막 두께 차가 근소한 게이트 절연막이 막 두께 균일성 높게 형성되어 있다. 따라서, 이러한 구조를 이용함으로써 LOP용 및 LSTP용 MISFET의 양자를 1칩에 탑재하는 것이 필요한 경우에도, 신뢰성이 높은 반도체 장치를 얻을 수 있다.
또한, 제1 실시 형태에 있어서는 LSTP용 영역의 실리콘 질화막을 제거하고, LOP용 영역에만 실리콘 질화막(50)을 남긴다. 그 후, 일산화질소 분위기 중에서의 열처리를 실시함으로써, LOP용 영역에서는 실리콘 질화막(50)을 산화하여 실리콘 산질화막(22)으로 하고, 한편 LSTP용 영역에는 실리콘 산질화막(24)을 형성한다. 이와 같이, 산질화막을 이용함으로써 막 두께 제어성 좋고, 균일한 박막의 형성을 실현할 수 있다. 특히, 여기서는 실리콘 질화막(50)을 이용하고, 그 산화와 동시에 산질화막의 형성이라는 수단을 이용함으로써, LOP용 영역과 LSTP용 영역의 실리콘 산질화막의 막 두께가 모두 얇고, 그 막 두께 차가 근소한 경우에도 막 두께 제어성 좋고 균일한 박막을 형성할 수 있다. 이에 의해, 65 ㎚ 기술에 대한 ITRS 추천의 목표치를 달성하는 것도 가능해진다.
또한, 제1 실시 형태에 있어서 형성되는 실리콘 산질화막(22, 24)은, 각각 질소 농도가 15 내지 20 ％, 9 ％이다.
예를 들어, 절연막에 고유전율막을 적층하여 게이트 절연막으로서 이용하면 고유전율막과 기초막이 반응(혹은 혼합)하는 경우가 있다. 이 경우, 절연막 두께 및 내압 등의 면 내 변동이 커지거나, 혹은 절연막 계면에 결함이 발생하거나 하기 때문에, 트랜지스터의 특성을 열화시켜 반도체 장치의 신뢰성의 저하로 이어진다고 하는 문제가 있다. 그러나, 여기서는 상술한 바와 같은 농도의 질소를 포함하는 실리콘 산질화막을 게이트 절연막으로서 이용한다. 실리콘 산화막에 질소가 혼입됨으로써 막의 밀도를 높게 할 수 있으므로, 상술한 바와 같은 절연막과 고유전율막의 반응을 억제하여, 신뢰성이 높은 반도체 장치를 얻을 수 있다.
도10은 제1 실시 형태의 LSTP용 MISFET(120)에 있어서의 막 두께 분포를 나타내는 그래프이다. 여기서, 고유전율막(28)으로서는 하프니어막 대신에 하프늄 알루미네이트를 이용하고 있다. 도10에 있어서, 종축은 상대 누적 도수 분포(％)를 나타내고, 횡축은 EOT 또는 광학막 두께(㎚)를 나타낸다. 또한, 도11은 제1 실시 형태에 있어서의 LSTP용 MISFET(120)의 누설 전류를 나타낸 그래프이다. 도11에 있어서, 종축은 상대 누적 도수(％)를 나타내고, 횡축은 각 막의 누설 전류 밀도(A/㎠)를 나타낸다.
또한, 도10 및 도11 중에 있어서, 각각 검은 원으로 나타내는 선은 실리콘 산질화막(24)의 경우, 검은 사각으로 나타내는 선은 고유전율막(28)의 경우를 나타낸다. 또한, 비교를 위해 흰 원으로, 종래의 질소를 혼입하지 않은 경우의 SiO2막의 경우를 나타내고 있다.
도10에 나타낸 바와 같이, 종래의 방법으로 SiO2막을 형성한 경우 약 11 ％의 큰 막 두께의 변동이 있다. 이 도면으로부터, 계면 SiO2의 막 두께에 의해 O.2 내지 0.4 ㎚의 막 두께 차를 갖는 2 종류의 게이트 절연막을 웨이퍼 상에 균일하게 제조하는 것은 곤란하다는 것을 알 수 있다. 이에 대해, 제1 실시 형태에 있어서의 실리콘 산질화막의 막 두께는 전체적으로 거의 1.3 ㎚이며, 약 2.4 ％의 변동으로 억제되어 있다. 또한, 고유전율막(28)에 대해서도 막 두께는 거의 3.0 ㎚ 정도이며, 막 두께의 변동은 약 2.5 ％로 억제되어 있다. 이와 같이, 실리콘 산질화막을 이용함으로써 막 두께 균일성이 향상되어, 0.2 내지 0.4 ㎚ 정도의 막 두께 차를 가진 2 종류의 게이트 절연막을 동일 기판 상에 제조하는 것이 가능해진다.
또한, 도11을 참조하여 각 막의 누설 전류를 보면, 종래의 SiO2막에 대해서는 누설 전류의 변동도 커지고 있다. 이에 대해, 이 제1 실시 형태에 있어서 설명한 막 두께 균일성이 높은 실리콘 산질화막(24) 및 고유전율막(28)의 경우, LOT용 MISFET의 EOT가 1.2 ㎚, LSTP용의 EOT가 1.5 ㎚ 중 어느 하나의 게이트 절연막에 대해서도 누설 전류의 변동이 작게 억제되어 있다.
또한, 여기서는 각 게이트 절연막의 계면 게이트 절연막으로서, 실리콘 산질화막(22, 24) 및 열산화막(26)을 형성한 후의 고유전율막(28)의 형성은, 한 번의 공정으로 행할 수 있다. 따라서, 쉽게 막 두께가 다른 게이트 절연막을 형성할 수 있어, 반도체 장치의 생산성 향상을 도모할 수 있다.
또한, 제1 실시 형태에서는 실리콘 질화막(50)을 암모니아 분위기 중에서의 질화에 의해 형성하는 경우에 대해 설명하였다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 예를 들어 플라즈마 질화 및 래디컬 질화 등을 이용하는 것이라도 좋다.
또한, 제1 실시 형태에서는 실리콘 질화막(50)의 막 두께를 약 0.6 ㎚로서 설명하였지만, 본 발명에 있어서는 이 막 두께에 한정되는 것은 아니며, 최종적으로 형성되는 LOP용 및 LSTP용 실리콘 산질화막의 막 두께 및 그 막 두께 차와, 이후의 공정에 있어서의 막 두께의 막 증가도를 고려하여 적당한 막 두께로 하면 좋다. 그러나, 최종적으로 필요해지는 게이트 절연막의 막 두께가 EOT에서 약 2.0 ㎚ 이하인 것이 바람직하고, 따라서 암모니아 분위기 중에서 형성하는 실리콘 질화막(50)의 막 두께는 약 1.0 ㎚ 이하로 하는 것이 바람직하다. 또한, 실리콘 질화막(50)이 지나치게 얇으면 산화 내성이 문제가 되고, 또한 LSTP용 영역과의 막 두께 차를 유지하기 위해 약 0.4 ㎚ 이상인 것이 바람직하다. 그러나, 산화 내성의 문제 등을 회피할 수 있는 것이면 이들 막 두께에 한정되는 것도 아니다.
또한, 본 발명에 있어서 실리콘 산질화막(22, 24) 형성시의 열처리 온도나 열처리 시간은, 제1 실시 형태에 있어서 설명한 열처리 온도 및 열처리 시간에 한정되는 것은 아니다. 본 발명에 있어서는, 일산화질소 중에서의 열처리 온도 및 열처리 시간을 변경함으로써, LOP용 영역 및 LSTP용 영역에 있어서의 각 산질화막의 막 두께 및 그 막 두께 차, 혹은 질소 농도의 조합을 제어할 수 있다. 단, 각 막에 있어서의 질소 농도의 제어와 LSTP용 영역에 형성하는 산질화막(24)의 막 두께 제어의 쌍방을 고려하면, 열처리의 온도는 약 700 ℃ 내지 1000 ℃ 정도의 범위인 것이 바람직하다.
또한, 본 발명에 있어서 고유전율막으로서는 하프니어막, 하프늄알루미네이트(HfxAl1-xOy)막, 알루미나(Al2O3)막, 산화란탄(La2O2), 산화프라세오디뮴(Pr2O3), 산화이트륨(Y2O3), 산화 탄탈(Ta2O5), 산화니오븀(Nb2O5), 산화티탄(TiO2), 산화세륨(CeO2) 등 다른 금속 산화물, 혹은 그 질화물, 또한 그들의 고용체, 또한 이들 금속 산화물과 SiO2와의 고용체, 혹은 티탄산스트론튬바륨[(BaSr)TiO3)] 등의 티탄산 등을 이용할 수 있다. 예를 들어, 하프늄알루미네이트막을 이용하는 경우에는 제1 실시 형태에 있어서 설명한 스텝 S12의 고유전율막(28)의 형성 대신에, 트리메틸알루미늄과, 염화하프늄과, 물을 원료로 한 원자 기상 성장법에 의한 성막과, 약 1000 ℃에서 약 1초간의 열처리에 의해 형성하는 것을 생각할 수 있다. 또한, 다른 예로서 하프늄실리콘/옥시나이트라이드를 이용하는 경우에는, 스텝 S12 대신에 MOCVD(Metal Oxide Chemical Vapor Deposition)법 또는 ALD법에 의한 하프늄/실리케이트의 퇴적과, 그 질화 처리(NH3분위기 중에서의 어닐)를 행해도 좋다. 또한, 고유전율막의 성막 방법도 ALD법에 한정되는 것은 아니며, 화학 기상 성장법, 스패터링법, 진공 증착법 및 이들과 재산화법과의 조합 등 다른 방법에 의해 형성하는 것이라도 좋다.
또한, 제1 실시 형태에서는 게이트 전극(32)의 재료로서 도핑되지 않은 다결정 실리콘막을 이용하는 경우에 대해 설명하였다. 그러나, 본 발명에 있어서 게이트 전극(32)의 재료는 다른 재료라도 좋다.
또한, 제1 실시 형태에서는 n형 트랜지스터를 형성하는 경우에 대해 설명하였다. 그러나 본 발명은, p형 트랜지스터를 형성하는 경우에도 적용할 수 있다. 또한, 본 발명의 범위 내에 있어서 p형 및 n형의 양방의 트랜지스터가 1칩 상에 형성되는 경우 등에도 적용을 생각할 수 있다.
또한, 본 발명에 있어서 상기 이외의 부분, 예를 들어 게이트 전극(32)이나 측벽 스페이서(36, 38), 니켈 실리사이드층(34, 12)을 이용한 살리사이드 구조, 소스/드레인/연장부(6) 등 확산층 등의 반도체 장치의 구조, 또한 그에 이용하는 재료나 제조 방법 등도 본 발명의 범위를 일탈하지 않는 범위에 있어서, 제1 실시 형태에 있어서 설명한 것에 한정되는 것은 아니다.
(제2 실시 형태)
도12는 본 발명의 제2 실시 형태에 있어서의 SoC의 제조 방법을 설명하기 위한 흐름도이다.
제2 실시 형태에 있어서 제조하는 SoC는, 제1 실시 형태에 있어서 설명한 SoC(100)와 구조적으로는 유사한 것이다. 단, 제2 실시 형태에 있어서의 SoC는, LOP용 MISFET(110)의 실리콘 산질화막(22)의 EOT는 약 0.7 ㎚이고, 또한 실리콘 산질화막 중의 질소 농도는 15 내지 25 ％이다. 또한, LSTP용 MISFET(120)의 실리콘 산질화막(24)의 막 두께는 약 1.0 ㎚이고, 또한 EOT에서도 마찬가지로 약 1.0 ㎚이다. 또한, 실리콘 산질화막(24) 중의 질소 농도는 1 ％ 이하이다.
또한, 제2 실시 형태에 있어서의 SoC의 제조 방법도 제1 실시 형태에 있어서 설명한 제조 방법과 유사한 것이다.
단, 제2 실시 형태에 있어서는 제1 실시 형태에 있어서의 스텝 S10에 있어서 설명한 일산화질소 중에서 약 850 ℃에서 60초간의 열처리 대신에, 산화이질소(N2O)와 수소(H2)의 혼합 분위기 중에서 약 850 ℃에서 약 5초간의 열처리를 행한다(스텝 S50). 이와 같이 함으로써, 상술한 바와 같이 LOP용 영역에는 EOT 약 0.7 ㎚, 질소 농도 15 내지 25 ％의 실리콘 산질화막(22)이 형성되고, LSTP용 영역에는 막 두께 약 1.0 ㎚, 질소 농도 1 ％ 이하의 실리콘 산질화막(24)이 형성된다.
그 밖의 부분에 대해서는 제1 실시 형태에 있어서 설명한 공정과 동일하다.
이와 같이, 제2 실시 형태의 SoC에 있어서도 제1 실시 형태와 마찬가지로 실리콘 산질화막(22, 24)을 이용함으로써 막 두께가 얇고, 또한 그 막 두께 차의 근소한 차인 게이트 절연막이 막 두께 균일성 높게 형성되어 있다. 따라서, 이러한 구조를 이용함으로써 LOP용 및 LSTP용 MISFET의 양자를 1칩에 탑재하는 것이 필요한 경우에도, 신뢰성이 높은 반도체 장치를 얻을 수 있다.
또한, 제2 실시 형태에 있어서는 산화이질소와 수소와의 혼합 분위기 중에서의 열처리를 실시함으로써, LOP용 영역에서는 실리콘 질화막(50)을 산화하여 실리콘 산질화막(22)을 형성하고, 한편 LSTP용 영역에는 실리콘 산질화막(24)을 형성한다. 이와 같이, 산질화막을 이용함으로써 막 두께 제어성 좋고 균일한 박막의 형성을 실현할 수 있다. 특히, 여기서는 실리콘 질화막(50)을 이용하여, 그 산화와 동시에 산질화막의 형성이라는 수단을 이용함으로써, LOP용 영역과 LSTP용 영역의 실리콘 산질화막의 막 두께가 모두 얇고, 그 막 두께 차가 근소한 경우에도 막 두께 제어성 좋게 균일한 박막을 형성할 수 있다. 이에 의해, 65 ㎚ 기술에 대한 ITRS 추천 목표치를 달성하는 것도 가능해진다.
그 밖의 부분에 있어서도, 제1 실시 형태와 동일한 효과를 얻을 수 있다.
또한, 제2 실시 형태에 있어서는 산화이질소와 수소의 혼합 분위기 중에서 실리콘 산질화막(24)을 형성하는 경우에 대해 설명하였다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 예를 들어 산화이질소만을 이용하는 것이라도 좋다. 단, 이 경우에는 산화이질소가 분해되어 활성 산소를 발생시키고, 이에 의해 산화 속도가 빨라진다. 따라서, 엄밀한 막 두께 제어를 행할 필요가 있다. 또한, 실리콘 질화막(24)의 질소 농도가 불충분한 경우는, 실리콘 질화막을 형성한 후 리모트 플라즈마 처리 등에 의해 그 표면을 질화해 두는 공정을 추가해도 좋다.
그 밖의 부분은 제1 실시 형태와 동일하므로 설명을 생략한다.
또한, 예를 들어 제1 및 제2 실시 형태에 있어서 SoC(100)는 본 발명에 있어서의 반도체 장치에 해당하고, LOP용 MISFET(110), LOTP용 MISFET(120), 고내압용 MISFET(130)는, 각각 본 발명에 있어서의 제1, 제2, 제3 전계 효과 트랜지스터에 해당한다.
또한, 예를 들어 제1 및 제2 실시 형태에 있어서 LOP용 영역, LSTP용 영역, 고내압용 영역은, 각각 본 발명에 있어서의 제1, 제2, 제3 소자 영역에 해당한다.
또한, 예를 들어 제1 및 제2 실시 형태에 있어서의 스텝 S6 및 스텝 S8을 실효함으로써, 각각 본 발명의 실리콘 질화막 형성 공정 및 실리콘 질화막 제거 공정이 실행된다. 또한, 제1 실시 형태에 있어서의 스텝 S10, 혹은 제2 실시 형태에 있어서의 S50을 실효함으로써, 본 발명의 열처리 공정이 실행된다. 또한, 예를 들어 제1 및 제2 실시 형태에 있어서의 스텝 S12를 실효함으로써, 본 발명의 고유전율막 형성 공정이 실효된다. 또한, 예를 들어 제1 및 제2 실시 형태에 있어서의 스텝 S2 및 스텝 S4를 실효함으로써, 각각 본 발명의 실리콘 산화막 형성 공정 및 실리콘 산화막 제거 공정이 실효된다.
본 발명에 있어서는, 기판 상에 형성되는 복수의 트랜지스터의 각 게이트 절연막으로서, 실리콘 산질화막과 고유전율 절연막과의 적층막을 이용한다. 또한, 각 게이트 절연막의 고유전율막의 막 두께를 동일하게 하여, 실리콘 산질화막의 막 두께를 다른 것으로 하고 있다. 이에 의해, 기판 상에 형성되는 복수의 트랜지스터에 있어서 게이트 절연막의 막 두께가 약간 다른 경우에도, 막 두께 제어성이 높은 반도체 장치를 실현할 수 있다.
또한, 본 발명에 있어서는 게이트 절연막으로서, 우선 실리콘 질화막을 퇴적한 후 막 두께가 두꺼운 게이트 절연막을 형성하는 영역측의 실리콘 질화막을 제거한다. 그 후, 다시 질소 및 산소를 포함하는 분위기 중에서 실리콘 산질화막을 형성한다. 그 후, 고유전율막을 형성한다. 이에 의해, 막 두께 제어성이 높은 실리콘 산질화막의 형성에 의해 근소한 막 두께 차를 쉽게 제어할 수 있으므로, 막 두께 제어성이 높은 반도체 장치를 얻을 수 있다. 또한, 더미 전극 등을 형성할 필요가 없고, 또한 고유전율막은 한 공정에서 형성할 수 있으므로 반도체 장치의 생산성 향상을 도모할 수도 있다.

Claims (9)

  1. 기판의 주요면에
    제1 게이트 절연막과 제1 게이트 전극을 포함하는 제1 전계 효과 트랜지스터와,
    제2 게이트 절연막과 제2 게이트 전극을 포함하는 제2 전계 효과 트랜지스터를 구비하고,
    상기 제1 게이트 절연막 및 상기 제2 게이트 절연막은 각각 실리콘 산질화막과 고유전율막을 포함하고,
    상기 제1 게이트 절연막의 실리콘 산화막 환산 막 두께는 상기 제2 게이트 절연막의 실리콘 산화막 환산 막 두께보다도 얇고,
    상기 제1 게이트 절연막 중의 고유전율막과 상기 제2 게이트 절연막 중의 고유전율막과는 동일 막 두께인 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 게이트 절연막 중의 실리콘 산질화막 중의 질소 농도는 상기 제2 게이트 절연막 중의 실리콘 산질화막의 질소 농도보다 높은 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 제1 게이트 절연막 중의 실리콘 산질화막의 질소 농도는 10 내지 30 ％이고,
    상기 제2 게이트 절연막 중의 실리콘 산질화막의 질소 농도는 10 ％ 이하인 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막 중의 실리콘 산질화막은, 모두 0.4 내지 1.0 ㎚ 정도의 막 두께인 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 반도체 장치는 또한 제3 게이트 절연막과 제3 게이트 전극을 포함하는 제3 전계 효과 트랜지스터를 구비하고,
    상기 제3 게이트 절연막은 실리콘 산화막과 고유전율막을 포함하고,
    상기 제3 게이트 절연막의 실리콘 산화막 환산 막 두께는, 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막의 실리콘 산화막 환산 막 두께보다 두꺼운 것을 특징으로 하는 반도체 장치.
  6. 기판의 주요면 상을, 제1 전계 효과 트랜지스터를 형성하기 위한 제1 소자 영역과 제2 전계 효과 트랜지스터를 형성하기 위한 제2 소자 영역으로 분리하는 분리 공정과,
    상기 제1 소자 영역과 상기 제2 소자 영역에 실리콘 질화막을 형성하는 실리콘 질화막 형성 공정과,
    상기 제2 소자 영역에 형성된 상기 실리콘 질화막을 제거하는 실리콘 산질화막 제거 공정과,
    상기 기판에 적어도 산화질소를 포함하는 분위기 중에서 열처리를 실시하고, 상기 제1 소자 영역에 형성된 상기 실리콘 질화막을 산화하여 산질화막을 형성하는 동시에, 상기 제2 소자 영역에 실리콘 산질화막을 형성하는 열처리 공정과,
    상기 제1 소자 영역과 상기 제2 소자 영역의 각 실리콘 산질화막 상에, 고유전율막을 형성하는 고유전율막 형성 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 열처리 공정은 일산화질소 분위기 중에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항에 있어서, 상기 열처리 공정은 산화이질소와 수소의 혼합 분위기 중에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서, 상기 반도체 장치의 제조 방법에 있어서 상기 분리 공정은 또한 기판 상에 제3 전계 효과 트랜지스터를 형성하기 위한 제3 소자 영역을 분리하고,
    상기 실리콘 질화막 형성 공정 전에,
    상기 제1, 제2, 제3 소자 영역에 실리콘 산화막을 형성하는 실리콘 산화막 형성 공정과,
    상기 제1 및 제2 소자 영역에 형성된 실리콘 산화막을 제거하는 실리콘 산화막 제거 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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