KR100495023B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

임계치 전압이 서로 다른 트랜지스터를 집적화한 완전 공핍형 SOI 전계 효과 트랜지스터를 제공하는 것을 목적으로 한다. 높은 Ge 조성의 SiGe막 및 낮은 Ge 조성의 SiGe막을 절연막 상에 형성하고, 그 위에 각각 변형 Si막을 형성한다. 그 결과, 얻어진 변형 Si막 중에 각각 채널 영역을 갖는 트랜지스터를 구성함으로써 임계치 전압이 서로 다른 트랜지스터를 집적화할 수 있다.

Description

반도체 장치 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 대규모 집적 회로(LSI)의 소비 전력은 트랜지스터의 집적 밀도가 높아지고, 또한 동작 주파수도 높아짐으로써 상승 일로를 걷고 있다. 이미 하이 엔드 프로세서에 있어서는 소비 전력이 100W를 넘고 있다.
이러한 LSI의 소비 전력을 억제하기 위해서는 개개의 트랜지스터의 전원 전압을 낮추는 것이 유효하다.
한편, 전원 전압을 낮게 하는 것에 더하여, 트랜지스터의 구동 능력을 향상시키기 위해서는 개개의 트랜지스터의 임계치 전압을 보다 낮게 설정해야 한다. 그러나, 트랜지스터의 임계치 전압을 낮게 설정하면, 오프 전류가 증대하여 대기 시의 소비 전력이 증대하는 모순이 발생한다.
이 모순은 트랜지스터의 게이트 길이를 100㎚ 이하로 한 후의 세대, 즉 전원 전압이 1V, 임계치 전압이 0.3V 이하의 세대가 되면 현저하게 되는 것이 예상되고 있다.
대기 전력이 증대하는 문제를 해결하는 방법의 하나로서, 하나의 LSI 칩 상에 임계치 전압이 높은 트랜지스터와 낮은 트랜지스터의 두 종류의 트랜지스터를 집적하는 방법이 제안되어 있다. 하나의 방법에서는 임계치 전압이 낮고 미세하게 고속 동작이 가능하지만 오프 전류가 많은 트랜지스터를 주요한 CMOS 논리 회로부에 이용하고, 다른 하나의 방법에서는 임계치 전압이 높고 차단 특성이 뛰어난 트랜지스터를 CMOS 회로에서의 트랜지스터의 오프 시의 누설 전류를 차단하기 위해서 이용하고 있다.
또한, 아날로그 CMOS 회로와 디지털 CMOS 회로를 하나의 칩 상에 집적화하는 LSI에서도, 임계치 전압이 서로 다른 트랜지스터를 집적화할 필요가 있다. 이는 디지털부와 아날로그부에서 트랜지스터의 사이즈나 전원 전압이 다르기 때문이다.
이와 같이 LSI 칩 상에서 서로 다른 임계치 전압을 갖는 트랜지스터를 집적화할 필요성이 있다. 이 때문에, 종래 벌크 실리콘 상에서는 웰의 불순물 농도를 바꿔 서로 다른 임계치 전압을 갖는 트랜지스터를 집적화하고 있었다. 이는 벌크 실리콘에서는 기판의 전위가 접지되어 고정되어 있기 때문에, 웰의 불순물 농도를 바꿈으로써 게이트 전극에 이용하는 금속 일함수와 반도체의 전위와의 차가 변화하고, 이에 따라 임계치 전압을 컨트롤할 수 있기 때문이다.
한편, 금후 트랜지스터의 미세화 및 고집적화가 진행함에 따라, 접합 용량을 대폭 저감시킬 수 있는 SOI 기판을 이용한 전계 효과 트랜지스터가 많이 이용되게 된다. SOI 기판을 이용한 전계 효과 트랜지스터 중, 동작 시에 공핍층이 SOI 기판의 매립 절연층까지 도달하는 완전 공핍형 전계 효과 트랜지스터는 게이트 길이가 100㎚ 이하가 되어도 쇼트 채널 효과를 억제할 수 있고 트랜지스터가 동작 가능한 것으로 주목받고 있다.
그러나, 완전 공핍형 전계 효과 트랜지스터는 이하의 점에서 문제가 있다. 그것은 SOI 기판의 매립 절연막 상에서 완전하게 공핍화하기 때문에, 보디를 접지할 수 없고, 불순물 농도를 바꿈으로써 임계치를 제어할 수 없다는 점이다. 이는 보디가 접지되어 있지 않기 때문에 불순물을 바꾸더라도 게이트 전극에 이용하는 금속 일함수와 반도체의 전위와의 차를 잘 변화시킬 수 없고 제어가 어렵기 때문이다.
한편, 상술과 같이 임계치 전압을 제어하여, 서로 다른 임계치 전압을 구비하는 복수의 전계 효과 트랜지스터를 집적화하고자 하는 요구가 있었다.
상술한 바와 같이 종래는 접합 용량을 대폭 저감시킬 수 있는 완전 공핍형 전계 효과 트랜지스터에는 서로 다른 임계치 전압을 제어하여 집적화할 수 없다는 문제가 있었다.
본 발명은 상기 문제를 해결하기 위해서 이루어진 것으로, 서로 다른 임계치 전압을 구비하는 트랜지스터를 하나의 LSI 칩에 집적화할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
제1 실시예는 절연막 상의 제1 영역에 형성된 제1 격자 완화 Si1-xGex (0≤x<1)막과, 상기 제1 격자 완화 Si1-xGex(0≤x<1)막보다 Ge 조성이 높은, 상기 절연층 상의 제2 영역에 형성된 제2 격자 완화 SiGe막과,
상기 제1 격자 완화 Si1-xGex(0≤x<1)막 상에 형성된 제1 변형 Si막과,
상기 제2 격자 완화 SiGe막 상에 형성된 제2 변형 Si막과,
상기 제1 변형 Si막을 채널로 하는 완전 공핍형 제1 전계 효과 트랜지스터와,
상기 제2 변형 Si막을 채널로 하는 완전 공핍형 제2 전계 효과 트랜지스터를 구비하고, 상기 제1 전계 효과 트랜지스터와 상기 제2 전계 효과 트랜지스터와의 임계치 전압이 서로 다른 것을 특징으로 하는 반도체 장치를 제공한다.
제2 양태는, 기판과,
상기 기판 상에 형성된 절연막과, 상기 절연막 상의 제1 영역에 형성된 제1 격자 완화 Si1-xGex(0≤x<1)막과, 상기 제1 격자 완화 Si1-xGex (0≤x<1)막 상에 형성된 제1 변형 Si막과, 상기 제1 변형 Si막 상에 형성된 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 형성된 제1 게이트 전극과, 상기 제1 변형 Si막 중에 이격하여 형성되고, 이들 사이에 채널 영역이 위치하도록 하여 설치된 제1 소스 영역 및 제1 드레인 영역을 포함하는 제1 전계 효과 트랜지스터와,
상기 절연막 상의 제2 영역에 형성된 제2 격자 완화 SiGe막과, 상기 제2 격자 완화 SiGe막 상에 형성된 제2 변형 Si막과, 상기 제2 변형 Si막 상에 형성된 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 형성된 제2 게이트 전극과, 상기 제2 변형 Si막 중에 이격하여 형성되고, 이들 사이에 채널 영역이 위치하도록 하여 설치된 제2 소스 영역 및 제2 드레인 영역을 포함하는 제2 전계 효과 트랜지스터를 구비하고,
상기 제1 전계 효과 트랜지스터와 상기 제2 전계 효과 트랜지스터는 임계치 전압이 서로 다른 것을 특징으로 하는 반도체 장치를 제공한다.
즉, 상기 제1 전계 효과 트랜지스터를 구성하는 제1 격자 완화막은, Si막이면 좋고, 그 Si막 중에 Ge가 Si1-xGex(0≤x<1)의 범위에 포함되어 있으면 좋다.
또한, 상기 제2 전계 효과 트랜지스터는, 예를 들면 상보형 전계 효과 트랜지스터 회로와 같이 복수의 전계 효과 트랜지스터로 구성되어 있는 경우에는, 그 중의 일부 또는 복수의 전계 효과 트랜지스터가 상기 제1 전계 효과 트랜지스터와 다른 임계 전압을 갖도록 구성하면 된다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 설명한다.
〈제1 실시예〉
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 단면도이다. 이 반도체 장치는 변형 Si막 중에 p 채널 영역을 형성한 트랜지스터 및 n 채널 영역을 형성한 트랜지스터를 이용하여 상보형 전계 효과 트랜지스터를 구성하고, 이 상보형 전계 효과 트랜지스터에 임계치 전압이 높은 누설 차단용 전계 효과 트랜지스터를 접속한 것이다. 또, 이하의 설명에서는 괄호 내에 본 발명의 구성 요소에 대응하는 용어를 표기하였다.
이 반도체 장치는 주면에 (001)면을 갖는 실리콘 기판(1) 상에, 실리콘 산화물로 이루어지는 매립 절연막(2)이 형성되어 있다. 매립 절연막(2) 상에는 낮은 임계치 전압을 갖는 n형 전계 효과 트랜지스터(제2 전계 효과 트랜지스터: 100) 및 낮은 임계치 전압을 갖는 p형 전계 효과 트랜지스터(제2 전계 효과 트랜지스터: 101)가 형성되고, 이들에 의해 상보형 트랜지스터를 구성하고 있다. 그리고, 이 상보형 트랜지스터에 의해 고속 논리부 A를 형성하고 있다.
또한, 동일하게 매립 절연막(2) 상에는 n형 전계 효과 트랜지스터(100)보다 높은 임계치 전압을 갖는 n형 전계 효과 트랜지스터(제1 전계 효과 트랜지스터: 102)가 형성되어 있다. 이 n형 전계 효과 트랜지스터(102)의 드레인 영역(제1 드레인 영역: 9)은 n형 전계 효과 트랜지스터(100)의 소스 영역(제2 소스 영역: 80)과 접속되고, 배선에 접속되어 있다. 이 배선은 전압 VSS(110)가 인가되어 있다. 이 n형 전계 효과 트랜지스터(102)는 고속 논리부 A가 대기 상태에 있는 동안에 누설 전류가 흐르지 않도록 오프되는 누설 차단 스위치부 B로서 기능한다. 도 1 중 트랜지스터(102)의 소스 영역(제1 소스 영역: 8)은 접지되고, 트랜지스터(101)의 드레인 영역(제2 드레인 영역: 91)은 전원 전압 VDD(112)가 인가되어 있다. 또한, 누설 차단용 트랜지스터(102)의 게이트 전극(제1 게이트 전극: 7)은 부스트용 배선에 접속되고 부스트 전압 VBoost 인가 장치(111)에 접속되어 있다.
누설 차단용 트랜지스터(102)는 매립 절연막(2) 상에 형성된 격자 완화한 Si0.84Ge0.16막(제1 격자 완화 SiGe막: 3)과, 이 격자 완화 SiGe막(3) 상에 형성된 변형 Si막(제1 변형 Si막: 4)과, 이 변형 Si막(4) 상에 형성된 SiO2로 이루어지는 게이트 절연막(제1 게이트 절연막: 6)과, 이 게이트 절연막(6) 상에 형성된 텅스텐으로 이루어지는 게이트 전극(제1 게이트 전극: 7)과, 게이트 절연막(6) 아래의 변형 Si막(4) 중에 형성된 채널 영역(제1 채널 영역: 5)과, 변형 Si막(4) 중에 이격하여 형성되고, 이들 사이에 채널 영역(5)이 위치하도록 하여 설치된 소스 영역(제1 소스 영역: 8) 및 드레인 영역(제1 드레인 영역: 9)으로 구성되어 있다.
또한, 상보형 전계 효과 트랜지스터를 구성하는 한쪽 n형 전계 효과 트랜지스터(100)는 매립 절연막(2) 상에 형성된 격자 완화한 Si0.6Ge0.4막(제2 격자 완화 SiGe막: 30)과, 이 격자 완화 SiGe막(30) 상에 형성된 변형 Si막(제2 변형 Si막: 40)과, 이 변형 Si막(40) 상에 형성된 SiO2로 이루어지는 게이트 절연막(제2 게이트 절연막: 60)과, 이 게이트 절연막(60) 상에 형성된 텅스텐으로 이루어지는 게이트 전극(제2 게이트 전극: 70)과, 게이트 절연막(60) 아래의 변형 Si막(40) 중에 형성된 채널 영역(제2 채널 영역: 50)과, 변형 Si막(40) 중에 이격하여 형성되고, 이들 사이에 채널 영역(50)이 위치하도록 하여 설치된 소스 영역(제2 소스 영역: 80) 및 드레인 영역(제2 드레인 영역: 90)으로 구성되어 있다.
또한, 상보형 전계 효과 트랜지스터를 구성하는 다른쪽 p형 전계 효과 트랜지스터(101)는 매립 절연막(2) 상에 형성된 격자 완화한 Si0.6Ge0.4막(제2 격자 완화 SiGe막: 31)과, 이 격자 완화 SiGe막(31) 상에 형성된 변형 Si막(제2 변형 Si막: 41)과, 이 변형 Si막(41) 상에 형성된 SiO2로 이루어지는 게이트 절연막(제2 게이트 절연막: 61)과, 이 게이트 절연막(61) 상에 형성된 텅스텐으로 이루어지는 게이트 전극(제2 게이트 전극: 71)과, 게이트 절연막(61) 아래의 변형 Si막(41) 중에 형성된 채널 영역(제2 채널 영역: 51)과, 변형 Si막(41) 중에 이격하여 형성되고, 이들 사이에 채널 영역(51)이 위치하도록 하여 설치된 소스 영역(제2 소스 영역: 81) 및 드레인 영역(제2 드레인 영역: 91)으로 구성되어 있다.
이들 트랜지스터는, 소위 SOI 구조를 갖고 있다.
각 배선에 가해지는 전압은 0≤VSS≤VDD<VBoost이다. 또한, 두꺼운 격자 완화 SiGe막(3)의 막 두께는 50㎚, 얇은 격자 완화 SiGe막(30, 31)의 막 두께는 10㎚이다. 변형 Si막(4, 40, 41)의 막 두께는 5㎚이다. 누설 차단용 트랜지스터(102) 및 n형 전계 효과 트랜지스터(100)의 소스 영역(8, 80) 및 드레인 영역(9, 90)에는 n형 불순물이 확산되어 있다. 확산 범위는 변형 Si막(4, 40)뿐만 아니라, 격자 완화 SiGe막(3, 30)까지이다. 또한, CMOS를 구성하는 p형 전계 효과 트랜지스터 (101)의 소스 영역(81) 및 드레인 영역(91)에는 p형 불순물이 확산되어 있다. 확산 범위는 변형 Si막(41)뿐만 아니라, 격자 완화 SiGe막(31)까지이다.
이 반도체 장치에서, 누설 차단용 트랜지스터(102) 아래의 격자 완화 SiGe막 (3)에 있어서의 Ge 농도가 CMOS를 구성하는 트랜지스터(100, 101) 아래의 격자 완화 SiGe막(30, 31)의 Ge 농도보다 작아지고 있다. 따라서, 채널 영역(5)을 구성하는 변형 Si막(4)은 채널 영역(50, 51)을 구성하는 변형 Si막(40, 41)보다 변형량이 작아진다. 이 경우, 누설 차단용 트랜지스터(102)의 임계치 전압이 CMOS용 트랜지스터 (100, 101)보다 높아지고 있다. 이 때, 격자 완화 SiGe막(3)의 Ge 조성 x는 격자 완화 SiGe막(30, 31)의 Ge 조성 y보다 낮은 조건으로 임의로 선택할 수 있다.
변형 Si막을 채널 영역으로 하는 n형 MOSFET의 전도대의 기저 준위의 에너지는 하지(下地)의 Si1-xGex(0≤x≤1)막의 Ge 조성 x에 대하여 ΔEc=-0.5x와 같이 변화한다. 따라서, 이상적인 S 파라미터(S=60㎷/decade)의 MOSFET의 임계치 전류를 한 자릿수 변화시키기 위해서는 최저 x를 0.12 이상 변화시킬 필요가 있다. 가장 작은 x로 한 자릿수의 임계치 전류 변화를 얻기 위해서는, 도 1 중의 트랜지스터(102)를 영역 B의 Ge 조성의 조성비가 0 원자%인 Si막만의 통상의 SOI-MOSFET로 한 경우, 즉 영역 B의 SiGe막(3) 상당 부분의 Ge 조성의 조성비를 0원자%로 한 경우에는, 영역 A의 격자 완화 SiGe막(30, 31)의 Ge 조성의 조성비는, 적어도 영역 B의 SiGe막(3) 상당 부분의 Ge 조성의 조성비의 0원자%보다 높으면 되지만, 바람직하게는 12원자% 이상의 차이로 영역 A의 격자 완화 SiGe막(30, 31) 쪽의 Ge 조성을 높게 하면 된다.
또한, 보다 바람직한 영역 A의 격자 완화 SiGe막(30, 31)의 Ge 조성의 조성비와 영역 B의 Ge 조성의 조성비의 차이의 범위는, 영역 B의 Ge 조성의 조성비보다 영역 A의 Ge 조성의 조성비가 높고 또한 25원자% 이상으로 하는 것이다. 이는 Ge 조성이 클수록 변형 Si막의 전자 혹은 정공의 이동도가 증대하여 구동력이 증대하기 때문이다. 전자가 캐리어인 경우 Ge 조성의 조성비가 15원자%, 정공이 캐리어인 경우 Ge 조성의 조성비가 25원자% 정도에서 이동도의 증대율이 포화되기 때문에 영역 A의 Ge 조성의 조성비의 원자%가 영역 B의 Ge 조성의 조성비의 원자%보다 25원자% 이상 높으면 p채널 및 n채널 양쪽 모두 최대한의 이동도가 얻어질 수 있기 때문이다.
삭제
도 8은 본 실시예의 CMOS에서의 MOSFET의 채널 부분의 대역도이다.
도 8에 도시한 바와 같이 변형 Si-MOSFET에서는 하지의 SiGe의 Ge 조성이 증대하면, Φms, 및 Eg-Φms가 감소하기 때문에, p, n 채널 pMOSFET, nMOSFET 모두 임계치 전압의 절대치가 감소한다. 여기서, Eg는 변형 Si의 대역 갭, Φms는 게이트 전극의 일함수와 변형 Si의 전자 친화력과의 차이다. 단, 임계치 전압의 하지의 SiGe막의 Ge 조성(또는, 변형 Si의 변형량)에 대한 의존성은 n 채널 nMOSFET 쪽이 p 채널 pMOSFET 보다 크다.
다음으로, 본 실시예에 대한 변형예를 설명한다. 우선, 게이트 전극에 대해서는 텅스텐 이외에도, 몰리브덴, 탄탈 등의 고융점 금속이나 폴리실리콘 또는 폴리실리콘 게르마늄 또는 이들과의 실리사이드(TiSi2, CoSi2, NiSi)와의 적층 구조를 이용할 수 있다. 또한, CMOS로서의 양호한 동작을 고려하면 p 채널 pMOSFET 및 n 채널 nMOSFET의 임계치 전압의 절대치를 갖추면 좋다. 그 때문에, p 채널 및 n 채널 MOSFET에서 하지층의 SiGe 막의 조성은 상호 다르게 해도 좋다. 바람직하게는, p 채널 pMOSFET의 하지의 SiGe의 Ge 조성을 n 채널 nMOSFET의 하지의 SiGe의 Ge 조성보다 높게 설정한다.
이와 같이 완전 공핍형 전계 효과 트랜지스터에 있어서도, 임계치 전압이 낮고 미세하게 고속 동작이 가능하지만 오프 전류가 많은 트랜지스터(100, 101)를 주요한 CMOS 논리 회로부 A에 이용하고, 한쪽에 임계치 전압이 높고 차단 특성이 뛰어난 트랜지스터(102)를 누설 차단용 트랜지스터로서 이용할 수 있다.
다음으로, 도 1에 도시한 반도체 장치의 제조 방법에 대하여 도 2 및 도 3을 이용하여 설명한다.
우선, 도 2의 (a)에 도시한 바와 같이 주면이 (100)인 실리콘 기판(1) 상에 경사 조성 SiGe층(10)을 형성한다. 이 성막 방법으로서 CVD법 또는 MBE법에 의한 에피택셜 성장을 이용할 수 있다. 경사 조성 Si1-xGex층(10)은 실리콘 기판(1) 표면으로부터 Ge 조성 x를 0부터 0.1로 서서히 변화하도록 Ge 원료 가스의 유량을 조정한다. 이어서, 마찬가지로 경사 조성 SiGe층(10) 상에 Si0.9Ge0.1층(11)을 형성한다.
다음으로, 이 기판을 성막 장치로부터 이온 주입 장치로 이동하고, Si0.9Ge0.1층(11)의 표면으로부터 산소 이온을 주입한다. 이 때의 이온 주입 에너지는 160keV, 도우즈량은 4×1017㎝-2이었다. 그리고, 이 기판을 1350℃에서 6시간 열 처리하면, 도 2의 (b)에 도시한 바와 같이 두께 100㎚의 매립 절연막(2)과, 두께 300㎚의 SiGe층(12)이 형성된다. 이 열 처리 공정에 의해 매립 절연막(2)은 SiO2가 되고, 도 2의 (a)에 도시한 경사 조성 SiGe층(10) 중의 Ge 원자는 Si 기판(1) 내에 확산한다. 또한, 이 열 처리에 의해 SiGe층(12)은 격자 완화한다.
다음으로, 케미컬 드라이 에칭에 의해 격자 완화 SiGe층(12)을 80㎚까지 박막화한 후, 기판 상의 일부를 마스크에 의해 보호하고 다시 케미컬 드라이 에칭에 의해 격자 완화 SiGe층(12)의 일부를 박막화한다. 이와 같이 하여 도 2의 (c)에 도시한 바와 같이 두꺼운 격자 완화 SiGe막(13: 두께 80㎚) 및 얇은 격자 완화 SiGe막(14: 두께 50㎚)을 형성한다. 또한, 두꺼운 격자 완화 SiGe막(13)과 얇은 격자 완화 SiGe막(14)은, 포토리소그래프 공정에 의해 분리시킨다. 이들 공정에 의해 절연막(2) 상에 서로 다른 두께의 제1 SiGe막(13) 및 제2 SiGe막(14)이 형성된다.
다음으로, 이 기판을 1100℃에서 건조 열 산화 처리를 행한다. 이 산화 공정에 의해 제1 SiGe막(13) 및 제2 SiGe막(14)은 표면으로부터 산화됨으로써, 표면에 SiO2막(15)이 형성된다. 그러면, 제1 SiGe막(13) 및 제2 SiGe막(14) 중의 Si 원자는 산소 원자와의 결합에 이용되고, 반대로 Ge 원자는 산화막으로부터 나온다. 이 Ge 원자는 제1 SiGe막(13) 및 제2 SiGe막(14)의 남은 부분에 축적되게 된다.
한편, 매립 절연막(2)은 Ge 원자가 실리콘 기판(1) 중에 확산하는 것을 방지하기 위해서, 산화가 진행함과 함께 제1 SiGe막(13) 및 제2 SiGe막(14) 중의 Ge 조성은 커져 간다. 또한, 매립 절연막(2)과 제1 SiGe막(13) 및 제2 SiGe막(14)과의 계면은 1000℃ 이상의 고온에서는 결합이 약해진다. 따라서, Ge 조성의 상승에 의한 격자 상수의 변화에 따른 변형은 제1 SiGe막(13) 및 제2 SiGe막에 새롭게 도입되지 않고 격자 완화한 상태를 유지한다.
이와 같이 하여, 도 3의 (a)에 도시한 바와 같이 절연막(2) 상에 Ge 조성이 서로 다른 제1 격자 완화 SiGe막(3) 및 제2 격자 완화 SiGe막(30)이 형성된다.
본 실시예에서는 제1 SiGe막(13) 및 제2 SiGe막[14: 도 2의 (c)]은 SIMOX 공정에 의해 매립 절연막(2) 형성 시에 동시에 격자 완화하고 있다. 한편, 사전에 SOI 기판을 구입하고, SOI 기판 상에 막 두께가 서로 다른 제1 SiGe막(13) 및 제2 SiGe막[14: 도 2의 (c)]을 에피택셜 성장시켜서 형성해도 좋다. 이 경우, 제1 SiGe막 (13) 및 제2 SiGe막[14: 도 2의 (c)]은 변형된 상태이고, 도 3의 (a)에 도시한 Ge 조성을 다르게 하기 위한 산화 공정과 동시에 격자 완화되고, 제1 격자 완화 SiGe막(3) 및 제2 격자 완화막(30)을 형성할 수 있다.
이 때, 산화 전의 SiGe막의 두께를 T1, 산화 후의 SiGe막의 두께를 T2로 하면, 산화 후의 Ge 조성은 산화 전의 T1/T2배가 된다. 따라서, 산화 전의 Ge 조성을 x(0≤x≤1), 두꺼운 SiGe막(3)의 두께를 Ti, 얇은 SiGe막(30)의 두께를 Ti-Δ(차는 Δ), 산화에 의해 소비되는 두께를, 모두 Tc, 두꺼운 SiGe막(3)과 얇은 SiGe막(30)의 산화 후의 Ge 조성을 각각 xa(0≤xa≤1), xb(0≤xb≤1)로 하면, xa=x {Ti/(Ti-Tc)}, xb=x{(Ti-Δ)/(Ti-Δ-Tc)}가 된다.
그러면, xb/xa={1-(Δ/Ti)}/[1-{Δ/(Ti-Tc)}]>1이기 때문에, 얇은 SiGe막 (30)의 Ge 조성은 두꺼운 SiGe막(3)보다 커진다.
본 실시예에서는 이상의 원리에 기초하여 Ge 조성이 서로 다른 격자 완화 SiGe막을 매립 절연막 상에 형성하였다. 본 실시예에서는 구체적으로는 두꺼운 SiGe막 (3)의 두께를 80㎚에서 50㎚으로 하고, 얇은 SiGe막(30)의 두께를 40㎚에서 10㎚까지 산화에 의해 박막화한다. 그 결과, 두꺼운 것은 Ge 조성이 16원자%의 격자 완화 SiGe막(3), 얇은 것은 Ge 조성이 40원자%의 격자 완화 SiGe막(30)이 형성된다.
다음으로, 도 3의 (b)에 도시한 바와 같이 도 3의 (a)에서 형성된 산화막 (15)을 불산으로 박리하고, CVD법 등에 의해 변형 Si막(4, 40)을 각각 격자 완화 SiGe막(3, 30) 상에 에피택셜 성장한다. 이렇게 함으로써 변형 Si막(4, 40)은 각각의 하지막인 제1 격자 완화 SiGe막(3) 및 제2 격자 완화 SiGe막(30)의 격자 상수에 따른, 다른 변형이 인가되게 된다.
다음으로, 도 3의 (c)에 도시한 바와 같이 변형 Si막(4, 40) 상에 게이트 절연막(6, 60)을 형성하고, 게이트 절연막(6, 60) 상에 게이트 전극(7, 70)을 형성한다. 이와 같이 통상의 CMOS 형성 프로세스에 의해 트랜지스터를 형성하고, 배선을 형성한다. 이와 같이 하여 도 1에 도시한 반도체 장치를 형성할 수 있다. 도 3의 (c)에는 도 1과 동일 개소는 동일 부호를 붙여 그 설명을 생략하였다.
〈제2 실시예〉
다음으로, 도 1에 도시한 반도체 장치에 대하여, 다른 반도체 장치의 제조 방법을 도 4 및 도 5를 이용하여 설명한다.
우선, 도 4의 (a)에 도시한 바와 같이 주면이 (100)인 실리콘 기판(1) 상에 경사 조성 SiGe층(10)을 형성한다. 이 성막 방법으로서 CVD법 또는 MBE법에 의한 에피택셜 성장을 이용할 수 있다. 경사 조성 Si1-xGex층(10)은 실리콘 기판(1) 표면으로부터 Ge 조성 x를 0부터 0.1로 서서히 변화하도록 Ge 원료 가스의 유량을 조정한다. 이어서, 마찬가지로 경사 조성 SiGe층(10) 상에 Si0.9Ge0.1층(11)을 형성한다.
다음으로, 이 기판을 성막 장치로부터 이온 주입 장치로 이동하고, Si0.9Ge0.1층(11)의 표면으로부터 산소 이온을 주입한다. 이 때의 이온 주입 에너지는 160keV, 도우즈량은 4×1017㎝-2이었다. 그리고, 이 기판을 135O℃에서 6시간 열 처리하면, 도 4의 (b)에 도시한 바와 같이 두께 100㎚의 매립 산화막(2)과, 두께 300㎚의 SiGe층(12)이 형성된다. 이 열 처리 공정에 의해 매립 산화막(2)은 SiO2가 되고, SiGe층(12)은 격자 완화한다.
다음으로, 케미컬 드라이 에칭에 의해 격자 완화 SiGe층(12)을 80㎚까지 박막화한 후, 도 4의 (c)에 도시한 바와 같이 기판 상에 Si3N4로 이루어져 개구부를 갖는 마스크(16)를 형성한다. 또한, 마스크(16)가 형성되어 있는 SiGe막(17) 영역과, 마스크(16)가 형성되어 있지 않고 개구부에 노출하는 SiGe막(18) 영역을 분리한다.
다음으로, 이 기판을 1100℃에서 건조 열 산화 처리를 행한다. 이 산화 공정에 의해 개구부에 노출하는 SiGe막(18)을 표면으로부터 산화하여 박막화하고, Ge 조성을 높게 한다. 이렇게 해서, 도 5의 (a)에 도시한 바와 같이 Ge 조성이 서로 다른, 마스크 아래에 위치하는 제1 SiGe막(3) 및 개구부에 위치하는 제2 SiGe막(30)을 동시에 형성한다. 이 때의 두꺼운 제1 SiGe막(3)의 Ge 조성은 0.1, 두께 80㎚이고, 얇은 제2 SiGe막(30)의 Ge 조성은 0.4, 두께 20㎚이었다.
이 산화 공정에 의해 SiGe막[18: 도 4의 (c)]은 표면으로부터 산화됨으로써, 표면에 SiO2막[15: 도 5의 (a)]이 형성된다. 그러면, SiGe막[18: 도 4의 (c)] 중의 Si 원자는 산소 원자와의 결합에 이용되고, 반대로 Ge 원자는 산화막으로부터 나온다. 이 Ge 원자는 SiGe막[18: 도 4의 (c)]의 남은 부분에 축적되게 된다.
한편, 매립 절연막(2)은 Ge 원자가 실리콘 기판(1) 중에 확산하는 것을 방지하기 위해서, 산화가 진행함과 함께 SiGe막[18: 도 4의 (c)] 중의 Ge 조성은 커져 간다. 또한, 매립 절연막(2)과 SiGe막(18)과의 계면은 1000℃ 이상의 고온에서는 결합이 약해진다. 따라서, Ge 조성의 상승에 의한 격자 상수의 변화에 따른 변형은 SiGe막(18)에 새롭게 도입되지 않고 격자 완화한 상태를 유지한다.
이와 같이 하여, 도 5의 (a)에 도시한 바와 같이 절연막(2) 상에 Ge 조성이 서로 다른 제1 격자 완화 SiGe막(3) 및 제2 격자 완화 SiGe막(30)이 형성된다.
본 실시예에서는 SiGe막(17) 및 SiGe막[18: 도 4의 (c)]은 SIMOX 공정에 의해 매립 절연막(2) 형성 시에 동시에 격자 완화하고 있다. 한편, 사전에 SOI 기판을 구입하고, SOI 기판 상에 SiGe막(17) 및 SiGe막[18: 도 4의 (c)]을 에피택셜 성장시켜서 형성해도 좋다. 이 경우, SiGe막(17) 및 SiGe막[18: 도 4의 (c)]은 변형된 상태이고, 도 5의 (a)에 도시한 Ge 조성을 다르게 하기 위한 산화 공정과 동시에 격자 완화되고, 제1 격자 완화 SiGe막(3) 및 제2 격자 완화막(30)을 형성할 수 있다.
이와 같이 이 산화 공정 시, 한쪽의 SiGe막에 마스크를 형성하여 산화시키지 않음에 따라, 산화 후의 Ge 농도가 다른 격자 완화 SiGe막을 기판 상에 형성할 수 있다.
다음으로, 도 5의 (b)에 도시한 바와 같이 도 5의 (a)에서 형성된 산화막 (15) 및 마스크(16)를 불산으로 박리하고, CVD법 등에 의해 변형 Si막(4, 40)을 각각 격자 완화 SiGe막(3, 30) 상에 에피택셜 성장한다. 이렇게 함으로써 변형 Si막 (4, 40)은 각각의 하지막인 격자 완화 SiGe막(3, 30)의 격자 상수에 따른, 다른 변형이 인가되게 된다.
다음으로, 도 5의 (c)에 도시한 바와 같이 변형 Si막(4, 40) 상에 게이트 절연막(6, 60)을 형성하고, 게이트 절연막(6, 60) 상에 게이트 전극(7, 70)을 형성한다. 이와 같이 통상의 CMOS 형성 프로세스에 의해 트랜지스터를 형성하고, 배선을 형성한다. 이와 같이 하여 도 1에 도시한 반도체 장치를 형성할 수 있다. 도 5의 (c)에는 도 1과 동일 개소는 동일 부호를 붙여 그 설명을 생략하였다.
〈제3 실시예〉
도 6은 본 발명의 제3 실시예에 따른 반도체 장치의 단면도이다. 이 반도체 장치는 p 채널 영역을 변형 SiGe막 중에 형성한 트랜지스터와 n 채널 영역을 변형 Si막 중에 형성한 트랜지스터를 이용하여 상보형 전계 효과 트랜지스터를 구성하고, 이 상보형 전계 효과 트랜지스터에 임계치 전압이 높은 누설 차단용 전계 효과 트랜지스터를 접속한 것이다.
주면에 (001)면을 갖는 실리콘 기판(1) 상에, 실리콘 산화물로 이루어지는 매립 절연막(2)이 형성되어 있다. 매립 절연막(2) 상에는 낮은 임계치 전압을 갖는 n형 전계 효과 트랜지스터(제2 전계 효과 트랜지스터: 103) 및 낮은 임계치 전압을 갖는 p형 전계 효과 트랜지스터(제3 전계 효과 트랜지스터: 104)가 형성되어, 상보형 트랜지스터를 구성하고 있다. 이들 트랜지스터에 의해 고속 논리부 A를 형성하고 있다.
또한, 동일하게 매립 절연막(2) 상에는 n형 전계 효과 트랜지스터(103)보다 높은 임계치 전압을 갖는 n형 전계 효과 트랜지스터(제1 전계 효과 트랜지스터: 102)가 형성되어 있다. 이 n형 전계 효과 트랜지스터(102)의 드레인 영역(제1 드레인 영역: 9)은 p형 전계 효과 트랜지스터(104)의 소스 영역(제3 소스 영역: 83)과 접속되고, 배선에 접속되어 있다. 이 배선은 전압 VSS(110)가 인가되어 있다. 이 n형 전계 효과 트랜지스터(102)는 고속 논리부 A의 상보형 트랜지스터가 오프하고 있는 동안에 누설 전류가 흐르지 않도록 오프되는 누설 차단 스위치부 B로서 기능한다. 도 6 중 트랜지스터(102)의 소스 영역(제1 소스 영역: 8)은 접지되고, 트랜지스터(103)의 드레인 영역(제2 드레인 영역: 92)은 전원 전압 VDD(112)가 인가되어 있다. 또한, 누설 차단용 트랜지스터(102)의 게이트 전극(제1 게이트 전극: 7)은 부스트용 배선에 접속되고, 부스트 전압 VBoost 인가 장치(111)에 접속되어 있다.
누설 차단용 트랜지스터(102)는 매립 절연막(2) 상에 형성된 격자 완화한 Si0.84Ge0.16막(제1 격자 완화 SiGe막: 3)과, 이 격자 완화 SiGe막(3) 상에 형성된 변형 Si막(제1 변형 Si막: 4)과, 이 변형 Si막(4) 상에 형성된 SiO2로 이루어지는 게이트 절연막(제1 게이트 절연막: 6)과, 이 게이트 절연막(6) 상에 형성된 텅스텐으로 이루어지는 게이트 전극(제1 게이트 전극: 7)과, 게이트 절연막(6) 아래의 변형 Si막(4) 중에 형성된 채널 영역(제1 채널 영역: 5)과, 변형 Si막(4) 중에 이격하여 형성되고, 이들 사이에 채널 영역(5)이 위치하도록 하여 설치된 소스 영역(제1 소스 영역: 8) 및 드레인 영역(제1 드레인 영역: 9)으로 구성되어 있다.
또한, 상보형 전계 효과 트랜지스터를 구성하는 한쪽의 n형 전계 효과 트랜지스터(103)는 매립 절연막(2) 상에 형성된 격자 완화한 Si0.6Ge0.4막(제2 격자 완화 SiGe막: 32)과, 이 격자 완화 SiGe막(32) 상에 형성된 변형 Si막(제2 변형 Si막: 42)과, 이 변형 Si막(42) 상에 형성된 SiO2로 이루어지는 게이트 절연막(제2 게이트 절연막: 62)과, 이 게이트 절연막(62) 상에 형성된 텅스텐으로 이루어지는 게이트 전극(제2 게이트 전극: 72)과, 게이트 절연막(62) 아래의 변형 Si막(42) 중에 형성된 채널 영역(제2 채널 영역: 52)과, 변형 Si막(42) 중에 이격하여 형성되고, 이들 사이에 채널 영역(52)이 위치하도록 하여 설치된 소스 영역(제2 소스 영역: 82) 및 드레인 영역(제2 드레인 영역: 92)으로 구성되어 있다.
또한, 상보형 전계 효과 트랜지스터를 구성하는 다른 p형 전계 효과 트랜지스터(104)는 매립 절연막(2) 상에 형성된 Si막(33)과, 이 Si막(33) 상에 형성된 변형 Si0.8Ge0.2막(43)과, 이 변형 Si0.8Ge0.2막(43) 상에 형성된 Si 갭막(19)과, 이 Si 갭막(19) 상에 형성된 SiO2 등으로 이루어지는 게이트 절연막(제3 게이트 절연막: 63)과, 이 게이트 절연막(63) 상에 형성된 텅스텐 등으로 이루어지는 게이트 전극(제3 게이트 전극: 73)과, 게이트 절연막(63) 아래의 변형 SiGe막(43) 중에 형성된 채널 영역(제3 채널 영역: 53)과, 변형 SiGe막(43) 중에 이격하여 형성되고, 이들 사이에 채널 영역(53)을 위치하도록 하여 설치된 소스 영역(제3 소스 영역: 83) 및 드레인 영역(제3 드레인 영역: 93)으로 구성되어 있다.
p형 전계 효과 트랜지스터의 변형예로서, 도 11의 (a)의 트랜지스터(105)에 도시한 바와 같은 변형 SiGe막(53)이 게이트 절연막(63)에 직접 접촉하고 있는 구조를 이용할 수 있다.
또한, 도 11의 (b)의 트랜지스터(106)에 도시한 바와 같은 변형 SiGe막(53)이 게이트 절연막(63)과 매립 산화막(2)에 직접 삽입된 구조도 가능하다.
또한, 도 6에 있어서, 각 배선에 가해지는 전압은 0≤VSS≤VDD<VBoost이다. 또한, 격자 완화 SiGe막(3)의 막 두께는 50㎚, 격자 완화 SiGe막(32)의 막 두께는 10㎚이다. 변형 Si막(4, 42)의 막 두께는 5㎚이다. 누설 차단용 트랜지스터(102) 및 n형 전계 효과 트랜지스터(103)의 소스 영역(8, 82) 및 드레인 영역(9, 92)에는 n형 불순물이 확산되어 있다. 확산 범위는 변형 Si막(4, 42)뿐만 아니라, 격자 완화 SiGe막(3, 32)까지이다.
이 반도체 장치에서, 누설 차단용 트랜지스터(102) 아래의 격자 완화 SiGe층 (3)에 있어서의 Ge 농도가 CMOS를 구성하는 트랜지스터(103) 아래의 격자 완화 SiGe막(32)의 Ge 농도보다 작아지고 있다. 따라서, 채널 영역(5)을 구성하는 변형 Si막(4)은 채널 영역(52)을 구성하는 변형 Si막(42)보다 변형량이 작아진다. 이 경우, 누설 차단용 트랜지스터(102)의 임계치 전압이 CMOS용 트랜지스터(103)보다 커지고 있다.
이와 같이 완전 공핍형 SOI-MOSFET에서도, 임계치 전압이 낮고 미세하며 고속 동작이 가능하지만 오프 전류가 많은 트랜지스터(103)를 주요한 CMOS 논리 회로부 A에 이용하고, 다른 한편으로는 임계치 전압이 높고 차단 특성이 뒤어난 트랜지스터(102)를 누설 차단용 트랜지스터로서 이용할 수 있다.
또한, 본 실시예에서는 p형 전계 효과 트랜지스터(104)는 정공 채널은 주로 변형 SiGe막(43)과 Si 갭막(19)과의 계면에 형성된다. pMOSFET로서 변형 SiGe MOSFET을 이용한 것은 제1 실시예의 반도체 장치의 변형예에 있어서 p 채널의 Ge 조성을 크게 한 것과 마찬가지로, n 채널 트랜지스터(103)와의 임계치 전압의 정합성을 얻기 위함이다.
도 7은 본 실시예의 CMOS에서의 pMOSFET의 p 채널 부분의 대역도이다.
도 7에 도시한 바와 같이 변형 SiGe MOSFET에서는 채널의 Ge 조성이 증대하면, Eg-Φms가 감소하기 때문에, 임계치 전압의 절대치가 감소한다. 여기서, Eg는 변형 SiGe의 대역 갭, Φms는 게이트 전극의 일함수와 변형 SiGe의 전자 친화력과의 차이다. 임계치 전압의 SiGe막에 있어서의 Ge 조성(또는, 변형량)에 대한 의존성은 변형 Si의 pMOSFET보다 크기 때문에, 보다 큰 임계치 전압의 조정 폭이 얻어지는 특징을 갖는다.
다음으로, 도 6에 도시한 반도체 장치의 제조 방법에 대하여 도 9 및 도 10을 이용하여 설명한다.
우선, 도 9의 (a)에 도시한 바와 같이 실리콘 기판(1) 상에 형성된 SiO2로 이루어지는 매립 절연층(2), 그 위에 형성된 두께 20㎚의 실리콘층(21)으로 구성되는 SOI 기판을 준비한다. 이 SOI 기판 상의 pMOSFET가 형성되는 영역에 Si3N4로 이루어지는 마스크(20)를 형성한다.
다음으로, 도 9의 (b)에 도시한 바와 같이 CVD법 또는 MBE법에 의한 에피택셜 성장법을 이용하여, 기판 전면에 Si0.9Ge0.1을 성장시킨다. 이 때, 실리콘층(21) 상에는 격자 변형을 갖는 Si0.9Ge0.1막(22: 두께 80㎚)이 형성되고, 마스크(20) 상에는 다결정 Si0.9Ge0.1막(123: 두께 80㎚)이 형성된다.
다음으로, 도 8의 (c)에 도시한 바와 같이 마스크(20) 상에 형성된 다결정 Si0.9Ge0.1막(123)을 박리한다. 그리고, 기판의 일부를 마스크에 의해 보호하고, CMOS를 형성하는 영역의 Si0.9Ge0.1막을 케미컬 드라이 에칭에 의해 박막화한다. 이와 같이 하여 CMOS 형성 영역에는 얇은 Si0.9Ge0.1막[제2 SiGe막(23): 두께 40㎚], 누설 차단용 트랜지스터 형성 영역에는 두꺼운 Si0.9Ge0.1막[제1 SiGe막(22): 두께 80㎚]을 형성한다. 또한, 누설 차단용 트랜지스터, pMOSFET 및 nMOSFET 형성 영역은 각각 포토리소그래프 공정에 의해 홈을 형성하여 분리한다. 이들 공정에 의해, 절연막(2) 상에 서로 다른 두께를 갖는 제1 SiGe막(22) 및 제2 SiGe막(23)이 형성된다.
다음으로, 이 기판을 1100℃에서 건조 열 산화 처리를 행한다. 이 산화 공정에 의해 제1 SiGe막(22) 및 제2 SiGe막(23)은 표면으로부터 산화됨으로써, 표면에 SiO2막(15)이 형성된다. 그러면, 제1 SiGe막(22) 및 제2 SiGe막(23) 중의 Si 원자는 산소 원자와의 결합에 이용되고, 반대로 Ge 원자는 산화막으로부터 나온다. 이 Ge 원자는 제1 SiGe막(22) 및 제2 SiGe막(23)의 남은 부분에 축적되게 된다.
한편, 제1 SiGe막(22) 및 제2 SiGe막(23) 중의 Ge 원자의 일부는 하층의 실리콘층에 확산되지만, 매립 절연막(2)은 Ge 원자가 실리콘 기판(1) 중에 확산하는 것을 방지하기 위해서, 결과적으로 산화가 진행함과 함께 제1 SiGe막(22) 및 제2 SiGe막(23) 중의 Ge 조성은 커져 간다. 또한, 매립 절연막(2)과 실리콘층과의 계면은 1000℃ 이상의 고온에서는 결합이 약해진다. 따라서, 격자 완화가 진행함으로써, 두꺼운 제1 격자 완화 SiGe막(3: 두께 50㎚) 및 얇은 제2 격자 완화 SiGe막 (32: 두께 10㎚)을 형성할 수 있다.
이와 같이 하여 도 9의 (d)에 도시한 바와 같이 절연막(2) 상에 Ge 조성이 서로 다른 제1 격자 완화 Si0.84Ge0.16막(3) 및 제2 격자 완화 Si0.6Ge0.4막(32)이 형성된다. 부호(15)는 산화막이다.
다음으로, 도 10의 (a)에 도시한 바와 같이 도 9의 (d)에서 형성된 산화막 (15)을 불산으로 박리하고, CVD법 등에 의해 변형 Si막(4, 42)을 각각 제1 격자 완화 SiGe막(3) 및 제2 격자 완화 SiGe막(32) 상에 에피택셜 성장한다. 이렇게 함으로써 변형 Si막(4, 42)은 각각의 하지막인 격자 완화 SiGe막(3, 30)의 격자 상수에 따른, 다른 변형을 인가되게 된다. 이 때, 마스크(20) 상에는 다결정 실리콘막 (24)이 형성되어 있게 된다.
다음으로, 도 10의 (b)에 도시한 바와 같이 pMOSFET 형성 영역 이외에 CVD 산화막(25)으로 덮고, 다결정 실리콘막(24), 마스크(20)를 제거한 후에, 변형 SiGe막 (43) 및 Si 갭막(19)을 순차적으로 선택 에피택셜 성장시킨다.
다음으로, 도 10의 (c)에 도시한 바와 같이 CVD 산화막[25: 도 10의 (b)]을 박리하여, 변형 Si막(4, 42), Si 갭막(19) 상에 게이트 절연막(6, 62, 63)을 형성하고, 게이트 절연막(6, 62, 63) 상에 게이트 전극(7, 72, 73)을 형성한다. 이와 같이 통상의 CMOS 형성 프로세스에 의해 트랜지스터를 형성하고, 배선을 형성한다. 이와 같이 하여 도 6에 도시한 반도체 장치를 형성할 수 있다. 도 10의 (c)에는 도 1과 동일 개소는 동일 부호를 붙여 그 설명을 생략하였다.
이상, 본 발명은 각 실시예에 한정되는 것이 아니고, 다른 많은 임계치 논리 회로에의 적용도 가능하다. 또한, 디지털 논리 회로뿐만 아니라, 디지털 및 아날로그 혼재 LSI에도 응용할 수 있다. 이 경우, 임계치 전압의, 보다 낮은 트랜지스터로 아날로그 회로를 구성함으로써, 실효적인 전압 진폭을 크게 할 수 있기 때문에, S/N 비를 크게 할 수 있다.
이상 진술한 바와 같이 본 발명에서는 임계치 전압이 서로 다른 완전 공핍형 전계 효과 트랜지스터를 하나의 LSI 칩 상에 집적화할 수 있다. 그 결과, 고속이며 또한 저소비 전력의 LSI가 얻어진다.
이상, 본 발명에 따른 실시예에 대하여 설명했지만, 본 기술 분야의 숙련된 자는 상술한 특징 및 이점 이외에 추가의 이점 및 변경이 가능함을 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 상술한 특정한 실시예 및 대표적인 실시예만으로 한정되는 것이 아니며, 첨부한 특허 청구의 범위에 의해 정의된 일군의 발명 개념의 정신 또는 영역과 그들의 등가물로부터 벗어남없이 다양한 변경이 이루어질 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 단면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 각 제조 공정에서의 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 각 제조 공정에서의 단면도.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치의 각 제조 공정에서의 단면도.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 각 제조 공정에서의 단면도.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치의 단면도.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치의 MOSFET에서의 채널 영역의 대역도.
도 8은 본 발명의 제1 실시예에 따른 반도체 장치의 pMOSFET에서의 채널 영역의 대역도.
도 9는 본 발명의 제3 실시예에 따른 반도체 장치의 각 제조 공정에서의 단면도.
도 10은 본 발명의 제3 실시예에 따른 반도체 장치의 각 제조 공정에서의 단면도.
도 11은 본 발명의 변형예에 따른 반도체 장치의 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 실리콘 기판
2 : 매립 절연막
3, 30 : 격자 완화 SiGe막
4, 40 : 변형 Si막
5, 50 : 채널 영역
6, 60 : 게이트 절연막
7, 70 : 게이트 전극
8, 80 : 소스 영역
9, 90 : 드레인 영역
100 : n형 전계 효과 트랜지스터
101 : p형 전계 효과 트랜지스터
110 : 전압 VSS
111 : 부트 전압 인가 장치
112 : 전원 전압

Claims (18)

  1. 절연막 상의 제1 영역에 형성된 제1 격자 완화 Si1 -xGex(0≤x<1)막과,
    상기 제1 격자 완화 Si1 -xGex(0≤x<1)막보다 Ge 조성이 높은, 상기 절연막 상의 제2 영역에 형성된 제2 격자 완화 SiGe막과,
    상기 제1 격자 완화 Si1 -xGex(0≤x<1)막 상에 형성된 제1 변형 Si막과,
    상기 제2 격자 완화 SiGe막 상에 형성된 제2 변형 Si막과,
    상기 제1 변형 Si막을 채널로 하는 완전 공핍형 제1 전계 효과 트랜지스터와,
    상기 제2 변형 Si막을 채널로 하는 완전 공핍형 제2 전계 효과 트랜지스터를 포함하고,
    상기 제1 격자 완화 Si1 -xGex(0≤x<1)막 및 상기 제2 격자 완화 SiGe막의 Ge 조성의 차가 12원자% 이상이고, 또한 상기 제2 격자 완화 SiGe막의 Ge 조성이 25원자% 이상이며,
    상기 제1 전계 효과 트랜지스터와 상기 제2 전계 효과 트랜지스터의 임계치 전압이 서로 다른 것을 특징으로 하는 반도체 장치.
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  7. 기판과,
    상기 기판 상에 형성된 절연막과, 상기 절연막 상의 제1 영역에 형성된 제1 격자 완화 Si1 -xGex(0≤x<1)막과, 상기 제1 격자 완화 Si1 -xGex(0≤x<1)막 상에 형성된 제1 변형 Si막과, 상기 제1 변형 Si막 상에 형성된 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 형성된 제1 게이트 전극과, 상기 제1 변형 Si막 중에 이격하여 형성되고, 이들 사이에 채널 영역이 위치하도록 하여 설치된 제1 소스 영역 및 제1 드레인 영역을 포함하는 제1 전계 효과 트랜지스터와,
    상기 절연막 상의 제2 영역에 형성된 제2 격자 완화 SiGe막과, 상기 제2 격자 완화 SiGe막 상에 형성된 제2 변형 Si막과, 상기 제2 변형 Si막 상에 형성된 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 형성된 제2 게이트 전극과, 상기 제2 변형 Si막 중에 이격하여 형성되고, 이들 사이에 채널 영역이 위치하도록 하여 설치된 제2 소스 영역 및 제2 드레인 영역을 포함하는 제2 전계 효과 트랜지스터를 포함하고,
    상기 제1 격자 완화 Si1 -xGex(0≤x<1)막 및 상기 제2 격자 완화 SiGe막의 Ge 조성의 차가 12원자% 이상이고, 또한 상기 제2 격자 완화 SiGe막의 Ge 조성이 25원자% 이상이며,
    상기 제1 전계 효과 트랜지스터와 상기 제2 전계 효과 트랜지스터는 임계치 전압이 다른 것을 특징으로 하는 반도체 장치.
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