JPH05121450A

JPH05121450A - 半導体装置及びその製造方法

Info

Publication number: JPH05121450A
Application number: JP3141558A
Authority: JP
Inventors: Hidekazu Murakami; 英一村上; Kiyokazu Nakagawa; 清和中川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-06-13
Filing date: 1991-06-13
Publication date: 1993-05-18

Abstract

(57)【要約】【目的】高速かつ低消費電力のｎチャネル電界効果トラ
ンジスタを有する半導体装置及びその製造方法を提供す
ること。【構成】Ｓｉ_1-ｘＧｅｘ（０．７≦ｘ≦０．８５）混晶
を基板とし、Ｇｅ又はＳｉ_1-zＧｅ_z（０．９≦ｚ＜１）
混晶のチャネル層と、その上に設けられたＳｉ_1-yＧｅ_y
（０．７≦ｙ≦０．８５）混晶層を有するｎチャネル電
界効果トランジスタを有する半導体装置。これらの層は
エピタキシャル成長させて製造する。【効果】Ｇｅ層における高速な電子移動度を有効に利用
でき、高速に作動する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、特に低消費電力、高速作動に適した半導
体装置及びその製造方法に関する。

【０００２】

【従来の技術】半導体装置には、素子の微細化による高
集積化・高速化が進行する中で、同時に低電圧、低消費
電力化が求められている。高集積化には構造の簡単な金
属酸化膜半導体型電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）が適しており、低消費電力化には、ｎチャネルＦＥ
ＴとｐチャネルＦＥＴを同一基板上に混載した相補型Ｍ
ＯＳＦＥＴが用いられてきた。

【０００３】一方、Ｓｉバイポーラトランジスタ並の高
速性を持ち、低電圧動作に適したＦＥＴとして、ＧａＡ
ｓ金属半導体型（ＭＥＳ）ＦＥＴあるいは変調ドープ型
（ＭＯＤ）ＦＥＴが開発され、高周波用増幅素子として
実用化されている。近年、このＦＥＴを相補型論理回路
用の素子としても開発する研究が数多く報告され、例え
ば、アイイーディーエムテクニカルダイジェスト，
１９８９，第１１７頁（ＩＥＤＭＴｅｃｈ．Ｄｉ
ｇ．，１９８９，ｐ１１７）にそのような素子が記載
されている。ところが、ＧａＡｓ等のいわゆる化合物半
導体においては、正孔の移動度が電子に比べて著しく小
さく、Ｓｉと同等であり、低速のｐチャネルＦＥＴの性
能が、回路全体の性能を律速してしまうという本質的な
問題がある。

【０００４】そこで、電子、正孔共に移動度の大きいＧ
ｅが注目され、ｎ、ｐチャネルＭＯＳＦＥＴが試作さ
れ、アイイーイーイーエレクトロンデバイスレタ
ーズ第９巻（１９８８）６３９頁及び第１０巻（１９８
９）３２５頁（ＩＥＥＥＥｌｅｃｔｒｏｎＤｅｖｉ
ｃｅＬｅｔｔ．９，（１９８８）ｐ６３９、ｉｂｉｄ
１０，（１９８９））にはそのようなＧｅを基板として
用いるＦＥＴが記載されている。また、フィジカルレ
ビュー第３４巻（１９８６）２５０８頁（Ｐｈｙｓ．Ｒ
ｅｖ．３４，（１９８６）ｐ２５０８）には、Ｇｅ基板
上にＳｉＧｅを成長して形成したＳｉＧｅ／Ｇｅヘテロ
構造を用いたＧｅチャネルＭＯＤＦＥＴが提案されてい
る。

【０００５】しかし、Ｇｅを基板として用いるＦＥＴ
は、室温におけるソース・ドレイン−基板間のリーク電
流がＳｉに比べ約８桁大きく、低消費電力化の障害とな
る。また、ＧｅチャネルＭＯＳＦＥＴは、界面準位の大
きい金属酸化膜半導体界面がキャリヤの移動度を低下さ
せるという問題があった。さらにまた、ＧｅチャネルＭ
ＯＤＦＥＴは、得られるキャリヤ濃度が小さいという問
題があった。

【０００６】そこで、第５０回応用物理学会学術講演会
講演予稿集２７ｐ−Ｙ−６，２７ｐ−Ｙ−７（１９８
９）には、ＳｉＧｅ層上に設けたＧｅ層をチャネルとす
る構造のｐチャネルＭＯＤＦＥＴが記載されている。こ
の素子は高い正孔濃度と高速の移動度を有する。

【０００７】

【発明が解決しようとする課題】上記第５０回応用物理
学会学術講演会講演予稿集に記載の従来の技術は、チャ
ネルを構成するＧｅ層上にさらにＳｉ_0.5Ｇｅ_0.5層を設
けて、十分な正孔濃度を得ている。しかし、同様の積層
構造にｎチャネルＭＯＤＦＥＴを形成しても十分な電子
濃度が得られないという問題があった。

【０００８】本発明の目的は、高速な電子移動度を有効
に利用できるｎチヤネルＦＥＴを有する半導体装置を提
供することにある。本発明の他の目的は、高速な電子移
動度を有効に利用できるｎチヤネルＦＥＴを有する半導
体装置の製造方法を提供することにある。

【０００９】

【課題を解決するための手段】上記目的は、（１）Ｓｉ
_1-xＧｅ_x（ただしｘは０．７≦ｘ≦０．８５の範囲の値
である）混晶からなる基板並びに該基板上に設けられた
Ｇｅ又はＳｉ_1-zＧｅ_z（ただしｚは０．９≦ｚ＜１の範
囲の値である）混晶からなるチャネル層、該チャネル層
上に設けられた、Ｓｉ_1-yＧｅ_y（ただしｙは０．７≦ｙ
≦０．８５の範囲の値である）混晶層及び該チャネル層
にチャネルを形成するために設けられたゲート電極より
構成されるｎチャネル電界効果トランジスタを有するこ
とを特徴とする半導体装置、（２）Ｓｉ、Ｇｅ又はＧａ
Ａｓからなる基体上に設けられたＳｉ_1-xＧｅ_x（ただし
ｘは０．７≦ｘ≦０．８５の範囲の値である）混晶のエ
ピタキシャル成長層とを持つ基板並びに該基板上に設け
られたＧｅ又はＳｉ_1-zＧｅ_z（ただしｚは０．９≦ｚ＜
１の範囲の値である）混晶からなるチャネル層、該チャ
ネル層上に設けられた、Ｓｉ_1-yＧｅ_y（ただしｙは０．
７≦ｙ≦０．８５の範囲の値である）混晶層及び該チャ
ネル層にチャネルを形成するために設けられたゲート電
極より構成されるｎチャネル電界効果トランジスタを有
することを特徴とする半導体装置、（３）上記２記載の
半導体装置において、上記エピタキシャル成長層は、そ
の膜厚が０．５μｍ以上であることを特徴とする半導体
装置、（４）上記１、２又は３記載の半導体装置におい
て、上記チャネル層は、ｎ型不純物を有することを特徴
とする半導体装置、（５）上記１、２又は３記載の半導
体装置において、上記Ｓｉ_1-yＧｅ_y（ただしｙは上記の
範囲の値である）混晶層は、ｎ型不純物を有することを
特徴とする半導体装置、（６）上記１から５のいずれか
一に記載の半導体装置において、上記半導体装置は、上
記チャネル層と異なる位置に設けられた、Ｇｅ又はＳｉ
_1-zＧｅ_z（ただしｚは０．９≦ｚ＜１の範囲の値であ
る）混晶からなる第２のチャネル層と、該第２のチャネ
ル層上に設けられた第２のＳｉ_1-yＧｅ_y（ただしｙは
０．４≦ｙ≦０．６の範囲の値である）混晶層と該第２
のチャネル層にチャネルを形成するために設けられた第
２のゲート電極とより構成されるｐチャネル電界効果ト
ランジスタをさらに有することを特徴とする半導体装
置、（７）上記６記載の半導体装置において、上記第２
のチャネル層は、ｐ型不純物を有することを特徴とする
半導体装置、（８）上記６記載の半導体装置において、
上記第２のＳｉ_1-yＧｅ_y（ただしｙは上記の範囲の値で
ある）混晶層は、ｐ型不純物を有することを特徴とする
半導体装置、（９）上記６記載の半導体装置において、
上記半導体装置は、上記第２のチャネル層をベースと
し、上記第２のＳｉ_1-yＧｅ_y（ただしｙは０．４≦ｙ≦
０．６の範囲の値である）混晶層をエミッタ層として構
成されるヘテロバイポーラトランジスタをさらに有する
ことを特徴とする半導体装置によって達成される。

【００１０】上記他の目的は、（１０）Ｓｉ_1-xＧｅ
_x（ただしｘは０．７≦ｘ≦０．８５の範囲の値であ
る）混晶からなる基板上にＧｅからなるチャネル層をエ
ピタキシャル成長させ、該チャネル層上にＳｉ_1-yＧｅ_y
（ただしｙは０．７≦ｙ≦０．８５の範囲の値である）
混晶層をエピタキシャル成長させる工程を少なくとも有
し、該チャネル層をチャネルとして構成する上記１記載
の半導体装置のｎチャネル電界効果トランジスタを製造
することを特徴とする半導体装置の製造方法、（１１）
Ｓｉ_1-xＧｅ_x（ただしｘは０．７≦ｘ≦０．８５の範囲
の値である）混晶からなる基板上にＳｉ_1-zＧｅ_z（ただ
しｚは０．９≦ｚ＜１の範囲の値である）混晶からなる
チャネル層をエピタキシャル成長させ、該チャネル層上
にＳｉ_1-yＧｅ_y（ただしｙは０．７≦ｙ≦０．８５の範
囲の値である）混晶層をエピタキシャル成長させる工程
を少なくとも有し、該チャネル層をチャネルとして構成
する上記１記載の半導体装置のｎチャネル電界効果トラ
ンジスタを製造することを特徴とする半導体装置の製造
方法、（１２）Ｓｉ、Ｇｅ又はＧａＡｓからなる基体上
にＳｉ_1-xＧｅ_x（ただしｘは０．７≦ｘ≦０．８５の範
囲の値である）混晶をエピタキシャル成長させて基板を
形成し、該基板上にＧｅからなるチャネル層をエピタキ
シャル成長させ、該チャネル層上にＳｉ_1-yＧｅ_y（ただ
しｙは０．７≦ｙ≦０．８５の範囲の値である）混晶層
をエピタキシャル成長させる工程を少なくとも有し、該
チャネル層をチャネルとして構成する上記２記載の半導
体装置のｎチャネル電界効果トランジスタを製造するこ
とを特徴とする半導体装置の製造方法、（１３）Ｓｉ、
Ｇｅ又はＧａＡｓからなる基体上にＳｉ_1-xＧｅ_x（ただ
しｘは０．７≦ｘ≦０．８５の範囲の値である）混晶を
エピタキシャル成させて基板を形成し、該基板上にＳｉ
_1-zＧｅ_z（ただしｚは０．９≦ｚ＜１の範囲の値であ
る）混晶からなるチャネル層をエピタキシャル成長さ
せ、該チャネル層上にＳｉ_1- _yＧｅ_y（ただしｙは０．７
≦ｙ≦０．８５の範囲の値である）混晶層をエピタキシ
ャル成長させる工程を少なくとも有し、該チャネル層を
チャネルとして構成する上記２記載の半導体装置のｎチ
ャネル電界効果トランジスタを製造することを特徴とす
る半導体装置の製造方法によって達成される。

【００１１】

【作用】本発明の作用をチャネル層がＧｅである場合を
例として説明する。Ｓｉ_1-xＧｅ_x混晶のバンドギャップ
を図２に示した。Ｇｅ組成（ｘ）が０．８５＜ｘ＜１の
範囲でバンドギャップの変化は急峻であり、ｘ≦０．８
５と選ぶことにより、Ｇｅ単体に比べて約０．２ｅＶバ
ンドギャップを大きくできる。従って、チャネル層の基
板としてＳｉ_1-xＧｅ_x（ｘ≦０．８５）混晶を用いるこ
とにより、室温におけるソース・ドレイン−基板間のリ
ーク電流を、Ｇｅ単体を用いた場合に比べて約４桁低減
することができる。

【００１２】また、Ｓｉ_1-xＧｅ_x基板上にＧｅをヘテロ
エピタキシャル成長する場合、格子定数差に起因する結
晶欠陥の発生を抑止する必要がある。特に、Ｇｅチャネ
ル層の厚さは、ｐ，ｎチャネル合わせて３０ｎｍ以上必
要であるが、このＧｅ膜が無欠陥で成長するにために
は、０．７≦ｘと選ぶ必要がある。これらの理由によっ
て、Ｓｉ_1-xＧｅ_x基板のｘの範囲としては０．７≦ｘ≦
０．８５とすることが好ましい。

【００１３】さらに、Ｇｅチャネルにキャリヤを有効に
閉じ込めるには、Ｓｉ_1-yＧｅ_y／Ｇｅヘテロ構造のヘテ
ロ界面におけるバンド不連続値は０．１５ｅＶ以上ある
ことが必要であり、０．２ｅＶ以上であることが望まし
い。この構造における正孔に対するポテンシャルの谷の
深さである価電子帯のバンド不連続値（ΔＥｖ）は、 ΔＥｖ＝（０．８４−０．５３ｘ）（１−ｙ）〔ｅＶ〕と見積もられ、電子に対するポテンシャルの谷の深さで
ある伝導帯のバンド不連続値（ΔＥｃ）は、 ΔＥｃ＝ΔＥｇ−ΔＥｖから評価できる。

【００１４】Ｓｉ_1-xＧｅ_x（０．７≦ｘ≦０．８５）混
晶基板を用いるとき、前記従来技術のようにｙの値を
０．５とすると、ΔＥｖの値はほぼ０．２ｅＶになるが
ΔＥｃの値はこの値に達しない。ｙの値を、０．７０≦
ｙ≦０．８５とすると、ΔＥｃの値はほぼ０．２ｅＶに
なる。それ故、ｙの値をこの範囲とすることにより、十
分な電子濃度が得られた。

【００１５】

【実施例】実施例１まず、ｎチャネルＭＯＤＦＥＴを作製した例についての
べる。図３に示すように、ｐ型Ｓｉ_0.2Ｇｅ_0.8基板４１
上に、厚さ２０ｎｍのＧｅチャネル層１７、厚さ５ｎｍ
のＳｉ_0.2Ｇｅ_0.8層１８を、基板温度４００℃でヘテロ
エピタキシャル成長した。結晶成長には、分子線エピタ
キシー法を用いた。次に、Ｓｂを原料とし、Ｓｂるつぼ
温度３５０℃、基板温度室温で、Ｓｂ１９を一原子層以
下に制御して吸着させた後、厚さ１０ｎｍの非晶質Ｓｉ
_0.2Ｇｅ_0.8層２０を堆積し、４５０℃の熱処理によって
単結晶化した。

【００１６】エピタキシャル成長の最後に、基板温度４
５０℃で、厚さ２ｎｍのＳｉ層２１を成長させ、そのま
ま、化学気相成長（ＣＶＤ）チェンバに搬送し、厚さ１
０ｎｍのゲート絶縁膜２２を堆積した。これには、低温
で良質な膜の得られる、有磁場（ＥＣＲ）ＣＶＤ法を用
いた。容量・電圧（Ｃ−Ｖ）法で測定した界面準位密度
は、５×１０¹⁰ｃｍ~²であった。ゲート電極２３は、Ｗ
Ｓｉで形成し、自己整合イオン打ち込みによりソース・
ドレインを形成した。

【００１７】製造した半導体装置は、高移動度による速
度オーバーシュート効果によって、ゲート長０．２μｍ
の素子において、８００ｍＳ／ｍｍという極めて大きい
相互コンダクタンスの値を示した。

【００１８】さらにこの素子の特性を調べるため、上記
と同様にＳｉ_0.2Ｇｅ_0.8層２０の単結晶化までの工程を
行った後、このヘテロ構造にＡｕＳｂ電極を付け、電気
伝導特性を調べた。ホール効果から求めた電子の移動度
は、室温で３０００ｃｍ²／Ｖｓ、７７Ｋで２００００
ｃｍ²／Ｖｓに達した。また、４．２Ｋでシュブニコフ
・ドハース振動が観測され、２次元電子ガスの存在が確
認された。

【００１９】なお、Ｓｉ、Ｇｅ及びＧａＡｓを基体と
し、その上にそれぞれＳｉ_0.2Ｇｅ_0.8混晶をエピタキシ
ャル成長させ、これを基板として用い、上記と同様に半
導体装置を製造したが、この半導体装置は上記とほぼ同
様の効果を示した。ただし、その場合、基板界面より発
生する転位の突き抜けを抑制するためにＳｉ_0.2Ｇｅ_0.8
混晶の膜厚を０．５μｍ以上とすることが必要であっ
た。

【００２０】また、Ｇｅチャネル層１７に代えてＳｉ
_0.1Ｇｅ_0.9混晶からなるチャネル層を形成し、同様に半
導体装置を製造した。この場合、相互コンダクタンスの
値が６００ｍＳ／ｍｍであったことの他はほぼ同様の効
果を示した。

【００２１】実施例２次に、図４を用いて、ｎチャネルドープトチャネル型Ｆ
ＥＴを作製した例について述べる。作製プロセスは、実
施例１のＭＯＤＦＥＴと同様であるが、Ｇｅチャネル層
５１は、均一にＳｂがドーピングされており、Ｓｉ_0.2
Ｇｅ_0.8層５２は、ノンドープである。Ｇｅチャネル層
５１のドーピング濃度を５×１０¹⁸ｃｍ~³としてシート
キャリヤ濃度を１０¹³ｃｍ~²まで高めても、移動度は室
温で１０００ｃｍ²／Ｖｓ程度までしか減少しなかっ
た。これは、ＧｅやＧａＡｓに見られる電気伝導特性上
の特長によるものであるとともに、ヘテロ構造を用いた
結果、ＭＯＳ界面によるキャリヤ散乱が抑制されたこと
による。その結果、ゲート長０．１μｍの素子におい
て、１０００ｍＳ／ｍｍという極めて大きい相互コンダ
クタンスの値が得られた。

【００２２】なお、Ｓｉ、Ｇｅ及びＧａＡｓを基体と
し、その上にそれぞれ膜厚０．５μｍのＳｉ_0.2Ｇｅ_0.8
混晶をエピタキシャル成長させ、これを基板として用
い、上記と同様に半導体装置を製造したが、この半導体
装置は上記とほぼ同様の効果を示した。また、Ｇｅチャ
ネル層５１に代えて、ＳｂがドーピングされたＳｉ_0.1
Ｇｅ_0.9混晶からなるチャネル層を形成し、同様に半導
体装置を製造した。この場合、相互コンダクタンスの値
が７５０ｍＳ／ｍｍであったことの他はほぼ同様な効果
を示した。

【００２３】実施例３次に、ｐ、ｎチャネルＭＯＤＦＥＴを同一基板上に作製
した例について述べる。まず、ｎチャネルＭＯＤＦＥＴ
を作製した後、ｐチャネルＭＯＤＦＥＴを作製した。

【００２４】図１に示すように、ｎ型Ｓｉ_0.2Ｇｅ_0.8基
板１１上に、厚さ２０ｎｍのＧｅチャネル層１２、厚さ
５ｎｍのＳｉ_0.5Ｇｅ_0.5層１３を、基板温度４００℃で
ヘテロエピタキシャル成長した。結晶成長には、分子線
エピタキシー法を用いた。次に、Ｂを原料とし、るつぼ
温度１５００℃、基板温度室温で、十分に時間制御し、
Ｂ１４を一原子層以下吸着させた。その後、厚さ１０ｎ
ｍの非晶質Ｓｉ_0.5Ｇｅ_0.5層１５を堆積し、４５０℃の
熱処理によって単結晶化した。つづいて、厚さ２００ｎ
ｍのｐ型Ｓｉ_0.2Ｇｅ_0.8膜１６をエピタキシャル成長さ
せ、さらに実施例１と同様のｎチャネルヘテロ構造を成
長した。

【００２５】次に、ｎチャネルＭＯＤＦＥＴの部分をレ
ジストで覆い、ＣＦ₄プラズマエッチングによりｐチャ
ネルＭＯＤＦＥＴ部分をｐ型Ｓｉ_0.2Ｇｅ_0.8膜１６ま
で、ｎチャネルヘテロ構造を除去した。続いて、再び、
ＭＢＥチェンバーに移し、水素プラズマクリーニングを
行った後、Ｓｉ層２１を成長し、ゲート絶縁膜２２、ゲ
ート電極２３を形成し、ＧｅチャネルＣ−ＭＯＳＦＥＴ
を形成した。得られた半導体は相補形論理回路を有し、
この回路のゲート遅延時間５０ｐｓ、消費電力５０μＷ
／ゲートであった。

【００２６】なお、Ｓｉ、Ｇｅ及びＧａＡｓを基体と
し、その上にそれぞれ膜厚０．５μｍのＳｉ_0.2Ｇｅ_0.8
混晶をエピタキシャル成長させ、これを基板として用
い、上記と同様に半導体装置を製造したが、この半導体
装置は上記とほぼ同様の効果を示した。また、Ｇｅチャ
ネル層１７に代えてＳｉ_0.1Ｇｅ_0.9混晶からなるチャネ
ル層を形成し、同様に半導体装置を製造した。この場合
も上記とほぼ同様の効果を示した。

【００２７】実施例４次に、ｐチャネルＭＯＤＦＥＴとｎチャネルドープトチ
ャネルＦＥＴを同一基板上に作製した例を図５に示す。
作製法は、実施例３と同様であるが、ｎチャネルドープ
トチャネルＦＥＴの部分の作製、すなわち、Ｓｂをドー
ピングしたＧｅチャネル層５１の作製からゲート電極２
３までは実施例２と同様にし、以後再び実施例３と同様
にした。

【００２８】なお、Ｓｉ、Ｇｅ及びＧａＡｓを基体と
し、その上にそれぞれ膜厚０．５μｍのＳｉ_0.2Ｇｅ_0.8
混晶をエピタキシャル成長させ、これを基板として用
い、上記と同様に半導体装置を製造したが、この半導体
装置は上記とほぼ同様の効果を示した。また、Ｇｅチャ
ネル層５１に代えて、ＳｂをドーピングしたＳｉ_0.1Ｇ
ｅ_0.9混晶からなるチャネル層を形成し、同様に半導体
装置を製造した。この場合も上記とほぼ同様の効果を示
した。

【００２９】実施例５次に、ｎ，ｐチャネルドープトチャネルＦＥＴとヘテロ
バイポーラトランジスタ（ＨＢＴ）とを同一基板上に作
製した例について述べる。図６にこの素子の断面図を示
す。高濃度ｎ型Ｓｉ_0.2Ｇｅ_0.8コレクタ層７１が形成さ
れている点がこれまでの実施例と異なる。ｐ型Ｇｅ層１
２′は、ＦＥＴのチャネルとＨＢＴのベースとに共用さ
れている。高濃度ｐ型層７８はＢを約１×１０²⁰ｃｍ~³
打ち込んで、高濃度ｎ型層７９はＡｓを約１×１０²⁰ｃ
ｍ~³打ち込んでそれぞれ製造した。ゲート電極２３、ベ
ース電極２３ａ、エミッタ電極２３ｂ、コレクタ電極２
３ｃはいずれも多結晶ＳｉＧｅからなる。この素子はＧ
ｅチャネル及びベースのバイポーラーＣＭＯＳ構造であ
り、一層の回路の高速化が実現できた。

【００３０】なお、Ｓｉ、Ｇｅ及びＧａＡｓを基体と
し、その上にそれぞれ膜厚０．５μｍのＳｉ_0.2Ｇｅ_0.8
混晶をエピタキシャル成長させ、これを基板として用
い、上記と同様に半導体装置を製造したが、この半導体
装置は上記とほぼ同様の効果を示した。また、Ｇｅチャ
ネル層５１に代えて、ＳｂをドーピングしたＳｉ_0.1Ｇ
ｅ_0.9混晶からなるチャネル層を形成し、同様に半導体
装置を製造した。この場合も上記とほぼ同様の効果を示
した。

【００３１】

【発明の効果】本発明によれば、Ｇｅの持つ高い電子の
移動度を有効に利用し、高い相互コンダクタンスを持つ
ＦＥＴを有する半導体装置を作製できた。その結果、高
速かつ低消費電力の高集積ＬＳＩの実現ができた。

【図面の簡単な説明】

【図１】本発明の実施例３に示したＧｅチャネル相補型
ＭＯＤＦＥＴを持つ半導体装置の断面図である。

【図２】Ｓｉ_1-xＧｅ_x混晶のバンドギャップのｘ依存性
を示す図である。

【図３】本発明の実施例１の半導体装置の断面図であ
る。

【図４】本発明の実施例２の半導体装置の断面図であ
る。

【図５】本発明の実施例４の半導体装置の断面図であ
る。

【図６】本発明の実施例５の半導体装置の断面図であ
る。

【符号の説明】

１１、４１基板１２、１７、５１Ｇｅチャネル層１２′ ｐ型Ｇｅ層１３、１５Ｓｉ_0.5Ｇｅ_0.5層１４Ｂ１６ｐ型Ｓｉ_0.2Ｇｅ_0.8層１８、２０、５２Ｓｉ_0.2Ｇｅ_0.8層１９Ｓｂ２１Ｓｉ層２２ゲート絶縁膜２３ゲート電極２３ａベース電極２３ｂエミッタ電極２３ｃコレクタ電極７１高濃度ｎ型Ｓｉ_0.2Ｇｅ_0.8コレクタ層７２ｎ~Ｓｉ_0.2Ｇｅ_0.8コレクタ層７４Ｓｉ_0.4Ｇｅ_0.6層７８高濃度ｐ型層７９高濃度ｎ型層

Claims

【特許請求の範囲】

【請求項１】Ｓｉ_1-xＧｅ_x（ただしｘは０．７≦ｘ≦
０．８５の範囲の値である）混晶からなる基板並びに該
基板上に設けられたＧｅ又はＳｉ_1-zＧｅ_z（ただしｚは
０．９≦ｚ＜１の範囲の値である）混晶からなるチャネ
ル層、該チャネル層上に設けられた、Ｓｉ_1-yＧｅ_y（た
だしｙは０．７≦ｙ≦０．８５の範囲の値である）混晶
層及び該チャネル層にチャネルを形成するために設けら
れたゲート電極より構成されるｎチャネル電界効果トラ
ンジスタを有することを特徴とする半導体装置。
【請求項２】Ｓｉ、Ｇｅ又はＧａＡｓからなる基体上に
設けられたＳｉ_1-xＧｅ_x（ただしｘは０．７≦ｘ≦０．
８５の範囲の値である）混晶のエピタキシャル成長層と
を持つ基板並びに該基板上に設けられたＧｅ又はＳｉ
_1-zＧｅ_z（ただしｚは０．９≦ｚ＜１の範囲の値であ
る）混晶からなるチャネル層、該チャネル層上に設けら
れた、Ｓｉ_1-yＧｅ_y（ただしｙは０．７≦ｙ≦０．８５
の範囲の値である）混晶層及び該チャネル層にチャネル
を形成するために設けられたゲート電極より構成される
ｎチャネル電界効果トランジスタを有することを特徴と
する半導体装置。
【請求項３】請求項２記載の半導体装置において、上記
エピタキシャル成長層は、その膜厚が０．５μｍ以上で
あることを特徴とする半導体装置。
【請求項４】請求項１、２又は３記載の半導体装置にお
いて、上記チャネル層は、ｎ型不純物を有することを特
徴とする半導体装置。
【請求項５】請求項１、２又は３記載の半導体装置にお
いて、上記Ｓｉ_1-yＧｅ_y（ただしｙは上記の範囲の値で
ある）混晶層は、ｎ型不純物を有することを特徴とする
半導体装置。
【請求項６】請求項１から５のいずれか一に記載の半導
体装置において、上記半導体装置は、上記チャネル層と
異なる位置に設けられた、Ｇｅ又はＳｉ_1-zＧｅ_z（ただ
しｚは０．９≦ｚ＜１の範囲の値である）混晶からなる
第２のチャネル層と、該第２のチャネル層上に設けられ
た第２のＳｉ_1-yＧｅ_y（ただしｙは０．４≦ｙ≦０．６
の範囲の値である）混晶層と該第２のチャネル層にチャ
ネルを形成するために設けられた第２のゲート電極とよ
り構成されるｐチャネル電界効果トランジスタをさらに
有することを特徴とする半導体装置。
【請求項７】請求項６記載の半導体装置において、上記
第２のチャネル層は、ｐ型不純物を有することを特徴と
する半導体装置。
【請求項８】請求項６記載の半導体装置において、上記
第２のＳｉ_1-yＧｅ_y（ただしｙは上記の範囲の値であ
る）混晶層は、ｐ型不純物を有することを特徴とする半
導体装置。
【請求項９】請求項６記載の半導体装置において、上記
半導体装置は、上記第２のチャネル層をベースとし、上
記第２のＳｉ_1-yＧｅ_y（ただしｙは０．４≦ｙ≦０．６
の範囲の値である）混晶層をエミッタ層として構成され
るヘテロバイポーラトランジスタをさらに有することを
特徴とする半導体装置。
【請求項１０】Ｓｉ_1-xＧｅ_x（ただしｘは０．７≦ｘ≦
０．８５の範囲の値である）混晶からなる基板上にＧｅ
からなるチャネル層をエピタキシャル成長させ、該チャ
ネル層上にＳｉ_1-yＧｅ_y（ただしｙは０．７≦ｙ≦０．
８５の範囲の値である）混晶層をエピタキシャル成長さ
せる工程を少なくとも有し、該チャネル層をチャネルと
して構成する請求項１記載の半導体装置のｎチャネル電
界効果トランジスタを製造することを特徴とする半導体
装置の製造方法。
【請求項１１】Ｓｉ_1-xＧｅ_x（ただしｘは０．７≦ｘ≦
０．８５の範囲の値である）混晶からなる基板上にＳｉ
_1-zＧｅ_z（ただしｚは０．９≦ｚ＜１の範囲の値であ
る）混晶からなるチャネル層をエピタキシャル成長さ
せ、該チャネル層上にＳｉ_1-yＧｅ_y（ただしｙは０．７
≦ｙ≦０．８５の範囲の値である）混晶層をエピタキシ
ャル成長させる工程を少なくとも有し、該チャネル層を
チャネルとして構成する請求項１記載の半導体装置のｎ
チャネル電界効果トランジスタを製造することを特徴と
する半導体装置の製造方法。
【請求項１２】Ｓｉ、Ｇｅ又はＧａＡｓからなる基体上
にＳｉ_1-xＧｅ_x（ただしｘは０．７≦ｘ≦０．８５の範
囲の値である）混晶をエピタキシャル成長させて基板を
形成し、該基板上にＧｅからなるチャネル層をエピタキ
シャル成長させ、該チャネル層上にＳｉ_1-yＧｅ_y（ただ
しｙは０．７≦ｙ≦０．８５の範囲の値である）混晶層
をエピタキシャル成長させる工程を少なくとも有し、該
チャネル層をチャネルとして構成する請求項２記載の半
導体装置のｎチャネル電界効果トランジスタを製造する
ことを特徴とする半導体装置の製造方法。
【請求項１３】Ｓｉ、Ｇｅ又はＧａＡｓからなる基体上
にＳｉ_1-xＧｅ_x（ただしｘは０．７≦ｘ≦０．８５の範
囲の値である）混晶をエピタキシャル成させて基板を形
成し、該基板上にＳｉ_1-zＧｅ_z（ただしｚは０．９≦ｚ
＜１の範囲の値である）混晶からなるチャネル層をエピ
タキシャル成長させ、該チャネル層上にＳｉ_1-yＧｅ
_y（ただしｙは０．７≦ｙ≦０．８５の範囲の値であ
る）混晶層をエピタキシャル成長させる工程を少なくと
も有し、該チャネル層をチャネルとして構成する請求項
２記載の半導体装置のｎチャネル電界効果トランジスタ
を製造することを特徴とする半導体装置の製造方法。