CN1331240C - 异质结构的锗沟道场效应器件及其制作方法 - Google Patents

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Abstract

描述了一种用来制作高迁移率Ge沟道场效应晶体管的方法和层状异质结构，它在半导体衬底上组合有多个半导体层，且由压应变的外延Ge层组成的沟道结构具有更高的势垒即更深的限制量子阱，并具有极高的互补MODFET和MOSFET的空穴迁移率。本发明克服了仅仅具有单个压应变SiGe沟道层的p沟道器件的合金散射造成的空穴迁移率有限的问题。本发明除了具有从室温(425K)以上到可获得甚至更高器件性能的低温(0.4K)的宽广工作温度范围之外，还改善了深亚微米现有技术硅pMOSFET的迁移率和跨导。

Description

异质结构的锗沟道场效应器件及其制作方法
相关申请的交叉引证
本申请与Jack O.Chu等人1999年3月12日提出的题为“场效应器件的高速复合p沟道Si/SiGe异质结构”的序号为No.09/267323的申请交叉引证，序号为No.09/267323的申请描述了一种具有由处于压力下的锗层和硅锗层组成的复合层的沟道以便得到更高的迁移率的此处列为参考的场效应晶体管。
技术领域
本发明涉及到硅和硅锗基材料系统，更具体地说是涉及到一种用于高速低噪声微波、亚毫米波和毫米波应用的新颖的外延场效应晶体管结构。此外延场效应晶体管结构最好包括结构中组合有硅层和硅锗层的高性能Ge沟道，以形成CMOS器件或电路、高电子迁移率晶体管(HEMT)、和调制掺杂异质结构场效应晶体管。本发明利用能够有利地工作于从室温(373K)以上到可获得甚至更高器件性能的低温(0.4K)的宽广温度范围的极高迁移率的Ge沟道，改善了深亚微米(沟道长度为0.1μm)现有技术硅pMOSFET的迁移率和跨导。
背景技术
在高速低噪声器件应用中，注意力集中在设计和制造高电子迁移率晶体管(HEMT)或调制掺杂场效应晶体管(MODFET)，其中载流子(例如电子，空穴)导电发生在未被掺杂的沟道层，致使载流子迁移率不受杂质散射的限制，从而得到高的载流子迁移率。通常，这些高速电子器件常常被用作低噪声放大器、功率放大器、工作于微波和射频(RF)波段的卫星接收器和发射器，而选择的材料通常是速度更快但更昂贵的III-V族材料系统以及诸如GaAs、InP之类的工艺。复杂而成本高的III-V族材料工艺在半导体工业中并不非常可取，而与目前Si工艺完全兼容的比较便宜的SiGe材料系统更为可取，且用现有Si-CMOS工艺进行集成更容易得多。
在1991年3月28日授予P.M.Solomon并受让于此处受让人的题为“锗沟道硅MOSFET”的美国专利No.5019882中，描述了与硅工艺兼容的材料系统的一个例子。在美国专利No.5019882中，载流子迁移率得到了改进的沟道，包含由硅和生长在硅衬底上的锗组成的合金层。此合金层保持足够薄，以便出现适当的赝无位错生长。硅层被制作在合金层上，并被局部氧化穿通以形成介电层。栅区被制作在二氧化硅上。
在1996年7月9日授予K.E.Ismail并受让于此处受让人的题为“采用应变Si/SiGe异质结构层的互补金属氧化物半导体晶体管逻辑”的美国专利No.5534713中，描述了与硅工艺兼容的高性能SiGe器件结构的第二个例子。在美国专利No.5534713中，硅CMOS晶体管结构被描述为采用处于压应力下的增强了空穴迁移率的掩埋SiGe沟道的p沟道器件以及采用处于张应力下的增强了电子迁移率的掩埋Si沟道的制作在应变Si/SiGe异质结构设计上的n沟道器件。而且，在美国5534713中，提出的用作p沟道场效应晶体管的p沟道的压应变SiGe层，被描述为锗的组分范围为50-100％，而优选组分为80％。迄今，采用这一沟道设计和组分的实验性SiGep沟道MODFET，在IBM公司Thomas J研究中心已经在室温下得到了仅仅相当于1000cm2/Vs的空穴迁移率。
用分子束外延(MBE)技术，已经演示了采用现有Si工艺的Ge沟道MODFET的兼容性和制造，其中借助于在Si衬底上的分子束外延，生长了具有由纯Ge层组成的空穴沟道的调制掺杂FET结构。特别是，在此处列为参考的G.Hock，T.Hackbarth，U.Erben，E.Kohn，U.Konig发表在Electron Lett.34(19)，17Sept.1998，pp1888-1889的题为“高性能0.25μm p型Ge/SiGe MODFET”的论文中，已经报道了高达1870cm2/Vs的调制掺杂的应变锗层(由MBE生长的)中的二维空穴气(2DHG)的室温空穴迁移率。在G.Hock等人的论文中，对于0.25μm栅长度的器件，p型Ge沟道MODFET表现160mS/mm的最大DC非本征跨导，而最大漏饱和电流高达300mA/mm的很高数值。对于RF性能，得到了32GHz的单位电流增益截止频率fT和85GHz的最大频率振荡fmax。
对于设计和制造用于诸如低温红外探测器、快速处理器、和低噪声放大器的读出电路之类的高速低温应用的高速低温MOSFET和双极晶体管，存在着越来越大的兴趣。为此，能够工作于从室温(300K)直到低温(＜T＝77K)的温度范围内同时具有甚至更高的输运特性的Ge沟道器件结构，是一种理想的解决方案。在U.Konig和F.Schaffler发表在Electron.Dev.Lett.，14(4)，4 Apr.1993，pp205-207的题为“生长在Si衬底上的具有高跨导的p型Ge沟道MODFET”的此处列为参考的论文中，已经报道了能够工作于室温和77K的具有由纯Ge组成的2D空穴沟道的调制掺杂SiGe/Ge异质结构的一个例子。
在1993年8月31日授予E.Murakami等人的题为“配备有应变锗层的晶体管”的美国专利No.5241197中，描述了适用于高速低温工作的具有高载流子迁移率的场效应晶体管的另一个例子。在美国专利No.5241197中，用分子束外延生长的应变控制层被提供在锗层下方，以便将压应变施加在锗层上。应变控制层的组分被用来产生压应变。应变锗层中的载流子迁移率据报道为3000cm2/Vs。然而，随后没有发表室温下具有2000cm2/Vs以上迁移率的Ge的性质或Ge层状结构的测量或数据。在Prentice-Hall，Inc.Upper Saddle River，NJ.1998年出版的D.W.Greve的《Field Effect Devices andApplications》的第315页，具体地说是表8.1中，有室温下Ge层状结构的空穴迁移率为1900cm2/Vs的报道数值。
发明内容
根据本发明，描述了一种利用p沟道区中的单层Ge的p型场效应晶体管的硅和硅锗基外延结构，用来制作p沟道器件，此p沟道器件包含：半导体衬底；由外延制作在衬底上的驰豫Si1-xGex组成的第一层，其中在第一层中第一层与第二层界面处Ge的份额x为0.5-0.8；由外延制作在第一层上的p型掺杂的Si1-xGex组成的第二层；由外延制作在第二层上的不掺杂的Si1-xGex组成的第三层；由外延制作在第三层上的不掺杂的Si1-xGex组成第四层；由外延制作在第四层上的不掺杂的Si1-xGex组成的第五层，第三到第五层具有逐渐降低的x值和降低的p型掺杂剂的残留背景浓度；由外延制作在第五层上的不掺杂的Ge组成的第六层，Ge层从而处于压应变下并保持与第一驰豫Si1-xGex层相当；以及由制作在第六层上的不掺杂的Si1-xGex组成的第七层。其中第四层的制作条件不同于第三层和第五层。在第七层上可以制作金属层并图形化，以便形成p沟道场效应晶体管的栅，同时可以借助于在层状结构的栅的二侧形成p型区而制作漏区和源区。这一层状结构设计构成了调制掺杂异质结构，从而供应层即第二p型掺杂的Si1-xGex层被置于有源Ge沟道第六层的下方。而且，在这一层状器件结构中，将有源沟道与供应层分隔开的分隔层使用一种三层设计，它包含由不掺杂的Si1-xGex组成的第三层、由不掺杂的Si1-xGex组成第四层、以及由x值逐渐降低且p型掺杂剂的残留背景浓度值降低的由不掺杂的Si1-xGex组成的第五层。借助于在逐渐降低的温度下制作不掺杂的Si1-xGex，能够得到逐渐降低的背景掺杂剂。
本发明还提供了一种方法和一种在其沟道中具有极高的空穴迁移率的p沟道场效应晶体管，它包含：半导体衬底；由外延制作在衬底上的驰豫Si1-xGex组成的第一层，其中在第一层中第一层与第二层界面处的x为0.5-0.8；由外延制作在第一层上的p型掺杂的Si1-xGex组成的第二层；由外延制作在第二层上的不掺杂的Si1-xGex组成的第三层；由外延制作在第三层上的不掺杂的Si1-xGex组成第四层，第三层和第四层具有逐渐降低的x值和降低的p型掺杂剂的残留背景浓度；由外延制作在第四层上的不掺杂的Ge组成的第五层，Ge层从而与第一驰豫Si1-xGex层相当；以及由外延制作在第五层上的不掺杂的Si1-xGex组成的第六层。其中第三层和第四层的制作条件不同。这一层状结构设计描述了一种调制掺杂异质结构，从而供应层即p型掺杂的Si1-xGex层2被第三和第四Si1-xGex层组成的双层问隔设计分隔于第五层的有源p沟道。
本发明还提供了一种方法和一种在其沟道中具有极高的空穴迁移率的p沟道场效应晶体管，它包含：半导体衬底；由外延制作在衬底上的驰豫Si1-xGex组成的第一层，其中在第一层中第一层与第二层界面处的x为0.5-0.8；由外延制作在第一层上的不掺杂的Ge组成的第二层，Ge层从而与第一驰豫Si1-xGex层相当；由外延制作在第二层上的不掺杂的Si1-xGex组成的第三层；由外延制作在第三层上的不掺杂的Si1-xGex组成第四层；由外延制作在第四层上的不掺杂的Si1-xGex组成的第五层；以及由外延制作在第五层上的p型掺杂的Si1-xGex组成的第六层。其中第四层的制作条件不同于第三层和第五层。这一层状结构设计描述了一种调制掺杂异质结构，从而供应层即p型掺杂的Si1-xGex层组成的第六层，被置于层2的有源Ge沟道上方。同样，借助于在第五层和第六层之间或第四层和第五层之间加入应变硅分隔层，供应层即层6组成的p型掺杂Si1-xGex层，能够进一步被分隔于第二层组成的有源Ge沟道之上。
本发明还提供了一种方法和一种在其沟道中具有极高的空穴迁移率的p沟道场效应晶体管，它包含：半导体衬底；具有外延制作在衬底上的驰豫Si1-xGex组成的上表面的第一层，其中在第一层中第一层与第二层界面处的x为0.5-0.8；由外延制作在第一层上的p型掺杂的Si1-xGex组成的第二层；由外延制作在第二层上的不掺杂的Si1-xGex组成的第三层；由外延制作在第三层上的不掺杂的Si1-xGex组成第四层；由外延制作在第四层上的不掺杂的Ge组成的第五层，Ge层从而与第一驰豫Si1-xGex层的上表面相当；由外延制作在第五层上的不掺杂的Si1-xGex组成第六层；由外延制作在第六层上的不掺杂的Si1-xGex组成第七层；以及由外延制作在第七层上的p型掺杂的Si1-xGex组成的第八层。其中第四层的制作条件不同于第三层和第五层。这一层状结构设计描述了一种调制掺杂异质结构，从而有源沟道被位于第五沟道层上方和下方的第二层和第八层的二个供应层对称地掺杂，并分别被沟道上方的第六层和第七层以及沟道下方的第三层和第四层组成的双层间隔设计同等地分隔开。
本发明还提供了一种方法和一种在其沟道中具有极高的空穴迁移率的p沟道场效应晶体管，它包含：半导体衬底；具有外延制作在衬底上的驰豫Si1-xGex组成的上表面的第一层，其中在第一层中第一层与第二层界面处的x为0.5-0.8；由外延制作在第一层上的p型掺杂的Si1-xGex组成的第二层；由外延制作在第二层上的不掺杂的Si1-xGex组成的第三层；由外延制作在第三层上的不掺杂的Si1-xGex组成第四层；由外延制作在第四层上的不掺杂的Si1-xGex组成的第五层；由外延制作在第五层上的不掺杂的Ge组成的第六层，Ge层从而与第一驰豫Si1-xGex层的上表面相当；由外延制作在第六层上的不掺杂的Si1-xGex组成第七层；由外延制作在第七层上的不掺杂的Si1-xGex组成第八层；以及由外延制作在第八层上的p型掺杂的Si1-xGex组成的第九层。这一层状结构设计描述了一种调制掺杂异质结构，从而有源沟道被位于沟道层5上方和下方的二个供应层2和9对称地掺杂，并分别被沟道上方的第七层和第八层组成的双层间隔设计以及沟道下方的第五层、第四层、和第三层组成的三层问隔设计不同等地分隔开。同样，利用倒转的间隔层设计，能够实现不对称掺杂，顶部供应层从而被沟道上方的三层设计分隔开，而底部供应层被沟道下方的双层间隔设计分隔开。
本发明还提供了一种方法和一种在其沟道中具有极高的空穴迁移率的互补场效应晶体管，它包含：半导体衬底；具有外延制作在衬底上的驰豫Si1-xGex组成的上表面的第一层，其中在第一层中第一层与第二层界面处的x为0.5-0.8；由外延制作在第一层上的不掺杂的Ge组成的第二层，Ge层从而与第一驰豫Si1-xGex层的上表面相当；由外延制作在第二层上的不掺杂的Si1-xGex组成的第三层；以及由外延制作在第三层上的栅介质组成第四层。在第四层上可以制作掺杂的多晶硅层并图形化，以形成场效应晶体管的栅电极，同时借助于在层状结构中的栅电极二侧上注入自对准的p型区或n型区，可以形成源区和漏区。这一层状结构设计描述了一种具有适合于互补(CMOS)场效应晶体管工作于增强模式的高迁移率的近表面Ge沟道的制作。
本发明还提供了一种方法和一种驰豫(＞90％)Si1-xGex缓冲层结构，它包含：半导体衬底；由阶梯形变化(或线性变化)方式外延制作在衬底上的局部驰豫(＜50％)Si1-xGex组成的第一层，其中各层的Ge含量以阶梯形方式(或线性方式)增加，且x的范围约为0.5-0.9；由外延制作在第一层上的Si1-xGey组成的第二层，其中y＝X+z，且z的范围为0.01-0.1，用来使该层“过驰豫”到大于x；以及由外延制作在第二层上的Si1-xGex组成的第三层，从而比之原先局部驰豫的Si1-xGex层，此Si1-xGex层现在更加驰豫。这一Si1-yGey组成的“超调”层造成的额外驰豫的程度依赖于此层的厚度，这又可能受到初始局部驰豫Si1-xGex层的临界厚度的限制。在x大于0.5的情况下，优选加倍“超调”效应，从而第一“超调”为Si1-mGem层，其中m＝0.5x，而第二“超调”为Si1-nGen层，其中n＝x+z，且z的范围为0.01-0.1。
本发明的目的是提供一种层状结构，它使p沟道场效应晶体管能够被制作成具有空穴迁移率极高的沟道。
本发明的另一目的是提供一种有源沟道是应变Ge层的p沟道器件。
本发明的另一目的是提供p沟道器件，其中的沟道结构利用了更高的压应变，其好处是比采用单个SiGe层的替换沟道对空穴载流子具有更高的势垒即更深的限制沟道。
本发明的另一目的是提供一种p沟道器件的由处于压应变下的Ge层组成的掩埋沟道。
本发明的另一目的是提供一种在由厚度为100-200的应变Ge层组成的最佳p沟道结构中的大于1000cm2/Vs的空穴迁移率，以便产生SiGe材料系统中的最高空穴迁移率。
本发明的另一目的是提供一种p沟道器件，其中的间隔层分别是由三个或二个SiGe层组成的三层设计或双层设计。
本发明的另一目的是提供一种p沟道器件，其中的有源沟道被位于具有对称的双层间隔层设计的沟道上方和下方的二个供应层对称地掺杂。
本发明的另一目的是提供一种p沟道器件，其中的有源沟道被位于具有不对称的间隔层设计的沟道上方和下方的二个供应层不对称地掺杂。
本发明的另一目的是提供一种近表面沟道器件，其中的有源Ge沟道具有高的电子和空穴迁移率并可以工作于增强模式。
本发明的另一目的是提供一种近表面沟道器件，其中的有源Ge沟道适合于用来制造具有高迁移率的互补MOSFET器件。
本发明的另一目的是提供一种层状结构和方案，其中借助于在SiGe缓冲结构的上升组分中加入单个超调层(当x≤0.5时)或超调双层(当x＞0.5时)，能够更好地获得所希望的驰豫Si1-xGex层。
附图说明
当结合附图考虑本发明的下列详细描述时，本发明的这些和其它的特点、目的、和优点将变得明显，在这些附图中：
图1是层状结构的剖面图，示出了本发明的一个实施例。
图2是SIMS曲线，示出了图1所示的制造的样品结构的Ge浓度与深度的关系，表明了本发明实施例的优选Ge组分层状结构。
图2A是图2上部深度约为1000处的放大SIMS图，示出了调制掺杂器件区的B和Ge浓度。
图3示出了曲线中的数据点，示出了空穴迁移率与Ge沟道宽度或厚度的关系。
图4是图2所示的制造的样品结构的上部器件区的详细剖面TEM，示出了本发明实施例的Gep沟道调制掺杂器件结构。
图5是从霍尔测量得到的实测空穴迁移率与绝对温度(K)的关系以及相关的薄片密度。
图6是层状结构的剖面图，示出了本发明的第二实施例。
图7是层状结构的剖面图，示出了本发明的第三实施例。
图8是层状结构的剖面图，示出了本发明的第四实施例。
图9是层状结构的剖面图，示出了本发明的第五实施例。
图10是组合有图1层状结构的高迁移率p-MODFET的剖面图。
图11是组合有图1层状结构的Ge沟道p-MOSFET的剖面图。
图12是组合有图1层状结构的Ge CMOS MODFET器件的剖面图。
图13是层状结构的剖面图，示出了本发明的第六实施例。
图13A是层状结构的剖面图，示出了本发明的第七实施例。
图14是组合有图13的层状结构的工作于增强模式的Ge沟道CMOS器件结构的剖面图。
图15是具有肖特基势垒金属栅的Ge沟道CMOS器件结构的剖面图。
具体实施方式
参照附图，确切地说是参照图1，示出了Ge p沟道调制掺杂SiGe异质结构的层状结构的剖面图，以说明本发明的实施例。用诸如超高真空化学气相淀积(UHV-CVD)、分子束外延(MBE)、或快速加热化学气相淀积(RTCVD)之类的外延生长技术，在可以是Si、SiGe、Ge、SiC、GaAs、蓝宝石上硅(SOS)、绝缘体上硅(SOI)、绝缘体上键合和回腐蚀的硅(BESOI)等的单晶半导体衬底11上，外延生长层12-18。对于用来在硅衬底上外延生长Si和Si1-xGex膜的UHV-CVD方法的描述，可以参考此处列为参考的1994年3月29日授予B.S.Meyerson的题为“外延硅层低温低压化学气相淀积的方法和装置”的美国专利No.5298452。
图2示出了由层12C’、12B’、和12A’组成的层状结构10的下部的优选层状结构12’的说明。图2示出了二次离子质谱术(SIMS)测得的由图1的层12C、12B、和12A组成的SiG8层状结构10的相应的Ge组分分布。在图2中，纵坐标表示Ge的原子百分比浓度，而横坐标表示大致深度，单位为微米。在图2中，包括曲线部分21’-31’的曲线部分12A’、12B’、和12C’，对应于图1所示的层12A、12B、和12C的Ge浓度。
图2A是图2最顶部的放大图，仅仅示出了器件区。在图2A中，纵坐标左侧表示Ge的原子百分比浓度，而横坐标表示大致深度，单位。曲线32示出了Ge浓度与大致深度的关系。在图2A中，纵坐标右侧表示硼的浓度，单位为每立方厘米原子，而曲线33示出了硼浓度与大致深度的关系。
图1和2中示为层12A的由驰豫Si1-xGex合金组成的第一外延层，制作在衬底11上表面上，由包含层21-31的阶梯形变化Ge组分的层状结构组成。层21-31具有图2所示的优选分布，其中的应变在缓冲层21-31中，或在衬底11下方，通过修正的作为产生新位错的机制的弗兰克-里德源而已经被释放。在此处列为参考的1997年8月19日授予F.K.Legoues和B.S.Meyerson的美国专利No.5659187中，描述了为通过修正的弗兰克-里德源获得驰豫的Ge合金掺杂分布。
缓冲层12包含层12A、12B、和12C，并一开始可以是不掺杂的驰豫的，且在层12和13之间的界面19处的Ge组分范围可以约为50-80％，优选值约为65％。
层12的设计实际上由下列层组成：制作在硅衬底11上的Ge组分渐次变化的初始Si1-xGex层12A；制作在层12A上的超调Si1-yGey层12B，其中y＝x+z，而z的范围为0.01-0.1，优选值为0.05；以及制作在层12B上的更加驰豫的Si1-xGex层12C。超调层12B具有超调的Ge浓度，以便在层中提供额外的应力来引发晶格间距驰豫。超调层12B基本上起确保高驰豫度的作用，亦即，顶部Si1-xGex表面层12C在界面19处＞90％。在得到完全驰豫的Si1-xGex层12C的优选情况下，希望采用图2中曲线12B’所示的相对于曲线部分21’-31’的由Si0.30Ge0.70组成的超调层12B。在驰豫Si1-xGex层12C中，平面晶格参数aSiGe(x)由式(1)给定：
aSiGe(x)＝aSi+(aGe-aSi)x    (1)
其中，x是Ge含量，1-x是Si含量，aSi和aGe分别对应于Si和Ge的晶格常数，因此，在顶部Si0.35Ge0.65表面层为＞90％驰豫时的优选情况下，层12C可以具有大于5.02的晶格常数。
在Si1-xGex层12C的Ge组分值x大于0.50的情况下，双重“超调”层状结构较好，从而第一“超调”为Si1-mGem层，其中m＝0.5x，而第二“超调”为Si1-nGen层，其中n＝x+z，而z的范围为0.01-0.1。随后，在得到上述完全驰豫的Si0.35Ge0.65层12C的优选情况下，希望采用图2中曲线部分28’所示的相对于曲线部分21’-31’的Si0.65Ge0.35组成的第一超调Si1-mGem层，以及图2中曲线部分12B’所示的相对于曲线部分21’-31’的Si0.30Ge0.70组成的第二超调超调Si1-nGen层。
层12在结构上用来减轻驰豫层12C的顶部表面或界面19与下方硅衬底11，31之间的晶格失配引起的应变，其中由于Ge的晶格间距1.04倍于单晶硅的晶格间距而存在4.2％的晶格失配。利用图2具有二个超调层28’和12B’的层21’-31’所示的每增加一层则Ge阶梯形增加0.05的方法，层12的缓冲层厚度可以为2.5-6μm，但优选厚度约为4.5μm，其Ge组分分布以优选的阶梯形方式(与连续线性变化方式相比)从x＝0增加到x＝0.10-1.0，其优选值为x＝0.65。
如1994年3月29日授予B.S.Meyerson的美国专利5298452所述，生长硅和含硅膜，亦即Si:B、Si:P、SiGe、SiGe:B、SiGe:P、SiGeC、SiGeC:B、SiGeC:P的优选方法是UHV-CVD工艺。适合于生长上述硅和含硅膜的UHV-CVD反应器，可以从瑞士Balzers and LeyboldHolding AG、瑞典Epigress、以及美国纽约州Ronkonkoma的CVDEquipment Corp购得。对于用来外延生长具有改进了的界面、合金分布和掺杂剂分布的硅、Si1-xGex、和电介质的其它的UHV-CVD和低压(LP)-CVD方法的描述，可参考此处列为参考的2000年1月11日授予J.O.Chu等人的并受让于此处受让人的题为“半导体的先进集成化学气相淀积(AICVD)”的美国专利6013134。
在Ge p沟道调制掺杂SiGe异质结构的层状结构10中，首先在层12C上制作图1所示的p型掺杂的应变或驰豫SiGe层13，以便用作有源沟道下方的供体即供应层。层13的厚度可以是1-20nm，且应具有1-5×1012cm-2的电活性供体剂量。p型掺杂层13可以是应变的或驰豫的，其Ge组分为2096到小于70％，优选组分为30-40％，而优选厚度为2-4nm。借助于在外延生长层13的过程中用不同流量的B2H6进行掺杂，层13的p型掺杂剂可以被结合到SiGe层13中。图2A用曲线部分33示出了SiGe层13的优选硼掺杂剂分布的例子，其集成剂量约为2.0×1012硼/cm2。对于形成相对于相邻层突变的层13那样的掺杂层，可参考此处列为参考的F.Cardone等人在1997年6月30日提出的题为“用UHV-CVD在Si和SiGe膜中的突变Δ形掺杂”的专利申请No.08/885611。可以是应变的或驰豫的不掺杂的SiGe层14(除了来自CVD或其它生长系统的不希望的背景掺杂外)，被外延制作在p型掺杂层13上作为分隔层。层14用来将层13中的掺杂剂分隔于待要制作在其上的有源沟道层17。层14的厚度应该保持在SiGe层相对于驰豫层12的界面19处的晶格间距的临界厚度以下。层14的优选厚度为2-4nm，在界面19处的层12为Si0.35Ge0.65驰豫层的情况下，其Ge组分为25-30％。第二不掺杂的SiGe层15(除了来自CVD系统的不希望的背景掺杂外)，被外延制作在层14上，并与层13相似作为分隔层，以便将层13中的掺杂剂进一步分隔于上述Ge沟道层17。同样，层15的厚度应该保持在SiGe层相对于驰豫层12的界面19处的晶格间距的临界厚度以下，且优选厚度为1-3nm，在层12为Si0.35Ge0.65驰豫层的情况下，其优选Ge组分为20-25％。
接着，第三不掺杂的SiGe层16(除了来自CVD系统的不希望的背景掺杂外)，被外延制作在层15上，并与层14-15相似作为分隔层，从而将层13中的掺杂剂进一步分隔于上述Ge沟道层17，以便保持层17中的高的空穴迁移率。再次相似于层14-15，层16的厚度应该保持在SiGe层相对于驰豫层12的界面19处的晶格间距的临界厚度以下。层16的优选厚度为1-4nm，在层12为Si0.35Ge0.65驰豫层的情况下，其优选Ge组分为40-50％。为了获得在室温下具有高跨导的器件性能，最好尽量减小分隔层14-16的厚度。
压应变Ge层17被外延生长在作为p沟道场效应晶体管的有源高迁移率p沟道33的层16上。对于用来在硅衬底上生长外延Ge膜的UHV-CVD方法的详细描述，可参考此处列为参考的1993年11月9日授予S.Akbar、J.O.Chu和B.Cunningham的题为“用UHV-CVD在硅上异质外延生长锗”的美国专利No.5259918。为了使层17成为有效的高迁移率p沟道39，外延Ge必须是无结构缺陷例如堆垛层错和层16与17之间任何界面粗糙问题的器件级质量的。例如，如图4所示，在界面19处的层12C为Si0.35Ge0.65驰豫层的优选情况下，Ge层17的厚度可以是2-250，其优选厚度为140-150。
应该指出的是，在层12C为Si0.35Ge0.65驰豫层的情况下的Ge沟道厚度的优选实施例，与图3所示数据的发表的结果很一致。发表的结果来自此处列为参考的Y.H.Xie、D.Monroe、E.A.Fitzgerald、P.J.Silverman、F.A.Thiel和G.P.Watson发表在Appl.Phys.Lett.，63(16)，18 Oct.1993，pp.2263-2264上的题为“用分子束外延生长的Si/GexSi1-x/Ge结构中的迁移率非常高的二维空穴气”的论文。在图3中，纵坐标表示空穴迁移率μh，单位是cm2/Vs，而横坐标表示Ge沟道的宽度或厚度，单位是。图3示出了4.2K下的二维空穴气(2DHG)实测迁移率与调制掺杂异质结构(用MBE生长的)中的Ge沟道厚度之间的关系，其中曲线部分34表示Ge沟道层被制造在完全驰豫的Si0.40Ge0.60缓冲层上，而曲线部分35对应于制造在生长于硅衬底上的驰豫Si0.30Ge0.70缓冲层上的Ge沟道层。图3中曲线34的峰值部分示出了制造在Si0.40Ge0.60缓冲层上的Ge沟道的最高空穴迁移率，它对应于范围为140-150的最佳Ge沟道宽度，这与上述优选实施例符合得极好。由于优选缓冲层12是与曲线34的Si0.40Ge0.60相反的驰豫Si0.65Ge0.35层，故实际的最佳Ge沟道宽度或厚度可能大于150，并可以是150-200。
图4示出了上述优选实施例中的高迁移率Ge沟道层17，它具有通常小于每平方厘米104个，并可以是每平方厘米103-104个缺陷的堆垛层错。在图4中，示出了界面36处的层17上表面的平滑性。堆垛层错被界面19处层12的90％驰豫降低到低于每平方厘米106个缺陷。堆垛层错是一种起源于原子平面在晶格中的正常堆垛顺序由于插入一个额外的原子层或去掉部分原子层而造成的无序的晶格中的面缺陷。借助于诸如用X射线衍射(XRD)技术测量晶格常数，能够确定一个层的驰豫百分比。
在层17上，SiGe帽层18被生长成具有优选Ge组分20-50％，并用来将p沟道39分隔于表面，以及将空穴载流子限制在层17中。层17的厚度可以是2-25nm，优选厚度为10-15nm。在界面19处的层12C的晶格间距等于驰豫的Si0.35Ge0.65缓冲层的情况下，层13、14、15、16和18可以具有相同的硅和锗组分，以提供相同的晶格间距，其中Ge含量可以是20-70％，优选为20-50％。
空穴被沟道限制及其被提高的输运迁移率，是相对于界面19处层12的驰豫缓冲层具有高的Ge含量的复合沟道结构中由于纯Ge的晶格常数比Si大4.2％而引起的更高的压应变的结果。在制作于层12的驰豫SiGe缓冲层上的Ge沟道中产生和提高压应变的结构性能力，能够明显地改变p沟道层17的导带和价带。而且，p沟道调制掺杂异质结构的一个重要设计参数是压应变的Ge沟道层相对于层12的驰豫Si1-xGex外延层的价带偏离(ΔEv)，由下式给定：
ΔEv＝(0.74-0.53x’)x    (eV)
其中，x’是层12的驰豫SiGe外延层的Ge含量，而x是空穴沟道中的Ge含量。在此处列为参考的R.People和J.C.Bean发表在Appl.Phys.Lett.，48(8)，24 Feb.1986，pp538-540上的题为“<001>GeySi1-y衬底上相干应变GexSi1-x/Si异质结构的能带对准”的论文中，报道了此公式。更具体地说，制作在层12的驰豫Si0.35Ge0.65上的纯Ge沟道的层17的价带不连续性可能是396meV，这对于限制空穴来说是一个有效的量子阱即势垒。重要的是，SiGe或Ge层中的压应变还用来将价带分裂成重空穴带和轻空穴带，从而，空穴在用于载流子沿应变沟道输运的空穴质量较轻的上价带中的输运，导致空穴迁移率提高，如下面所述，正如M.Rodder等人发表在IEDM98-623上的题为“ 1.2V，0.1μm栅长度CMOS工艺：设计与工艺问题”的论文所报道的那样，能够明显地高于Si p沟道场效应晶体管中通常的大约为75Gm2/Vs的迁移率。因此，图1所示的高迁移率Ge沟道39结构的被占据的空穴带中的300K下实测空穴迁移率为1500到2000cm2/Vs以上，而在层17是厚度为10-15nm的Ge沟道的情况下，20K下为30000到50000cm2/Vs以上。
而且，在图5中，曲线37示出了实测的二维空穴气(2DHG)空穴迁移率行为与图4所示的恰当地生长在驰豫Si0.35Ge0.65缓冲层12上的厚度为138的Ge p沟道39的温度的关系。所指出的是，当Gep沟道层生长在较低含量的Si0.35Ge0.65缓冲层12上或不适当的SiGe缓冲层上时，可观察到迁移率下降的行为，这可能与质量很差或有缺陷的Ge沟道结构有关，这种结构显示出Ge p沟道39对诸如组分分布、驰豫程度、以及残留堆垛层错和失配位错之类的层12的恰当设计很灵敏。在图5中，纵坐标左侧表示空穴迁移率μh，单位是cm2/Vs，而横坐标表示温度，单位是度K。曲线37所示的Ge p沟道39的实测迁移率，比Sip沟道场效应晶体管的高9-10倍。曲线37所示的Ge p沟道33的实测迁移率具有与图4所示相似的缺陷密度，通常为每平方厘米103-106个缺陷。在图5中，纵坐标右侧表示薄片密度，单位是每平方厘米空穴数目，而曲线38示出了曲线37的实测迁移率的相应载流子密度与温度的关系。在300K下，薄片载流子密度为每平方厘米1.62×1012时，Ge p沟道39的迁移率μh等于1750cm2/Vs。在20K下，薄片载流子密度为每平方厘米8.69×1011时，Ge p沟道39的迁移率μh等于43954cm2/Vs。
在图6所示的变通实施例中，图1所示的3个分隔层14、15、16中的任何一个，例如SiGe分隔层14或SiGe分隔层15或SiGe分隔层16，可以在结构上从Ge p沟道17层状结构10略去，而不会在p沟道39中的载流子的空穴限制和迁移率中引入任何明显的退化。在图6中，相似的参考号被用于相应于图1装置的功能。
在图1和6所示的调制掺杂器件10和80的设计中，当试图借助于将p沟道17中的有源载流子进一步分隔于供应层13中的离化的空穴源而优化低温(亦即低于20K)下的载流子迁移率输运时，分隔层16、15、14的较厚的间隔通常是更可取且重要的。虽然如此，对于室温输运，当3个分隔层中仅仅有一个，例如SiGe分隔层14或SiGe分隔层15或SiGe分隔层16，被用来将调制掺杂器件80的Ge沟道81分隔于供应层13时，即使有的话，也只有很小的可观察到的效应。同样，当3个分隔层中仅仅有二个，例如由层14和15，或层14和16，或层15和16组成的双重分隔层组合，被用来将调制掺杂器件80的Ge沟道81分隔于层13时，即使有的话，也只有很小的可观察到的效应。
在图7所示的变通实施例中，层状结构90具有沟道40，它包含制作在缓冲层12上的Ge层17。SiGe层16被制作在沟道40上，SiGe层15被制作在层16上，SiGe层14被制作在层15上，而供应层即p型掺杂的SiGe层13被制作在SiGe层14上。介电层41，例如二氧化硅、氮氧化硅、或氧化铝，被制作在SiGe层13上。在图7中，相似的参考号被用于相应于图1装置的功能。
在适合于调制掺杂器件的层状结构90中，如图7所示，供应层13位于有源沟道40上方，有源p沟道40由临界厚度小于界面91处顶部晶格间距的应变Ge层17组成。Ge层17被首先制作在层12C上以形成界面91。层17用作场效应晶体管的沟道区40。接着，在沟道层17上生长由SiGe分隔层14、SiGe分隔层15、和SiGe分隔层16组成的分隔层，它起将上方供应层13中的掺杂剂分隔于下方有源沟道层17，40的作用。在分隔层14上，制作p型掺杂的SiGe供应层13，用作有源沟道层17，40上方的供应层。层17、16、15、14、和13的锗组分和厚度可以是相同的或等于示出了具有沟道17，81下方的SiGe供应层13的Ge沟道层状结构10的图1中的参考号所指的。在这一层状结构设计中，借助于在层16和层15之间，或在层15和层14之间，或在层14和层13之间加入一个应变Si分隔层，能够在有源Ge沟道层17，40上进一步分隔供应层即p型掺杂的SiGe层13。此额外的应变Si分隔层的厚度应该保持小于相对于驰豫层12的界面91处的晶格间距的Si层的临界厚度，且最好被加入在层14和13之间。
在图8所示的变通实施例中，层状结构92具有包含制作在缓冲层12上的p型掺杂的SiGe层13的供应层。SiGe层14被制作在供应层13上，SiGe层15被制作在层14上，包含Ge层17的沟道42被制作在层15上，SiGe层15’被制作在沟道42上，SiGe层14’被制作在层15’上，而供应层即p型掺杂的SiGe层13’被制作在SiGe层14’上。介电层41，例如二氧化硅、氮氧化硅、氮化硅、氧化钽、钛酸锶钡、或氧化铝，被制作在SiGe层13’上。在图8中，相似的参考号被用于相应于图1装置的功能。
在图9所示的变通实施例中，层状结构94具有包含制作在缓冲层12上的p型掺杂的SiGe层13的供应层。SiGe层14被制作在供应层13上，SiGe层15被制作在层14上，SiGe层16被制作在层15上，包含Ge层17的沟道43被制作在层16上，SiGe层15’被制作在沟道43上，SiGe层14’被制作在层15’上，而供应层即p型掺杂的SiGe层13’被制作在SiGe层14’上。介电层41，例如二氧化硅、氮氧化硅、氮化硅、氧化钽、钛酸锶钡、或氧化铝，被制作在SiGe层13’上。在图9中，相似的参考号被用于相应于图1装置的功能。
图10示出了自对准高迁移率p-MODFET器件100的剖面图。自对准高迁移率p-MODFET器件90组合有图1的层状结构。最好用自对准MODFET工艺来尽量减小与肖特基栅器件结构相关的存取电阻，而此工艺通常要求在源/漏欧姆金属化之前进行栅金属化的图形化和蒸发。通常制造T形栅极92，使悬挂栅93用作源和漏欧姆接触蒸发的掩模，它防止了源漏欧姆接触95和96短路到肖特基栅极92。在此处列为参考的M.Arafa、K.Ismail、J.O.Chu、M.S.Meyerson、和I.Adesida发表在IEEE Elec.Dev.Lett.，vol 17(12)，Dec.1996，pp.586-588上的题为“一种70-GHz fT低工作偏压自对准p型SiGeMODFET”的论文中，已经报道了具有对SiGe层低接触电阻的Pt欧姆接触工艺。
p-MODFET器件100的制造方案开始于通过台面隔离腐蚀确定有源区，随之以蒸发或淀积SiOx以形成有源器件区周围的场区98。可以用电子束光刻在PMMA/P(MMA-MMA)/PMMA三层抗蚀剂中执行栅结构及其图形化，随之以蒸发和剥离以形成由Ti/Mo/Pt/Au金属化叠层97组成的T形栅结构。Ti组成的层101被制作在SiGe层18上。Mo组成的层102被制作在Ti上。Pt组成的层103被制作在层102上，而Au组成的层104被制作在层103上。可以借助于在T形栅叠层97上蒸发Pt，随之以用反像台面图形化工艺进行剥离，来制作源和漏欧姆接触95和96。采用这一制造方案的栅足迹低达0.1μm的小栅尺寸，已经与大约0.1μm的悬挂93确定的自对准源/漏到栅的距离一起被演示。已经在室温空穴迁移率为1750cm2/Vs(77K下为30900cm2/Vs)的高迁移率应变Ge沟道结构上制造了栅长度为0.1μm的自对准器件，且这些器件在Vds＝-0.6V的低偏压，相应的最大电压增益为18下，表现高达317mS/mm的室温峰值非本征跨导。在T＝77K下，在Vds＝-0.2V的甚至更低的偏压下，已经得到了622mS/mm的甚至更高的峰值非本征跨导，且迄今相信这一77K跨导是p型场效应晶体管所报道过的最高值。
图11示出了组合有图1层状结构的Ge沟道p型MOS-MODFET器件110的剖面图。在图11中，相似的参考号被用于对应于图1和10的装置的功能。诸如二氧化硅、氮氧化硅、氮化硅、氧化钽、钛酸锶钡、或氧化铝的栅介质111，可以被制作在SiGe层18上。多晶硅层112可以被制作在栅介质111上并被图形化以形成器件结构110的栅电极113。利用栅电极113，借助于在层状结构110中的栅电极113二侧上进行离子注入，可以制作源区114和漏区115。借助于在源区114和漏区115的上表面上进行标准的金属化，能够形成源和漏欧姆接触(未示出)。在形成欧姆接触之前，可以在栅电极113二侧上形成栅侧壁间隔116。
图12示出了Ge互补调制掺杂(CMOD)FET器件120的剖面图。在图12中，相似的参考号被用于对应于图1和10的装置的功能。图12示出了也在图10中被示出的p-MODFET器件100。相邻于p-MODFET器件100是n-MOS-MODFET124。诸如二氧化硅、氮氧化硅、氮化硅、氧化钽、钛酸锶钡、或氧化铝的栅介质121，可以被制作在SiGe层18上。n+多晶硅层122可以被制作在栅介质121上并被图形化以形成Ge n-MOS-MODFET器件结构124的栅电极123。利用栅电极123，借助于在栅电极123二侧上进行离子注入，可以制作n+源区125和n+漏区126，从而形成Ge n-MOS-MODFET器件结构124。可以在栅电极123二侧上形成栅侧壁间隔127，以完成n-MOS-MODFET器件结构124。借助于在源区125和漏区126的上表面上进行标准的金属化，能够图形化并形成源和漏欧姆接触(未示出)。
在一个变通实施例中，图13示出了近表面Ge沟道层状结构140，它包含制作在缓冲层12上的Ge层17、制作在沟道141上的SiGe层142、以及例如制作在SiGe层142上以形成近表面Ge沟道层状器件结构140的二氧化硅的介电层41。在图13中，相似的参考号被用于对应于图1的装置的功能。在适合于CMOS器件的近表面Ge沟道层状结构中，有源Ge沟道141被首先制作在层12C上，以形成界面91，而层17小于对应于界面91处的晶格间距的临界厚度。层17用作场效应晶体管的沟道区141。在沟道层141上，制作不掺杂的SiGe层142，用作帽层，用来形成器件结构140中所需的栅介电层41。为了防止不掺杂的SiGe层142成为电子或空穴之类的载流子的寄生沟道，层142的厚度最好小于1nm。图14示出了能够用标准工艺技术制造的互补Ge CMOS器件结构的一个例子。
图13A是层状结构的剖面图，示出了图13所示实施例的一种修正。在图13A中，额外的Si层142’被外延制作在SiGe层142上。栅介电层41被制作在Si层142’上。
图14示出了用于增强模式的Ge互补金属氧化物硅(MOS)FET器件144的剖面图。在图14中，相似的参考号被用于对应于图1、12、和13的装置的功能。诸如二氧化硅、氮氧化硅、氮化硅、氧化钽、钛酸锶钡(BST)、或氧化铝的栅介质41，可以被制作在SiGe层142上。诸如p+的掺杂的多晶硅层122’可以被制作在栅介质41上并被图形化以形成Ge p-MOSFET器件结构146的栅电极123’。利用栅电极123’，借助于在栅电极123’二侧上进行离子注入，可以制作p+源区125’和p+漏区126’，从而形成Ge p-MOSFET器件结构146。可以在栅电极123’二侧上形成栅侧壁间隔127，以完成p-MOSFET器件结构146。借助于在源区125’和漏区126’的上表面上进行标准的金属化，能够图形化并形成源和漏欧姆接触(未示出)。
相邻于p-MODFET器件146是n-MODFET124’。诸如二氧化硅、氮氧化硅、氮化硅、氧化钽、钛酸锶钡、或氧化铝的栅介质41，可以被制作在SiGe层142上。诸如n+的掺杂的多晶硅层122可以被制作在栅介质41上并被图形化以形成Ge n-MOSFET器件结构124’的栅电极123。利用栅电极123，借助于在栅电极123二侧上进行离子注入，可以制作n+源区125和n+漏区126，从而形成Ge n-MOSFET器件结构124’。可以在栅电极123二侧上形成栅侧壁间隔127，以完成p-MOSFET器件结构124。借助于在源区125和漏区126的上表面上进行标准的金属化，能够图形化并形成源和漏欧姆接触(未示出)。可以制作诸如图10和11所示的场区98或深沟槽之类的器件隔离区，以便将p-MOSFET器件结构146分隔于n-MOSFET器件结构124’。
图15是用于增强模式工作的Ge互补调制掺杂(CMOD)FET器件150的剖面图，它具有肖特基势垒金属栅。在图15中，相似的参考号被用于对应于图1、10、和12-14的装置的功能。在图15中，欧姆接触95和96分别与源区125和漏区126形成欧姆接触，可以借助于离子注入形成p+区并与栅叠层97自对准的方法来制作。晶体管100’的材料被选择来用作p沟道增强模式FET。欧姆接触95’和96’分别与源区125’和漏区126’处于欧姆接触状态，可以借助于离子注入形成n+区并与栅叠层97’自对准的方法来制作。晶体管100”的材料被选择来用作n沟道增强模式FET。虽然未示出，但如图10所示，场区98或浅沟槽隔离(STI)可以被用来提供晶体管100’与100”之间的隔离。
对于晶体管100’与100”，可以在栅电极和沟道下方制作掩埋掺杂区，以便调整阈值电压并降低来自相邻器件以及来自上述掩埋掺杂区本体的任何寄生电流。
应该指出的是，在附图中，相似的元件或组成部分由相似的和相当的参考号加以表示。
虽然已经描述了适合于HEMT、MOD FET、CMOS FET、和CMOD FET的具有处于压力下的应变Ge沟道的Ge/SiGe/Si层状结构，但对于本技术的熟练人员来说，显然有可能作出各种修正和改变而不偏离所附权利要求范围唯一地限制的本发明的宽广范围。

Claims (174)

1.一种用来制作p沟道场效应晶体管的层状结构，它包含：
单晶衬底，
由外延制作在所述衬底上的驰豫Si1-xGex组成的第一层缓冲层，其中在第一层中的第一层与第二层界面处，Ge的份额x为0.5-0.8，
由外延制作在所述第一层上的掺杂的Si1-xGex组成的第二层供应层，
由外延制作在所述第二层上的不掺杂的Si1-xGex组成的第三层分隔层，
由外延制作在所述第三层上的不掺杂的Si1-xGex组成第四层分隔层，
由外延制作在所述第四层上的不掺杂的Si1-xGex组成的第五层分隔层，
由外延制作在所述第五层上的Ge组成的第六层沟道层，所述第六层从而处于压应变下并相对于所述第一层的上表面具有小于其产生压应变的临界厚度的厚度，以及
由外延制作在所述第六层上的Si1-xGex组成的第七层帽层；
其中，第四层分隔层中Ge组分不同于第三层分隔层和第五层分隔层中Ge组分。
2.权利要求1的层状结构，还包括在由驰豫Si1-xGex组成的所述第一层的应变释放结构中的第一和第二超调层Si1-mGm。和Si1-nGen。
3.权利要求2的层状结构，其中所述第一层的所述应变释放结构中的所述第一超调层Si1-mGm。具有Ge份额m，其中m的范围为0.25到小于0.4。
4.权利要求2的层状结构，其中所述第一层的应变释放结构中的所述第二超调层Si1-nGen具有Ge份额n，其中n＝第一层中的第一层与第二层界面处Ge的份额x+z，且z的范围为0.01-0.1，并相对于所述第一层具有小于其临界厚度的厚度。
5.权利要求1的层状结构，其中与单独的单一SiGe层沟道器件相比有源器件区是由具有更大的压应变的所述第六层的外延Ge沟道构成的掩埋沟道，以提供更深的量子阱即用来更好地限制空穴的更高的势垒而不存在合金散射。
6.权利要求1的层状结构，其中在不发生Ge膜三维生长从而产生界面粗糙性问题的温度下，在确实发生Ge膜的二维生长的温度275-350℃下，制作所述第六层。
7.权利要求1的层状结构，其中由驰豫Si1-xGex组成的所述第三层、驰豫Si1-xGex组成的所述第四层、以及驰豫Si1-xGex组成的所述第五层构成的三层结构组成分隔区。
8.权利要求7的层状结构，其中由Si1-xGex组成的所述第三层的Ge含量为0.5-0.8，且其中所述第三层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
9.权利要求7的层状结构，其中由Si1-xGex组成的所述第三层的Ge含量为0.3-0.6，且其中所述第三层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
10.权利要求7的层状结构，其中由Si1-xGex组成的所述第四层的Ge含量为0.5-0.8，且其中所述第四层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
11.权利要求7的层状结构，其中由Si1-xGex组成的所述第四层的Ge含量为0.25-0.55，且其中所述第四层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
12.权利要求7的层状结构，其中由Si1-xGex组成的所述第五层的Ge含量为0.5-0.8，且其中所述第五层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
13.权利要求7的层状结构，其中由Si1-xGex组成的所述第五层的Ge含量为0.4-0.7，且其中所述第五层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
14.权利要求1的层状结构，其中所述第二层是制作在所述第六层组成的沟道区下方并被Si1-xGex组成的所述第三层、Si1-xGex组成的所述第四层、和Si1-xGex组成的所述第五层分隔开的p型掺杂的Si1-xGex层，所述第二层的厚度为1-20nm，且所述第二层的电活性供体剂量为1-4×1012cm-2。
15.权利要求1的层状结构，其中所述第二层是制作在所述第六层组成的沟道区下方并被Si1-xGex组成的所述第三层、Si1-xGex组成的所述第四层、和Si1-xGex组成的所述第五层分隔开的p型掺杂的Si1-xGex层，所述第二层的厚度为4-5nm，且所述第二层的电活性供体剂量为1-4×1012cm-2。
16.权利要求1的层状结构，其中的Ge含量x在所述第七层中可以渐次变化，开始时更靠近所述第六层的Ge含量更高，然后向着所述第七层的上表面渐次降低Ge含量。
17.权利要求16的层状结构，其中的Ge含量x在所述第七层的上表面为0.30。
18.权利要求1的层状结构，还包括，
借助于通过所述第二层选择性清除至少所述第七层而产生的电隔离区，
制作在所述第七层上的肖特基栅电极，
制作并位于所述栅电极一侧上的源电极，以及
制作并位于所述栅电极另一侧上的漏电极，从而形成场效应晶体管结构。
19.权利要求1的层状结构，还包括，
借助于通过所述第二层选择性清除至少所述第七层而产生的电隔离区，
制作在所述第七层上的栅介质，
制作在所述栅介质上的栅电极，
制作并位于所述栅电极一侧上的源电极，以及
制作并位于所述栅电极另一侧上的漏电极，从而形成场效应晶体管结构。
20.一种用来制作p沟道场效应晶体管的层状结构，它包含：
单晶衬底，
由外延制作在所述衬底上的驰豫Si1-xGex组成的第一层缓冲层，其中在第一层中的第一层与第二层界面处，Ge的份额x为0.5-0.8，
由外延制作在所述第一层上的掺杂的Si1-xGex组成的第二层供应层，
由外延制作在所述第二层上的不掺杂的Si1-xGex组成的第三层分隔层，
由外延制作在所述第三层上的不掺杂的Si1-xGex组成第四层分隔层，
由外延制作在所述第四层上的Ge组成的第五层Ge沟道层，所述第五层从而处于压应变下，且相对于所述第一层具有小于其产生压应变的临界厚度的厚度，以及
由外延制作在所述第五层上的Si1-xGex组成的第六层帽层，
其中第四层分隔层中Ge组分不同于第三层分隔层中Ge组分。
21.权利要求20的层状结构，还包括由驰豫Si1-xGex组成的所述第一层的应变释放结构中的二个超调层Si1-mGem和Si1-nGen。
22.权利要求20的层状结构，其中在第一层中的第一层与第二层界面处，Ge的份额x为0.65。
23.权利要求20的层状结构，其中所述第一层的所述应变释放结构中的所述第一超调层Si1-mGem具有Ge份额m，其中m的范围为0.25到小于0.4。
24.权利要求20的层状结构，其中所述第一层的应变释放结构中的所述第二超调层Si1-nGen具有Ge份额n，其中n＝第一层中的第一层与第二层界面处Ge的份额x+z，且z的范围为0.01-0.1，并相对于所述第一层具有小于其临界厚度的厚度。
25.权利要求20的层状结构，其中与单独的单一SiGe层沟道器件相比有源器件区是由具有更大的压应变的所述第六层的外延Ge沟道构成的掩埋沟道，以提供更深的量子阱即用来更好地限制空穴的更高的势垒而不存在合金散射。
26.权利要求20的层状结构，其中在不发生Ge膜三维生长从而产生界面粗糙性问题的温度下，在确实发生Ge膜的二维生长的温度275-350℃下，制作所述第五层。
27.权利要求20的层状结构，其中由驰豫Si1-xGex组成的所述第三层以及驰豫Si1-xGex组成的所述第四层构成的二层结构组成分隔区。
28.权利要求20的层状结构，其中由Si1-xGex组成的所述第三层的Ge含量为0.5-0.8，且其中所述第三层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
29.权利要求20的层状结构，其中由Si1-xGex组成的所述第三层的Ge含量为0.3-0.6，且其中所述第三层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
30.权利要求20的层状结构，其中由Si1-xGex组成的所述第四层的Ge含量为0.5-0.8，且其中所述第四层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
31.权利要求20的层状结构，其中由Si1-xGex组成的所述第四层的Ge含量为0.25-0.55，且其中所述第四层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
32.权利要求27的层状结构，其中包含二层结构的所述分隔区可以用具有可调整厚度的由驰豫Si1-xGex组成的单层结构代替，使分隔层厚度能够相应地改变，从而可以在0.4-425K的温度范围内为器件应用而优化供体剂量。
33.权利要求20的层状结构，其中所述第二层是制作在所述第五层组成的沟道区下方并被Si1-xGex组成的所述第三层和Si1-xGex组成的所述第四层分隔开的p型掺杂的Si1-xGex层，所述第二层的厚度为1-20nm，且所述第二层的电活性供体剂量为1-4×1012cm-2。
34.权利要求20的层状结构，其中所述第二层是制作在所述第五层组成的沟道区下方并被Si1-xGex组成的所述第三层和Si1-xGex组成的所述第四层分隔开的p型掺杂的Si1-xGex层，所述第二层的厚度为4-5nm，且所述第二层的电活性供体剂量为1-4×1012cm-2。
35.权利要求32的层状结构，其中所述第二层的供体层被制作并被所述驰豫Si1-xGex层分隔于所述第五层下方。
36.权利要求20的层状结构，其中的Ge含量x在所述第六层中可以渐次变化，开始时更靠近所述第五层的Ge含量更高，然后向着所述第六层的上表面渐次降低Ge含量。
37.权利要求16的层状结构，其中的Ge含量x在所述第六层的上表面为0.30。
38.权利要求20的层状结构，还包括，
借助于通过所述第二层选择性清除至少所述第六层而产生的电隔离区，
制作在所述第六层上的肖特基栅电极，
制作并位于所述栅电极一侧上的源电极，以及
制作并位于所述栅电极另一侧上的漏电极，从而形成场效应晶体管结构。
39.权利要求20的层状结构，还包括，
借助于通过所述第二层选择性清除至少所述第六层而产生的电隔离区，
制作在所述第六层上的栅介质，
制作在所述栅介质上的栅电极，
制作并位于所述栅电极一侧上的源电极，以及
制作并位于所述栅电极另一侧上的漏电极，从而形成场效应晶体管结构。
40.一种用来制作p沟道场效应晶体管的层状结构，它包含：
单晶衬底，
由外延制作在所述衬底上的驰豫Si1-xGex组成的第一层缓冲层，其中在第一层中的第一层与第二层界面处Ge的份额x为0.5-0.8，
由外延制作在所述第一层上的Ge组成的第二层沟道层，所述第二层从而处于压应变下，且相对于所述第一层具有小于其产生压应变的临界厚度的厚度，
由外延制作在所述第二层上的不掺杂的Si1-xGex组成的第三层分隔层，
由外延制作在所述第三层上的不掺杂的Si1-xGex组成第四层分隔层，
由外延制作在所述第四层上的不掺杂的Si1-xGex组成的第五层分隔层，以及
由外延制作在所述第五层上的p型掺杂的Si1-xGex组成的第六层供应层，其中，第四层分隔层中Ge组分不同于第三层分隔层和第五层分隔层中Ge组分。
41.权利要求40的层状结构，还包括由驰豫Si1-xGex组成的所述第一层的应变释放结构中的第一和第二超调层Si1-mGem和Si1-nGen。
42.权利要求41的层状结构，其中所述x的值为0.65。
43.权利要求40的层状结构，其中所述第一层的应变释放结构中的第一超调层Si1-mGem具有Ge份额m，其中m的范围为0.25到小于0.4。
44.权利要求40的层状结构，其中所述第一层的应变释放结构中的所述第二超调层Si1-nGen具有Ge份额n，其中n＝第一层中的第一层与第二层界面处Ge的份额x+z，且z的范围为0.01-0.1，并相对于所述第一层具有小于其临界厚度的厚度。
45.权利要求40的层状结构，其中与单独的单一SiGe层沟道器件相比有源器件区是由具有更大的压应变的所述第二层的外延Ge沟道构成的掩埋沟道，以提供更深的量子阱即用来更好地限制空穴的更高的势垒而不存在合金散射。
46.权利要求40的层状结构，其中在不发生Ge膜三维生长从而产生界面粗糙性问题的温度下，在确实发生Ge膜的二维生长的温度275-350℃下，制作所述第二层。
47.权利要求40的层状结构，其中由驰豫Si1-xGex组成的所述第三层、由驰豫Si1-xGex组成的所述第四层、以及驰豫Si1-xGex组成的所述第五层构成的三层结构组成分隔区。
48.权利要求40的层状结构，其中由Si1-xGex组成的所述第三层的Ge含量为0.5-0.8，且其中所述第三层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度.
49.权利要求40的层状结构，其中由Si1-xGex组成的所述第三层的Ge含量为0.4-0.7，且其中所述第三层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
50.权利要求40的层状结构，其中由Si1-xGex组成的所述第四层的Ge含量为0.5-0.8，且其中所述第四层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
51.权利要求40的层状结构，其中由Si1-xGex组成的所述第四层的Ge含量为0.25-0.55，且其中所述第四层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
52.权利要求40的层状结构，其中由Si1-xGex组成的所述第五层的Ge含量为0.5-0.8，且其中所述第五层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
53.权利要求40的层状结构，其中由Si1-xGex组成的所述第五层的Ge含量为0.3-0.6，且其中所述第五层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
54.权利要求40的层状结构，其中所述第六层是制作在所述第二层组成的沟道区上方并被Si1-xGex组成的所述第三层和Si1-xGex组成的所述第四层、以及Si1-xGex组成的所述第五层分隔开的p型掺杂的Si1-xGex层，所述第六层的厚度为1-20nm，且所述第六层的电活性供体剂量为1-4×1012cm-2。
55.权利要求40的层状结构，其中所述第六层是制作在所述第二层组成的沟道区上方并被Si1-xGex组成的所述第三层和Si1-xGex组成的所述第四层、以及Si1-xGex组成的所述第五层分隔开的p型掺杂的Si1-xGex层，所述第六层的厚度为4-5nm，且所述第六层的电活性供体剂量为1-4×1012cm-2。
56.权利要求40的层状结构，还包括，
借助于通过所述第二层选择性清除至少所述第六层而产生的电隔离区，
制作在所述第六层上的肖特基栅电极，
制作并位于所述栅电极一侧上的源电极，以及
制作并位于所述栅电极另一侧上的漏电极，从而形成场效应晶体管结构。
57.权利要求40的层状结构，还包括，
借助于通过所述第二层选择性清除至少所述第六层而产生的电隔离区，
制作在所述第六层上的栅介质，
制作在所述栅介质上的栅电极，
制作并位于所述栅电极一侧上的源电极，以及
制作并位于所述栅电极另一侧上的漏电极，从而形成场效应晶体管结构。
58.一种用来制作p沟道场效应晶体管的层状结构，它包含：
单晶衬底，
由外延制作在所述衬底上的驰豫Si1-xGex组成的第一层缓冲层，其中在第一层中的第一层与第二层界面处，Ge的份额x为0.5-0.8，
由外延制作在所述第一层上的Ge组成的第二层沟道层，所述第二层从而处于压应变下，且相对于所述第一层具有小于其临界厚度的厚度，
由外延制作在所述第二层上的不掺杂的Si1-xGex组成的第三层分隔层，
由外延制作在所述第三层上的不掺杂的Si1-xGex组成第四层分隔层，其中第四层分隔层中Ge组分不同于第三层分隔层中Ge组分，以及
由外延制作在所述第四层上的p型掺杂的Si1-xGex组成的第五层供应层。
59.权利要求58的层状结构，还包括由驰豫Si1-xGex组成的所述第一层的应变释放结构中的第一和第二超调层Si1-mGem和Si1-nGen。
60.权利要求58的层状结构，其中所述第一层的应变释放结构中的第一超调层Si1-mGem具有Ge份额m，其中m的范围为0.25到小于0.4。
61.权利要求58的层状结构，其中所述第一层的应变释放结构中的所述第二超调层Si1-nGen具有Ge份额n，其中n＝第一层中的第一层与第二层界面处Ge的份额x+z，且z的范围为0.01-0.1，并相对于所述第一层具有小于其临界厚度的厚度。
62.权利要求58的层状结构，其中与单独的单一SiGe层沟道器件相比有源器件区是由具有更大的压应变的所述第二层的外延Ge沟道构成的掩埋沟道，以提供更深的量子阱即用来更好地限制空穴的更高的势垒而不存在合金散射。
63.权利要求58的层状结构，其中在不发生Ge膜三维生长从而产生界面粗糙性问题的温度下，在确实发生Ge膜的二维生长的温度275-350℃下，制作所述第二层。
64.权利要求58的层状结构，其中的分隔区包含由驰豫Si1-xGex组成的所述第三层以及由驰豫Si1-xGex组成的所述第四层构成的二层结构。
65.权利要求58的层状结构，其中由Si1-xGex组成的所述第三层的Ge含量为0.5-0.8，且其中所述第三层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
66.权利要求58的层状结构，其中由Si1-xGex组成的所述第三层的Ge含量为0.4-0.7，且其中所述第三层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
67.权利要求58的层状结构，其中由Si1-xGex组成的所述第四层的Ge含量为0.5-0.8，且其中所述第四层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
68.权利要求58的层状结构，其中由Si1-xGex组成的所述第四层的Ge含量为0.25-0.55，且其中所述第四层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
69.权利要求58的层状结构，其中所述第五层是制作在所述第二层组成的沟道区上方并被Si1-xGex组成的所述第三层和Si1-xGex组成的所述第四层分隔开的p型掺杂的Si1-xGex层，所述第五层的厚度为1-20nm，且所述第六层的电活性供体剂量为1-4×1012cm-2。
70.权利要求58的层状结构，其中所述第五层是制作在所述第二层组成的沟道区上方并被Si1-xGex组成的所述第三层和Si1-xGex组成的所述第四层分隔开的p型掺杂的Si1-xGex层，所述第五层的厚度为4-5nm，且所述第六层的电活性供体剂量为1-4×1012cm-2。
71.权利要求64的层状结构，其中包含二层结构的所述分隔区可以用具有可调整厚度的由驰豫Si1-xGex组成的单层结构代替，使分隔层厚度能够相应地改变，从而可以在0.4-425K的温度范围内为器件应用而优化供体剂量。
72.权利要求71的层状结构，其中所述第五层的供体层被制作在并被所述驰豫Si1-xGex层分隔于所述第二层的沟道区上方。
73.权利要求64的层状结构，其中由Si1-xGex组成的所述第四层可以用薄的应变同等Si层代替，从而可以为室温MODFET器件工作提供薄的分隔层厚度。
74.权利要求73的层状结构，其中由Si组成的所述第四层处于张应变下，并相对于所述第一层与所述第二层在其界面处同等具有小于其临界厚度的厚度。
75.权利要求73的层状结构，其中所述第五层的供体层被制作并被驰豫Si1-xGex组成的所述第三层和张应变的Si组成的所述第四层分隔于所述第二层的沟道区上方。
76.权利要求58的层状结构，还包括，
借助于通过所述第二层选择性清除至少所述第五层而产生的电隔离区，
制作在所述第五层上的肖特基栅电极，
制作并位于所述栅电极一侧上的源电极，以及
制作并位于所述栅电极另一侧上的漏电极，从而形成场效应晶体管结构。
77.权利要求58的层状结构，还包括，
借助于通过所述第二层选择性清除至少所述第五层而产生的电隔离区，
制作在所述第五层上的栅介质，
制作在所述栅介质上的栅电极，
制作并位于所述栅电极一侧上的源电极，以及
制作并位于所述栅电极另一侧上的漏电极，从而形成场效应晶体管结构。
78.一种用来制作p沟道场效应晶体管的层状结构，它包含：
单晶衬底，
由外延制作在所述衬底上的驰豫Si1-xGex组成的第一层缓冲层，其中在第一层中的第一层与第二层界面处的Ge的份额x为0.5-0.8，
由外延制作在所述第一层上的掺杂的Si1-xGex组成的第二层供应层，
由外延制作在所述第二层上的不掺杂的Si1-xGex组成的第三层分隔层，
由外延制作在所述第三层上的不掺杂的Si1-xGex组成的第四层分隔层，
其中第四层分隔层中Ge组分不同于第三层分隔层中Ge组分，
由外延制作在所述第四层上的Ge组成的第五层沟道层，所述第五层从而处于压应变下，并相对于所述第一层具有小于其产生压应变的临界厚度的厚度，以及
由外延制作在所述第五层上的不掺杂的Si1-xGex组成的第六层分隔层，
由外延制作在所述第六层上的不掺杂的Si1-xGex组成的第七层分隔层，其中第六层分隔层中Ge组分不同于第七层分隔层中Ge组分，以及
由外延制作在所述第七层上的掺杂的Si1-xGex组成的第八层供应层。
79.权利要求78的层状结构，还包括由驰豫Si1-xGex组成的所述第一层的应变释放结构中的第一和第二超调层Si1-mGem和Si1-nGen。
80.权利要求78的层状结构，其中所述第一层的应变释放结构中的第一超调层Si1-mGem具有Ge份额m，其中m的范围为0.25到小于0.4。
81.权利要求78的层状结构，其中所述第一层的应变释放结构中的所述第二超调层Si1-nGen具有Ge份额n，其中n＝第一层中的第一层与第二层界面处Ge的份额x+z，且z的范围为0.01-0.1，并相对于所述第一层具有小于其临界厚度的厚度。
82.权利要求78的层状结构，其中与单独的单一SiGe层沟道器件相比有源器件区是由具有更大的压应变的所述第五层的外延Ge沟道构成的掩埋沟道，以提供更深的量子阱即用来更好地限制空穴的更高的势垒而不存在合金散射。
83.权利要求78的层状结构，其中在不发生Ge膜三维生长从而产生界面粗糙性问题的温度下，在确实发生Ge膜的二维生长的温度275-350℃下，制作所述第五层。
84.权利要求78的层状结构，还包含第一和第二分隔区，从而所述第一分隔区位于包含由驰豫Si1-xGex组成的所述第三层以及由驰豫Si1-xGex组成的所述第四层构成的二层结构的Ge沟道区下方，而所述第二分隔区位于由包含相似的由驰豫Si1-xGex组成的所述第六层以及由驰豫Si1-xGex组成的所述第七层构成的二层结构的所述第五层构成的有源Ge沟道上方。
85.权利要求84的层状结构，其中由Si1-xGex组成的所述第三层的Ge含量为0.5-0.8，且其中所述第三层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
86.权利要求84的层状结构，其中由Si1-xGex组成的所述第三层的Ge含量为0.3-0.6，且其中所述第三层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
87.权利要求84的层状结构，其中由Si1-xGex组成的所述第四层的Ge含量为0.5-0.8，且其中所述第四层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
88.权利要求84的层状结构，其中由Si1-xGex组成的所述第四层的Ge含量为0.25-0.55，且其中所述第四层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
89.权利要求84的层状结构，其中由Si1-xGex组成的所述第六层的Ge含量为0.5-0.8，且其中所述第六层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
90.权利要求84的层状结构，其中由Si1-xGex组成的所述第六层的Ge含量为0.4-0.7，且其中所述第六层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
91.权利要求84的层状结构，其中由Si1-xGex组成的所述第七层的Ge含量为0.5-0.8，且其中所述第七层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
92.权利要求84的层状结构，其中由Si1-xGex组成的所述第七层的Ge含量为0.25-0.55，且其中所述第七层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变临界厚度的厚度。
93.权利要求84的层状结构，其中包含二层结构的所述分隔区可以用具有可调整厚度的由驰豫Si1-xGex组成的单层结构代替，使分隔层厚度能够相应地改变，从而可以在0.4-425K的温度范围内为器件应用而优化供体剂量。
94.权利要求78的层状结构，还包括第一和第二供体层，从而所述第一供体层位于被包含由驰豫Si1-xGex组成的所述第三层以及由驰豫Si1-xGex组成的所述第四层构成的二层结构的底部分隔区分隔的Ge沟道区下方，而所述第二供体层位于被包含相似的由驰豫Si1-xGex组成的所述第六层以及由驰豫Si1-xGex组成的所述第七层构成的二层结构的顶部分隔区进一步分隔的所述第五层构成的有源Ge沟道上方。
95.权利要求78的层状结构，其中所述第二层是制作在所述第五层组成的沟道区下方并被Si1-xGex组成的所述第三层和Si1-xGex组成的所述第四层分隔开的p型掺杂的Si1-xGex层，所述第二层的厚度为1-20nm，且其电活性供体剂量为1-4×1012cm-2。
96.权利要求78的层状结构，其中所述第二层是制作在所述第五层组成的沟道区下方并被Si1-xGex组成的所述第三层和Si1-xGex组成的所述第四层分隔开的p型掺杂的Si1-xGex层，所述第二层的厚度为4-5nm，且其电活性供体剂量为1-4×1012cm-2。
97.权利要求78的层状结构，其中所述第八层是制作在所述第五层组成的沟道区上方并被Si1-xGex组成的所述第六层和Si1-xGex组成的所述第七层分隔开的p型掺杂的Si1-xGex层，所述第八层的厚度为1-20nm，且其电活性供体剂量为1-4×1012cm-2。
98.权利要求78的层状结构，其中所述第八层是制作在所述第五层组成的沟道区上方并被Si1-xGex组成的所述第六层和Si1-xGex组成的所述第七层分隔开的p型掺杂的Si1-xGex层，所述第八层的厚度为4-5nm，且其电活性供体剂量为1-4×1012cm-2。
99.权利要求78的层状结构，其中所述第二层的供体层被制作并被驰豫Si1-xGex层分隔于所述第五层的沟道区下方。
100.权利要求78的层状结构，其中所述第八层的供体层被制作并被驰豫Si1-xGex层分隔于所述第五层的沟道区上方。
101.权利要求78的层状结构，还包括，
借助于通过所述第二层选择性清除至少所述第七层而产生的电隔离区，
制作在所述第七层上的肖特基栅电极，
制作并位于所述栅电极一侧上的源电极，以及
制作并位于所述栅电极另一侧上的漏电极，从而形成场效应晶体管结构。
102.权利要求78的层状结构，还包括，
借助于通过所述第二层选择性清除至少所述第七层而产生的电隔离区，
制作在所述第七层上的栅介质，
制作在所述栅介质上的栅电极，
制作并位于所述栅电极一侧上的源电极，以及
制作并位于所述栅电极另一侧上的漏电极，从而形成场效应晶体管结构。
103.一种用来制作p沟道场效应晶体管的层状结构，它包含：
单晶衬底，
由外延制作在所述衬底上的驰豫Si1-xGex组成的第一层缓冲层，其中在第一层中的第一层与第二层界面处Ge的份额x为0.5-0.8，
由外延制作在所述第一层上的掺杂的Si1-xGex组成的第二层供应层，
由外延制作在所述第二层上的不掺杂的Si1-xGex组成的第三层分隔层，
由外延制作在所述第三层上的不掺杂的Si1-xGex组成的第四层分隔层，
由外延制作在所述第四层上的不掺杂的Si1-xGex组成的第五层分隔层，
其中第四层分隔层中Ge组分不同于第三层分隔层和第五层分隔层中Ge组分，
由外延制作在所述第五层上的Ge组成的第六层沟道层，所述第六层从而处于压应变下，并相对于所述第一层具有小于其产生压应变的临界厚度的厚度，以及
由外延制作在所述第六层上的不掺杂的Si1-xGex组成的第七层分隔层，
由外延制作在所述第七层上的不掺杂的Si1-xGex组成的第八层分隔层，以及
由外延制作在所述第八层上的掺杂的Si1-xGex组成的第九层供应层，
其中第七层分隔层中Ge组分与第八层分隔层中Ge组分不同。
104.权利要求103的层状结构，还包括由驰豫Si1-xGex组成的所述第一层的应变释放结构中的第一和第二超调层Si1-mGem和Si1-nGen。
105.权利要求104的层状结构，其中x的值为0.65。
106.权利要求103的层状结构，其中所述第一层的应变释放结构中的第一超调层Si1-mGem具有Ge份额m，其中m的范围为0.25到小于0.4。
107.权利要求103的层状结构，其中所述第一层的应变释放结构中的所述第二超调层Si1-nGen具有Ge份额n，其中n＝第一层中的第一层与第二层界面处Ge的份额x+z，且z的范围为0.01-0.1，并相对于所述第一层具有小于其临界厚度的厚度。
108.权利要求103的层状结构，其中与单独的单一SiGe层沟道器件相比有源器件区是由具有更大的压应变的所述第六层的外延Ge沟道构成的掩埋沟道，以提供更深的量子阱即用来更好地限制空穴的更高的势垒而不存在合金散射。
109.权利要求103的层状结构，其中在不发生Ge膜三维生长从而产生界面粗糙性问题的温度下，在确实发生Ge膜的二维生长的温度275-350℃下，制作所述第六层。
110.权利要求103的层状结构，还包含第一和第二分隔区，从而所述第一分隔区位于包含由驰豫Si1-xGex组成的所述第三层、由驰豫Si1-xGex组成的所述第四层、以及由驰豫Si1-xGex组成的所述第五层构成的三层结构的Ge沟道区下方，而第二分隔区位于由包含驰豫Si1-xGex组成的所述第七层以及驰豫Si1-xGex组成的所述第八层构成的不相似的二层结构的所述第六层构成的有源Ge沟道上方。
111.权利要求103的层状结构，其中由Si1-xGex组成的所述第三层的Ge含量为0.5-0.8，且其中所述第三层相对于所述第一层与所述第二层在其界面处同等具有小于其临界厚度的厚度。
112.权利要求103的层状结构，其中由Si1-xGex组成的所述第三层的Ge含量为0.3-0.6，且其中所述第三层相对于所述第一层与所述第二层在其界面处同等具有小于其临界厚度的厚度。
113.权利要求103的层状结构，其中由Si1-xGex组成的所述第四层的Ge含量为0.5-0.8，且其中所述第四层相对于所述第一层与所述第二层在其产生压应变的界面处同等具有小于其临界厚度的厚度。
114.权利要求103的层状结构，其中由Si1-xGex组成的所述第四层的Ge含量为0.25-0.55，且其中所述第四层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
115.权利要求103的层状结构，其中由Si1-xGex组成的所述第五层的Ge含量为0.5-0.8，且其中所述第五层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
116.权利要求103的层状结构，其中由Si1-xGex组成的所述第五层的Ge含量为0.4-0.7，且其中所述第五层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
117.权利要求103的层状结构，其中由Si1-xGex组成的所述第七层的Ge含量为0.5-0.8，且其中所述第七层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
118.权利要求103的层状结构，其中由Si1-xGex组成的所述第七层的Ge含量为0.4-0.7，且其中所述第七层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
119.权利要求103的层状结构，其中由Si1-xGex组成的所述第八层的Ge含量为0.5-0.8，且其中所述第八层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
120.权利要求103的层状结构，其中由Si1-xGex组成的所述第八层的Ge含量为0.25-0.55，且其中所述第八层相对于所述第一层与所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
121.权利要求110的层状结构，其中包含三层结构的所述底部分隔区可以用具有可调整厚度的由驰豫Si1-xGex组成的单层结构代替，使分隔层厚度能够相应地改变，从而可以在0.4-425K的温度范围内为器件应用而优化供体剂量。
122.权利要求110的层状结构，其中包含二层结构的所述顶部分隔区可以用具有可调整厚度的由驰豫Si1-xGex组成的单层结构代替，使分隔层厚度能够相应地改变，从而可以在0.4-425K的温度范围内为器件应用而优化供体剂量。
123.权利要求110的层状结构，其中所述顶部和底部分隔区二者都可以用具有可调整厚度的由驰豫Si1-xGex组成的单层结构代替，使分隔层厚度能够相应地改变，从而可以在0.4-425K的温度范围内为器件应用而优化供体剂量。
124.权利要求103的层状结构，还包括第一和第二供体层，从而所述第一供体层位于被包含由驰豫Si1-xGex组成的所述第三层、由驰豫Si1-xGex组成的所述第四层、以及由驰豫Si1-xGex组成的所述第五层构成的三层结构的底部分隔区分隔的Ge沟道区下方，而所述第二供体位于被包含由驰豫Si1-xGex组成的所述第七层以及由驰豫Si1-xGex组成的所述第八层构成的不相似的二层结构的顶部分隔区进一步分隔的所述第六层构成的有源Ge沟道上方。
125.权利要求103的层状结构，其中所述第二层是制作在所述第六层组成的沟道区下方并被驰豫Si1-xGex组成的所述第三层、驰豫Si1-xGex组成的所述第四层、以及驰豫Si1-xGex组成的所述第五层分隔开的p型掺杂的Si1-xGex层，所述第二层的厚度为1-20nm，且其电活性供体剂量为1-4×1012cm-2。
126.权利要求103的层状结构，其中所述第二层是制作在所述第六层组成的沟道区下方并被驰豫Si1-xGex组成的所述第三层、驰豫Si1-xGex组成的所述第四层、以及驰豫Si1-xGex组成的所述第五层分隔开的p型掺杂的Si1-xGex层，所述第二层的厚度为4-5nm，且其电活性供体剂量为1-4×1012cm-2。
127.权利要求103的层状结构，其中所述第九层是制作在所述第六层组成的沟道区上方并被Si1-xGex组成的所述第七层和Si1-xGex组成的所述第八层分隔开的p型掺杂的Si1-xGex层，所述第九层的厚度为1-20nm，且其电活性供体剂量为1-4×1012cm-2。
128.权利要求103的层状结构，其中所述第九层是制作在所述第六层组成的沟道区上方并被Si1-xGex组成的所述第七层和Si1-xGex组成的所述第八层分隔开的p型掺杂的Si1-xGex层，所述第九层的厚度为4-5nm，且其电活性供体剂量为1-4×1012cm-2。
129.权利要求103的层状结构，其中所述第二层的供体层被制作并被驰豫Si1-xGex层分隔于所述第五层的沟道区下方。
130.权利要求103的层状结构，其中所述第八层的供体层被制作并被驰豫Si1-xGex层分隔于所述第五层的沟道区上方。
131.权利要求103的层状结构，还包括，
借助于通过所述第二层选择性清除至少所述第八层而产生的电隔离区，
制作在所述第八层上的肖特基栅电极，
制作并位于所述栅电极一侧上的源电极，以及
制作并位于所述栅电极另一侧上的漏电极，从而形成场效应晶体管结构。
132.权利要求103的层状结构，还包括，
借助于通过所述第二层选择性清除至少所述第八层而产生的电隔离区，
制作在所述第八层上的栅介质，
制作在所述栅介质上的栅电极，
制作并位于所述栅电极一侧上的源电极，以及
制作并位于所述栅电极另一侧上的漏电极，从而形成场效应晶体管结构。
133.一种用来制作Ge沟道场效应晶体管的层状结构，它包含：
单晶衬底，
由外延制作在所述衬底上的驰豫Si1-xGex组成的第一层缓冲层，其中在第一层中的第一层与第二层界面处Ge的份额x为0.5-0.8，
由外延制作在所述第一层上的Ge组成的第二层沟道层，所述第二层从而处于压应变下，并相对于所述第一层具有小于其产生压应变的临界厚度的厚度，
由外延制作在所述第二层上的不掺杂的Si1-xGex组成的第三层分隔层，以及
由制作在所述第三层上的栅介质组成的第四层介质层。
134.权利要求133的层状结构，还包括由驰豫Si1-xGex组成的所述第一层的应变释放结构中的第一和第二超调层Si1-mGem和Si1-nGen。
135.权利要求133的层状结构，其中所述第一层的应变释放结构中的第一超调层Si1-mGem具有Ge份额m，其中m的范围为0.25到小于0.4。
136.权利要求133的层状结构，其中所述第一层的应变释放结构中的所述第二超调层Si1-nGen具有Ge份额n，其中n＝第一层中的第一层与第二层界面处Ge的份额x+z，且z的范围为0.01-0.1，并相对于所述第一层具有小于其临界厚度的厚度。
137.权利要求133的层状结构，其中与单独的单一SiGe层沟道器件相比有源器件区是由具有更大的压应变的所述第二层的外延Ge沟道构成的掩埋沟道，以提供更深的量子阱即用来更好地限制空穴的更高的势垒而不存在合金散射。
138.权利要求133的层状结构，其中由Si1-xGex组成的所述第三层的Ge含量为0.5-0.8，且其中所述第三层相对于所述第一层与厚度等于或小于1nm的所述第二层在其界面处同等具有小于其临界厚度的厚度。
139.权利要求133的层状结构，其中由Si1-xGex组成的所述第三层的Ge含量为0.3，且其中所述第三层相对于所述第一层与厚度等于或小于1nm的所述第二层在其界面处同等具有小于其临界厚度的厚度。
140.权利要求133的层状结构，其中的Ge含量x在所述第三层中可以渐次变化，开始时更靠近所述第二层的Ge含量更高，然后向着所述第三层的上表面渐次降低Ge含量直到大约0.3的数值。
141.权利要求133的层状结构，其中所述第四层组成的栅介质是选自二氧化硅、氮氧化硅、氮化硅、氧化钽、钛酸锶钡、氧化铝、和它们的组合物的介电材料。
142.权利要求133的层状结构，其中由Si1-xGex组成的所述第三层，可以用适合于在栅介质组成的所述第四层中制作高质量二氧化硅层的过程中的高温氧化的薄的同等应变的Si层代替。
143.权利要求142的层状结构，其中所述第三层处于张应变下，并相对于所述第一层与所述第二层在其界面处同等具有小于其临界厚度的厚度。
144.权利要求133的层状结构，还包括，
借助于通过所述第二层选择性清除至少所述第四层而产生的电隔离区，
制作在所述第四层的所述栅介质上的栅电极，
制作并位于所述栅电极一侧上的源电极，以及
制作并位于所述栅电极另一侧上的漏电极，从而形成场效应晶体管结构。
145.一种用来制作Ge沟道场效应晶体管的层状结构，它包含：
单晶衬底，
由外延制作在所述衬底上的驰豫Si1-xGex组成的第一层缓冲层，其中在第一层中的第一层与第二层界面处Ge的份额x为0.5-0.8，
由外延制作在所述第一层上的Ge组成的第二层沟道层，所述第二层从而处于压应变下，且相对于所述第一层具有小于其产生压应变的临界厚度的厚度，
由外延制作在所述第二层上的不掺杂的Si1-xGex组成的第三层分隔层，
由外延制作在所述第三层上的不掺杂的Si组成第四层Si层，以及
由制作在所述第四层上的栅介质组成的第五层介质层。
146.权利要求145的层状结构，还包括由驰豫Si1-xGex组成的所述第一层的应变释放结构中的第一和第二超调层Si1-mGem和Si1-nGen。
147.权利要求145的层状结构，其中所述第一层的应变释放结构中的第一超调层Si1-mGem具有Ge份额m，其中m的范围为0.25到小于0.4。
148.权利要求145的层状结构，其中所述第一层的应变释放结构中的所述第二超调层Si1-nGen具有Ge份额n，其中n＝第一层中的第一层与第二层界面处Ge的份额x+z，且z的范围为0.01-0.1，并相对于所述第一层具有小于其临界厚度的厚度。
149.权利要求145的层状结构，其中有源器件区是由具有更大的压应变的所述第二层的外延Ge沟道构成的掩埋沟道，以提供比单独的单一SiGe层沟道器件更深的量子阱即用来更好地限制空穴的更高的势垒而不存在合金散射。
150.权利要求145的层状结构，其中在不发生Ge膜三维生长从而产生界面粗糙性问题的温度下，在确实发生Ge膜的二维生长的温度275-350℃下，制作所述第二层。
151.权利要求146的层状结构，其中由Si1-xGex组成的所述第三层的Ge含量为0.5-0.8，且其中所述第三层相对于所述第一层与厚度等于或小于1nm的所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
152.权利要求145的层状结构，其中由Si1-xGex组成的所述第三层的Ge含量为0.3，且其中所述第三层相对于所述第一层与厚度等于或小于1nm的所述第二层在其界面处同等具有小于其产生压应变的临界厚度的厚度。
153.权利要求145的层状结构，其中的Ge含量x在所述第三层中可以渐次变化，开始时更靠近所述第二层的Ge含量更高，然后向着所述第三层的上表面渐次降低Ge含量直到大约0.3的数值。
154.权利要求145的层状结构，其中所述第四层组成的栅介质是选自二氧化硅、氮氧化硅、氮化硅、氧化钽、钛酸锶钡、氧化铝、和它们的组合物的介电材料。
155.权利要求145的层状结构，其中由Si1-xGex组成的所述第三层，可以用适合于在栅介质组成的所述第四层中制作高质量二氧化硅层的过程中的高温氧化的薄的同等应变的Si层代替。
156.权利要求145的层状结构，其中由Si组成的所述第四层处于张应变下，并相对于所述第一层与所述第二层在其界面处同等具有小于其临界厚度的厚度。
157.权利要求145的层状结构，还包括，
借助于通过所述第二层选择性清除至少所述第五层而产生的电隔离区，
制作在所述第五层的所述栅介质上的栅电极，
制作并位于所述栅电极一侧上的源电极，以及
制作并位于所述栅电极另一侧上的漏电极，从而形成场效应晶体管结构。
158.一种用来制作场效应晶体管的层状结构，它包含：
单晶衬底，
由外延制作在所述衬底上的驰豫Si1-xGex组成的第一层缓冲层，其中在第一层中的第一层与第二层界面处Ge的份额x为0.5-0.8，
由外延制作在所述第一层上的Ge组成的第二层沟道层，所述第二层从而处于压应变下，且相对于所述第一层具有小于其产生压应变的临界厚度的厚度，
由外延制作在所述第二层上的不掺杂的Si1-xGex组成的第三层分隔层，
制作在所述第三层上的第一肖特基栅电极，
制作并位于所述第一栅电极一侧上的第一类型的第一源区，以及
制作并位于所述第一栅电极另一侧上的第一类型的第一漏区，从而形成第一类型的第一场效应晶体管结构。
159.权利要求158的层状结构，还包括，
借助于通过所述第二层选择性清除至少所述第三层而产生的电隔离区，
制作在所述第三层上的相对于所述电隔离区定位成电隔离于所述第一场效应晶体管结构的第二肖特基栅电极，
制作并位于所述第二栅电极一侧上的第二类型的第二源区，以及
制作并位于所述第二栅电极另一侧上的第二类型的第二漏区，从而形成第二类型的第二场效应晶体管结构。
160.一种用来制作p沟道场效应晶体管的方法，它包含下列步骤：
选择单晶衬底，
在所述衬底上外延制作由驰豫Si1-xGex组成的第一层缓冲层，其中在第一层中的第一层与第二层界面处Ge的份额x为0.5-0.8，
在所述第一层上外延制作由掺杂的Si1-xGex组成的第二层供应层，
在所述第二层上外延制作由不掺杂的Si1-xGex组成的第三层分隔层，
在所述第三层上外延制作由不掺杂的Si1-xGex组成第四层分隔层，
在所述第四层上外延制作由不掺杂的Si1-xGex组成的第五层分隔层，
其中第四层分隔层中Ge组分不同于第三层分隔层和第五层分隔层中Ge组分，
在所述第五层上外延制作由Ge组成的第六层沟道层，所述第六层从而处于压应变下并相对于所述第一层的上表面具有小于其产生压应变的临界厚度的厚度，以及
在所述第六层上外延制作由Si1-xGex组成的第七层帽层。
161.权利要求160的方法，还包括在x大于0.5的情况下制作由驰豫Si1-xGex组成的所述第一层的应变释放结构中的第一和第二超调层Si1-mGem和Si1-nGen的步骤。
162.权利要求161的方法，其中制作所述第一层的所述应变释放结构中的所述第一超调层Si1-mGem的步骤，包括形成Ge份额m，其中m的范围为大约0.25到小于大约0.4。
163.权利要求161的方法，其中制作所述第一层的应变释放结构中的所述第二超调层Si1-nGen的步骤，包括形成Ge份额n，其中n＝第一层中的第一层与第二层界面处Ge的份额x+z，且z的范围为0.01-0.1，并相对于所述第一层具有小于其临界厚度的厚度。
164.权利要求160的方法，还包括下列步骤，
在所述第七层上制作第一肖特基栅电极，
制作第一源电极并位于所述第一栅电极一侧上，以及
制作第一漏电极并位于所述第一栅电极另一侧上，从而形成第一场效应晶体管结构。
165.权利要求164的方法，还包括下列步骤，
借助于通过所述第二层选择性清除至少所述第七层而制作电隔离区，
在所述第七层上制作第二栅介质，
在所述栅介质上制作第二栅电极，
制作第二源电极并位于所述第二栅电极一侧上，以及
在所述第二栅电极另一侧上制作第二漏电极，从而形成第二场效应晶体管结构。
166.一种制作p沟道场效应晶体管的方法，它包含下列步骤：
选择单晶衬底，
在所述衬底上外延制作由驰豫Si1-xGex组成的第一层缓冲层，其中在第一层中的第一层与第二层界面处Ge的份额x为0.5-0.8，
在所述第一层上外延制作由掺杂的Si1-xGex组成的第二层供应层，
在所述第二层上外延制作由不掺杂的Si1-xGex组成的第三层分隔层，
在所述第三层上外延制作由不掺杂的Si1-xGex组成第四层分隔层，
其中第四层分隔层中Ge组分不同于第三层分隔层中Ge组分，
在所述第四层上外延制作由Ge组成的第五层沟道层，所述第五层从而处于压应变下，且相对于所述第一层具有小于其产生压应变的临界厚度的厚度，以及
在所述第五层上外延制作由Si1-xGex组成的第六层帽层。
167.一种制作p沟道场效应晶体管的方法，它包含下列步骤：
选择单晶衬底，
在所述衬底上外延制作由驰豫Si1-xGex组成的第一层缓冲层，其中在第一层中的第一层与第二层界面处Ge份额x为0.5-0.8，
在所述第一层上外延制作由Ge组成的第二层沟道层，所述第二层从而处于压应变下，且相对于所述第一层具有小于其产生压应变的临界厚度的厚度，
在所述第二层上外延制作由不掺杂的Si1-xGex组成的第三层分隔层，
在所述第三层上外延制作由不掺杂的Si1-xGex组成第四层分隔层，
在所述第四层上外延制作由不掺杂的Si1-xGex组成的第五层分隔层，
其中第四层分隔层中Ge组分不同于第三层分隔层和第五层分隔层中Ge组分，以及
在所述第五层上外延制作由p型掺杂的Si1-xGex组成的第六层帽层。
168.一种制作p沟道场效应晶体管的方法，它包含下列步骤：
选择单晶衬底，
在所述衬底上外延制作由驰豫Si1-xGex组成的第一层缓冲层，其中在第一层中的第一层与第二层界面处Ge的份额x为0.5-0.8，
在所述第一层上外延制作由Ge组成的第二层沟道层，所述第二层从而处于压应变下，且相对于所述第一层具有小于其产生压应变的临界厚度的厚度，
在所述第二层上外延制作由不掺杂的Si1-xGex组成的第三层分隔层，
在所述第三层上外延制作由不掺杂的Si1-xGex组成第四层分隔层，
其中第四层分隔层中Ge组分不同于第三层分隔层中Ge组分，以及
在所述第四层上外延制作由p型掺杂的Si1-xGex组成的第五层供应层。
169.一种制作p沟道场效应晶体管的方法，它包含下列步骤：
选择单晶衬底，
在所述衬底上外延制作由驰豫Si1-xGex组成的第一层缓冲层，其中在第一层中的第一层与第二层界面处Ge的份额x为0.5-0.8，
在所述第一层上外延制作由掺杂的Si1-xGex组成的第二层供应层，
在所述第二层上外延制作由不掺杂的Si1-xGex组成的第三层分隔层，
在所述第三层上外延制作由不掺杂的Si1-xGex组成的第四层分隔层，
在所述第四层上外延制作由Ge组成的第五层沟道层，所述第五层从而处于压应变下，并相对于所述第一层具有小于其产生压应变的临界厚度的厚度，以及
在所述第五层上外延制作由不掺杂的Si1-xGex组成的第六层分隔层，
在所述第六层上外延制作由不掺杂的Si1-xGex组成的第七层分隔层；以及
在所述第七层上外延制作由掺杂的Si1-xGex组成的第八层供应层，其中，第三层分隔层中Ge组分不同于第四层分隔层中Ge组分，第六层分隔层中Ge组分不同于第七层分隔层中Ge组分。
170.一种制作p沟道场效应晶体管的方法，它包含下列步骤：
选择单晶衬底，
在所述衬底上外延制作由驰豫Si1-xGex组成的第一层缓冲层，其中在第一层中的第一层与第二层界面处Ge的份额x为0.5-0.8，
在所述第一层上外延制作由掺杂的Si1-xGex组成的第二层供应层，
在所述第二层上外延制作由不掺杂的Si1-xGex组成的第三层分隔层，
在所述第三层上外延制作由不掺杂的Si1-xGex组成的第四层分隔层，
在所述第四层上外延制作由不掺杂的Si1-xGex组成的第五层分隔层，
其中第四层分隔层中Ge组分不同于第三层分隔层和第五层分隔层中Ge组分，
在所述第五层上外延制作由Ge组成的第六层沟道层，所述第六层从而处于压应变下，并相对于所述第一层具有小于其产生压应变的临界厚度的厚度，以及
在所述第六层上外延制作由不掺杂的Si1-xGex组成第七层分隔层，
在所述第七层上外延制作由不掺杂的Si1-xGex组成第八层分隔层，
其中第七层分隔层中Ge组分不同于第八层分隔层中Ge组分，以及
在所述第八层上外延制作由掺杂的Si1-xGex组成的第九层供应层。
171.一种制作Ge沟道场效应晶体管的方法，它包含下列步骤：
选择单晶衬底，
在所述衬底上外延制作由驰豫Si1-xGex组成的第一层缓冲层，其中在第一层中的第一层与第二层界面处Ge的份额x为0.5-0.8，
在所述第一层上外延制作由Ge组成的第二层沟道层，所述第二层从而处于压应变下，并相对于所述第一层具有小于其产生压应变的临界厚度的厚度，
在所述第二层上外延制作由不掺杂的Si1-xGex组成的第三层帽层，以及
在所述第三层上制作栅介质组成的第四层介质层。
172.一种制作Ge沟道场效应晶体管的方法，它包含下列步骤：
选择单晶衬底，
在所述衬底上外延制作由驰豫Si1-xGex组成的第一层缓冲层，其中在第一层中的第一层与第二层界面处Ge的份额x为0.5-0.8，
在所述第一层上外延制作由Ge组成的第二层沟道层，所述第二层从而处于压应变下，且相对于所述第一层具有小于其产生压应变的临界厚度的厚度，
在所述第二层上外延制作由不掺杂的Si1-xGex组成的第三层帽层，
在所述第三层上外延制作由不掺杂的Si组成第四层Si层，以及
在所述第四层上制作由栅介质组成的第五层介质层。
173.一种制作场效应晶体管的方法，它包含下列步骤：
选择单晶衬底，
在所述衬底上外延制作由驰豫Si1-xGex组成的第一层缓冲层，其中在第一层中的第一层与第二层界面处Ge的份额x为0.5-0.8，
在所述第一层上外延制作由Ge组成的第二层沟道层，所述第二层从而处于压应变下，且相对于所述第一层具有小于其产生压应变的临界厚度的厚度，
在所述第二层上外延制作由不掺杂的Si1-xGex组成的第三层帽层，
在所述第三层上制作第一肖特基栅电极，
制作第一类型的第一源区并位于所述第一栅电极一侧上，以及
制作第一类型的第一漏区并位于所述第一栅电极另一侧上，从而形成第一类型的第一场效应晶体管结构。
174.权利要求173的方法，还包括下列步骤，
借助于通过所述第二层选择性清除至少所述第三层而制作电隔离区，
在相对于所述电隔离区定位成电隔离于所述第一场效应晶体管结构的所述第三层上，制作第二肖特基栅电极，
制作第二类型的第二源区并位于所述第二栅电极一侧上，以及
制作第二类型的第二漏区并位于所述第二栅电极另一侧上，从而形成第二类型的第二场效应晶体管结构。
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