JP3974329B2 - Ｇｅチャネル電界効果トランジスタを形成するための層状構造 - Google Patents
Ｇｅチャネル電界効果トランジスタを形成するための層状構造 Download PDFInfo
- Publication number
- JP3974329B2 JP3974329B2 JP2000604467A JP2000604467A JP3974329B2 JP 3974329 B2 JP3974329 B2 JP 3974329B2 JP 2000604467 A JP2000604467 A JP 2000604467A JP 2000604467 A JP2000604467 A JP 2000604467A JP 3974329 B2 JP3974329 B2 JP 3974329B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- channel
- sige
- epitaxially
- layered structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 22
- 235000012239 silicon dioxide Nutrition 0.000 claims description 10
- 239000000377 silicon dioxide Substances 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- 229910052454 barium strontium titanate Inorganic materials 0.000 claims description 8
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 7
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 7
- 239000013078 crystal Substances 0.000 claims description 6
- 239000003989 dielectric material Substances 0.000 claims description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 abstract description 90
- 238000000034 method Methods 0.000 abstract description 22
- 239000004065 semiconductor Substances 0.000 abstract description 14
- 230000000295 complement effect Effects 0.000 abstract description 10
- 229910045601 alloy Inorganic materials 0.000 abstract description 5
- 239000000956 alloy Substances 0.000 abstract description 5
- 230000004888 barrier function Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 439
- 230000037230 mobility Effects 0.000 description 59
- 125000006850 spacer group Chemical group 0.000 description 38
- 229910052710 silicon Inorganic materials 0.000 description 35
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 30
- 239000010703 silicon Substances 0.000 description 30
- 238000013461 design Methods 0.000 description 25
- 239000000203 mixture Substances 0.000 description 21
- 239000002019 doping agent Substances 0.000 description 11
- 229910052732 germanium Inorganic materials 0.000 description 11
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 9
- 239000000463 material Substances 0.000 description 9
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 7
- 238000001465 metallisation Methods 0.000 description 7
- 238000001451 molecular beam epitaxy Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 6
- 230000007547 defect Effects 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 239000004047 hole gas Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910003811 SiGeC Inorganic materials 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000927 Ge alloy Inorganic materials 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 2
- 239000004926 polymethyl methacrylate Substances 0.000 description 2
- 238000001289 rapid thermal chemical vapour deposition Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 238000002441 X-ray diffraction Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 238000009472 formulation Methods 0.000 description 1
- 230000005525 hole transport Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000007847 structural defect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
Landscapes
- Microelectronics & Electronic Packaging (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Junction Field-Effect Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
- Pharmaceuticals Containing Other Organic And Inorganic Compounds (AREA)
- Acyclic And Carbocyclic Compounds In Medicinal Compositions (AREA)
Description
【０００１】
【技術分野】
本発明は、シリコンおよびシリコン・ゲルマニウム・ベースの材料系に関し、より詳細には、高速低ノイズ、マイクロ波、準ミリ波、およびミリメートル波の用途に関して有用な、新規なエピタキシャル電界効果トランジスタ構造に関する。好ましくは、このエピタキシャル電界効果トランジスタ構造は、シリコンおよびシリコン・ゲルマニウム層を組み込んで、ＣＭＯＳデバイスまたは回路、高電子移動度トランジスタ（ＨＥＭＴ）、および変調ドープ・ヘテロ構造電界効果トランジスタを形成する、高性能Ｇｅチャネルを構造中に含む。本発明は、室温以上（３７３Ｋ）から極低温（０．４Ｋ）までの広範な温度領域で有利に動作させることができる超高移動度Ｇｅチャネル・デバイスを使用することによって、ディープ・サブミクロン（０．１μｍチャネル長）の現況技術のＳｉ ｐＭＯＳＦＥＴに勝る、移動度および相互コンダクタンスの向上を提供する。極低温（０．４Ｋ）では、より高いデバイス性能さえ達成可能である。
【０００２】
（関連出願の相互参照）
本出願は、ジャック・オー・チュー（Jack O Chu）他の「High Speed Composite P-Channel Si/SiGe Heterostructure for Field Effect Devices」と題する、米国特許出願第０９／２６７，３２３号、対応日本特許出願２０００年第６５２６２号と相互参照される。この特許出願は、どちらも圧縮下にあるＧｅ層およびＳｉＧｅ層の複合層を有し、より高い移動度を得るチャネルを備える電界効果トランジスタについて記載する。この特許出願を参照により本明細書に組み込む。
【０００３】
【背景技術】
高速かつ低ノイズのデバイスの用途では、キャリア移動度が不純物散乱によって制限されず、高キャリア移動度が達成されるように、キャリア（例えば電子、正孔）伝導がアンドープ・チャネル層中で行われる高電子移動度トランジスタ（ＨＥＭＴ）または変調ドープ（modulation-doped）電界効果トランジスタ（ＭＯＤＦＥＴ）を設計し、製造することに焦点が当てられてきた。一般には、これらの高速電子デバイスは、低ノイズ増幅器、電力増幅器、ならびにマイクロ波およびｒｆ領域で動作するサテライト受信機および送信機としてしばしば使用され、材料の選択は、通常、ＧａＡｓおよびＩｎＰなどの、高速ではあるが高価なＩＩＩ−Ｖ材料系および技術である。複雑で高価なＩＩＩ−Ｖ材料技術は、あまり半導体産業では望ましいものではない。一方、現在のＳｉ技術に完全に適合し、より安価なＳｉＧｅ材料系の方がより望ましいものであり、既存のＳｉ−ＣＭＯＳデバイス技術と組み合わせることがはるかに容易である。
【０００４】
Ｓｉ技術と互換の材料系の一例が、本明細書の譲受人に譲渡された、P.M.ソロモン（Solomon）の「Germanium Channel Silicon MOSFET」と題する米国特許第５０１９８８２号（１９９１年５月２８日発行）に記載されている。米国特許第５０１９８８２号では、向上したキャリア移動度を有するチャネルは、シリコン基板の上に成長させたシリコンおよびゲルマニウムの合金層を備える。合金層は、適切なスードモルフィック（pseudomorphic）無転位成長が行われるのに十分な薄さに保たれる。シリコン層は、合金層の上に形成され、部分的に酸化された後に誘電体層を形成する。ゲート領域は、二酸化シリコンの上に形成される。
【０００５】
Ｓｉ技術と互換の高性能ＳｉＧｅデバイス構造の２番目の例が、本明細書の譲受人に譲渡された、K.E.イズメイル（Ismail）の「Complementary Metal-Oxide Semiconductor Transistor Logic Using Strained Si/SiGe Heterostructure Layers」と題する米国特許第５５３４７１３号（１９９６年７月９日発行）に記載されている。米国特許第５５３４７１３号では、ひずんだＳｉ／ＳｉＧｅヘテロ構造設計上に製造された、ｐチャネルデバイスに、圧縮ひずみの下で正孔移動度が向上する埋込みＳｉＧｅチャネルを使用し、ｎチャネル・デバイスに、引張ひずみの下で電子移動度が向上する埋込みＳｉチャネルを使用する、シリコンＣＭＯＳトランジスタ構造が記載されている。米国特許第５５３４７１３号ではさらに、提案されたｐチャネル電界効果トランジスタにおけるｐチャネルとして働く圧縮ひずみＳｉＧｅ層が、５０〜１００％の範囲のゲルマニウムの組成を有し、好ましくは８０％の組成を有するものとして記載されている。今までのところは、ＩＢＭコーポレイションのThomas Jリサーチ・センタでの、このチャネル設計および組成を使用するプロトタイプＳｉＧｅ ｐチャネルＭＯＤＦＥＴは、室温で最大１０００ｃｍ2／Ｖｓの正孔移動度しかもたらしていない。
【０００６】
既存のＳｉ技術を使用するＧｅチャネルＭＯＤＦＥＴの互換性および製造は、純粋Ｇｅ層からなる正孔チャネルを有する変調ドープＦＥＴ構造を分子線エピタキシによってＳｉ基板上に成長させる分子線エピタキシ（ＭＢＥ）技法によって実証されてきた。具体的には、変調ドープされたひずみＧｅ層（ＭＢＥによって成長）中の２次元正孔ガス（２ＤＨＧ）についての室温正孔移動度は、G.Hock、T.Hackbarth、U.Erben、E.Kohn、およびU.Konigによる「High performance 0.25μm p-type Ge/SiGe MODFETs」と題するElectron.Lett.34(19)、１９９８年９月１７日、１８８８〜１８８９ページの論文では、高々１８７０ｃｍ2／Ｖｓであると報告された。G.Hockらの論文では、０．２５μｍゲート長デバイスに対しては、ｐ形ＧｅチャネルＭＯＤＦＥＴは、最大ＤＣ外部相互コンダクタンス１６０ｍＳ／ｍｍを示し、最大ドレイン飽和電流は、３００ｍＡ／ｍｍもの高い値に達した。ＲＦ性能については、単一電流利得遮断周波数ｆT３２ＧＨｚおよび最大周波数振動ｆmax８５ＧＨｚが得られた。
【０００７】
冷却型赤外線検出器用読み出しエレクトロニクス、高速プロセッサ、および低ノイズ増幅器などの高速極低温の用途向けの高速低温ＭＯＳＦＥＴおよびバイポーラ・トランジスタを設計し、製造することについての関心が高まっている。この目的のために、室温（３００Ｋ）から極低温（＜Ｔ＝７７Ｋ）までの範囲の温度で動作することができ、しかもより高い輸送特性を有するＧｅチャネル・デバイス構造が理想的な解決法である。室温および７７Ｋの両方で動作可能な純粋Ｇｅからなる２次元正孔チャネルを有する変調ドープＳｉＧｅ／Ｇｅヘテロ構造の例が、U.KonigおよびF.Schafflerによる「p-Type Ge-Channel MODFET's with High Transconductance Grown on Si Substrates」と題するElectron.Dev.Lett.14(4)、１９９３年４月４日、２０５〜２０７ページの論文で報告されている。この論文を参照により本明細書に組み込む。
【０００８】
高速および低温動作に適した高キャリア移動度を有する電界効果トランジスタの別の例が、E.ムラカミ他の「Transistor Provided with Strained Germanium Layer」と題する米国特許第５２４１１９７号（１９９３年８月３１日発行）に記載されている。米国特許第５２４１１９７号では、分子線エピタキシによって成長したひずみ制御層が、ゲルマニウム層の下に提供され、ゲルマニウム層上に圧縮ひずみが課される。ひずみ制御層の組成は、圧縮ひずみを生成するために使用される。ひずみゲルマニウム層中のキャリア移動度は、３０００ｃｍ2／Ｖｓであると報告されている。しかし、室温で２０００ｃｍ2／Ｖｓを超える移動度を有するＧｅ特性またはＧｅ層状構造の測定またはデータは、その後発表されていない。室温でのＧｅ層状構造の正孔移動度の報告値として１９００ｃｍ2／Ｖｓが、D.W.Greve、Field Effect Devices and Applications、Prentice-Hall, Inc.Upper Saddle River, NJ.により１９９８年発行、の３１５ページに、具体的には表８．１に見出される。
【０００９】
【発明の開示】
本発明に従って、以下のようなｐチャネル・デバイスを形成するために、ｐチャネル領域中のＧｅの単一層を使用するｐ形電界効果トランジスタ用のシリコンおよびシリコン・ゲルマニウム・ベースのエピタキシャル構造を説明する。そのｐチャネル・デバイスは、半導体基板と、Ｇｅ比ｘが０．５〜０．８にある、基板上にエピタキシャルに形成される緩和Ｓｉ1-xＧｅxの第１層と、第１層上にエピタキシャルに形成されるｐドープＳｉ1-xＧｅxの第２層と、第２層上にエピタキシャルに形成されるアンドープ（undoped）のＳｉ1-xＧｅxの第３層と、第３層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第４層と、第４層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第５層とを備え、第３層〜第５層は、ｘの値と、ｐドーパントの残留バックグラウンド濃度の値とが漸進的に低くなり、第５層上にエピタキシャルに形成されるアンドープのＧｅの第６層を備え、それによってＧｅ層は圧縮ひずみの下にあり、第１緩和Ｓｉ1-xＧｅx層に対してつり合ったものとなり、第６層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅx層の第７層を備えるものである。第７層の上に金属層を形成してパターン化し、ｐチャネル電界効果トランジスタのゲートを形成することができ、一方ドレインおよびソース領域は、層状構造中のゲートのいずれかの側にｐ領域を形成することによって形成することができる。この層状構造設計は、変調ドープ・ヘテロ構造を形成し、それによってサプライ層または第２ｐドープＳｉ1-xＧｅx層が、活性Ｇｅチャネル、第６層の下に位置する。さらに、この層状デバイス構造では、活性チャネルをサプライ層から分離するスペーサ層は、ｘの値と、ｐタイプ・ドーパントの残留バックグラウンド濃度の値とが漸進的に低くなる、アンドープのＳｉ1-xＧｅxの第３層、アンドープのＳｉ1-xＧｅxの第４層、およびアンドープのＳｉ1-xＧｅxの第５層を備える３重層設計を利用する。漸進的に低くなるバックグラウンド・ドーパントは、漸進的に低い温度でアンドープのＳｉ1-xＧｅxを形成することによって得ることができる。
【００１０】
本発明は、以下のような、そのチャネル中で非常に高い正孔移動度を有するｐチャネル電界効果トランジスタおよび方法をさらに提供する。そのｐチャネル電界効果トランジスタは、半導体基板と、Ｇｅ比ｘが０．５〜０．８にある、基板上にエピタキシャルに形成される緩和Ｓｉ1-xＧｅxの第１層と、第１層上にエピタキシャルに形成されるｐドープＳｉ1-xＧｅxの第２層と、第２層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第３層と、第３層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第４層とを備え、第３層および第４層は、ｘの値と、ｐタイプ・ドーパントの残留バックグラウンド濃度の値とが漸進的に低くなり、第４層上にエピタキシャルに形成されるアンドープのＧｅの第５層を備え、それによってＧｅ層は、第１緩和Ｓｉ1-xＧｅx層に対してつり合ったものとなり、第５層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅx層の第６層を備えるものである。この層状構造設計は、変調ドープ・ヘテロ構造を記述し、それによってサプライ層または層２のｐドープＳｉ1-xＧｅx層は、第３Ｓｉ1-xＧｅx層および第４Ｓｉ1-xＧｅx層の２重層スペーサ設計によって、第５層の活性ｐチャネルから分離される。
【００１１】
本発明は、以下のような、そのチャネル中で非常に高い正孔移動度を有するｐチャネル電界効果トランジスタおよび方法をさらに提供する。そのｐチャネル電界効果トランジスタは、半導体基板と、Ｇｅ比ｘが０．５〜０．８にある、基板上にエピタキシャルに形成される緩和Ｓｉ1-xＧｅxの第１層と、第１層上にエピタキシャルに形成されるアンドープのＧｅの第２層とを備え、それによってＧｅ層は、第１緩和Ｓｉ1-xＧｅx層に対してつり合い、第２層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第３層と、第３層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第４層と、第４層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第５層と、第５層上にエピタキシャルに形成されるｐドープＳｉ1-xＧｅx層の第６層とを備えるものである。この層状構造設計は、変調ドープ・ヘテロ構造を記述し、それによってサプライ層またはｐドープＳｉ1-xＧｅx層の第６層は、層２の活性Ｇｅチャネルの上に位置する。同様に、第５層と第６層との間、あるいは第４層と第５層との間にひずみＳｉスペーサ層を追加することで、サプライ層または層６のｐドープＳｉ1-xＧｅx層を、第２層の活性Ｇｅチャネルの上でさらに分離することができる。
【００１２】
本発明は、以下のような、そのチャネル中で非常に高い正孔移動度を有するｐチャネル電界効果トランジスタおよび方法をさらに提供する。そのｐチャネル電界効果トランジスタは、半導体基板と、Ｇｅ比ｘが０．５〜０．８にある、基板上にエピタキシャルに形成される緩和Ｓｉ1-xＧｅxの上面を有する第１層と、第１層上にエピタキシャルに形成されるｐドープされたＳｉ1-xＧｅxの第２層と、第２層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第３層と、第３層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第４層と、第４層上にエピタキシャルに形成されるアンドープのＧｅの第５層とを備え、それによってＧｅ層は、第１緩和Ｓｉ1-xＧｅx層の上面に対してつり合い、第５層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅx層の第６層と、第６層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅx層の第７層と、第７層上にエピタキシャルに形成されるｐドープＳｉ1-xＧｅx層の第８層とを備えるものである。この層状構造設計は、変調ドープ・ヘテロ構造を記述し、それによって活性チャネルが、第５チャネル層の上および下に位置する第２層および第８層の２つのサプライ層によって対称的にドープされ、チャネルの上の第６層および第７層と、チャネルの下の第３層および第４層の２重層スペーサ設計とによってそれぞれ等しく分離される。
【００１３】
本発明は、以下のような、そのチャネル中で非常に高い正孔移動度を有するｐチャネル電界効果トランジスタおよび方法をさらに提供する。そのｐチャネル電界効果トランジスタは、半導体基板と、Ｇｅ比ｘが０．５〜０．８にある、基板上にエピタキシャルに形成される緩和Ｓｉ1-xＧｅxの上面を有する第１層と、第１層上にエピタキシャルに形成されるｐドープＳｉ1-xＧｅxの第２層と、第２層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第３層と、第３層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第４層と、第４層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第５層と、第５層上にエピタキシャルに形成されるアンドープのＧｅの第６層とを備え、それによってＧｅ層は、第１緩和Ｓｉ1-xＧｅx層の上面に対してつり合い、第６層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅx層の第７層と、第７層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅx層の第８層と、第８層上にエピタキシャルに形成されるｐドープＳｉ1-xＧｅx層の第９層とを備えるものである。この層状構造設計は、変調ドープ・ヘテロ構造を記述し、それによって活性チャネルが、チャネル層５の上および下に位置する２つのサプライ層２および９によって非対称にドープされ、チャネルの上の第７層および第８層の２重層スペーサ設計と、チャネルの下の第５層、第４層、および第３層の３重層スペーサ設計によってそれぞれ異なって分離される。同様に、この非対称的ドーピングは、逆のスペーサ層設計によって実施することができ、それによって上部サプライ層を、チャネルの上で３重層設計によって分離し、下部サプライ層を、チャネルの下の２重層スペーサ設計によって分離する。
【００１４】
本発明は、以下のような、そのチャネル中で非常に高い正孔移動度を有する相補型電界効果トランジスタおよび方法をさらに提供する。その相補型電界効果トランジスタは、半導体基板と、Ｇｅ比ｘが０．５〜０．８にある、基板上にエピタキシャルに形成される緩和Ｓｉ1-xＧｅxの上面を有する第１層と、第１層上にエピタキシャルに形成されるアンドープのＧｅの第２層とを備え、それによってＧｅ層は、第１緩和Ｓｉ1-xＧｅx層の上面に対してつり合い、第２層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第３層と、第３層の上に形成されるゲート誘電体の第４層とを備えるものである。第４層の上にドープ・ポリシリコン層を形成してパターン化し、電界効果トランジスタのゲート電極を形成することができ、一方ドレインおよびソース領域は、層状構造中のゲート電極のいずれかの側に、自己整合されたｐタイプまたはｎタイプ領域のいずれかを注入することによって形成することができる。この層状構造設計は、エンハンスメント・モードでの動作向けの相補型（ＣＭＯＳ）電界効果トランジスタに適した高移動度を有する表面近傍（near surface）Ｇｅチャネルの形成を記述する。
【００１５】
本発明は、以下のような緩和（＞９０％）Ｓｉ1-xＧｅxバッファ層のための方法および構造をさらに提供する。そのバッファ層は、半導体基板と、基板上で層のＧｅ含有量が段階的な方式（または線型な方式）で増加し、かつｘが約０．１〜約０．９の範囲にある段階的な濃度勾配（または線型な濃度勾配）をつけることによって、エピタキシャルに形成された、部分的に緩和した（＜５０％）Ｓｉ1-xＧｅxの第１層と、ｙ＝ｘ＋ｚかつｚが０．０１〜０．１の範囲にある（これは、層をｘよりも大きく「オーバ・リラックス（over relax）」させる働きをする）、第１層上にエピタキシャルに形成されるＳｉ1-yＧｅyの第２層と、第２層上にエピタキシャルに形成されるＳｉ1-xＧｅx'の第３層とを備え、次いでそれによってＳｉ1-xＧｅx'層が元の部分的に緩和したＳｉ1-xＧｅx層１と比較してより緩和するものである。このＳｉ1-yＧｅyの「オーバシュート」層による追加の緩和の拡張は、この層の厚さに依存し、初期の部分的に緩和したＳｉ1-xＧｅx層におけるその臨界厚によって制限されることになる。ｘが０．５よりも大きい場合、２重の「オーバシュート」効果が好ましく、それによって、第１「オーバシュート」は、ｍ＝０．５ｘであるＳｉ1-mＧｅm層であり、第２「オーバシュート」は、ｎ＝ｘ＋ｚかつｚが０．０１〜０．１の範囲にあるＳｉ1-nＧｅn層である。
【００１６】
本発明の目的は、非常に高い正孔移動度を伴うチャネルを有するｐチャネル電界効果トランジスタを形成することを可能とする層状構造を提供することである。
【００１７】
本発明の別の目的は、活性チャネルがひずみＧｅ層であるｐチャネル・デバイスを提供することである。
【００１８】
本発明の別の目的は、チャネル構造が、単一ＳｉＧｅ層を使用する置換チャネルと比較して、正孔キャリアに関してより高いバリアまたはより深い拘束チャネルの利点を有する、より高い圧縮ひずみを利用するｐチャネル・デバイスを提供することである。
【００１９】
本発明の別の目的は、ｐチャネル・デバイスに対する圧縮ひずみの下でＧｅ層の埋込みチャネルを提供することである。
【００２０】
本発明の別の目的は、厚さ１００〜２００ÅのひずみＧｅ層から構成される最適なｐチャネル構造中で１０００ｃｍ2／Ｖｓよりも大きい正孔移動度を提供し、ＳｉＧｅ材料系中で最高の正孔移動度を生成することである。
【００２１】
本発明の別の目的は、スペーサ層がそれぞれ、３つまたは２つのＳｉＧｅ層のいずれかから構成される３重または２重設計であるｐチャネル・デバイスを提供することである。
【００２２】
本発明の別の目的は、活性チャネルが、対称な２重スペーサ層設計でチャネルの上および下に位置する２つのサプライ層によって対称にドープされるｐチャネル・デバイスを提供することである。
【００２３】
本発明の別の目的は、活性チャネルが、非対称なスペーサ層設計でチャネルの上および下に位置する２つのサプライ層によって非対称にドープされるｐチャネル・デバイスを提供することである。
【００２４】
本発明の別の目的は、活性Ｇｅチャネルが高い電子および正孔移動度を有し、エンハンスメント・モードで動作することができる表面近傍チャネル・デバイス（near surface channel device）を提供することである。
【００２５】
本発明の別の目的は、活性Ｇｅチャネルが高移動度を有する相補型ＭＯＳＦＥＴデバイスを作成するのに適した表面近傍チャネル・デバイスを提供することである。
【００２６】
本発明の別の目的は、ＳｉＧｅバッファ構造のグレードアップ（grade-up）組成中で、単一オーバシュート層（ｘ≦０．５のとき）または２重オーバシュート層（ｘ＞０．５のとき）の追加によって、所望の緩和Ｓｉ1-xＧｅx層をより良好に達成することができる層状構造および方式を提供することである。
【００２７】
【発明を実施するための最良の形態】
図面を、具体的には図１を参照すると、本発明の実施形態を示すために、Ｇｅ ｐチャネル変調ドープＳｉＧｅヘテロ構造についての層状構造１０の断面図が示されている。層１２〜１８は、超高真空化学的気相付着（ＵＨＶ−ＣＶＤ）、分子線エピタキシ（ＭＢＥ）、または急速熱処理化学的気相付着（ＲＴＣＶＤ）などのエピタキシャル成長技法を使用して単結晶半導体基板１１上にエピタキシャルに成長させる。単結晶半導体基板１１は、Ｓｉ、ＳｉＧｅ、Ｇｅ、ＳｉＣ、ＧａＡｓ、ＳＯＳ（silicon-on-sapphire）、ＳＯＩ（silicon-on-insulator）、ＢＥＳＯＩ（Bond and Etch back Silicon On Insulator）などでよい。シリコン基板上にエピタキシャルＳｉおよびＳｉ1-xＧｅx膜を成長させるためのＵＨＶ−ＣＶＤ法の説明のために、B.S.マイヤーソン（Meyerson）の「Method and Apparatus for Low Temperature, Low Pressure Chemical Vapor Deposition of Epitaxial Silicon Layers」と題する米国特許第５２９８４５２号（１９９４年３月２９日発行）を参照し、参照により本明細書に組み込む。
【００２８】
層状構造１０の下部の、層１２Ｃ'、１２Ｂ'、および１２Ａ'についての好ましい層状構造１２'の図を図２に示す。図２は、２次イオン質量分析法（ＳＩＭＳ）によって測定した、図１のＳｉＧｅ層状構造１０の層１２Ｃ、１２Ｂ、および１２Ａの対応するＧｅ組成プロフィールを示す。図２では、縦座標は原子百分率でのＧｅ濃度を表し、横座標はミクロンでの近似深さを表す。図２では、曲線部分２１'〜３１'を含む曲線部分１２Ａ'と、１２Ｂ'と、１２Ｃ'とは、図１に示す層１２Ａ、１２Ｂ、および１２ＣでのＧｅ濃度に対応する。
【００２９】
図３は、デバイス領域のみを示す、図２の上部だけの拡大図である。図３では、左側の縦座標は、原子百分率でのＧｅ濃度を表し、横座標はオングストロームでの近似深さを表す。曲線３２は、Ｇｅ濃度を近似深さの関数として示す。図３では、右側の縦座標は、ホウ素濃度を原子／ｃｃで表し、曲線３３は、ホウ素濃度を近似深さの関数として示す。
【００３０】
基板１１の上面上に形成される緩和Ｓｉ1-xＧｅx合金の、図１および２の層１２Ａとして説明した第１エピタキシャル層は、層２１〜３１を備える階段状に濃度勾配のあるＧｅ組成層構造から構成される。層２１〜３１は、新しい転位を生成するための機構として修正フランク・リード転位源を介してバッファ層２１〜３１中または下の基板１１中でひずみが緩和される図２に示す好ましいプロフィールを有する。修正フランク・リード転位源を介して緩和を得るためのＧｅ合金ドーピング・プロフィールは、F.K.リガウス（Legoues）およびB.S.マイヤーソンの米国特許第５６５９１８７号（１９９７年８月１９日発行）に記載されており、これを参照により本明細書に組み込む。
【００３１】
バッファ層１２は、層１２Ａ、１２Ｂ、および１２Ｃを備え、当初はアンドープで、かつ緩和させることができ、層１２および１３の間の界面１９で約５０％〜約８０％の範囲で、好ましくは約６５％の値のＧｅ組成を有することができる。
【００３２】
層１２の設計は、実際にはＳｉ基板１１の上に形成される濃度勾配のあるＧｅ組成のＳｉ1-xＧｅx層１２Ａから始まり、層１２Ａの上に形成されるＳｉ1-yＧｅy層１２Ｂのオーバシュート層が続き、ここで、ｙ＝ｘ＋ｚで、ｚが０．０１〜０．１の範囲にあり、好ましくは０．０５の値であり、最後に層１２Ｂ上に形成されるより緩和したＳｉ1-xＧｅx'層１２Ｃが続く。オーバシュート層１２Ｂは、Ｇｅ濃度のオーバシュートを有し、追加のストレスを層中に提供し、格子間隔の緩和を誘発する。基本的には、オーバシュート層１２Ｂは、界面１９で上端のＳｉ1-xＧｅx'表面層１２Ｃに対して高程度の緩和、すなわち＞９０％を保証する働きをする。完全に緩和したＳｉ1-xＧｅx'層１２Ｃを達成する好ましい場合では、図２の曲線部分２１'〜３１'に対する曲線部分１２Ｂ'によって示されるように、Ｓｉ0.30Ｇｅ0.70のオーバシュート層１２Ｂを使用することが望ましい。緩和Ｓｉ1-xＧｅx'層１２Ｃでは、面内格子パラメータａSiGe（ｘ）は、式（１）によって与えられる。
ａSiGe（ｘ）＝ａSi＋（ａGe−ａSi）ｘ （１）
ただし、ｘはＧｅ含有量、１−ｘはＳｉ含有量であり、ａSiおよびａGeは、それぞれＳｉおよびＧｅについての格子定数であり、したがって上端のＳｉ0.35Ｇｅ0.65表面層が＞９０％緩和される好ましい場合では、層１２Ｃは、５．０２Åよりも大きい格子定数を有することになる。
【００３３】
Ｓｉ1-xＧｅx'層１２Ｃが０．５０より大きいＧｅ組成値ｘを有する場合、２重の「オーバシュート」層状構造が好ましく、それによって第１「オーバシュート」は、ｍ＝０．５ｘであるＳｉ1-mＧｅm層であり、第２「オーバシュート」は、ｎ＝ｘ＋ｚかつｚが０．０１〜０．１の範囲にあるＳｉ1-nＧｅn層である。したがって、前述の完全に緩和したＳｉ0.35Ｇｅ0.65を達成する好ましい場合では、図２で曲線部分２１'〜３１'に対する曲線部分２８'によって示されるように、Ｓｉ0.65Ｇｅ0.35の第１オーバシュートＳｉ1-mＧｅm層を使用し、図２で曲線部分２１'〜３１'に対する曲線部分１２Ｂ'によって示されるように、Ｓｉ0.30Ｇｅ0.70の第２オーバシュートＳｉ1-nＧｅn層を使用することが望ましい。
【００３４】
構造的には、Ｇｅの格子間隔層が単結晶Ｓｉの格子間隔よりも１．０４倍大きいために４．２％の格子間ミスフィットがある、緩和層１２Ｃの上面すなわち界面１９と、下にあるＳｉ基板１１、３１との間の格子間不整合によって引き起こされるひずみを、層１２は緩和する働きをする。層１２のバッファ厚は、２．５〜６μｍの範囲にすることができるが、好ましい厚さは、約４．５μｍであり、Ｇｅ組成プロフィールは、図２の、２つのオーバシュート層２８'および１２Ｂ'を有する層２１'〜３１'によって示されるように、増分層あたりの段階的増加０．０５Ｇｅを用いて、好ましい段階的な方式（連続的、線型的濃度勾配方式と比較して）でｘ＝０からｘ＝０．１０〜１．０の範囲、好ましくは値ｘ＝０．６５まで増加する。
【００３５】
シリコンおよびシリコン含有膜すなわちＳｉ：Ｂ、Ｓｉ：Ｐ、ＳｉＧｅ、ＳｉＧｅ：Ｂ、ＳｉＧｅ：Ｐ、ＳｉＧｅＣ、ＳｉＧｅＣ：Ｂ、ＳｉＧｅＣ：Ｐを成長させる好ましい方法は、B.S.マイヤーソンの米国特許第５２９８４５２号（１９９４年３月２９日発行）に記載されているＵＨＶ−ＣＶＤプロセスである。上述のシリコンおよびシリコン含有膜を成長させるのに適したＵＨＶ−ＣＶＤ反応器は、スイスのBlazers and Leybold Holding AG、スウェーデンのEpigress、および米国ニューヨークRonkonkomaのCVD Equipment Corp.より入手可能である。界面、合金プロフィール、およびドーパント・プロフィールが向上した、エピタキシャルＳｉ、Ｓｉ1-xＧｅx、および誘電体を成長させる追加のＵＨＶ−ＣＶＤおよび低圧（ＬＰ）−ＣＶＤ方法の説明のために、本明細書の譲受人に譲渡される、J.O.チュー（Chu）他の「Advanced Integrated Chemical Vacuum Deposition (AICVD) For Semiconductor」と題する米国特許第６０１３１３４号（２０００年１月１１日発行）が参照され、これは参照により本明細書に組み込まれる。
【００３６】
Ｇｅ ｐチャネル変調ドープＳｉＧｅヘテロ構造における層状構造１０では、図１に示すｐドープされたひずみまたは緩和ＳｉＧｅ層１３が、層１２Ｃの上にまず形成され、活性チャネルの下のドナーまたはサプライ層として働く。層１３は、１〜２０ｎｍの範囲の厚さを有することができ、電気的に活性なドナー・ドーズを１〜５×１０12ｃｍ-2の範囲で有するべきである。ｐドープ層１３は、２０％から＜７０％の範囲、好ましくは３０％〜４０％の範囲のＧｅ組成と、好ましくは２〜４ｎｍの範囲の厚さを有して、ひずませるか、または緩和させることができる。層１３のｐ形ドーパントは、層１３のエピタキシャル成長の間、Ｂ2Ｈ6の異なるフローでドーピングすることによって、ＳｉＧｅ層１３中に取り込むことができる。好ましいホウ素ドーパント・プロフィール層１３の例が、図２の曲線部分３３によって積算ドーズ約２．０×１０12ホウ素／ｃｍ2で示される。隣接する層に対する層１３などの階段ドープ層を形成するために、F.カードン（Cardone）他の「Abrupt 'Delta-Like' Doping In Si And SiGe Films by UHV-CVD」と題する、米国特許出願番号第０８／８８５６１１号（１９９７年６月３０日出願）への参照を行い、これを参照により本明細書に組み込む。ひずませる、または緩和させることができるアンドープのＳｉＧｅ層１４（ＣＶＤまたは他の成長システムからの望ましくないバックグラウンド・ドーピングを除く）は、スペーサ層としてｐドープ層１３の上にエピタキシャルに形成される。層１４は、層１３中のドーパントを、その上に形成すべき活性チャネル層１７から分離する働きをする。層１４の厚さは、緩和層１２の界面１９での格子間隔に対するＳｉＧｅ層の臨界厚より下にとどまるべきである。層１４の好ましい厚さは、界面１９での層１２が緩和Ｓｉ0.35Ｇｅ0.65層である場合に、２５％〜３０％の範囲のＧｅ組成では２〜４ｎｍの範囲にある。第２アンドープＳｉＧｅ層１５（ＣＶＤシステムからの望ましくないバックグラウンド・ドーピングを除く）は、層１４の上にエピタキシャルに形成され、層１３と同様に、スペーサ層としてさらに層１３中のドーパントを上のＧｅチャネル層１７から分離する働きをする。同様に、層１５の厚さは、緩和層１２の界面１９での格子間隔に対するＳｉＧｅ層の臨界厚より下にとどまるべきであり、好ましい厚さは、層１２が緩和Ｓｉ0.35Ｇｅ0.65層である場合に、２０％〜２５％の範囲の好ましいＧｅ組成では１〜３ｎｍの範囲にある。
【００３７】
次に、第３アンドープＳｉＧｅ層１６（ＣＶＤシステムからの望ましくないバックグラウンド・ドーピングを除く）は、層１５の上にエピタキシャルに形成され、層１４〜１５と類似して、層１７中の高い正孔移動度を維持するために、スペーサ層としてさらに層１３中のドーパントを上のＧｅチャネル層１７から分離する働きをする。やはり層１４〜１５に類似して、層１６の厚さは、緩和層１２の界面１９での格子間隔に対するＳｉＧｅ層の臨界厚より下にとどまるべきである。層１６の好ましい厚さは、層１２が緩和Ｓｉ0.35Ｇｅ0.65層である場合に、４０％〜５０％の範囲の好ましいＧｅ組成では１〜４ｎｍの範囲にある。室温で高相互コンダクタンスを有するデバイス性能を達成するためには、スペーサ層１４〜１６の層厚を最小にすることが好ましい。
【００３８】
圧縮ひずみＧｅ層１７は、ｐチャネル電界効果トランジスタにおける活性高移動度ｐチャネル３３として働く層１６の上にエピタキシャルに成長する。シリコン基板上にエピタキシャルＧｅ被膜を成長させるためのＵＨＶ−ＣＶＤ方法の詳細な説明のために、S.Akbar, J.O.ChuおよびB Cunninghamの「Heteroepitaxial Growth of Germanium on Silicon by UHV/CVD」と題する米国特許第５２５９９１８号（１９９３年１１月９日発行）への参照を行い、これを参照により本明細書に組み込む。層１７が効果的な高移動度ｐチャネル３９となるために、エピタキシャルＧｅは、構造的欠陥、すなわち積層欠陥（stacking fault）や、層１６と１７との間の界面粗さの問題もないデバイス品質の層でなければならない。例えば、層１２Ｃが界面１９で緩和Ｓｉ0.35Ｇｅ0.65層である好ましい場合では、Ｇｅ層１７の厚さは、２〜２５０オングストロームの範囲、好ましくは図５に示すように１４０〜１５０オングストロームの範囲にすることができる。
【００３９】
層１２Ｃが緩和Ｓｉ0.35Ｇｅ0.65層である場合のＧｅチャネル厚について好ましい実施形態は、データを図４に再プロットした公表された結果と一致することに留意されたい。この公表されたデータは、Y.H.Xie、D.Monroe、E.A.Fitzgerald、P.J.Silverman、F.A.Thiel、およびG.P.Watsonによる「Very high mobility two-dimensional hole gas in Si/GexSi1-x/Ge structures grown by molecular beam epitaxy」と題するAppl.Phys.Lett.64(16)、１９９３年１０月１８日、２２６３〜２２６４ページの論文からのものであり、これを参照により本明細書に組み込む。図４では、縦座標は正孔移動度μhをｃｍ2／Ｖｓで表し、横座標は、Ｇｅチャネル幅または厚さをオングストロームで表す。４．２Ｋでの２次元正孔ガス（２ＤＨＧ）の測定される移動度と、変調ドープ・ヘテロ構造（ＭＢＥによって成長）中のＧｅチャネル厚さとの関係を図４に示す。ただし曲線部分３４は、完全に緩和したＳｉ0.40Ｇｅ0.60バッファ上に製造されたＧｅチャネル層を表し、曲線部分３５は、Ｓｉ基板上に成長した、緩和Ｓｉ0.30Ｇｅ0.70バッファ層上に製造されたＧｅチャネル層に対応する。Ｓｉ0.40Ｇｅ0.60バッファ上に製造されたＧｅチャネルについての最高の正孔移動度を示す図４の曲線３４のピーク部分は、前述の好ましい実施形態とよく一致する、１４０〜１５０オングストロームの範囲にある最適なＧｅチャネル幅に対応している。曲線３４のＳｉ0.40Ｇｅ0.60層とは反対に、好ましいバッファ層１２が緩和Ｓｉ0.65Ｇｅ0.35層であるので、実際の最適なＧｅチャネル幅または厚さは、１５０オングストロームよりも大きくなることになり、１５０〜２００オングストロームの範囲にすることができる。
【００４０】
図５は、一般に１０4欠陥／ｃｍ2より小さく、１０3〜１０6欠陥／ｃｍ2の範囲にある可能性がある積層欠陥（stacking fault）を有する、前述の好ましい実施形態での高移動度Ｇｅチャネル層１７を示す。図５では、界面３６での層１７の上面の平滑度を示す。積層欠陥（stacking fault）は、界面１９での層１２の９０％の緩和によって、１０6欠陥／ｃｍ2未満に減少する。積層欠陥（stacking fault）は、原子の余分な層の挿入または部分原子層の削除のいずれかによる、結晶格子中の原子面の通常の積層配列における乱れから生ずる結晶格子中の面欠陥（planar defect）である。層の緩和の比率は、Ｘ線回折（ＸＲＤ）技法などによって、格子定数を測定することによって決定することができる。
【００４１】
層１７の上に、２０〜５０％の範囲の好ましいＧｅ組成を有するＳｉＧｅキャップ層１８を成長させ、このＳｉＧｅキャップ層１８は、ｐチャネル３９を表面から分離し、層１７中の正孔キャリアを閉じ込める働きをする。層１７に関する厚さは、２〜２５ｎｍの範囲、好ましくは１０〜１５ｎｍの範囲にすることができる。層１３、１４、１５、１６、および１８は、シリコンおよびゲルマニウムの同じ組成を有することができ、同じ格子間隔を提供することができる。その場合、Ｇｅ含有量は、界面１９の層１２Ｃが緩和Ｓｉ0.35Ｇｅ0.65バッファ層と同等な格子間隔を有する場合、２０〜７０％の範囲、好ましくは２０〜５０％の範囲にすることができる。
【００４２】
正孔のチャネル閉じ込めと、その向上した輸送移動度とは、Ｓｉに対する純粋Ｇｅについての４．２％大きい格子定数から生ずる、界面１９での層１２の緩和バッファ層に対して高いＧｅ含有量層を有する複合チャネル構造中のより高い圧縮ひずみの結果である。層１２の緩和ＳｉＧｅバッファ上に形成されたＧｅチャネル層中で圧縮ひずみを生み出し、向上させる構造的能力は、ｐチャネル層１７の伝導帯および価電子帯を著しく変更する。さらに、ｐチャネル変調ドープヘテロ構造の設計についての重要なパラメータは、層１２の緩和Ｓｉ1-xＧｅxエピ層と比べて圧縮ひずみしたＧｅチャネル層の価電子帯オフセット（ΔＥν）であり、以下の式で与えられる。
ΔＥν＝（０．７４−０．５３ｘ'）ｘ（ｅＶ）
上式でｘ'は層１２の緩和ＳｉＧｅエピ層のＧｅ含有量であり、ｘは正孔チャネル中のＧｅ含有量である。この定式化は、R.PeopleおよびJ.C.Beanによる、「Band alignments of coherently strained GexSi1-x/Si heterostrucures on <001> GeySi1-y substrates」、Appl.Phys.Lett.48(8)、１９８６年２月２４日、５３８〜５４０ページの論文で報告されており、これを参照により本明細書に組み込む。より具体的には、緩和Ｓｉ0.35Ｇｅ0.65の上に形成された純粋Ｇｅチャネルの層１７に関する価電子帯不連続（ΔＥν）は、３９６ｍｅＶとなることになり、これは正孔閉じ込めのための効果的な量子井戸またはポテンシャル・バリアである。重要なことに、ＳｉＧｅまたはＧｅ層中の圧縮ひずみは、価電子帯を重い正孔バンドおよび軽い正孔バンドに分割し、それによってひずみチャネルに沿ったキャリア輸送のための、軽い方の正孔質量を有する上側の価電子帯中の正孔輸送は、正孔移動度の向上をもたらす。この正孔移動度は、以下で説明するように、Ｓｉ ｐチャネル電界効果トランジスタで見出されるものよりも著しく高くすることができる。Ｓｉ ｐチャネル電界効果トランジスタで見出される正孔移動度は、M.Rodderらによる「A 1.2V, 0.1μm Gate Length CMOS Technology: Design and Process Issues」と題するＩＥＤＭ ９８−６２３の論文で報告されているように、一般に移動度約７５ｃｍ2／Ｖｓを有する。したがって、図１に示す高移動度Ｇｅチャネル３９構造について、占有正孔バンド中で測定される正孔移動度は、層１７が１０〜１５ｎｍの範囲の厚さを有するＧｅチャネルである場合、３００Ｋで、１５００ｃｍ2／Ｖｓから、２０００ｃｍ2／Ｖｓよりも大きい範囲にあり、２０Ｋで、３００００ｃｍ2／Ｖｓから、５００００ｃｍ2／Ｖｓよりも大きい範囲にある。
【００４３】
さらに図６では、曲線３７は、図５で示すような、１３８オングストロームの厚さを有するＧｅ ｐチャネル３９を緩和Ｓｉ0.35Ｇｅ0.65バッファ層１２上に適切に成長させるときの、測定した２次元正孔ガス（２ＤＨＧ）正孔移動度の挙動を、Ｇｅ ｐチャネル３９についての温度の関数として示す。Ｇｅ ｐチャネル層を、Ｓｉ0.35Ｇｅ0.65の層１２からのより低い含有量バッファ上に、または不適切なＳｉＧｅバッファ層上に成長させるとき、不十分な品質または欠陥のあるＧｅチャネル構造と関連する、移動度の挙動低下が観測され、それは、組成プロフィール、緩和の範囲、ならびに残りの積層欠陥（stacking fault）およびミスフィット転位などの層１２の適切な設計へのＧｅ ｐチャネル３９の感度を示すことに留意されたい。図６では、左側の縦座標は、正孔移動度μhをｃｍ2／Ｖｓで表し、横座標は温度をＫ度で表す。Ｇｅ ｐチャネル３９に関する曲線３７によって示される測定された移動度は、Ｓｉ ｐチャネル電界効果トランジスタで見出されるものよりも９〜１０倍高い。Ｇｅ ｐチャネル３９に関する曲線３７によって示される測定された移動度は、図５に示すのと類似の欠陥密度を有し、一般に１０3〜１０6欠陥／ｃｍ2の範囲にある。図６では、右側の縦座標は、シート密度を正孔／ｃｍ2で表し、曲線３８は、曲線３７の測定した移動度に関する対応するキャリア密度を温度の関数として表す。３００Ｋでは、Ｇｅ ｐチャネル３９の移動度μhは、シート・キャリア密度１．６２×１０12ｃｍ-2で１７５０ｃｍ2／Ｖｓに等しい。２０Ｋでは、Ｇｅ ｐチャネル３９の移動度μhは、シート・キャリア密度８．６９×１０11ｃｍ-2での４３９５４ｃｍ2／Ｖｓに等しい。
【００４４】
図７に示す代替実施形態では、図１に示す３つのスペーサ層１４、１５、および１６のうちのいずれか１つ、例えばＳｉＧｅスペーサ層１４またはＳｉＧｅスペーサ層１５またはＳｉＧｅスペーサ層１６は、ｐチャネル３９中の正孔閉じ込めおよびキャリアの移動度におけるどんな主要な劣化も導入することなく、Ｇｅ ｐチャネル１７層状構造１０から構造的に省略することができる。図７では、図１の装置に対応する機能に対しては同様の参照を使用している。
【００４５】
図１および７に示す変調ドープ・デバイス１０、８０の設計では、スペーサ層１６、１５、および１４のより厚いスペーサが、ｐチャネル１７中の活性キャリアをサプライ層１３中のイオン化正孔ドナーからさらに分離することによって低温（すなわち＜２０Ｋ未満）でのキャリア移動度輸送を最適化することを試みるときに、通常はより望ましく、重要である。それでも、室温輸送については、３つのスペーサ層のうちの１つだけ、例えばＳｉＧｅスペーサ１４またはＳｉＧｅスペーサ層１５またはＳｉＧｅスペーサ層１６が存在して変調ドープ・デバイス８０のスペースＧｅチャネル８１をサプライ層１３から隔てるとき、（もしあれば）最低限の観測可能な効果がある。同様に、３つのスペーサのうちの２つだけ、例えば層１４および１５、または層１４および１６、または層１５および１６のいずれかの２重のスペーサの組み合わせが存在して変調ドープ・デバイス８０のスペースＧｅチャネル８１を層１３から隔てるとき、（もしあれば）最低限の観測可能な効果がある。
【００４６】
図８に示す代替実施形態では、層状構造９０は、バッファ層１２の上に形成されるＧｅ層１７を備えるチャネル４０を有する。ＳｉＧｅ層１６は、チャネル４０の上に形成され、ＳｉＧｅ層１５は、層１６の上に形成され、ＳｉＧｅ層１４は、層１５の上に形成され、サプライ層、ｐドープＳｉＧｅ層１３は、ＳｉＧｅ層１４の上に形成される。例えば二酸化シリコン、シリコン酸窒化物、または酸化アルミニウムなどの誘電体層４１は、ＳｉＧｅ層１３の上に形成される。図８では、図１の装置に対応する機能に対しては同様の参照を使用している。
【００４７】
変調ドープ・デバイスに適した層状構造９０では、図８に示すように活性チャネル４０の上にサプライ層１３が位置し、活性ｐチャネル４０は、界面９１での格子間隔に対して臨界厚よりも薄いひずみＧｅ層１７からなる。Ｇｅ層１７は、はじめに層１２Ｃ上に形成され、界面９１を形成する。層１７は、電界効果トランジスタのチャネル領域４０として働く。次に、ＳｉＧｅスペーサ層１４、ＳｉＧｅスペーサ層１５、およびＳｉＧｅスペーサ層１６からなるスペーサ層は、チャネル層１７の上に成長し、上のサプライ層１３中のドーパントを下の活性チャネル層１７、４０から分離する働きをする。スペーサ層１４の上に、活性チャネル層１７、４０の上のドナー層またはサプライ層として働くｐドープＳｉＧｅサプライ層１３が形成される。層１７、１６、１５、１４、および１３に関するゲルマニウム組成および厚さは、チャネル１７、８１の下にＳｉＧｅサプライ層１３を有するＧｅチャネル層状構造１０を示す図１の同じ参照番号のそれらと同じまたは同等にすることができる。この層状構造設計では、層１３のサプライ層またはｐドープＳｉＧｅ層は、層１６と層１５、または層１５と層１４、または層１４および層１３との間にひずみＳｉスペーサ層を追加して、層１７、４０の活性Ｇｅチャネルの上でさらに分離することができる。この追加のひずみＳｉスペーサに関する厚さは、緩和層１２の界面９１での格子間隔に対するＳｉ層の臨界厚未満にとどまるべきであり、層１４と１３との間に追加することが好ましい。
【００４８】
図９に示す代替実施形態では、層状構造９２は、バッファ層１２の上に形成されるｐドープＳｉＧｅ層１３を含むサプライ層を有する。ＳｉＧｅ層１４は、サプライ層１３の上に形成され、ＳｉＧｅ層１５は、層１４の上に形成され、Ｇｅ層１７を含むチャネル４２は、層１５の上に形成され、ＳｉＧｅ層１５'は、チャネル４２の上に形成され、ＳｉＧｅ層１４'は、層１５'の上に形成され、サプライ層、ｐドープＳｉＧｅ層１３'はＳｉＧｅ層１４'の上に形成される。例えば二酸化シリコン、シリコン酸窒化物、窒化シリコン、酸化タンタル、チタン酸バリウム・ストロンチウム、または酸化アルミニウムなどの誘電体層４１は、ＳｉＧｅ層１３'の上に形成される。図９では、図１の装置に対応する機能に対しては同様の参照を使用している。
【００４９】
図１０に示す代替実施形態では、層状構造９４は、バッファ層１２の上に形成されるｐドープＳｉＧｅ層１３を含むサプライ層を有する。ＳｉＧｅ層１４は、サプライ層１３の上に形成され、ＳｉＧｅ層１５は、層１４の上に形成され、ＳｉＧｅ層１６は、層１５の上に形成され、Ｇｅ層１７を含むチャネル４３は、層１６の上に形成され、ＳｉＧｅ層１５'は、チャネル４３の上に形成され、ＳｉＧｅ層１４'は、層１５'の上に形成され、サプライ層、ｐドープＳｉＧｅ層１３'はＳｉＧｅ層１４'の上に形成される。例えば二酸化シリコン、シリコン酸窒化物、窒化シリコン、酸化タンタル、チタン酸バリウム・ストロンチウム、または酸化アルミニウムなどの誘電体層４１は、ＳｉＧｅ層１３'の上に形成される。図１０では、図１の装置に対応する機能に対しては同様の参照を使用している。
【００５０】
自己整合された高移動度ｐ−ＭＯＤＦＥＴデバイス１００の断面図を図１１に示す。自己整合された高移動度ｐ−ＭＯＤＦＥＴデバイス１００は、図１の層状構造を組み込む。自己整合されたＭＯＤＦＥＴプロセスは、ショットキー・ゲート・デバイス構造に関連するアクセス抵抗を最小化するために使用することが好ましく、このプロセスは、ソース／ドレイン・オーミック・メタライゼーションの前に、ゲート・メタライゼーションのパターニングおよび蒸着を通常必要とする。一般には、ゲート・オーバハング９３が、ソース・ドレイン・オーミック接触９５および９６をショットキー・ゲート９２に短絡することを防止するソースおよびドレイン・オーミック接触蒸着に対するマスクとして働くように、Ｔ形ゲート９２が製造される。ＳｉＧｅ層への低接触抵抗を有するＰｔオーミック接触プロセスは、M.Arafa, K.Ismail, J.O.Chu, M.S.Meyerson、およびI.Adesidaによる「A 70-GHz fT Low Operating Bias Self-Aligned p-Type SiGe MODFET」と題するIEEE Elec.Dev.Lett, vol.17(12)、１９９６年１２月、５８６〜５８８ページの論文で報告されており、これを参照により本明細書に組み込む。
【００５１】
ｐ−ＭＯＤＦＥＴデバイス１００に関する製造方式は、活性領域を画定することで開始し、メサ分離エッチングと、その後に続くＳｉＯxの蒸着または付着を介して活性デバイス域の周りにフィールド領域９８を形成する。ゲート構造およびそのパターニングは、電子ビーム・リソグラフィと、その後に続く蒸着およびリフトオフを使用して、ＰＭＭＡ／Ｐ（ＭＭＡ−ＭＭＡ）／ＰＭＭＡ３重層レジスト中で実行することができ、Ｔｉ／Ｍｏ／Ｐｔ／Ａｕメタライゼーション・スタック９７からなるＴ形ゲート構造を形成する。Ｔｉの層１０１は、ＳｉＧｅ層１８上に形成される。Ｍｏの層１０２は、Ｔｉの上に形成される。Ｐｔの層１０３は、層１０２の上に形成され、Ａｕの層１０４は、層１０３の上に形成される。ソースおよびドレインのオーミック接触９５および９６は、Ｔ形ゲート・スタック９７の上にＰｔを蒸着し、その後に画像反転メサ・パターニング・プロセスを使用するリフトオフによって形成することができる。０．１μｍにまで至るゲート・フットプリントを有するこの製造方式を使用する小ゲート寸法は、〜０．１μｍのオーバハング９３によって決定される自己整合されたソース／ドレイン対ゲート距離と共に実演されてきた。ゲート長０．１μｍを有する自己整合されたデバイスは、室温で正孔移動度１７５０ｃｍ2／Ｖｓ、Ｔ＝７７Ｋで３０９００ｃｍ2／Ｖｓを有する高移動度ひずみＧｅチャネル構造上に製造され、これらのデバイスは、低バイアス電圧Ｖds＝−０．６Ｖで、３１７ｍＳ／ｍｍ程度の室温ピーク外部相互コンダクタンスを示し、最大電圧利得１８に対応する。Ｔ＝７７Ｋでは、さらに高いピーク外部相互コンダクタンス６２２ｍＳ／ｍｍをさらに低いバイアス電圧Ｖds＝−０．２Ｖで達成し、これまでのところこの７７Ｋ相互コンダクタンスがｐ形電界効果トランジスタについてこれまで報告された最高値であると考えられる。
【００５２】
図１の層状構造を取り込むＧｅチャネルｐ形ＭＯＳ−ＭＯＤＦＥＴデバイス１１０の断面図を図１２に示す。図１２では、図１および１１の装置に対応する機能に対しては同様の参照を使用している。二酸化シリコン、シリコン酸窒化物、窒化シリコン、酸化タンタル、チタン酸バリウム・ストロンチウム、または酸化アルミニウムなどのゲート誘電体１１１を、ＳｉＧｅ層１８の上に形成することができる。ポリシリコン層１１２は、ゲート誘電体１１１の上に形成し、パターン化してデバイス構造１１０に対するゲート電極１１３を形成することができる。ゲート電極１１３、ソース領域１１４、およびドレイン領域１１５は、層状構造１１０中のゲート電極１１３の両側のイオン注入によって形成することができる。ソースおよびドレイン・オーミック接触（図示せず）は、ソース領域１１４およびドレイン領域１１５の上面上の標準メタライゼーションによって形成することができる。ゲート側壁スペーサ１１６は、オーミック接触を形成する前にゲート電極１１３の両側に形成することができる。
【００５３】
Ｇｅ相補型変調ドープ（ＣＭＯＤ）ＦＥＴデバイス１２０の断面図を図１３に示す。図１３では、図１および１１の装置に対応する機能に対しては同様の参照を使用している。図１３は、図１１にも示すｐ−ＭＯＤＦＥＴデバイス１００を示す。ｐ−ＭＯＤＦＥＴデバイス１００に隣接するのは、ｎ−ＭＯＳ−ＭＯＤＦＥＴ１２４である。二酸化シリコン、シリコン酸窒化物、窒化シリコン、酸化タンタル、チタン酸バリウム・ストロンチウム、または酸化アルミニウムなどのゲート誘電体１２１は、ＳｉＧｅ層１８の上に形成することができる。ｎ+ポリシリコン層１２２をゲート誘電体１２１の上に形成し、パターン化してＧｅ ｎ−ＭＯＳ−ＭＯＤＦＥＴデバイス構造１２４に対するゲート電極１２３を形成することができる。ゲート電極１２３を使用して、ｎ+ソース領域１２５およびｎ+ドレイン領域１２６を、ゲート電極１２３の両側にイオン注入することによって形成し、Ｇｅ ｎ−ＭＯＳ−ＭＯＤＦＥＴデバイス構造１２４を形成することができる。ゲート側壁スペーサ１２７は、ゲート電極１２３の両側に形成することができ、ｎ−ＭＯＳ−ＭＯＤＦＥＴデバイス構造１２４が完成する。ソースおよびドレイン・オーミック接触（図示せず）は、ソース領域１２５およびドレイン領域１２６の上面上の標準メタライゼーションによってパターン化し、形成することができる。
【００５４】
代替実施形態では、バッファ層１２の上に形成されるＧｅ層１７と、チャネル１４１の上に形成されるＳｉＧｅ層１４２と、ＳｉＧｅ層１４２の上に形成される、例えば二酸化シリコンの誘電体層４１とを備え、表面近傍Ｇｅチャネル層状デバイス構造１４０を形成する表面近傍Ｇｅチャネル層状構造１４０を図１４に示す。図１４では、図１の装置に対応する機能に対しては同様の参照を使用している。ＣＭＯＳデバイスに適した表面近傍Ｇｅチャネル層状構造では、活性Ｇｅチャネル１４１がまず層１２Ｃ上に形成され、界面９１を形成し、層１７は、界面９１での格子間隔に対して臨界厚よりも薄い。層１７は、電界効果トランジスタのチャネル領域１４１として働く。チャネル層１４１の上では、デバイス構造１４０中で所望のゲート誘電体層４１を形成するための保護層として働くアンドープのＳｉＧｅ層１４２が形成される。アンドープのＳｉＧｅ層１４２が、電子または正孔などのキャリアに対する寄生チャネルとなることを防止するために、層１４２についての好ましい厚さは、１ｎｍ未満である。相補型Ｇｅ ＣＭＯＳデバイス構造標準プロセス技法を使用して製造することができるＣＭＯＳデバイス構造の例を図１６に示す。
【００５５】
図１５は、図１４に示す実施形態の変形形態を示す層状構造の断面図である。図１５では、追加のＳｉ層１４２'が、ＳｉＧｅ層１４２の上にエピタキシャルに形成される。ゲート誘電体層４１は、Ｓｉ層１４２'の上に形成される。
【００５６】
エンハンスメント・モード動作のためのＧｅ相補型酸化金属シリコン（ＭＯＳ）ＦＥＴデバイス１４４の断面図を図１６に示す。図１６では、図１、１３、および１４の装置に対応する機能に対しては同様の参照を使用している。二酸化シリコン、シリコン酸窒化物、窒化シリコン、酸化タンタル、チタン酸バリウム・ストロンチウム（ＢＳＴ）、または酸化アルミニウムなどのゲート誘電体４１は、ＳｉＧｅ層１４２の上に形成することができる。ｐ+などのドープ・ポリシリコン層１２２'をゲート誘電体４１の上に形成し、パターン化してＧｅ ｐ−ＭＯＳＦＥＴデバイス構造１４６に対するゲート電極１２３'を形成することができる。ゲート電極１２３'を使用して、ｐ+ソース領域１２５'およびｐ+ドレイン領域１２６'を、ゲート電極１２３'の両側にイオン注入することによって形成し、Ｇｅ ｐ−ＭＯＳＦＥＴデバイス構造１４６を形成することができる。ゲート側壁スペーサ１２７は、ゲート電極１２３'の両側に形成することができ、ｐ−ＭＯＳＦＥＴデバイス構造１４６が完成する。ソースおよびドレイン・オーミック接触（図示せず）は、ソース領域１２５'およびドレイン領域１２６'の上面上に標準メタライゼーションによってパターン化し、形成することができる。
【００５７】
ｐ−ＭＯＤＦＥＴデバイス１４６に隣接するのは、ｎ−ＭＯＤＦＥＴ１２４'である。二酸化シリコン、シリコン酸窒化物、窒化シリコン、酸化タンタル、チタン酸バリウム・ストロンチウム、または酸化アルミニウムなどのゲート誘電体４１は、ＳｉＧｅ層１４２の上に形成することができる。ｎ+などのドープ・ポリシリコン層１２２をゲート誘電体４１の上に形成し、パターン化してＧｅ ｎ−ＭＯＳＦＥＴデバイス構造１２４'に対するゲート電極１２３を形成することができる。ゲート電極１２３を使用して、ｎ+ソース領域１２５およびｎ+ドレイン領域１２６を、ゲート電極１１３の両側にイオン注入することによって形成し、Ｇｅ ｎ−ＭＯＳＦＥＴデバイス構造１２４'を形成することができる。ゲート側壁スペーサ１２７は、ゲート電極１２３の両側に形成することができ、ｐ−ＭＯＳＦＥＴデバイス構造１２４'が完成する。ソースおよびドレイン・オーミック接触（図示せず）は、ソース領域１２５およびドレイン領域１２６の上面上の標準メタライゼーションによってパターン化し、形成することができる。図１１および１２に示すフィールド領域９８または深いトレンチなどのデバイス分離領域は、ｐ−ＭＯＳＦＥＴデバイス構造１４６をｎ−ＭＯＳＦＥＴデバイス構造１２４'から分離するために形成することができる。
【００５８】
図１７は、エンハンスメント・モード動作のためのショットキー・バリア金属ゲートを有するＧｅ相補型変調ドープ（ＣＭＯＤ）ＦＥＴデバイス１５０の断面図である。図１７では、図１、１１、および１３−１６の装置に対応する機能に対しては同様の参照を使用している。図１７では、オーミック接触９５および９６は、それぞれソース領域１２５およびドレイン領域１２６へのオーミック接触であり、このオーミック接触９５および９６は、ｐ+領域を形成するためのイオン注入によって形成することができ、ゲート・スタック９７に対して自己整合される。トランジスタ１００'についての材料は、ｐチャネル・エンハンスメント・モードＦＥＴとして働くように選択される。オーミック接触９５'および９６'は、それぞれソース領域１２５およびドレイン領域１２６へのオーミック接触であり、このオーミック接触９５'および９６'は、ｎ-領域を形成するためのイオン注入によって形成することができ、ゲート・スタック９７'に対して自己整合される。トランジスタ１００"についての材料は、ｎチャネル・エンハンスメント・モードＦＥＴとして働くように選択される。図示しないが、図１１に示すようなフィールド領域９８、または浅いトレンチ分離（ＳＴＩ）を使用して、トランジスタ１００'と１００"との間の分離を提供することができる。
【００５９】
トランジスタ１００'および１００"に対して、ゲート電極およびチャネルの下に埋込みドープ領域を形成してしきい電圧を調節し、隣接するデバイス、ならびに埋込みドープ領域の上の本体からのどんな寄生電流も減少させることができる。
【００６０】
図面では、同様の要素または構成要素は同様の、対応する参照番号によって参照されることに留意されたい。
【００６１】
ＨＥＭＴ、ＭＯＤ ＦＥＴ、ＣＭＯＳ ＦＥＴ、およびＣＭＯＤ ＦＥＴに適した圧縮の下で、ひずみＧｅチャネルを有するＧｅ／ＳｉＧｅ／Ｓｉ層状構造を説明し、図示したが、本明細書に添付の特許請求の範囲によってのみ限定されるべき本発明の広い範囲から逸脱することなく修正形態および変形形態が可能であることは、当業者には明らかであろう。
【図面の簡単な説明】
【図１】 本発明の一実施形態を示す層状構造の断面図である。
【図２】 本発明の実施形態の好ましいＧｅ組成層状構造を示す、図１に示す製造したサンプル構造についての深さに対するＧｅ濃度を示すＳＩＭＳグラフである。
【図３】 変調ドープ・デバイス領域に対するＢおよびＧｅ濃度を示す、図２の上部を深さ約１０００Åまで拡大したＳＩＭＳ図である。
【図４】 Ｇｅチャネル幅または厚さに対する正孔移動度を示す、グラフ中にプロットされたデータ点を示す図である。
【図５】 本発明の実施形態のＧｅ ｐチャネル変調ドープ・デバイス構造を示す、図２に示す製造したサンプル構造の上部デバイス領域の詳細な断面ＴＥＭを示す図である。
【図６】 Ｈａｌｌ測定からのケルビン（Ｋ）での温度に対する測定した正孔移動度と、関連するシート密度のグラフである。
【図７】 本発明の第２実施形態を示す層状構造の断面図である。
【図８】 本発明の第３実施形態を示す層状構造の断面図である。
【図９】 本発明の第４実施形態を示す層状構造の断面図である。
【図１０】 本発明の第５実施形態を示す層状構造の断面図である。
【図１１】 図１の層状構造を取り込む高移動度ｐ−ＭＯＤＦＥＴの断面図である。
【図１２】 図１の層状構造を取り込むＧｅチャネルｐ−ＭＯＤＦＥＴの断面図である。
【図１３】 図１の層状構造を取り込むＧｅ ＣＭＯＳ ＭＯＤＦＥＴの断面図である。
【図１４】 本発明の第６実施形態を示す層状構造の断面図である。
【図１５】 本発明の第７実施形態を示す層状構造の断面図である。
【図１６】 図１４の層状構造を取り込む、エンハンスメント・モードで動作させるためのＧｅチャネルＣＭＯＳデバイス構造の断面図である。
【図１７】 ショットキー・バリアメタル・ゲートを有するＧｅチャネルＣＭＯＳデバイス構造の断面図である。
【技術分野】
本発明は、シリコンおよびシリコン・ゲルマニウム・ベースの材料系に関し、より詳細には、高速低ノイズ、マイクロ波、準ミリ波、およびミリメートル波の用途に関して有用な、新規なエピタキシャル電界効果トランジスタ構造に関する。好ましくは、このエピタキシャル電界効果トランジスタ構造は、シリコンおよびシリコン・ゲルマニウム層を組み込んで、ＣＭＯＳデバイスまたは回路、高電子移動度トランジスタ（ＨＥＭＴ）、および変調ドープ・ヘテロ構造電界効果トランジスタを形成する、高性能Ｇｅチャネルを構造中に含む。本発明は、室温以上（３７３Ｋ）から極低温（０．４Ｋ）までの広範な温度領域で有利に動作させることができる超高移動度Ｇｅチャネル・デバイスを使用することによって、ディープ・サブミクロン（０．１μｍチャネル長）の現況技術のＳｉ ｐＭＯＳＦＥＴに勝る、移動度および相互コンダクタンスの向上を提供する。極低温（０．４Ｋ）では、より高いデバイス性能さえ達成可能である。
【０００２】
（関連出願の相互参照）
本出願は、ジャック・オー・チュー（Jack O Chu）他の「High Speed Composite P-Channel Si/SiGe Heterostructure for Field Effect Devices」と題する、米国特許出願第０９／２６７，３２３号、対応日本特許出願２０００年第６５２６２号と相互参照される。この特許出願は、どちらも圧縮下にあるＧｅ層およびＳｉＧｅ層の複合層を有し、より高い移動度を得るチャネルを備える電界効果トランジスタについて記載する。この特許出願を参照により本明細書に組み込む。
【０００３】
【背景技術】
高速かつ低ノイズのデバイスの用途では、キャリア移動度が不純物散乱によって制限されず、高キャリア移動度が達成されるように、キャリア（例えば電子、正孔）伝導がアンドープ・チャネル層中で行われる高電子移動度トランジスタ（ＨＥＭＴ）または変調ドープ（modulation-doped）電界効果トランジスタ（ＭＯＤＦＥＴ）を設計し、製造することに焦点が当てられてきた。一般には、これらの高速電子デバイスは、低ノイズ増幅器、電力増幅器、ならびにマイクロ波およびｒｆ領域で動作するサテライト受信機および送信機としてしばしば使用され、材料の選択は、通常、ＧａＡｓおよびＩｎＰなどの、高速ではあるが高価なＩＩＩ−Ｖ材料系および技術である。複雑で高価なＩＩＩ−Ｖ材料技術は、あまり半導体産業では望ましいものではない。一方、現在のＳｉ技術に完全に適合し、より安価なＳｉＧｅ材料系の方がより望ましいものであり、既存のＳｉ−ＣＭＯＳデバイス技術と組み合わせることがはるかに容易である。
【０００４】
Ｓｉ技術と互換の材料系の一例が、本明細書の譲受人に譲渡された、P.M.ソロモン（Solomon）の「Germanium Channel Silicon MOSFET」と題する米国特許第５０１９８８２号（１９９１年５月２８日発行）に記載されている。米国特許第５０１９８８２号では、向上したキャリア移動度を有するチャネルは、シリコン基板の上に成長させたシリコンおよびゲルマニウムの合金層を備える。合金層は、適切なスードモルフィック（pseudomorphic）無転位成長が行われるのに十分な薄さに保たれる。シリコン層は、合金層の上に形成され、部分的に酸化された後に誘電体層を形成する。ゲート領域は、二酸化シリコンの上に形成される。
【０００５】
Ｓｉ技術と互換の高性能ＳｉＧｅデバイス構造の２番目の例が、本明細書の譲受人に譲渡された、K.E.イズメイル（Ismail）の「Complementary Metal-Oxide Semiconductor Transistor Logic Using Strained Si/SiGe Heterostructure Layers」と題する米国特許第５５３４７１３号（１９９６年７月９日発行）に記載されている。米国特許第５５３４７１３号では、ひずんだＳｉ／ＳｉＧｅヘテロ構造設計上に製造された、ｐチャネルデバイスに、圧縮ひずみの下で正孔移動度が向上する埋込みＳｉＧｅチャネルを使用し、ｎチャネル・デバイスに、引張ひずみの下で電子移動度が向上する埋込みＳｉチャネルを使用する、シリコンＣＭＯＳトランジスタ構造が記載されている。米国特許第５５３４７１３号ではさらに、提案されたｐチャネル電界効果トランジスタにおけるｐチャネルとして働く圧縮ひずみＳｉＧｅ層が、５０〜１００％の範囲のゲルマニウムの組成を有し、好ましくは８０％の組成を有するものとして記載されている。今までのところは、ＩＢＭコーポレイションのThomas Jリサーチ・センタでの、このチャネル設計および組成を使用するプロトタイプＳｉＧｅ ｐチャネルＭＯＤＦＥＴは、室温で最大１０００ｃｍ2／Ｖｓの正孔移動度しかもたらしていない。
【０００６】
既存のＳｉ技術を使用するＧｅチャネルＭＯＤＦＥＴの互換性および製造は、純粋Ｇｅ層からなる正孔チャネルを有する変調ドープＦＥＴ構造を分子線エピタキシによってＳｉ基板上に成長させる分子線エピタキシ（ＭＢＥ）技法によって実証されてきた。具体的には、変調ドープされたひずみＧｅ層（ＭＢＥによって成長）中の２次元正孔ガス（２ＤＨＧ）についての室温正孔移動度は、G.Hock、T.Hackbarth、U.Erben、E.Kohn、およびU.Konigによる「High performance 0.25μm p-type Ge/SiGe MODFETs」と題するElectron.Lett.34(19)、１９９８年９月１７日、１８８８〜１８８９ページの論文では、高々１８７０ｃｍ2／Ｖｓであると報告された。G.Hockらの論文では、０．２５μｍゲート長デバイスに対しては、ｐ形ＧｅチャネルＭＯＤＦＥＴは、最大ＤＣ外部相互コンダクタンス１６０ｍＳ／ｍｍを示し、最大ドレイン飽和電流は、３００ｍＡ／ｍｍもの高い値に達した。ＲＦ性能については、単一電流利得遮断周波数ｆT３２ＧＨｚおよび最大周波数振動ｆmax８５ＧＨｚが得られた。
【０００７】
冷却型赤外線検出器用読み出しエレクトロニクス、高速プロセッサ、および低ノイズ増幅器などの高速極低温の用途向けの高速低温ＭＯＳＦＥＴおよびバイポーラ・トランジスタを設計し、製造することについての関心が高まっている。この目的のために、室温（３００Ｋ）から極低温（＜Ｔ＝７７Ｋ）までの範囲の温度で動作することができ、しかもより高い輸送特性を有するＧｅチャネル・デバイス構造が理想的な解決法である。室温および７７Ｋの両方で動作可能な純粋Ｇｅからなる２次元正孔チャネルを有する変調ドープＳｉＧｅ／Ｇｅヘテロ構造の例が、U.KonigおよびF.Schafflerによる「p-Type Ge-Channel MODFET's with High Transconductance Grown on Si Substrates」と題するElectron.Dev.Lett.14(4)、１９９３年４月４日、２０５〜２０７ページの論文で報告されている。この論文を参照により本明細書に組み込む。
【０００８】
高速および低温動作に適した高キャリア移動度を有する電界効果トランジスタの別の例が、E.ムラカミ他の「Transistor Provided with Strained Germanium Layer」と題する米国特許第５２４１１９７号（１９９３年８月３１日発行）に記載されている。米国特許第５２４１１９７号では、分子線エピタキシによって成長したひずみ制御層が、ゲルマニウム層の下に提供され、ゲルマニウム層上に圧縮ひずみが課される。ひずみ制御層の組成は、圧縮ひずみを生成するために使用される。ひずみゲルマニウム層中のキャリア移動度は、３０００ｃｍ2／Ｖｓであると報告されている。しかし、室温で２０００ｃｍ2／Ｖｓを超える移動度を有するＧｅ特性またはＧｅ層状構造の測定またはデータは、その後発表されていない。室温でのＧｅ層状構造の正孔移動度の報告値として１９００ｃｍ2／Ｖｓが、D.W.Greve、Field Effect Devices and Applications、Prentice-Hall, Inc.Upper Saddle River, NJ.により１９９８年発行、の３１５ページに、具体的には表８．１に見出される。
【０００９】
【発明の開示】
本発明に従って、以下のようなｐチャネル・デバイスを形成するために、ｐチャネル領域中のＧｅの単一層を使用するｐ形電界効果トランジスタ用のシリコンおよびシリコン・ゲルマニウム・ベースのエピタキシャル構造を説明する。そのｐチャネル・デバイスは、半導体基板と、Ｇｅ比ｘが０．５〜０．８にある、基板上にエピタキシャルに形成される緩和Ｓｉ1-xＧｅxの第１層と、第１層上にエピタキシャルに形成されるｐドープＳｉ1-xＧｅxの第２層と、第２層上にエピタキシャルに形成されるアンドープ（undoped）のＳｉ1-xＧｅxの第３層と、第３層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第４層と、第４層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第５層とを備え、第３層〜第５層は、ｘの値と、ｐドーパントの残留バックグラウンド濃度の値とが漸進的に低くなり、第５層上にエピタキシャルに形成されるアンドープのＧｅの第６層を備え、それによってＧｅ層は圧縮ひずみの下にあり、第１緩和Ｓｉ1-xＧｅx層に対してつり合ったものとなり、第６層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅx層の第７層を備えるものである。第７層の上に金属層を形成してパターン化し、ｐチャネル電界効果トランジスタのゲートを形成することができ、一方ドレインおよびソース領域は、層状構造中のゲートのいずれかの側にｐ領域を形成することによって形成することができる。この層状構造設計は、変調ドープ・ヘテロ構造を形成し、それによってサプライ層または第２ｐドープＳｉ1-xＧｅx層が、活性Ｇｅチャネル、第６層の下に位置する。さらに、この層状デバイス構造では、活性チャネルをサプライ層から分離するスペーサ層は、ｘの値と、ｐタイプ・ドーパントの残留バックグラウンド濃度の値とが漸進的に低くなる、アンドープのＳｉ1-xＧｅxの第３層、アンドープのＳｉ1-xＧｅxの第４層、およびアンドープのＳｉ1-xＧｅxの第５層を備える３重層設計を利用する。漸進的に低くなるバックグラウンド・ドーパントは、漸進的に低い温度でアンドープのＳｉ1-xＧｅxを形成することによって得ることができる。
【００１０】
本発明は、以下のような、そのチャネル中で非常に高い正孔移動度を有するｐチャネル電界効果トランジスタおよび方法をさらに提供する。そのｐチャネル電界効果トランジスタは、半導体基板と、Ｇｅ比ｘが０．５〜０．８にある、基板上にエピタキシャルに形成される緩和Ｓｉ1-xＧｅxの第１層と、第１層上にエピタキシャルに形成されるｐドープＳｉ1-xＧｅxの第２層と、第２層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第３層と、第３層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第４層とを備え、第３層および第４層は、ｘの値と、ｐタイプ・ドーパントの残留バックグラウンド濃度の値とが漸進的に低くなり、第４層上にエピタキシャルに形成されるアンドープのＧｅの第５層を備え、それによってＧｅ層は、第１緩和Ｓｉ1-xＧｅx層に対してつり合ったものとなり、第５層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅx層の第６層を備えるものである。この層状構造設計は、変調ドープ・ヘテロ構造を記述し、それによってサプライ層または層２のｐドープＳｉ1-xＧｅx層は、第３Ｓｉ1-xＧｅx層および第４Ｓｉ1-xＧｅx層の２重層スペーサ設計によって、第５層の活性ｐチャネルから分離される。
【００１１】
本発明は、以下のような、そのチャネル中で非常に高い正孔移動度を有するｐチャネル電界効果トランジスタおよび方法をさらに提供する。そのｐチャネル電界効果トランジスタは、半導体基板と、Ｇｅ比ｘが０．５〜０．８にある、基板上にエピタキシャルに形成される緩和Ｓｉ1-xＧｅxの第１層と、第１層上にエピタキシャルに形成されるアンドープのＧｅの第２層とを備え、それによってＧｅ層は、第１緩和Ｓｉ1-xＧｅx層に対してつり合い、第２層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第３層と、第３層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第４層と、第４層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第５層と、第５層上にエピタキシャルに形成されるｐドープＳｉ1-xＧｅx層の第６層とを備えるものである。この層状構造設計は、変調ドープ・ヘテロ構造を記述し、それによってサプライ層またはｐドープＳｉ1-xＧｅx層の第６層は、層２の活性Ｇｅチャネルの上に位置する。同様に、第５層と第６層との間、あるいは第４層と第５層との間にひずみＳｉスペーサ層を追加することで、サプライ層または層６のｐドープＳｉ1-xＧｅx層を、第２層の活性Ｇｅチャネルの上でさらに分離することができる。
【００１２】
本発明は、以下のような、そのチャネル中で非常に高い正孔移動度を有するｐチャネル電界効果トランジスタおよび方法をさらに提供する。そのｐチャネル電界効果トランジスタは、半導体基板と、Ｇｅ比ｘが０．５〜０．８にある、基板上にエピタキシャルに形成される緩和Ｓｉ1-xＧｅxの上面を有する第１層と、第１層上にエピタキシャルに形成されるｐドープされたＳｉ1-xＧｅxの第２層と、第２層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第３層と、第３層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第４層と、第４層上にエピタキシャルに形成されるアンドープのＧｅの第５層とを備え、それによってＧｅ層は、第１緩和Ｓｉ1-xＧｅx層の上面に対してつり合い、第５層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅx層の第６層と、第６層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅx層の第７層と、第７層上にエピタキシャルに形成されるｐドープＳｉ1-xＧｅx層の第８層とを備えるものである。この層状構造設計は、変調ドープ・ヘテロ構造を記述し、それによって活性チャネルが、第５チャネル層の上および下に位置する第２層および第８層の２つのサプライ層によって対称的にドープされ、チャネルの上の第６層および第７層と、チャネルの下の第３層および第４層の２重層スペーサ設計とによってそれぞれ等しく分離される。
【００１３】
本発明は、以下のような、そのチャネル中で非常に高い正孔移動度を有するｐチャネル電界効果トランジスタおよび方法をさらに提供する。そのｐチャネル電界効果トランジスタは、半導体基板と、Ｇｅ比ｘが０．５〜０．８にある、基板上にエピタキシャルに形成される緩和Ｓｉ1-xＧｅxの上面を有する第１層と、第１層上にエピタキシャルに形成されるｐドープＳｉ1-xＧｅxの第２層と、第２層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第３層と、第３層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第４層と、第４層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第５層と、第５層上にエピタキシャルに形成されるアンドープのＧｅの第６層とを備え、それによってＧｅ層は、第１緩和Ｓｉ1-xＧｅx層の上面に対してつり合い、第６層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅx層の第７層と、第７層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅx層の第８層と、第８層上にエピタキシャルに形成されるｐドープＳｉ1-xＧｅx層の第９層とを備えるものである。この層状構造設計は、変調ドープ・ヘテロ構造を記述し、それによって活性チャネルが、チャネル層５の上および下に位置する２つのサプライ層２および９によって非対称にドープされ、チャネルの上の第７層および第８層の２重層スペーサ設計と、チャネルの下の第５層、第４層、および第３層の３重層スペーサ設計によってそれぞれ異なって分離される。同様に、この非対称的ドーピングは、逆のスペーサ層設計によって実施することができ、それによって上部サプライ層を、チャネルの上で３重層設計によって分離し、下部サプライ層を、チャネルの下の２重層スペーサ設計によって分離する。
【００１４】
本発明は、以下のような、そのチャネル中で非常に高い正孔移動度を有する相補型電界効果トランジスタおよび方法をさらに提供する。その相補型電界効果トランジスタは、半導体基板と、Ｇｅ比ｘが０．５〜０．８にある、基板上にエピタキシャルに形成される緩和Ｓｉ1-xＧｅxの上面を有する第１層と、第１層上にエピタキシャルに形成されるアンドープのＧｅの第２層とを備え、それによってＧｅ層は、第１緩和Ｓｉ1-xＧｅx層の上面に対してつり合い、第２層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第３層と、第３層の上に形成されるゲート誘電体の第４層とを備えるものである。第４層の上にドープ・ポリシリコン層を形成してパターン化し、電界効果トランジスタのゲート電極を形成することができ、一方ドレインおよびソース領域は、層状構造中のゲート電極のいずれかの側に、自己整合されたｐタイプまたはｎタイプ領域のいずれかを注入することによって形成することができる。この層状構造設計は、エンハンスメント・モードでの動作向けの相補型（ＣＭＯＳ）電界効果トランジスタに適した高移動度を有する表面近傍（near surface）Ｇｅチャネルの形成を記述する。
【００１５】
本発明は、以下のような緩和（＞９０％）Ｓｉ1-xＧｅxバッファ層のための方法および構造をさらに提供する。そのバッファ層は、半導体基板と、基板上で層のＧｅ含有量が段階的な方式（または線型な方式）で増加し、かつｘが約０．１〜約０．９の範囲にある段階的な濃度勾配（または線型な濃度勾配）をつけることによって、エピタキシャルに形成された、部分的に緩和した（＜５０％）Ｓｉ1-xＧｅxの第１層と、ｙ＝ｘ＋ｚかつｚが０．０１〜０．１の範囲にある（これは、層をｘよりも大きく「オーバ・リラックス（over relax）」させる働きをする）、第１層上にエピタキシャルに形成されるＳｉ1-yＧｅyの第２層と、第２層上にエピタキシャルに形成されるＳｉ1-xＧｅx'の第３層とを備え、次いでそれによってＳｉ1-xＧｅx'層が元の部分的に緩和したＳｉ1-xＧｅx層１と比較してより緩和するものである。このＳｉ1-yＧｅyの「オーバシュート」層による追加の緩和の拡張は、この層の厚さに依存し、初期の部分的に緩和したＳｉ1-xＧｅx層におけるその臨界厚によって制限されることになる。ｘが０．５よりも大きい場合、２重の「オーバシュート」効果が好ましく、それによって、第１「オーバシュート」は、ｍ＝０．５ｘであるＳｉ1-mＧｅm層であり、第２「オーバシュート」は、ｎ＝ｘ＋ｚかつｚが０．０１〜０．１の範囲にあるＳｉ1-nＧｅn層である。
【００１６】
本発明の目的は、非常に高い正孔移動度を伴うチャネルを有するｐチャネル電界効果トランジスタを形成することを可能とする層状構造を提供することである。
【００１７】
本発明の別の目的は、活性チャネルがひずみＧｅ層であるｐチャネル・デバイスを提供することである。
【００１８】
本発明の別の目的は、チャネル構造が、単一ＳｉＧｅ層を使用する置換チャネルと比較して、正孔キャリアに関してより高いバリアまたはより深い拘束チャネルの利点を有する、より高い圧縮ひずみを利用するｐチャネル・デバイスを提供することである。
【００１９】
本発明の別の目的は、ｐチャネル・デバイスに対する圧縮ひずみの下でＧｅ層の埋込みチャネルを提供することである。
【００２０】
本発明の別の目的は、厚さ１００〜２００ÅのひずみＧｅ層から構成される最適なｐチャネル構造中で１０００ｃｍ2／Ｖｓよりも大きい正孔移動度を提供し、ＳｉＧｅ材料系中で最高の正孔移動度を生成することである。
【００２１】
本発明の別の目的は、スペーサ層がそれぞれ、３つまたは２つのＳｉＧｅ層のいずれかから構成される３重または２重設計であるｐチャネル・デバイスを提供することである。
【００２２】
本発明の別の目的は、活性チャネルが、対称な２重スペーサ層設計でチャネルの上および下に位置する２つのサプライ層によって対称にドープされるｐチャネル・デバイスを提供することである。
【００２３】
本発明の別の目的は、活性チャネルが、非対称なスペーサ層設計でチャネルの上および下に位置する２つのサプライ層によって非対称にドープされるｐチャネル・デバイスを提供することである。
【００２４】
本発明の別の目的は、活性Ｇｅチャネルが高い電子および正孔移動度を有し、エンハンスメント・モードで動作することができる表面近傍チャネル・デバイス（near surface channel device）を提供することである。
【００２５】
本発明の別の目的は、活性Ｇｅチャネルが高移動度を有する相補型ＭＯＳＦＥＴデバイスを作成するのに適した表面近傍チャネル・デバイスを提供することである。
【００２６】
本発明の別の目的は、ＳｉＧｅバッファ構造のグレードアップ（grade-up）組成中で、単一オーバシュート層（ｘ≦０．５のとき）または２重オーバシュート層（ｘ＞０．５のとき）の追加によって、所望の緩和Ｓｉ1-xＧｅx層をより良好に達成することができる層状構造および方式を提供することである。
【００２７】
【発明を実施するための最良の形態】
図面を、具体的には図１を参照すると、本発明の実施形態を示すために、Ｇｅ ｐチャネル変調ドープＳｉＧｅヘテロ構造についての層状構造１０の断面図が示されている。層１２〜１８は、超高真空化学的気相付着（ＵＨＶ−ＣＶＤ）、分子線エピタキシ（ＭＢＥ）、または急速熱処理化学的気相付着（ＲＴＣＶＤ）などのエピタキシャル成長技法を使用して単結晶半導体基板１１上にエピタキシャルに成長させる。単結晶半導体基板１１は、Ｓｉ、ＳｉＧｅ、Ｇｅ、ＳｉＣ、ＧａＡｓ、ＳＯＳ（silicon-on-sapphire）、ＳＯＩ（silicon-on-insulator）、ＢＥＳＯＩ（Bond and Etch back Silicon On Insulator）などでよい。シリコン基板上にエピタキシャルＳｉおよびＳｉ1-xＧｅx膜を成長させるためのＵＨＶ−ＣＶＤ法の説明のために、B.S.マイヤーソン（Meyerson）の「Method and Apparatus for Low Temperature, Low Pressure Chemical Vapor Deposition of Epitaxial Silicon Layers」と題する米国特許第５２９８４５２号（１９９４年３月２９日発行）を参照し、参照により本明細書に組み込む。
【００２８】
層状構造１０の下部の、層１２Ｃ'、１２Ｂ'、および１２Ａ'についての好ましい層状構造１２'の図を図２に示す。図２は、２次イオン質量分析法（ＳＩＭＳ）によって測定した、図１のＳｉＧｅ層状構造１０の層１２Ｃ、１２Ｂ、および１２Ａの対応するＧｅ組成プロフィールを示す。図２では、縦座標は原子百分率でのＧｅ濃度を表し、横座標はミクロンでの近似深さを表す。図２では、曲線部分２１'〜３１'を含む曲線部分１２Ａ'と、１２Ｂ'と、１２Ｃ'とは、図１に示す層１２Ａ、１２Ｂ、および１２ＣでのＧｅ濃度に対応する。
【００２９】
図３は、デバイス領域のみを示す、図２の上部だけの拡大図である。図３では、左側の縦座標は、原子百分率でのＧｅ濃度を表し、横座標はオングストロームでの近似深さを表す。曲線３２は、Ｇｅ濃度を近似深さの関数として示す。図３では、右側の縦座標は、ホウ素濃度を原子／ｃｃで表し、曲線３３は、ホウ素濃度を近似深さの関数として示す。
【００３０】
基板１１の上面上に形成される緩和Ｓｉ1-xＧｅx合金の、図１および２の層１２Ａとして説明した第１エピタキシャル層は、層２１〜３１を備える階段状に濃度勾配のあるＧｅ組成層構造から構成される。層２１〜３１は、新しい転位を生成するための機構として修正フランク・リード転位源を介してバッファ層２１〜３１中または下の基板１１中でひずみが緩和される図２に示す好ましいプロフィールを有する。修正フランク・リード転位源を介して緩和を得るためのＧｅ合金ドーピング・プロフィールは、F.K.リガウス（Legoues）およびB.S.マイヤーソンの米国特許第５６５９１８７号（１９９７年８月１９日発行）に記載されており、これを参照により本明細書に組み込む。
【００３１】
バッファ層１２は、層１２Ａ、１２Ｂ、および１２Ｃを備え、当初はアンドープで、かつ緩和させることができ、層１２および１３の間の界面１９で約５０％〜約８０％の範囲で、好ましくは約６５％の値のＧｅ組成を有することができる。
【００３２】
層１２の設計は、実際にはＳｉ基板１１の上に形成される濃度勾配のあるＧｅ組成のＳｉ1-xＧｅx層１２Ａから始まり、層１２Ａの上に形成されるＳｉ1-yＧｅy層１２Ｂのオーバシュート層が続き、ここで、ｙ＝ｘ＋ｚで、ｚが０．０１〜０．１の範囲にあり、好ましくは０．０５の値であり、最後に層１２Ｂ上に形成されるより緩和したＳｉ1-xＧｅx'層１２Ｃが続く。オーバシュート層１２Ｂは、Ｇｅ濃度のオーバシュートを有し、追加のストレスを層中に提供し、格子間隔の緩和を誘発する。基本的には、オーバシュート層１２Ｂは、界面１９で上端のＳｉ1-xＧｅx'表面層１２Ｃに対して高程度の緩和、すなわち＞９０％を保証する働きをする。完全に緩和したＳｉ1-xＧｅx'層１２Ｃを達成する好ましい場合では、図２の曲線部分２１'〜３１'に対する曲線部分１２Ｂ'によって示されるように、Ｓｉ0.30Ｇｅ0.70のオーバシュート層１２Ｂを使用することが望ましい。緩和Ｓｉ1-xＧｅx'層１２Ｃでは、面内格子パラメータａSiGe（ｘ）は、式（１）によって与えられる。
ａSiGe（ｘ）＝ａSi＋（ａGe−ａSi）ｘ （１）
ただし、ｘはＧｅ含有量、１−ｘはＳｉ含有量であり、ａSiおよびａGeは、それぞれＳｉおよびＧｅについての格子定数であり、したがって上端のＳｉ0.35Ｇｅ0.65表面層が＞９０％緩和される好ましい場合では、層１２Ｃは、５．０２Åよりも大きい格子定数を有することになる。
【００３３】
Ｓｉ1-xＧｅx'層１２Ｃが０．５０より大きいＧｅ組成値ｘを有する場合、２重の「オーバシュート」層状構造が好ましく、それによって第１「オーバシュート」は、ｍ＝０．５ｘであるＳｉ1-mＧｅm層であり、第２「オーバシュート」は、ｎ＝ｘ＋ｚかつｚが０．０１〜０．１の範囲にあるＳｉ1-nＧｅn層である。したがって、前述の完全に緩和したＳｉ0.35Ｇｅ0.65を達成する好ましい場合では、図２で曲線部分２１'〜３１'に対する曲線部分２８'によって示されるように、Ｓｉ0.65Ｇｅ0.35の第１オーバシュートＳｉ1-mＧｅm層を使用し、図２で曲線部分２１'〜３１'に対する曲線部分１２Ｂ'によって示されるように、Ｓｉ0.30Ｇｅ0.70の第２オーバシュートＳｉ1-nＧｅn層を使用することが望ましい。
【００３４】
構造的には、Ｇｅの格子間隔層が単結晶Ｓｉの格子間隔よりも１．０４倍大きいために４．２％の格子間ミスフィットがある、緩和層１２Ｃの上面すなわち界面１９と、下にあるＳｉ基板１１、３１との間の格子間不整合によって引き起こされるひずみを、層１２は緩和する働きをする。層１２のバッファ厚は、２．５〜６μｍの範囲にすることができるが、好ましい厚さは、約４．５μｍであり、Ｇｅ組成プロフィールは、図２の、２つのオーバシュート層２８'および１２Ｂ'を有する層２１'〜３１'によって示されるように、増分層あたりの段階的増加０．０５Ｇｅを用いて、好ましい段階的な方式（連続的、線型的濃度勾配方式と比較して）でｘ＝０からｘ＝０．１０〜１．０の範囲、好ましくは値ｘ＝０．６５まで増加する。
【００３５】
シリコンおよびシリコン含有膜すなわちＳｉ：Ｂ、Ｓｉ：Ｐ、ＳｉＧｅ、ＳｉＧｅ：Ｂ、ＳｉＧｅ：Ｐ、ＳｉＧｅＣ、ＳｉＧｅＣ：Ｂ、ＳｉＧｅＣ：Ｐを成長させる好ましい方法は、B.S.マイヤーソンの米国特許第５２９８４５２号（１９９４年３月２９日発行）に記載されているＵＨＶ−ＣＶＤプロセスである。上述のシリコンおよびシリコン含有膜を成長させるのに適したＵＨＶ−ＣＶＤ反応器は、スイスのBlazers and Leybold Holding AG、スウェーデンのEpigress、および米国ニューヨークRonkonkomaのCVD Equipment Corp.より入手可能である。界面、合金プロフィール、およびドーパント・プロフィールが向上した、エピタキシャルＳｉ、Ｓｉ1-xＧｅx、および誘電体を成長させる追加のＵＨＶ−ＣＶＤおよび低圧（ＬＰ）−ＣＶＤ方法の説明のために、本明細書の譲受人に譲渡される、J.O.チュー（Chu）他の「Advanced Integrated Chemical Vacuum Deposition (AICVD) For Semiconductor」と題する米国特許第６０１３１３４号（２０００年１月１１日発行）が参照され、これは参照により本明細書に組み込まれる。
【００３６】
Ｇｅ ｐチャネル変調ドープＳｉＧｅヘテロ構造における層状構造１０では、図１に示すｐドープされたひずみまたは緩和ＳｉＧｅ層１３が、層１２Ｃの上にまず形成され、活性チャネルの下のドナーまたはサプライ層として働く。層１３は、１〜２０ｎｍの範囲の厚さを有することができ、電気的に活性なドナー・ドーズを１〜５×１０12ｃｍ-2の範囲で有するべきである。ｐドープ層１３は、２０％から＜７０％の範囲、好ましくは３０％〜４０％の範囲のＧｅ組成と、好ましくは２〜４ｎｍの範囲の厚さを有して、ひずませるか、または緩和させることができる。層１３のｐ形ドーパントは、層１３のエピタキシャル成長の間、Ｂ2Ｈ6の異なるフローでドーピングすることによって、ＳｉＧｅ層１３中に取り込むことができる。好ましいホウ素ドーパント・プロフィール層１３の例が、図２の曲線部分３３によって積算ドーズ約２．０×１０12ホウ素／ｃｍ2で示される。隣接する層に対する層１３などの階段ドープ層を形成するために、F.カードン（Cardone）他の「Abrupt 'Delta-Like' Doping In Si And SiGe Films by UHV-CVD」と題する、米国特許出願番号第０８／８８５６１１号（１９９７年６月３０日出願）への参照を行い、これを参照により本明細書に組み込む。ひずませる、または緩和させることができるアンドープのＳｉＧｅ層１４（ＣＶＤまたは他の成長システムからの望ましくないバックグラウンド・ドーピングを除く）は、スペーサ層としてｐドープ層１３の上にエピタキシャルに形成される。層１４は、層１３中のドーパントを、その上に形成すべき活性チャネル層１７から分離する働きをする。層１４の厚さは、緩和層１２の界面１９での格子間隔に対するＳｉＧｅ層の臨界厚より下にとどまるべきである。層１４の好ましい厚さは、界面１９での層１２が緩和Ｓｉ0.35Ｇｅ0.65層である場合に、２５％〜３０％の範囲のＧｅ組成では２〜４ｎｍの範囲にある。第２アンドープＳｉＧｅ層１５（ＣＶＤシステムからの望ましくないバックグラウンド・ドーピングを除く）は、層１４の上にエピタキシャルに形成され、層１３と同様に、スペーサ層としてさらに層１３中のドーパントを上のＧｅチャネル層１７から分離する働きをする。同様に、層１５の厚さは、緩和層１２の界面１９での格子間隔に対するＳｉＧｅ層の臨界厚より下にとどまるべきであり、好ましい厚さは、層１２が緩和Ｓｉ0.35Ｇｅ0.65層である場合に、２０％〜２５％の範囲の好ましいＧｅ組成では１〜３ｎｍの範囲にある。
【００３７】
次に、第３アンドープＳｉＧｅ層１６（ＣＶＤシステムからの望ましくないバックグラウンド・ドーピングを除く）は、層１５の上にエピタキシャルに形成され、層１４〜１５と類似して、層１７中の高い正孔移動度を維持するために、スペーサ層としてさらに層１３中のドーパントを上のＧｅチャネル層１７から分離する働きをする。やはり層１４〜１５に類似して、層１６の厚さは、緩和層１２の界面１９での格子間隔に対するＳｉＧｅ層の臨界厚より下にとどまるべきである。層１６の好ましい厚さは、層１２が緩和Ｓｉ0.35Ｇｅ0.65層である場合に、４０％〜５０％の範囲の好ましいＧｅ組成では１〜４ｎｍの範囲にある。室温で高相互コンダクタンスを有するデバイス性能を達成するためには、スペーサ層１４〜１６の層厚を最小にすることが好ましい。
【００３８】
圧縮ひずみＧｅ層１７は、ｐチャネル電界効果トランジスタにおける活性高移動度ｐチャネル３３として働く層１６の上にエピタキシャルに成長する。シリコン基板上にエピタキシャルＧｅ被膜を成長させるためのＵＨＶ−ＣＶＤ方法の詳細な説明のために、S.Akbar, J.O.ChuおよびB Cunninghamの「Heteroepitaxial Growth of Germanium on Silicon by UHV/CVD」と題する米国特許第５２５９９１８号（１９９３年１１月９日発行）への参照を行い、これを参照により本明細書に組み込む。層１７が効果的な高移動度ｐチャネル３９となるために、エピタキシャルＧｅは、構造的欠陥、すなわち積層欠陥（stacking fault）や、層１６と１７との間の界面粗さの問題もないデバイス品質の層でなければならない。例えば、層１２Ｃが界面１９で緩和Ｓｉ0.35Ｇｅ0.65層である好ましい場合では、Ｇｅ層１７の厚さは、２〜２５０オングストロームの範囲、好ましくは図５に示すように１４０〜１５０オングストロームの範囲にすることができる。
【００３９】
層１２Ｃが緩和Ｓｉ0.35Ｇｅ0.65層である場合のＧｅチャネル厚について好ましい実施形態は、データを図４に再プロットした公表された結果と一致することに留意されたい。この公表されたデータは、Y.H.Xie、D.Monroe、E.A.Fitzgerald、P.J.Silverman、F.A.Thiel、およびG.P.Watsonによる「Very high mobility two-dimensional hole gas in Si/GexSi1-x/Ge structures grown by molecular beam epitaxy」と題するAppl.Phys.Lett.64(16)、１９９３年１０月１８日、２２６３〜２２６４ページの論文からのものであり、これを参照により本明細書に組み込む。図４では、縦座標は正孔移動度μhをｃｍ2／Ｖｓで表し、横座標は、Ｇｅチャネル幅または厚さをオングストロームで表す。４．２Ｋでの２次元正孔ガス（２ＤＨＧ）の測定される移動度と、変調ドープ・ヘテロ構造（ＭＢＥによって成長）中のＧｅチャネル厚さとの関係を図４に示す。ただし曲線部分３４は、完全に緩和したＳｉ0.40Ｇｅ0.60バッファ上に製造されたＧｅチャネル層を表し、曲線部分３５は、Ｓｉ基板上に成長した、緩和Ｓｉ0.30Ｇｅ0.70バッファ層上に製造されたＧｅチャネル層に対応する。Ｓｉ0.40Ｇｅ0.60バッファ上に製造されたＧｅチャネルについての最高の正孔移動度を示す図４の曲線３４のピーク部分は、前述の好ましい実施形態とよく一致する、１４０〜１５０オングストロームの範囲にある最適なＧｅチャネル幅に対応している。曲線３４のＳｉ0.40Ｇｅ0.60層とは反対に、好ましいバッファ層１２が緩和Ｓｉ0.65Ｇｅ0.35層であるので、実際の最適なＧｅチャネル幅または厚さは、１５０オングストロームよりも大きくなることになり、１５０〜２００オングストロームの範囲にすることができる。
【００４０】
図５は、一般に１０4欠陥／ｃｍ2より小さく、１０3〜１０6欠陥／ｃｍ2の範囲にある可能性がある積層欠陥（stacking fault）を有する、前述の好ましい実施形態での高移動度Ｇｅチャネル層１７を示す。図５では、界面３６での層１７の上面の平滑度を示す。積層欠陥（stacking fault）は、界面１９での層１２の９０％の緩和によって、１０6欠陥／ｃｍ2未満に減少する。積層欠陥（stacking fault）は、原子の余分な層の挿入または部分原子層の削除のいずれかによる、結晶格子中の原子面の通常の積層配列における乱れから生ずる結晶格子中の面欠陥（planar defect）である。層の緩和の比率は、Ｘ線回折（ＸＲＤ）技法などによって、格子定数を測定することによって決定することができる。
【００４１】
層１７の上に、２０〜５０％の範囲の好ましいＧｅ組成を有するＳｉＧｅキャップ層１８を成長させ、このＳｉＧｅキャップ層１８は、ｐチャネル３９を表面から分離し、層１７中の正孔キャリアを閉じ込める働きをする。層１７に関する厚さは、２〜２５ｎｍの範囲、好ましくは１０〜１５ｎｍの範囲にすることができる。層１３、１４、１５、１６、および１８は、シリコンおよびゲルマニウムの同じ組成を有することができ、同じ格子間隔を提供することができる。その場合、Ｇｅ含有量は、界面１９の層１２Ｃが緩和Ｓｉ0.35Ｇｅ0.65バッファ層と同等な格子間隔を有する場合、２０〜７０％の範囲、好ましくは２０〜５０％の範囲にすることができる。
【００４２】
正孔のチャネル閉じ込めと、その向上した輸送移動度とは、Ｓｉに対する純粋Ｇｅについての４．２％大きい格子定数から生ずる、界面１９での層１２の緩和バッファ層に対して高いＧｅ含有量層を有する複合チャネル構造中のより高い圧縮ひずみの結果である。層１２の緩和ＳｉＧｅバッファ上に形成されたＧｅチャネル層中で圧縮ひずみを生み出し、向上させる構造的能力は、ｐチャネル層１７の伝導帯および価電子帯を著しく変更する。さらに、ｐチャネル変調ドープヘテロ構造の設計についての重要なパラメータは、層１２の緩和Ｓｉ1-xＧｅxエピ層と比べて圧縮ひずみしたＧｅチャネル層の価電子帯オフセット（ΔＥν）であり、以下の式で与えられる。
ΔＥν＝（０．７４−０．５３ｘ'）ｘ（ｅＶ）
上式でｘ'は層１２の緩和ＳｉＧｅエピ層のＧｅ含有量であり、ｘは正孔チャネル中のＧｅ含有量である。この定式化は、R.PeopleおよびJ.C.Beanによる、「Band alignments of coherently strained GexSi1-x/Si heterostrucures on <001> GeySi1-y substrates」、Appl.Phys.Lett.48(8)、１９８６年２月２４日、５３８〜５４０ページの論文で報告されており、これを参照により本明細書に組み込む。より具体的には、緩和Ｓｉ0.35Ｇｅ0.65の上に形成された純粋Ｇｅチャネルの層１７に関する価電子帯不連続（ΔＥν）は、３９６ｍｅＶとなることになり、これは正孔閉じ込めのための効果的な量子井戸またはポテンシャル・バリアである。重要なことに、ＳｉＧｅまたはＧｅ層中の圧縮ひずみは、価電子帯を重い正孔バンドおよび軽い正孔バンドに分割し、それによってひずみチャネルに沿ったキャリア輸送のための、軽い方の正孔質量を有する上側の価電子帯中の正孔輸送は、正孔移動度の向上をもたらす。この正孔移動度は、以下で説明するように、Ｓｉ ｐチャネル電界効果トランジスタで見出されるものよりも著しく高くすることができる。Ｓｉ ｐチャネル電界効果トランジスタで見出される正孔移動度は、M.Rodderらによる「A 1.2V, 0.1μm Gate Length CMOS Technology: Design and Process Issues」と題するＩＥＤＭ ９８−６２３の論文で報告されているように、一般に移動度約７５ｃｍ2／Ｖｓを有する。したがって、図１に示す高移動度Ｇｅチャネル３９構造について、占有正孔バンド中で測定される正孔移動度は、層１７が１０〜１５ｎｍの範囲の厚さを有するＧｅチャネルである場合、３００Ｋで、１５００ｃｍ2／Ｖｓから、２０００ｃｍ2／Ｖｓよりも大きい範囲にあり、２０Ｋで、３００００ｃｍ2／Ｖｓから、５００００ｃｍ2／Ｖｓよりも大きい範囲にある。
【００４３】
さらに図６では、曲線３７は、図５で示すような、１３８オングストロームの厚さを有するＧｅ ｐチャネル３９を緩和Ｓｉ0.35Ｇｅ0.65バッファ層１２上に適切に成長させるときの、測定した２次元正孔ガス（２ＤＨＧ）正孔移動度の挙動を、Ｇｅ ｐチャネル３９についての温度の関数として示す。Ｇｅ ｐチャネル層を、Ｓｉ0.35Ｇｅ0.65の層１２からのより低い含有量バッファ上に、または不適切なＳｉＧｅバッファ層上に成長させるとき、不十分な品質または欠陥のあるＧｅチャネル構造と関連する、移動度の挙動低下が観測され、それは、組成プロフィール、緩和の範囲、ならびに残りの積層欠陥（stacking fault）およびミスフィット転位などの層１２の適切な設計へのＧｅ ｐチャネル３９の感度を示すことに留意されたい。図６では、左側の縦座標は、正孔移動度μhをｃｍ2／Ｖｓで表し、横座標は温度をＫ度で表す。Ｇｅ ｐチャネル３９に関する曲線３７によって示される測定された移動度は、Ｓｉ ｐチャネル電界効果トランジスタで見出されるものよりも９〜１０倍高い。Ｇｅ ｐチャネル３９に関する曲線３７によって示される測定された移動度は、図５に示すのと類似の欠陥密度を有し、一般に１０3〜１０6欠陥／ｃｍ2の範囲にある。図６では、右側の縦座標は、シート密度を正孔／ｃｍ2で表し、曲線３８は、曲線３７の測定した移動度に関する対応するキャリア密度を温度の関数として表す。３００Ｋでは、Ｇｅ ｐチャネル３９の移動度μhは、シート・キャリア密度１．６２×１０12ｃｍ-2で１７５０ｃｍ2／Ｖｓに等しい。２０Ｋでは、Ｇｅ ｐチャネル３９の移動度μhは、シート・キャリア密度８．６９×１０11ｃｍ-2での４３９５４ｃｍ2／Ｖｓに等しい。
【００４４】
図７に示す代替実施形態では、図１に示す３つのスペーサ層１４、１５、および１６のうちのいずれか１つ、例えばＳｉＧｅスペーサ層１４またはＳｉＧｅスペーサ層１５またはＳｉＧｅスペーサ層１６は、ｐチャネル３９中の正孔閉じ込めおよびキャリアの移動度におけるどんな主要な劣化も導入することなく、Ｇｅ ｐチャネル１７層状構造１０から構造的に省略することができる。図７では、図１の装置に対応する機能に対しては同様の参照を使用している。
【００４５】
図１および７に示す変調ドープ・デバイス１０、８０の設計では、スペーサ層１６、１５、および１４のより厚いスペーサが、ｐチャネル１７中の活性キャリアをサプライ層１３中のイオン化正孔ドナーからさらに分離することによって低温（すなわち＜２０Ｋ未満）でのキャリア移動度輸送を最適化することを試みるときに、通常はより望ましく、重要である。それでも、室温輸送については、３つのスペーサ層のうちの１つだけ、例えばＳｉＧｅスペーサ１４またはＳｉＧｅスペーサ層１５またはＳｉＧｅスペーサ層１６が存在して変調ドープ・デバイス８０のスペースＧｅチャネル８１をサプライ層１３から隔てるとき、（もしあれば）最低限の観測可能な効果がある。同様に、３つのスペーサのうちの２つだけ、例えば層１４および１５、または層１４および１６、または層１５および１６のいずれかの２重のスペーサの組み合わせが存在して変調ドープ・デバイス８０のスペースＧｅチャネル８１を層１３から隔てるとき、（もしあれば）最低限の観測可能な効果がある。
【００４６】
図８に示す代替実施形態では、層状構造９０は、バッファ層１２の上に形成されるＧｅ層１７を備えるチャネル４０を有する。ＳｉＧｅ層１６は、チャネル４０の上に形成され、ＳｉＧｅ層１５は、層１６の上に形成され、ＳｉＧｅ層１４は、層１５の上に形成され、サプライ層、ｐドープＳｉＧｅ層１３は、ＳｉＧｅ層１４の上に形成される。例えば二酸化シリコン、シリコン酸窒化物、または酸化アルミニウムなどの誘電体層４１は、ＳｉＧｅ層１３の上に形成される。図８では、図１の装置に対応する機能に対しては同様の参照を使用している。
【００４７】
変調ドープ・デバイスに適した層状構造９０では、図８に示すように活性チャネル４０の上にサプライ層１３が位置し、活性ｐチャネル４０は、界面９１での格子間隔に対して臨界厚よりも薄いひずみＧｅ層１７からなる。Ｇｅ層１７は、はじめに層１２Ｃ上に形成され、界面９１を形成する。層１７は、電界効果トランジスタのチャネル領域４０として働く。次に、ＳｉＧｅスペーサ層１４、ＳｉＧｅスペーサ層１５、およびＳｉＧｅスペーサ層１６からなるスペーサ層は、チャネル層１７の上に成長し、上のサプライ層１３中のドーパントを下の活性チャネル層１７、４０から分離する働きをする。スペーサ層１４の上に、活性チャネル層１７、４０の上のドナー層またはサプライ層として働くｐドープＳｉＧｅサプライ層１３が形成される。層１７、１６、１５、１４、および１３に関するゲルマニウム組成および厚さは、チャネル１７、８１の下にＳｉＧｅサプライ層１３を有するＧｅチャネル層状構造１０を示す図１の同じ参照番号のそれらと同じまたは同等にすることができる。この層状構造設計では、層１３のサプライ層またはｐドープＳｉＧｅ層は、層１６と層１５、または層１５と層１４、または層１４および層１３との間にひずみＳｉスペーサ層を追加して、層１７、４０の活性Ｇｅチャネルの上でさらに分離することができる。この追加のひずみＳｉスペーサに関する厚さは、緩和層１２の界面９１での格子間隔に対するＳｉ層の臨界厚未満にとどまるべきであり、層１４と１３との間に追加することが好ましい。
【００４８】
図９に示す代替実施形態では、層状構造９２は、バッファ層１２の上に形成されるｐドープＳｉＧｅ層１３を含むサプライ層を有する。ＳｉＧｅ層１４は、サプライ層１３の上に形成され、ＳｉＧｅ層１５は、層１４の上に形成され、Ｇｅ層１７を含むチャネル４２は、層１５の上に形成され、ＳｉＧｅ層１５'は、チャネル４２の上に形成され、ＳｉＧｅ層１４'は、層１５'の上に形成され、サプライ層、ｐドープＳｉＧｅ層１３'はＳｉＧｅ層１４'の上に形成される。例えば二酸化シリコン、シリコン酸窒化物、窒化シリコン、酸化タンタル、チタン酸バリウム・ストロンチウム、または酸化アルミニウムなどの誘電体層４１は、ＳｉＧｅ層１３'の上に形成される。図９では、図１の装置に対応する機能に対しては同様の参照を使用している。
【００４９】
図１０に示す代替実施形態では、層状構造９４は、バッファ層１２の上に形成されるｐドープＳｉＧｅ層１３を含むサプライ層を有する。ＳｉＧｅ層１４は、サプライ層１３の上に形成され、ＳｉＧｅ層１５は、層１４の上に形成され、ＳｉＧｅ層１６は、層１５の上に形成され、Ｇｅ層１７を含むチャネル４３は、層１６の上に形成され、ＳｉＧｅ層１５'は、チャネル４３の上に形成され、ＳｉＧｅ層１４'は、層１５'の上に形成され、サプライ層、ｐドープＳｉＧｅ層１３'はＳｉＧｅ層１４'の上に形成される。例えば二酸化シリコン、シリコン酸窒化物、窒化シリコン、酸化タンタル、チタン酸バリウム・ストロンチウム、または酸化アルミニウムなどの誘電体層４１は、ＳｉＧｅ層１３'の上に形成される。図１０では、図１の装置に対応する機能に対しては同様の参照を使用している。
【００５０】
自己整合された高移動度ｐ−ＭＯＤＦＥＴデバイス１００の断面図を図１１に示す。自己整合された高移動度ｐ−ＭＯＤＦＥＴデバイス１００は、図１の層状構造を組み込む。自己整合されたＭＯＤＦＥＴプロセスは、ショットキー・ゲート・デバイス構造に関連するアクセス抵抗を最小化するために使用することが好ましく、このプロセスは、ソース／ドレイン・オーミック・メタライゼーションの前に、ゲート・メタライゼーションのパターニングおよび蒸着を通常必要とする。一般には、ゲート・オーバハング９３が、ソース・ドレイン・オーミック接触９５および９６をショットキー・ゲート９２に短絡することを防止するソースおよびドレイン・オーミック接触蒸着に対するマスクとして働くように、Ｔ形ゲート９２が製造される。ＳｉＧｅ層への低接触抵抗を有するＰｔオーミック接触プロセスは、M.Arafa, K.Ismail, J.O.Chu, M.S.Meyerson、およびI.Adesidaによる「A 70-GHz fT Low Operating Bias Self-Aligned p-Type SiGe MODFET」と題するIEEE Elec.Dev.Lett, vol.17(12)、１９９６年１２月、５８６〜５８８ページの論文で報告されており、これを参照により本明細書に組み込む。
【００５１】
ｐ−ＭＯＤＦＥＴデバイス１００に関する製造方式は、活性領域を画定することで開始し、メサ分離エッチングと、その後に続くＳｉＯxの蒸着または付着を介して活性デバイス域の周りにフィールド領域９８を形成する。ゲート構造およびそのパターニングは、電子ビーム・リソグラフィと、その後に続く蒸着およびリフトオフを使用して、ＰＭＭＡ／Ｐ（ＭＭＡ−ＭＭＡ）／ＰＭＭＡ３重層レジスト中で実行することができ、Ｔｉ／Ｍｏ／Ｐｔ／Ａｕメタライゼーション・スタック９７からなるＴ形ゲート構造を形成する。Ｔｉの層１０１は、ＳｉＧｅ層１８上に形成される。Ｍｏの層１０２は、Ｔｉの上に形成される。Ｐｔの層１０３は、層１０２の上に形成され、Ａｕの層１０４は、層１０３の上に形成される。ソースおよびドレインのオーミック接触９５および９６は、Ｔ形ゲート・スタック９７の上にＰｔを蒸着し、その後に画像反転メサ・パターニング・プロセスを使用するリフトオフによって形成することができる。０．１μｍにまで至るゲート・フットプリントを有するこの製造方式を使用する小ゲート寸法は、〜０．１μｍのオーバハング９３によって決定される自己整合されたソース／ドレイン対ゲート距離と共に実演されてきた。ゲート長０．１μｍを有する自己整合されたデバイスは、室温で正孔移動度１７５０ｃｍ2／Ｖｓ、Ｔ＝７７Ｋで３０９００ｃｍ2／Ｖｓを有する高移動度ひずみＧｅチャネル構造上に製造され、これらのデバイスは、低バイアス電圧Ｖds＝−０．６Ｖで、３１７ｍＳ／ｍｍ程度の室温ピーク外部相互コンダクタンスを示し、最大電圧利得１８に対応する。Ｔ＝７７Ｋでは、さらに高いピーク外部相互コンダクタンス６２２ｍＳ／ｍｍをさらに低いバイアス電圧Ｖds＝−０．２Ｖで達成し、これまでのところこの７７Ｋ相互コンダクタンスがｐ形電界効果トランジスタについてこれまで報告された最高値であると考えられる。
【００５２】
図１の層状構造を取り込むＧｅチャネルｐ形ＭＯＳ−ＭＯＤＦＥＴデバイス１１０の断面図を図１２に示す。図１２では、図１および１１の装置に対応する機能に対しては同様の参照を使用している。二酸化シリコン、シリコン酸窒化物、窒化シリコン、酸化タンタル、チタン酸バリウム・ストロンチウム、または酸化アルミニウムなどのゲート誘電体１１１を、ＳｉＧｅ層１８の上に形成することができる。ポリシリコン層１１２は、ゲート誘電体１１１の上に形成し、パターン化してデバイス構造１１０に対するゲート電極１１３を形成することができる。ゲート電極１１３、ソース領域１１４、およびドレイン領域１１５は、層状構造１１０中のゲート電極１１３の両側のイオン注入によって形成することができる。ソースおよびドレイン・オーミック接触（図示せず）は、ソース領域１１４およびドレイン領域１１５の上面上の標準メタライゼーションによって形成することができる。ゲート側壁スペーサ１１６は、オーミック接触を形成する前にゲート電極１１３の両側に形成することができる。
【００５３】
Ｇｅ相補型変調ドープ（ＣＭＯＤ）ＦＥＴデバイス１２０の断面図を図１３に示す。図１３では、図１および１１の装置に対応する機能に対しては同様の参照を使用している。図１３は、図１１にも示すｐ−ＭＯＤＦＥＴデバイス１００を示す。ｐ−ＭＯＤＦＥＴデバイス１００に隣接するのは、ｎ−ＭＯＳ−ＭＯＤＦＥＴ１２４である。二酸化シリコン、シリコン酸窒化物、窒化シリコン、酸化タンタル、チタン酸バリウム・ストロンチウム、または酸化アルミニウムなどのゲート誘電体１２１は、ＳｉＧｅ層１８の上に形成することができる。ｎ+ポリシリコン層１２２をゲート誘電体１２１の上に形成し、パターン化してＧｅ ｎ−ＭＯＳ−ＭＯＤＦＥＴデバイス構造１２４に対するゲート電極１２３を形成することができる。ゲート電極１２３を使用して、ｎ+ソース領域１２５およびｎ+ドレイン領域１２６を、ゲート電極１２３の両側にイオン注入することによって形成し、Ｇｅ ｎ−ＭＯＳ−ＭＯＤＦＥＴデバイス構造１２４を形成することができる。ゲート側壁スペーサ１２７は、ゲート電極１２３の両側に形成することができ、ｎ−ＭＯＳ−ＭＯＤＦＥＴデバイス構造１２４が完成する。ソースおよびドレイン・オーミック接触（図示せず）は、ソース領域１２５およびドレイン領域１２６の上面上の標準メタライゼーションによってパターン化し、形成することができる。
【００５４】
代替実施形態では、バッファ層１２の上に形成されるＧｅ層１７と、チャネル１４１の上に形成されるＳｉＧｅ層１４２と、ＳｉＧｅ層１４２の上に形成される、例えば二酸化シリコンの誘電体層４１とを備え、表面近傍Ｇｅチャネル層状デバイス構造１４０を形成する表面近傍Ｇｅチャネル層状構造１４０を図１４に示す。図１４では、図１の装置に対応する機能に対しては同様の参照を使用している。ＣＭＯＳデバイスに適した表面近傍Ｇｅチャネル層状構造では、活性Ｇｅチャネル１４１がまず層１２Ｃ上に形成され、界面９１を形成し、層１７は、界面９１での格子間隔に対して臨界厚よりも薄い。層１７は、電界効果トランジスタのチャネル領域１４１として働く。チャネル層１４１の上では、デバイス構造１４０中で所望のゲート誘電体層４１を形成するための保護層として働くアンドープのＳｉＧｅ層１４２が形成される。アンドープのＳｉＧｅ層１４２が、電子または正孔などのキャリアに対する寄生チャネルとなることを防止するために、層１４２についての好ましい厚さは、１ｎｍ未満である。相補型Ｇｅ ＣＭＯＳデバイス構造標準プロセス技法を使用して製造することができるＣＭＯＳデバイス構造の例を図１６に示す。
【００５５】
図１５は、図１４に示す実施形態の変形形態を示す層状構造の断面図である。図１５では、追加のＳｉ層１４２'が、ＳｉＧｅ層１４２の上にエピタキシャルに形成される。ゲート誘電体層４１は、Ｓｉ層１４２'の上に形成される。
【００５６】
エンハンスメント・モード動作のためのＧｅ相補型酸化金属シリコン（ＭＯＳ）ＦＥＴデバイス１４４の断面図を図１６に示す。図１６では、図１、１３、および１４の装置に対応する機能に対しては同様の参照を使用している。二酸化シリコン、シリコン酸窒化物、窒化シリコン、酸化タンタル、チタン酸バリウム・ストロンチウム（ＢＳＴ）、または酸化アルミニウムなどのゲート誘電体４１は、ＳｉＧｅ層１４２の上に形成することができる。ｐ+などのドープ・ポリシリコン層１２２'をゲート誘電体４１の上に形成し、パターン化してＧｅ ｐ−ＭＯＳＦＥＴデバイス構造１４６に対するゲート電極１２３'を形成することができる。ゲート電極１２３'を使用して、ｐ+ソース領域１２５'およびｐ+ドレイン領域１２６'を、ゲート電極１２３'の両側にイオン注入することによって形成し、Ｇｅ ｐ−ＭＯＳＦＥＴデバイス構造１４６を形成することができる。ゲート側壁スペーサ１２７は、ゲート電極１２３'の両側に形成することができ、ｐ−ＭＯＳＦＥＴデバイス構造１４６が完成する。ソースおよびドレイン・オーミック接触（図示せず）は、ソース領域１２５'およびドレイン領域１２６'の上面上に標準メタライゼーションによってパターン化し、形成することができる。
【００５７】
ｐ−ＭＯＤＦＥＴデバイス１４６に隣接するのは、ｎ−ＭＯＤＦＥＴ１２４'である。二酸化シリコン、シリコン酸窒化物、窒化シリコン、酸化タンタル、チタン酸バリウム・ストロンチウム、または酸化アルミニウムなどのゲート誘電体４１は、ＳｉＧｅ層１４２の上に形成することができる。ｎ+などのドープ・ポリシリコン層１２２をゲート誘電体４１の上に形成し、パターン化してＧｅ ｎ−ＭＯＳＦＥＴデバイス構造１２４'に対するゲート電極１２３を形成することができる。ゲート電極１２３を使用して、ｎ+ソース領域１２５およびｎ+ドレイン領域１２６を、ゲート電極１１３の両側にイオン注入することによって形成し、Ｇｅ ｎ−ＭＯＳＦＥＴデバイス構造１２４'を形成することができる。ゲート側壁スペーサ１２７は、ゲート電極１２３の両側に形成することができ、ｐ−ＭＯＳＦＥＴデバイス構造１２４'が完成する。ソースおよびドレイン・オーミック接触（図示せず）は、ソース領域１２５およびドレイン領域１２６の上面上の標準メタライゼーションによってパターン化し、形成することができる。図１１および１２に示すフィールド領域９８または深いトレンチなどのデバイス分離領域は、ｐ−ＭＯＳＦＥＴデバイス構造１４６をｎ−ＭＯＳＦＥＴデバイス構造１２４'から分離するために形成することができる。
【００５８】
図１７は、エンハンスメント・モード動作のためのショットキー・バリア金属ゲートを有するＧｅ相補型変調ドープ（ＣＭＯＤ）ＦＥＴデバイス１５０の断面図である。図１７では、図１、１１、および１３−１６の装置に対応する機能に対しては同様の参照を使用している。図１７では、オーミック接触９５および９６は、それぞれソース領域１２５およびドレイン領域１２６へのオーミック接触であり、このオーミック接触９５および９６は、ｐ+領域を形成するためのイオン注入によって形成することができ、ゲート・スタック９７に対して自己整合される。トランジスタ１００'についての材料は、ｐチャネル・エンハンスメント・モードＦＥＴとして働くように選択される。オーミック接触９５'および９６'は、それぞれソース領域１２５およびドレイン領域１２６へのオーミック接触であり、このオーミック接触９５'および９６'は、ｎ-領域を形成するためのイオン注入によって形成することができ、ゲート・スタック９７'に対して自己整合される。トランジスタ１００"についての材料は、ｎチャネル・エンハンスメント・モードＦＥＴとして働くように選択される。図示しないが、図１１に示すようなフィールド領域９８、または浅いトレンチ分離（ＳＴＩ）を使用して、トランジスタ１００'と１００"との間の分離を提供することができる。
【００５９】
トランジスタ１００'および１００"に対して、ゲート電極およびチャネルの下に埋込みドープ領域を形成してしきい電圧を調節し、隣接するデバイス、ならびに埋込みドープ領域の上の本体からのどんな寄生電流も減少させることができる。
【００６０】
図面では、同様の要素または構成要素は同様の、対応する参照番号によって参照されることに留意されたい。
【００６１】
ＨＥＭＴ、ＭＯＤ ＦＥＴ、ＣＭＯＳ ＦＥＴ、およびＣＭＯＤ ＦＥＴに適した圧縮の下で、ひずみＧｅチャネルを有するＧｅ／ＳｉＧｅ／Ｓｉ層状構造を説明し、図示したが、本明細書に添付の特許請求の範囲によってのみ限定されるべき本発明の広い範囲から逸脱することなく修正形態および変形形態が可能であることは、当業者には明らかであろう。
【図面の簡単な説明】
【図１】 本発明の一実施形態を示す層状構造の断面図である。
【図２】 本発明の実施形態の好ましいＧｅ組成層状構造を示す、図１に示す製造したサンプル構造についての深さに対するＧｅ濃度を示すＳＩＭＳグラフである。
【図３】 変調ドープ・デバイス領域に対するＢおよびＧｅ濃度を示す、図２の上部を深さ約１０００Åまで拡大したＳＩＭＳ図である。
【図４】 Ｇｅチャネル幅または厚さに対する正孔移動度を示す、グラフ中にプロットされたデータ点を示す図である。
【図５】 本発明の実施形態のＧｅ ｐチャネル変調ドープ・デバイス構造を示す、図２に示す製造したサンプル構造の上部デバイス領域の詳細な断面ＴＥＭを示す図である。
【図６】 Ｈａｌｌ測定からのケルビン（Ｋ）での温度に対する測定した正孔移動度と、関連するシート密度のグラフである。
【図７】 本発明の第２実施形態を示す層状構造の断面図である。
【図８】 本発明の第３実施形態を示す層状構造の断面図である。
【図９】 本発明の第４実施形態を示す層状構造の断面図である。
【図１０】 本発明の第５実施形態を示す層状構造の断面図である。
【図１１】 図１の層状構造を取り込む高移動度ｐ−ＭＯＤＦＥＴの断面図である。
【図１２】 図１の層状構造を取り込むＧｅチャネルｐ−ＭＯＤＦＥＴの断面図である。
【図１３】 図１の層状構造を取り込むＧｅ ＣＭＯＳ ＭＯＤＦＥＴの断面図である。
【図１４】 本発明の第６実施形態を示す層状構造の断面図である。
【図１５】 本発明の第７実施形態を示す層状構造の断面図である。
【図１６】 図１４の層状構造を取り込む、エンハンスメント・モードで動作させるためのＧｅチャネルＣＭＯＳデバイス構造の断面図である。
【図１７】 ショットキー・バリアメタル・ゲートを有するＧｅチャネルＣＭＯＳデバイス構造の断面図である。
Claims (3)
- Ｇｅチャネル電界効果トランジスタを形成するための層状構造であって、
単結晶基板と、
前記基板上にエピタキシャルに形成され、Ｇｅ比ｘが０．５〜０．８の範囲にある、緩和Ｓｉ１−ｘＧｅｘの第１層と、
前記第１層上にエピタキシャルに形成されるＧｅの第２層であって、それによって前記第２層は圧縮ひずみの下にあり、前記第１層に対するその臨界厚未満の厚さを有する第２層と、
前記第２層上にエピタキシャルに形成されるアンドープのＳｉ１−ｘＧｅｘの第３層と、
前記第３層上にエピタキシャルに形成されるアンドープのＳｉの第４層と、
前記第４層上に形成されるゲート誘電体の第５層とを備え、前記第５層の上にゲート電極が設けられ、前記第４層、前記第３層及び前記第２層にソース領域及びドレイン領域が設けられている、層状構造。 - 前記第４層のゲート誘電体が、二酸化シリコン、シリコン窒化酸化物、窒化シリコン、酸化タンタル、チタン酸バリウム・ストロンチウム、酸化アルミニウム、およびその組み合わせからなるグループから選択される誘電体材料である、請求項１に記載の層状構造。
- Ｇｅチャネル電界効果トランジスタを形成するための層状構造であって、
単結晶基板と、
前記基板上にエピタキシャルに形成され、Ｇｅ比ｘが０．５〜０．８の範囲にある、緩和Ｓｉ１−ｘＧｅｘの第１層と、
前記第１層上にエピタキシャルに形成されるＧｅの第２層であって、それによって前記第２層は圧縮ひずみの下にあり、前記第１層に対するその臨界厚未満の厚さを有する第２層と、
前記第２層上にエピタキシャルに形成されるアンドープのＳｉ１−ｘＧｅｘの第３層と、
前記第３層上に形成されるゲート誘電体の第４層とを備え、前記第４層の上にゲート電極が設けられ、前記第３層及び前記第２層にソース領域及びドレイン領域が設けられている、層状構造。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12429999P | 1999-03-12 | 1999-03-12 | |
| US60/124,299 | 1999-03-12 | ||
| PCT/US2000/006258 WO2000054338A1 (en) | 1999-03-12 | 2000-03-11 | High speed ge channel heterostructures for field effect devices |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006311849A Division JP4912123B2 (ja) | 1999-03-12 | 2006-11-17 | 電界効果トランジスタを形成するための層状構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002539613A JP2002539613A (ja) | 2002-11-19 |
| JP3974329B2 true JP3974329B2 (ja) | 2007-09-12 |
Family
ID=22414018
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000604467A Expired - Lifetime JP3974329B2 (ja) | 1999-03-12 | 2000-03-11 | Ｇｅチャネル電界効果トランジスタを形成するための層状構造 |
| JP2006311849A Expired - Lifetime JP4912123B2 (ja) | 1999-03-12 | 2006-11-17 | 電界効果トランジスタを形成するための層状構造 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006311849A Expired - Lifetime JP4912123B2 (ja) | 1999-03-12 | 2006-11-17 | 電界効果トランジスタを形成するための層状構造 |
Country Status (9)
| Country | Link |
|---|---|
| EP (1) | EP1169737B1 (ja) |
| JP (2) | JP3974329B2 (ja) |
| KR (1) | KR100441469B1 (ja) |
| CN (1) | CN1331240C (ja) |
| AT (1) | ATE394794T1 (ja) |
| DE (1) | DE60038793D1 (ja) |
| MY (1) | MY127672A (ja) |
| TW (1) | TW477025B (ja) |
| WO (1) | WO2000054338A1 (ja) |
Families Citing this family (50)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6489639B1 (en) * | 2000-05-24 | 2002-12-03 | Raytheon Company | High electron mobility transistor |
| AU2001263211A1 (en) | 2000-05-26 | 2001-12-11 | Amberwave Systems Corporation | Buried channel strained silicon fet using an ion implanted doped layer |
| US6593641B1 (en) | 2001-03-02 | 2003-07-15 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US6830976B2 (en) | 2001-03-02 | 2004-12-14 | Amberwave Systems Corproation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US6900103B2 (en) | 2001-03-02 | 2005-05-31 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| WO2002071491A1 (en) * | 2001-03-02 | 2002-09-12 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed cmos electronics and high speed analog circuits |
| US6900094B2 (en) | 2001-06-14 | 2005-05-31 | Amberwave Systems Corporation | Method of selective removal of SiGe alloys |
| WO2002103801A1 (en) * | 2001-06-18 | 2002-12-27 | Massachusetts Institute Of Technology | Structures and methods for a high-speed semiconductor device |
| US6916727B2 (en) | 2001-06-21 | 2005-07-12 | Massachusetts Institute Of Technology | Enhancement of P-type metal-oxide-semiconductor field effect transistors |
| WO2003015142A2 (en) | 2001-08-06 | 2003-02-20 | Massachusetts Institute Of Technology | Formation of planar strained layers |
| US6838728B2 (en) | 2001-08-09 | 2005-01-04 | Amberwave Systems Corporation | Buried-channel devices and substrates for fabrication of semiconductor-based devices |
| US6974735B2 (en) | 2001-08-09 | 2005-12-13 | Amberwave Systems Corporation | Dual layer Semiconductor Devices |
| US7138649B2 (en) | 2001-08-09 | 2006-11-21 | Amberwave Systems Corporation | Dual-channel CMOS transistors with differentially strained channels |
| EP1315199A1 (en) * | 2001-11-22 | 2003-05-28 | ETH Zürich | Formation of high-mobility silicon-germanium structures by low-energy plasma enhanced chemical vapor deposition |
| US6649492B2 (en) * | 2002-02-11 | 2003-11-18 | International Business Machines Corporation | Strained Si based layer made by UHV-CVD, and devices therein |
| JP2003347229A (ja) | 2002-05-31 | 2003-12-05 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| AU2003238963A1 (en) | 2002-06-07 | 2003-12-22 | Amberwave Systems Corporation | Semiconductor devices having strained dual channel layers |
| US6841457B2 (en) * | 2002-07-16 | 2005-01-11 | International Business Machines Corporation | Use of hydrogen implantation to improve material properties of silicon-germanium-on-insulator material made by thermal diffusion |
| AU2003274922A1 (en) * | 2002-08-23 | 2004-03-11 | Amberwave Systems Corporation | Semiconductor heterostructures having reduced dislocation pile-ups and related methods |
| KR20050107510A (ko) * | 2003-03-13 | 2005-11-11 | 에이에스엠 아메리카, 인코포레이티드 | 에피텍셜 반도체 증착 방법 및 구조 |
| US7682947B2 (en) | 2003-03-13 | 2010-03-23 | Asm America, Inc. | Epitaxial semiconductor deposition methods and structures |
| US6855963B1 (en) * | 2003-08-29 | 2005-02-15 | International Business Machines Corporation | Ultra high-speed Si/SiGe modulation-doped field effect transistors on ultra thin SOI/SGOI substrate |
| US7303949B2 (en) | 2003-10-20 | 2007-12-04 | International Business Machines Corporation | High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture |
| FR2868202B1 (fr) * | 2004-03-25 | 2006-05-26 | Commissariat Energie Atomique | Procede de preparation d'une couche de dioxyde de silicium par oxydation a haute temperature sur un substrat presentant au moins en surface du germanium ou un alliage sicicium- germanium. |
| US20060011906A1 (en) * | 2004-07-14 | 2006-01-19 | International Business Machines Corporation | Ion implantation for suppression of defects in annealed SiGe layers |
| KR101131418B1 (ko) | 2004-12-07 | 2012-04-03 | 주성엔지니어링(주) | 반도체 소자 및 이의 제조 방법 |
| US7785995B2 (en) * | 2006-05-09 | 2010-08-31 | Asm America, Inc. | Semiconductor buffer structures |
| JP4696037B2 (ja) * | 2006-09-01 | 2011-06-08 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
| US7897480B2 (en) | 2007-04-23 | 2011-03-01 | International Business Machines Corporation | Preparation of high quality strained-semiconductor directly-on-insulator substrates |
| JP2010219249A (ja) * | 2009-03-16 | 2010-09-30 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
| KR101087939B1 (ko) | 2009-06-17 | 2011-11-28 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| US8283653B2 (en) * | 2009-12-23 | 2012-10-09 | Intel Corporation | Non-planar germanium quantum well devices |
| CN102194859B (zh) * | 2010-03-05 | 2013-05-01 | 中国科学院微电子研究所 | 高迁移率ⅲ-ⅴ族半导体mos界面结构 |
| CN101859796B (zh) * | 2010-05-20 | 2012-11-14 | 清华大学 | 具有原位掺杂源漏的mos管结构及其形成方法 |
| US9608055B2 (en) | 2011-12-23 | 2017-03-28 | Intel Corporation | Semiconductor device having germanium active layer with underlying diffusion barrier layer |
| US9127345B2 (en) | 2012-03-06 | 2015-09-08 | Asm America, Inc. | Methods for depositing an epitaxial silicon germanium layer having a germanium to silicon ratio greater than 1:1 using silylgermane and a diluent |
| CN103594506B (zh) | 2012-08-16 | 2017-03-08 | 中国科学院微电子研究所 | 半导体器件 |
| US9171715B2 (en) | 2012-09-05 | 2015-10-27 | Asm Ip Holding B.V. | Atomic layer deposition of GeO2 |
| JP6004429B2 (ja) * | 2012-09-10 | 2016-10-05 | 国立研究開発法人産業技術総合研究所 | 単結晶ＳｉＧｅ層の製造方法及びそれを用いた太陽電池 |
| US8710490B2 (en) * | 2012-09-27 | 2014-04-29 | Intel Corporation | Semiconductor device having germanium active layer with underlying parasitic leakage barrier layer |
| GB2544190B (en) * | 2012-12-17 | 2017-10-18 | Intel Corp | Semicoductor devices with germanium-rich active layers & doped transition layers |
| US8748940B1 (en) | 2012-12-17 | 2014-06-10 | Intel Corporation | Semiconductor devices with germanium-rich active layers and doped transition layers |
| US9136343B2 (en) * | 2013-01-24 | 2015-09-15 | Intel Corporation | Deep gate-all-around semiconductor device having germanium or group III-V active layer |
| US9218963B2 (en) | 2013-12-19 | 2015-12-22 | Asm Ip Holding B.V. | Cyclical deposition of germanium |
| JP6378928B2 (ja) * | 2014-05-15 | 2018-08-22 | 富士通株式会社 | Ｇｅ系半導体装置、その製造方法及び光インターコネクトシステム |
| CN104992930A (zh) * | 2015-07-07 | 2015-10-21 | 西安电子科技大学 | 应变Ge CMOS集成器件的制备方法及其CMOS集成器件 |
| CN105244320A (zh) * | 2015-08-28 | 2016-01-13 | 西安电子科技大学 | 基于SOI的应变Ge沟道倒梯形栅CMOS集成器件及制备方法 |
| CN105118809A (zh) * | 2015-08-28 | 2015-12-02 | 西安电子科技大学 | 应变Ge槽型栅CMOS集成器件制备方法及其CMOS集成器件 |
| US10685884B2 (en) | 2017-07-31 | 2020-06-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device including a Fin-FET and method of manufacturing the same |
| CN113517348B (zh) * | 2021-06-28 | 2023-08-04 | 西安电子科技大学芜湖研究院 | 一种直接带隙GeSn增强型nMOS器件及其制备方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68926256T2 (de) * | 1988-01-07 | 1996-09-19 | Fujitsu Ltd | Komplementäre Halbleiteranordnung |
| US5241197A (en) * | 1989-01-25 | 1993-08-31 | Hitachi, Ltd. | Transistor provided with strained germanium layer |
| JPH0316230A (ja) * | 1989-06-14 | 1991-01-24 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH02196436A (ja) * | 1989-01-25 | 1990-08-03 | Hitachi Ltd | 半導体装置 |
| JPH03187269A (ja) * | 1989-12-18 | 1991-08-15 | Hitachi Ltd | 半導体装置 |
| JPH05121450A (ja) * | 1991-06-13 | 1993-05-18 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPH08162414A (ja) * | 1994-12-05 | 1996-06-21 | Fujitsu Ltd | 半導体装置 |
| TW415103B (en) * | 1998-03-02 | 2000-12-11 | Ibm | Si/SiGe optoelectronic integrated circuits |
-
2000
- 2000-03-11 KR KR10-2001-7011492A patent/KR100441469B1/ko not_active IP Right Cessation
- 2000-03-11 DE DE60038793T patent/DE60038793D1/de not_active Expired - Lifetime
- 2000-03-11 MY MYPI20000966A patent/MY127672A/en unknown
- 2000-03-11 EP EP00914903A patent/EP1169737B1/en not_active Expired - Lifetime
- 2000-03-11 CN CNB008049513A patent/CN1331240C/zh not_active Expired - Lifetime
- 2000-03-11 AT AT00914903T patent/ATE394794T1/de not_active IP Right Cessation
- 2000-03-11 WO PCT/US2000/006258 patent/WO2000054338A1/en active IP Right Grant
- 2000-03-11 JP JP2000604467A patent/JP3974329B2/ja not_active Expired - Lifetime
- 2000-06-14 TW TW089104661A patent/TW477025B/zh not_active IP Right Cessation
-
2006
- 2006-11-17 JP JP2006311849A patent/JP4912123B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002539613A (ja) | 2002-11-19 |
| EP1169737B1 (en) | 2008-05-07 |
| KR100441469B1 (ko) | 2004-07-23 |
| MY127672A (en) | 2006-12-29 |
| TW477025B (en) | 2002-02-21 |
| JP4912123B2 (ja) | 2012-04-11 |
| JP2007165867A (ja) | 2007-06-28 |
| DE60038793D1 (de) | 2008-06-19 |
| WO2000054338A1 (en) | 2000-09-14 |
| CN1331240C (zh) | 2007-08-08 |
| EP1169737A1 (en) | 2002-01-09 |
| KR20010102557A (ko) | 2001-11-15 |
| CN1343374A (zh) | 2002-04-03 |
| ATE394794T1 (de) | 2008-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3974329B2 (ja) | Ｇｅチャネル電界効果トランジスタを形成するための層状構造 | |
| US7608496B2 (en) | High speed GE channel heterostructures for field effect devices | |
| US6350993B1 (en) | High speed composite p-channel Si/SiGe heterostructure for field effect devices | |
| Maiti et al. | Strained-Si heterostructure field effect transistors | |
| US5357119A (en) | Field effect devices having short period superlattice structures using Si and Ge | |
| US6844227B2 (en) | Semiconductor devices and method for manufacturing the same | |
| Whall et al. | SiGe heterostructures for FET applications | |
| US7393735B2 (en) | Structure for and method of fabricating a high-mobility field-effect transistor | |
| US9991172B2 (en) | Forming arsenide-based complementary logic on a single substrate | |
| JPH07321222A (ja) | ひずみＳｉ／ＳｉＧｅヘテロ構造層を使用するＣＭＯＳトランジスタ論理回路 | |
| US20060151787A1 (en) | LOW CONCENTRATION SiGe BUFFER DURING STRAINED Si GROWTH OF SSGOI MATERIAL FOR DOPANT DIFFUSION CONTROL AND DEFECT REDUCTION | |
| US20070252216A1 (en) | Semiconductor device and a method of manufacturing such a semiconductor device | |
| Olsen et al. | Study of single-and dual-channel designs for high-performance strained-Si-SiGe n-MOSFETs | |
| JP3618319B2 (ja) | 半導体装置及びその製造方法 | |
| JPH1056076A (ja) | ｎチャネルとｐチャネルの両ＭＯＤＦＥＴの作製が可能な半導体ヘテロ構造およびＣＭＯＤＦＥＴ回路の製造方法 | |
| US20120025168A1 (en) | Strain control in semiconductor devices | |
| Herzog et al. | Si/SiGe n-MODFETs on thin SiGe virtual substrates prepared by means of He implantation | |
| Murakami et al. | Ultra high hole mobility in strain-controlled Si-Ge modulation-doped FET | |
| Hammond et al. | High-performance 0.1 µm gate-length Ge/Sio0. 4Ge0. 6 p-channel MODFETs | |
| Schäffler et al. | Modulation doped Si/SiGe heterostructures | |
| JPH06216376A (ja) | 電界効果型半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060118 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060407 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060414 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060718 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060822 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061117 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070118 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070220 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070514 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070605 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070614 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3974329 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100622 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110622 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110622 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120622 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120622 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130622 Year of fee payment: 6 |
|
| EXPY | Cancellation because of completion of term |