KR20050107510A - 에피텍셜 반도체 증착 방법 및 구조 - Google Patents

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삐에르 토마시니
이보 라아이즈마커스
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에이에스엠 아메리카, 인코포레이티드
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Abstract

본 발명은 에피텍셜 Ge 및 SiGe 막과 같은 에피텍셜 막을 증착하는 방법에 관한 것이다. 고온 처리(305)로부터 Ge 함유층을 위한 낮은 증착 온도(315)로의 냉각 도중에, Si 또는 Ge 화합물이 기판에 제공된다(310). 평탄하고, 얇으며 상대적으로 결함이 없는 Ge 또는 SiGe 층(100)이 만들어진다. 또한, 완화되고 높은 Ge 함량의 시드 층(110)과 위에 놓이는 변형된 층(120) 사이에 역경사지고 완화된 SiGe(115)가 제공된다.

Description

에피텍셜 반도체 증착 방법 및 구조{EPITAXIAL SEMICONDUCTOR DEPOSITION METHODS AND STRUCTRURES}
본 발명은 실리콘(Si)과 게르마늄(Ge)을 반도체 제조와 같은 다양한 제조 방법으로 증착하는 방법에 관한 것이다. 보다 상세하게, 본 발명은 에피텍셜 SixGe1-x막(x는 0에서 1까지의 범위)과 같은 에피텍셜 막을 증착하는 방법에 관한 것이다.
SixGe1-x막은 상당히 다양한 반도체 응용에서 사용된다. 이들 재질의 제조 도중에 간혹 발생하는 문제점은 헤테로에피텍셜 증착으로부터 초래될 수 있는 격자 변형이다. "헤테로에피텍셜"("heteroepitaxial") 증착 층은, 단일 결정 기판 위에 증착되며, 이 단일 결정 기판과 다른 구성을 갖는 에피텍셜 또는 단일 결정막이다. 증착된 에피텍셜 층은, 아래에 놓인 단일 결정 기판의 결정 구조와 적어도 2 차원에서 동일하지만, 고유 격자 상수는 다른 결자 구조를 갖도록 제한될 때, "변형"("strained")된다고 말한다. 증착된 막의 격자 구조가 아래에 놓인 단일 결정 기판의 격자 구조와 일치하는 방식으로 막이 증착될 때, 증착된 막 내의 원자는 독립적인 벌크 재질의 격자 구조 내에서 일반적으로 점유할 위치로부터 벗어나기 때문에, 격자 변형이 발생한다. 예컨대, SiGe 또는 Ge 자체와 같은 Ge 함유 재질의 단일 결정의 Si 기판에 대한 헤테로에피텍셜 증착은 일반적으로, 증착된 Ge 함유 재질의 격자 상수가 Si 기판의 격자 상수보다 크기 때문에, 압축 격자 변형을 일으킨다. 변형의 정도는 증착된 층의 두께와, 증착된 재질과 아래에 놓인 기판 사이의 격자 부정합의 정도와 관련이 있다.
변형은 전기 캐리어의 이동도를 증가시킴으로써, 디바이스의 속도를 증가시키는 경향이 있기 때문에, 변형은 일반적으로 활성 디바이스 층을 위한 바람직한 속성이다. 그러나, 종래의 실리콘 기판상에서 변형된 층을 생성하기 위하여, 변형된채 남게 되고 증가된 캐리어 이동도를 갖는 활성층으로 작용할 더 변형된 층을 위한 주형으로 작용할 변형이 완화된(relaxed) 중간의 헤테로에피텍셜 층을 생성하는 것이 간혹 편리하다. 이들 중간 막은 간혹, 위에 놓이는 층(예, 변형된 실리콘층)의 원하는 변형을 제공하기 위하여 처리될 수 있는 단일 결정의 변형되지 않은 실리콘(예, 웨이퍼 표면) 위의 완화된 SixGe1 -x "버퍼" 층에 의해 제공된다.
많은 마이크로일렉트로닉 디바이스는 SiGe와 같은 Ge 함유 층을 포함한다. 증진된 디바이스 성능을 제공하기 위하여, SiGe 층 내에 비교적 높은 Ge 함량을 갖는 것이 주로 유리하다. 단일 결정의 Si 기판 또는 층 위에 증착될 때, 게르마늄의 더 높은 양은 일반적으로 변형의 양을 증가시킨다. 일반적으로, 실리콘과 비교하여 4% 더 큰 격자 상수를 갖는 순수한 Ge 까지, Ge 함량이 높아질수록 아래에 놓인 Si와의 격자 부정합은 더 커진다. SiGe 층의 두께가 일정한 두께, 즉 임계 두께 이상으로 증가함에 따라, SiGe 층은 자동적으로 그 고유 격자 상수로 완화되고, 이는 막/기판 경계면에서 부적합한 전위(dislocation)의 형성을 필요로 한다. 임계 두께는 온도(온도가 높아질수록 임계 두께는 낮아진다)와, 게르마늄 함량([Ge]가 높아질수록, 임계 두께는 낮아진다)에 기인한 부정합에 의존한다. 예컨대, 약 10% 게르마늄을 함유하는 SiGe는 평형(안정) 변형된 막에 대해 약 700℃에서 약 300Å의 임계 두께를 갖고, Si<100> 상의 준안정 변형된 막에 대해 약 2000Å의 임계 두께를 갖는다. 변형을 유지하는 것이 바람직하다면, 후속 처리 단계 도중에 SiGe 층의 (준안정) 변형을 유지하기 위하여, 예컨대 구조 내의 원하는 깊이에서 이미터-베이스 접합의 형성을 용이하게 하기 위하여, 두께는 임계 두께 이하로 유지되고, 간혹 캡(cap) 층이 변형된 헤테로에피텍셜 층에 가해진다.
간혹 완화가 필요하다 할지라도, 후속 변형된 증착을 위한 버퍼를 형성할 때, 수직으로 전달된 전위 또는 스레딩(threading) 전위와 같은 일부 형태의 전위를 피하기 위하여 완화를 조절해야 한다. 이러한 전위는 감소된 캐리어 이동도, 전류 누설, 감소된 디바이스 성능 및 심지어 디바이스 손상을 초래한다.
증착된 에피텍셜 층의 품질은 일반적으로 에피텍셜 층이 증착되는 기판의 청결과 결정의 품질에 의존한다. 기판 표면이 증착 층의 주형으로 작용하기 때문에, 기판 표면의 임의의 오염이라도 증착 층의 품질을 악화시키는 경향이 있다. 많은 에피텍셜 증착 방법이, 에피텍셜 증착 직전에 산소와 탄소와 같은 표면 오염물을 제거하기 위하여 기판이 가열되는 소위 "베이킹"("bake") 단계를 사용한다.
도 1은 본 발명의 일 실시예에 따라 웨이퍼를 처리하기 위한 단일 웨이퍼 챔버의 개략적인 부분 단면도.
도 2는 바람직한 다중층 막의 개략적인 단면도.
도 3은 본 발명의 다른 실시예에 따른 일괄 증착 시스템의 개략적인 단면도.
도 4는 바람직한 증착 방법에 관한 흐름도.
도 5는 보다 더 특별한 바람직한 에피텍셜 Ge 증착 방법의 흐름도.
도 6은 본 명세서에서 기술된 방법에 의해 형성된 위에 놓이는 높은 온도의 1㎛ 게르마늄 벌크 막 내의 낮은 온도의 평탄한 50nm 게르마늄 시드 층의 투과 전자 현미경 사진(TEM).
도 7은 본 명세서에서 기술된 방법에 의해 형성된 75 nm의 게르마늄 시드층의 TEM.
도 8은 약 107 결함/cm2를 나타내는, 바람직한 실시예에 따라 증착된 에칭 피트 데코레이션된(an etch pit decorated : EPD) 게르마늄 막의 표면 주사 사진으로서, 막은 35 mL의 AcOH, 10 mL의 HNO3, 5 mL의 HF 및 8 mg의 I2를 사용하여 에칭되었고, 108×82 ㎛2 표면의 1000배율로 나타낸 사진.
도 9 내지 도 13는 103 결함/cm2이하를 나타내는, 다양한 레벨과 도핑 형태를 갖는 바람직한 실시예에 따라 증착된 EPD 게르마늄 막의 표면 주사 사진.
도 14는 약 2.8Årms 표면 조도를 나타내는, 바람직한 실시예에 따라 증착된 게르마늄 막의 표면 조도 분석 사진.
본 발명의 일 양상은 에피텍셜 Ge 함유 층을 증착하는 방법을 제공하는데, 이 방법은,
단일 결정의 Si 구조를 제 1온도로 가열하는 단계와,
단일 결정의 Si 구조를 냉각 시간의 기간 동안 제 2온도로 냉각하는 단계와,
단일 결정의 Si 구조를 상기 냉각 시간의 기간 중 적어도 일부 동안 표면 활성 화합물과 접촉시키는 단계와,
에피텍셜 층을 제 2온도에서 상기 단일 결정의 Si 구조 위에 증착시키는 단계를 포함한다.
다른 양상은 기판 위에 변형된 반도체 층을 형성하는 방법을 제공하는데, 이 방법은,
상기 기판 위에 완화된 에피텍셜 Ge 층을 형성하는 단계와,
완화된 에피텍셜 SiGe 합금 층을 상기 완화된 에피텍셜 Ge 층위에 증착하는 단계로서, 상기 완화된 SiGe 합금 층은 상기 완화된 에피텍셜 Ge 층과의 경계면으로부터의 거리에 따라 증가하는 Si 함량을 갖는, 완화된 에피텍셜 SiGe 합금 층을 증착하는 단계와,
변형된 에피텍셜 반도체 층을 상기 완화된 에피텍셜 SiGe 합금 층 위에 증착하는 단계를 포함한다.
또 다른 양상은 반도체 구조를 제공하는데, 이 구조는,
단일 결정의 Si 구조와,
상기 단일 결정의 Si 층 위에 증착된 에피텍셜 Ge 층과,
상기 에피텍셜 Ge 층위에 증착된 SiGe 합금 층을 포함한다.
또 다른 양상은 에피텍셜 반도체 증착 시스템을 제공하는데, 이러한 증착 시스템은,
하나 이상의 작업물을 지지하도록 구성된 증착 챔버와,
표면 활성 화합물을 포함하는 표면 활성 화합물 소스 용기로서, 상기 표면 활성 화합물이 챔버 내로 흘러들어가도록 상기 챔버에 작동가능하게 연결되는, 표면 활성 화합물 소스 용기와,
게르마늄 선구물질을 수용하는 게르마늄 소스 용기로서, 게르마늄 선구물질이 챔버로 흘러 들어가도록 상기 챔버에 작동가능하게 연결되는 게르마늄 소스 용기와,
하나 이상의 작업물을 가열하도록 구성된 히터와,
순차적으로 고온 처리 단계, 냉각 단계 및 저온 Ge 함유 에피텍셜 증착 단계를 수행하기 위하여, 표면 활성 화합물과 게르마늄 선구물질의 흐름을 제어하고, 작업물의 온도를 제어하도록 설정되고, 동작 가능하게 연결되는 컴퓨터로서, 상기 제어는 상기 냉각 단계의 적어도 낮은 저온 부분 도중에 하나 이상의 작업물에 상기 표면 활성 화합물을 제공하는, 컴퓨터를 포함한다.
또 다른 양상은 에피텍셜 Ge 층을 증착하는 방법을 제공하는데, 이 방법은,
반응기 내에 배치된, 단일 결정의 반도체 표면을 갖는 기판을 제공하는 단계와,
상기 기판을 약 450℃ 이상의 제 1온도로 가열하는 단계와,
상기 기판을 냉각 시간의 기간 동안 제 2온도로 냉각하는 단계로서, 상기 반응기는 상기 냉각기간 도중에 약 0.001 Torr 내지 약 760 Torr 범위의 반응기 압력을 갖는, 냉각 단계와,
상기 냉각 시간의 기간 중 적어도 일부 동안 상기 단일 결정의 반도체 표면을 Si 선구물질과 Ge 선구물질로 이루어진 그룹으로부터 선택된 표면 활성 화합물과 접촉시키는 단계와,
에피텍셜 Ge 층을 상기 제 2온도에서 상기 단일 결정의 반도체 표면에 증착하는 단계를 포함한다.
또 다른 양상은 에피텍셜 Ge 층을 증착하기 위한 방법을 제공하는데, 이 방법은,
단일 웨이퍼 반응기 내에 배치된, 단일 결정의 Si 기판을 제공하는 단계와,
상기 단일 결정의 Si 기판을 약 600℃ 이상의 제 1온도로 가열하는 단계와,
상기 단일 결정의 Si 기판을 냉각 시간의 기간 동안 450℃ 이하의 제 2온도로 냉각하는 단계로서, 상기 반응기는 상기 냉각기간 도중에 약 1 Torr 내지 약 100 Torr 범위의 반응기 압력을 갖는, 냉각 단계와,
에피텍셜 Ge 층을 상기 제 2온도에서 상기 단일 결정의 Si 기판 위에 증착하는 단계를 포함한다.
또 다른 양상은 다중 층의 반도체 기판을 제공하는데, 이러한 다중 층의 반도체 기판은,
아래에 놓이는 단일 결정의 실리콘 기판과,
상기 실리콘 구조 바로 위에 놓이는 에피텍셜 게르마늄 층으로서, 에칭 피트 데코레이션 방법으로 측정하였을 때 약 107결함/cm2 이하의 as-증착된 스레딩 전위 밀도를 갖고, 적어도 10㎛×10㎛ 창을 가로질러 원자 현미경으로 측정하였을 때 약 10Årms이하의 층작된 표면 조도를 갖는, 에피텍셜 게르마늄 층을 포함한다.
본 발명의 이들 및 다른 양상은, 본 발명을 단지 예시하며 제한하려는 것은 아닌, 이하의 상세한 설명과 첨부된 도면(축적에 맞추지 않은)으로부터 자명해질 것이다.
본 발명은 Si1 - xGex막(x는 0에서 1의 범위)을 증착하는 방법과 이를 통해 증착된 Si1 - xGex막을 포함하는 다수의 실시예를 제공한다. 몇 가지 실시예는 증착 도중에 단일 결정의 Si 표면 오염의 문제점에 대한 해결책을 제공한다. 예컨대 다양한 반도체 제작 방법은 Si 함유 기판 상에 Ge 함유 재질의 증착을 수반한다. 본 명세서에서 사용되는 "기판"이라는 용어는 미가공 기판 또는 이미 형성된 층을 갖는 이러한 작업물을 언급할 수 있다. 흔히, Si 함유 기판은 (예컨대 에피텍셜 Si 층을 증착하거나 세척하기 위하여) 선행 방법 단계 동안, 후속 Ge 함유 재질의 증착을 위해 사용하는 온도보다 훨씬 높은 온도로 가열되므로, 두 단계 사이에는 냉각기간이 존재한다. 많은 경우에 두 단계 사이의 온도 차이는, Si 함유 재질의 이전 층을 증착하기 위해 사용된 실리콘 선구물질(예, 실란)을 위한 높은 분해 온도, 또는 초기 환원 또는 베이킹 단계 동안 사용된 더 높은 온도와, Ge 함유 물질을 증착하기 위해 사용된 게르마늄 선구물질(예, 게르만(germane))를 위한 낮은 분해 온도로부터 초래된다. 이러한 냉각기간 동안, Si 함유 기판의 표면이 예컨대 산소 또는 탄소에 의한 오염 없이 유지되는 것이 매우 바람직하다. 따라서, 전통적인 낮은 압력의 화학 기상 증착 시스템은 오염 가능성으로 인해 이러한 목적을 위하여 널리 사용되지 못했다. 오염물이 표면과 접촉하는 것을 방지하기 위하여 초고진공 시스템이 사용되어 왔지만, 이러한 시스템이 항상 편리한 것은 아니고 추가적인 경비를 초래한다.
예컨대, 단일 결정의 Ge 막은 많은 마이크로전자 및 광전자 응용에서 유용하지만, Si에 비교하여 Ge 기판의 상당히 높은 가격으로 인해 폭넓은 사용은 제한되어왔다. 단일 결정의 Ge 층을 단일 결정의 Si 기판 상에 증착함으로써 잠재적으로 낮은 경비의 기판이 형성될 수 있다. 그러나, 실제 최종 단일 결정의 Ge 층은 일반적으로 (특히 얇은 Ge 층에 대해) 상당히 높은 레벨의 결함을 갖고, 이는 아래에 놓이는 Si와 위에 놓이는 Ge 사이의 격자 부정합으로부터 초래된다. 순수한 Ge는 순수한 Si의 격자 상수보다 4% 높은 격자 상수를 갖는다. 또한, 증착된 Ge의 표면은 간혹 원하는 것보다 훨씬 더 거칠다.
에피텍셜 Ge 증착을 위한 단일 결정의 Si 기판을 제조하기 위하여, Si 기판은 전형적으로 약 450℃이상, 간혹 900℃이상에서 베이킹을 통해 세척된다. 높은 온도로 증착된 Ge 막은 일반적으로 높은 정도의 표면 조도를 갖기 때문에, 단일 결정의 Si 기판은 600℃이하, 보다 바람직하게는 450℃ 이하로 냉각되는 것이 바람직하다. 표면 오염을 최소화하기 위하여, 세척된 Si 기판은 일반적으로 냉각 도중에 진공에서 유지되고, 후속 Ge 증착은 전형적으로 초고진공 화학 기상 증착(UHVCVD) 또는 분자 빔 에피텍시(Molecular Beam Epitaxy : MBE)에 의한 매우 낮은 압력에서 이루어진다.
그러나, 이러한 저압 증착은 일부 제조 방법에 대해 원하는 속도보다 낮을 수 있고, 생산 가치가 있는 단일 웨이퍼 증착 도구를 위해 비실용적일 수 있고, 최종 단일 결정의 Ge 층은 전형적으로 상당히 높은 레벨의 결함을 갖는다. 예컨대, 약 1010 결함/cm2의 스레딩 결함 밀도(a threading defect density : TDD)가 UHVCVD에 의해 Si 기판에 증착된 에피텍셜 Ge 막에 대해 보고되었다. 결함 밀도는 어닐링을 통해 약 107 결함/cm2로 줄어들었지만, 일부 공정 흐름에서 추가 어닐링 단계는 바람직하지 않을 수 있다.
본 발명의 일 실시예에 있어서, 표면이 냉각되는 시간의 적어도 일부 동안, 고온의 Si 함유 표면은 Si 함유 표면(예, 에피텍셜 Si 기판)을 표면 활성 화합물, 바람직하게는 Si 또는 Ge 소스 화학물과 접촉시킴으로써, 냉각 도중에 오염으로부터 보호된다. "표면 활성 화합물"이란 용어는 단일 결정의 Si 함유 표면을 후속 층의 에피텍셜 또는 헤테로에피텍셜 증착과의 간섭 없이 오염으로부터 보호하는 화학 화합물을 말한다. 표면 활성 화합물은 Si 화합물인 것이 가장 바람직하다.
이론에 의해 제한됨이 없이, 표면 활성 화합물은 다양한 메커니즘을 통해 표면 보호 효과를 발휘할 수 있다. 하나의 가능한 메커니즘은 표면 활성 화합물이 표면 상에 물리흡착된 보호 층을 형성하고, 이 층이 산소화 탄소의 표면 오염 능력을 제한하는 것이다. 이러한 메커니즘에 있어서, 표면 활성 화합물은 표면에 대한 영구적인 화학 결합을 형성하기 않고, 따라서 다음 층을 증착하기 위해 사용되는 Si 및/또는 Ge 선구물질에 의해 쉽게 치환된다. 이러한 메커니즘에 의해 작용하는 표면 활성 화합물 작용은 Si 또는 Ge를 함유하는 것이 바람직하지만, 이들 원소의 존재는, 표면 활성 화합물의 후속 치환이 표면 활성 화합물 내의 다른 원소에 의한 표면 오염의 가능성을 줄이거나 제거하기 때문에, 필요하지 않다.
다른 가능한 메커니즘은 Si 또는 Ge와 추가 리간드를 함유하는 표면 활성 화합물 내에서 작용할 수 있다. 냉각 도중에, 표면 활성 화합물 내의 Si 또는 Ge는 Si 함유 표면에 대한 화학 결합(화학흡착)을 형성한다. 표면 활성 화합물의 다수의 층이 냉각 도중에 표면 상에 증착될 수 있다. 표면 활성 화합물 내의 리간드의 적어도 한 부분은, 예컨대 다음 층을 증착하기 위해 사용된 Si 및/또는 Ge 선구물질, 및/또는 표면 활성 화합물의 일부 또는 모두를 제거하는 제 3 성분에 의해 치환된다. 표면 활성 화합물의 일부만이 제거될 때, 표면 활성 화합물 내에 원래 있던 Si 또는 Ge의 일부는 따라서 Si 및/또는 Ge 선구물질을 사용하는 후속 증착에 의해 형성된 최종 층에 결합된다. 다른 메커니즘 또한 작용할 수 있다. 따라서, 본 명세서에서의 다양한 실시예에 대한 논의가 특정 작용 메커니즘에 대한 참조만을 포함할 수 있지만, 이러한 참조는 단지 예시 목적을 위한 것이고, 특별한 상황에서 다른 메커니즘이 작용할 수 있음이 이해될 수 있을 것이다.
작용 메커니즘과 관계없이, 이러한 표면 활성 화합물은 오염을 감소시키거나 방지하고, 따라서 후속적으로 층착되는 Ge 함유 재질(예, 에피텍셜 Ge 및 SiGe)의 품질을 개선시키는 것으로 밝혀졌다. 바람직하게, 표면 활성 화합물은 Si 함유 표면이 냉각되는 조건 하에서 그리고 이러한 시간 동안 열 분해를 거의 또는 전혀 겪지 않아서, 이 시간 동안의 Si 함유 표면상의 증착은 최소화되거나 회피된다. 또한, 표면 활성 화합물은 냉각 도중에 Si 함유 표면상에서 응축되지 않도록 선택된다. 작용 메커니즘과 관계없이, 표면 활성 화합물은, 냉각 도중 존재하는 온도와 압력 조건에서 상당한 열적 분해를 겪지 않는 실란(예, 실란, 디실란 또는 트리실란), 게르만(예, 게르만, 디게르만), 할로게르만(예, 클로로게르만), 유기실란(예, 알킬실란, 아릴실란 또는 알킬아릴실란), 또는 할로실란인 것이 바람직하다. 냉각 조건에 따라, 바람직한 표면 활성 화합물은 실란, 디실란, 트리실란, 클로로실란, 디클로로실란, 트리클로로실란, 테트라클로로실란, 메틸실란, 디메틸실란, 트리메틸실란, 테트라메틸실란, 게르만, 디게르만, 디클로로게르만, 트리클로로게르만, 테트라클로로게르만, 등을 포함한다. Si 화합물은 일반적으로, 냉각 중의 증착이 최소화되고, 임의의 증착된 실리콘은 높은 온도로부터의 냉각 도중에 응집되는 경향이 (Ge와 비교하여)낮기 때문에, 표면 활성 화합물로서 특정 할로게르만(예, 클로로게르만)의 사용이 유리하게 냉각 도중에 최소 게르만 증착을 나타낸다 할지라도, 표면 활성 화합물을 위하여 Ge 화합물보다 선호된다. 디클로로실란(DCS)는 다음에 논의되는 바와 같이 실험에 특히 효과적인 것으로 밝혀졌다. 상기 언급한 화학물의 혼합물은 일부 상황에서 사용될 수도 있음을 이해할 수 있을 것이다.
위에서 언급한 바와 같이, 높은 온도의 Si 함유 표면은 표면이 냉각되는 시간의 적어도 일부 도중에 Si 함유 표면(예, 에피텍셜 Si 층)을 표면 활성 화합물과 접촉시켜 냉각 도중에 오염으로부터 보호하는 것이 바람직하다. 본 실시예는, 먼저 에피텍셜 Si 층 또는 미가공 웨이퍼를 약 450℃ 이상, 보다 바람직하게는 600℃ 이상, 도시된 실시예에서는 약 900℃ 이상의 제 1바람직한 온도로 가열시킴으로써, 바람직하게 이루어진다. 이러한 가열은, 실리콘 선구물질 예컨대 실란을 사용하여 에피텍셜 Si 층의 증착 도중에, 또는 토착 산화물을 승화시키거나 및/또는 표면 오염물을 제거하기 위한 베이킹 도중에 이루어진다. 두 경우 모두, 단일 결정의 Si 기판은 그 후 냉각기간 도중에 제 2온도로 냉각된다. 제 2온도는 제 1온도보다 낮은 임의의 온도일 수 있고, 후속 헤테로에피텍셜 증착을 위해 적절한 범위 내에 드는 것이 바람직하다. 바람직한 실시예에 있어서, 후속 증착은 Ge 함유 층 예컨대 에피텍셜 Ge 층을 형성한다. 예컨대, 게르만을 사용하여 450℃이상의 온도에서 단일 결정의 Si에 에피텍셜 Ge의 증착은, 아마도 증착된 Ge 원자의 클러스터 또는 아일랜드의 형성으로 초래되는 불완전한 표면 도포(매우 얇은 막에 대해) 및 거칠은 표면(두꺼운 막에 대해)을 초래하는 경향이 있음이 밝혀졌다. 그러므로, 게르만을 사용한 증착은 약 300℃ 내지 약 450℃ 범위, 보다 바람직하게는 300 내지 350℃의 범위 내의 온도에서 이루어지는 것이 바람직하다. 아일랜드 효과의 온도 의존성은 예컨대 Schollhorn 등에 의한 "실리콘 상의 게르마늄 아일랜드의 병합"(Thin Solid Films, Vol. 336(1998), pp. 109-111)에 설명되었다.
냉각기간(예, 베이킹 단계 또는 실란을 사용한 에피텍셜 Si 증착과 에피텍셜 Ge 또는 SiGe가 게르만을 사용하여 증착되는 이후의 시간 사이에) 도중에 오염을 줄이거나 방지하기 위하여, 에피텍셜 Si 표면은 냉각기간의 적어도 일부 도중에 표면 활성 화합물과 접촉하는 것이 바람직하다. 냉각 조건에 따라, 이러한 목적을 위한 바람직한 표면 활성 화합물은 실란(예, 실란, 디실란 및 트리실란), 할로실란(예, 클로로실란, 디클로로실란, 트리클로로실란 및 테트라클로로실란), 알킬실란(예, 메틸실란, 디메틸실란, 트리메틸실란 및 테트라메틸실란), 게르만(예, 게르만, 디게르만) 및 할로게르만(예, 디클로로게르만, 트리클로로게르만, 테트라클로로게르만)을 포함한다. 예컨대, 바람직한 실시예에 있어서, 에피텍셜 실리콘 기판은 약 300℃ 내지 약 450℃의 범위의 온도로 냉각된다. 냉각 도중에, 단일 결정의 실리콘 기판은 냉각 조건(예, 온도, 압력, 냉각 속도) 하에서 열 분해를 거의 또는 전혀 겪지 않는 표면 활성 화합물과 접촉하는 것이 바람직하다. 디클로로실란과 트리클로로실란은 이러한 실시예에서 사용하기 위해 적당한 특별히 선호되는 표면 활성 화합물의 예이다. 냉각기간 도중에 표면 활성 화합물의 Si 함유 기판과의 접촉은 표면 활성 화합물을 기판의 표면을 가로질러 흘리거나 확산시킴으로써 수행되는 것이 바람직하다. 냉각 도중에 오염을 줄이거나 회피하기 위하여 효과적인 표면 활성 화합물의 양을 표면에 공급되는 유량을 선택하기 위하여 일상적인 실험이 사용된다.
제 2온도로의 냉각 이후, Ge 함유층의 증착은 에피텍셜 Si 표면을 게르마늄 선구물질과 접촉시켜 수행하는 것이 바람직하다. 바람직한 게르마늄 선구물질은 게르만, 디게르만 및 트리게르만을 포함한다. 제 2온도는 약 300℃ 내지 약 450℃ 범위인 것이 바람직하다. Ge 함유층은 약 50 원자% 내지 약 100 원자% Ge 함량, 보다 바람직하게는 약 99 원자% 이상 함량의 Ge를 갖는 에피텍셜 Ge 함유 층인 것이 바람직하다. 바람직한 실시예에 있어서, Ge 함유층은 에피텍셜 Ge(도핑되거나 도핑되지 않은)이다. Ge 함유층은 SiGe 층일 수 있고, 이 경우 게르마늄 선구물질은 디실란 또는 트리실란(실란보다 낮은 분해 온도를 갖는 경향이 있는)과 같은, 표면 활성 화합물과 다를 수 있는 실리콘 선구물질을 더 포함하는 것이 바람직하다. 전형적으로 실리콘 선구물질은 증착 도중에, 예컨대 에피텍셜 화학 기상 증착(CVD) 도중에 분해되거나 그렇지 않을 경우 반응한다. 게르마늄 선구물질과 실리콘 선구물질의 상대적인 양은 증착 도중에 비교적 일정하게 유지되거나, 또는 경사를 갖는 SiGe 층을 제공하기 위하여 변할 수 있다.
단일 결정의 Si 구조의 가열(필요하다면 증착을 포함), 냉각, 표면 활성 화합물과의 접촉, 게르마늄 선구물질( 및 있다면 실리콘 선구물질)과 접촉 및 Ge 함유층의 후속 증착은 모두 적절한 챔버 내에서 이루어진다. 적절한 챔버의 예는 일괄 처리 노와 단일 웨이퍼 반응기를 포함한다. 바람직한 챔버의 예는 복사 가열되는 것이 바람직한 단일 웨이퍼의 수평 가스 흐름 반응기이다. 이러한 형태의 적절한 반응기는 상업적으로 구득 가능하고, 바람직한 모델은 미국의 아리조나주 피닉스 소재의 ASM America사로부터 상업적으로 구득 가능한 Epsilon® 시리즈의 단일 웨이퍼의 에피텍셜 반응기를 포함한다. 도 1은 이러한 반응기를 도시한다. 본 명세서에서 기술된 방법이 샤워헤드 장치와 같은 다른 반응기에서도 사용할 수 있지만, 증진된 균등성 및 증착율에서의 이점은 Epsilon® 챔버의 수평, 단일 경로, 가스 층류 장치에서 특히 효과적인 것으로 밝혀졌다. 적절한 매니폴드는, 증착이 바람직하게 이루어지는 열 화학 기상 증착 챔버에 실리콘 선구물질, 표면 활성 화합물, 및 게르마늄 선구물질을 공급하기 위하여 사용될 수 있다. 바람직한 가스 유량은 증착 챔버의 크기에 따라 일상적인 실험에 의해 결정될 수 있다.
도 1은 바람직한 일 실시예에 따라 구성된 석영 처리 또는 반응 챔버(12)를 포함하는 바람직한 단일 웨이퍼 화학 기상 증착(CVD) 반응기(10)를 도시하는데, 챔버(12)를 위하여 본 명세서에서 개시된 방법은 특별한 실익을 갖는다. 한 번에 하나의 기판상에 실리콘의 에피텍셜 증착을 최적화하기 위하여 원래 설계되었지만, 본 발명자는 SiGe 및 Ge 막을 포함하는 다수의 다른 재질의 CVD에서 실익을 갖기 위한 우수한 처리 제어를 발견하였다. 또한 도시된 반응기(10)는 이하에서 논의되는 바람직한 방법의 논의로부터 명백해지는 바와 같이, 동일한 챔버(12) 내에서 다수의 증착 단계를 안전하고 청결하게 달성할 수 있다. 이하에서 언급되는 바와 같이, 반응기(10)의 기본 구성은 미국의 아리조나주 피닉스 소재의 ASM America사로부터 Epsilon®의 상표명으로 상업적으로 구득 가능하다.
석영 챔버(12) 벽에 의한 상당한 흡수 없이 챔버(12) 내에 열 에너지를 공급하기 위하여 복수의 복사 열 소스가 챔버(12) 밖에서 지지된다. 바람직한 실시예가 반도체 웨이퍼를 처리하기 위한 "냉간 벽"("cold wall") CVD 반응기의 개념에서 기술되었지만, 본 명세서에서 기술된 처리 방법은 유도 또는 저항 가열을 사용하는 것과 같은 다른 가열/냉각 시스템과 관련하여 실익을 가질 것임을 이해해야 한다.
도시된 복사 열 소스는 신장 튜브형 복사 가열 요소(13)의 상부 가열 조립체를 포함한다. 상부 가열 요소(13)는 이격되어 평행한 관계로 또한 아래에 놓인 반응 챔버(12)를 통과하는 반응 가스 흐름 경로와 실질적으로 평행하게 배치되는 것이 바람직하다. 하부 가열 조립체는 반응 챔버(12) 아래에서 바람직하게는 상부 가열 요소(13)과 교차하게 배향되는 유사한 신장 튜브형 복사 가열 요소(14)를 포함한다. 바람직하게, 복사열의 일부는 각각 상부 및 하부 램프(13, 14)의 위와 아래의 거친 거울 반사기 플레이트에 의해 챔버(12)내로 산만하게 반사된다. 부가적으로, 복수의 스폿 램프(15)는 반응 챔버(12)의 바닥을 통해 연장되는 냉간 지지 구조에 의한 열 싱크 효과를 상쇄하기 위하여, 기판 지지 구조(이하에서 기술)의 하부에 집중된 열을 공급한다. 각 신장 튜브형 가열 요소(13, 14)는 상당한 흡수 없이 반응 챔버(12)의 벽을 통해 투과되는 복사 열 에너지를 생성하는 높은 강도의 텅스텐 필라멘트 램프인 것이 바람직하다. 반도체 처리 장비 분야에서 알려진 바와 같이, 다양한 램프(13, 14, 15)의 출력은 온도 센서와 반응하여 독립적으로 또는 그룹화된 영역 단위로 제어될 수 있다.
바람직하게 실리콘웨이퍼(16)를 포함하는 작업물은 반응 챔버(12) 내의 기판지지 구조(18) 상에서 지지되는 것으로 도시되었다. 도시된 지지 구조(18)는 웨이퍼(16)가 놓여지는 기판 홀더(20)와, 지지 삼발이(22)를 포함한다. 삼발이(22)는 샤프트(24)에 장착되고, 샤프트는 챔버 하부 벽에 매달린 튜브(26)를 통해 아래 방향으로 연장된다. 바람직하게, 튜브(26)는 처리 도중에 흘러 처리 가스가 챔버의 하부 섹션으로 빠져나가는 것을 방지할 수 있는 정화 또는 청소 가스의 소스와 통한다. 청소 가스는 또한 아래로부터 오염물의 누설을 최소화하는 것을 돕기 위해 웨이퍼 아래에서 수평으로 흐를 수 있는 것이 바람직하다.
복수의 온도 센서는 웨이퍼(16) 근처에 위치한다. 온도 센서는 광학 파이로미터 또는 열전쌍과 같은 임의의 다양한 형태를 취할 수 있다. 도시된 실시예에 있어서, 온도 센서는 제 1의 중앙 열전쌍(28)을 포함하여, 임의의 적합한 방식으로 웨이퍼 홀더(20) 아래에 매달린 열전쌍을 포함한다. 도시된 중앙 열전쌍(28)은 웨이퍼 홀더(20) 근처에서 삼발이(22)를 통과한다. 반응기(10)는 선행 에지 또는 전면 열정쌍(29), 꼬리 에지 또는 후면 열전쌍(30) 및 측면 열전쌍(미도시)을 포함하여, 역시 웨이퍼(16) 근처에 있는 복수의 제 2 또는 주변 열전쌍을 더 포함한다. 각 주변 열전쌍은 슬립 링(32) 내에 수용되고, 슬립 링은 기판 홀더(20)와 웨이퍼(16)를 감싼다. 각 중앙 및 주변 열전쌍은 온도 제어기에 연결되고, 온도 제어기는 열전쌍의 판독값에 따라 다양한 가열 요소(13, 14, 15)의 출력을 설정한다.
주변 열전쌍을 수용하는 것에 부가하여, 슬립 링(32)은 고온 처리 도중에 복사열을 흡수하고 방출하여, 웨이퍼 에지에서 더 큰 열 손실 또는 흡수에 대한 경향성, 즉 이러한 에지 근처 영역에서 체적에 대한 표면적의 더 큰 비율에 기인하여 발생하는 것으로 알려진 현상을 보상하게 된다. 에지 손실을 최소화함으로써, 슬립 링(32)은 웨이퍼(16)를 가로질러 방사 방향의 온도 불균일성의 위험을 줄일 수 있다. 슬립 링(32)은 임의의 적합한 수단에 의해 매달릴 수 있다. 예컨대, 도시된 슬립 링(32)은 엘보우(34) 위에 놓이고, 엘보우(34)는 전면 챔버 디바이더(36)와 후면 챔저 디바이더(38)로부터 매달린다. 디바이더(36, 38)는 석영으로 형성되는 것이 바람직하다. 일부 장치에 있어서, 후면 디바이더(38)는 생략될 수 있다.
도시된 반응 챔버(12)는 반응 가스 및 캐리어 가스의 주입을 위한 입구 포트(40)를 포함하고, 웨이퍼(16)는 이를 통해 수용될 수 있다. 출구 포트(42)는 챔버(12)의 반대측에 놓이고, 웨이퍼 지지 구조(18)는 입구(40)와 출구(42) 사이에 위치한다.
입구 요소(50)는 반응 챔버(12)에 조립되어 입구 포트(40) 주위에 맞추어지고, 수평으로 신장된 슬롯(52)을 포함하며, 이 슬롯을 통해 웨이퍼(16)가 삽입된다. 일반적으로 수직 입구(54)는 가스 소스로부터 가스를 수용하고, 이러한 가스를 슬롯(52)와 입구 포트(40)로 통하게 한다. 도 1에 별도로 도시되지는 않았지만, 당업자라면 본 개시의 관점에서 가스 소스가 바람직하게 수소, 실리콘 및 게르마늄 선구물질을 포함한다는 것과, Ge 함유 증착에 앞서 냉각 단계 도중에 표면 활성 화합물을 챔버 내로 주입하는 것을 포함하여 본 명세서에서 기술되는 일련의 단계를 실행하기 위하여 제어 장치(예, 사전 프로그램된 컴퓨터)가 제공되고 구성된다는 것을 쉽게 알 수 있을 것이다. 입구(54)는, Hawkins 등에 의한 미국 특허 제5,221,556호에 기술된 바와 같이, 또는 1996년 4월 25일에 출원되었고, 그 개시사항이 본 명세서에서 참조로서 병합되는 미국 특허출원 제08/637,616호의 도 21 내지 도 26에 관해 기술된 바와 같이, 가스 인젝터를 포함할 수 있다. 이러한 인젝터는 단일 웨이퍼 반응기를 위한 가스 흐름의 균일성을 최대화하기 위하여 설계된다.
출구 요소(56)는 유사하게 배출 개구부(58)가 출구 포트(42)와 정렬하여 배출 도관(59)에 이어지도록 공정 챔버(12)에 장착된다. 도관(59)은 챔버(12)를 통해 공정 가스를 빨아내기 위해 적절한 진공 수단(미도시)과 연결된다. 바람직한 실시예에 있어서, 공정 가스는 반응 챔버(12)와 하류 세척기(미도시)를 통해 배출된다. 펌프 또는 팬은 챔버(12)를 통한 공정 가스를 빨아내고, 감소된 압력 공정, 즉 대기압보다는 낮지만 이하에서 논의되는 바와 같이 UHV-CVD 압력 범위보다는 훨씬 높은 압력의 공정을 위해 챔버에 진공을 가하는 것을 돕기 위해 포함되는 것이 바람직하다.
도시된 반응기(10)는 또한 챔버(10)의 상류에 위치한 것이 바람직한 여기된 종의 소스(60)를 포함한다. 도시된 실시예에서 여기된 종의 소스(60)는 가스 라인(62)을 따라 마그네트론 발전기와 도포기를 포함하는 원격 플라즈마 발생기를 포함한다. 예시적인 원격 플라즈마 발생기는 독일 뮌헨 소재의 Rapid Reactive Radicals Technology(R3T) GmbH사로부터 TR-850이란 상표명으로 상업적으로 구득 가능하다. 도시된 실시예에 있어서, 마그네트론으로부터의 마이크로웨이브 에너지는 가스 라인(62)을 따라 도포기 내에서 흐르는 가스에 전달된다. 선구물질 가스의 소스(63)는 여기된 종 발생기(60)에 주입되기 위하여 역시 가스 라인(62)에 연결된다. 캐리어 가스의 소스(64) 또한 가스 라인(62)에 연결된다. 하나 이상의 다른 분기 라인(65)이 추가 반응물을 위하여 제공될 수 있다. 해당 분야에서 알려진 바와 같이, 가스 소스(63, 64)는, 반응물 종의 형태와 휘발성에 따라, 가스 탱크, 기포발생기(bubblers) 등을 포함할 수 있다. 각 가스 라인은, 발생기(60)로 그후 반응 챔버(12)로 주입되는 캐리어 및 반응물 종의 상대적인 양을 선택할 수 있도록, 도시된 바와 같이 별도의 질량 유량 제어기(MFC)와 밸브를 포함할 수 있다. 여기 종 발생기는 플라즈마 강화 증착을 위해 사용될 수 있지만, 도시된 실시예에서는 챔버(12) 내에 웨이퍼가 수용되지 않았을 때 과도하게 증착된 챔버(12)의 세척을 위한 부식액을 여기시키기 위하여 사용되었다.
200 mm 웨이퍼를 처리하기 위하여 설계된 단일 웨이퍼 공정 챔버(12)의 전체 체적 용량은, 예컨대 약 30리터 이하, 보다 바람직하게는 약 20 리터이하, 가장 바람직하게는 약 10리터 이하인 것이 바람직하다. 도시된 챔버(12)는 약 7.5 리터의 용량을 갖는다. 그러나, 공정 가스가 흐르는 유효 체적은, 도시된 챔버(12)가 디바이더(32, 38), 웨이퍼 홀더(20), 링(32) 및 튜브(26)로부터 흐르는 정화 가스에 의해 분할되기 때문에, 전체 체적의 약 절반(도시된 실시예에서는 약 3.77 리터)이다. 물론, 챔버(12)가 수용하도록 설계된 웨이퍼의 크기에 따라 단일 웨이퍼 공정 챔버(12)의 체적이 변할 수 있음을 이해할 것이다. 예컨대, 도시된 형태의 단일 웨이퍼 공정 챔버(12)이지만, 300 mm 웨이퍼를 위한 것일 경우, 약 100리터 이하, 보다 바람직하게는 약 60리터 이하, 가장 바람직하게는 약 30리터 이하의 용량을 갖는다. 하나의 300 mm 웨이퍼 처리 챔버는 약 24리터의 전체 체적을 갖고, 유효 처리 가스 용량은 약 11.83리터이다.
임의의 특별한 Si1-xGex층을 위한 증착 조건(예, 증착 온도와 증착 압력)을 결정하기 위하여 일상적인 실험일 사용될 수 있다. 위에서 논의한 바와 같이, Ge 함유 층의 증착 온도는 게르마늄 선구물질의 성질에 따라 전형적으로 약 250℃에서 600℃, 보다 바람직하게는 약 300℃에서 450℃의 범위이다. 예컨대, 낮은 증착 온도는 선구물질의 열 안정도가 감소함에 따라 더욱 적절한 경향이 있다. CVD 챔버 내에서 전체 압력은 약 10-5 Torr에서 약 800 Torr의 범위이다. 도 1의 단일 웨이퍼 챔버의 경우, 압력은 약 200 mTorr에서 760 Torr, 더욱 바람직하게는 약 1 Torr에서 약 200 Torr, 가장 바람직하게는 약 1 Torr에서 약 60 Torr의 범위인 것이 바람직하다.
도 2는 일 실시예에 따라 제공될 수 있는 반도체 구조(100)를 도시한다. 구조(100)는 단일 결정의 Si 구조(105)(예, 에피텍셜 Si 층 또는 단일 결정의 Si 웨이퍼 표면), 단일 결정의 Si 구조(105)상에 증착된 얇은 에피텍셜 Ge 함유층(110) 및 에피텍셜 Ge 함유층(110)위에 증착된 Si1-xGex층(115)을 포함하는데, 여기에서 x는 0에서 1까지의 범위이다. 이하에서 논의되는 바와 같이, 에피텍셜 Ge 함유층(110)은 높은 Ge 함량, 보다 바람직하게는 50 원자%에서 100 원자%의 함량, 특히 순수한 Ge을 갖는 것이 바람직하고, Si1-xGex층(115)은 완화된 버퍼로서 작용하는 낮은 Ge 함량의 SiGe 합금을 포함하는 것이 바람직하다. 이러한 막에 의해 Si1-xGex층은 하여금 주어진 두께에 대해서 그리고 절대적으로 감소된 결함 밀도를 갖는 것이 가능한 것으로 밝혀졌다. 결합된 얇은 에피텍셜 Ge 층과 Si1-xGex층에 대한 바람직한 응용은 아래에 놓인 미변형 단일 결정의 Si 구조(105)와 위에 놓이는 변형된 Si 에피텍셜 층(120) 사이의 완화된 버퍼 층이다. 결합된 얇은 에피텍셜 Ge 함유 층(110)과 Si1-xGex층(115)은 다른 응용에서도 사용할 수 있다.
언급한 바와 같이, SiGe 층은 아래에 놓인 미변형 단일 결정의 Si 구조와 위에 놓이는 변형된 Si 에피텍셜 층 사이의 완화된 버퍼 층으로 사용될 수 있음이 밝혀졌다. 이들 구조에 있어서, SiGe 층(예, 경사진 SiGe 층)은 아래에 놓인 미변형 단일 결정의 Si 구조 위에 증착된다. SiGe 층은 예컨대 Si보다 더 큰 격자 상수를 갖지만 실제 결정은 아래에 놓인 미변형 단일 결정의 Si 구조와 정렬하려는 힘을 받기 때문에, 초기에 변형될 수 있다. 궁극적으로 SiGe 층은 예컨대 가열에 의해 또는 임계 두께를 넘은 증착에 의해 완화되어, 아래에 놓인 미변형 에피텍셜 Si층보다 더 높은 자신의 고유 격자 상수를 받아들이게 된다. 완화된 SiGe층 위에 증착된, 위에 놓이는 변형된 에피텍셜 Si 층은, 완화된 SiGe 버퍼 층의 큰 격자 상수와 정렬하도록 힘을 받기 때문에 변형된다. 따라서 완화된 SiGe 버퍼층의 사용은 위에 놓이는 변형된 에피텍셜 Si 층을 생산하는 방법을 제공한다.
그러나, SiGe의 이러한 사용이 간혹 문제를 야기하는 것으로 밝혀졌다. 예컨대, SiGe 완화가 아래에 놓이는 주형 Si 구조의 적은 격자 상수로부터 결정 구조 내의 천이를 나타내기 때문에, SiGe의 완화는 전형적으로 다양한 결정 결함(예컨대 부적합한 전위와 스레딩 전위)을 생성한다. 부적합한 전위는 완화를 허용하기 위하여 필요하다. 그러나, 특히 상부 SiGe 표면 근처의 SiGe 내에서 스레딩 전위의 존재는 SiGe 층위에 증착된 에피텍셜 Si 층에 대응하는 결함을 야기할 수 있다. 결함 밀도는 두꺼운 경사 SiGe 버퍼층을 사용함으로써 감소될 수 있음이 밝혀졌다. 해당 분야에서 알려진 바와 같이, 위에 놓이는 변형된 층을 위한 결정 부정합을 설정하기 위하여 원하는 비율의 Ge가 남을 때까지, 이러한 두꺼운 경사 SiGe 버퍼층은 높은 Si 함량으로부터 시작하여 증착이 진행됨에 따라 더 많은 양의 Ge를 점진적으로 주입한다. 따라서 임계 두께는 목표 농도에서의 균일한 합성물의 두께보다 더 두껍고, 완화가 일어날 때, 스레딩 전위는 감소된 밀도를 갖는 경향이 있다. 그러나 이러한 두꺼운 층을 제작하기 위해서 경비와 증착 시간이 요구되므로 바람직하지 않다.
이제, 높은 Ge 함량(예, 약 40원자%이상, 보다 바람직하게는 50 원자%이상)을 갖는 얇은 에피텍셜 Ge 함유층을 아래에 놓이는 미변형 에피텍셜 Si층과 Si1-xGex버퍼층 사이에 위치시킴으로써, 얇은 Si1-xGex(바람직하게는 SiGe) 버퍼층이 이러한 응용을 위하여 사용될 수 있음이 밝혀졌다. 본 발명은 이론에 국한되지 않고, 얇은 에피텍셜의 높은 Ge 함량의 층이, Si1-xGex 내에서의 전위의 글라이딩 전파가 매우 높은 속도로 진행할 수 있는, 매체를 제공한다고 믿어진다. Ge 함량이 높아질 때 전위의 "수평" 또는 글라이딩 전파 속도는 더 높아져, 얇은 에피텍셜 Ge 함유 층(아래에 놓이는 비변형 단일 결정의 Si 구조와 Si1-xGex층 사이의)은 위에 놓이는 Si1-xGex층보다 더 높은 Ge 함량을 갖는 것이 바람직하다. R. Hull의 "SiGe/Si 시스템에서 준안정 변형된 층 구성"(1999)(Erich Kasper 등이 편집한 EMIS Datareview, Series No.24: Properties of SiGe and SiGe:C)(INSPEC(2000), 영국 런던)을 참조. 얇은 에피텍셜 Ge 함유층은 에피텍셜 Ge층인 것이 바람직하다. 얇은 에피텍셜 Ge 함유층의 두께는 위에 놓이는 Si1-xGex층 내에서 허용될 수 있는 결함 밀도와 두께에 따라 변할 수 있지만, 약 10Å 내지 1㎛, 보다 바람직하게는 약 10Å 내지 500Å, 가장 바람직하게는 약 15Å 내지 약 300Å의 범위인 것이 바람직하다.
다중 층 구조(100)(얇은 에피텍셜 Ge 함유층 포함)는 본 명세서에서 기술한 바와 같이, 예컨대 표면 활성 화합물과 접촉하는 Si 기판을 냉각한 이후, 높은 [Ge]의 Ge 함유층(110)(예, 에피텍셜 Ge)을 단일 결정의 Si 기판(105)위에 증착함으로써, 증착되는 것이 바람직하다. 그러나, 이하에서 설명되는 바와 같이 버퍼를 형성하기 위한 구조와 시퀀스의 이점은 냉각 도중에 표면 활성 화합물 없이도 얻어질 수 있음을 이해할 것이다. 얇은 에피텍셜 Ge 함유층(110) 위에 증착된 Si1-xGex층(115)은 바람직하게 단일 결정의 Si 구조(105) 위에 직접 증착된 비교 Si1-xGex층보다 낮은 전위 밀도를 갖는다. Si1-xGex층(115)은 약 1원자%에서 약 99원자%, 보다 바람직하게는 약 40원자%에서 약 80 원자%의 범위인 Ge 함량을 갖는 에피텍셜 SiGe 층인 것이 바람직하다. 본 실시예에 따른 Si1 - xGex층(115)은 Si와 Ge 모두(SiGe 합금)를 포함하여, 상술한 바와 같이 증착은 게르마늄 선구물질과 실리콘 선구물질(예, 실란, 디실란, 트리실란)을 사용하여 이루어지는 것이 바람직하다. 게르마늄 선구물질과 실리콘 선구물질의 상대적인 양은 증착 도중에 비교적 일정하게 유지되거나, 바람직하게는 경사 SiGe 층을 제공하기 위하여 변할 수 있다.
당업자라면 본 개시사항의 관점으로부터 이해될 수 있는 바와 같이, 높은 Ge 함량으로부터 시작함으로써, 버퍼 구조와 아래에 놓이는 단일 결정의 Si 사이의 격자 부정합에 생성된 전위는 주로 초기의 높은 Ge 함량(예, 순수한 Ge)층(110) 내에 국한되고 보다 쉽게 층으로부터 글라딩된다. 이러한 이점은 어닐링 단계가 수행될 수도 있지만, 심지어 별도의 어닐링 단계 없이도 얻어질 수 있다. 초기 Ge 함량이 더 높아질수록, 이점은 더 커져, 순수한 Ge 층(전기 도핑이 있거나 없이)이 가장 바람직하다. 이러한 순수한 Ge는 매우 낮은 임계 두께를 갖고, 이는 최소 전위 밀도를 갖는 얇고, 평탄한 연속 Ge 막을 증착할 수 있는 능력과 결합되어 본 명세서의 다른 곳에서 설명된 바와 같이, 증착시 자연적으로 완화되는 매우 얇은 Ge 막을 가능하게 한다. 버퍼층의 위에 놓이는 SiGe 부분(115)은, 위에 놓이는 변형된 층에 대한 결정 부정합을 설정하기 위하여, 상부 표면에서 원하는 비율의 Ge가 남겨질 때까지, Ge 함량을 줄이도록 경사를 가질 수 있다. 증착 온도를 경사지게 하고, 증착 압력을 조절하며, 상대적인 Ge- 및 Si- 선구물질의 흐름을 조정하고, 또는 이들 세 가지를 조합함으로써, 경사가 달성될 수 있다. 예컨대, 높은 Ge 함량에 대해, 아일랜드 발생을 회피하기 위하여 낮은 온도가 사용되는 것이 바람직하고, 높은 증착율과 높은 Ge 함량 모두를 유지하는 것을 돕기 위하여 높은 압력(예, 100 Torr)이 초기에 사용된다. 증착이 진행됨에 따라 낮은 Ge 함량이 필요하고, 일부 반응 조합(예, DCS와 GeH4)에 대해 온도는 상승하고 압력은 감소되는(예, 20 Torr로) 것이 바람직하다. SiGe층(115)은 알려진 버퍼 증착 기술과 비교하여 주어진 밀도의 전위를 위해 더 얇게 만들 수 있다. 기술된 버퍼는, Ge 농도가 종래의 경사 SiGe 버퍼에 비해 반전되기 때문에, "역경사"("retrograde")로서 기술할 수 있다. 아래에 놓이는 Si/Ge 경계면에서 높은 Ge 함량으로 인해, 전위가 보다 쉽게 글라이딩하는 것이 가능하기 때문에, 경사는 종래의 SiGe 버퍼에서보다 더 급격할 수 있어서, 더 높은 전위 밀도 없이도 전체 버퍼 두께는 감소될 수 있다.
경사 SiGe 층(115)의 증착은 약 40%와 80% 사이, 보다 바람직하게는 45%와 60% 사이의 Ge 함량을 갖는 상부 표면을 남기는 것이 바람직하다. 하나의 장치에 있어서, 최종 Ge 함량은 약 50%이다. 유리하게, 50% Ge는, SiGe 버퍼층(115) 위에서 변형된 Si 및/또는 변형된 Ge와 같은 적어도 하나의 변형된 반도체 층(120)의 증착을 가능하게 한다.
50% Ge 농도에서, 완화된 버퍼의 격자 상수는 각각 순수한 Si 및 순수한 Ge의 격자 상수보다 대칭적으로 더 크거나 더 작다. 따라서, MIT의 Lee 등에 의해 기술된, 예컨대 개시내용이 참조로서 본 명세서에 병합된, Lee 등에 의한 "초고진공 화학 기상 증착에 의한 완화된 Si1-xGex상에서 변형된 Si 및 변형된 Ge 헤테로구조의 성장"(J. Vac. Sci. Technol. B 22(1))(2004. 1/2월)에 기술된 이중 채널 CMOS 설계에 따라, 변형된 반도체 층(120)은 버퍼 위의 변형된 Si 및 변형된 Ge층 모두를 포함할 수 있다. Lee 등에 의해 기술된 바와 같이, 변형된 Ge 하부 채널은 상당히 증대된 홀, 즉 양의 캐리어 이동도를 제공하고, 동시에 변형된 Si 상부 채널은 상당히 증대된 전자, 즉 음의 캐리어 이동도를 제공한다.
Lee 등에 의해 기술된 문제점 중 하나는 얇고 평탄한 Ge 막을 제작하는 능력이다. 본 개시사항 이전의 Ge 증착 기술은 Lee 등에 의해 기술된 심지어 UHVCVD 기술을 통해서도 어려운 것으로 밝혀졌다. 이전에 기술된 Ge 증착 기술은 200 mTorr 이상의 압력을 포함하여 상업적으로 실용적인 우수한 막의 품질을 제작하는 것으로 밝혀졌었다. 따라서, 특히 바람직한 실시예에 있어서, 상술한 바와 같이 완화된 SiGe 버퍼층(115)의 형성 이후, 기판은 다시 냉각될 수 있고, 표면 활성 화합물(바람직하게는 Si 또는 Ge 선구물질)이 냉각기간(예, 600-800℃에서 Ge 증착 온도로의 냉각)의 적어도 일부 도중에 제공되고, 변형된 Ge 층이 낮은 온도에서 증착된다.
또한, Lee 등은 후속 고온 처리 도중에 그들의 변형된 Ge 막(완화를 피하기 위하여 극도로 얇게 유지되어야 하는)을 평탄하게 유지하기 어려운 것을 발견하였다. Lee 등은 따라서 그들의 변형된 Si 층을 매우 낮은 온도에서 Ge 층위에 증착시켜서, 3 nm Si 층은 증착에 1.5시간이 걸렸다. 이러한 문제점에 대한 해결책으로서, 바람직한 실시예에 따라, 변형된 Ge 층의 증착 이후, 및 Ge 막의 응집을 초래할 온도에서의 추가 처리 이전에, Si 캡 층이 낮은 온도에서 Ge 막 위에 인 슈트(in situ)로 형성된다. 바람직하게 트리실란이 이 증착을 위한 Si 선구물질로서 사용되어, 심지어 낮은 온도에서도 상업적으로 합리적인 증착 속도가 얻어질 수 있다. 바람직한 기판의 온도는 Si 증착 도중에 약 325℃와 475℃ 사이, 보다 바람직하게는 약 400℃와 450℃ 사이로 유지된다. 낮은 온도임에도 불구하고, 약 5mg/min 내지 50 mg/min의 트리실란 질량 유량으로 1 Torr에서 100 Torr의 바람직한 범위의 온도에서 트리실란을 사용하면, 5Å/min 내지 50Å/min의 속도로 Si를 증착시킬 수 있다. 유리하게, 만약 높은 품질의 결정성으로 증착되어야 한다면, Si 캡 층은 이중 채널 디바이스의 변형된 에피텍셜 Si 층으로 사용될 수 있고, Si가 에피텍셜, 비결정 또는 다결정인지에 상관없이, 높은 온도에서의 후속 처리 도중에 Ge 응집에 대한 보호작용을 할 것이다. 예컨대, 충분히 두꺼운 Si 캡 층이 형성된 이후, 증착 속도를 올리기 위하여 온도는 약 400℃ 내지 525℃로 상승될 수 있다.
요약하면, 본 명세서에서 기술된 방법은 아래의 중요 포인트(bullet point)에서 설명한 바람직한 방법 흐름을 사용하여 높은 품질의 에피텍셜 반도체 막을 제작하기 위하여 사용될 수 있다. 아래에 나열된 것으로부터 본 방법의 이점을 여전히 얻으면서 변형된 또는 생략이 이루어질 수 있음을 이해할 수 있을 것이다. 전체 시퀀스는 ASM America사로부터의 Epsilon®3000 반응기와 같은 단일 증착 챔버 내에서 인 슈트로 이루어질 수 있음을 이해할 수 있을 것이다.
● 고온 처리(예, 수소 베이킹 또는 Si/SiGe 증착)
○ 표면 활성 화합물을 기판으로 불어넣는 냉각(예, DCS)
● 저온에서 완화된 Ge 층을 에피텍셜 증착
● Ge로부터 50% Ge 함량을 갖는 SiGe로 역경사진 완화 SiGe를 에피텍셜 증착
● 결함을 제거하고 합성물 경사를 평탄하게 하기 위해 선택적인 인 슈트 어닐링
○ 표면 활성 화합물을 기판에 불어넣는 냉각(예, DCS)
○ 낮은 온도에서 변형된 Ge 층을 에피텍셜 증착
○ 트리실란을 사용하여 Si 캡 층(이중 채널 디바이스의 변형된 에피텍셜 Si로 작용할 수 있는)을 증착.
선택적인 어닐링은 스파이크(spike) 어닐링일 수 있다. 예컨대, Epsilon®반응기에서, 950-1150℃의 피크 온도에 도달할 때까지 온도는 200℃/sec로 신속하게 상승한다. 심지어 임의의 높은 점의 어닐링 없이도, 이러한 스파이크 어닐링은, 특히 하부 경계면에서 Ge 함량이 높다면, 결함을 제거하기 위하여 충분할 수 있다. 만약 버퍼층이 얇고 급하게 경사졌다면(예, 50 nm), 심지어 이러한 빠른 어닐링이라도 하부 시드 층으로부터 Ge를 위에 놓인 SiGe 합금으로 확산시켜 Ge 프로파일을 평탄하게 할 것이다. 더 두꺼운 버퍼 층(예, 500 nm)은 이러한 신속한 어닐링 이후 Ge 시드 층과 뚜렷한 역경사 프로파일을 유지할 것이다.
본 명세서에서 기술된 방법은 또한 일괄처리 노 내에서 Si와 Ge를 증착하기 위한 특별한 이점을 갖는다. 일괄처리 노는 일반적으로 튜브 형태이고 가열 요소에 의해 둘러싸인 전형적으로 신장된 공정 챔버를 갖는다. 전형적으로 반도체 웨이퍼는 웨이퍼의 면이 튜브의 신장 축에 수직으로 향하도록 하여 노에 적재된다. 노의 내부에서, 웨이퍼는 웨이퍼 사이의 제한된 간격을 갖고 이격된 상태에서 웨이퍼 사이에서의 가스 확산이 이루어지도록 하여 웨이퍼와 접촉하게 한다. 전형적으로 공정 가스는 노의 일단부로부터 노의 내부로 공급된다. 일부 장치에 있어서, 가스는 신장 축에 평행한 방향으로 흐르고, 가스가 들어오는 단부 반대편의 노의 단부로부터 배출된다. 공정 가스는 확산에 의해 인접한 웨이퍼 사이의 공간으로 들어온다. 이러한 방식으로, 많은 수의 웨이퍼(전형적으로 50-100장의 웨이퍼)가 동시에 처리되어, 이들 일괄처리 노를 사용하는 처리를 효율적이고 경제적인 생산 방법으로 만든다. 적합한 일괄처리 노는 상업적으로 구득 가능하고, 바람직한 모델은 네델란드 빌트호벤에 소재하는 ASM International N.V.로부터 상업적으로 구득 가능한 Advance®400 및 Advance®412 Series 일괄처리 노를 포함한다.
일괄처리 노는 웨이퍼가 위치하는 다양한 위치에서 선구물질 가스를 일괄처리 노 챔버로 주입하도록 구성된 국부적인 가스 인젝터를 구비하는 것이 바람직하다. 국부적인 가스 인젝터를 구비한 일괄처리 노는 상업적으로 구득 가능하고, 바람직한 모델은 Advance®400 및 Advance®412 Series 일괄처리 노를 포함한다. 바람직한 일괄처리 노에는 실리콘 선구물질, 실리콘 선구물질과는 다른 표면 활성 화합물 및 게르마늄 선구물질을 수용하는 용기가 장착된다. 바람직한 일괄처리 노는 적어도 하나의 국부적인 가스 인젝터를 더 포함한다.
도 3은 일괄처리 노(201)를 포함하는 바람직한 Si 및 Ge 증착 시스템(200)을 개략적으로 도시하는데, 일괄처리 노(201)는 챔버(205), 실리콘 선구물질(215)을 포함하는 제 1반응물 소스 즉 용기(210), 표면 활성 화합물(225)을 포함하는 제 2반응물 소스 즉 용기(220) 및 게르마늄 선구물질(235)을 포함하는 제 3반응물 소스 즉 용기(230)를 구비한다. 도시된 실시예에 있어서, 실리콘 선구물질(215)은 실란이고, 표면 활성 화합물(225)는 트리클로로실란(TCS)이고, 게르마늄 선구물질(235)은 게르만이지만, 당업자라면, 다양한 실리콘 선구물질, 표면 활성 화합물, 및 게르마늄 선구물질이 본 명세서의 다른 곳에 기술된 바와 같이 사용될 수 있음을 이해할 수 있을 것이다. 표면 활성 화합물은 다른 장치에서의 실리콘 선구물질과 게르마늄 선구물질과 같이 이중이 될 수 있다.
도시된 실시예에 있어서, 일괄처리 노(201)는 또한 실리콘 선구물질(215), 표면 활성 화합물(225), 및 게르마늄 선구물질(235)의 인젝터 튜브(240)에서 필수적으로 작은 오리피스인 국부적인 가스 인젝터(245)을 통한 챔버(205)의 내부로의 전달을 허용하기 위하여 제 1, 제 2 및 제 3용기(210,220,230)에 동작적으로 연결된 인젝터 튜브(240)을 구비한다. 인젝터 오리피스(245)의 단일 길이당 밀도는, 2002년 12월 5일 출원되었고, 개시 내용이 본 명세서에 참조로서 병합된 미국 특허출원 제10/313,089호에 개시된 바와 같이, 공급 단부로부터의 거리에 따라 증가한다. 본 실시예에 있어서, 단일 인젝터 튜브(240)는 실리콘 선구물질(215), 표면 활성 화합물(225), 및 게르마늄 선구물질(235)을 챔버(205)의 내부로 공급하기 위하여 사용된다. 대안적인 실시예(도 3에 미도시)에 있어서, 두 개 이상의 인젝터 튜브가 사용된다, 즉 별도의 인젝터 튜브가 제 1, 제 2 및 제 3용기(210,220,230) 각각에 동작적으로 연결된다. 예컨대, 캐리어 가스, 도핑 선구물질 가스 등을 수용하는 추가 용기(미도시) 또한 유사한 방식으로 인젝터 튜브(240)에 동작적으로 연결될 수 있다. 제 1, 제 2 및 제 3용기(210,220,230)는 압력을 갖거나 갖지 않는 각 소스를 수용하는 탱크일 수 있고, 표준 조건하에서 액체인 소스를 증기 또는 가스 형태로의 전달을 용이하게 하기 위하여 기포발생기 및/또는 히터를 포함할 수 있다.
도 3에 도시된 실시예에 대해, 제 1, 제 2 및 제 3밸브(247,250,255)가 각각 제 1, 제 2 및 제 3용기(210,220,230)로부터 인젝터 튜브(240)안으로의 실리콘 선구물질(215), 표면 활성 화합물(225), 및 게르마늄 선구물질(235)의 통과를 제어하기 위하여 사용된다. 밸브(247,250,255)는 수동으로 제어할 수도 있지만 컴퓨터(260)에 의해 제어하는 것이 바람직하다. 일괄처리 노(201)는 챔버(205) 내부를 가열하도록 구성된 히터(265)를 구비한다. 히터(265)는 도 3에서 챔버(205)를 둘러싸는 구조로 개략적으로 도시되었지만, 당업자에게 알려진 다양한 형태의 히터가 사용될 수 있고, 챔버(205)의 내부 또는 외부에 위치할 수 있음을 이해할 수 있을 것이다. 히터는 바람직하게 도 3에 도시된 것처럼 컴퓨터(260)에 의해 제어된다. 컴퓨터(260)는, Ge 함유 증착에 앞서 냉각 단계 도중에 챔버에 표면 활성 화합물(225)를 불어넣는 것을 포함하여, 본 명세서에서 기술되는 일련의 시퀀스를 실행하도록 사전에 프로그램되는 것이 바람직하다. 예시 목적을 위하여 세 개의 웨이퍼(270)가 일괄처리 노(201) 내에 도시되었지만, 일괄처리 노(201)는 많거나 적은 수의 웨이퍼(전형적으로 50-100장의 웨이퍼)를 수용할 수 있음을 이해할 것이다. 여분의 가스와 부산물은 배출구(275)를 통해 진공펌프(미도시)에 의해 제거된다.
도 4를 참조하면, 증착 시퀀스(300)는 상술한 일반적인 방법으로, 고온 처리(305)(예, Si 함유 층을 증착하기 위하여 수소 베이킹 또는 실리콘 선구물질을 사용하여), 냉각기간 도중에 Si 함유층의 표면 오염을 방지하기 위하여 표면 활성 화합물의 공급(310), 및 Ge 함유층을 증착하기 위하여 게르마늄 선구물질의 공급(315)을 통해 이루어질 수 있다. 방법(300)은 아래에서 특정 실시예를 참조하고, 고온 처리가 Si 증착 단계를 포함하고 시퀀스(300)이 도 3의 일괄처리 반응기에서 수행되는 예를 사용하여 보다 상세하게 설명될 것이다. 시퀀스(300)가 도 1의 반응기와 같은 단일 웨이퍼 반응기에서도 이루어질 수 있음을 이해할 것이다.
단계(305)에서, 실리콘 표면을 세척하기 위한 수소 베이킹 단계 이후, 실리콘 선구물질은 Si 함유층을 증착하기 위하여 사용된다. 시스템(200)을 사용하는 도시된 실시예에 있어서, Si 함유층은 에피텍셜 실리콘인데, 먼저 기판(270)을 약 600℃의 제 1증착온도로 가열하고, 제 1밸브(247)를 개방하여 실리콘 선구물질(215)(이 예에서는 실란)이 제 1용기(210)로부터 인젝터 튜브(240)와 국부 가스 인젝터(245)를 통과하여 챔버(205)의 내부로 흘러들어가게 함으로써, 웨이퍼(270) 위에 증착된다. 원하는 두께의 에피텍셜 실리콘이 증착된 이후, 제 1밸브(247)는 닫히고, 제 1단계의 증착이 종료된다. 대안적인 실시예(미도시)에 있어서, Si 함유층은 증착 시스템(200) 밖에서 형성된다, 즉 웨이퍼는 챔버(205)에 위치될 때 이미 단일 결정의 Si 표면층을 포함한다. 이러한 대안적인 실시예에 있어서, 제 1의 고온 단계(305)는 단일 결정의 Si 표면을 세척하기 위하여 사용되는 베이킹 단계만을 포함한다.
제 2단계(310)에 있어서, 제 1단계에 의해 남겨진 단일 결정의 Si(예, 베이킹에 의해 세척된 증착된 에피텍셜 Si 층 또는 단일 결정의 기판)는 약 400℃의 제 2온도로 냉각되고, 동시에 단일 결정의 Si 기판을 표면 활성 화합물(225)(이 경우 트리클로로실란)와 접촉시킨다. 냉각은 히터(265)의 출력을 제어함으로써 이루어진다. 에피텍셜 Si 기판과 트리클로로실란의 접촉은 제 2밸브(250)를 개방하고 트리클로로실란을 제 2용기(220)로부터 인젝터 튜브(240)와 국부 가스 인젝터(245)를 통과하여 챔버(205)의 내부로 흐르게 함으로써 달성된다. 대안적인 실시예에 있어서, 트리클로로실란의 흐름은 냉각이 시작되기 전, 즉 제 1단계(305)의 종료 근처에서 개시된다.
제 3단계(315)에 있어서, 에피텍셜 Si 층을 게르마늄 선구물질(225)(이 경우 게르만)과 접촉시킴으로써, Ge 함유 재질이 단일 결정의 Si위에 증착된다. 단일 결정의 Si 구조의 게르만과의 접촉은 제 3밸브(255)를 개방하여 게르만을 제 3용기(230)로부터 인젝터 튜브(240)와 국부 가스 인젝터(245)를 통과하여 챔버(205)의 내부로 흐르게 함으로써 달성된다. 일 실시예에 있어서, Ge 함유 재질은 SiGe인데, 단일 결정의 Si 구조를 게르만과 실리콘 선구물질(215)(이 경우 실란)과 동시에 접촉시키고, 제 1밸브(245)를 동시에 개방하여 실란을 제 1용기(210)로부터 인젝터 튜브(240)와 국부 가스 인젝터(245)를 통과하여 챔버(205)의 내부로 흐르게 함으로써, 증착된다. 대안적인 실시예(미도시)에 있어서, 먼저 제 1단계(305)에 따라 에피텍셜 Si 층(105)을 증착하고, 트리클로로실란과 접촉시키고, 제 2단계(310)에 따라 냉각시킴으로써, 다중층 막(100)이 증착된다. 이후 이 대안적인 실시예에서는, 먼저 게르만을 얇은 에피텍셜 Ge 층(110)(도 2)을 형성하는데 충분한 시간 동안, 제 3용기(230)로부터 인젝터 튜브(240)와 국부 가스 인젝터(245)를 통과하여 챔버(205)의 내부로 흐르게 하고, 그후 게르만과 실란이 Si1-xGex층(115)(도 2)을 형성하는데 충분한 시간 동안 흐르게 함으로써, 단계(315)에 따라 얇은 에피텍셜 Ge 함유층(110)과 Si1-xGex층(115)의 증착이 수행된다.
일괄처리 노는 전형적으로 다수의 웨이퍼를 수용하고, 따라서 흔히 단일 웨이퍼 반응기보다 크다. 이들은 전형적으로 단일 웨이퍼 반응기보다 보다 느리게 냉각되고, 냉각 시간의 길이 때문에 더 큰 레벨로 오염될 수 있다. 따라서, 상술한 바와 같이 냉각 도중에 표면 활성 화합물의 사용은, 에피텍셜 실리콘 기판의 원치않는 오염을 감소시키거나 제거하기 위하여 일괄처리 노에서는 특히 유리하다.
도 5는 본 명세서에서 기술된 방법에 따라 에피텍셜 Ge 막(도핑되거나 도핑되지 않은)을 단일 결정의 실리콘 구조(도핑되거나 도핑되지 않은)위에 증착하는 실시예를 도시한다. 증착은 상술한 공정에 의해 일괄처리 노 안에서 수행된다. 그러나, 본 발명자는 도 5의 실시예를 단일 웨이퍼 처리 도구 내에서 게르마늄 증착을 위하여 기술하고 설명한다. 과거에, 약 200 mTorr 내지 약 760 Torr 범위의 단일 웨이퍼 도구의 전형적인 고압에서 단일 결정의 실리콘 기판 상에 증착된 게르마늄 막은 상당히 높은 레벨의 결함, 예컨대 높은 스레딩 전위 밀도를 가졌다. 결함은 아마도 챔버의 불완전한 실링에 기인하여, 고온 증착 또는 세척 이후 냉각 도중에 단일 결정의 실리콘 표면의 오염으로부터 초래되는 것으로 믿어왔었다. 냉각 시간을 줄이고 게르마늄을 고온에서 증착함으로써 어느정도 결함이 완화되는 것으로 밝혀졌지만, 이러한 높은 온도에서의 게르마늄 증착은 전형적으로 거친 표면을 생성한다. 오염은 또한 냉각을 수행하고 이후 극도로 낮은 압력에서 게르마늄 증착을 수행함으로써 완화될 수 있지만, 이러한 낮은 압력에서의 증착율은 원하는 것보다 낮아져 흔히 대부분의 단일 웨이퍼 도구 설계에 대해 실용적이지 못했다.
이제, 냉각기간의 적어도 일부 동안 단일 결정의 Si 기판을 표면 활성 화합물와 접촉시킴으로써 약 200 mTorr 내지 약 760 Torr 범위의 압력에서 높은 품질의 에피텍셜 게르마늄 막이 단일 결정의 실리콘 기판 위에 증착될 수 있음이 밝혀졌다. 이러한 실시예에 따라 증착된 게르마늄 막은 약 107 결함/cm2 이하, 보다 바람직하게는 약 105 결함/cm2 이하의 스레딩 전위 밀도, 및/또는 원자 현미경으로 측정하였을 때 약 25Å 이하, 보다 바람직하게는 20Å이하의 바람직한 표면 조도를 갖는 것이 바람직하다. 본 명세서에서 기술하는 결함 밀도 및 조도 측정은 적어도 10㎛ ×10㎛ 창을 가로질로 얻어졌다. 약 1 Torr 내지 약 760 Torr 범위의 압력에서의 게르마늄 증착은 바람직하게 약 250Å/분 이상, 보다 바람직하게는 400Å/분 이상의 증착율을 허용한다. 대조적으로 매우 낮은 압력에서의 게르마늄 증착은 전형적으로 100Å/분 이하이다.
약 0.001 Torr 내지 약 760 Torr 범위의 압력에서의 에피텍셜 게르마늄 증착은 바람직하게 복사 가열되는 것이 바람직한 단일 웨이퍼의 수평 가스 흐름 반응기에서 수행된다. 이러한 유형의 적합한 반응기는 상업적으로 구득 가능하고, 바람직한 모델은 도 1을 참조하여 상술한 바와 같이, 미국의 아리조나주 피닉스 소재의 ASM America사로부터 상업적으로 구득 가능한 Epsilon® 시리즈의 단일 웨이퍼의 에피텍셜 반응기를 포함한다.
도 5는 도 4의 일반적인 시퀀스에 비해 시퀀스(400)가 H2 베이킹(410), 표면 활성 화합물을 통한 냉각(420), "순수한" Ge 증착(430) 및 그 위에 선택적인 추가 SiGe 합금 증착(440)을 포함하는, 보다 더 특별한 실시예를 도시한다. 도시된 실시예의 제 1단계(410)에 있어서, 단일 결정 실리콘 기판은 단일 웨이퍼 반응기에서 실리콘의 임의의 수소 오염의 탈착 및 오염물의 제거에 효과적인 제 1온도, 예컨대 약 900℃로 가열된다. 상술한 바와 같이, 다른 장치에 있어서, 제 1온도로 제공된 단일 결정의 Si 표면은 제 1온도에서 또는 그 근처에서 이루어진 증착으로부터 초래된다. 제 1온도는 원하는 증착 또는 세척을 달성하기 위하여 원하는 바에 따라 450℃ 이상, 또는 650℃ 이상이 될 수 있다. 도시된 실시예에 있어서, 단계(410) 도중에, 단일 결정의 Si 기판은 단일 웨이퍼 반응기 내에 위치하고, 탄소 및 토착 산소와 같은 표면 오염물을 제거하기 위하여, 초순수 수소를 10 Torr 압력으로 흘려보내는 상태에서 2분 동안 약 900℃로 가열된다.
다음 단계(420)에서, 단일 결정의 Si 기판은 냉각 시간 기간 동안 제 2온도로 냉각된다. 도시된 실시예에 있어서, 단일 결정의 Si 기판은 베이킹 온도로부터 게르마늄 증착 온도로 냉각되는데, 게르마늄 증착 온도는 대부분의 공통 선구물질, 게르만이 그러한 높은 온도에서는 기판에 도달하기 전에 분해되는 경향과, 게르마늄이 산화물 상에서 이동하고 응집하는 경향으로 인해 낮춰져, 높은 정도의 표면 조도를 초래한다. 실험에서, 반응기 압력을 약 10 Torr로 유지하면서, 기판은 약 900℃의 베이킹 온도로부터 4℃/초의 냉각 속도로 약 350℃로 냉각되었다. 당업자라면, 본 개시 내용으로부터, 냉각 시간의 기간 동안 반응기 내의 압력이 일반적으로 약 0.001 Torr 내지 약 760 Torr 범위이지만, 더욱 바람직하게는 약 1 Torr 내지 약 100 Torr 범위이고, 냉각 속도는 약 1℃/초에서 약 10℃/초의 범위인 것이 바람직하다는 것을 이해할 것이다.
냉각 단계(420)의 적어도 일부 동안, 단일 결정의 Si 기판은 표면 활성 화합물과 접촉한다. 냉각 조건에 따라,이러한 목적의 바람직한 표면 활성 화합물은 실란(예, 실란, 디실란 및 트리실란), 할로실란(예, 클로로실란, 디클로로실란, 트리클로로실란 및 테트라클로로실란), 알킬실란(예, 메틸실란, 디메틸실란, 트리메틸실란 및 테트라메틸실란), 게르만(예, 게르만, 디게르만) 및 할로게르만(예, 클로로게르만, 디클로로게르만, 트리클로로게르만, 테트라클로로게르만)을 포함한다. 도시된 실시예에 있어서, 표면 활성 화합물은, 실험에서 반응기에 연결된 탱크로부터 공급 라인과 적절한 밸브에 의해 약 10 표준cm3/분(sccm)의 유량으로 반응기에 주입된 디클로로실란(DCS)이다. 표면 활성 화합물과 단일 결정의 Si 기판 사이의 접촉은 냉각이 개시되는 것과 동시에, 냉각이 개시되기 이전에 또는 냉각이 개시된 이후에 개시될 수 있다. 도시된 실시예에 있어서, 디클로로실란은 냉각이 시작되는 것과 거의 동시에 단계(420)에서 단일 웨이퍼 반응기에 주입되어, 단일 결정의 Si 기판과 접촉한다.
따라서, 도시된 실시예에 있어서, 디클로로실란은 전체 냉각기간 동안 단일 결정의 표면과 접촉하여, 냉각기간 동안 단일 결정의 실리콘 표면 위에 약 500Å의 에피텍셜 실리콘의 증착을 초래한다. 바람직하게, 이러한 증착은 최소화되어, 냉각 도중에 증착된 재질의 두께는 약 500Å이하, 보다 바람직하게는 200Å가 된다. 디클로로실란이 냉각기간의 오직 일부분 예컨대, 약 700℃의 중간 온도로부터 약 350℃의 냉각기간의 일부 동안에만, 단일 결정의 실리콘과 접촉할 때, 900℃로부터 350℃로의 예시적인 냉각 단계(420) 동안 더 적은 양의 실리콘이 증착됨이 밝혀졌다. 바람직하게, 단일 결정의 실리콘과 디클로로실란의 접촉은 약 600℃-800℃, 보다 바람직하게는 650℃ 이상의 중간 온도에서의 냉각 동안 시작되어, 중간 온도로부터 Ge 증착온도까지의 낮은 온도 동안 오염을 회피하는데, 여기에서 냉각 속도는 낮아지는 경향이 있고, 오염물의 흡착/환원은 덜 효과적이다.
단일 웨이퍼 반응기에 대해, 실리콘 선구물질(예, 디클로로실란 또는 DCS)는 바람직하게 약 1 sccm 과 50 sccm 사이의 유량으로 사용되는 반면, 일괄처리 반응기는 낮은 압력에서 약 1 sccm 과 500 sccm 사이의 유량으로 디클로로실란 또는 보다 바람직하게는 트리클로로실란(TCS)을 사용할 수 있다. Ge 선구물질을 사용할 수도 있지만, 실리콘 화합물이 바람직하다. 왜냐하면, 냉각 도중의 증착이 최소화되고 임의의 증착 실리콘이 냉각 도중에 응집에 대한 환원 경향을 가질 것이기 때문이다.
다음 단계(430)에 있어서, 게르마늄 소스를 단일 웨이퍼 반응기에 주입함으로써, 에피텍셜 Ge 층이 제 2온도에서 단일 결정의 실리콘 기판 위에 증착된다. 도시된 실시예에 있어서, 게르만을 단일 웨이퍼 반응기에 약 20 sccm의 유량으로 주입함으로써,에피텍셜 게르마늄 층은 약 350℃의 제 2온도에서 약 20-100Å/분의 증착 속도로 약 10 Torr의 압력에서 증착된다. 당업자라면 다른 게르마늄 소스(예, 디게르만, 트리게르만, 염소 게르만 소스)가 유량, 증착 온도 및 압력을 상술한 바와 같이 적절하게 조절하여 게르만 대신에 사용될 수 있음을 이해할 것이다.
증착은 이러한 온도에서 지속되거나, 또는 바람직하게는 증착율을 높이고 as-증착된 결함 밀도를 줄이기 위하여 증착 온도가 증가될 수 있다. 예컨대, 단계(430)의 제 1단계 동안, 게르만은 약 600Å의 두께를 갖는 에피텍셜 게르마늄의 초기 평탄한 연속층을 생성하기 위하여 약 2분 동안 350℃로 챔버에 주입될 수 있다. 초기 에피텍셜 게르마늄 층은 그후 단계(430)의 제 2단계 동안 바람직하게 약 650℃로 가열되고, 게르만 흐름은 지속되어, 초기 게르마늄 층 위에 추가 9,400Å의 에피텍셜 게르마늄을 약 500-700Å/분의 증착율로 증착시킨다. 최종 에피텍셜 게르마늄 막은 약 21분 동안 이러한 두 단계의 방법으로 형성된다. 전체적으로, 에피텍셜 Ge 층은 적어도 약 300Å/분, 보다 바람직하게는 적어도 약 500Å/분의 속도로 증착되는 것이 바람직하다. 상술한 방법에 의해 증착된 층은 약 107 결함/cm2의 스레딩 전위 밀도와 10㎛ ×10㎛ 창에 대해 원자 현미경으로 측정하였을 때 약 13Årms의 표면조도를 나타내었다. 바람직한 평탄도 예컨대 약 25Årms 이하, 보다 바람직하게는 약 20Årms 이하를 얻기 위하여, 게르마늄 증착이 약 300℃에서 약 400℃의 범위의 온도에서 시작하여, 게르마늄의 평탄한 연속층이 증착될 때까지 지속되는 것이 바람직하다.
도 6내지 도 8은 상술한 방법에 의해 증착된 실제 막을 도시한다. 여기에서, 도 6은 상술한 두 단계 증착의 Ge 시드와 벌크 층을 도시하고, 도 7은 낮은 온도에서 우수한 균일성을 갖고 증착된 다른 Ge 시드층을 도시하며, 도 8은 바람직한 실시예에 따른 Ge 증착에 의해 생성된 낮은 결함 밀도를 도시한다.
순수한 게르마늄 증착은 상술한 것보다 심지어 더 양호한 결과로 Epsilon® 반응기에서 보여졌다. 700-900Å/분 범위의 증착율을 통해, 최종 Ge 막은 2.8Årms의 표면 조도와 에칭 피트 데코레이션(EPD)으로 측정할 때 103 결함/cm2의 결함 밀도를 나타내었다. 이들 결과를 얻기 위해 사용된 특별한 처리 조건은 냉각 도중에 표면 활성 화합물의 제공을 포함하는 본 명세서에서 교시된 일반 처리 시퀀스를 포함한다. 부가적으로, 처리 조건은 3단계의 게르마늄 증착의 사용을 포함하였고, 여기에서 Ge 시드 층이 낮은 온도(예, 게르만에 대해 350℃)로 증착되었고, 게르만을 계속 흘려보내는 동안 더 높은 온도(예, 대략 600-800℃)로의 온도 상승이 이어졌고, 더 높은 온도에서 증착을 지속하였다. 부가적으로, 수소 가스가 10-100 Torr 범위의 압력으로 높은 유량(예, 약 5slm 이상)으로 반응기에 공급되었다. 실제 공정 조건에 대한 더 상세한 사항은 2004년 2월 27일 출원되었고, 그 개시 내용이 본 명세서에 참조로서 병합되었으며, 발명의 명칭이 "게르마늄 증착"인 미국 가특허출원 제60/548,269호(대리인 관리번호 : ASMEX.481PR)에 개시되었다.
도 9 내지 도 14는 상술한 공정으로부터의 결과를 도시한다. 각 증착에서, Epsilon® 챔버 내의 공정 조건은 이전 냉각 도중에 챔버로 흘러들어가는 17 sccm DCS의 제공, 낮은 온도의 Ge 시드 증착, 지속된 증착에 따른 온도 상승, 및 더 높은 온도의 벌크 Ge 증착; 30 slm H2, 200 sccm의 GeH2(H2에서 10%), 20 Torr의 챔버 압력을 포함하였다. 이들 조건을 사용하여, As, P 및 진성 막이 개발되었다. 100배 배율의 주사는 0.93×1.23 mm의 웨이퍼 표면을 나타내고, 200배 배율의 주사는 0.46×0.63 mm의 웨이퍼 표면을 나타내며, 도 8(1000배)은 0.093×0.123 mm의 웨이퍼 표면을 나타낸다. 에칭 공정(도 8에 언급한 조건)에 따라 "도배"("decorated")되거나, 즉 튀어나오는 결함을 나타내는, 표면상의 흑색 스폿을 계수함으로써, EPD/cm2 단위의 결함 밀도가 산출될 수 있다. 도 9 내지 도 13은 모두 약 103 EPD/cm2이하 정도의 밀도를 나타내고, 많은 시험에서 102 EPD/cm2이하를 보였다. 도 14는 또한 2.8Årms으로 측정된 표면 조도를 나타낸다. 본 명세서에서 기술된 방법에 따라 다양한 원래의 도핑 레벨로 증착된 몇 가지 웨이퍼는 3Årms 표면 조도보다 양호한 것으로 보여졌다.
따라서, 상기 방법은 아래에 놓인 단일 결정의 실리콘 층과 위에 놓인 에피텍셜 게르마늄 층을 포함하는 다중층 구조를 제공하는데, 상기 에피텍셜 게르마늄 층은 약 107 결함/cm2 이하, 보다 바람직하게는 약 105 결함/cm2 이하, 가장 바람직하게는 약 103 결함/cm2 이하의 스레딩 전위 밀도와, 원자 현미경으로 측정하였을 때 약 20Årms 이하, 보다 바람직하게는 10Årms이하, 가장 바람직하게는 3Årms의 표면 조도를 갖고, 이들 값은 바람직하게 적어도 10㎛ ×10㎛ 창을 가로질러 유효했다. 이러한 다중층 구조는 바람직하게 본 명세서에서 기술된 공정에 의해 만들어진다. 바람직하게, 위에 놓인 에피텍셜 게르마늄 층은 약 500Å 내지 약 2㎛ 범위의 두께를 갖는다. 바람직하게, 아래에 놓인 단일 결정의 실리콘 구조는 웨이퍼이다.
에피텍셜 Ge 증착에 뒤이어, 에피텍셜 SiGe 합금이 도 2에 관해 위에서 기술한 바와 같이 이 위에 증착될 수 있다(440). 위에서 언급한 바와 같이, SiGe 합금은 바람직하게 증착된 에피텍셜 Ge 층과 함께, 후속 변형된 Si 증착을 위한 완화된 버퍼를 제공한다. 또한, SiGe 합금은 순수한 Ge로부터 증착이 진행됨에 따라, 증착될 층 내의 바람직한 변형을 위하여 적합한 SiGe 합성물에 도달할 때까지 Si 농도가 증가되는 "역경사"가 될 수 있다.
예컨대, 바람직한 실시예에 있어서, 상업적으로 구득 가능한 단일 결정의 실리콘웨이퍼 기판은 오염물을 제거하기 위하여 반응기 내에서 제 1온도로 가열되고, 냉각 시간의 기간 도중에 제 2온도로 냉각되고, 상기 냉각 시간의 기간 중 적어도 일부 동안 세척된 실리콘웨이퍼 기판은 표면 활성 화합물과 접촉하고, 그후 에피텍셜 게르마늄 층은 제 2온도에서 단일 결정의 실리콘 표면상에 증착될 수 있다. 아래에 놓인 Si 웨이퍼 상에 에피텍셜 Ge 층을 포함하는 최종 Ge/Si 웨이퍼는, 광전자 및 마이크로일렉트로닉스 디바이스의 제조를 위한 기판으로서 실질적인 실익을 갖는다. 순수한 게르마늄 웨이퍼는 바람직한 기판이 될 수 있지만, 지금까지 이들의 제조는 실리콘과 비교하여 게르마늄의 부족으로 인해 원가가 훨씬 많이 든다. 그러나, 본 명세서에서 기술된 높은 품질의 에피텍셜 게르마늄 여분층을 갖는 Ge/Si 웨이퍼는 상당히 낮아진 원가로 게르마늄 웨이퍼와 동일한 실익을 갖는다. 에피텍셜 게르마늄 여분층의 두께는 궁극적인 용도에 의존하지만, 바람직하게는 500Å 내지 약 2㎛의 범위, 보다 바람직하게는 약 1,000Å 내지 약 1㎛의 범위인 것이 바람직하다. 언급한 바와 같이, 위에 놓이는 에피텍셜 게르마늄 층은 에칭 피트 데코레이션(EPD) 방법으로 측정하였을 때, 바람직하게 약 107 결함/cm2 이하, 보다 바람직하게는 약 105 결함/cm2 이하의 스레딩 전위 밀도를 갖고, 따라서 상당히 다양한 광전자 디바이스의 제조를 위한 기판으로서 적합하다.
당업자는 "실리콘", "실리콘-게르마늄", "Si" 및 "SiGe"와 같은 용어는 재질이 표시된 원소를 포함하고, 이들 원소의 상대 비율을 제한하거나 다른 원소의 존재를 배제하는 것으로 제한하려는 것은 아님을 이해할 것이다. 따라서, 예컨대 "SiGe" 막은 다양한 비율로 Si와 Ge를 포함할 수 있고, 역시 다른 원소, 예컨대 안티몬, 붕소, 비소 및 인과 같은 전기적으로 활성 도핑물질을 포함할 수 있다. 당업자라면, 단일 결정의 Ge(예, 에피텍셜 Ge)는 높은 순도(99.9% 이상의 Ge)이고, 단일 결정의 Si(예, 에피텍셜 Si) 역시 높은 순도(99.9% 이상의 Si)이고, 이들 모두 전기적으로 활성인 도핑물질로 도핑되거나 도핑되지 않을 수 있음을 이해할 것이다.
당업자라면, 본 발명의 범주로부터 벗어남이 없이 상술한 공정에 다양한 생략, 부가 및 수정이 이루어질 수 있고, 이러한 수정 및 변경은 첨부된 청구범위에 의해 한정된 본 발명의 범주 내에 포함되도록 의도되는 것임을 알 수 있을 것이다.
발명은 실리콘(Si)과 게르마늄(Ge)을 예컨대 반도체 제조에서 다양한 제조 방법으로 증착하는 방법, 보다 상세하게는 에피텍셜 SixGe1 -x막(x는 0으로부터 1의 범위)과 같은 에피텍셜 막을 증착하는 방법에 이용될 수 있다.

Claims (69)

  1. 에피텍셜 Ge 함유층을 증착하는 방법으로서,
    단일 결정의 반도체 구조를 제 1온도로 가열하는 단계와,
    상기 단일 결정의 반도체 구조를 냉각 시간의 기간 도안 제 2온도로 냉각하는 단계와,
    상기 단일 결정의 반도체 구조를 상기 냉각 시간의 기간 중 적어도 일부 동안 표면 활성 화합물과 접촉시키는 단계와,
    에피텍셜 층을 상기 제 2온도에서 상기 단일 결정의 반도체 구조 위에 증착하는 단계를
    포함하는 에피텍셜 Ge 함유층을 증착하는 방법.
  2. 제 1항에 있어서, 상기 단일 결정의 반도체 구조는 실리콘을 포함하는 에피텍셜 Ge 함유층을 증착하는 방법.
  3. 제 2항에 있어서, 상기 제 1온도는 약 450℃ 이상인 에피텍셜 Ge 함유층을 증착하는 방법.
  4. 제 2항에 있어서, 상기 단일 결정의 반도체 구조를 가열하는 단계는 표면 오염물을 제거하는 단계를 포함하는 에피텍셜 Ge 함유층을 증착하는 방법.
  5. 제 4항에 있어서, 표면 오염물을 제거하는 상기 단계는 600℃ 이상에서의 수소 베이킹(hydrogen baking) 단계를 포함하는 에피텍셜 Ge 함유층을 증착하는 방법.
  6. 제 2항에 있어서, 상기 에피텍셜 층을 증착하는 단계는 헤테로에피텍셜 증착을 포함하는 에피텍셜 Ge 함유층을 증착하는 방법.
  7. 제 6항에 있어서, 상기 에피텍셜 층은 약 50 원자% 내지 약 100 원자% 범위의 Ge 함량을 갖는 에피텍셜 Ge 함유층을 증착하는 방법.
  8. 제 6항에 있어서, 상기 에피텍셜 층은 약 99 원자% 이상의 Ge 함량을 갖는 에피텍셜 Ge 함유층을 증착하는 방법.
  9. 제 8항에 있어서, 상기 에피텍셜 층위에 완화된 SiGe 합금 층을 증착하는 단계를 더 포함하는 에피텍셜 Ge 함유층을 증착하는 방법.
  10. 제 9항에 있어서, 상기 SiGe 합금 층은 에피텍셜 층과의 경계면에서의 높은 Ge 함량으로부터 상부 면에서의 낮은 Ge 함량으로 경사지는 에피텍셜 Ge 함유층을 증착하는 방법.
  11. 제 6항에 있어서, 상기 에피텍셜 층을 증착하는 단계는 상기 단일 결정의 구조를 게르만, 디게르만 및 트리게르만으로 이루어진 그룹으로부터 선택된 게르마늄 소스와 접촉시키는 에피텍셜 Ge 함유층을 증착하는 방법.
  12. 제 2항에 있어서, 상기 에피텍셜 층은 SixGe1-x층이고, x는 0에서 1까지의 범위인 에피텍셜 Ge 함유층을 증착하는 방법.
  13. 제 12항에 있어서, 상기 SixGe1-x층은 완화되고, 상기 완화된 SixGe1-x층 위에 변형된 에피텍셜 반도체 층을 증착하는 단계를 더 포함하는 에피텍셜 Ge 함유층을 증착하는 방법.
  14. 제 2항에 있어서, 상기 제 1온도는 약 600℃이상인 에피텍셜 Ge 함유층을 증착하는 방법.
  15. 제 14항에 있어서, 제 2온도는 약 300℃에서 약 450℃의 범위인 에피텍셜 Ge 함유층을 증착하는 방법.
  16. 제 2항에 있어서, 상기 표면 활성 화합물은 실란, 디실란, 트리실란, 클로로실란, 디클로로실란, 트리클로로실란 및 테트라클로로실란으로 이루어진 그룹으롭부터 선택되는 에피텍셜 Ge 함유층을 증착하는 방법.
  17. 제 16항에 있어서, 상기 표면 활성 화합물은 클로로게르만, 디클로로게르만, 트리클로로게르만, 테트라클로로게르만으로 이루어진 그룹으로부터 선택되는 에피텍셜 Ge 함유층을 증착하는 방법.
  18. 제 2항에 있어서, 상기 표면 활성 화합물은 디클로로실란인 에피텍셜 Ge 함유층을 증착하는 방법.
  19. 제 2항에 있어서, 상기 단일 결정의 구조를 가열하는 단계는 에피텍셜 Si의 증착을 포함하는 에피텍셜 Ge 함유층을 증착하는 방법.
  20. 제 2항에 있어서, 상기 단일 결정의 구조를 냉각하는 단계는 단일 웨이퍼 반응기 내에서 이루어지는 에피텍셜 Ge 함유층을 증착하는 방법.
  21. 제 2항에 있어서, 상기 단일 결정의 구조의 냉각은 일괄 처리 노에서 이루어지는 에피텍셜 Ge 함유층을 증착하는 방법.
  22. 제 2항에 있어서, 상기 접촉 단계는 약 1 sccm에서 500 sccm의 유량으로 상기 표면 활성 화합물을 제공하는 단계를 포함하는 에피텍셜 Ge 함유층을 증착하는 방법.
  23. 제 2항에 있어서, 상기 접촉 단계는 약 1 sccm에서 50 sccm의 유량으로 상기 표면 활성 화합물을 제공하는 단계를 포함하는 에피텍셜 Ge 함유층을 증착하는 방법.
  24. 제 2항에 있어서, 상기 단일 결정의 구조의 냉각 단계는 약 200 mTorr와 760 Torr 사이의 압력 하에서 이루어지는 에피텍셜 Ge 함유층을 증착하는 방법.
  25. 제 2항에 있어서, 상기 단일 결정의 구조의 냉각 단계는 약 1 Torr와 100 Torr 사이의 압력 하에서 이루어지는 에피텍셜 Ge 함유층을 증착하는 방법.
  26. 제 2항에 있어서, 상기 냉각 단계는 상기 제 1온도로부터 중간 온도로의 냉각 단계를 포함하고, 상기 접촉 단계는 상기 표면 활성 화합물을 상기 중간 온도에서 상기 단일 결정의 구조에 주입하는 단계와, 상기 중간 온도로부터 상기 제 2온도로의 냉각의 지속단계를 포함하는 에피텍셜 Ge 함유층을 증착하는 방법.
  27. 제 26항에 있어서, 상기 중간 온도는 약 600℃와 800℃ 사이의 온도인 에피텍셜 Ge 함유층을 증착하는 방법.
  28. 제 26항에 있어서, 상기 중간 온도는 약 650℃ 이상인 에피텍셜 Ge 함유층을 증착하는 방법.
  29. 제 2항에 있어서, 상기 표면 활성 화합물은 Si 선구물질과 Ge 선구물질로 이루어진 그룹으로부터 선택되는 에피텍셜 Ge 함유층을 증착하는 방법.
  30. 제 29항에 있어서, 상기 표면 활성 화합물은 실란, 게르만, 유기실란, 할로게르만, 및 할로실란으로 이루어진 그룹으로부터 선택되는 에피텍셜 Ge 함유층을 증착하는 방법.
  31. 제 29항에 있어서, 상기 접촉 단계는 상기 에피텍셜 층의 증착에 앞서 냉각 도중에 약 500Å 이하의 증착을 포함하는 에피텍셜 Ge 함유층을 증착하는 방법.
  32. 기판 위에 변형된 반도체 층을 형성하는 방법으로서,
    상기 기판 위에 완화된 에피텍셜 Ge 층을 형성하는 단계와,
    완화된 에피텍셜 SiGe 합금 층을 상기 완화된 에피텍셜 Ge 층 위에 증착하는 단계로서, 상기 완화된 SiGe 합금 층은 상기 완화된 에피텍셜 Ge 층과의 경계면으로부터의 거리에 따라 증가하는 Si 함량을 갖는, 완화된 에피텍셜 SiGe 합금 층의 증착 단계와,
    변형된 에피텍셜 반도체 층을 상기 완화된 에피텍셜 SiGe 합금 층위에 증착하는 단계를
    포함하는 기판 위에 변형된 반도체 층을 형성하는 방법.
  33. 제 32항에 있어서, 상기 완화된 에피텍셜 Ge 층을 형성하는 단계는, Si 또는 Ge 선구물질을 상기 기판에 공급하면서 높은 온도로부터 Ge 증착 온도로의 상기 기판의 냉각 단계를 포함하는 기판 위에 변형된 반도체 층을 형성하는 방법.
  34. 제 33항에 있어서, 상기 변형된 에피텍셜 반도체 층을 증착하는 단계는 변형된 Ge 층을 증착하는 단계를 포함하는 기판 위에 변형된 반도체 층을 형성하는 방법.
  35. 제 34항에 있어서, 상기 변형된 에피텍셜 반도체 층을 증착하는 단계는 상기 변형된 에피텍셜 Ge 층위에 변형된 Si 층을 증착하는 단계를 포함하는 기판 위에 변형된 반도체 층을 형성하는 방법.
  36. 제 34항에 있어서, 상기 변형된 에피텍셜 Ge 층을 증착하는 단계는, Si 또는 Ge 선구물질을 상기 기판에 공급하면서 SiGe 합금 증착 온도로부터 Ge 증착 온도로의 상기 기판의 냉각 단계를 포함하는 기판 위에 변형된 반도체 층을 형성하는 방법.
  37. 제 34항에 있어서, 실리콘 선구물질로서 트리실란을 사용하여 Si 캡(cap)층을 상기 변형된 에피텍셜 Ge 층위에 증착하는 단계를 더 포함하는 기판 위에 변형된 반도체 층을 형성하는 방법.
  38. 반도체 구조로서,
    단일 결정의 Si 구조와,
    상기 단일 결정의 Si 구조 상에 증착된 에피텍셜 Ge 층과,
    상기 에피텍셜 Ge 층위에 증착된 SiGe 합금층을
    포함하는 반도체 구조.
  39. 제 38항에 있어서, 상기 SiGe 합금층은 적어도 부분적으로 완화되는 반도체 구조.
  40. 제 39항에 있어서, Si1 - xGex층 위에 놓이는 변형된 에피텍셜 Si 층을 더 포함하는 반도체 구조.
  41. 제 38항에 있어서, 상기 에피텍셜 Ge 층은 약 10Å로부터 약 1㎛까지의 범위의 두께를 갖는 반도체 구조.
  42. 제 38항에 있어서, 상기 SiGe 합금 층은 상기 에피텍셜 Si 층 위에 직접 증착되는 비교할 수 있는 Si1-xGex층보다 낮은 전위 밀도를 갖는 반도체 구조.
  43. 제 38항에 있어서, 상기 SiGe 합금 층은 에칭 피트 데코레이션(etch pit decoration) 방법으로 측정하였을 때 약 107결함/cm2 이하의 전위를 갖는 반도체 구조.
  44. 제 38항에 있어서, 상기 SiGe 합금 층은 에칭 피트 데코레이션 방법으로 측정하였을 때 약 105결함/cm2 이하의 전위를 갖는 반도체 구조.
  45. 제 38항에 있어서, 상기 SiGe 합금 층은 경사지는 반도체 구조.
  46. 제 45항에 있어서, 상기 SiGe 합금 층은 상기 에피텍셜 Ge 층과의 경계면에서 높은 Ge 함량으로부터 상부 표면에서의 낮은 Ge 함량으로 경사지는 반도체 구조.
  47. 제 46항에 있어서, 상기 SiGe 합금층 바로 위에 놓이는 변형된 반도체 층을 더 포함하는 반도체 구조.
  48. 제 46항에 있어서, 상기 SiGe 합금층 바로 위에 놓이는 변형된 Ge 에피텍셜 층과, 상기 변형된 Ge 에피텍셜 층 바로 위에 놓이는 변형된 Si 에피텍셜 층을 더 포함하는 반도체 구조.
  49. 에피텍셜 반도체 증착 시스템으로서,
    하나 이상의 작업물을 지지하도록 구성된 증착 챔버와,
    표면 활성 화합물을 포함하는 표면 활성 화합물 소스 용기로서, 상기 표면 활성 화합물이 상기 챔버 내로 흘러 들어가도록 상기 챔버에 작동적으로 연결되는, 표면 활성 화합물 소스 용기와,
    게르마늄 선구물질을 포함하는 게르마늄 소스 용기로서, 상기 게르마늄 선구물질이 상기 챔버 내로 흘러 들어가도록 상기 챔버에 작동적으로 연결되는, 게르마늄 소스 용기와,
    상기 챔버 내의 상기 하나 이상의 작업물을 가열하도록 구성된 히터와,
    순차적으로 고온 처리 단계와, 냉각 단계 및 낮은 온도의 Ge 함유 에피텍셜 증착 단계를 수행하기 위하여, 상기 표면 활성 화합물과 상기 게르마늄 선구물질의 흐름을 제어하고, 상기 작업물의 온도를 제어하도록 설정되고, 동작적으로 연결되는 제어 장치로서, 상기 표면 활성 화합물을 상기 냉각 단계 중 적어도 낮은 부분 도중에 상기 하나 이상의 작업물에 공급하는, 제어 장치를
    포함하는 에피텍셜 반도체 증착 시스템.
  50. 제 49항에 있어서, 실리콘 소스 용기를 더 포함하고, 상기 실리콘 선구물질은 실란, 디실란 및 트리실란으로 이루어진 그룹으로부터 선택된 화합물을 포함하는 에피텍셜 반도체 증착 시스템.
  51. 제 50항에 있어서, 상기 제어 장치는, 상기 제 1고온 증착 단계 도중에 Si 함유층을 증착하기 위하여, 상기 챔버 내로 상기 실리콘 선구물질의 흐름을 제어하도록 추가로 설정되고 연결되는 에피텍셜 반도체 증착 시스템.
  52. 제 50항에 있어서, 상기 제어 장치는, 냉각 이후 상기 작업물 위에 에피텍셜 SiGe 합금층을 증착하기 위하여, 상기 챔버 내로 상기 실리콘 선구물질의 흐름을 제어하도록 추가로 설정되고 연결되는 에피텍셜 반도체 증착 시스템.
  53. 제 52항에 있어서, 상기 제어 장치는, 냉각 이후 상기 작업물 위에 에피텍셜 Ge 층을 증착하고, 상기 에피텍셜 Ge 층위에 상기 에피텍셜 SiGe 합금을 증착하도록 설정되는 에피텍셜 반도체 증착 시스템.
  54. 제 49항에 있어서, 상기 표면 활성 화합물은 클로로게르만, 디클로로게르만, 트리클로로게르만, 테트라클로로게르만, 클로로실란, 디클로로실란, 트리클로로실란, 테트라클로로실란, 메틸실란, 디메틸실란, 트리메틸실란 및 테트라메틸실란으로 이루어진 그룹으로부터 선택되는 에피텍셜 반도체 증착 시스템.
  55. 제 49항에 있어서, 상기 표면 활성 화합물은 Si 선구물질과 Ge 선구물질로부터 이루어진 그룹으로부터 선택되는 에피텍셜 반도체 증착 시스템.
  56. 제 55항에 있어서, 상기 표면 활성 화합물은 디클로로실란인 에피텍셜 반도체 증착 시스템.
  57. 제 49항에 있어서, 상기 게르마늄 선구물질은 게르만, 디게르만 및 트리게르만으로 이루어진 그룹으로부터 선택되는 에피텍셜 반도체 증착 시스템.
  58. 제 49항에 있어서, 상기 챔버는 작업물들의 일괄처리를 동시에 수용하도록 구성되는 에피텍셜 반도체 증착 시스템.
  59. 제 58항에 있어서, 상기 챔버는 50 내지 100장의 웨이퍼를 동시에 수용하도록 구성되는 에피텍셜 반도체 증착 시스템.
  60. 제 58항에 있어서, 상기 제어 장치는 약 0.001 Torr 와 760 Torr 사이의 증착 압력을 유지하도록 설정되는 에피텍셜 반도체 증착 시스템.
  61. 제 49항에 있어서, 상기 제어 장치는 상기 냉각 단계 중 적어도 낮은 부분 도중에 상기 표면 활성 화합물을 약 1 sccm 과 500 sccm 사이로 제공하도록 설정되는 에피텍셜 반도체 증착 시스템.
  62. 제 49항에 있어서, 상기 챔버는 한 번에 한 장의 웨이퍼를 처리하도록 구성되는 에피텍셜 반도체 증착 시스템.
  63. 제 62항에 있어서, 상기 제어 장치는 약 1 Torr와 100 Torr 사이의 증착 압력을 유지하도록 설정되는 에피텍셜 반도체 증착 시스템.
  64. 다중 층 반도체 구조로서,
    아래에 놓이는 단일 결정의 실리콘 구조와,
    상기 실리콘 구조 바로 위에 놓이는 에피텍셜 게르마늄 층으로서, 에칭 피트 데코레이션 방법으로 측정하였을 때 약 107결함/cm2 이하의 as-증착된 스레딩 전위 밀도를 갖고, 적어도 10㎛×10㎛ 창을 가로질러 원자 현미경으로 측정하였을 때 약 10Årms이하의 층작된 표면 조도를 갖는, 에피텍셜 게르마늄 층을
    포함하는 다중 층 반도체 구조.
  65. 제 64항에 있어서, 상기 위에 놓이는 에피텍셜 게르마늄 층은 에칭 피트 데코레이션 방법으로 측정하였을 때 약 105결함/cm2 이하의 스레딩 전위 밀도를 갖는 다중 층 반도체 구조.
  66. 제 64항에 있어서, 상기 위에 놓이는 에피텍셜 게르마늄 층은 약 10Å 내지 약 1㎛ 범위의 두께를 갖는 다중 층 반도체 구조.
  67. 제 64항에 있어서, 상기 아래에 놓이는 단일 결정의 실리콘 구조는 웨이퍼인 다중 층 반도체 구조.
  68. 제 64항에 있어서, 상기 에피텍셜 게르마늄 층은 약 10Årms이하의 표면 조도를 갖는 다중 층 반도체 구조.
  69. 제 64항에 있어서, 상기 에피텍셜 게르마늄 층은 약 10Å와 500Å 사이의 두께를 갖는 다중 층 반도체 구조.
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