JPH1056076A - ｎチャネルとｐチャネルの両ＭＯＤＦＥＴの作製が可能な半導体ヘテロ構造およびＣＭＯＤＦＥＴ回路の製造方法 - Google Patents
ｎチャネルとｐチャネルの両ＭＯＤＦＥＴの作製が可能な半導体ヘテロ構造およびＣＭＯＤＦＥＴ回路の製造方法Info
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- JPH1056076A JPH1056076A JP9158562A JP15856297A JPH1056076A JP H1056076 A JPH1056076 A JP H1056076A JP 9158562 A JP9158562 A JP 9158562A JP 15856297 A JP15856297 A JP 15856297A JP H1056076 A JPH1056076 A JP H1056076A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 同一の半導体よりなる積層体を用いて、同一
基板上に、ｎチャネルおよびｐチャネルの両導電型のＭ
ＯＤＦＥＴを作製することができるようにされたヘテロ
構造を提供する。 【解決手段】 シリコンとゲルマニウムの合金に基づく
ヘテロ構造を用いた相補型変調ドープ電界効果トランジ
スタ（ＣＭＯＤＦＥＴ）であり、また、Ｓｉ／Ｓｉ1-x
Ｇｅx 系ＣＭＯＤＦＥＴの設計により、１）イオン化さ
れたドーパントによる散乱現象の低減と、２）量子の閉
込めによる自由キャリアエネルギーの不連続(discretiz
ation)とにより移動度が改善されてなるキャリアによ
る、ソースおよびドレインのイオン打込み領域間でのｎ
チャネルおよびｐチャネルの両伝導が可能となる。
基板上に、ｎチャネルおよびｐチャネルの両導電型のＭ
ＯＤＦＥＴを作製することができるようにされたヘテロ
構造を提供する。 【解決手段】 シリコンとゲルマニウムの合金に基づく
ヘテロ構造を用いた相補型変調ドープ電界効果トランジ
スタ（ＣＭＯＤＦＥＴ）であり、また、Ｓｉ／Ｓｉ1-x
Ｇｅx 系ＣＭＯＤＦＥＴの設計により、１）イオン化さ
れたドーパントによる散乱現象の低減と、２）量子の閉
込めによる自由キャリアエネルギーの不連続(discretiz
ation)とにより移動度が改善されてなるキャリアによ
る、ソースおよびドレインのイオン打込み領域間でのｎ
チャネルおよびｐチャネルの両伝導が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、同一基板上にｎ型
およびｐ型の両チャネルのＭＯＤＦＥＴ（変調ドープ電
界効果トランジスタ）を形成することを可能とする半導
体へテロ構造に関し、またそのようなヘテロ構造上に形
成されてなるｎ型およびｐ型の両チャネルのＭＯＤＦＥ
Ｔに関し、さらにはそのヘテロ構造およびＭＯＤＦＥＴ
の形成方法に関する。
およびｐ型の両チャネルのＭＯＤＦＥＴ（変調ドープ電
界効果トランジスタ）を形成することを可能とする半導
体へテロ構造に関し、またそのようなヘテロ構造上に形
成されてなるｎ型およびｐ型の両チャネルのＭＯＤＦＥ
Ｔに関し、さらにはそのヘテロ構造およびＭＯＤＦＥＴ
の形成方法に関する。
【０００２】
【従来の技術】ＭＯＤＦＥＴは、チャネル領域を挟んで
ドレイン電極およびソース電極を有しており、ゲート電
極に印加されたゲート電位によりそのチャネルの導電率
が制御されるようになっている。チャネルとゲートの間
には、真性半導体層が設けられており、ゲートをチャネ
ルから電気的に絶縁している。
ドレイン電極およびソース電極を有しており、ゲート電
極に印加されたゲート電位によりそのチャネルの導電率
が制御されるようになっている。チャネルとゲートの間
には、真性半導体層が設けられており、ゲートをチャネ
ルから電気的に絶縁している。
【０００３】従来のｐチャネルまたはｎチャネルのＭＯ
ＤＦＥＴデバイスは、エネルギーバンド図において、正
孔または電子の局在準位が最小になる領域を形成するた
めに、半導体合金でできたヘテロ構造が形成されてなる
シリコンウェハを用いて製造されていた。これらの領域
は、ウェハの表面と同一平面にあり、ウェハの全面にわ
たって形成され得る。局在準位の最小は、エネルギーバ
ンドギャップが異なる種々の半導体材料よりなるエピタ
キシャル単結晶層を作製したりドーピングすることによ
り形成される。
ＤＦＥＴデバイスは、エネルギーバンド図において、正
孔または電子の局在準位が最小になる領域を形成するた
めに、半導体合金でできたヘテロ構造が形成されてなる
シリコンウェハを用いて製造されていた。これらの領域
は、ウェハの表面と同一平面にあり、ウェハの全面にわ
たって形成され得る。局在準位の最小は、エネルギーバ
ンドギャップが異なる種々の半導体材料よりなるエピタ
キシャル単結晶層を作製したりドーピングすることによ
り形成される。
【０００４】バンドギャップの広い材料と狭い材料との
接触部分は、ヘテロ接合と呼ばれており、そのヘテロ接
合により伝導帯および価電子帯にヘテロオフセットが生
じる。一般に、ヘテロ接合では、自由キャリアに対する
最小局在準位が見出される（Ｒ．Ｄｉｎｇｌｅらによる
「Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｉｅｓ ｉｎＭｏ
ｄｕｌａｔｉｏｎ−Ｄｏｐｅｄ Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｓｕｐｅｒｌ
ａｔｔｉｃｅｓ」、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．、
Ｖｏｌ．３３、ｐ．６６５に記載されている）。
接触部分は、ヘテロ接合と呼ばれており、そのヘテロ接
合により伝導帯および価電子帯にヘテロオフセットが生
じる。一般に、ヘテロ接合では、自由キャリアに対する
最小局在準位が見出される（Ｒ．Ｄｉｎｇｌｅらによる
「Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｉｅｓ ｉｎＭｏ
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Ｖｏｌ．３３、ｐ．６６５に記載されている）。
【０００５】この最小局在準位では、その周囲の半導体
材料部分よりも、正孔または電子の数が多くなる。ソー
ス電極およびドレイン電極から注入されたチャージキャ
リア（電荷担体）は、この最小局在準位に存在するかま
たは引き付けられる。
材料部分よりも、正孔または電子の数が多くなる。ソー
ス電極およびドレイン電極から注入されたチャージキャ
リア（電荷担体）は、この最小局在準位に存在するかま
たは引き付けられる。
【０００６】ｎチャネル型デバイスの場合には、電子に
対する最小準位が存在し、高濃度にｎ型不純物がドーピ
ングされた（すなわち、ｎ＋ドープされた）ソース領域
とドレイン領域とを結ぶチャネルが形成される。同様
に、ｐチャネル型デバイスの場合には、正孔に対する最
小準位が存在し、高濃度にｐ型不純物がドーピングされ
た（すなわち、ｐ＋ドープされた）ソース領域とドレイ
ン領域とを結ぶチャネルが形成される。
対する最小準位が存在し、高濃度にｎ型不純物がドーピ
ングされた（すなわち、ｎ＋ドープされた）ソース領域
とドレイン領域とを結ぶチャネルが形成される。同様
に、ｐチャネル型デバイスの場合には、正孔に対する最
小準位が存在し、高濃度にｐ型不純物がドーピングされ
た（すなわち、ｐ＋ドープされた）ソース領域とドレイ
ン領域とを結ぶチャネルが形成される。
【０００７】通常、チャネルの導電性は、ソース、ドレ
インおよびチャネルから電気的に絶縁分離されたゲート
に印加されるバイアス電位に依存している。ゲート電位
は、チャネルの自由キャリア群の状態を変化させ、それ
ゆえ、ソースおよびドレインを結ぶチャネルの導電率を
変化させる。
インおよびチャネルから電気的に絶縁分離されたゲート
に印加されるバイアス電位に依存している。ゲート電位
は、チャネルの自由キャリア群の状態を変化させ、それ
ゆえ、ソースおよびドレインを結ぶチャネルの導電率を
変化させる。
【０００８】また、イオン化したドーパントが、ソース
からドレインへ流れる自由キャリアを散乱するのをでき
るだけ避けるために、ＭＯＤＦＥＴのチャネル領域は、
高純度（好ましくは、アンドープ）の半導体材料中に形
成されるように設計される（Ｒ．Ｄｉｎｇｌｅらによる
「Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｉｅｓ ｉｎＭｏ
ｄｕｌａｔｉｏｎ−Ｄｏｐｅｄ Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｓｕｐｅｒｌ
ａｔｔｉｃｅｓ」、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．、
Ｖｏｌ．３３、ｐ．６６５に記載されている）。
からドレインへ流れる自由キャリアを散乱するのをでき
るだけ避けるために、ＭＯＤＦＥＴのチャネル領域は、
高純度（好ましくは、アンドープ）の半導体材料中に形
成されるように設計される（Ｒ．Ｄｉｎｇｌｅらによる
「Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｉｅｓ ｉｎＭｏ
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ａｔｔｉｃｅｓ」、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．、
Ｖｏｌ．３３、ｐ．６６５に記載されている）。
【０００９】自由キャリアの散乱機構により、自由キャ
リアの移動度が低下し、デバイスの導電性が悪化する。
加えて、チャネル領域のドーピングにより、チャネルの
幅が狭くなると、量子の閉込め効果が引き起こされ、今
度はキャリアの移動度が高まる可能性がある。キャリア
の量子閉込めにより、キャリアにとって有用な自由エネ
ルギーレベルの不連続（discretization）が生じ、キャ
リアの運動の自由度がなくなる（Ｃ．Ｗｅｉｓｂｕｃｈ
およびＢ．Ｖｉｎｔｅｒ著、「ＱｕａｎｔｕｍＳｅｍｉ
ｃｏｎｄｕｃｔｏｒ Ｓｔｒｕｃｔｕｒｅｓ」、Ａｃａ
ｄｅｍｉｃＰｒｅｓｓ、１９９１に記載されている）。
リアの移動度が低下し、デバイスの導電性が悪化する。
加えて、チャネル領域のドーピングにより、チャネルの
幅が狭くなると、量子の閉込め効果が引き起こされ、今
度はキャリアの移動度が高まる可能性がある。キャリア
の量子閉込めにより、キャリアにとって有用な自由エネ
ルギーレベルの不連続（discretization）が生じ、キャ
リアの運動の自由度がなくなる（Ｃ．Ｗｅｉｓｂｕｃｈ
およびＢ．Ｖｉｎｔｅｒ著、「ＱｕａｎｔｕｍＳｅｍｉ
ｃｏｎｄｕｃｔｏｒ Ｓｔｒｕｃｔｕｒｅｓ」、Ａｃａ
ｄｅｍｉｃＰｒｅｓｓ、１９９１に記載されている）。
【００１０】これによって、二次元の粒子ガス（partic
le gas）が生成され、ソースとドレインを結ぶ方向にキ
ャリアの輸送が促進される（Ｇ．Ａｂｓｔｒｅｉｔｅｒ
らによる「Ｓｔｒａｉｎ−ｉｎｄｕｃｅｄ ｔｗｏ−ｄ
ｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ ｉ
ｎ ｓｅｌｅｃｔｉｖｅｌｙ ｄｏｐｅｄ Ｓｉ／Ｓｉ
1-X ＧｅX ｓｕｐｅｒｌａｔｔｉｃｅｓ」、Ｐｈｙ
ｓ．Ｒｅｖ．Ｌｅｔｔ．、Ｖｏｌ．５４、ｐ．２４４１
に記載されている）。
le gas）が生成され、ソースとドレインを結ぶ方向にキ
ャリアの輸送が促進される（Ｇ．Ａｂｓｔｒｅｉｔｅｒ
らによる「Ｓｔｒａｉｎ−ｉｎｄｕｃｅｄ ｔｗｏ−ｄ
ｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ ｉ
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1-X ＧｅX ｓｕｐｅｒｌａｔｔｉｃｅｓ」、Ｐｈｙ
ｓ．Ｒｅｖ．Ｌｅｔｔ．、Ｖｏｌ．５４、ｐ．２４４１
に記載されている）。
【００１１】
【発明が解決しようとする課題】図５（ａ）に示すよう
に、ＭＯＤＦＥＴを作製するのに従来使用されていた積
層構造においては、ｎチャネルまたはｐチャネルのデバ
イスのいずれか一方のみを形成することはできるが、両
方を形成することはできない。その理由は、一続きの層
において、単一のヘテロ接合のみが形成され、かつ単一
の導電型のドーパントのみが使用されるからである。
に、ＭＯＤＦＥＴを作製するのに従来使用されていた積
層構造においては、ｎチャネルまたはｐチャネルのデバ
イスのいずれか一方のみを形成することはできるが、両
方を形成することはできない。その理由は、一続きの層
において、単一のヘテロ接合のみが形成され、かつ単一
の導電型のドーパントのみが使用されるからである。
【００１２】ｎチャネルＭＯＤＦＥＴの場合には、低濃
度にドープされたバンドギャップの狭い基板上に、高濃
度ｎドープのバンドギャップの広い半導体薄膜、低濃度
にドープされたｎ型またはｐ型または真性のバンドギャ
ップの広い半導体層を、順次積層することによって、電
子に対する最小局在準位が形成される。
度にドープされたバンドギャップの狭い基板上に、高濃
度ｎドープのバンドギャップの広い半導体薄膜、低濃度
にドープされたｎ型またはｐ型または真性のバンドギャ
ップの広い半導体層を、順次積層することによって、電
子に対する最小局在準位が形成される。
【００１３】ｎチャネルは、広いバンドギャップと狭い
バンドギャップの半導体層の間のヘテロ接合部に生じ
る。そのチャネルにおける自由キャリア源は、ヘテロ接
合に隣接する高濃度ｎドープの広バンドギャップ層内に
あるイオン化したドーパントにより提供される。
バンドギャップの半導体層の間のヘテロ接合部に生じ
る。そのチャネルにおける自由キャリア源は、ヘテロ接
合に隣接する高濃度ｎドープの広バンドギャップ層内に
あるイオン化したドーパントにより提供される。
【００１４】低濃度ドープの広バンドギャップ材料は、
チャネル領域からゲートを電気的に絶縁する。この構造
では、正孔に対する最小局在準位は存在しないので、図
５および図６に示すヘテロ構造に基づいてＣＭＯＤＦＥ
Ｔ（相補型のＭＯＤＦＥＴ）を実現するのは不可能であ
る。
チャネル領域からゲートを電気的に絶縁する。この構造
では、正孔に対する最小局在準位は存在しないので、図
５および図６に示すヘテロ構造に基づいてＣＭＯＤＦＥ
Ｔ（相補型のＭＯＤＦＥＴ）を実現するのは不可能であ
る。
【００１５】ＣＭＯＤＦＥＴの実現可能性、すなわち、
同一基板上にｎチャネルおよびｐチャネルの両導電型の
変調ドープ電界効果トランジスタを形成するという可能
性が、種々のディジタルおよびアナログ回路の適用のた
めに、高く望まれている。
同一基板上にｎチャネルおよびｐチャネルの両導電型の
変調ドープ電界効果トランジスタを形成するという可能
性が、種々のディジタルおよびアナログ回路の適用のた
めに、高く望まれている。
【００１６】Ｓｏｌｏｍｏｎらの米国特許第５０１９８
８２号には、ｐチャネルＭＯＤＦＥＴとｎチャネルＭＯ
ＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を作製
することが可能な半導体積層構造について開示されてい
る。
８２号には、ｐチャネルＭＯＤＦＥＴとｎチャネルＭＯ
ＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を作製
することが可能な半導体積層構造について開示されてい
る。
【００１７】ゲルマニウムチャネルは正孔に対する最小
局在準位を形成し、このチャネルはＭＯＤＦＥＴに用い
られる。しかしながら、ゲルマニウムチャネルには、電
子に対する最小局在準位は存在しない。その理由は、ゲ
ルマニウムとシリコンの間の伝導帯におけるヘテロオフ
セットが極めて小さいからである。
局在準位を形成し、このチャネルはＭＯＤＦＥＴに用い
られる。しかしながら、ゲルマニウムチャネルには、電
子に対する最小局在準位は存在しない。その理由は、ゲ
ルマニウムとシリコンの間の伝導帯におけるヘテロオフ
セットが極めて小さいからである。
【００１８】従って、電子は、ゲルマニウムチャネルへ
向かわず、代わりにその表面に集まってゲートの下のシ
リコン層内にｎチャネルを形成し、デバイスがｎチャネ
ルのＭＯＳＦＥＴのような挙動を示すようになる。よっ
て、この構造では、同一基板上にｎチャネルとｐチャネ
ルの両導電型のＭＯＤＦＥＴが形成されてなる場合の利
点は得られない。
向かわず、代わりにその表面に集まってゲートの下のシ
リコン層内にｎチャネルを形成し、デバイスがｎチャネ
ルのＭＯＳＦＥＴのような挙動を示すようになる。よっ
て、この構造では、同一基板上にｎチャネルとｐチャネ
ルの両導電型のＭＯＤＦＥＴが形成されてなる場合の利
点は得られない。
【００１９】Ｄａｅｍｂｋｅｓらの米国特許第４７１０
７８８号では、不純物添加されたＳｉ1-X ＧｅX 層を用
いてｎチャネルＭＯＤＦＥＴを形成している。電子およ
び正孔の何れに対しても最小局在準位が存在することを
明らかとするバンドギャップ図が示されているが、正孔
に対する最小局在準位は、ドープされた層におけるもの
である。不純物を添加すると、散乱が起こり、導電率が
低下し、チャネルとして使用できなくなってしまう。
７８８号では、不純物添加されたＳｉ1-X ＧｅX 層を用
いてｎチャネルＭＯＤＦＥＴを形成している。電子およ
び正孔の何れに対しても最小局在準位が存在することを
明らかとするバンドギャップ図が示されているが、正孔
に対する最小局在準位は、ドープされた層におけるもの
である。不純物を添加すると、散乱が起こり、導電率が
低下し、チャネルとして使用できなくなってしまう。
【００２０】本発明は、上記事情に鑑みなされたもの
で、同一の半導体よりなる積層体を用いて、同一基板上
に、ｎチャネルおよびｐチャネルの両導電型のＭＯＤＦ
ＥＴを作製することができるようにされたヘテロ構造を
提供することを目的とする。
で、同一の半導体よりなる積層体を用いて、同一基板上
に、ｎチャネルおよびｐチャネルの両導電型のＭＯＤＦ
ＥＴを作製することができるようにされたヘテロ構造を
提供することを目的とする。
【００２１】
【課題を解決するための手段】本発明の１つは、５層の
積層体よりなるヘテロ構造を提供するものである。第１
および第５の層は、アンドープもしくは低濃度ｐドープ
の、シリコンまたはシリコン合金でできている。第２お
よび第４の層は、シリコンまたはシリコン合金でできて
おり、かつｎ型不純物が高濃度に添加されている。最後
に、第３層は、アンドープのシリコン合金でできてい
る。このヘテロ構造に作製されたＭＯＤＦＥＴデバイス
のチャネルは、第３層内に形成される。
積層体よりなるヘテロ構造を提供するものである。第１
および第５の層は、アンドープもしくは低濃度ｐドープ
の、シリコンまたはシリコン合金でできている。第２お
よび第４の層は、シリコンまたはシリコン合金でできて
おり、かつｎ型不純物が高濃度に添加されている。最後
に、第３層は、アンドープのシリコン合金でできてい
る。このヘテロ構造に作製されたＭＯＤＦＥＴデバイス
のチャネルは、第３層内に形成される。
【００２２】第５層は、その上に電極が形成される表面
から、ヘテロ構造を電気的に絶縁している。第２および
第４の層は、チャネル層における伝導帯を引き下げ、そ
れによって電子の井戸が形成される。第３層は、第２お
よび第４の層に関して価電子帯のヘテロオフセットを有
し、それによって正孔のトラップを形成する。
から、ヘテロ構造を電気的に絶縁している。第２および
第４の層は、チャネル層における伝導帯を引き下げ、そ
れによって電子の井戸が形成される。第３層は、第２お
よび第４の層に関して価電子帯のヘテロオフセットを有
し、それによって正孔のトラップを形成する。
【００２３】形成されたヘテロ構造においては、電子お
よび正孔の両方に対して最小局在準位が存在するので、
電子および正孔の伝導が可能である。
よび正孔の両方に対して最小局在準位が存在するので、
電子および正孔の伝導が可能である。
【００２４】高濃度ｎドープのソース領域および高濃度
ｎドープのドレイン領域に、表面から少なくともチャネ
ル層の一部を通って下方へイオン打込みを行うことによ
って、ｎチャネルＭＯＤＦＥＴが作製される。同様に、
イオン打込みのされた高濃度ｐドープのソースおよびド
レイン領域により、ｐチャネルＭＯＤＦＥＴが作製され
る。ｎチャネルおよびｐチャネルの両導電型のデバイス
が、同一のヘテロ構造上に作製され得る。
ｎドープのドレイン領域に、表面から少なくともチャネ
ル層の一部を通って下方へイオン打込みを行うことによ
って、ｎチャネルＭＯＤＦＥＴが作製される。同様に、
イオン打込みのされた高濃度ｐドープのソースおよびド
レイン領域により、ｐチャネルＭＯＤＦＥＴが作製され
る。ｎチャネルおよびｐチャネルの両導電型のデバイス
が、同一のヘテロ構造上に作製され得る。
【００２５】別の実施の形態によれば、本発明は、上述
したヘテロ構造の第４および第５の層の機能がメサ構造
によって達成されるヘテロ構造の変形を提供する。この
実施の形態では、上述したヘテロ構造の第１〜第３層と
同じ構成の第１〜第３層を基本構造として含み、第４お
よび第５の層は、チャネル層にイオン打込みにより形成
されたソース領域とドレイン領域の間にのみ形成され
る。
したヘテロ構造の第４および第５の層の機能がメサ構造
によって達成されるヘテロ構造の変形を提供する。この
実施の形態では、上述したヘテロ構造の第１〜第３層と
同じ構成の第１〜第３層を基本構造として含み、第４お
よび第５の層は、チャネル層にイオン打込みにより形成
されたソース領域とドレイン領域の間にのみ形成され
る。
【００２６】本発明のもう１つは、ＣＭＯＤＦＥＴ（相
補型ＭＯＤＦＥＴ）回路を製造するにあたり、以下の工
程を含む製造方法を提供するものである。すなわち、こ
の製造方法は、ａ）ｉ）基板上に、第１の低濃度ｐドー
プの、シリコンまたはシリコン合金よりなる層を形成す
るステップと、ii）第２の高濃度ｎドープの、シリコン
またはシリコン合金よりなる層を形成するステップと、
iii ） 第３のシリコン合金層を形成するステップと、
iv）第４の高濃度ｎドープの、シリコンまたはシリコン
合金よりなる層を形成するステップと、ｖ）第５の低濃
度ｐドープの、シリコンまたはシリコン合金よりなる層
を形成するステップを行うことによって、伝導帯の井戸
が前記第３層内に存在するとともに、価電子帯のヘテロ
オフセットが前記第３層と、前記第２および第４の各層
との間に存在するヘテロ構造を基板上に形成する工程
と、ｂ）ｉ）前記ヘテロ構造の前記第５層上の、間隔を
あけて離れた位置から、下方へ少なくとも前記第３層の
一部を通って延びる高濃度ｎドープのソース領域および
高濃度ｎドープのドレイン領域にイオン打込みを行うス
テップと、ii）該ソース領域の表面上にソース電極を配
置し、該ドレイン領域の表面上にドレイン電極を配置
し、前記第５層上の、前記ソース電極と前記ドレイン電
極との間にゲート電極を配置するステップとを含み、少
なくとも１つのｎチャネルＭＯＤＦＥＴを前記ヘテロ構
造に形成する工程と、ｃ）ｉ）前記ヘテロ構造の前記第
５層上の、間隔をあけて離れた位置から、下方へ少なく
とも前記第３層の一部を通って延びる高濃度ｐドープの
ソース領域および高濃度ｐドープのドレイン領域にイオ
ン打込みを行うステップと、ii）該ソース領域の表面上
にソース電極を配置し、該ドレイン領域の表面上にドレ
イン電極を配置し、前記第５層上の、前記ソース電極と
前記ドレイン電極との間にゲート電極を配置するステッ
プとを含み、少なくとも１つのｐチャネルＭＯＤＦＥＴ
を前記ヘテロ構造に形成する工程とを含むものである。
補型ＭＯＤＦＥＴ）回路を製造するにあたり、以下の工
程を含む製造方法を提供するものである。すなわち、こ
の製造方法は、ａ）ｉ）基板上に、第１の低濃度ｐドー
プの、シリコンまたはシリコン合金よりなる層を形成す
るステップと、ii）第２の高濃度ｎドープの、シリコン
またはシリコン合金よりなる層を形成するステップと、
iii ） 第３のシリコン合金層を形成するステップと、
iv）第４の高濃度ｎドープの、シリコンまたはシリコン
合金よりなる層を形成するステップと、ｖ）第５の低濃
度ｐドープの、シリコンまたはシリコン合金よりなる層
を形成するステップを行うことによって、伝導帯の井戸
が前記第３層内に存在するとともに、価電子帯のヘテロ
オフセットが前記第３層と、前記第２および第４の各層
との間に存在するヘテロ構造を基板上に形成する工程
と、ｂ）ｉ）前記ヘテロ構造の前記第５層上の、間隔を
あけて離れた位置から、下方へ少なくとも前記第３層の
一部を通って延びる高濃度ｎドープのソース領域および
高濃度ｎドープのドレイン領域にイオン打込みを行うス
テップと、ii）該ソース領域の表面上にソース電極を配
置し、該ドレイン領域の表面上にドレイン電極を配置
し、前記第５層上の、前記ソース電極と前記ドレイン電
極との間にゲート電極を配置するステップとを含み、少
なくとも１つのｎチャネルＭＯＤＦＥＴを前記ヘテロ構
造に形成する工程と、ｃ）ｉ）前記ヘテロ構造の前記第
５層上の、間隔をあけて離れた位置から、下方へ少なく
とも前記第３層の一部を通って延びる高濃度ｐドープの
ソース領域および高濃度ｐドープのドレイン領域にイオ
ン打込みを行うステップと、ii）該ソース領域の表面上
にソース電極を配置し、該ドレイン領域の表面上にドレ
イン電極を配置し、前記第５層上の、前記ソース電極と
前記ドレイン電極との間にゲート電極を配置するステッ
プとを含み、少なくとも１つのｐチャネルＭＯＤＦＥＴ
を前記ヘテロ構造に形成する工程とを含むものである。
【００２７】
【発明の実施の形態】以下に、添付図面を参照しなが
ら、本発明に係るｎチャネルとｐチャネルの両ＭＯＤＦ
ＥＴの作製が可能な半導体ヘテロ構造およびＣＭＯＤＦ
ＥＴ回路の製造方法の実施の形態を詳細に説明する。
ら、本発明に係るｎチャネルとｐチャネルの両ＭＯＤＦ
ＥＴの作製が可能な半導体ヘテロ構造およびＣＭＯＤＦ
ＥＴ回路の製造方法の実施の形態を詳細に説明する。
【００２８】まず、図５（ａ）には、従来のｎチャネル
ＭＯＤＦＥＴの積層構造が示されている。基板２は、例
えばＧａＡｓのようなバンドギャップの狭い半導体であ
る。基板２上には、例えばＡｌＧａＡｓのような材料よ
りなるｎ型不純物が高濃度に添加されたバンドギャップ
の広い半導体層４が積層されている。その半導体層４上
に、ｎ型不純物が低濃度に添加されたバンドギャップの
広いＡｌＧａＡｓ等の半導体層６が積層されている。
ＭＯＤＦＥＴの積層構造が示されている。基板２は、例
えばＧａＡｓのようなバンドギャップの狭い半導体であ
る。基板２上には、例えばＡｌＧａＡｓのような材料よ
りなるｎ型不純物が高濃度に添加されたバンドギャップ
の広い半導体層４が積層されている。その半導体層４上
に、ｎ型不純物が低濃度に添加されたバンドギャップの
広いＡｌＧａＡｓ等の半導体層６が積層されている。
【００２９】図５（ｂ）には、図５（ａ）に示すｎチャ
ネル構造に対するバンドギャップ図が示されている。Ｅ
f はフェルミ準位の位置、Ｅc は伝導帯の位置、Ｅv は
価電子帯の位置、ｅ- はヘテロ接合で生じる自由電子の
蓄積をそれぞれ表している。図６（ａ）は、伝導帯およ
び価電子帯のヘテロオフセットをそれぞれ表すパラメー
タΔＥc およびΔＥv を明らかに示すために、エネルギ
ーバンドにおける高濃度ドープの半導体層４付近での変
化の詳細を取り除いたエネルギーバンド図である。
ネル構造に対するバンドギャップ図が示されている。Ｅ
f はフェルミ準位の位置、Ｅc は伝導帯の位置、Ｅv は
価電子帯の位置、ｅ- はヘテロ接合で生じる自由電子の
蓄積をそれぞれ表している。図６（ａ）は、伝導帯およ
び価電子帯のヘテロオフセットをそれぞれ表すパラメー
タΔＥc およびΔＥv を明らかに示すために、エネルギ
ーバンドにおける高濃度ドープの半導体層４付近での変
化の詳細を取り除いたエネルギーバンド図である。
【００３０】ヘテロ接合８に隣接する高濃度ドープの半
導体層４は、電子の最小局在準位１０を満たす自由電子
の供給源となっている。平衡状態下におけるチャネルの
導電特性は、チャネルに隣接する層を適切にドーピング
することによって細かく設定され得る。ｐチャネルデバ
イスでは、価電子帯に正孔の最小局在準位が形成されて
いる必要があるが、図から明らかなように、正孔の最小
局在準位は存在しない。
導体層４は、電子の最小局在準位１０を満たす自由電子
の供給源となっている。平衡状態下におけるチャネルの
導電特性は、チャネルに隣接する層を適切にドーピング
することによって細かく設定され得る。ｐチャネルデバ
イスでは、価電子帯に正孔の最小局在準位が形成されて
いる必要があるが、図から明らかなように、正孔の最小
局在準位は存在しない。
【００３１】ＭＯＤＦＥＴのソースおよびドレインは、
半導体ヘテロ構造に、その表面からドーパントイオンを
打ち込むことによって形成される。図６（ｂ）には、ｎ
チャネルデバイスが示されており、そのソース１２およ
びドレイン１４は、チャネルに低抵抗で電気的に接触
し、かつ自由キャリアをチャネルに供給するかもしくは
自由キャリアをチャネルから引き抜く領域を効果的に形
成する高濃度のｎドープ領域でできている。
半導体ヘテロ構造に、その表面からドーパントイオンを
打ち込むことによって形成される。図６（ｂ）には、ｎ
チャネルデバイスが示されており、そのソース１２およ
びドレイン１４は、チャネルに低抵抗で電気的に接触
し、かつ自由キャリアをチャネルに供給するかもしくは
自由キャリアをチャネルから引き抜く領域を効果的に形
成する高濃度のｎドープ領域でできている。
【００３２】図１（ａ）は、同一のヘテロ構造上にｎチ
ャネルおよびｐチャネルの両導電型のＭＯＤＦＥＴデバ
イスを作製することが可能な本発明によるＳｉ／Ｓｉ
1-X ＧｅX 系のヘテロ構造の一例を示している。
ャネルおよびｐチャネルの両導電型のＭＯＤＦＥＴデバ
イスを作製することが可能な本発明によるＳｉ／Ｓｉ
1-X ＧｅX 系のヘテロ構造の一例を示している。
【００３３】そのヘテロ構造は、典型的に、ウェハの一
部を形成する一般的なシリコン基板１８上に形成されて
いる。その基板１８上には、低濃度にｐ型不純物が添加
されてなるシリコンでできた第１層２０が成長されてい
る。図示例では、その第１層２０は、シリコン基板層と
一体化して示されている。その次に、高濃度にｎ型不純
物が添加されてなるＳｉでできた第２層２２が積層され
ている。その際、好ましいドーピング濃度の範囲は、５
×１０17〜５×１０19ドーパント原子／cm3 である。
部を形成する一般的なシリコン基板１８上に形成されて
いる。その基板１８上には、低濃度にｐ型不純物が添加
されてなるシリコンでできた第１層２０が成長されてい
る。図示例では、その第１層２０は、シリコン基板層と
一体化して示されている。その次に、高濃度にｎ型不純
物が添加されてなるＳｉでできた第２層２２が積層され
ている。その際、好ましいドーピング濃度の範囲は、５
×１０17〜５×１０19ドーパント原子／cm3 である。
【００３４】この第２層に続いて、Ｓｉ1-X ＧｅX 合金
でできた第３層２４が成長される。それから、このＳｉ
1-X ＧｅX 膜の上面に、そのＳｉ1-X ＧｅX の成長に至
るまでの積層体の構成と逆の構成の積層体が成長され
る。すなわち、Ｓｉ1-X ＧｅX層（第３層２４）上に成
長される積層体には、高濃度にｎ型不純物が添加された
Ｓｉからなる第４層２６、およびその上の低濃度にｐ型
不純物が添加されたＳｉからなる第５層２８が含まれ
る。
でできた第３層２４が成長される。それから、このＳｉ
1-X ＧｅX 膜の上面に、そのＳｉ1-X ＧｅX の成長に至
るまでの積層体の構成と逆の構成の積層体が成長され
る。すなわち、Ｓｉ1-X ＧｅX層（第３層２４）上に成
長される積層体には、高濃度にｎ型不純物が添加された
Ｓｉからなる第４層２６、およびその上の低濃度にｐ型
不純物が添加されたＳｉからなる第５層２８が含まれ
る。
【００３５】さらに以下に説明するように、上記各層に
は種々の材料が用いられ得る。さらに以下に説明するよ
うに、各層の厚さ、および合金層におけるゲルマニウム
の含有量も、設計パラメータである。前記第１層２０の
好ましい厚さは、１００Å〜５０００Åである。高濃度
ｎドープトＳｉよりなる第２層２２および第４層２６の
好ましい厚さは、５０Å〜１５０Åである。Ｓｉ1-X Ｇ
ｅX 合金よりなる第３層２４の好ましい厚さは、５０Å
〜５００Åである。最後に、Ｓｉ1-X ＧｅX 合金層にお
けるゲルマニウムの組成ｘの好ましい範囲は、０．０１
〜０．１である。これらの範囲は、単に好ましいという
だけであって、本発明を限定するものではない。
は種々の材料が用いられ得る。さらに以下に説明するよ
うに、各層の厚さ、および合金層におけるゲルマニウム
の含有量も、設計パラメータである。前記第１層２０の
好ましい厚さは、１００Å〜５０００Åである。高濃度
ｎドープトＳｉよりなる第２層２２および第４層２６の
好ましい厚さは、５０Å〜１５０Åである。Ｓｉ1-X Ｇ
ｅX 合金よりなる第３層２４の好ましい厚さは、５０Å
〜５００Åである。最後に、Ｓｉ1-X ＧｅX 合金層にお
けるゲルマニウムの組成ｘの好ましい範囲は、０．０１
〜０．１である。これらの範囲は、単に好ましいという
だけであって、本発明を限定するものではない。
【００３６】図１（ｂ）は、図１（ａ）に示すヘテロ構
造に対するエネルギーバンド図を、ウェハ表面に対して
垂直な方向の深さの関数として、示している。Ｓｉ1-X
Ｇｅ X 合金よりなる第３層２４と、高濃度ドープトＳｉ
よりなる第２層２２および第４層２６との間の価電子帯
Ｅv の差異により、正孔トラップ３０が生じる。Ｓｉ
1-X ＧｅX 層に隣接する高濃度にドープされた第２層２
２および第４層２６は、伝導帯Ｅc を引き下げ、電子井
戸３２を形成する。
造に対するエネルギーバンド図を、ウェハ表面に対して
垂直な方向の深さの関数として、示している。Ｓｉ1-X
Ｇｅ X 合金よりなる第３層２４と、高濃度ドープトＳｉ
よりなる第２層２２および第４層２６との間の価電子帯
Ｅv の差異により、正孔トラップ３０が生じる。Ｓｉ
1-X ＧｅX 層に隣接する高濃度にドープされた第２層２
２および第４層２６は、伝導帯Ｅc を引き下げ、電子井
戸３２を形成する。
【００３７】図１（ｂ）において、平衡状態では、電荷
が中立であるため、種々の領域における自由キャリアの
数は次の等式を満足させなければならない。 Ｑb1＋Ｑb2＋Ｑ01＋Ｑ02＋ｎ0 ＋ｐ0 ＝０ ここで、Ｑb1およびＱb2は、ヘテロ接合の周囲の空乏領
域における電荷であり、Ｑ01およびＱ02は、ヘテロ接合
に隣接する薄い高濃度ドープト層におけるイオン化され
たドナーに関する電荷であり、ｎ0 は、伝導帯の最小局
在準位に存在する自由電子の電荷であり、ｐ0 は、価電
子帯の最小局在準位に存在する自由正孔の電荷である。
が中立であるため、種々の領域における自由キャリアの
数は次の等式を満足させなければならない。 Ｑb1＋Ｑb2＋Ｑ01＋Ｑ02＋ｎ0 ＋ｐ0 ＝０ ここで、Ｑb1およびＱb2は、ヘテロ接合の周囲の空乏領
域における電荷であり、Ｑ01およびＱ02は、ヘテロ接合
に隣接する薄い高濃度ドープト層におけるイオン化され
たドナーに関する電荷であり、ｎ0 は、伝導帯の最小局
在準位に存在する自由電子の電荷であり、ｐ0 は、価電
子帯の最小局在準位に存在する自由正孔の電荷である。
【００３８】Ｓｉ1-X ＧｅX 合金よりなる第３層２４
は、シリコン上に均一に成長されており、それゆえ第３
層２４に引張り歪みが生じている。その引っ張り歪みに
より、価電子帯のヘテロオフセットの大きさが増大し得
る（Ｒ．Ｐｅｏｐｌｅによる「Ｉｎｄｉｒｅｃｔ ｂａ
ｎｄ ｇａｐ ｏｆ ｃｏｈｅｒｅｎｔｌｙ ｓｔｒａ
ｉｎｅｄ ｂｕｌｋ ＧｅX Ｓｉ1-X ／Ｓｉ ａｌｌｏ
ｙｓ ｏｎ （００１）ｓｉｌｉｃｏｎ ｓｕｂｓｔｒ
ａｔｅｓ」、Ｐｈｙｓ．Ｒｅｖ．、Ｖｏｌ．１３３２、
ｐ．１４０５に記載されている）。
は、シリコン上に均一に成長されており、それゆえ第３
層２４に引張り歪みが生じている。その引っ張り歪みに
より、価電子帯のヘテロオフセットの大きさが増大し得
る（Ｒ．Ｐｅｏｐｌｅによる「Ｉｎｄｉｒｅｃｔ ｂａ
ｎｄ ｇａｐ ｏｆ ｃｏｈｅｒｅｎｔｌｙ ｓｔｒａ
ｉｎｅｄ ｂｕｌｋ ＧｅX Ｓｉ1-X ／Ｓｉ ａｌｌｏ
ｙｓ ｏｎ （００１）ｓｉｌｉｃｏｎ ｓｕｂｓｔｒ
ａｔｅｓ」、Ｐｈｙｓ．Ｒｅｖ．、Ｖｏｌ．１３３２、
ｐ．１４０５に記載されている）。
【００３９】ｘの値、すなわちゲルマニウム原子の比率
は、０．０１〜０．１以外でも適当であり、価電子帯お
よび伝導帯のヘテロオフセットがｘの値に比例するとい
う顕著な要因がある（Ｒ．Ｐｅｏｐｌｅらによる「Ｍｏ
ｄｕｌａｔｉｏｎ−ｄｏｐｉｎｇ ｉｎ ＧｅX Ｓｉ
1-X ／Ｓｉ ｓｔｒａｉｎｅｄ−ｌａｙｅｒ ｈｅｔｅ
ｒｏｓｔｒｕｃｔｕｒｅｓ」、Ａｐｐｌ．Ｐｈｙｓ．Ｌ
ｅｔｔ．、Ｖｏｌ．４５、ｐ．１２３１に記載されてい
る）。ヘテロオフセットがより大きくなると、自由キャ
リアの閉込めが改善されるとともに、デバイスがゲート
電位に対してより敏感になる。
は、０．０１〜０．１以外でも適当であり、価電子帯お
よび伝導帯のヘテロオフセットがｘの値に比例するとい
う顕著な要因がある（Ｒ．Ｐｅｏｐｌｅらによる「Ｍｏ
ｄｕｌａｔｉｏｎ−ｄｏｐｉｎｇ ｉｎ ＧｅX Ｓｉ
1-X ／Ｓｉ ｓｔｒａｉｎｅｄ−ｌａｙｅｒ ｈｅｔｅ
ｒｏｓｔｒｕｃｔｕｒｅｓ」、Ａｐｐｌ．Ｐｈｙｓ．Ｌ
ｅｔｔ．、Ｖｏｌ．４５、ｐ．１２３１に記載されてい
る）。ヘテロオフセットがより大きくなると、自由キャ
リアの閉込めが改善されるとともに、デバイスがゲート
電位に対してより敏感になる。
【００４０】ゲルマニウムの組成ｘに加えて、Ｓｉ1-X
ＧｅX 合金よりなる第３層２４の厚さも、チャネルの導
電特性を決める設計パラメータである。Ｓｉ1-X ＧｅX
層が薄い（厚さ５０Å〜１５０Å）と、図２（ａ）に示
すように、その層を貫通するエネルギー準位が生じ、量
子閉込めがもたらされる。
ＧｅX 合金よりなる第３層２４の厚さも、チャネルの導
電特性を決める設計パラメータである。Ｓｉ1-X ＧｅX
層が薄い（厚さ５０Å〜１５０Å）と、図２（ａ）に示
すように、その層を貫通するエネルギー準位が生じ、量
子閉込めがもたらされる。
【００４１】図２（ａ）において、Ｅe1およびＥe2は、
それぞれ電子の第１準位および第２準位を表しており、
Ｅh1およびＥh2は、それぞれ正孔の第１準位および第２
準位を表している。また、Ｅc は伝導帯の位置を表して
おり、Ｅv は価電子帯の位置を表している。対照的に、
図２（ｂ）は、より厚いＳｉ1-X ＧｅX 層を有するヘテ
ロ構造の例のバンドギャップ図であるが、同図に示すよ
うに、キャリアは、電子の場合には第３層２４の中央に
閉じ込められ、正孔の場合にはヘテロ接合部に閉じ込め
られる。
それぞれ電子の第１準位および第２準位を表しており、
Ｅh1およびＥh2は、それぞれ正孔の第１準位および第２
準位を表している。また、Ｅc は伝導帯の位置を表して
おり、Ｅv は価電子帯の位置を表している。対照的に、
図２（ｂ）は、より厚いＳｉ1-X ＧｅX 層を有するヘテ
ロ構造の例のバンドギャップ図であるが、同図に示すよ
うに、キャリアは、電子の場合には第３層２４の中央に
閉じ込められ、正孔の場合にはヘテロ接合部に閉じ込め
られる。
【００４２】図２（ｂ）において、Ｅh1およびＥh2は、
それぞれ正孔の第１準位および第２準位を表している。
Ｅc は伝導帯の位置を表しており、Ｅv は価電子帯の位
置を表している。この場合には、正孔のエネルギー準位
がヘテロ接合部に隣接してすぐに見つかるのに対して、
電子に対する別々のエネルギー準位は生じない。
それぞれ正孔の第１準位および第２準位を表している。
Ｅc は伝導帯の位置を表しており、Ｅv は価電子帯の位
置を表している。この場合には、正孔のエネルギー準位
がヘテロ接合部に隣接してすぐに見つかるのに対して、
電子に対する別々のエネルギー準位は生じない。
【００４３】Ｓｉ1-X ＧｅX 層が薄いと、量子の閉込め
により、キャリア移動度が改善され、結果的にデバイス
の電気的特性が改善される。Ｓｉ1-X ＧｅX 層が厚い
と、キャリアは量子閉込め効果の恩恵を受けなくなり、
移動度が小さくなってしまう。量子閉込めの恩恵は、薄
い層を再現性よく製造するのは困難であるということに
よって、相殺されてしまうかもしれない。
により、キャリア移動度が改善され、結果的にデバイス
の電気的特性が改善される。Ｓｉ1-X ＧｅX 層が厚い
と、キャリアは量子閉込め効果の恩恵を受けなくなり、
移動度が小さくなってしまう。量子閉込めの恩恵は、薄
い層を再現性よく製造するのは困難であるということに
よって、相殺されてしまうかもしれない。
【００４４】また、チャネルの厚さｔおよびゲルマニウ
ムの組成ｘは、実質的にチャネルが無転位となるよう
に、決める必要がある。高転位密度は、例えば電子デバ
イスの一つに短絡を生じさせる虞がある。この実施の形
態に関連して説明すると、結晶が実質的に無転位である
ということは、半導体の結晶格子が、シリコンの層２
０，２２，２６，２８とシリコン合金の層２４との間の
界面に跨って、その結晶秩序を維持している、というこ
とを意味している。
ムの組成ｘは、実質的にチャネルが無転位となるよう
に、決める必要がある。高転位密度は、例えば電子デバ
イスの一つに短絡を生じさせる虞がある。この実施の形
態に関連して説明すると、結晶が実質的に無転位である
ということは、半導体の結晶格子が、シリコンの層２
０，２２，２６，２８とシリコン合金の層２４との間の
界面に跨って、その結晶秩序を維持している、というこ
とを意味している。
【００４５】仮像（pseudomorphic)結晶および絶対的に
安定した結晶は、いずれも実質的に無転位である。絶対
的に安定した結晶は、その結晶の融点に至る全温度域で
結晶秩序を維持している。対照的に、仮像（pseudomorp
hic)結晶は、融点よりも低い温度で結晶秩序が乱れ始め
る。コアの平衡格子定数とクラッドの平衡格子定数との
差異によって、結晶に歪みが生じる。格子定数の差が大
きくなるに連れて、また合金層が厚くなるに連れて、歪
みも大きくなる。格子定数の違いは、合金層の合金組成
によって決まる。
安定した結晶は、いずれも実質的に無転位である。絶対
的に安定した結晶は、その結晶の融点に至る全温度域で
結晶秩序を維持している。対照的に、仮像（pseudomorp
hic)結晶は、融点よりも低い温度で結晶秩序が乱れ始め
る。コアの平衡格子定数とクラッドの平衡格子定数との
差異によって、結晶に歪みが生じる。格子定数の差が大
きくなるに連れて、また合金層が厚くなるに連れて、歪
みも大きくなる。格子定数の違いは、合金層の合金組成
によって決まる。
【００４６】結晶の歪みが十分に大きいと、結晶は、も
はや実質的に無転位ではなくなる。歪みは、チャネルの
厚さおよびゲルマニウムの組成とともに増大する。従っ
て、ゲルマニウムの含有量が増えると、転位が生じない
臨界厚さはより小さくなる。ＳｉＧｅ層の厚さは、当然
のことながら、もはや結晶が実質的に無転位でなくなっ
てしまう臨界厚さよりも薄くなるように保たれるが、Ｓ
ｉＧｅチャネル層が厚いほどデバイスの製造はより容易
となる。
はや実質的に無転位ではなくなる。歪みは、チャネルの
厚さおよびゲルマニウムの組成とともに増大する。従っ
て、ゲルマニウムの含有量が増えると、転位が生じない
臨界厚さはより小さくなる。ＳｉＧｅ層の厚さは、当然
のことながら、もはや結晶が実質的に無転位でなくなっ
てしまう臨界厚さよりも薄くなるように保たれるが、Ｓ
ｉＧｅチャネル層が厚いほどデバイスの製造はより容易
となる。
【００４７】Ｓｉに対して歪んだＳｉ1-X ＧｅX のバン
ドの並びは、タイプＩであり、エネルギーバンドギャッ
プにおける違いのほとんどが価電子帯に含まれている
（Ｒ．Ｐｅｏｐｌｅによる「Ｉｎｄｉｒｅｃｔ ｂａｎ
ｄ ｇａｐ ｏｆ ｃｏｈｅｒｅｎｔｌｙ ｓｔｒａｉ
ｎｅｄ ｂｕｌｋ ＧｅX Ｓｉ1-X ／Ｓｉ ａｌｌｏｙ
ｓ ｏｎ （００１） ｓｉｌｉｃｏｎ ｓｕｂｓｔｒ
ａｔｅｓ」、Ｐｈｙｓ．Ｒｅｖ．、Ｖｏｌ．１３３２、
ｐ．１４０５に記載されている）。
ドの並びは、タイプＩであり、エネルギーバンドギャッ
プにおける違いのほとんどが価電子帯に含まれている
（Ｒ．Ｐｅｏｐｌｅによる「Ｉｎｄｉｒｅｃｔ ｂａｎ
ｄ ｇａｐ ｏｆ ｃｏｈｅｒｅｎｔｌｙ ｓｔｒａｉ
ｎｅｄ ｂｕｌｋ ＧｅX Ｓｉ1-X ／Ｓｉ ａｌｌｏｙ
ｓ ｏｎ （００１） ｓｉｌｉｃｏｎ ｓｕｂｓｔｒ
ａｔｅｓ」、Ｐｈｙｓ．Ｒｅｖ．、Ｖｏｌ．１３３２、
ｐ．１４０５に記載されている）。
【００４８】例えば、ｘ＝０．１０の時、伝導帯は釣り
合って、ΔＥc ＝０．０２ｅＶおよびΔＥv ＝０．０７
ｅＶとなる（Ｒ．Ｐｅｏｐｌｅによる「Ｐｈｙｓｉｃｓ
ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ ｏｆ ＧｅX Ｓ
ｉ1-X ／Ｓｉ Ｓｔｒａｉｎｅｄ Ｌａｙｅｒ Ｈｅｔ
ｅｒｏｓｔｒｕｃｔｕｒｅｓ」、ＩＥＥＥ １．Ｑｕａ
ｎｔｕｍ Ｅｌｅｃｔｒｏｎ．、Ｖｏｌ．ＱＥ−２２、
ｐ．１６９６に記載されている）。この理由は、Ｓｉ
1-X ＧｅX 層に隣接する２つのドーピングされた領域を
含まないヘテロ構造は、価電子帯のヘテロオフセットに
より決まる正孔の最小局在準位を有しているが、電子の
最小局在準位を有していないからである。
合って、ΔＥc ＝０．０２ｅＶおよびΔＥv ＝０．０７
ｅＶとなる（Ｒ．Ｐｅｏｐｌｅによる「Ｐｈｙｓｉｃｓ
ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ ｏｆ ＧｅX Ｓ
ｉ1-X ／Ｓｉ Ｓｔｒａｉｎｅｄ Ｌａｙｅｒ Ｈｅｔ
ｅｒｏｓｔｒｕｃｔｕｒｅｓ」、ＩＥＥＥ １．Ｑｕａ
ｎｔｕｍ Ｅｌｅｃｔｒｏｎ．、Ｖｏｌ．ＱＥ−２２、
ｐ．１６９６に記載されている）。この理由は、Ｓｉ
1-X ＧｅX 層に隣接する２つのドーピングされた領域を
含まないヘテロ構造は、価電子帯のヘテロオフセットに
より決まる正孔の最小局在準位を有しているが、電子の
最小局在準位を有していないからである。
【００４９】ゲートに電圧が印加されてヘテロ接合部の
周囲の空乏領域が変調されると、チャネルに自由キャリ
ア群が生じる。これは、チャネルの導電率の変調に基づ
いており、またＳｉ／Ｓｉ1-X ＧｅX 系ＭＯＤＦＥＴの
動作に基づいている。さらに、ヘテロ接合部に隣接する
層に、故意に、高濃度の不純物添加を行うことにより、
（電荷の中立状態によって）平衡状態のチャネル特性が
決まる（Ｒ．Ｐｅｏｐｌｅらによる「Ｍｏｄｕｌａｔｉ
ｏｎ−ｄｏｐｉｎｇ ｉｎ ＧｅX Ｓｉ1-X ／Ｓｉ ｓ
ｔｒａｉｎｅｄ−ｌａｙｅｒ ｈｅｔｅｒｏｓｔｒｕｃ
ｔｕｒｅｓ」、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．、Ｖｏ
ｌ．４５、ｐ．１２３１に記載されている）。
周囲の空乏領域が変調されると、チャネルに自由キャリ
ア群が生じる。これは、チャネルの導電率の変調に基づ
いており、またＳｉ／Ｓｉ1-X ＧｅX 系ＭＯＤＦＥＴの
動作に基づいている。さらに、ヘテロ接合部に隣接する
層に、故意に、高濃度の不純物添加を行うことにより、
（電荷の中立状態によって）平衡状態のチャネル特性が
決まる（Ｒ．Ｐｅｏｐｌｅらによる「Ｍｏｄｕｌａｔｉ
ｏｎ−ｄｏｐｉｎｇ ｉｎ ＧｅX Ｓｉ1-X ／Ｓｉ ｓ
ｔｒａｉｎｅｄ−ｌａｙｅｒ ｈｅｔｅｒｏｓｔｒｕｃ
ｔｕｒｅｓ」、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．、Ｖｏ
ｌ．４５、ｐ．１２３１に記載されている）。
【００５０】この不純物添加は、ｎチャネルおよびｐチ
ャネルの両導電型のＭＯＤＦＥＴのエンハンスメント型
またはディプレッション型の動作を特定する設計パラメ
ータである。これらのタイプのチャネル領域の一般的な
量子力学的な取扱いについては、Ｃ．Ｗｅｉｓｂｕｃｈ
およびＢ．Ｖｉｎｔｅｒ著の「Ｑｕａｎｔｕｍ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ Ｓｔｒｕｃｔｕｒｅｓ」、Ａｃ
ａｄｅｍｉｃ Ｐｒｅｓｓ、１９９１に詳述されてい
る。また、デバイスの動作電圧は、ヘテロ接合部の層に
おける種々の不純物添加によって特徴づけられる。つま
り、チャネルの導電率に影響するゲート電位の範囲に影
響が生じる。
ャネルの両導電型のＭＯＤＦＥＴのエンハンスメント型
またはディプレッション型の動作を特定する設計パラメ
ータである。これらのタイプのチャネル領域の一般的な
量子力学的な取扱いについては、Ｃ．Ｗｅｉｓｂｕｃｈ
およびＢ．Ｖｉｎｔｅｒ著の「Ｑｕａｎｔｕｍ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ Ｓｔｒｕｃｔｕｒｅｓ」、Ａｃ
ａｄｅｍｉｃ Ｐｒｅｓｓ、１９９１に詳述されてい
る。また、デバイスの動作電圧は、ヘテロ接合部の層に
おける種々の不純物添加によって特徴づけられる。つま
り、チャネルの導電率に影響するゲート電位の範囲に影
響が生じる。
【００５１】図３は、ｎチャネルＭＯＤＦＥＴ４０とｐ
チャネルＭＯＤＦＥＴ４２の両方が作製されてなる、本
発明による積層構造を示している。従来同様のゲート電
極４４，４６が設けられている。ｎチャネルＭＯＤＦＥ
Ｔ４０のチャネル４７には、高濃度にｎ型不純物がイオ
ン打込みされてなるソース領域４８およびドレイン領域
４９が接触している。ソース領域４８およびドレイン領
域４９は、ヘテロ接合部の界面から下方へ、少なくとも
ＭＯＤＦＥＴのチャネルが生じる前記第３層（チャネル
層）２４の一部を通って延びている必要がある。
チャネルＭＯＤＦＥＴ４２の両方が作製されてなる、本
発明による積層構造を示している。従来同様のゲート電
極４４，４６が設けられている。ｎチャネルＭＯＤＦＥ
Ｔ４０のチャネル４７には、高濃度にｎ型不純物がイオ
ン打込みされてなるソース領域４８およびドレイン領域
４９が接触している。ソース領域４８およびドレイン領
域４９は、ヘテロ接合部の界面から下方へ、少なくとも
ＭＯＤＦＥＴのチャネルが生じる前記第３層（チャネル
層）２４の一部を通って延びている必要がある。
【００５２】好ましくは、イオン打込みされたソース領
域４８およびドレイン領域４９は、表面からチャネル層
（第３層）２４に亘って延びているとよい。図示例で
は、ソース領域４８およびドレイン領域４９は、表面か
ら下方へ基板上の第１層２０まで延びている。いずれに
しても、ソース領域４８およびドレイン領域４９は、基
板に達するまで下方へずっと延びている必要はない。同
様に、ｐチャネルＭＯＤＦＥＴ４２のチャネル５０に
は、高濃度にｐ型不純物がイオン打込みされてなるソー
ス領域５２およびドレイン領域５４が接触している。ソ
ース領域５２およびドレイン領域５４は、表面から下方
へ、好ましくは基板上の層２０まで延びているとよい。
域４８およびドレイン領域４９は、表面からチャネル層
（第３層）２４に亘って延びているとよい。図示例で
は、ソース領域４８およびドレイン領域４９は、表面か
ら下方へ基板上の第１層２０まで延びている。いずれに
しても、ソース領域４８およびドレイン領域４９は、基
板に達するまで下方へずっと延びている必要はない。同
様に、ｐチャネルＭＯＤＦＥＴ４２のチャネル５０に
は、高濃度にｐ型不純物がイオン打込みされてなるソー
ス領域５２およびドレイン領域５４が接触している。ソ
ース領域５２およびドレイン領域５４は、表面から下方
へ、好ましくは基板上の層２０まで延びているとよい。
【００５３】従来のＶＬＳＩの製造技術が、ｎチャネル
ＭＯＤＦＥＴ、ｐチャネルＭＯＤＦＥＴおよびＣＭＯＤ
ＦＥＴ回路等、本発明により設計されるすべてものの形
成に適用可能である。この相補型の特質は、この設計に
対して独特なヘテロ構造による効果である。作製された
デバイスの導電型は、Ｓｉ1-X ＧｅX 層に接触するソー
ス・ドレイン領域の導電型（ｎ型かｐ型か）によって決
まる。
ＭＯＤＦＥＴ、ｐチャネルＭＯＤＦＥＴおよびＣＭＯＤ
ＦＥＴ回路等、本発明により設計されるすべてものの形
成に適用可能である。この相補型の特質は、この設計に
対して独特なヘテロ構造による効果である。作製された
デバイスの導電型は、Ｓｉ1-X ＧｅX 層に接触するソー
ス・ドレイン領域の導電型（ｎ型かｐ型か）によって決
まる。
【００５４】図４は、上述した半導体ヘテロ構造に対し
て、異なる形態を用いて同様の効果を奏する、本発明の
他の実施の形態を示している。
て、異なる形態を用いて同様の効果を奏する、本発明の
他の実施の形態を示している。
【００５５】図４は、ヘテロ構造の他の例を用いて作製
されたｎチャネルおよびｐチャネルの両ＭＯＤＦＥＴを
示している。図４に示す例では、図３に示す実施の形態
と同様に、基板１８、下層のシリコン層（第１層）２
０、高濃度ｎドープトシリコン層（第２層）２２および
チャネル層（第３層）２４が設けられている。図３に示
す実施の形態では、チャネル層（第３層）２４の上にさ
らに幾つかの層が連続して形成されていたが、それより
もむしろ、この図４に示す実施の形態では、メサ構造を
採用している。
されたｎチャネルおよびｐチャネルの両ＭＯＤＦＥＴを
示している。図４に示す例では、図３に示す実施の形態
と同様に、基板１８、下層のシリコン層（第１層）２
０、高濃度ｎドープトシリコン層（第２層）２２および
チャネル層（第３層）２４が設けられている。図３に示
す実施の形態では、チャネル層（第３層）２４の上にさ
らに幾つかの層が連続して形成されていたが、それより
もむしろ、この図４に示す実施の形態では、メサ構造を
採用している。
【００５６】このメサ構造では、必要な箇所、すなわち
各デバイスのソースおよびドレインが設けられる箇所の
間にのみ、高濃度ｎドープトシリコン領域６８，７０が
設けられている。これらの高濃度ｎドープトシリコン領
域６８，７０は、図３に示す例における第２の高濃度ｎ
ドープト層２６と同様の機能を果たしている。各高濃度
ｎドープトシリコン領域６８，７０上には、低濃度ｐド
ープトシリコン領域７２，７４およびゲート電極７６，
７８が形成されている。
各デバイスのソースおよびドレインが設けられる箇所の
間にのみ、高濃度ｎドープトシリコン領域６８，７０が
設けられている。これらの高濃度ｎドープトシリコン領
域６８，７０は、図３に示す例における第２の高濃度ｎ
ドープト層２６と同様の機能を果たしている。各高濃度
ｎドープトシリコン領域６８，７０上には、低濃度ｐド
ープトシリコン領域７２，７４およびゲート電極７６，
７８が形成されている。
【００５７】メサ構造部分は、材料の平坦な層を堆積さ
せるかもしくは成長させ、そしてメサ構造を形成する部
分を残してその周囲の材料をエッチングして除去するこ
とにより形成されている。メサ構造を形成するために材
料をエッチングして除去した後、高濃度に不純物がドー
ピングされるソース領域４８，５２およびドレイン領域
４９，５４にイオン打込みがなされる。
せるかもしくは成長させ、そしてメサ構造を形成する部
分を残してその周囲の材料をエッチングして除去するこ
とにより形成されている。メサ構造を形成するために材
料をエッチングして除去した後、高濃度に不純物がドー
ピングされるソース領域４８，５２およびドレイン領域
４９，５４にイオン打込みがなされる。
【００５８】図示例では、ソース・ドレイン対４８，４
９は、ｎチャネルデバイスを形成するために必要な高濃
度ｎドープト領域であり、一方、ソース・ドレイン対５
２，５４は、ｐチャネルデバイスを形成するために必要
な高濃度ｐドープト領域である。メサ構造がエッチング
されてイオン打込み領域が形成された後、ソース６０，
６２およびドレイン６４，６６の電極が形成される。
９は、ｎチャネルデバイスを形成するために必要な高濃
度ｎドープト領域であり、一方、ソース・ドレイン対５
２，５４は、ｐチャネルデバイスを形成するために必要
な高濃度ｐドープト領域である。メサ構造がエッチング
されてイオン打込み領域が形成された後、ソース６０，
６２およびドレイン６４，６６の電極が形成される。
【００５９】シリコン領域７２，７４は、図３に示す例
における上層シリコン層（第５層）２８と同様の機能、
すなわちゲート電極７６，７８をチャネル４７，５０か
ら分離するという機能を果たしている。
における上層シリコン層（第５層）２８と同様の機能、
すなわちゲート電極７６，７８をチャネル４７，５０か
ら分離するという機能を果たしている。
【００６０】以上、本発明の特定の実施の形態について
詳述したが、特許請求の範囲の記載事項より明らかとな
る本発明範囲から逸脱しない範囲において、種々の変形
や変更や改変がなされ得る。
詳述したが、特許請求の範囲の記載事項より明らかとな
る本発明範囲から逸脱しない範囲において、種々の変形
や変更や改変がなされ得る。
【００６１】５つの層において用いられた半導体材料に
ついては、５つの層のうちの幾つかの層または全部の層
がIV族のシリコン合金でできていてもよい。チャネル層
において（または他の層において）用いられる合金は、
ＳｉＧｅ以外のIV族の合金、例えばＳｉＣのような合金
であってもよい。如何なる積層構造であっても、結晶が
実質的に無転位でなければならないということは、当然
のことながら重要である。
ついては、５つの層のうちの幾つかの層または全部の層
がIV族のシリコン合金でできていてもよい。チャネル層
において（または他の層において）用いられる合金は、
ＳｉＧｅ以外のIV族の合金、例えばＳｉＣのような合金
であってもよい。如何なる積層構造であっても、結晶が
実質的に無転位でなければならないということは、当然
のことながら重要である。
【００６２】もう一つの必須の重要な点は、形成された
積層構造が図１（ｂ）に示すバンドギャップ構造と同様
のバンドギャップ構造を有している、ということであ
る。すなわち、第１に、チャネル層に用いられた合金と
その隣の高濃度ｎドープト層との間で価電子帯のヘテロ
オフセットが存在し、かつ第２に、高濃度ｎドープト層
がチャネル層において伝導帯の井戸を形成しなければな
らない、ということである。
積層構造が図１（ｂ）に示すバンドギャップ構造と同様
のバンドギャップ構造を有している、ということであ
る。すなわち、第１に、チャネル層に用いられた合金と
その隣の高濃度ｎドープト層との間で価電子帯のヘテロ
オフセットが存在し、かつ第２に、高濃度ｎドープト層
がチャネル層において伝導帯の井戸を形成しなければな
らない、ということである。
【００６３】高濃度ｎドープト層（第２および第４層）
２２，２６およびチャネル層（第３層）２４を除く他の
層の不純物の添加については、好ましくは、何も不純物
が添加されていないほうがよいが、それは、殆どいつも
何らかのいいかげんな不純物添加がなされてしまう現状
の製造技術では容易なことではない。チャネル層（第３
層）２４においては、チャネルの導電率に深刻な影響を
及ぼさないように、何らかのいいかげんな不純物添加が
起こるのを十分に抑制しなければならない。
２２，２６およびチャネル層（第３層）２４を除く他の
層の不純物の添加については、好ましくは、何も不純物
が添加されていないほうがよいが、それは、殆どいつも
何らかのいいかげんな不純物添加がなされてしまう現状
の製造技術では容易なことではない。チャネル層（第３
層）２４においては、チャネルの導電率に深刻な影響を
及ぼさないように、何らかのいいかげんな不純物添加が
起こるのを十分に抑制しなければならない。
【００６４】第１および第５の層２０，２８の不純物添
加は、寄生ＭＯＳＦＥＴの電気伝導およびリーク電流の
レベルを決める設計パラメータである。この層において
は、不純物を添加しないかまたはｐ型不純物を低濃度で
添加するようにされる。これらの層は、不純物が高濃度
に添加されることはない。その理由は、不純物が高濃度
に添加されると、ソースとドレインとの間に低抵抗の接
続の形成が起こり、チャネルと並列に導電経路が形成さ
れてしまうからである。
加は、寄生ＭＯＳＦＥＴの電気伝導およびリーク電流の
レベルを決める設計パラメータである。この層において
は、不純物を添加しないかまたはｐ型不純物を低濃度で
添加するようにされる。これらの層は、不純物が高濃度
に添加されることはない。その理由は、不純物が高濃度
に添加されると、ソースとドレインとの間に低抵抗の接
続の形成が起こり、チャネルと並列に導電経路が形成さ
れてしまうからである。
【００６５】まったく不純物が添加されていない場合に
は、ソースとドレインとの間でシリコン層（第５層）２
８において電流が流れて、幾らかの寄生ＭＯＳＦＥＴに
よる電気伝導が起こる虞がある。これらの層にｐ型不純
物を低濃度で添加することによって、それらの層は、層
内を電流が流れるのに対して高抵抗となる。それにもか
かわらず、ほとんどの場合、ソースからシリコン層（第
５層）２８を介してゲートへ幾らかのリーク電流が流れ
てしまう。
は、ソースとドレインとの間でシリコン層（第５層）２
８において電流が流れて、幾らかの寄生ＭＯＳＦＥＴに
よる電気伝導が起こる虞がある。これらの層にｐ型不純
物を低濃度で添加することによって、それらの層は、層
内を電流が流れるのに対して高抵抗となる。それにもか
かわらず、ほとんどの場合、ソースからシリコン層（第
５層）２８を介してゲートへ幾らかのリーク電流が流れ
てしまう。
【００６６】上述した各実施の形態では、ゲート電極は
上層のシリコン層（第５層）２８に直接接触しており、
その接触部に良好なショットキーダイオードが形成され
てリーク電流を最低限に抑えていると仮定している。そ
の代わりに、ゲート電極とシリコン層との間に酸化層を
介設する（ＭＯＳＦＥＴのように）ことにより、ゲート
電極を電気的に絶縁分離するようにしてもよい。
上層のシリコン層（第５層）２８に直接接触しており、
その接触部に良好なショットキーダイオードが形成され
てリーク電流を最低限に抑えていると仮定している。そ
の代わりに、ゲート電極とシリコン層との間に酸化層を
介設する（ＭＯＳＦＥＴのように）ことにより、ゲート
電極を電気的に絶縁分離するようにしてもよい。
【００６７】そうすれば、リーク電流をなくすことがで
きる。それでもなお、その酸化層の下の上層シリコン層
（第５層）２８において電流の流れが生じるであろう。
これもまた、寄生ＭＯＳＦＥＴによる電気伝導である。
常に、ＭＯＳＦＥＴとして動作するのを最小限度に抑え
る必要がある。
きる。それでもなお、その酸化層の下の上層シリコン層
（第５層）２８において電流の流れが生じるであろう。
これもまた、寄生ＭＯＳＦＥＴによる電気伝導である。
常に、ＭＯＳＦＥＴとして動作するのを最小限度に抑え
る必要がある。
【００６８】
【発明の効果】以上説明したとおり、本発明に係るｎチ
ャネルとｐチャネルの両ＭＯＤＦＥＴの作製が可能な半
導体ヘテロ構造およびＣＭＯＤＦＥＴ回路の製造方法に
よれば、同一の半導体よりなる積層体を用いて、同一基
板上に、ｎチャネルおよびｐチャネルの両導電型のＭＯ
ＤＦＥＴを作製することができる効果がある。
ャネルとｐチャネルの両ＭＯＤＦＥＴの作製が可能な半
導体ヘテロ構造およびＣＭＯＤＦＥＴ回路の製造方法に
よれば、同一の半導体よりなる積層体を用いて、同一基
板上に、ｎチャネルおよびｐチャネルの両導電型のＭＯ
ＤＦＥＴを作製することができる効果がある。
【図１】本発明技術を示す図であり、同図（ａ）は、相
補的なＳｉ／Ｓｉ1-X ＧｅX 系のＭＯＤＦＥＴの形成を
可能とする本発明による積層構造の概略断面図、同図
（ｂ）は、同図１（ａ）に示すひとつづきの積層体のエ
ネルギーバンド図である。
補的なＳｉ／Ｓｉ1-X ＧｅX 系のＭＯＤＦＥＴの形成を
可能とする本発明による積層構造の概略断面図、同図
（ｂ）は、同図１（ａ）に示すひとつづきの積層体のエ
ネルギーバンド図である。
【図２】量子閉込め効果により生じる個々の自由キャリ
アのエネルギー準位を示すエネルギーバンド図であり、
同図（ａ）は、薄い（５０Å〜１５０Å）Ｓｉ1-X Ｇｅ
X 合金層に対して、量子閉込め効果により生じる個々の
自由キャリアのエネルギー準位を示すエネルギーバンド
図（ヘテロ接合領域における図）、同図（ｂ）は、厚い
（５０Å〜１５０Å）Ｓｉ1-X ＧｅX 合金層に対して、
量子閉込め効果により生じる個々の自由キャリアのエネ
ルギー準位を示すエネルギーバンド図（ヘテロ接合領域
における図）である。
アのエネルギー準位を示すエネルギーバンド図であり、
同図（ａ）は、薄い（５０Å〜１５０Å）Ｓｉ1-X Ｇｅ
X 合金層に対して、量子閉込め効果により生じる個々の
自由キャリアのエネルギー準位を示すエネルギーバンド
図（ヘテロ接合領域における図）、同図（ｂ）は、厚い
（５０Å〜１５０Å）Ｓｉ1-X ＧｅX 合金層に対して、
量子閉込め効果により生じる個々の自由キャリアのエネ
ルギー準位を示すエネルギーバンド図（ヘテロ接合領域
における図）である。
【図３】Ｓｉ1-X ＧｅX 層に、イオン打込みにより高濃
度にｎ型不純物が添加された領域およびｐ型不純物が添
加された領域が形成されてなる、本発明によるＳｉ／Ｓ
ｉ1-X ＧｅX 系のｎチャネルおよびｐチャネルのＭＯＤ
ＦＥＴを模式的に示す断面図である。
度にｎ型不純物が添加された領域およびｐ型不純物が添
加された領域が形成されてなる、本発明によるＳｉ／Ｓ
ｉ1-X ＧｅX 系のｎチャネルおよびｐチャネルのＭＯＤ
ＦＥＴを模式的に示す断面図である。
【図４】メサ構造が採用されてなる、本発明によるＳｉ
／Ｓｉ1-X ＧｅX 系のｎチャネルおよびｐチャネルのＭ
ＯＤＦＥＴを模式的に示す断面図である。
／Ｓｉ1-X ＧｅX 系のｎチャネルおよびｐチャネルのＭ
ＯＤＦＥＴを模式的に示す断面図である。
【図５】従来技術を示す図であり、同図（ａ）は、従来
のＭＯＤＦＥＴにおいて使用されている積層構造の概略
断面図、同図（ｂ）は、従来のｎチャネルＭＯＤＦＥＴ
のエネルギーバンド図である。
のＭＯＤＦＥＴにおいて使用されている積層構造の概略
断面図、同図（ｂ）は、従来のｎチャネルＭＯＤＦＥＴ
のエネルギーバンド図である。
【図６】従来技術を示す図であり、同図（ａ）は、図５
（ｂ）のエネルギーバンド図の伝導帯および価電子帯を
直線状に表した模式図、同図（ｂ）は、従来のｎチャネ
ルＭＯＤＦＥＴを簡略化して示す概略断面図である。
（ｂ）のエネルギーバンド図の伝導帯および価電子帯を
直線状に表した模式図、同図（ｂ）は、従来のｎチャネ
ルＭＯＤＦＥＴを簡略化して示す概略断面図である。
Ｅc 伝導帯 Ｅf フェルミ準位 Ｅv 価電子帯 ２ 基板 ４ ｎ型不純物が高濃度に添加されたバンドギャップの
広い半導体層 ６ ｎ型不純物が低濃度に添加されたバンドギャップの
広い半導体層 ８ ヘテロ接合 １０ 電子の最小局在準位 １２ ソース １４ ドレイン １８ シリコン基板 ２０ 第１層 ２２ 第２層 ２４ 第３層 ２６ 第４層 ２８ 第５層 ３０ 正孔トラップ ３２ 電子井戸 ４０ ｎチャネルＭＯＤＦＥＴ ４２ ｐチャネルＭＯＤＦＥＴ ４４，４６，７６，７８ ゲート電極 ４７，５０ チャネル ４８，５２ ソース領域 ４９，５４ ドレイン領域 ６８，７０ 高濃度ｎドープトシリコン領域 ７２，７４ 低濃度ｐドープトシリコン領域 ６０，６２ ソース電極 ６４，６６ ドレイン電極
広い半導体層 ６ ｎ型不純物が低濃度に添加されたバンドギャップの
広い半導体層 ８ ヘテロ接合 １０ 電子の最小局在準位 １２ ソース １４ ドレイン １８ シリコン基板 ２０ 第１層 ２２ 第２層 ２４ 第３層 ２６ 第４層 ２８ 第５層 ３０ 正孔トラップ ３２ 電子井戸 ４０ ｎチャネルＭＯＤＦＥＴ ４２ ｐチャネルＭＯＤＦＥＴ ４４，４６，７６，７８ ゲート電極 ４７，５０ チャネル ４８，５２ ソース領域 ４９，５４ ドレイン領域 ６８，７０ 高濃度ｎドープトシリコン領域 ７２，７４ 低濃度ｐドープトシリコン領域 ６０，６２ ソース電極 ６４，６６ ドレイン電極
Claims (32)
- 【請求項１】 ｎチャネルおよびｐチャネルの両導電型
の変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）の
作製が可能な半導体ヘテロ構造であって、 第１のアンドープまたは低濃度ｐドープの、シリコンま
たはシリコン合金よりなる層と、 第２の高濃度ｎドープの、シリコンまたはシリコン合金
よりなる層と、 第３のシリコン合金層と、 第４の高濃度ｎドープの、シリコンまたはシリコン合金
よりなる層と、 第５のアンドープまたは低濃度ｐドープの、シリコンま
たはシリコン合金よりなる層と、 を順次具備し、 伝導帯の井戸が前記第３層内に存在するとともに、価電
子帯のヘテロオフセットが前記第３層と、前記第２およ
び第４の各層との間に存在していることを特徴とする半
導体ヘテロ構造。 - 【請求項２】 前記第１、第２、第４および第５の層が
シリコンでできていることを特徴とする請求項１に記載
の半導体ヘテロ構造。 - 【請求項３】 前記第３層のシリコン合金はＳｉ1-X Ｇ
ｅX であり、０＜ｘ＜１であることを特徴とする請求項
２に記載の半導体ヘテロ構造。 - 【請求項４】 前記第３層のシリコン合金はＳｉＣであ
ることを特徴とする請求項２に記載の半導体ヘテロ構
造。 - 【請求項５】 前記第２および第４の層は、５０Å〜１
５０Åの厚さであることを特徴とする請求項３に記載の
半導体ヘテロ構造。 - 【請求項６】 前記第３層は、５０Å〜５００Åの厚さ
であることを特徴とする請求項３に記載の半導体ヘテロ
構造。 - 【請求項７】 ｘの値は、０．０１≦ｘ≦０．１である
ことを特徴とする請求項３に記載の半導体ヘテロ構造。 - 【請求項８】 前記第２および第４の層の不純物添加量
は、５×１０17ドーパント原子／cm3 〜５×１０19ドー
パント原子／cm3 の範囲であることを特徴とする請求項
３に記載の半導体ヘテロ構造。 - 【請求項９】 当該ヘテロ構造の前記第５層上の、間隔
をあけて離れた位置から、下方へ少なくとも前記第３層
の一部を通って延びる高濃度ｎドープのソース領域およ
び高濃度ｎドープのドレイン領域と、 該ソース領域の表面上に設けられたソース電極と、 該ドレイン領域の表面上に設けられたドレイン電極と、 当該ヘテロ構造の前記第５層上の、前記ソース電極と前
記ドレイン電極との間に形成されたゲート電極と、 を具備し、 それによってｎチャネル変調ドープ電界効果トランジス
タが形成されていることを特徴とする請求項１に記載の
半導体ヘテロ構造。 - 【請求項１０】 当該ヘテロ構造の前記第５層上の、間
隔をあけて離れた位置から、下方へ少なくとも前記第３
層の一部を通って延びる高濃度ｐドープのソース領域お
よび高濃度ｐドープのドレイン領域と、 該ソース領域の表面上に設けられたソース電極と、 該ドレイン領域の表面上に設けられたドレイン電極と、 当該ヘテロ構造の前記第５層上の、前記ソースおよび前
記ドレインの領域の間に形成されたゲート電極と、 を具備し、 それによってｐチャネル変調ドープ電界効果トランジス
タが形成されていることを特徴とする請求項１に記載の
半導体ヘテロ構造。 - 【請求項１１】 少なくとも１つのｎチャネルＭＯＤＦ
ＥＴが、 当該ヘテロ構造の前記第５層上の、間隔をあけて離れた
位置から、下方へ少なくとも前記第３層の一部を通って
延びる高濃度ｎドープのソース領域および高濃度ｎドー
プのドレイン領域と、 該ソース領域の表面上に設けられたソース電極と、 該ドレイン領域の表面上に設けられたドレイン電極と、 当該ヘテロ構造の前記第５層上の、前記高濃度ｎドープ
のソースおよびドレイン領域の間に形成されたゲート電
極と、 を具備し、 少なくとも１つのｐチャネルＭＯＤＦＥＴが、 当該ヘテロ構造の前記第５層上の、間隔をあけて離れた
位置から、下方へ少なくとも前記第３層の一部を通って
延びる高濃度ｐドープのソース領域および高濃度ｐドー
プのドレイン領域と、 該ソース領域の表面上に設けられたソース電極と、 該ドレイン領域の表面上に設けられたドレイン電極と、 当該ヘテロ構造の前記第５層上の、前記高濃度ｐドープ
のソースおよびドレインの領域の間に形成されたゲート
電極と、 を具備していることを特徴とする請求項１に記載の半導
体ヘテロ構造。 - 【請求項１２】 前記高濃度ドープのソースおよびドレ
イン領域は、少なくとも前記第２層まで延びていること
を特徴とする請求項９に記載の半導体ヘテロ構造。 - 【請求項１３】 前記高濃度ドープのソースおよびドレ
イン領域は、少なくとも前記第２層まで延びていること
を特徴とする請求項１０に記載の半導体ヘテロ構造。 - 【請求項１４】 前記高濃度ドープのソースおよびドレ
イン領域は、少なくとも前記第２層まで延びていること
を特徴とする請求項１１に記載の半導体ヘテロ構造。 - 【請求項１５】 前記第１、第２、第４および第５の層
がシリコンでできているとともに、前記第３層のシリコ
ン合金はＳｉ1-X ＧｅX であり、０．０１＜ｘ＜０．１
０であることを特徴とする請求項１４に記載の半導体ヘ
テロ構造。 - 【請求項１６】 ｎチャネルおよびｐチャネルの両導電
型の変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）
の作製が可能な半導体ヘテロ構造であって、 積層体が、 第１のアンドープまたは低濃度ｐドープの、シリコンま
たはシリコン合金よりなる層と、 第２の高濃度ｎドープの、シリコンまたはシリコン合金
よりなる層と、 第３のシリコン合金層と、 を具備し、 作製される各ＭＯＤＦＥＴが、 少なくとも前記第３層の一部を通って延びる、同一導電
型の高濃度ドープのソース領域および高濃度ドープのド
レイン領域と、 該ドレイン領域上のドレイン電極および該ソース領域上
のソース電極と、 該ドレイン電極と該ソース電極との間の、シリコンまた
はシリコン合金よりなる、高濃度ｎドープの第１のメサ
構造層と、 該第１のメサ構造層上の、シリコンまたはシリコン合金
よりなる、アンドープまたは低濃度ｐドープの第２のメ
サ構造層と、 該第２のメサ構造層上のゲート電極と、 を具備し、 伝導帯の井戸が前記第３層内に存在するとともに、価電
子帯のヘテロオフセットが前記第３層と、前記第２層お
よび前記第１のメサ構造層の各層との間に存在している
ことを特徴とする半導体ヘテロ構造。 - 【請求項１７】 前記第３層を除く全ての層がシリコン
でできていることを特徴とする請求項１６に記載の半導
体ヘテロ構造。 - 【請求項１８】 前記第３層のシリコン合金はＳｉ1-X
ＧｅX であり、０＜ｘ＜１であることを特徴とする請求
項１６に記載の半導体ヘテロ構造。 - 【請求項１９】 ｘの値は、０．０１≦ｘ≦０．１であ
ることを特徴とする請求項１８に記載の半導体ヘテロ構
造。 - 【請求項２０】 前記高濃度ドープのソースおよびドレ
イン領域がｎ型不純物を高濃度に添加されてなり、それ
によってｎチャネルの変調ドープ電界効果トランジスタ
を形成してなる、少なくとも１つの前記ＭＯＤＦＥＴ
と、 前記高濃度ドープのソースおよびドレイン領域がｐ型不
純物を高濃度に添加されてなり、それによってｐチャネ
ルの変調ドープ電界効果トランジスタを形成してなる、
少なくとも１つの前記ＭＯＤＦＥＴと、 を具備することを特徴とする請求項１６に記載の半導体
ヘテロ構造。 - 【請求項２１】 ＣＭＯＤＦＥＴ（相補型ＭＯＤＦＥ
Ｔ）回路を製造するにあたり、 基板上に、第１のアンドープまたは低濃度ｐドープの、
シリコンまたはシリコン合金よりなる層を形成するステ
ップと、第２の高濃度ｎドープの、シリコンまたはシリ
コン合金よりなる層を形成するステップと、第３のシリ
コン合金層を形成するステップと、第４の高濃度ｎドー
プの、シリコンまたはシリコン合金よりなる層を形成す
るステップと、第５のアンドープまたは低濃度ｐドープ
の、シリコンまたはシリコン合金よりなる層を形成する
ステップと、を行うことによって、伝導帯の井戸が前記
第３層内に存在するとともに、価電子帯のヘテロオフセ
ットが前記第３層と、前記第２および第４の各層との間
に存在するヘテロ構造を基板上に形成する工程と、 前記ヘテロ構造の前記第５層上の、間隔をあけて離れた
位置から、下方へ少なくとも前記第３層の一部を通って
延びる高濃度ｎドープのソース領域および高濃度ｎドー
プのドレイン領域にイオン打込みを行うステップと、該
ソース領域の表面上にソース電極を配置し、該ドレイン
領域の表面上にドレイン電極を配置し、前記第５層上
の、前記ソース電極と前記ドレイン電極との間にゲート
電極を配置するステップと、を含み、少なくとも１つの
ｎチャネルＭＯＤＦＥＴを前記ヘテロ構造に形成する工
程と、 前記ヘテロ構造の前記第５層上の、間隔をあけて離れた
位置から、下方へ少なくとも前記第３層の一部を通って
延びる高濃度ｐドープのソース領域および高濃度ｐドー
プのドレイン領域にイオン打込みを行うステップと、該
ソース領域の表面上にソース電極を配置し、該ドレイン
領域の表面上にドレイン電極を配置し、前記第５層上
の、前記ソース電極と前記ドレイン電極との間にゲート
電極を配置するステップと、を含み、少なくとも１つの
ｐチャネルＭＯＤＦＥＴを前記ヘテロ構造に形成する工
程と、 を含むことを特徴とするＣＭＯＤＦＥＴ回路の製造方
法。 - 【請求項２２】 前記第１、第２、第４および第５の層
がシリコンでできていることを特徴とする請求項２１に
記載のＣＭＯＤＦＥＴ回路の製造方法。 - 【請求項２３】 前記第３層のシリコン合金はＳｉ1-X
ＧｅX であり、０＜ｘ＜１であることを特徴とする請求
項２２に記載のＣＭＯＤＦＥＴ回路の製造方法。 - 【請求項２４】 前記第２および第４の層は、５０Å〜
１５０Åの厚さであることを特徴とする請求項２１に記
載のＣＭＯＤＦＥＴ回路の製造方法。 - 【請求項２５】 前記第３層は、５０Å〜５００Åの厚
さであることを特徴とする請求項２１に記載のＣＭＯＤ
ＦＥＴ回路の製造方法。 - 【請求項２６】 ｘの値は、０．０１≦ｘ≦０．１であ
ることを特徴とする請求項２３に記載のＣＭＯＤＦＥＴ
回路の製造方法。 - 【請求項２７】 ＣＭＯＤＦＥＴ（相補型ＭＯＤＦＥ
Ｔ）回路を製造するにあたり、 基板上に、第１のアンドープまたは低濃度ｐドープの、
シリコンまたはシリコン合金よりなる層を形成するステ
ップと、第２の高濃度ｎドープの、シリコンまたはシリ
コン合金よりなる層を形成するステップと、第３のシリ
コン合金層を形成するステップと、第４の高濃度ｎドー
プの、シリコンまたはシリコン合金よりなる層を形成す
るステップと、第５のアンドープまたは低濃度ｐドープ
の、シリコンまたはシリコン合金よりなる層を形成する
ステップと、作製される複数のＭＯＤＦＥＴのそれぞれ
に対して１つずつの、複数のメサ構造を形成するため
に、前記第４および第５の層をエッチングして除去する
ステップと、を行うことによって、ヘテロ構造を基板上
に形成する工程と、 少なくとも１つのｎチャネルＭＯＤＦＥＴのそれぞれに
対して、前記第３層上の前記メサ構造の１つの両側に、
間隔をあけて離れた位置にて、高濃度ｎドープのソース
領域と高濃度ｎドープのドレイン領域に、少なくとも前
記第３層の一部を通って下方へイオン打込みを行う工程
と、 少なくとも１つのｐチャネルＭＯＤＦＥＴのそれぞれに
対して、前記第３層上の前記メサ構造のもう１つの両側
に、間隔をあけて離れた位置にて、高濃度ｐドープのソ
ース領域と高濃度ｐドープのドレイン領域に、少なくと
も前記第３層の一部を通って下方へイオン打込みを行う
工程と、 各ＭＯＤＦＥＴに対して、そのソース領域の表面上にソ
ース電極を配置し、そのドレイン領域の表面上にドレイ
ン電極を配置するステップと、そのメサ構造上にゲート
電極を配置するステップと、を行い、伝導帯の井戸が前
記第３層内に存在するとともに、価電子帯のヘテロオフ
セットが前記第３層と、前記第２層および前記第４の各
層との間に存在しているようにする工程と、 を含むことを特徴とするＣＭＯＤＦＥＴ回路の製造方
法。 - 【請求項２８】 チャネル層を除く全ての層がシリコン
でできていることを特徴とする請求項２７に記載のＣＭ
ＯＤＦＥＴ回路の製造方法。 - 【請求項２９】 前記第３層のシリコン合金はＳｉ1-X
ＧｅX であり、０＜ｘ＜１であることを特徴とする請求
項２８に記載のＣＭＯＤＦＥＴ回路の製造方法。 - 【請求項３０】 前記第２および第４の層は、５０Å〜
１５０Åの厚さであることを特徴とする請求項２７に記
載のＣＭＯＤＦＥＴ回路の製造方法。 - 【請求項３１】 前記第３層は、５０Å〜５００Åの厚
さであることを特徴とする請求項２７に記載のＣＭＯＤ
ＦＥＴ回路の製造方法。 - 【請求項３２】 ｘの値は、０．０１≦ｘ≦０．１であ
ることを特徴とする請求項２９に記載のＣＭＯＤＦＥＴ
回路の製造方法。
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