JP3272966B2

JP3272966B2 - 半導体装置

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Publication number: JP3272966B2
Application number: JP24531796A
Authority: JP
Inventors: 佳子平岡; 篤黒部
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-09-17
Filing date: 1996-09-17
Publication date: 2002-04-08
Anticipated expiration: 2016-09-17
Also published as: JPH1093025A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同一基板上に、ｎ
チャネルヘテロ接合電界効果トランジスタとｐチャネル
ヘテロ接合電界効果トランジスタを形成した半導体装置
に関する。

【０００２】

【従来の技術】へテロ接合電界効果トランジスタ（へテ
ロ接合ＦＥＴ）とは、異種半導体間のへテロ接合界面に
生じる２次元的に分布する高移動度のキャリアガスを利
用した電界効果トランジスタである。その代表的な構造
を、図１に示す。図１（ａ）はｎチャネルヘテロ接合Ｆ
ＥＴの素子構造断面図である。基板１０上に第１の半導
体層１１がエピタキシャル成長され、この上に、電子親
和力が第１の半導体層１１よりも小さい第２の半導体層
１２が積層されている。第２の半導体層１２の全体或い
は一部にｎ型不純物をドープすると、第２の半導体層１
２中の電子は第１の半導体層１１に注入され、図１
（ｂ）に示すように、第１の半導体層１１と第２の半導
体層１２とのへテロ接合界面の第１の半導体側に電子１
８が蓄積されチャネルが形成される。

【０００３】チャネル電子の濃度はゲート電極１４で制
御されるので、このゲート電極１４を挟んで両側に設け
られているソース・ドレイン電極１５ａ，１５ｂ間の電
流をゲート電極１４に印加する電圧でコントロールする
ことができる。第１の半導体層１１はアンドープ或いは
低ドープ層であり、電子は不純物散乱を殆ど受けること
なくへテロ界面を走行できるので、通常のチャネル領域
に不純物をドープしたＦＥＴに比べ、格段に高い移動度
が実現できる。即ち、へテロ接合を利用して、不純物ド
ープ層とチャネル層を空間的に分離することにより、高
性能のＦＥＴが得られる。

【０００４】ｐチャネルヘテロ接合ＦＥＴの代表的な構
造を、図２に示す。図２（ａ）はｐチャネルへテロ接合
ＦＥＴの素子構造断面図である。基板２０の上に、第１
の半導体層２１と、第１の半導体層２１よりも価電子帯
の上端のエネルギーが低いｐドープした第２の半導体層
２２が積層されている。さらに、第２の半導体層２２上
の一部にゲート電極２６が形成され、このゲート電極２
６を挟んでソース・ドレイン電極２７ａ，２７ｂが形成
されている。

【０００５】第２の半導体層２２中の正孔は第１の半導
体層２１に注入され、図２（ｂ）に示すように、第１の
半導体層２１と第２の半導体層２２とのへテロ接合界面
の第１の半導体層側に正孔２９が蓄積されチャネルが形
成される。ｐチャネルヘテロ接合ＦＥＴでも、ｎチャネ
ルヘテロ接合ＦＥＴと同様に不純物ドープ層と正孔チャ
ネル層が空間的に分離されているので、高い正孔移動度
が得られる。

【０００６】ところで、シリコン系のＬＳＩにおいて
は、高集積で低消費電力のＬＳＩを製造するために相補
型ＭＯＳインバータが重要なデバイスであり、ｐチャネ
ル及びｎチャネルの各々のＭＯＳＦＥＴに要求される性
能が益々厳しくなっている。そこで最近、シリコン系Ｍ
ＯＳＦＥＴのより一層の高性能化を図るために、シリコ
ンとシリコンゲルマニウムのへテロ構造を利用する試み
がなされている。

【０００７】例えば、ｎＭＯＳＦＥＴの高速化を図るた
めに、シリコン基板上に格子緩和させたシリコンゲルマ
ニウムバッファ層を介して、この上に引っ張り歪み状態
のシリコン層を形成し、この引っ張り歪み状態のシリコ
ンに不純物ドープしてチャネルとして利用する方法が提
案されている。この引っ張り歪み状態のシリコン層で
は、バルクのシリコンと比較して電子移動度が増大する
ため、ｎＭＯＳＦＥＴを高速化できることが知られてい
る。

【０００８】また、ｐＭＯＳＦＥＴの高性能化を図るた
めには、シリコン基板上に圧縮歪み状態のシリコンゲル
マニウム層を形成し、これをチャネルとして利用する方
法が知られている。この圧縮歪み状態のシリコンゲルマ
ニウム層はバルクシリコンと比較して正孔移動度が増大
するため、ｐＭＯＳＦＥＴの高速化を図ることが可能と
なる。

【０００９】しかしながら、相補型ＭＯＳインバータを
製造するには次のような問題があった。即ち、引っ張り
歪み状態のＳｉ層を用いたｎＭＯＳＦＥＴでは、下地と
してのＳｉＧｅは格子緩和状態であることが必要でその
膜厚が厚いことが要求され、圧縮歪み状態のＳｉＧｅ層
を用いたｐＭＯＳＦＥＴでは、ＳｉＧｅの膜厚が薄いこ
とが要求される。つまり、ｎＭＯＳＦＥＴとｐＭＯＳＦ
ＥＴで必要とされるＳｉＧｅ層の膜厚（歪み状態）が異
なることから、これらを同一基板上に集積化しても満足
する特性は得られない。

【００１０】なお、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴを
全く独立の層で形成することも考えられるが、この場
合、成膜回数が増えると共に製造工程の大幅な複雑化を
招き、両者を同一基板に集積化する意味がなくなる。ま
た、これらの問題は、ＭＯＳＦＥＴに限らず、ショット
キーゲートを用いたＦＥＴについても同様に言えること
である。

【００１１】

【発明が解決しようとする課題】このように従来、高集
積で低消費電力のＬＳＩを製造するには、ｎチャネルへ
テロ接合ＦＥＴとｐチャネルへテロ接合ＦＥＴを組み合
わせて相補型回路を形成すればよいが、引っ張り歪み状
態のシリコン層を用いたｎチャネルへテロ接合ＦＥＴと
圧縮歪み状態のシリコンゲルマニウム層を用いたｐチャ
ネルへテロ接合ＦＥＴでは、必要とされるシリコンゲル
マニウム層の歪み状態が異なるため、これらを同一基板
上に集積するのは非常に困難であった。

【００１２】本発明は、上記課題を鑑みてなされたもの
で、その目的とするところは、同一基板上に高性能のシ
リコン系ｎチャネルＦＥＴとｐチャネルＦＥＴを整合性
良く作成することができ、高速・高性能な集積化トラン
ジスタの実現に寄与する半導体装置を提供することにあ
る。

【００１３】

【課題を解決するための手段】

（構成）上記課題を解決するために本発明は、次のような構成を
採用している。即ち本発明は、同一基板上にｐチャネル
及びｎチャネルのヘテロ接合ＦＥＴを集積化した半導体
装置において、シリコン基板上に、格子緩和状態のシリ
コンゲルマニウム層で形成され、その上に形成する層と
の界面近傍にｎ型ドーパントを添加することにより電子
の供給層となる第１の半導体層と、引っ張り歪み状態の
シリコン層で形成され、その上に形成する層との界面近
傍にｐ型ドーパントを添加することにより電子のチャネ
ル層及び正孔の供給層となる第２の半導体層と、格子緩
和状態のシリコンゲルマニウム層からなり正孔のチャネ
ル層となる第３の半導体層とを順次積層してなる積層構
造部を構成し、第３の半導体層上の一部領域にゲート電
極を設けると共に、このゲート電極を挟んで第３の半導
体層上にソース・ドレイン電極を設けてｐチャネルヘテ
ロ接合ＦＥＴを構成し、さらに前記ｐチャネルヘテロ接
合ＦＥＴを構成した領域とは異なる領域の第３の半導体
層を除去し、露出した第２の半導体層上にゲート電極を
設けると共に、このゲート電極を挟んで第２の半導体層
上にソース・ドレイン電極を設けてｎチャネルヘテロ接
合ＦＥＴを構成したことを特徴とする。

【００１４】ここで、本発意の望ましい実施態様として
は次のものがあげられる。 (1) ｐチャネル及びｎチャネルの各ヘテロ接合ＦＥＴ
は、共にノ一マリオフ型である。 (2) ｐチャネルヘテロ接合ＦＥＴが形成されている領域
とは異なる領域では、第３の半導体層と共に第２の半導
体層の一部が除去され、ｎチャネルヘテロ接合ＦＥＴを
形成する領域ではそれ以外の領域よりも第２の半導体層
の膜厚が薄くなっている。 (3) ２種のへテロ接合ＦＥＴの各ゲート電極は相互に接
続されて入力電極を形成し、２種のへテロ接合ＦＥＴの
各ドレイン電極は相互に接続されて出力電極を形成し、
２種のへテロ接合ＦＥＴの各々の入力電極は電源電極を
構成してなる。 (4) 第１の半導体層はｎドープであり、第２の半導体層
はｐチャネルヘテロ接合ＦＥＴを形成する領域ではｐド
ープであり、ｎチャネルヘテロ接合ＦＥＴを形成する領
域ではアンドープであり、第３の半導体層はアンドープ
である。 (5) ゲート電極は、半導体層上に直接形成されたショッ
トキーゲートである。 (6) ゲート電極は、半導体層上に絶縁膜を介して形成さ
れている。（作用）本発明によれば、シリコン基板上に、格子緩和
状態のシリコンゲルマニウム層（第１の半導体層）、引
っ張り歪み状態のシリコン層（第２の半導体層）、及び
格子緩和状態のシリコンゲルマニウム層（第３の半導体
層）の３層を積層するのみで、ｐチャネルヘテロＦＥＴ
とｎチャネルヘテロＦＥＴを同一基板上に作成すること
ができる。ここで、各々のＦＥＴは不純物ドープしたキ
ャリア供給層とチャネル層との積層構造において、キャ
リア層側がゲート側に配置された逆構造となる。

【００１５】そしてこの場合、ｎチャネルヘテロＦＥＴ
においては、第１の半導体層を不純物ドープ層とし、第
２の半導体層をアンドープとすることにより、アンドー
プのシリコン層が電子チャネルとなる。しかも、電子チ
ャネルとなるシリコン層が引っ張り歪み状態であるた
め、バルクシリコンよりも電子の移動度が増大すること
になる。従って、電子チャネルと不純物ドープ層を離す
ことができ、かつ電子チャネルにおける移動度を増大さ
せることができるため、動作速度の高速化をはかること
ができる。

【００１６】また、ｐチャネルヘテロ接合ＦＥＴにおい
ては、第２の半導体層を不純物ドープとし、第３の半導
体層をアンドープとすることにより、アンドープのシリ
コンゲルマニウム層が正孔チャネルとなる。ここで、シ
リコンゲルマニウムはバルクシリコンよりも正孔の移動
度が大きいものである。従って、正孔チャネルと不純物
ドープ層を離すことができ、かつ正孔チャネルにおける
移動度を増大させることができるため、動作速度の高速
化をはかることができる。

【００１７】なお、ヘテロ接合ＦＥＴを通常の構造で形
成しようとすると、本発明のような半導体の３層構造の
みで実現することはできず、多数の層を積層しなければ
ならない。これは、引っ張り歪みのＳｉと格子緩和状態
のＳｉＧｅでは、各々のバンド状態から電子はＳｉ内を
走行し、正孔はＳｉＧｅ内を走行し、格子緩和状態のＳ
ｉと圧縮歪みのＳｉＧｅでは、正孔はＳｉＧｅ内を走行
するが、伝導帯の底の位置には殆ど差がないので、電子
をヘテロ界面に蓄積できず、ヘテロ接合ＦＥＴを作るこ
とができないためである。

【００１８】即ち本発明では、不純物をドープしたキャ
リア供給層とアンドープ（若しくは低ドープ）チャネル
層を逆構造とし、第１〜第３の半導体層を請求項で定義
したように選択することによって、半導体層の３層構造
でｐチャネル及びｎチャネルのヘテロ接合ＦＥＴを同一
基板上に集積化できるのである。

【００１９】

【発明の実施の形態】本発明の実施形態を説明する前
に、本発明の基本構成について説明する。図３は、本発
明に係わる相補型半導体装置の基本構造を示す断面図で
ある。図中３０はＳｉ基板であり、このＳｉ基板３０上
には、格子緩和状態のＳｉＧｅ層からなる第１の半導体
層３１、引っ張り歪み状態のＳｉ層からなる第２の半導
体層３２、格子緩和状態のＳｉＧｅからなる第３の半導
体層が積層されている。

【００２０】第１の半導体層３１の一部はｎ型にドープ
してあり、電子の供給層となる層である。第２の半導体
層３２は２つの部分に分かれている。即ち、第１の半導
体層３１に接し、ｎチャネル層となるアンドープ或いは
低ドープ層と、上部の第３の半導体層３３層に接し、正
孔の供給層となるｐドープ層である。第３の半導体層３
３はアンドープ或いは低ドープ層であり、ｐチャネル層
となる。

【００２１】また、図中の３６はｐ型ゲート電極であ
り、ゲート下の正孔濃度をコントロールする。３７（３
７ａ，３７ｂ）は、ｐ型ゲート電極３６の両側に配置さ
れたｐ型ソース電極とｐ型ドレイン電極である。３９
は、歪みＳｉ層３２のｐドープ部分と格子緩和状態のＳ
ｉＧｅ層３３との界面ＳｉＧｅ層側に蓄積される２次元
正孔ガスである。本実施形態では、２次元正孔ガス３９
が流れるチャネル部分がｐドープ部分と空間的に離れて
いるので、高移動度が実現できる。

【００２２】ここで、３１，３２，３３，３６，３７で
もっていわゆる逆構造のｐチャネルヘテロ接合ＦＥＴを
形成している。但し、このｐチャネルヘテロ接合ＦＥＴ
は、望ましくはノ一マリオフとなるように、ｐ型不純物
のドーピングが制御されている。具体的には、通常のへ
テロ接合ＦＥＴに比べて、ドーピング濃度を下げるかス
ペーサ層を厚くする、或いはドープ層を薄くすればよ
い。この様子を図４に示す。

【００２３】ゲート電極３６に電圧を印加しない状態で
は、図４（ａ）のように、歪みＳｉ層（ｐドープ）と格
子緩和ＳｉＧｅ層（アンドープ）との界面に正孔は存在
しない。ゲート電極３６に−Ｖｔｐ＞ＶｇなるＶｇ（Ｖ
ｔｐは正の絶対値）を印加すると、バンド図は図４
（ｂ）のようになり、格子緩和ＳｉＧｅ層と歪Ｓｉ層と
のへテロ接合界面に高移動度の２次元正孔ガスが形成さ
れる。この状態でソース・ドレイン間に電界をかける
と、正孔電流が流れ、ｐチャネルヘテロ接合ＦＥＴがオ
ン状態になる。

【００２４】また、図中の３４はｎ型ゲート電極で、格
子緩和状態のＳｉＧｅ３３層と歪みシリコン層３２の一
部を除去したのち、歪みシリコン層３２のアンドープ部
分の上に設けられている。３５（３５ａ，３５ｂ）は、
ｎ型ゲート電極３４の両側に配置されたｎ型ソース電極
とｎ型ドレイン電極である。３８は、電子供給層である
ｎドープ格子緩和ＳｉＧｅ層３１と歪みＳｉ層３２のア
ンドープとのへテロ接合界面の歪みＳｉ側に蓄積される
２次元電子ガスである。本実施形態では、２次元電子ガ
ス３８が流れるチャネル部分がｎドープ部分と空間的に
離れているので、高移動度が実現できる。

【００２５】ここで、３１，３２，３４，３５でもっ
て、いわゆる逆構造のｎチャネルヘテロ接合ＦＥＴを形
成している。但し、このｎチャネルＦＥＴも、望ましく
はノ一マリオフになるように、ｎ型不純物のドーピング
が制御されている。この様子を図５に示す。

【００２６】ゲート電極３４に電圧をかけない状態で
は、図５（ａ）のように、２次元電子ガスは存在しな
い。ゲート電極３４にＶｇ＞Ｖｔｅなる正の電圧を印加
すると、図５（ｂ）のように、格子緩和ＳｉＧｅ層と歪
Ｓｉ層とのへテロ界面に高移動度２次元電子ガスが蓄積
される。この状態でソース・ドレイン間に電圧をかける
と電子電流が流れ、ｎチャネルヘテロ接合ＦＥＴはオン
状態である。

【００２７】これらのｐチャネルヘテロ接合ＦＥＴとｎ
チャネルヘテロ接合ＦＥＴを、図３のように配線、即ち
各ゲート電極を相互に接続して入力電極を形成し、各ド
レイン電極を相互に接続されて出力電極を形成し、さら
に各々の入力電極を電源に接続することにより、相補型
インバータ回路として動作する。

【００２８】以下、本発明の実施形態を図面を参照して
説明する。（第１の実施形態）図６は、本発明の第１の実施形態に
係わる相補型インバータの製造工程を示す断面図であ
る。

【００２９】まず、図６（ａ）に示すように、Ｓｉ基板
６０上にエピタキシャルプロセスにより、アンドープＳ
ｉ_0.7 Ｇｅ_0.3 層を５００℃で２μｍ成長し、格子緩和
状態のＳｉＧｅ層６１を形成する。続いて、ｎ型ドーバ
ントとしてＡｓを２×１０¹⁷ドープしたＳｉ_0.7 Ｇｅ
_0.3 層７１を６ｎｍ、その上にアンドープＳｉ_0.7 Ｇｅ
_0.3 層７２を１５ｎｍ成長した。これら３つのＳｉＧｅ
層６１，７１，７２が、上述した第１の半導体層に対応
し、電子の供給層になる。なお、ｎドープＳｉＧｅ層７
１の上にアンドープＳｉＧｅ層７２を成長したのは、チ
ャネル領域と電子供給層の間にスペーサ層を設け、より
高い電子移動度を実現するためである。

【００３０】続いて、アンドープＳｉＧｅ層７２の上
に、電子チャネル層となるアンドープ歪みＳｉ層６２を
１００ｎｍ、ｐ型ドーパントとしてＢを２×１０¹⁷ドー
プし、正孔供給層となる歪みＳｉ層７３を１０ｎｍ、ア
ンドープ歪みＳｉスペーサ層７４を１５ｎｍ積層した。
これら３つの歪みＳｉ層６２，７３，７４が第２の半導
体層に対応する。この上に、第３の半導体層として、正
孔チャネル層となるアンドープの格子緩和状態のＳｉ
_0.7 Ｇｅ_0.3 層６３を３０ｎｍ成長した。

【００３１】次いで、図６（ｂ）に示すように、ｎチャ
ネルヘテロ接合ＦＥＴを形成する部分のみ、エッチング
プロセスによりアンドープの格子緩和ＳｉＧｅ層６３、
アンドープ歪みＳｉ層７４、ｐ型歪みＳｉ層７３、アン
ドープ歪みＳｉ層６２の一部を除去した。なお、測定の
結果、アンドープ歪みＳｉ層６２のエッチング量は４０
ｎｍであった。

【００３２】次いで、ｎチャネルヘテロ接合ＦＥＴのソ
ース・ドレイン電極６５ａ，６５ｂとして、ＡｕＳｂを
１５０ｎｍ蒸着し、ｐチャネルヘテロ接合ＦＥＴのソー
ス・ドレイン電極６７ａ，６７ｂとしてＴｉ／Ａｌをそ
れぞれ３ｎｍと１００ｎｍ蒸着し、４００℃で１０分の
熱処理を行った。ゲート電極６４，６６としては、ｐチ
ャネル，ｎチャネル両方のＦＥＴでＴｉ／Ｐｔを用い
た。

【００３３】次いで、図には示さないが、絶縁層として
ＳｉＯ₂ を堆積し、ソース，ドレイン，ゲートの各電極
上にコンタクトホールを開けたのち、Ａｌで配線を行っ
た。完成した相補型回路はインバータとして動作するこ
とが確認された。（第２の実施形態）図７は、本発明の第２の実施形態に
係わる相補型インバータの素子構造を示す断面図であ
る。なお、図６と同一部分には同一符号を付して、その
詳しい説明は省略する。

【００３４】本実施形態が先に説明した第１の実施形態
と異なる点は、ｐチャネルヘテロ接合ＦＥＴとｎチャネ
ルヘテロ接合ＦＥＴの間にトレンチ素子分離構造を形成
することにより、素子間分離を完全にしてリーク電流を
減らしたことである。また、この素子間分離としては、
イオン注入等で絶縁領域を形成しても同様の効果が得ら
れる。また、本実施形態ではｐチャネル，ｎチャネル両
方ともアンドープスペーサ層７２，７４を挿入していな
いが、第１の実施形態と同様にこれらを挿入してもよ
い。（第３の実施形態）第１及び第２の実施形態では、ソー
スのオーミック電極とドレインオーミック電極のコン夕
クト抵抗が大きかった。その理由は、電極と２次元電子
ガス或いは２次元正孔ガスの接触が不十分のためであ
る。

【００３５】そこで本実施形態では、これの回避策とし
て、ゲート電極にＭＯＳ構造を利用した。図８は、本発
明の第３の実施形態に係わる相補型インバータの製造工
程を示す断面図である。

【００３６】まず、第１の実施形態と同様にしてＳｉ基
板上に各層６１〜６３，７１，７４を形成した後、ｎチ
ャネルヘテロ接合ＦＥＴを形成する部分のみ、エッチン
グプロセスによりＳｉＧｅ層６３，Ｓｉ層７４，Ｓｉ層
７３，歪みＳｉ層６２の一部を除去した。この状態が図
８（ａ）である。

【００３７】次いで、図８（ｂ）に示すように、全面に
ＳｉＯ₂ 絶縁膜９０を形成した後、ｐ型ソース・ドレイ
ン電極部分のＳｉＯ₂ を除去し、この上に、ｐ型のソー
ス・ドレイン電極８７（８７ａ，８７ｂ）として金属を
蒸着し、更に熱処理を行った。これにより、ソース・ド
レイン電極８７は深さ方向と横方向に拡散し、２次元正
孔ガスと直接接触が取れるようになる。

【００３８】次いで、図８（ｃ）に示すように、ｎ型の
ソース・ドレイン電極も同様に形成する。最後に、ゲー
ト領域のＳｉＯ₂ を適当な厚さまでエッチングした後、
ゲート電極８４，８６となる金属を蒸着した。

【００３９】このように作成したへテロ接合ＦＥＴを配
線して作成した相補型回路は、ソース・ドレイン電極の
オーミック抵抗が減少したため、特性の更なる向上が実
現できた。

【００４０】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態では、第１の半導体層及
び第３の半導体層として、ＳｉとＧｅの混晶比が７対３
のＳｉ_0.7 Ｇｅ_0.3 を用いたが、他の混晶比のＳｉＧｅ
を用いることも可能である。また、電子供給層となる第
１の半導体層としてＳｉ_0.7 Ｇｅ_0.3 、正孔チャネルと
なる第３の半導体層としてＳｉ_0.6 Ｇｅ_0.4 のように、
ｎチャネルとｐチャネルで異なる混晶比のＳｉＧｅを用
いることも可能である。このようにすると、バンドオフ
セットの大きさや歪み状態を任意にコントロールするこ
とが可能になるので、相補型回路におけるｐチャネルと
ｎチャネルのへテロ接合ＦＥＴの構造をそれぞれ最適化
することができる。さらに、例えば、第１の半導体層や
第３の半導体層を成長する際に、ＳｉとＧｅの混晶比を
少しずつ変化させた構造にすることも可能である。

【００４１】また、ｐ型不純物の種類、ドーピング濃
度、ドーピング膜厚等のプロファイル、アンドープチャ
ネル層の厚さは、ｐチャネルヘテロ接合ＦＥＴがノ一マ
リオフ状態であり、電源電圧よりも絶対値が小さい適当
なしきい値電圧を持つような構造であれば任意に設定す
ることができる。ｎチャネルヘテロ接合ＦＥＴを構成す
る半導体膜に関しても、同様に設定することができる。
ここで、低消費電力の観点からはｐチャネル及びｎチャ
ネルの各ＦＥＴはノーマリーオフ型であるのが望ましい
が、これらの一方又は両方をノーマリーオン型にして
も、高速動作という効果は十分に得られる。

【００４２】また、実施形態では相補型インバータにつ
いて説明したが、本発明は必ずしもこれに限定されるも
のではなく、ｐチャネルヘテロ接合ＦＥＴとｎチャネル
ヘテロ接合ＦＥＴを同一基板上に集積した半導体装置で
あれば適用することが可能である。その他、本発明の要
旨を逸脱しない範囲で、種々変形して実施することがで
きる。

【００４３】

【発明の効果】以上説明したように本発明によれば、同
一基板上に格子緩和状態のシリコンゲルマニウムと引っ
張り歪み状態のシリコンとのへテロ接合を利用した、高
性能のｎチャネルヘテロ接合ＦＥＴとｐチャネルヘテロ
接合ＦＥＴを同時に形成することが容易である。また、
ドーピング量や膜厚、シリコンゲルマニウムの混晶比を
ｐチャネルとｎチャネルでそれそれ独立に最適化できる
ので、高性能の相補型回路が実現できる。

【図面の簡単な説明】

【図１】代表的なｎチャネルヘテロ接合ＦＥＴの素子構
造と動作原理を示す図。

【図２】代表的なｐチャネルヘテロ接合ＦＥＴの素子構
造と動作原理を示す図。

【図３】本発明による相補型半導体装置の基本構成を示
す図。

【図４】本発明によるｐチャネルヘテロ接合ＦＥＴの動
作原理を示す図。

【図５】本発明によるｎチャネルヘテロ接合ＦＥＴの動
作原理を示す図。

【図６】本発明の第１の実施形態に係わる相補型インバ
ータの製造工程を示す図。

【図７】本発明の第２の実施形態に係わる相補型インバ
ータの製造工程を示す図。

【図８】本発明の第３の実施形態に係わる相補型インバ
ータの製造工程を示す図。

【符号の説明】

３０…基板３１…格子緩和状態のＳｉＧｅ層（第１の半導体層）３２…引っ張り歪み状態のＳｉ層（第２の半導体層）３３…格子緩和状態のＳｉＧｅ層（第３の半導体層）３４…ｎ型ゲート電極３５…ｎ型ソース・ドレイン電極３６…ｐ型ゲート電極３７…ｐ型ソース・ドレイン電極３８…２次元電子ガス３９…２次元正孔ガス６０…Ｓｉ基板６１…アンドープＳｉＧｅ層６２…アンドープ歪みＳｉ層６３…アンドープの格子緩和状態のＳｉＧｅ層６４…ｎ型ゲート電極６５…ｎ型ソース・ドレイン電極６６…ｎ型ゲート電極６７…ｎ型ソース・ドレイン電極７１…ｎドープＳｉＧｅ層７２…アンドープＳｉＧｅ層７３…ｐドープ歪みＳｉ層７４…アンドープ歪みＳｉ層

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平２−196436（ＪＰ，Ａ) 特開平５−114708（ＪＰ，Ａ) 特開平８−186249（ＪＰ，Ａ) 特開平５−82558（ＪＰ，Ａ) 特開平６−177375（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/088 - 27/095 H01L 21/336 - 21/338 H01L 29/778 - 29/812 H01L 29/78 H01L 21/8236 - 21/8238 H01L 27/06

Claims

(57)【特許請求の範囲】

【請求項１】シリコン基板上に、格子緩和状態のシリコ
ンゲルマニウム層で形成され、その上に形成する層との
界面近傍にｎ型ドーパントを添加することにより電子の
供給層となる第１の半導体層、引っ張り歪み状態のシリ
コン層で形成され、その上に形成する層との界面近傍に
ｐ型ドーパントを添加することにより電子のチャネル層
及び正孔の供給層となる第２の半導体層、格子緩和状態
のシリコンゲルマニウム層からなり正孔のチャネル層と
なる第３の半導体層を順次積層してなる積層構造部と、第３の半導体層上の一部領域に設けられたゲート電極
と、このゲート電極を挟んで第３の半導体層上に設けら
れたソース・ドレイン電極とを有するｐチャネルヘテロ
接合ＦＥＴと、前記ｐチャネルヘテロ接合ＦＥＴが形成されている領域
とは異なる領域の第３の半導体層が除去され、露出した
第２の半導体層上に設けられたゲート電極と、このゲー
ト電極を挟んで第２の半導体層上に設けられたソース・
ドレイン電極とを有するｎチャネルヘテロ接合ＦＥＴ
と、を具備してなることを特徴とする半導体装置。