JP2001210831A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2001210831A JP2001210831A JP2000341732A JP2000341732A JP2001210831A JP 2001210831 A JP2001210831 A JP 2001210831A JP 2000341732 A JP2000341732 A JP 2000341732A JP 2000341732 A JP2000341732 A JP 2000341732A JP 2001210831 A JP2001210831 A JP 2001210831A
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor
- channel
- semiconductor device
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 しきい値電圧が小さく、かつ、動作電圧範囲
の広いＭＩＳトランジスタとして機能する半導体装置を
提供する。 【解決手段】 ＨＤＴＭＯＳは、Ｓｉ基板１０と、埋め
込み酸化膜１１と、半導体層３０とを有している。半導
体層３０は、上部Ｓｉ膜１２と、各々エピタキシャル成
長されたＳｉバッファ層１３，ＳｉＧｅ膜１４，Ｓｉ膜
１５とから構成されている。また、高濃度のｎ型Ｓｉボ
ディ領域２２と、ｎ- Ｓｉ領域２３と、低濃度のｎ型不
純物を含むＳｉＧｅチャネル領域２４と、低濃度のｎ型
Ｓｉキャップ層２５と、ゲート電極１７とＳｉボディ領
域２２とを電気的に接続する導体部材であるコンタクト
２６とが設けられている。チャネル層にボディ領域を構
成する材料よりもキャリアが走行するバンド端のキャリ
アに対するポテンシャルが小さい材料を導入することに
より、しきい値電圧を小さく維持しつつ、動作範囲を拡
大する。
の広いＭＩＳトランジスタとして機能する半導体装置を
提供する。 【解決手段】 ＨＤＴＭＯＳは、Ｓｉ基板１０と、埋め
込み酸化膜１１と、半導体層３０とを有している。半導
体層３０は、上部Ｓｉ膜１２と、各々エピタキシャル成
長されたＳｉバッファ層１３，ＳｉＧｅ膜１４，Ｓｉ膜
１５とから構成されている。また、高濃度のｎ型Ｓｉボ
ディ領域２２と、ｎ- Ｓｉ領域２３と、低濃度のｎ型不
純物を含むＳｉＧｅチャネル領域２４と、低濃度のｎ型
Ｓｉキャップ層２５と、ゲート電極１７とＳｉボディ領
域２２とを電気的に接続する導体部材であるコンタクト
２６とが設けられている。チャネル層にボディ領域を構
成する材料よりもキャリアが走行するバンド端のキャリ
アに対するポテンシャルが小さい材料を導入することに
より、しきい値電圧を小さく維持しつつ、動作範囲を拡
大する。
Description
【０００１】
【発明の属する技術分野】本発明は、ヘテロ接合型の活
性領域を有するＤＴＭＯＳあるいはＭＩＳＦＥＴとして
機能する半導体装置に関する。
性領域を有するＤＴＭＯＳあるいはＭＩＳＦＥＴとして
機能する半導体装置に関する。
【０００２】
【従来の技術】近年、電池駆動による携帯情報端末装置
は広く使用されている。このような装置においては、電
池寿命を延ばすために、高速動作を犠牲にすることなく
電源電圧を低減化することが強く望まれている。低電源
電圧においても高速動作を実現するためには、しきい値
電圧を下げることが有効であるが、この場合、ゲートオ
フ時のリーク電流が大きくなるため、おのずとしきい値
電圧には下限が存在する。
は広く使用されている。このような装置においては、電
池寿命を延ばすために、高速動作を犠牲にすることなく
電源電圧を低減化することが強く望まれている。低電源
電圧においても高速動作を実現するためには、しきい値
電圧を下げることが有効であるが、この場合、ゲートオ
フ時のリーク電流が大きくなるため、おのずとしきい値
電圧には下限が存在する。
【０００３】そこで、例えば文献（F. Assaderaghi et.
al., "A Dynamic Threshold Voltage MOSFET(DTMOS) f
or Ultra-Low Voltage Operation," IEDM94 Ext. Abst.
p.809）に開示されているように、このような問題を解
決し、低電圧時にもリーク電流が小さくかつ、高駆動能
力を有するデバイスとして、ＤＴＭＯＳ（Dynamic Thre
shold Voltage MOSFET）と呼ばれる素子が提案されてい
る。
al., "A Dynamic Threshold Voltage MOSFET(DTMOS) f
or Ultra-Low Voltage Operation," IEDM94 Ext. Abst.
p.809）に開示されているように、このような問題を解
決し、低電圧時にもリーク電流が小さくかつ、高駆動能
力を有するデバイスとして、ＤＴＭＯＳ（Dynamic Thre
shold Voltage MOSFET）と呼ばれる素子が提案されてい
る。
【０００４】図１及び図２は、従来のＤＴＭＯＳの構造
を模式的に示す断面図及び平面図である。図１に示すよ
うに、従来のＤＴＭＯＳは、ｐ型シリコン基板（p-Si S
ub）上に埋め込み酸化膜層（Buried Oxide）と基板活性
領域となる半導体層とを有するＳＯＩ基板を用いてい
る。そして、従来のＤＴＭＯＳは、基板活性領域の上に
設けられたゲート絶縁膜（ＳｉＯ2 ）と、ゲート（ｎ+
poly−Si）と、基板活性領域のうちゲートの両側方に位
置する領域に設けられたソース・ドレイン領域（ｎ+
層）と、基板活性領域のうちソース・ドレイン領域間に
位置する領域に設けられたチャネル領域（ｐ層のうちの
表面部）とを備えている。そして、チャネル領域の下方
や側方に位置する基板領域（ボディ）とゲート電極とが
配線により電気的に短絡するように接続されている。こ
のように、ゲートとボディとが短絡された状態で、ゲー
トにバイアス電圧Ｖｇが印加されると、ボディを介して
チャネル領域にゲートバイアス電圧Ｖｇと同じ大きさの
順方向バイアス電圧が印加されることになる。これによ
り、ゲートバイアスオフ時には通常のＭＯＳトランジス
タと同じ状態となり、また、ゲートバイアスオン時に
は、ゲートバイアス電圧Ｖｇの増大にともなってボディ
が順方向にバイアスされていくため（図１に示すｎチャ
ネル型ＭＯＳトランジスタでは、チャネル領域の伝導帯
端のエネルギーレベルが低下するため）、しきい値電圧
Ｖｔが低下していく。
を模式的に示す断面図及び平面図である。図１に示すよ
うに、従来のＤＴＭＯＳは、ｐ型シリコン基板（p-Si S
ub）上に埋め込み酸化膜層（Buried Oxide）と基板活性
領域となる半導体層とを有するＳＯＩ基板を用いてい
る。そして、従来のＤＴＭＯＳは、基板活性領域の上に
設けられたゲート絶縁膜（ＳｉＯ2 ）と、ゲート（ｎ+
poly−Si）と、基板活性領域のうちゲートの両側方に位
置する領域に設けられたソース・ドレイン領域（ｎ+
層）と、基板活性領域のうちソース・ドレイン領域間に
位置する領域に設けられたチャネル領域（ｐ層のうちの
表面部）とを備えている。そして、チャネル領域の下方
や側方に位置する基板領域（ボディ）とゲート電極とが
配線により電気的に短絡するように接続されている。こ
のように、ゲートとボディとが短絡された状態で、ゲー
トにバイアス電圧Ｖｇが印加されると、ボディを介して
チャネル領域にゲートバイアス電圧Ｖｇと同じ大きさの
順方向バイアス電圧が印加されることになる。これによ
り、ゲートバイアスオフ時には通常のＭＯＳトランジス
タと同じ状態となり、また、ゲートバイアスオン時に
は、ゲートバイアス電圧Ｖｇの増大にともなってボディ
が順方向にバイアスされていくため（図１に示すｎチャ
ネル型ＭＯＳトランジスタでは、チャネル領域の伝導帯
端のエネルギーレベルが低下するため）、しきい値電圧
Ｖｔが低下していく。
【０００５】このようなＤＴＭＯＳは、ＳＯＩ基板に形
成された通常のＭＯＳトランジスタ（ゲートとボディー
とが短絡されていないトランジスタ）と比較すると、ゲ
ートバイアスオフ時には、そのリーク電流は通常のトラ
ンジスタのリーク電流と同等となる。一方、ゲートバイ
アスオン時には、前述したようにしきい値が減少するの
で、ゲートオーバードライブ効果が増大し、駆動力が著
しく増大する。また、ＤＴＭＯＳでは、ゲートとチャネ
ル領域との電位差がほとんどないため、基板表面での縦
方向電界が通常のトランジスタに比べて著しく小さくな
る。その結果、縦方向電界の増大にともなうキャリアの
移動度の劣化が抑制されるので、駆動力が著しく増大す
る。
成された通常のＭＯＳトランジスタ（ゲートとボディー
とが短絡されていないトランジスタ）と比較すると、ゲ
ートバイアスオフ時には、そのリーク電流は通常のトラ
ンジスタのリーク電流と同等となる。一方、ゲートバイ
アスオン時には、前述したようにしきい値が減少するの
で、ゲートオーバードライブ効果が増大し、駆動力が著
しく増大する。また、ＤＴＭＯＳでは、ゲートとチャネ
ル領域との電位差がほとんどないため、基板表面での縦
方向電界が通常のトランジスタに比べて著しく小さくな
る。その結果、縦方向電界の増大にともなうキャリアの
移動度の劣化が抑制されるので、駆動力が著しく増大す
る。
【０００６】このように、ＤＴＭＯＳは、ｎ型のゲート
−ｐ型のボディ（ベース）−ｎ型のソース領域（エミッ
タ）・ドレイン領域（コレクタ）間に発生する横方向の
寄生バイポーラトランジスタがオンしてボディ電流が実
用上問題となる程度に大きくなるまでの動作電圧範囲に
おいては、低しきい値電圧つまり低電源電圧で高速動作
が可能なトランジスタとして機能することになる。
−ｐ型のボディ（ベース）−ｎ型のソース領域（エミッ
タ）・ドレイン領域（コレクタ）間に発生する横方向の
寄生バイポーラトランジスタがオンしてボディ電流が実
用上問題となる程度に大きくなるまでの動作電圧範囲に
おいては、低しきい値電圧つまり低電源電圧で高速動作
が可能なトランジスタとして機能することになる。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うなＤＴＭＯＳ構造の場合、スタンバイ電流を抑制する
ためには、ゲートに印加する電圧は、横方向の寄生バイ
ポーラトランジスタがオンする電圧の０．６Ｖ程度以下
に制限する必要がある。これは、横方向寄生バイポーラ
トランジスタのベース電流（ＤＴＭＯＳにおけるゲート
−ボディ間に流れるゲート電流またはボディ電流）がシ
リコンのビルトインポテンシャルによりほぼ決まるた
め、ゲートバイアス電圧Ｖｇ（ベース電圧）が０．６Ｖ
程度となるとゲート電流又はボディ電流（ベース電流）
が非常に大きくなるためである。
うなＤＴＭＯＳ構造の場合、スタンバイ電流を抑制する
ためには、ゲートに印加する電圧は、横方向の寄生バイ
ポーラトランジスタがオンする電圧の０．６Ｖ程度以下
に制限する必要がある。これは、横方向寄生バイポーラ
トランジスタのベース電流（ＤＴＭＯＳにおけるゲート
−ボディ間に流れるゲート電流またはボディ電流）がシ
リコンのビルトインポテンシャルによりほぼ決まるた
め、ゲートバイアス電圧Ｖｇ（ベース電圧）が０．６Ｖ
程度となるとゲート電流又はボディ電流（ベース電流）
が非常に大きくなるためである。
【０００８】図７は、ドレイン電流及びボディ電流のゲ
ートバイアス電圧依存性をシミュレーションした結果を
示す図である。同図の太い破線は従来のＤＴＭＯＳのド
レイン電流Ｉｄを示し、細い破線は従来のＤＴＭＯＳの
ボディ電流Ｉｂを示す。ただし、同図においては、ｐチ
ャネル型ＭＯＳトランジスタとして動作するＤＴＭＯＳ
についてシミュレーションしているので、ゲートバイア
ス電圧は負の値となっているが、ｎチャネル型のＤＴＭ
ＯＳの場合には、ゲートバイアス電圧が正である。ま
た、このシミュレーションは、ボディの不純物濃度が１
×１０18atoms ・ｃｍ-3、ゲート長が０．５μｍ、ゲー
ト絶縁膜の厚みＴoxが１０ｎｍであるとして得られたも
のである。同図の各破線の曲線からわかるように、図１
に示す従来のＤＴＭＯＳでは、ゲートバイアス電圧が
０．６Ｖ以上になるとボディ電流Ｉｂが実用上問題とな
る値（約１０-9Ａ）以上に大きくなるので、これを回避
すべく、動作電圧範囲が極めて狭く限定されることにな
る。
ートバイアス電圧依存性をシミュレーションした結果を
示す図である。同図の太い破線は従来のＤＴＭＯＳのド
レイン電流Ｉｄを示し、細い破線は従来のＤＴＭＯＳの
ボディ電流Ｉｂを示す。ただし、同図においては、ｐチ
ャネル型ＭＯＳトランジスタとして動作するＤＴＭＯＳ
についてシミュレーションしているので、ゲートバイア
ス電圧は負の値となっているが、ｎチャネル型のＤＴＭ
ＯＳの場合には、ゲートバイアス電圧が正である。ま
た、このシミュレーションは、ボディの不純物濃度が１
×１０18atoms ・ｃｍ-3、ゲート長が０．５μｍ、ゲー
ト絶縁膜の厚みＴoxが１０ｎｍであるとして得られたも
のである。同図の各破線の曲線からわかるように、図１
に示す従来のＤＴＭＯＳでは、ゲートバイアス電圧が
０．６Ｖ以上になるとボディ電流Ｉｂが実用上問題とな
る値（約１０-9Ａ）以上に大きくなるので、これを回避
すべく、動作電圧範囲が極めて狭く限定されることにな
る。
【０００９】また、従来のＤＴＭＯＳにおいては、しき
い値電圧を低くする必要上、ボディの不純物濃度を高く
することができない。実際に、上記文献においては、ボ
ディのｐ型不純物の濃度が１．５〜３×１０17ｃｍ-3程
度と記載されている。その結果、ボディの抵抗が非常に
高くなり、ボディにおける電圧降下のためチャネル領域
にゲートの電位が効率よく伝わらず、ＣＲ遅延がダイナ
ミックな動作に支障を与え、高速動作の妨げとなるとい
う問題点があった。
い値電圧を低くする必要上、ボディの不純物濃度を高く
することができない。実際に、上記文献においては、ボ
ディのｐ型不純物の濃度が１．５〜３×１０17ｃｍ-3程
度と記載されている。その結果、ボディの抵抗が非常に
高くなり、ボディにおける電圧降下のためチャネル領域
にゲートの電位が効率よく伝わらず、ＣＲ遅延がダイナ
ミックな動作に支障を与え、高速動作の妨げとなるとい
う問題点があった。
【００１０】さらに、ボディの不純物濃度が低いため
に、ゲート長を短くしていった場合に生じるショートチ
ャネル効果が顕著となるという問題点があった。これ
は、ゲート長が短い場合には、ソース・ドレイン領域間
において、ボディに空乏層が広がることでパンチスルー
を起こしやすくなるためである。つまり、従来のＤＴＭ
ＯＳでは、トランジスタのサイズの微細化（ゲート長の
微細化）による素子性能の向上や集積度の向上を図るこ
とが実際上困難であった。
に、ゲート長を短くしていった場合に生じるショートチ
ャネル効果が顕著となるという問題点があった。これ
は、ゲート長が短い場合には、ソース・ドレイン領域間
において、ボディに空乏層が広がることでパンチスルー
を起こしやすくなるためである。つまり、従来のＤＴＭ
ＯＳでは、トランジスタのサイズの微細化（ゲート長の
微細化）による素子性能の向上や集積度の向上を図るこ
とが実際上困難であった。
【００１１】本発明の目的は、しきい値電圧の低い，高
速動作が可能な動作範囲の広いＤＴＭＯＳとして機能す
る半導体装置の提供を図ることにある。
速動作が可能な動作範囲の広いＤＴＭＯＳとして機能す
る半導体装置の提供を図ることにある。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
基板と、上記基板の一部に設けられた半導体層と、上記
半導体層の上に設けられたゲート絶縁膜と、上記ゲート
絶縁膜の上に設けられたゲート電極と、上記半導体層の
うち上記ゲート電極の両側方に設けられた第１導電型の
ソース・ドレイン領域と、上記半導体層のうち上記ソー
ス・ドレイン領域間に位置する領域に設けられた第１の
半導体からなるチャネル領域と、上記半導体層のうち上
記チャネル領域の下方に設けられ、上記第１の半導体よ
りもキャリアが走行するバンド端のキャリアに対するポ
テンシャルが大きい第２の半導体からなる第２導電型の
ボディ領域と、上記ゲート電極と上記ボディ領域とを電
気的に接続するための導体部材とを備えている。
基板と、上記基板の一部に設けられた半導体層と、上記
半導体層の上に設けられたゲート絶縁膜と、上記ゲート
絶縁膜の上に設けられたゲート電極と、上記半導体層の
うち上記ゲート電極の両側方に設けられた第１導電型の
ソース・ドレイン領域と、上記半導体層のうち上記ソー
ス・ドレイン領域間に位置する領域に設けられた第１の
半導体からなるチャネル領域と、上記半導体層のうち上
記チャネル領域の下方に設けられ、上記第１の半導体よ
りもキャリアが走行するバンド端のキャリアに対するポ
テンシャルが大きい第２の半導体からなる第２導電型の
ボディ領域と、上記ゲート電極と上記ボディ領域とを電
気的に接続するための導体部材とを備えている。
【００１３】これにより、ゲート電極とボディ領域とが
電気的に接続されているので、ゲート電極に電圧が印加
されてもボディ領域がゲート電極とほぼ同じ電位に維持
されるために、半導体層のうちチャネル領域以外の領域
において反転層が生じることがなく、寄生チャネルの発
生が抑制される。そして、チャネル領域がボディ領域を
構成する第２の半導体よりもキャリアが走行するバンド
端のキャリアに対するポテンシャルが小さい第１の半導
体により構成されているので、チャネル領域が反転する
ために必要なゲートバイアス，つまりしきい値電圧を小
さくすることができる。したがって、ドレイン電流が増
大し、チャネルを流れるドレイン電流とボディ（ゲー
ト）電流との差が拡大するので、動作電圧範囲の拡大を
図ることができる。これは、バイポーラトランジスタに
おいて、ベース層にバンドギャップの小さい材料を用い
ることにより、ベース電流を同程度に保ったまま、コレ
クタ電流の増大を図ったヘテロバイポーラトランジスタ
と同じ原理である。
電気的に接続されているので、ゲート電極に電圧が印加
されてもボディ領域がゲート電極とほぼ同じ電位に維持
されるために、半導体層のうちチャネル領域以外の領域
において反転層が生じることがなく、寄生チャネルの発
生が抑制される。そして、チャネル領域がボディ領域を
構成する第２の半導体よりもキャリアが走行するバンド
端のキャリアに対するポテンシャルが小さい第１の半導
体により構成されているので、チャネル領域が反転する
ために必要なゲートバイアス，つまりしきい値電圧を小
さくすることができる。したがって、ドレイン電流が増
大し、チャネルを流れるドレイン電流とボディ（ゲー
ト）電流との差が拡大するので、動作電圧範囲の拡大を
図ることができる。これは、バイポーラトランジスタに
おいて、ベース層にバンドギャップの小さい材料を用い
ることにより、ベース電流を同程度に保ったまま、コレ
クタ電流の増大を図ったヘテロバイポーラトランジスタ
と同じ原理である。
【００１４】上記半導体層のうち上記チャネル領域と上
記ゲート絶縁膜との間に設けられ、上記第１の半導体よ
りもキャリアが走行するバンド端のキャリアに対するポ
テンシャルが大きい酸化膜形成用半導体からなるキャッ
プ層をさらに備えることにより、ゲート絶縁膜を電気的
特性のよい酸化膜よって構成することが可能となる。一
方、ゲート電極とボディ領域とが電気的に接続されてい
るので、ゲートバイアスを高くしてもゲート絶縁膜とキ
ャップ層との間に寄生チャネルが生じることがない。
記ゲート絶縁膜との間に設けられ、上記第１の半導体よ
りもキャリアが走行するバンド端のキャリアに対するポ
テンシャルが大きい酸化膜形成用半導体からなるキャッ
プ層をさらに備えることにより、ゲート絶縁膜を電気的
特性のよい酸化膜よって構成することが可能となる。一
方、ゲート電極とボディ領域とが電気的に接続されてい
るので、ゲートバイアスを高くしてもゲート絶縁膜とキ
ャップ層との間に寄生チャネルが生じることがない。
【００１５】上記基板の少なくとも最上部は絶縁体によ
り構成されていることにより、寄生容量が小さくなるの
で、半導体の動作速度がさらに高くなる。
り構成されていることにより、寄生容量が小さくなるの
で、半導体の動作速度がさらに高くなる。
【００１６】上記チャネル領域が上記ボディ領域よりも
１／１０以下の低濃度の不純物を含むことにより、しき
い値の上昇が抑制されるとともに、不純物散乱が抑制さ
れるので、キャリアの走行速度の低下が抑制される。
１／１０以下の低濃度の不純物を含むことにより、しき
い値の上昇が抑制されるとともに、不純物散乱が抑制さ
れるので、キャリアの走行速度の低下が抑制される。
【００１７】上記ゲート電極が、第１導電型不純物を含
むポリシリコン又はポリシリコンゲルマニウムにより構
成されていることにより、チャネル領域との間でビルト
インポテンシャルが形成されるので、キャリアを閉じ込
めるのに適したバンド構造が得られる。
むポリシリコン又はポリシリコンゲルマニウムにより構
成されていることにより、チャネル領域との間でビルト
インポテンシャルが形成されるので、キャリアを閉じ込
めるのに適したバンド構造が得られる。
【００１８】上記チャネル領域を構成する第１の半導体
は、少なくともＳｉを成分元素として含んでおり、上記
半導体層の一部には、チャネルへの不純物の拡散を防止
するための領域であって、０．０１％以上で２％以下の
濃度の炭素を含む領域をさらに備えていることにより、
高濃度の不純物を含むボディ領域からチャネル領域への
不純物の拡散が抑制され、チャネル領域における不純物
散乱の少ない高速動作が可能な半導体装置が得られる。
は、少なくともＳｉを成分元素として含んでおり、上記
半導体層の一部には、チャネルへの不純物の拡散を防止
するための領域であって、０．０１％以上で２％以下の
濃度の炭素を含む領域をさらに備えていることにより、
高濃度の不純物を含むボディ領域からチャネル領域への
不純物の拡散が抑制され、チャネル領域における不純物
散乱の少ない高速動作が可能な半導体装置が得られる。
【００１９】上記第１の半導体はＳｉ（シリコン）及び
Ｇｅ（ゲルマニウム）を成分元素として含む半導体であ
り、上記第２の半導体はＳｉであることにより、第１の
半導体対の価電子帯端に生じるバンドオフセットを利用
して、ホールが走行するｐチャネルに適したチャネル領
域が得られる。
Ｇｅ（ゲルマニウム）を成分元素として含む半導体であ
り、上記第２の半導体はＳｉであることにより、第１の
半導体対の価電子帯端に生じるバンドオフセットを利用
して、ホールが走行するｐチャネルに適したチャネル領
域が得られる。
【００２０】上記ゲート絶縁膜とチャネル領域の間に設
けられ、Ｓｉからなるキャップ層をさらに備えることに
より、チャネル領域のうちキャップ層−チャネル領域間
に生じるバンドオフセットに接する領域をチャネルとし
て利用することが可能になるとともに、ゲート絶縁膜を
キャップ層の表面を酸化して得られる電気的特性のよい
シリコン酸化膜によって構成することが可能になる。
けられ、Ｓｉからなるキャップ層をさらに備えることに
より、チャネル領域のうちキャップ層−チャネル領域間
に生じるバンドオフセットに接する領域をチャネルとし
て利用することが可能になるとともに、ゲート絶縁膜を
キャップ層の表面を酸化して得られる電気的特性のよい
シリコン酸化膜によって構成することが可能になる。
【００２１】上記ソース・ドレイン領域はｐ型ソース・
ドレイン領域であり、上記チャネル領域はｐチャネル用
のチャネル領域であり、上記ボディ領域はｎ型ボディ領
域であってもよいし、上記ソース・ドレイン領はｎ型ソ
ース・ドレイン領域であり、上記チャネル領域はｎチャ
ネル用のチャネル領域であり、上記ボディ領域はｐ型ボ
ディ領域であってもよい。そして、これらを備えること
で、相補型のトランジスタを形成することができる。
ドレイン領域であり、上記チャネル領域はｐチャネル用
のチャネル領域であり、上記ボディ領域はｎ型ボディ領
域であってもよいし、上記ソース・ドレイン領はｎ型ソ
ース・ドレイン領域であり、上記チャネル領域はｎチャ
ネル用のチャネル領域であり、上記ボディ領域はｐ型ボ
ディ領域であってもよい。そして、これらを備えること
で、相補型のトランジスタを形成することができる。
【００２２】上記第１の半導体はＳｉ，Ｇｅ及びＣを成
分元素として含む半導体であり、上記第２の半導体はＳ
ｉであることにより、Ｓｉ／ＳｉＧｅＣ接合部に形成さ
れる伝導帯端及び価電子帯端のバンドオフセットを利用
して、ｎチャネルとしてもｐチャネルとしても利用でき
るチャネル領域が得られる。
分元素として含む半導体であり、上記第２の半導体はＳ
ｉであることにより、Ｓｉ／ＳｉＧｅＣ接合部に形成さ
れる伝導帯端及び価電子帯端のバンドオフセットを利用
して、ｎチャネルとしてもｐチャネルとしても利用でき
るチャネル領域が得られる。
【００２３】上記第１の半導体は、引っ張り歪みを受け
たＳｉであり、上記第２の半導体は、格子歪みが緩和し
たＳｉＧｅであってもよい。
たＳｉであり、上記第２の半導体は、格子歪みが緩和し
たＳｉＧｅであってもよい。
【００２４】本発明の第２の半導体装置は、基板と、上
記基板の一部に設けられた半導体層と、上記半導体層の
上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上
に設けられたゲート電極と、上記半導体層のうち上記ゲ
ート電極の両側方に設けられたｎ型のソース・ドレイン
領域と、上記半導体層のうち上記ソース・ドレイン領域
間に位置する領域に設けられ、Ｓｉ及びＧｅを成分元素
として含む第１の半導体からなり、かつ、ｐ型不純物を
含むｎチャネル用のチャネル領域と、上記半導体層のう
ち上記チャネル領域の下方に設けられ、Ｓｉを成分元素
として含み上記第１の半導体よりもキャリアが走行する
バンド端のキャリアに対するポテンシャルが大きい第２
の半導体からなり、ｐ型不純物を含むボディ領域とを備
えている。
記基板の一部に設けられた半導体層と、上記半導体層の
上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上
に設けられたゲート電極と、上記半導体層のうち上記ゲ
ート電極の両側方に設けられたｎ型のソース・ドレイン
領域と、上記半導体層のうち上記ソース・ドレイン領域
間に位置する領域に設けられ、Ｓｉ及びＧｅを成分元素
として含む第１の半導体からなり、かつ、ｐ型不純物を
含むｎチャネル用のチャネル領域と、上記半導体層のう
ち上記チャネル領域の下方に設けられ、Ｓｉを成分元素
として含み上記第１の半導体よりもキャリアが走行する
バンド端のキャリアに対するポテンシャルが大きい第２
の半導体からなり、ｐ型不純物を含むボディ領域とを備
えている。
【００２５】上記半導体層のうち上記チャネル領域と上
記ゲート絶縁膜との間に設けられ、Ｓｉを成分元素とし
て含み、ｐ型不純物を含むキャップ層をさらに備えるこ
とにより、キャップ層とチャネル領域との間に形成され
る伝導帯端のバンドオフセットを利用して、電子を閉じ
込めるのに適したくぼみを形成することが可能になる。
そして、Ｓｉ／ＳｉＧｅ接合を利用したｎチャネル型Ｍ
ＩＳトランジスタが得られる。
記ゲート絶縁膜との間に設けられ、Ｓｉを成分元素とし
て含み、ｐ型不純物を含むキャップ層をさらに備えるこ
とにより、キャップ層とチャネル領域との間に形成され
る伝導帯端のバンドオフセットを利用して、電子を閉じ
込めるのに適したくぼみを形成することが可能になる。
そして、Ｓｉ／ＳｉＧｅ接合を利用したｎチャネル型Ｍ
ＩＳトランジスタが得られる。
【００２６】上記ゲート電極と上記ボディ領域とを電気
的に接続するための導体部材をさらに備えていることに
より、ＤＴＭＯＳとして機能する半導体装置が得られ
る。
的に接続するための導体部材をさらに備えていることに
より、ＤＴＭＯＳとして機能する半導体装置が得られ
る。
【００２７】上記基板の少なくとも最上部は絶縁体によ
り構成されていることにより、いわゆるＳＯＩ基板を利
用した寄生容量の小さい，高速動作が可能なトランジス
タが得られる。
り構成されていることにより、いわゆるＳＯＩ基板を利
用した寄生容量の小さい，高速動作が可能なトランジス
タが得られる。
【００２８】上記ゲート電極は、第１導電型不純物を含
むポリシリコン又はポリシリコンゲルマニウムにより構
成されていることが好ましい。
むポリシリコン又はポリシリコンゲルマニウムにより構
成されていることが好ましい。
【００２９】上記第１の半導体はＳｉＧｅＣであり、上
記第２の半導体はＳｉであってもよい。
記第２の半導体はＳｉであってもよい。
【００３０】
【発明の実施の形態】（第１の実施の形態）本実施形態
では、チャネル領域を構成する材料としてＳｉＧｅを用
い、Ｓｉ／ＳｉＧｅヘテロ接合を利用したＤＴＭＯＳ
（以下、ヘテロＤＴＭＯＳ又はＨＤＴＭＯＳという）の
実施例について説明する。
では、チャネル領域を構成する材料としてＳｉＧｅを用
い、Ｓｉ／ＳｉＧｅヘテロ接合を利用したＤＴＭＯＳ
（以下、ヘテロＤＴＭＯＳ又はＨＤＴＭＯＳという）の
実施例について説明する。
【００３１】図３（ａ），（ｂ），（ｃ）は、それぞれ
順に、本実施形態のＨＤＴＭＯＳの構造を模式的に示す
平面図、図３（ａ）で示すIIIb−IIIb線における断面
図、図３（ａ）で示すIIIc−IIIc線における断面図であ
る。図３（ａ）〜（ｃ）に示すように、本実施形態のＨ
ＤＴＭＯＳは、ｐ型のＳｉ基板１０と、Ｓｉ基板に酸素
イオンを注入するなどの方法により形成された埋め込み
酸化膜１１と、埋め込み酸化膜１１の上に設けられた半
導体層３０とを有している。半導体層３０は、ＳＯＩ基
板の上部を構成する上部Ｓｉ膜１２と、上部Ｓｉ膜１２
の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長され
たＳｉバッファ層１３と、Ｓｉバッファ層１３の上にＵ
ＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉＧ
ｅ膜１４と、ＳｉＧｅ膜１４の上にＵＨＶ−ＣＶＤ法に
よりエピタキシャル成長されたＳｉ膜１５とから構成さ
れている。さらに、ＨＤＴＭＯＳは、Ｓｉ膜１５の上に
設けられたシリコン酸化膜からなるゲート絶縁膜１６
と、ゲート絶縁膜１６の上に設けられたゲート電極１７
とを備えている。そして、半導体層３０，つまり上部Ｓ
ｉ膜１２，Ｓｉバッファ層１３，ＳｉＧｅ膜１４及びＳ
ｉ膜１５のうちゲート電極１７の両側方に位置する領域
には高濃度のｐ型不純物を含むソース領域２０ａ及びド
レイン領域２０ｂが設けられている。また、上部Ｓｉ膜
１２のうちソース領域２０ａとドレイン領域２０ｂとの
間の領域は、高濃度のｎ型不純物を含むＳｉボディ領域
２２となっており、Ｓｉバッファ層１３のうちＳｉボデ
ィ領域２２の直上に位置する領域は、低濃度のｎ型不純
物を含むｎ- Ｓｉ領域２３となっている。そして、Ｓｉ
Ｇｅ膜１４のうちソース領域２０ａとドレイン領域２０
ｂとの間の領域は、比較的低濃度のｎ型不純物を含むＳ
ｉＧｅチャネル領域２４となっており、Ｓｉ膜１５のう
ちゲート絶縁膜１６の直下に位置する領域は低濃度のｎ
型不純物を含むＳｉキャップ層２５となっている。ま
た、ゲート電極１７とＳｉボディ領域２２とを電気的に
接続する導体部材であるコンタクト２６が設けられてい
る。
順に、本実施形態のＨＤＴＭＯＳの構造を模式的に示す
平面図、図３（ａ）で示すIIIb−IIIb線における断面
図、図３（ａ）で示すIIIc−IIIc線における断面図であ
る。図３（ａ）〜（ｃ）に示すように、本実施形態のＨ
ＤＴＭＯＳは、ｐ型のＳｉ基板１０と、Ｓｉ基板に酸素
イオンを注入するなどの方法により形成された埋め込み
酸化膜１１と、埋め込み酸化膜１１の上に設けられた半
導体層３０とを有している。半導体層３０は、ＳＯＩ基
板の上部を構成する上部Ｓｉ膜１２と、上部Ｓｉ膜１２
の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長され
たＳｉバッファ層１３と、Ｓｉバッファ層１３の上にＵ
ＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉＧ
ｅ膜１４と、ＳｉＧｅ膜１４の上にＵＨＶ−ＣＶＤ法に
よりエピタキシャル成長されたＳｉ膜１５とから構成さ
れている。さらに、ＨＤＴＭＯＳは、Ｓｉ膜１５の上に
設けられたシリコン酸化膜からなるゲート絶縁膜１６
と、ゲート絶縁膜１６の上に設けられたゲート電極１７
とを備えている。そして、半導体層３０，つまり上部Ｓ
ｉ膜１２，Ｓｉバッファ層１３，ＳｉＧｅ膜１４及びＳ
ｉ膜１５のうちゲート電極１７の両側方に位置する領域
には高濃度のｐ型不純物を含むソース領域２０ａ及びド
レイン領域２０ｂが設けられている。また、上部Ｓｉ膜
１２のうちソース領域２０ａとドレイン領域２０ｂとの
間の領域は、高濃度のｎ型不純物を含むＳｉボディ領域
２２となっており、Ｓｉバッファ層１３のうちＳｉボデ
ィ領域２２の直上に位置する領域は、低濃度のｎ型不純
物を含むｎ- Ｓｉ領域２３となっている。そして、Ｓｉ
Ｇｅ膜１４のうちソース領域２０ａとドレイン領域２０
ｂとの間の領域は、比較的低濃度のｎ型不純物を含むＳ
ｉＧｅチャネル領域２４となっており、Ｓｉ膜１５のう
ちゲート絶縁膜１６の直下に位置する領域は低濃度のｎ
型不純物を含むＳｉキャップ層２５となっている。ま
た、ゲート電極１７とＳｉボディ領域２２とを電気的に
接続する導体部材であるコンタクト２６が設けられてい
る。
【００３２】また、図４は、本実施形態のＨＤＴＭＯＳ
の構造をさらに詳細に示す断面図である。ここで、埋め
込み酸化膜１１の厚さは約１００ｎｍであり、上部Ｓｉ
膜１２の厚みは約１００ｎｍであり、Ｓｉバッファ層１
３の厚みは約１０ｎｍであり、ＳｉＧｅ膜１４の厚みは
約１５ｎｍであり、Ｓｉ膜１５の厚みは約５ｎｍであ
る。Ｓｉボディ領域２２には、Ｓｉバッファ層１３のエ
ピタキシャル成長の前に、濃度が約１×１０19atoms ・
ｃｍ-3のｎ型不純物（例えばヒ素又はリン）がイオン注
入により導入されている。ｎ- Ｓｉ領域２３には、低濃
度のｎ型不純物（たとえばヒ素又はリン）が導入されて
いる。ＳｉＧｅチャネル領域２４のＧｅ含有率は約４０
％であり、ＳｉＧｅチャネル領域２４には、低濃度のｎ
型不純物（例えばヒ素又はリン）が導入されている。ま
た、Ｓｉキャップ層２５には、低濃度のｎ型不純物（例
えばヒ素又はリン）が導入されている。ゲート絶縁膜１
６は、Ｓｉ膜１５を熱酸化することにより形成されたも
のである。ゲート電極１７には、濃度が約１×１０20at
oms ・ｃｍ-3のｐ型不純物（例えばボロン）がドープさ
れている。なお、ゲート電極１７の側面上には、シリコ
ン酸化膜からなるサイドウォール２７が設けられてい
る。
の構造をさらに詳細に示す断面図である。ここで、埋め
込み酸化膜１１の厚さは約１００ｎｍであり、上部Ｓｉ
膜１２の厚みは約１００ｎｍであり、Ｓｉバッファ層１
３の厚みは約１０ｎｍであり、ＳｉＧｅ膜１４の厚みは
約１５ｎｍであり、Ｓｉ膜１５の厚みは約５ｎｍであ
る。Ｓｉボディ領域２２には、Ｓｉバッファ層１３のエ
ピタキシャル成長の前に、濃度が約１×１０19atoms ・
ｃｍ-3のｎ型不純物（例えばヒ素又はリン）がイオン注
入により導入されている。ｎ- Ｓｉ領域２３には、低濃
度のｎ型不純物（たとえばヒ素又はリン）が導入されて
いる。ＳｉＧｅチャネル領域２４のＧｅ含有率は約４０
％であり、ＳｉＧｅチャネル領域２４には、低濃度のｎ
型不純物（例えばヒ素又はリン）が導入されている。ま
た、Ｓｉキャップ層２５には、低濃度のｎ型不純物（例
えばヒ素又はリン）が導入されている。ゲート絶縁膜１
６は、Ｓｉ膜１５を熱酸化することにより形成されたも
のである。ゲート電極１７には、濃度が約１×１０20at
oms ・ｃｍ-3のｐ型不純物（例えばボロン）がドープさ
れている。なお、ゲート電極１７の側面上には、シリコ
ン酸化膜からなるサイドウォール２７が設けられてい
る。
【００３３】図５は、Ｓｉキャップ層２５，ＳｉＧｅチ
ャネル領域２４及びｎ- Ｓｉ領域２３を通過する断面に
おけるバンドアライメントを示すエネルギーバンド図で
ある。Ｇｅ含有率が４０％のＳｉＧｅチャネル領域２４
のバンドギャップは、Ｓｉキャップ層２５及びｎ- Ｓｉ
領域２３に比べて、約３００ｍｅＶだけ小さくなるの
で、ＳｉＧｅチャネル領域２４とＳｉキャップ層２５及
びｎ- Ｓｉ領域２３との間には、ホールを閉じこめるこ
とが可能な価電子帯端のヘテロ障壁が形成される。
ャネル領域２４及びｎ- Ｓｉ領域２３を通過する断面に
おけるバンドアライメントを示すエネルギーバンド図で
ある。Ｇｅ含有率が４０％のＳｉＧｅチャネル領域２４
のバンドギャップは、Ｓｉキャップ層２５及びｎ- Ｓｉ
領域２３に比べて、約３００ｍｅＶだけ小さくなるの
で、ＳｉＧｅチャネル領域２４とＳｉキャップ層２５及
びｎ- Ｓｉ領域２３との間には、ホールを閉じこめるこ
とが可能な価電子帯端のヘテロ障壁が形成される。
【００３４】図６は、ゲート電極１７，ゲート絶縁膜１
６，Ｓｉキャップ層２５，ＳｉＧｅチャネル領域２４，
ｎ- Ｓｉ層２３及びＳｉボディ領域２２を通過する断面
におけるビルトインバンド構造を示すエネルギーバンド
図である。同図に示すように、ゲート電極１７にｐ型不
純物をドープしておくことにより、バイアスが印加され
ていない状態で、ＳｉＧｅチャネル領域２４のＳｉキャ
ップ層２５に接する部分の価電子帯端のエネルギーが特
に高くなり、ヘテロ障壁との間にホールの閉じこめに適
した凹部が形成される。そして、ゲート電極１７とＳｉ
ボディ領域２２とが電気的に接続された状態で、ゲート
電極１７にゲートバイアス電圧が印加されても、ゲート
電極１７とＳｉボディ領域２２とはほぼ同じ電位に維持
されるので、図６に示すバンド形状は変わることなく、
全体のポテンシャルがソース・ドレイン領域に対して変
化するだけである。したがって、従来のＳｉ／ＳｉＧｅ
−ヘテロＭＯＳＦＥＴにおいてＳｉキャップ層２５のゲ
ート絶縁膜１６に接する部分に生じる反転層は、本発明
のＨＤＴＭＯＳにおいては生じることがない。その結
果、ＳｉＧｅチャネル領域２４とは別の部分に生じる，
いわゆる寄生チャネルの発生を有効に防止することがで
きるのである。
６，Ｓｉキャップ層２５，ＳｉＧｅチャネル領域２４，
ｎ- Ｓｉ層２３及びＳｉボディ領域２２を通過する断面
におけるビルトインバンド構造を示すエネルギーバンド
図である。同図に示すように、ゲート電極１７にｐ型不
純物をドープしておくことにより、バイアスが印加され
ていない状態で、ＳｉＧｅチャネル領域２４のＳｉキャ
ップ層２５に接する部分の価電子帯端のエネルギーが特
に高くなり、ヘテロ障壁との間にホールの閉じこめに適
した凹部が形成される。そして、ゲート電極１７とＳｉ
ボディ領域２２とが電気的に接続された状態で、ゲート
電極１７にゲートバイアス電圧が印加されても、ゲート
電極１７とＳｉボディ領域２２とはほぼ同じ電位に維持
されるので、図６に示すバンド形状は変わることなく、
全体のポテンシャルがソース・ドレイン領域に対して変
化するだけである。したがって、従来のＳｉ／ＳｉＧｅ
−ヘテロＭＯＳＦＥＴにおいてＳｉキャップ層２５のゲ
ート絶縁膜１６に接する部分に生じる反転層は、本発明
のＨＤＴＭＯＳにおいては生じることがない。その結
果、ＳｉＧｅチャネル領域２４とは別の部分に生じる，
いわゆる寄生チャネルの発生を有効に防止することがで
きるのである。
【００３５】図７は、本発明のＳｉ／ＳｉＧｅヘテロ接
合構造を有するｐチャネル型ＨＤＴＭＯＳと、Ｓｉホモ
接合構造を有する従来のｐチャネル型ＤＴＭＯＳとのド
レイン電流Ｉｄ，ボディ電流Ｉｂのゲートバイアス依存
性をシミュレーションした結果を示す図である。ドレイ
ン電流Ｉｄ，ボディ電流Ｉｂ共に、Ｓｉボディ領域にお
ける不純物濃度ｎb を１×１０18ｃｍ-3にしている。同
図の太い破線は従来のＤＴＭＯＳのドレイン電流Ｉｄを
示し、細い破線は従来のＤＴＭＯＳのボディ電流Ｉｂを
示し、太い実線は本発明のＨＤＴＭＯＳのドレイン電流
Ｉｄを示し、細い実線は本発明のＨＤＴＭＯＳのボディ
電流Ｉｂを示す。このシミュレーションは、ドレイン電
流Ｉｄ，ボディ電流Ｉｂ共に、Ｓｉボディの不純物濃度
ｎb が１×１０18atoms ・ｃｍ-3、ゲート長が０．５μ
ｍ、ゲート絶縁膜の厚みＴoxが１０ｎｍであるとして得
られたものである。
合構造を有するｐチャネル型ＨＤＴＭＯＳと、Ｓｉホモ
接合構造を有する従来のｐチャネル型ＤＴＭＯＳとのド
レイン電流Ｉｄ，ボディ電流Ｉｂのゲートバイアス依存
性をシミュレーションした結果を示す図である。ドレイ
ン電流Ｉｄ，ボディ電流Ｉｂ共に、Ｓｉボディ領域にお
ける不純物濃度ｎb を１×１０18ｃｍ-3にしている。同
図の太い破線は従来のＤＴＭＯＳのドレイン電流Ｉｄを
示し、細い破線は従来のＤＴＭＯＳのボディ電流Ｉｂを
示し、太い実線は本発明のＨＤＴＭＯＳのドレイン電流
Ｉｄを示し、細い実線は本発明のＨＤＴＭＯＳのボディ
電流Ｉｂを示す。このシミュレーションは、ドレイン電
流Ｉｄ，ボディ電流Ｉｂ共に、Ｓｉボディの不純物濃度
ｎb が１×１０18atoms ・ｃｍ-3、ゲート長が０．５μ
ｍ、ゲート絶縁膜の厚みＴoxが１０ｎｍであるとして得
られたものである。
【００３６】同図に示すように、チャネル領域をバンド
ギャップの小さいＳｉＧｅによって構成することで、細
い実線で示されるボディ電流（ゲート電流）が立ち上が
るゲートバイアス値はあまり大きく変化しないが、ドレ
イン電流Ｉｄが立ち上がるゲートバイアス値であるしき
い値電圧が０．２Ｖ程度低くなっている。つまり、図６
に示すようなＳｉＧｅチャネル領域２４における価電子
帯端のエネルギーレベルが従来のＤＴＭＯＳに比べ高く
なることで、しきい値電圧が低下するのである。一方、
Ｓｉボディ領域２２の価電子帯端のエネルギーレベルは
従来のＤＴＭＯＳと同じであるので、寄生バイポーラト
ランジスタが動作することでボディ電流Ｉｂが立ち上が
るゲートバイアス値は従来のＤＴＭＯＳと変わらない。
その結果、本発明のＨＤＴＭＯＳにおいては、従来のＳ
ｉホモ接合型のＤＴＭＯＳに比べて、動作電圧範囲が拡
大されていることがわかる。なお、本発明のＨＤＴＭＯ
Ｓのボディ電流Ｉｂの立ち上がり後の値は、従来のＤＴ
ＭＯＳのボディ電流Ｉｂに比べて低くなっている。
ギャップの小さいＳｉＧｅによって構成することで、細
い実線で示されるボディ電流（ゲート電流）が立ち上が
るゲートバイアス値はあまり大きく変化しないが、ドレ
イン電流Ｉｄが立ち上がるゲートバイアス値であるしき
い値電圧が０．２Ｖ程度低くなっている。つまり、図６
に示すようなＳｉＧｅチャネル領域２４における価電子
帯端のエネルギーレベルが従来のＤＴＭＯＳに比べ高く
なることで、しきい値電圧が低下するのである。一方、
Ｓｉボディ領域２２の価電子帯端のエネルギーレベルは
従来のＤＴＭＯＳと同じであるので、寄生バイポーラト
ランジスタが動作することでボディ電流Ｉｂが立ち上が
るゲートバイアス値は従来のＤＴＭＯＳと変わらない。
その結果、本発明のＨＤＴＭＯＳにおいては、従来のＳ
ｉホモ接合型のＤＴＭＯＳに比べて、動作電圧範囲が拡
大されていることがわかる。なお、本発明のＨＤＴＭＯ
Ｓのボディ電流Ｉｂの立ち上がり後の値は、従来のＤＴ
ＭＯＳのボディ電流Ｉｂに比べて低くなっている。
【００３７】図８は、本発明のＳｉ／ＳｉＧｅ−ＨＤＴ
ＭＯＳと上記従来のＳｉホモ接合型ＤＴＭＯＳとでしき
い値電圧を等しくするために、ボディ領域の不純物濃度
ｎbをそれぞれ調整したときのドレイン電流Ｉｄ，ボデ
ィ電流Ｉｂのゲートバイアス依存性をシミュレーション
した結果を示す図である。同図の太い破線は従来のＤＴ
ＭＯＳのドレイン電流Ｉｄを示し、細い破線は従来のＤ
ＴＭＯＳのボディ電流Ｉｂを示し、太い実線は本発明の
ＨＤＴＭＯＳのドレイン電流Ｉｄを示し、細い実線は本
発明のＨＤＴＭＯＳのボディ電流Ｉｂを示す。このシミ
ュレーションは、ドレイン電流Ｉｄ，ボディ電流Ｉｂ共
に、ゲート長が０．５μｍ、ゲート絶縁膜の厚みＴoxが
１０ｎｍであるとして得られたものである。ただし、本
発明のＳｉ／ＳｉＧｅ−ＨＤＴＭＯＳにおけるＳｉボデ
ィ領域の不純物濃度ｎb は１×１０19atoms ・ｃｍ
-3で、従来のＳｉホモ接合型ＤＴＭＯＳのボディ領域の
不純物濃度ｎb は２×１０17ｃｍ-3としている。
ＭＯＳと上記従来のＳｉホモ接合型ＤＴＭＯＳとでしき
い値電圧を等しくするために、ボディ領域の不純物濃度
ｎbをそれぞれ調整したときのドレイン電流Ｉｄ，ボデ
ィ電流Ｉｂのゲートバイアス依存性をシミュレーション
した結果を示す図である。同図の太い破線は従来のＤＴ
ＭＯＳのドレイン電流Ｉｄを示し、細い破線は従来のＤ
ＴＭＯＳのボディ電流Ｉｂを示し、太い実線は本発明の
ＨＤＴＭＯＳのドレイン電流Ｉｄを示し、細い実線は本
発明のＨＤＴＭＯＳのボディ電流Ｉｂを示す。このシミ
ュレーションは、ドレイン電流Ｉｄ，ボディ電流Ｉｂ共
に、ゲート長が０．５μｍ、ゲート絶縁膜の厚みＴoxが
１０ｎｍであるとして得られたものである。ただし、本
発明のＳｉ／ＳｉＧｅ−ＨＤＴＭＯＳにおけるＳｉボデ
ィ領域の不純物濃度ｎb は１×１０19atoms ・ｃｍ
-3で、従来のＳｉホモ接合型ＤＴＭＯＳのボディ領域の
不純物濃度ｎb は２×１０17ｃｍ-3としている。
【００３８】同図に示すように、本発明のＨＤＴＭＯＳ
と従来のＤＴＭＯＳとでドレイン電流Ｉｄのゲートバイ
アス依存性をほぼ等しくした場合、本発明のＨＤＴＭＯ
Ｓにおいてはボディ電流Ｉｂが実用上問題となる値に達
するゲートバイアス値が、従来のＤＴＭＯＳにおける値
よりも約０．２Ｖだけ低くなる。つまり、本発明のＨＤ
ＴＭＯＳによると、チャネル領域をバンドギャップの小
さいＳｉＧｅによって構成することで、不純物濃度の調
整により、約０．２Ｖだけ動作電圧範囲が拡大する。し
たがって、しきい値電圧を低くすることによる低電圧化
と、しきい値電圧はあまり変えずにボディ電流を抑制す
ることによる低消費電力化とのいずれかを選択すること
ができる。
と従来のＤＴＭＯＳとでドレイン電流Ｉｄのゲートバイ
アス依存性をほぼ等しくした場合、本発明のＨＤＴＭＯ
Ｓにおいてはボディ電流Ｉｂが実用上問題となる値に達
するゲートバイアス値が、従来のＤＴＭＯＳにおける値
よりも約０．２Ｖだけ低くなる。つまり、本発明のＨＤ
ＴＭＯＳによると、チャネル領域をバンドギャップの小
さいＳｉＧｅによって構成することで、不純物濃度の調
整により、約０．２Ｖだけ動作電圧範囲が拡大する。し
たがって、しきい値電圧を低くすることによる低電圧化
と、しきい値電圧はあまり変えずにボディ電流を抑制す
ることによる低消費電力化とのいずれかを選択すること
ができる。
【００３９】図９は、本発明のＳｉ／ＳｉＧｅ−ＨＤＴ
ＭＯＳにおいて、ゲート長Ｌｇを変化させたときのドレ
イン電流Ｉｄ，ボディ電流Ｉｂのゲートバイアス依存性
示す図である。ここで、ゲート長Ｌｇに対するゲート幅
Ｗｇの比Ｗｇ／Ｌｇは２０としている。同図に示される
ように、本発明のＨＤＴＭＯＳにおいては、ゲート長Ｌ
ｇを短くしても、ドレイン電流Ｉｄ及びボディ電流１ｂ
共にそれほど目立った変化が生じていない。
ＭＯＳにおいて、ゲート長Ｌｇを変化させたときのドレ
イン電流Ｉｄ，ボディ電流Ｉｂのゲートバイアス依存性
示す図である。ここで、ゲート長Ｌｇに対するゲート幅
Ｗｇの比Ｗｇ／Ｌｇは２０としている。同図に示される
ように、本発明のＨＤＴＭＯＳにおいては、ゲート長Ｌ
ｇを短くしても、ドレイン電流Ｉｄ及びボディ電流１ｂ
共にそれほど目立った変化が生じていない。
【００４０】図１０は、従来のＳｉホモ接合型ＤＴＭＯ
Ｓにおいて、ゲート長Ｌｇを変化させたときのドレイン
電流Ｉｄ，ボディ電流Ｉｂのゲートバイアス依存性を示
す図である。同図に示すように、従来のＳｉホモ接合型
ＤＴＭＯＳにおいては、ゲート長Ｌｇが０．２５μｍ以
下になると、しきい値電圧が著しく低下していることが
わかる。
Ｓにおいて、ゲート長Ｌｇを変化させたときのドレイン
電流Ｉｄ，ボディ電流Ｉｂのゲートバイアス依存性を示
す図である。同図に示すように、従来のＳｉホモ接合型
ＤＴＭＯＳにおいては、ゲート長Ｌｇが０．２５μｍ以
下になると、しきい値電圧が著しく低下していることが
わかる。
【００４１】図１１は、図９，図１０のデータから求め
られる本発明のＳｉ／ＳｉＧｅ−ＨＤＴＭＯＳと、従来
のＳｉホモ接合型ＤＴＭＯＳとのしきい値電圧のゲート
長依存性を示す図である。同図に示すように、従来のＤ
ＴＭＯＳに比べると、本発明のＨＤＴＭＯＳにおいて
は、ゲート長Ｌｇを短くしていっても、しきい値電圧の
低下はほとんどみられない。
られる本発明のＳｉ／ＳｉＧｅ−ＨＤＴＭＯＳと、従来
のＳｉホモ接合型ＤＴＭＯＳとのしきい値電圧のゲート
長依存性を示す図である。同図に示すように、従来のＤ
ＴＭＯＳに比べると、本発明のＨＤＴＭＯＳにおいて
は、ゲート長Ｌｇを短くしていっても、しきい値電圧の
低下はほとんどみられない。
【００４２】図９，図１０及び図１１から以下のことが
わかる。従来のＳｉホモ接合型ＤＴＭＯＳにおいては、
ゲート長Ｌｇが０．２５μｍ以下になるとしきい値電圧
が急激に変化するが、本発明のＨＤＴＭＯＳにおいて
は、ゲート長Ｌｇが０．１μｍ以下のショートチャネル
デバイスでも、しきい値電圧の変化が小さく、ショート
チャネル効果が十分抑制されている。これは、以下の理
由によるものと考えられる。本発明のＨＤＴＭＯＳにお
いては、チャネル領域をバンドギャップの小さいＳｉＧ
ｅによって構成することにより、Ｓｉボディ領域の不純
物濃度を高くしてもしきい値電圧を従来のＳｉホモ接合
型ＤＴＭＯＳと同等に保つことができる。したがって、
本発明においては、Ｓｉボディ領域２４における不純物
濃度を高くして、空乏層の伸びを抑制することができる
ので、ゲート長の短いＨＤＴＭＯＳにおいても、パンチ
スルーが抑制され、いわゆるショートチャネル効果が抑
制されるからである。
わかる。従来のＳｉホモ接合型ＤＴＭＯＳにおいては、
ゲート長Ｌｇが０．２５μｍ以下になるとしきい値電圧
が急激に変化するが、本発明のＨＤＴＭＯＳにおいて
は、ゲート長Ｌｇが０．１μｍ以下のショートチャネル
デバイスでも、しきい値電圧の変化が小さく、ショート
チャネル効果が十分抑制されている。これは、以下の理
由によるものと考えられる。本発明のＨＤＴＭＯＳにお
いては、チャネル領域をバンドギャップの小さいＳｉＧ
ｅによって構成することにより、Ｓｉボディ領域の不純
物濃度を高くしてもしきい値電圧を従来のＳｉホモ接合
型ＤＴＭＯＳと同等に保つことができる。したがって、
本発明においては、Ｓｉボディ領域２４における不純物
濃度を高くして、空乏層の伸びを抑制することができる
ので、ゲート長の短いＨＤＴＭＯＳにおいても、パンチ
スルーが抑制され、いわゆるショートチャネル効果が抑
制されるからである。
【００４３】また、図９を見てもわかるが、ゲート長Ｌ
ｇを短くし、ゲート幅Ｗｇを短くすると、ボディ電流Ｉ
ｂが低減される傾向がある。これは、ボディ電流Ｉｂは
ゲート幅Ｗｇに比例しているためである。したがって、
本発明のＨＤＴＭＯＳによると、チャネル領域をバンド
ギャップの小さいＳｉＧｅによって構成することで、ボ
ディ領域の不純物濃度を高くしつつ、短チャネル化を図
ることによって、ボディ電流Ｉｂをより低減し、動作電
圧範囲をさらに拡大することができる。
ｇを短くし、ゲート幅Ｗｇを短くすると、ボディ電流Ｉ
ｂが低減される傾向がある。これは、ボディ電流Ｉｂは
ゲート幅Ｗｇに比例しているためである。したがって、
本発明のＨＤＴＭＯＳによると、チャネル領域をバンド
ギャップの小さいＳｉＧｅによって構成することで、ボ
ディ領域の不純物濃度を高くしつつ、短チャネル化を図
ることによって、ボディ電流Ｉｂをより低減し、動作電
圧範囲をさらに拡大することができる。
【００４４】図１２は、本発明のＨＤＴＭＯＳのゲート
バイアス−ボディ電流Ｉｂ，ドレイン電流Ｉｄ特性のＳ
ｉＧｅチャネル領域の不純物濃度依存性を示す図であ
る。同図に示すように、ＳｉＧｅチャネル領域の不純物
濃度が約１×１０18atoms ・ｃｍ-3に達するほどに高い
場合には、ドレイン電流Ｉｄが大きく変化して、しきい
値電圧が大きくなっていく。その結果、ドレイン電流Ｉ
ｄとボディ電流Ｉｂとの差が小さくなり、動作電圧範囲
が著しく小さくなる。一方、ＳｉＧｅチャネル領域の不
純物濃度が約１×１０17atoms ・ｃｍ-3以下であれば、
ドレイン電流Ｉｄの変化が小さくてしきい値電圧の変動
も小さく、かつ、ドレイン電流Ｉｄとボディ電流Ｉｂと
の差が十分大きく保たれるので、動作電圧範囲を十分に
確保できることがわかる。
バイアス−ボディ電流Ｉｂ，ドレイン電流Ｉｄ特性のＳ
ｉＧｅチャネル領域の不純物濃度依存性を示す図であ
る。同図に示すように、ＳｉＧｅチャネル領域の不純物
濃度が約１×１０18atoms ・ｃｍ-3に達するほどに高い
場合には、ドレイン電流Ｉｄが大きく変化して、しきい
値電圧が大きくなっていく。その結果、ドレイン電流Ｉ
ｄとボディ電流Ｉｂとの差が小さくなり、動作電圧範囲
が著しく小さくなる。一方、ＳｉＧｅチャネル領域の不
純物濃度が約１×１０17atoms ・ｃｍ-3以下であれば、
ドレイン電流Ｉｄの変化が小さくてしきい値電圧の変動
も小さく、かつ、ドレイン電流Ｉｄとボディ電流Ｉｂと
の差が十分大きく保たれるので、動作電圧範囲を十分に
確保できることがわかる。
【００４５】以上の各図に示すシミュレーション結果を
まとめると、本発明のＳｉ／ＳｉＧｅ−ＨＤＴＭＯＳに
おいては、Ｓｉボディ領域２２の不純物濃度を高く、Ｓ
ｉＧｅチャネル領域２４の不純物濃度を低くすることに
より、ショートチャネル効果の抑制や、動作電圧範囲の
拡大に対して有効であるといえる。
まとめると、本発明のＳｉ／ＳｉＧｅ−ＨＤＴＭＯＳに
おいては、Ｓｉボディ領域２２の不純物濃度を高く、Ｓ
ｉＧｅチャネル領域２４の不純物濃度を低くすることに
より、ショートチャネル効果の抑制や、動作電圧範囲の
拡大に対して有効であるといえる。
【００４６】ただし、Ｓｉボディ領域２２の不純物濃度
が高く、かつ、ＳｉＧｅチャネル領域２４の不純物濃度
が低くなるようにＨＤＴＭＯＳを作製するためには、Ｓ
ｉＧｅチャネル領域２４を構成するＳｉＧｅ膜１４をエ
ピタキシャル成長させる際や、エピタキシャル成長後の
プロセスにおいて、Ｓｉボディ領域２２内の不純物がＳ
ｉＧｅチャネル領域２４に拡散しないように工夫するこ
とが重要である。
が高く、かつ、ＳｉＧｅチャネル領域２４の不純物濃度
が低くなるようにＨＤＴＭＯＳを作製するためには、Ｓ
ｉＧｅチャネル領域２４を構成するＳｉＧｅ膜１４をエ
ピタキシャル成長させる際や、エピタキシャル成長後の
プロセスにおいて、Ｓｉボディ領域２２内の不純物がＳ
ｉＧｅチャネル領域２４に拡散しないように工夫するこ
とが重要である。
【００４７】図１３は、本実施形態の変形例に係る拡散
防止層を設けたＨＤＴＭＯＳの例を示す断面図である。
同図に示すように、この変形例のＨＤＴＭＯＳにおいて
は、図４に示すＨＤＴＭＯＳの構造に加えて、Ｓｉバッ
ファ層１３と、ＳｉＧｅ膜１４との間に、Ｃ（カーボ
ン）を約０．１％含むＳｉ膜１８と、スペーサ用Ｓｉ膜
１９とが下方から順に積層されている。そして、ＳｉＧ
ｅチャネル領域２４の下方には、Ｃを約０．１％含むｎ
- Ｓｉ層２８と、低濃度のｎ型不純物を含むｎ-Ｓｉス
ペーサ層２９とが下方から順に設けられている。
防止層を設けたＨＤＴＭＯＳの例を示す断面図である。
同図に示すように、この変形例のＨＤＴＭＯＳにおいて
は、図４に示すＨＤＴＭＯＳの構造に加えて、Ｓｉバッ
ファ層１３と、ＳｉＧｅ膜１４との間に、Ｃ（カーボ
ン）を約０．１％含むＳｉ膜１８と、スペーサ用Ｓｉ膜
１９とが下方から順に積層されている。そして、ＳｉＧ
ｅチャネル領域２４の下方には、Ｃを約０．１％含むｎ
- Ｓｉ層２８と、低濃度のｎ型不純物を含むｎ-Ｓｉス
ペーサ層２９とが下方から順に設けられている。
【００４８】この変形例によると、Ｃを０．０１％〜２
％例えば０．１％程度含むｎ- Ｓｉ層２８が存在するこ
とにより、Ｓｉボディ領域２２からＳｉＧｅチャネル領
域２４への不純物の拡散が抑制されるので、非常に微細
な領域内で、Ｓｉボディ領域２２の不純物濃度が高く、
ＳｉＧｅチャネル領域２４の不純物濃度が低いという急
峻な不純物濃度プロファイルを形成することができる。
そして、このような急峻な不純物濃度プロファイルを形
成することができる結果、上述のような本実施形態のシ
ョートチャネル効果の抑制や、動作電圧範囲の拡大とい
う効果をより確実に発揮することができる。
％例えば０．１％程度含むｎ- Ｓｉ層２８が存在するこ
とにより、Ｓｉボディ領域２２からＳｉＧｅチャネル領
域２４への不純物の拡散が抑制されるので、非常に微細
な領域内で、Ｓｉボディ領域２２の不純物濃度が高く、
ＳｉＧｅチャネル領域２４の不純物濃度が低いという急
峻な不純物濃度プロファイルを形成することができる。
そして、このような急峻な不純物濃度プロファイルを形
成することができる結果、上述のような本実施形態のシ
ョートチャネル効果の抑制や、動作電圧範囲の拡大とい
う効果をより確実に発揮することができる。
【００４９】次に、本実施形態のＳｉ／ＳｉＧｅヘテロ
接合型ＤＴＭＯＳと、従来のＳｉ／ＳｉＧｅヘテロ接合
型ＭＯＳＦＥＴとの機能の相違について説明する。
接合型ＤＴＭＯＳと、従来のＳｉ／ＳｉＧｅヘテロ接合
型ＭＯＳＦＥＴとの機能の相違について説明する。
【００５０】図１４は、従来のＳｉ／ＳｉＧｅヘテロ接
合を有するｐチャネル型ＭＯＳＦＥＴの基本的な構造を
示す断面図である。同図に示すように、従来のＳｉ／Ｓ
ｉＧｅヘテロ接合を有するＭＯＳＦＥＴは、Ｓｉ基板
と、Ｓｉ基板内に高濃度の不純物を導入して形成された
ｎ+ Ｓｉ層と、ｎ+ Ｓｉ層の上にエピタキシャル成長さ
れたｎ- Ｓｉバッファ層と、ｎ- Ｓｉバッファ層の上に
エピタキシャル成長された低濃度のｎ型不純物を含むＳ
ｉＧｅチャネル層と、ＳｉＧｅチャネル層の上にエピタ
キシャル成長された低濃度のｎ型不純物を含むＳｉキャ
ップ層と、Ｓｉキャップ層の上に形成されたゲート酸化
膜と、ゲート酸化膜の上に形成されたゲート電極と、ゲ
ート電極の側面上に設けられた酸化膜からなるサイドウ
ォールスペーサとを備えている。
合を有するｐチャネル型ＭＯＳＦＥＴの基本的な構造を
示す断面図である。同図に示すように、従来のＳｉ／Ｓ
ｉＧｅヘテロ接合を有するＭＯＳＦＥＴは、Ｓｉ基板
と、Ｓｉ基板内に高濃度の不純物を導入して形成された
ｎ+ Ｓｉ層と、ｎ+ Ｓｉ層の上にエピタキシャル成長さ
れたｎ- Ｓｉバッファ層と、ｎ- Ｓｉバッファ層の上に
エピタキシャル成長された低濃度のｎ型不純物を含むＳ
ｉＧｅチャネル層と、ＳｉＧｅチャネル層の上にエピタ
キシャル成長された低濃度のｎ型不純物を含むＳｉキャ
ップ層と、Ｓｉキャップ層の上に形成されたゲート酸化
膜と、ゲート酸化膜の上に形成されたゲート電極と、ゲ
ート電極の側面上に設けられた酸化膜からなるサイドウ
ォールスペーサとを備えている。
【００５１】ヘテロ接合を用いない従来のＳｉホモ接合
構造を有するＭＯＳＦＥＴにおいては、シリコン層のゲ
ート酸化膜に接する界面領域に生じる反転層をチャネル
として利用する。つまり、キャリアは、シリコン層のゲ
ート酸化膜に接する界面領域を走行する。それに対し、
図１４に示す従来のＳｉ／ＳｉＧｅヘテロ接合型ＭＯＳ
ＦＥＴにおいては、ＳｉＧｅチャネル層のＳｉキャップ
層に接する界面領域に形成されるチャネルをキャリアが
走行する。つまり、従来のＳｉ／ＳｉＧｅヘテロ接合型
ＭＯＳＦＥＴにおいては、チャネルはゲート酸化膜直下
のＳｉキャップ層から離れた領域に形成される。
構造を有するＭＯＳＦＥＴにおいては、シリコン層のゲ
ート酸化膜に接する界面領域に生じる反転層をチャネル
として利用する。つまり、キャリアは、シリコン層のゲ
ート酸化膜に接する界面領域を走行する。それに対し、
図１４に示す従来のＳｉ／ＳｉＧｅヘテロ接合型ＭＯＳ
ＦＥＴにおいては、ＳｉＧｅチャネル層のＳｉキャップ
層に接する界面領域に形成されるチャネルをキャリアが
走行する。つまり、従来のＳｉ／ＳｉＧｅヘテロ接合型
ＭＯＳＦＥＴにおいては、チャネルはゲート酸化膜直下
のＳｉキャップ層から離れた領域に形成される。
【００５２】一般的に、Ｓｉ／ＳｉＧｅなどのヘテロ接
合型ＭＯＳＦＥＴにおいては次のようなメリットがあ
る。
合型ＭＯＳＦＥＴにおいては次のようなメリットがあ
る。
【００５３】第１に、チャネル層にＳｉＧｅなどのＳｉ
よりもキャリアの移動度が高くなる材料を用いることが
できるので、トランジスタ動作の高速化が可能である。
よりもキャリアの移動度が高くなる材料を用いることが
できるので、トランジスタ動作の高速化が可能である。
【００５４】第２に、ＳｉＧｅ−Ｓｉ間の格子不整合に
よって生じる歪によるバンド構造の変調を利用して、谷
間におけるキャリアの散乱によるキャリア移動度の低下
を抑制することができるので、トランジスタ動作の高速
化が可能である。
よって生じる歪によるバンド構造の変調を利用して、谷
間におけるキャリアの散乱によるキャリア移動度の低下
を抑制することができるので、トランジスタ動作の高速
化が可能である。
【００５５】第３に、ゲート酸化膜に対してＳｉＧｅチ
ャネル層が離れているために、ゲート酸化膜−Ｓｉキャ
ップ層間の界面のラフネスによるキャリアの散乱が抑制
されるので、トランジスタ動作の高速化が可能であると
ともに、界面におけるキャリアの散乱による雑音の低減
が可能である。
ャネル層が離れているために、ゲート酸化膜−Ｓｉキャ
ップ層間の界面のラフネスによるキャリアの散乱が抑制
されるので、トランジスタ動作の高速化が可能であると
ともに、界面におけるキャリアの散乱による雑音の低減
が可能である。
【００５６】このように、ヘテロ接合型ＭＯＳＦＥＴ
も、将来の高速ロジックデバイスや高周波アナログデバ
イスとして、有望なデバイスであるが、ヘテロ接合型Ｍ
ＯＳＦＥＴにおいては、寄生チャネルが生じやすいとい
う不具合もある。
も、将来の高速ロジックデバイスや高周波アナログデバ
イスとして、有望なデバイスであるが、ヘテロ接合型Ｍ
ＯＳＦＥＴにおいては、寄生チャネルが生じやすいとい
う不具合もある。
【００５７】図１５（ａ），（ｂ）は、一般的なＳｉ／
ＳｉＧｅヘテロ接合型ＭＯＳＦＥＴの低ゲートバイアス
時，高ゲートバイアス時におけるバンド構造を示すエネ
ルギーバンド図である。図１５（ａ）に示すように、ゲ
ートバイアスが小さい状態においては、キャリアは主に
ＳｉＧｅ層のヘテロ障壁付近の部分に蓄積されるが、図
１５に示すように、ゲートバイアスが大きい状態におい
ては、Ｓｉキャップ層のゲート酸化膜に接する部分にお
いて、価電子帯端のエネルギーレベルが電界によって上
昇するので、ＳｉＧｅチャネル層の他にＳｉキャップ層
のゲート酸化膜に接する部分（上端部）にもキャリアが
蓄積される。そして、トランジスタの動作時には、この
Ｓｉキャップ層の上端部に蓄積されたキャリアも走行す
るので、寄生チャネルが生じていることになる。そし
て、図１５（ｂ）に示す状態においては、Ｓｉキャップ
層を走行するキャリアは、従来のＭＯＳＦＥＴにおける
と同様に、ゲート酸化膜による散乱を受けたり、キャリ
アの移動度の大きいＳｉＧｅ層を走行する場合に比べる
と移動度が当然に小さいので、ヘテロ接合型ＭＯＳＦＥ
Ｔの利点であるトランジスタ動作の高速性を十分に発揮
することができないことになる。つまり、従来のヘテロ
接合型ＭＯＳＦＥＴにおいては、図１５（ｂ）に示すよ
うに、ゲートバイアスを高くしていくと、半導体層とゲ
ート電極との電位差が大きくなることから、半導体層の
バンドが激しくベンディングすることにより生じる現象
である。
ＳｉＧｅヘテロ接合型ＭＯＳＦＥＴの低ゲートバイアス
時，高ゲートバイアス時におけるバンド構造を示すエネ
ルギーバンド図である。図１５（ａ）に示すように、ゲ
ートバイアスが小さい状態においては、キャリアは主に
ＳｉＧｅ層のヘテロ障壁付近の部分に蓄積されるが、図
１５に示すように、ゲートバイアスが大きい状態におい
ては、Ｓｉキャップ層のゲート酸化膜に接する部分にお
いて、価電子帯端のエネルギーレベルが電界によって上
昇するので、ＳｉＧｅチャネル層の他にＳｉキャップ層
のゲート酸化膜に接する部分（上端部）にもキャリアが
蓄積される。そして、トランジスタの動作時には、この
Ｓｉキャップ層の上端部に蓄積されたキャリアも走行す
るので、寄生チャネルが生じていることになる。そし
て、図１５（ｂ）に示す状態においては、Ｓｉキャップ
層を走行するキャリアは、従来のＭＯＳＦＥＴにおける
と同様に、ゲート酸化膜による散乱を受けたり、キャリ
アの移動度の大きいＳｉＧｅ層を走行する場合に比べる
と移動度が当然に小さいので、ヘテロ接合型ＭＯＳＦＥ
Ｔの利点であるトランジスタ動作の高速性を十分に発揮
することができないことになる。つまり、従来のヘテロ
接合型ＭＯＳＦＥＴにおいては、図１５（ｂ）に示すよ
うに、ゲートバイアスを高くしていくと、半導体層とゲ
ート電極との電位差が大きくなることから、半導体層の
バンドが激しくベンディングすることにより生じる現象
である。
【００５８】それに対して、本発明のヘテロ接合型ＤＴ
ＭＯＳにおいては、図６に示すように、ゲート電極とＳ
ｉボディ領域とが電気的に接続されているため、ゲート
バイアスを高くしていっても、Ｓｉボディ領域とゲート
電極との電位差がほぼ一定に保持されるので、キャリア
は常にＳｉＧｅチャネル領域に蓄積され、寄生チャネル
が形成されることはない。よって、ヘテロ接合型ＭＯＳ
ＦＥＴが本来的に有するトランジスタ動作の高速性とい
う利点を確実に発揮することができる。
ＭＯＳにおいては、図６に示すように、ゲート電極とＳ
ｉボディ領域とが電気的に接続されているため、ゲート
バイアスを高くしていっても、Ｓｉボディ領域とゲート
電極との電位差がほぼ一定に保持されるので、キャリア
は常にＳｉＧｅチャネル領域に蓄積され、寄生チャネル
が形成されることはない。よって、ヘテロ接合型ＭＯＳ
ＦＥＴが本来的に有するトランジスタ動作の高速性とい
う利点を確実に発揮することができる。
【００５９】図１６は、本発明のＳｉ／ＳｉＧｅ−ＨＤ
ＴＭＯＳと、従来のヘテロ接合型ＳＯＩＭＯＳＦＥＴに
おけるヘテロチャネルおよび寄生チャネルそれぞれに蓄
積されるピークキャリア濃度の比のゲートバイアス依存
性を示す図である。同図に示すように、本発明のＳｉ／
ＳｉＧｅ−ＨＤＴＭＯＳにおいては、高いバイアス条件
においても寄生チャネルの形成が抑制されていることが
わかる。
ＴＭＯＳと、従来のヘテロ接合型ＳＯＩＭＯＳＦＥＴに
おけるヘテロチャネルおよび寄生チャネルそれぞれに蓄
積されるピークキャリア濃度の比のゲートバイアス依存
性を示す図である。同図に示すように、本発明のＳｉ／
ＳｉＧｅ−ＨＤＴＭＯＳにおいては、高いバイアス条件
においても寄生チャネルの形成が抑制されていることが
わかる。
【００６０】したがって、本発明のＨＤＴＭＯＳは、従
来のヘテロ接合型ＭＯＳＦＥＴにおいて課題であった寄
生チャネルの問題を解決することができる。よって、本
発明のＨＤＴＭＯＳは、将来の高速ロジックデバイスや
高周波アナログデバイスとして有望なデバイスである。
来のヘテロ接合型ＭＯＳＦＥＴにおいて課題であった寄
生チャネルの問題を解決することができる。よって、本
発明のＨＤＴＭＯＳは、将来の高速ロジックデバイスや
高周波アナログデバイスとして有望なデバイスである。
【００６１】なお、本実施形態では、ＳＯＩ基板上に形
成したＨＤＴＭＯＳについて示したが、ＳＯＩ基板を用
いず、バルク半導体基板を用いた場合にも同様の効果が
得られることは言うまでもない。
成したＨＤＴＭＯＳについて示したが、ＳＯＩ基板を用
いず、バルク半導体基板を用いた場合にも同様の効果が
得られることは言うまでもない。
【００６２】また、本発明のＨＤＴＭＯＳは、ゲート電
極とボディ領域とのコンタクトを形成する必要がある分
だけ従来のＭＯＳＦＥＴよりも面積が大きくなるが、駆
動電流が大きくなる分、ゲート幅を小さくすることがで
きるので、トータルとしては微細化に有利な構造である
といえる。
極とボディ領域とのコンタクトを形成する必要がある分
だけ従来のＭＯＳＦＥＴよりも面積が大きくなるが、駆
動電流が大きくなる分、ゲート幅を小さくすることがで
きるので、トータルとしては微細化に有利な構造である
といえる。
【００６３】（第２の実施形態）本実施形態では、チャ
ネル領域を構成する材料としてＳｉＧｅを用いたｎチャ
ネルのＨＤＴＭＯＳの実施例について説明する。
ネル領域を構成する材料としてＳｉＧｅを用いたｎチャ
ネルのＨＤＴＭＯＳの実施例について説明する。
【００６４】図１７（ａ），（ｂ），（ｃ）は、それぞ
れ順に、本実施形態のＨＤＴＭＯＳの構造を模式的に示
す平面図、図１７（ａ）で示すXVIIb−XVIIb線における
断面図、図１７（ａ）で示すXVIIc−XVIIc線における断
面図である。図１７（ａ）〜（ｃ）に示すように、本実
施形態のＨＤＴＭＯＳは、ｐ型のＳｉ基板５０と、Ｓｉ
基板に酸素イオンを注入するなどの方法により形成され
た埋め込み酸化膜５１と、埋め込み酸化膜５１の上に設
けられた半導体層８０とを有している。半導体層８０
は、ＳＯＩ基板の上部を構成する上部Ｓｉ膜５２と、上
部Ｓｉ膜５２の上にＵＨＶ−ＣＶＤ法によりエピタキシ
ャル成長されたＳｉバッファ層５３と、Ｓｉバッファ層
５３の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長
されたＳｉＧｅ膜５４と、ＳｉＧｅ膜５４の上にＵＨＶ
−ＣＶＤ法によりエピタキシャル成長されたＳｉ膜５５
とから構成されている。さらに、ＨＤＴＭＯＳは、Ｓｉ
膜５５の上に設けられたシリコン酸化膜からなるゲート
絶縁膜５６と、ゲート絶縁膜５６の上に設けられたゲー
ト電極５７とを備えている。そして、半導体層５２，つ
まり上部Ｓｉ膜５２，Ｓｉバッファ層５３，ＳｉＧｅ膜
５４及びＳｉ膜５５のうちゲート電極５７の両側方に位
置する領域には高濃度のｎ型不純物を含むソース領域６
０ａ及びドレイン領域６０ｂが設けられている。また、
上部Ｓｉ膜５２のうちソース領域６０ａとドレイン領域
６０ｂとの間の領域は、高濃度のｐ型不純物を含むＳｉ
ボディ領域６２となっており、Ｓｉバッファ層５３のう
ちＳｉボディ領域６２の直上に位置する領域は、低濃度
のｐ型不純物を含むｐ- Ｓｉ領域６３となっている。そ
して、ＳｉＧｅ膜５４のうちソース領域６０ａとドレイ
ン領域６０ｂとの間の領域は、比較的低濃度のｐ型不純
物を含むＳｉＧｅチャネル領域６４となっており、Ｓｉ
膜５５のうちゲート絶縁膜５６の直下に位置する領域は
低濃度のｐ型不純物を含むＳｉキャップ層６５となって
いる。また、ゲート電極５７とボディ領域６２とを電気
的に接続する導体部材であるコンタクト６６が設けられ
ている。
れ順に、本実施形態のＨＤＴＭＯＳの構造を模式的に示
す平面図、図１７（ａ）で示すXVIIb−XVIIb線における
断面図、図１７（ａ）で示すXVIIc−XVIIc線における断
面図である。図１７（ａ）〜（ｃ）に示すように、本実
施形態のＨＤＴＭＯＳは、ｐ型のＳｉ基板５０と、Ｓｉ
基板に酸素イオンを注入するなどの方法により形成され
た埋め込み酸化膜５１と、埋め込み酸化膜５１の上に設
けられた半導体層８０とを有している。半導体層８０
は、ＳＯＩ基板の上部を構成する上部Ｓｉ膜５２と、上
部Ｓｉ膜５２の上にＵＨＶ−ＣＶＤ法によりエピタキシ
ャル成長されたＳｉバッファ層５３と、Ｓｉバッファ層
５３の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長
されたＳｉＧｅ膜５４と、ＳｉＧｅ膜５４の上にＵＨＶ
−ＣＶＤ法によりエピタキシャル成長されたＳｉ膜５５
とから構成されている。さらに、ＨＤＴＭＯＳは、Ｓｉ
膜５５の上に設けられたシリコン酸化膜からなるゲート
絶縁膜５６と、ゲート絶縁膜５６の上に設けられたゲー
ト電極５７とを備えている。そして、半導体層５２，つ
まり上部Ｓｉ膜５２，Ｓｉバッファ層５３，ＳｉＧｅ膜
５４及びＳｉ膜５５のうちゲート電極５７の両側方に位
置する領域には高濃度のｎ型不純物を含むソース領域６
０ａ及びドレイン領域６０ｂが設けられている。また、
上部Ｓｉ膜５２のうちソース領域６０ａとドレイン領域
６０ｂとの間の領域は、高濃度のｐ型不純物を含むＳｉ
ボディ領域６２となっており、Ｓｉバッファ層５３のう
ちＳｉボディ領域６２の直上に位置する領域は、低濃度
のｐ型不純物を含むｐ- Ｓｉ領域６３となっている。そ
して、ＳｉＧｅ膜５４のうちソース領域６０ａとドレイ
ン領域６０ｂとの間の領域は、比較的低濃度のｐ型不純
物を含むＳｉＧｅチャネル領域６４となっており、Ｓｉ
膜５５のうちゲート絶縁膜５６の直下に位置する領域は
低濃度のｐ型不純物を含むＳｉキャップ層６５となって
いる。また、ゲート電極５７とボディ領域６２とを電気
的に接続する導体部材であるコンタクト６６が設けられ
ている。
【００６５】また、図１８は、本実施形態のＨＤＴＭＯ
Ｓの構造をさらに詳細に示す断面図である。ここで、埋
め込み酸化膜５１の厚さは約１００ｎｍであり、上部Ｓ
ｉ膜５２の厚みは約１００ｎｍであり、Ｓｉバッファ層
５３の厚みは約１０ｎｍであり、ＳｉＧｅ膜５４の厚み
は約１５ｎｍであり、Ｓｉ膜５５の厚みは約５ｎｍであ
る。Ｓｉボディ領域６２には、Ｓｉバッファ層５３のエ
ピタキシャル成長の前に、濃度が約１×１０19atoms ・
ｃｍ-3のｐ型不純物（例えばボロン）がイオン注入によ
り導入されている。ｐ- Ｓｉ領域６３には、in-situ ド
ープにより濃度が約１×１０17atoms ・ｃｍ-3のｐ型不
純物（たとえばボロン）が導入されている。ＳｉＧｅチ
ャネル領域６４のＧｅ含有率は約４０％であり、ＳｉＧ
ｅチャネル領域６４には、in-situ ドープにより濃度が
約１×１０17atoms ・ｃｍ-3のｐ型不純物（例えばボロ
ン）が導入されている。また、Ｓｉキャップ層６５に
は、in-situ ドープにより濃度が約１×１０17atoms ・
ｃｍ-3の低濃度のｐ型不純物（例えばボロン）が導入さ
れている。ゲート絶縁膜５６は、Ｓｉ膜５５を熱酸化す
ることにより形成されたものである。ゲート電極５７に
は、濃度が約１×１０ 20atoms ・ｃｍ-3のｎ型不純物
（例えばヒ素又はリン）がドープされている。なお、ゲ
ート電極５７の側面上には、シリコン酸化膜からなるサ
イドウォール６７が設けられている。
Ｓの構造をさらに詳細に示す断面図である。ここで、埋
め込み酸化膜５１の厚さは約１００ｎｍであり、上部Ｓ
ｉ膜５２の厚みは約１００ｎｍであり、Ｓｉバッファ層
５３の厚みは約１０ｎｍであり、ＳｉＧｅ膜５４の厚み
は約１５ｎｍであり、Ｓｉ膜５５の厚みは約５ｎｍであ
る。Ｓｉボディ領域６２には、Ｓｉバッファ層５３のエ
ピタキシャル成長の前に、濃度が約１×１０19atoms ・
ｃｍ-3のｐ型不純物（例えばボロン）がイオン注入によ
り導入されている。ｐ- Ｓｉ領域６３には、in-situ ド
ープにより濃度が約１×１０17atoms ・ｃｍ-3のｐ型不
純物（たとえばボロン）が導入されている。ＳｉＧｅチ
ャネル領域６４のＧｅ含有率は約４０％であり、ＳｉＧ
ｅチャネル領域６４には、in-situ ドープにより濃度が
約１×１０17atoms ・ｃｍ-3のｐ型不純物（例えばボロ
ン）が導入されている。また、Ｓｉキャップ層６５に
は、in-situ ドープにより濃度が約１×１０17atoms ・
ｃｍ-3の低濃度のｐ型不純物（例えばボロン）が導入さ
れている。ゲート絶縁膜５６は、Ｓｉ膜５５を熱酸化す
ることにより形成されたものである。ゲート電極５７に
は、濃度が約１×１０ 20atoms ・ｃｍ-3のｎ型不純物
（例えばヒ素又はリン）がドープされている。なお、ゲ
ート電極５７の側面上には、シリコン酸化膜からなるサ
イドウォール６７が設けられている。
【００６６】図１９は、Ｓｉキャップ層６５，ＳｉＧｅ
チャネル領域６４及びｐ- Ｓｉ領域６３を通過する断面
におけるバンドアライメントを示すエネルギーバンド図
である。バンドオフセットが主として価電子帯に形成さ
れるＳｉ／ＳｉＧｅヘテロ接合部においても、Ｓｉ層と
ＳｉＧｅ層とをｐ型にドーピングしておくことにより、
伝導帯端にバンドの飛びによるポテンシャルのくぼみが
生じるので、電子をＳｉＧｅチャネル領域６４に閉じ込
めることが可能となる。
チャネル領域６４及びｐ- Ｓｉ領域６３を通過する断面
におけるバンドアライメントを示すエネルギーバンド図
である。バンドオフセットが主として価電子帯に形成さ
れるＳｉ／ＳｉＧｅヘテロ接合部においても、Ｓｉ層と
ＳｉＧｅ層とをｐ型にドーピングしておくことにより、
伝導帯端にバンドの飛びによるポテンシャルのくぼみが
生じるので、電子をＳｉＧｅチャネル領域６４に閉じ込
めることが可能となる。
【００６７】図２０は、ゲート電極５７，ゲート絶縁膜
５６，Ｓｉキャップ層６５，ＳｉＧｅチャネル領域６
４，ｐ- Ｓｉ層６３及びＳｉボディ領域６２を通過する
断面におけるビルトインバンド構造を示すエネルギーバ
ンド図である。同図に示すように、ゲート電極５７にｎ
型不純物をドープしておくことにより、バイアスが印加
されていない状態で、ＳｉＧｅチャネル領域６４のＳｉ
キャップ層６５に接する部分の価電子帯端のエネルギー
が特に低くなり、電子の閉じこめに適した凹部が形成さ
れる。そして、ゲート電極５７とＳｉボディ領域６２と
が電気的に接続された状態で、ゲート電極５７にゲート
バイアス電圧が印加されても、ゲート電極５７とＳｉボ
ディ領域６２とはほぼ同じ電位に維持されるので、図２
０に示すバンド形状は変わることなく、全体のポテンシ
ャルがソース・ドレイン領域に対して変化するだけであ
る。したがって、通常のＭＯＳＦＥＴにおいてＳｉキャ
ップ層６５のゲート絶縁膜５６に接する部分に生じる反
転層は、本実施形態のｎチャネル型ＨＤＴＭＯＳにおい
ても生じることがない。その結果、ＳｉＧｅチャネル領
域６４とは別の部分に生じる，いわゆる寄生チャネルの
発生を有効に防止することができ、上記第１の実施形態
と同じ効果を発揮することができるのである。
５６，Ｓｉキャップ層６５，ＳｉＧｅチャネル領域６
４，ｐ- Ｓｉ層６３及びＳｉボディ領域６２を通過する
断面におけるビルトインバンド構造を示すエネルギーバ
ンド図である。同図に示すように、ゲート電極５７にｎ
型不純物をドープしておくことにより、バイアスが印加
されていない状態で、ＳｉＧｅチャネル領域６４のＳｉ
キャップ層６５に接する部分の価電子帯端のエネルギー
が特に低くなり、電子の閉じこめに適した凹部が形成さ
れる。そして、ゲート電極５７とＳｉボディ領域６２と
が電気的に接続された状態で、ゲート電極５７にゲート
バイアス電圧が印加されても、ゲート電極５７とＳｉボ
ディ領域６２とはほぼ同じ電位に維持されるので、図２
０に示すバンド形状は変わることなく、全体のポテンシ
ャルがソース・ドレイン領域に対して変化するだけであ
る。したがって、通常のＭＯＳＦＥＴにおいてＳｉキャ
ップ層６５のゲート絶縁膜５６に接する部分に生じる反
転層は、本実施形態のｎチャネル型ＨＤＴＭＯＳにおい
ても生じることがない。その結果、ＳｉＧｅチャネル領
域６４とは別の部分に生じる，いわゆる寄生チャネルの
発生を有効に防止することができ、上記第１の実施形態
と同じ効果を発揮することができるのである。
【００６８】図２１は、本発明のＨＤＴＭＯＳと上記従
来のＳｉホモ接合型ＤＴＭＯＳとでしきい値電圧を等し
くするために、ボディ領域の不純物濃度ｐb をそれぞれ
調整したときのドレイン電流Ｉｄ，ボディ電流Ｉｂのゲ
ートバイアス依存性をシミュレーションした結果を示す
図である。同図の太い破線は従来のＤＴＭＯＳのドレイ
ン電流Ｉｄを示し、細い破線は従来のＤＴＭＯＳのボデ
ィ電流Ｉｂを示し、太い実線は本発明のＨＤＴＭＯＳの
ドレイン電流Ｉｄを示し、細い実線は本発明のＨＤＴＭ
ＯＳのボディ電流Ｉｂを示す。このシミュレーション
は、ドレイン電流Ｉｄ，ボディ電流Ｉｂ共に、ゲート長
が０．５μｍ、ゲート絶縁膜の厚みＴoxが１０ｎｍであ
るとして得られたものである。ただし、本発明のＳｉ／
ＳｉＧｅ−ＨＤＴＭＯＳにおけるＳｉボディ領域の不純
物濃度ｐb は１×１０19atoms ・ｃｍ-3で、従来のＳｉ
ホモ接合型ＤＴＭＯＳのボディ領域の不純物濃度ｐb は
２×１０17ｃｍ-3としている。また、本発明ＨＤＴＭＯ
ＳのＳｉＧｅチャネル領域における不純物濃度は、約１
×１０17atoms ・ｃｍ-3である。
来のＳｉホモ接合型ＤＴＭＯＳとでしきい値電圧を等し
くするために、ボディ領域の不純物濃度ｐb をそれぞれ
調整したときのドレイン電流Ｉｄ，ボディ電流Ｉｂのゲ
ートバイアス依存性をシミュレーションした結果を示す
図である。同図の太い破線は従来のＤＴＭＯＳのドレイ
ン電流Ｉｄを示し、細い破線は従来のＤＴＭＯＳのボデ
ィ電流Ｉｂを示し、太い実線は本発明のＨＤＴＭＯＳの
ドレイン電流Ｉｄを示し、細い実線は本発明のＨＤＴＭ
ＯＳのボディ電流Ｉｂを示す。このシミュレーション
は、ドレイン電流Ｉｄ，ボディ電流Ｉｂ共に、ゲート長
が０．５μｍ、ゲート絶縁膜の厚みＴoxが１０ｎｍであ
るとして得られたものである。ただし、本発明のＳｉ／
ＳｉＧｅ−ＨＤＴＭＯＳにおけるＳｉボディ領域の不純
物濃度ｐb は１×１０19atoms ・ｃｍ-3で、従来のＳｉ
ホモ接合型ＤＴＭＯＳのボディ領域の不純物濃度ｐb は
２×１０17ｃｍ-3としている。また、本発明ＨＤＴＭＯ
ＳのＳｉＧｅチャネル領域における不純物濃度は、約１
×１０17atoms ・ｃｍ-3である。
【００６９】同図に示すように、本発明のＨＤＴＭＯＳ
と従来のＤＴＭＯＳとでドレイン電流Ｉｄのゲートバイ
アス依存性をほぼ等しくした場合、本発明のＨＤＴＭＯ
Ｓにおいてはボディ電流Ｉｂが実用上問題となる値に達
するゲートバイアス値が、従来のＤＴＭＯＳにおける値
よりも約０．２Ｖだけ高くなる。つまり、本発明のＨＤ
ＴＭＯＳによると、チャネル領域をバンドギャップの小
さいＳｉＧｅによって構成することで、不純物濃度の調
整により、約０．２Ｖだけ動作電圧範囲が拡大する。し
たがって、しきい値電圧を低くすることによる低電圧化
と、しきい値電圧はあまり変えずにボディ電流を抑制す
ることによる低消費電力化とのいずれかを選択すること
ができる。
と従来のＤＴＭＯＳとでドレイン電流Ｉｄのゲートバイ
アス依存性をほぼ等しくした場合、本発明のＨＤＴＭＯ
Ｓにおいてはボディ電流Ｉｂが実用上問題となる値に達
するゲートバイアス値が、従来のＤＴＭＯＳにおける値
よりも約０．２Ｖだけ高くなる。つまり、本発明のＨＤ
ＴＭＯＳによると、チャネル領域をバンドギャップの小
さいＳｉＧｅによって構成することで、不純物濃度の調
整により、約０．２Ｖだけ動作電圧範囲が拡大する。し
たがって、しきい値電圧を低くすることによる低電圧化
と、しきい値電圧はあまり変えずにボディ電流を抑制す
ることによる低消費電力化とのいずれかを選択すること
ができる。
【００７０】（第３の実施形態）本実施形態では、チャ
ネル領域を構成する材料としてＳｉＧｅを用いた相補型
ＨＤＴＭＯＳの実施例について説明する。
ネル領域を構成する材料としてＳｉＧｅを用いた相補型
ＨＤＴＭＯＳの実施例について説明する。
【００７１】図２２は、本実施形態の相補型ＨＤＴＭＯ
Ｓの構造を示す断面図である。同図に示すように、本実
施形態のＨＤＴＭＯＳは、ｐ型のＳｉ基板１０と、Ｓｉ
基板に酸素イオンを注入するなどの方法により形成され
た埋め込み酸化膜１１と、埋め込み酸化膜１１の上に設
けられたｐチャネル型ＨＤＴＭＯＳ（ｐ−ＤＴＭＯＳ）
用の半導体層３０と、埋め込み酸化膜１１の上に設けら
れたｎチャネル型ＨＤＴＭＯＳ（ｎ−ＤＴＭＯＳ）用の
半導体層８０とを有している。半導体層３０，８０は、
すでに説明した第１，第２の実施形態における各膜によ
って構成されている。また、ＨＤＴＭＯＳは、半導体層
３０，８０の上にそれぞれ設けられたシリコン酸化膜か
らなるゲート絶縁膜１６，５６と、ゲート絶縁膜１６，
５６の上にそれぞれ設けられたゲート電極１７，５７
と、ゲート電極１７，５７の側面上にそれぞれ設けられ
たサイドウォール１８，５８とを備えている。そして、
半導体層３０のうちゲート電極１７の両側方に位置する
領域には高濃度のｐ型不純物を含むソース領域２０ａ及
びドレイン領域２０ｂが設けられている。また、半導体
層８０のうちゲート電極５７の両側方に位置する領域に
は高濃度のｎ型不純物を含むソース領域６０ａ及びドレ
イン領域６０ｂが設けられている。また、半導体層３０
のうちソース・ドレイン領域２０ａ，２０ｂ間に位置す
る領域には、高濃度のｎ型不純物を含むＳｉボディ領域
２２と、低濃度のｎ型不純物を含むｎ-Ｓｉ領域２３
と、低濃度のｎ型不純物を含むＳｉＧｅチャネル領域２
４と、低濃度のｎ型不純物を含むＳｉキャップ層２５と
が設けられている。また、半導体層８０のうちソース・
ドレイン領域６０ａ，６０ｂ間に位置する領域には、高
濃度のｐ型不純物を含むＳｉボディ領域６２と、低濃度
のｐ型不純物を含むｐ- Ｓｉ領域６３と、低濃度のｐ型
不純物を含むＳｉＧｅチャネル領域６４と、低濃度のｐ
型不純物を含むＳｉキャップ層６５とが設けられてい
る。
Ｓの構造を示す断面図である。同図に示すように、本実
施形態のＨＤＴＭＯＳは、ｐ型のＳｉ基板１０と、Ｓｉ
基板に酸素イオンを注入するなどの方法により形成され
た埋め込み酸化膜１１と、埋め込み酸化膜１１の上に設
けられたｐチャネル型ＨＤＴＭＯＳ（ｐ−ＤＴＭＯＳ）
用の半導体層３０と、埋め込み酸化膜１１の上に設けら
れたｎチャネル型ＨＤＴＭＯＳ（ｎ−ＤＴＭＯＳ）用の
半導体層８０とを有している。半導体層３０，８０は、
すでに説明した第１，第２の実施形態における各膜によ
って構成されている。また、ＨＤＴＭＯＳは、半導体層
３０，８０の上にそれぞれ設けられたシリコン酸化膜か
らなるゲート絶縁膜１６，５６と、ゲート絶縁膜１６，
５６の上にそれぞれ設けられたゲート電極１７，５７
と、ゲート電極１７，５７の側面上にそれぞれ設けられ
たサイドウォール１８，５８とを備えている。そして、
半導体層３０のうちゲート電極１７の両側方に位置する
領域には高濃度のｐ型不純物を含むソース領域２０ａ及
びドレイン領域２０ｂが設けられている。また、半導体
層８０のうちゲート電極５７の両側方に位置する領域に
は高濃度のｎ型不純物を含むソース領域６０ａ及びドレ
イン領域６０ｂが設けられている。また、半導体層３０
のうちソース・ドレイン領域２０ａ，２０ｂ間に位置す
る領域には、高濃度のｎ型不純物を含むＳｉボディ領域
２２と、低濃度のｎ型不純物を含むｎ-Ｓｉ領域２３
と、低濃度のｎ型不純物を含むＳｉＧｅチャネル領域２
４と、低濃度のｎ型不純物を含むＳｉキャップ層２５と
が設けられている。また、半導体層８０のうちソース・
ドレイン領域６０ａ，６０ｂ間に位置する領域には、高
濃度のｐ型不純物を含むＳｉボディ領域６２と、低濃度
のｐ型不純物を含むｐ- Ｓｉ領域６３と、低濃度のｐ型
不純物を含むＳｉＧｅチャネル領域６４と、低濃度のｐ
型不純物を含むＳｉキャップ層６５とが設けられてい
る。
【００７２】さらに、基板上には、層間絶縁膜９０と、
層間絶縁膜９０を貫通してソース・ドレイン領域２０
ａ，２０ｂ，６０ａ，６０ｂに接触するコンタクト（図
示せず）と、コンタクトに接続されて層間絶縁膜９０の
上に延びるソース・ドレイン電極９２とが設けられてい
る。
層間絶縁膜９０を貫通してソース・ドレイン領域２０
ａ，２０ｂ，６０ａ，６０ｂに接触するコンタクト（図
示せず）と、コンタクトに接続されて層間絶縁膜９０の
上に延びるソース・ドレイン電極９２とが設けられてい
る。
【００７３】ここで、埋め込み酸化膜１１や半導体層を
構成する各部の成分，厚さ，不純物濃度などは、上記第
１，第２の実施形態と同じである。
構成する各部の成分，厚さ，不純物濃度などは、上記第
１，第２の実施形態と同じである。
【００７４】本実施形態の相補型ＨＤＴＭＯＳの製造工
程においては、ＳＯＩ基板の一部である上部Ｓｉ膜は、
結晶成長前にあらかじめイオン注入により濃度が約１×
１０ 19atoms ・ｃｍ-3の不純物がドープされたｎ+ Ｓｉ
層（ｐ−ＤＴＭＯＳ領域）とｐ+ Ｓｉ層（ｎ−ＤＴＭＯ
Ｓ領域）とになっており、ＵＨＶ−ＣＶＤ法によりエピ
タキシャル成長されたＳｉバッファ層、ＳｉＧｅチャネ
ル領域、Ｓｉキャップ層は、いずれもａｓ−ｇｒｏｗｎ
の状態では、不純物がドープされていないアンドープ層
となっている。この時、Ｓｉバッファ層の厚みは１０ｎ
ｍであり、ＳｉＧｅチャネル層の厚みは１５ｎｍであ
り、Ｓｉキャップ層の厚みは５ｎｍである。また、Ｓｉ
Ｇｅチャネル領域におけるＧｅ含有率は４０％である。
ＳｉＧｅ膜，Ｓｉキャップ層の結晶成長が終了した後
に、ｎ−ＤＴＭＯＳ領域のＳｉＧｅチャネル領域付近に
は、濃度が約１×１０17atoms ・ｃｍ-3のｐ型不純物が
イオン注入によりドープされる。また、ｐ−ＤＴＭＯＳ
領域のＳｉＧｅチャネル領域の付近には、濃度が約１×
１０17atoms ・ｃｍ-3のｎ型不純物がイオン注入により
ドープされる。ただし、ＳｉＧｅ膜，Ｓｉキャップ層は
アンドープ層でもよい。そして、最上層のＳｉキャップ
層を熱酸化することにより得られるシリコン酸化膜をゲ
ート絶縁膜とし、その上には高濃度のｎ型不純物がドー
プされたポリシリコンからなるｎ+ 型のゲート電極と、
高濃度のｐ型不純物がドープされたポリシリコンからな
るｐ+ 型のゲート電極とが形成される。その後、各ゲー
ト電極の両側には、高濃度のｎ型不純物がイオン注入さ
れたｎ+ 型のソース・ドレイン領域と、高濃度のｐ型不
純物がドープされたｐ+ 型のソース・ドレイン領域とが
形成され、その上方にソース電極・ドレイン電極がそれ
ぞれ形成される。また、ゲート電極とＳｉボディ領域と
がコンタクトによって接続されて、ＨＤＴＭＯＳ構造が
得られる。
程においては、ＳＯＩ基板の一部である上部Ｓｉ膜は、
結晶成長前にあらかじめイオン注入により濃度が約１×
１０ 19atoms ・ｃｍ-3の不純物がドープされたｎ+ Ｓｉ
層（ｐ−ＤＴＭＯＳ領域）とｐ+ Ｓｉ層（ｎ−ＤＴＭＯ
Ｓ領域）とになっており、ＵＨＶ−ＣＶＤ法によりエピ
タキシャル成長されたＳｉバッファ層、ＳｉＧｅチャネ
ル領域、Ｓｉキャップ層は、いずれもａｓ−ｇｒｏｗｎ
の状態では、不純物がドープされていないアンドープ層
となっている。この時、Ｓｉバッファ層の厚みは１０ｎ
ｍであり、ＳｉＧｅチャネル層の厚みは１５ｎｍであ
り、Ｓｉキャップ層の厚みは５ｎｍである。また、Ｓｉ
Ｇｅチャネル領域におけるＧｅ含有率は４０％である。
ＳｉＧｅ膜，Ｓｉキャップ層の結晶成長が終了した後
に、ｎ−ＤＴＭＯＳ領域のＳｉＧｅチャネル領域付近に
は、濃度が約１×１０17atoms ・ｃｍ-3のｐ型不純物が
イオン注入によりドープされる。また、ｐ−ＤＴＭＯＳ
領域のＳｉＧｅチャネル領域の付近には、濃度が約１×
１０17atoms ・ｃｍ-3のｎ型不純物がイオン注入により
ドープされる。ただし、ＳｉＧｅ膜，Ｓｉキャップ層は
アンドープ層でもよい。そして、最上層のＳｉキャップ
層を熱酸化することにより得られるシリコン酸化膜をゲ
ート絶縁膜とし、その上には高濃度のｎ型不純物がドー
プされたポリシリコンからなるｎ+ 型のゲート電極と、
高濃度のｐ型不純物がドープされたポリシリコンからな
るｐ+ 型のゲート電極とが形成される。その後、各ゲー
ト電極の両側には、高濃度のｎ型不純物がイオン注入さ
れたｎ+ 型のソース・ドレイン領域と、高濃度のｐ型不
純物がドープされたｐ+ 型のソース・ドレイン領域とが
形成され、その上方にソース電極・ドレイン電極がそれ
ぞれ形成される。また、ゲート電極とＳｉボディ領域と
がコンタクトによって接続されて、ＨＤＴＭＯＳ構造が
得られる。
【００７５】このような、製造方法を用いることで、簡
単な製造方法で、高性能のＨＤＴＭＯＳを用いたＣＭＯ
Ｓデバイスを作製することができる。
単な製造方法で、高性能のＨＤＴＭＯＳを用いたＣＭＯ
Ｓデバイスを作製することができる。
【００７６】本実施形態では、チャネル領域をＳｉＧｅ
により構成したが、チャネル領域をＣ（カーボン）の含
有率が０．０１％〜２％（例えば約０．１％）であるＳ
ｉ1- x-y Ｇｅx Ｃy により構成してもよい。ＳｉＧｅ結
晶はイオン注入によって結晶構造の好ましくない変化を
引き起こす傾向が強いが、チャネル領域をＳｉ1-x-yＧ
ｅx Ｃy によって構成することにより、イオン注入に起
因する結晶構造の好ましくない変化を抑制することがで
きる。
により構成したが、チャネル領域をＣ（カーボン）の含
有率が０．０１％〜２％（例えば約０．１％）であるＳ
ｉ1- x-y Ｇｅx Ｃy により構成してもよい。ＳｉＧｅ結
晶はイオン注入によって結晶構造の好ましくない変化を
引き起こす傾向が強いが、チャネル領域をＳｉ1-x-yＧ
ｅx Ｃy によって構成することにより、イオン注入に起
因する結晶構造の好ましくない変化を抑制することがで
きる。
【００７７】図２３は、本実施形態の変形例であるチャ
ネル領域をＳｉ1-x-y Ｇｅx Ｃy によって構成した相補
型のＨＤＴＭＯＳの断面図である。同図に示す構造は、
ｐ−ＤＴＭＯＳ，ｎ−ＤＴＭＯＳにおいて、図２２に示
すＳｉＧｅ膜に代えてＳｉＧｅＣ膜を設け、ＳｉＧｅチ
ャネル領域２４，６４に代えてＳｉＧｅＣチャネル領域
２９，６９を設けたものである。その他の部分の構造
は、図２２に示す相補型ＨＤＴＭＯＳの構造と同じであ
る。
ネル領域をＳｉ1-x-y Ｇｅx Ｃy によって構成した相補
型のＨＤＴＭＯＳの断面図である。同図に示す構造は、
ｐ−ＤＴＭＯＳ，ｎ−ＤＴＭＯＳにおいて、図２２に示
すＳｉＧｅ膜に代えてＳｉＧｅＣ膜を設け、ＳｉＧｅチ
ャネル領域２４，６４に代えてＳｉＧｅＣチャネル領域
２９，６９を設けたものである。その他の部分の構造
は、図２２に示す相補型ＨＤＴＭＯＳの構造と同じであ
る。
【００７８】図２２に示す構造においては、チャネル領
域がＳｉＧｅにより構成されているので、イオン注入に
伴い生じる歪を緩和するためにＳｉＧｅ結晶の格子緩和
を起こしたり、不純物の拡散が増殖されたりするおそれ
があるが、チャネル領域をＳｉＧｅＣによって構成した
場合には、格子緩和が抑制され、不純物の増殖拡散も抑
制されるので、イオン注入に起因する結晶構造の好まし
くない変化を抑制することができる。これは、Ｃ原子
が、格子緩和や不純物の増殖拡散の原因となる原子空孔
を埋めるからと考えられる。
域がＳｉＧｅにより構成されているので、イオン注入に
伴い生じる歪を緩和するためにＳｉＧｅ結晶の格子緩和
を起こしたり、不純物の拡散が増殖されたりするおそれ
があるが、チャネル領域をＳｉＧｅＣによって構成した
場合には、格子緩和が抑制され、不純物の増殖拡散も抑
制されるので、イオン注入に起因する結晶構造の好まし
くない変化を抑制することができる。これは、Ｃ原子
が、格子緩和や不純物の増殖拡散の原因となる原子空孔
を埋めるからと考えられる。
【００７９】ただし、本変形例において、チャネル領域
にＣが含まれている必要はなく、チャネル領域の上方又
は下方にＣを含む層を設けることにより、本変形例と同
じ効果を得ることができる。特に、チャネル領域の近く
に高濃度ドープ層が存在する場合には、高濃度ドープ層
とチャネル領域との間にＣを含む層を設けることが好ま
しい。
にＣが含まれている必要はなく、チャネル領域の上方又
は下方にＣを含む層を設けることにより、本変形例と同
じ効果を得ることができる。特に、チャネル領域の近く
に高濃度ドープ層が存在する場合には、高濃度ドープ層
とチャネル領域との間にＣを含む層を設けることが好ま
しい。
【００８０】（第４の実施形態）次に、ｎチャネル型Ｈ
ＤＴＭＯＳのチャネル領域をＳｉ1-y Ｃy により構成し
た例である第４の実施形態について説明する。
ＤＴＭＯＳのチャネル領域をＳｉ1-y Ｃy により構成し
た例である第４の実施形態について説明する。
【００８１】図２４は、Ｓｉ／ＳｉＧｅヘテロ接合部の
エネルギーバンド図である。同図に示すように、Ｓｉ／
ＳｉＧｅヘテロ接合を利用した場合には、価電子帯端に
は大きなバンドオフセット部（ヘテロ障壁）が生じるも
のの、伝導帯端にはほとんどバンドオフセット部（ヘテ
ロ障壁）が現れない。このために、ｎチャネル型ＨＤＴ
ＭＯＳを構成しようとすると、第２の実施形態のごとく
不純物濃度の調整により、電子を閉じこめるためのくぼ
みを形成する必要があった。しかし、ＳｉＧｅ以外の化
合物半導体を用いることで、伝導帯端側にバンドオフセ
ット部（ヘテロ障壁）が現れるような構成を実現するこ
とは可能である。
エネルギーバンド図である。同図に示すように、Ｓｉ／
ＳｉＧｅヘテロ接合を利用した場合には、価電子帯端に
は大きなバンドオフセット部（ヘテロ障壁）が生じるも
のの、伝導帯端にはほとんどバンドオフセット部（ヘテ
ロ障壁）が現れない。このために、ｎチャネル型ＨＤＴ
ＭＯＳを構成しようとすると、第２の実施形態のごとく
不純物濃度の調整により、電子を閉じこめるためのくぼ
みを形成する必要があった。しかし、ＳｉＧｅ以外の化
合物半導体を用いることで、伝導帯端側にバンドオフセ
ット部（ヘテロ障壁）が現れるような構成を実現するこ
とは可能である。
【００８２】図２５は、Ｓｉ／ＳｉＣ（Ｓｉ1-y Ｃy ：
ｙ≒０．０２）ヘテロ接合部のエネルギーバンド図であ
る。同図に示すように、Ｓｉ／ＳｉＣ（Ｓｉ1-y Ｃy ：
ｙ≒０．０２）ヘテロ接合を利用した場合には、伝導帯
端に大きなバンドオフセット部（ヘテロ障壁）が生じる
ので、これを利用して電子を閉じこめるのに適したｎチ
ャネルを形成することができる。
ｙ≒０．０２）ヘテロ接合部のエネルギーバンド図であ
る。同図に示すように、Ｓｉ／ＳｉＣ（Ｓｉ1-y Ｃy ：
ｙ≒０．０２）ヘテロ接合を利用した場合には、伝導帯
端に大きなバンドオフセット部（ヘテロ障壁）が生じる
ので、これを利用して電子を閉じこめるのに適したｎチ
ャネルを形成することができる。
【００８３】図２６は、本実施形態のｎチャネル型ＨＤ
ＴＭＯＳの断面図である。同図に示すように、本実施形
態のＨＤＴＭＯＳは、ｐ型のＳｉ基板１１０と、Ｓｉ基
板に酸素イオンを注入するなどの方法により形成された
埋め込み酸化膜１１１と、埋め込み酸化膜１１１の上に
設けられた半導体層１８０とを有している。半導体層１
８０は、ＳＯＩ基板の上部を構成する上部Ｓｉ膜１５２
と、上部Ｓｉ膜１５２の上にＵＨＶ−ＣＶＤ法によりエ
ピタキシャル成長されたＳｉバッファ層１５３と、Ｓｉ
バッファ層１５３の上にＵＨＶ−ＣＶＤ法によりエピタ
キシャル成長されたＳｉＣ（Ｓｉ1-y Ｃy ：ｙ≒０．０
２）膜１５４と、ＳｉＣ膜１５４の上にＵＨＶ−ＣＶＤ
法によりエピタキシャル成長されたＳｉ膜１５５とから
構成されている。さらに、ＨＤＴＭＯＳは、Ｓｉ膜１５
５の上に設けられたシリコン酸化膜からなるゲート絶縁
膜１５６と、ゲート絶縁膜１５６の上に設けられたゲー
ト電極１５７とを備えている。そして、半導体層１８
０，つまり上部Ｓｉ膜１５２，Ｓｉバッファ層１５３，
ＳｉＣ膜１５４及びＳｉ膜１５５のうちゲート電極１５
７の両側方に位置する領域には高濃度のｎ型不純物を含
むソース領域１６０ａ及びドレイン領域１６０ｂが設け
られている。また、上部Ｓｉ膜１５２のうちソース領域
１６０ａとドレイン領域１６０ｂとの間の領域は、高濃
度のｐ型不純物を含むＳｉボディ領域１６２となってお
り、Ｓｉバッファ層１５３のうちＳｉボディ領域１６２
の直上に位置する領域は、低濃度のｐ型不純物を含むｐ
- Ｓｉ領域１６３となっている。そして、ＳｉＣ膜１５
４のうちソース領域１６０ａとドレイン領域１６０ｂと
の間の領域は、比較的低濃度のｐ型不純物を含むＳｉＣ
チャネル領域１６４となっており、Ｓｉ膜１５５のうち
ゲート絶縁膜１５６の直下に位置する領域は低濃度のｐ
型不純物を含むＳｉキャップ層１６５となっている。ま
た、ゲート電極１５７とＳｉボディ領域１６２とを電気
的に接続する導体部材であるコンタクト（図示せず）と
が設けられ、ゲート電極１５７の側面上にはシリコン酸
化膜からなるサイドウォール１６７が設けられている。
ＴＭＯＳの断面図である。同図に示すように、本実施形
態のＨＤＴＭＯＳは、ｐ型のＳｉ基板１１０と、Ｓｉ基
板に酸素イオンを注入するなどの方法により形成された
埋め込み酸化膜１１１と、埋め込み酸化膜１１１の上に
設けられた半導体層１８０とを有している。半導体層１
８０は、ＳＯＩ基板の上部を構成する上部Ｓｉ膜１５２
と、上部Ｓｉ膜１５２の上にＵＨＶ−ＣＶＤ法によりエ
ピタキシャル成長されたＳｉバッファ層１５３と、Ｓｉ
バッファ層１５３の上にＵＨＶ−ＣＶＤ法によりエピタ
キシャル成長されたＳｉＣ（Ｓｉ1-y Ｃy ：ｙ≒０．０
２）膜１５４と、ＳｉＣ膜１５４の上にＵＨＶ−ＣＶＤ
法によりエピタキシャル成長されたＳｉ膜１５５とから
構成されている。さらに、ＨＤＴＭＯＳは、Ｓｉ膜１５
５の上に設けられたシリコン酸化膜からなるゲート絶縁
膜１５６と、ゲート絶縁膜１５６の上に設けられたゲー
ト電極１５７とを備えている。そして、半導体層１８
０，つまり上部Ｓｉ膜１５２，Ｓｉバッファ層１５３，
ＳｉＣ膜１５４及びＳｉ膜１５５のうちゲート電極１５
７の両側方に位置する領域には高濃度のｎ型不純物を含
むソース領域１６０ａ及びドレイン領域１６０ｂが設け
られている。また、上部Ｓｉ膜１５２のうちソース領域
１６０ａとドレイン領域１６０ｂとの間の領域は、高濃
度のｐ型不純物を含むＳｉボディ領域１６２となってお
り、Ｓｉバッファ層１５３のうちＳｉボディ領域１６２
の直上に位置する領域は、低濃度のｐ型不純物を含むｐ
- Ｓｉ領域１６３となっている。そして、ＳｉＣ膜１５
４のうちソース領域１６０ａとドレイン領域１６０ｂと
の間の領域は、比較的低濃度のｐ型不純物を含むＳｉＣ
チャネル領域１６４となっており、Ｓｉ膜１５５のうち
ゲート絶縁膜１５６の直下に位置する領域は低濃度のｐ
型不純物を含むＳｉキャップ層１６５となっている。ま
た、ゲート電極１５７とＳｉボディ領域１６２とを電気
的に接続する導体部材であるコンタクト（図示せず）と
が設けられ、ゲート電極１５７の側面上にはシリコン酸
化膜からなるサイドウォール１６７が設けられている。
【００８４】ここで、埋め込み酸化膜１１１の厚さは約
１００ｎｍであり、上部Ｓｉ膜１５２の厚みは約１００
ｎｍであり、Ｓｉバッファ層１５３の厚みは約１０ｎｍ
であり、ＳｉＣ膜１５４の厚みは約１５ｎｍであり、Ｓ
ｉ膜１５５の厚みは約５ｎｍである。Ｓｉボディ領域１
６２には、Ｓｉバッファ層１５３のエピタキシャル成長
の前に、濃度が約１×１０19atoms ・ｃｍ-3のｐ型不純
物（例えばボロン）がイオン注入により導入されてい
る。ｐ- Ｓｉ領域１６３には、低濃度のｐ型不純物（た
とえばボロン）が導入されている。ＳｉＣチャネル領域
１６４のＣ含有率は約２％であり、ＳｉＣチャネル領域
１６４には、低濃度のｐ型不純物（例えばボロン）が導
入されている。また、Ｓｉキャップ層１６５には、低濃
度のｐ型不純物（例えばボロン）が導入されている。ゲ
ート絶縁膜１５６は、Ｓｉ膜１５５を熱酸化することに
より形成されたものである。ゲート電極１５７には、濃
度が約１×１０20atoms ・ｃｍ-3のｎ型不純物（例えば
ヒ素又はリン）がドープされている。
１００ｎｍであり、上部Ｓｉ膜１５２の厚みは約１００
ｎｍであり、Ｓｉバッファ層１５３の厚みは約１０ｎｍ
であり、ＳｉＣ膜１５４の厚みは約１５ｎｍであり、Ｓ
ｉ膜１５５の厚みは約５ｎｍである。Ｓｉボディ領域１
６２には、Ｓｉバッファ層１５３のエピタキシャル成長
の前に、濃度が約１×１０19atoms ・ｃｍ-3のｐ型不純
物（例えばボロン）がイオン注入により導入されてい
る。ｐ- Ｓｉ領域１６３には、低濃度のｐ型不純物（た
とえばボロン）が導入されている。ＳｉＣチャネル領域
１６４のＣ含有率は約２％であり、ＳｉＣチャネル領域
１６４には、低濃度のｐ型不純物（例えばボロン）が導
入されている。また、Ｓｉキャップ層１６５には、低濃
度のｐ型不純物（例えばボロン）が導入されている。ゲ
ート絶縁膜１５６は、Ｓｉ膜１５５を熱酸化することに
より形成されたものである。ゲート電極１５７には、濃
度が約１×１０20atoms ・ｃｍ-3のｎ型不純物（例えば
ヒ素又はリン）がドープされている。
【００８５】本実施形態によると、チャネル領域をＳｉ
よりもバンドギャップが小さくかつ電子親和力がＳｉよ
りも大きいＳｉ1-y Ｃy （本実施形態ではｙ≒０．０
２）によって構成することにより、図２５に示すよう
に、電子の閉じ込めに対して有利なヘテロ構造が得られ
る。その結果、Ｓｉ／ＳｉＣヘテロ接合を有するｎチャ
ネル型ＨＤＴＭＯＳが可能となるとともに、ボディ領域
の不純物濃度を高くしてもしきい値電圧をＳｉホモ接合
型ＤＴＭＯＳと同等に保つことができる。また、本発明
のＳｉ／ＳｉＣ−ＨＤＴＭＯＳによると、上記第１，第
２の実施形態と同様に、ボディ電流Ｉｂ（ゲート電流）
が小さく抑えられ、動作電圧範囲が拡大される。
よりもバンドギャップが小さくかつ電子親和力がＳｉよ
りも大きいＳｉ1-y Ｃy （本実施形態ではｙ≒０．０
２）によって構成することにより、図２５に示すよう
に、電子の閉じ込めに対して有利なヘテロ構造が得られ
る。その結果、Ｓｉ／ＳｉＣヘテロ接合を有するｎチャ
ネル型ＨＤＴＭＯＳが可能となるとともに、ボディ領域
の不純物濃度を高くしてもしきい値電圧をＳｉホモ接合
型ＤＴＭＯＳと同等に保つことができる。また、本発明
のＳｉ／ＳｉＣ−ＨＤＴＭＯＳによると、上記第１，第
２の実施形態と同様に、ボディ電流Ｉｂ（ゲート電流）
が小さく抑えられ、動作電圧範囲が拡大される。
【００８６】さらに、チャネル領域を構成するＳｉ1-y
Ｃy は、Ｃの含有率が５％程度を越えない範囲において
は、シリコンに比べて格子定数が小さく、Ｓｉ層の上に
エピタキシャル成長されると引っ張り歪を受けた状態と
なっている。そして、引っ張り歪を受けることにより、
バンドが変調されて電子，ホール共に移動度が向上する
ため、さらにトランジスタの高速動作が可能となる。
Ｃy は、Ｃの含有率が５％程度を越えない範囲において
は、シリコンに比べて格子定数が小さく、Ｓｉ層の上に
エピタキシャル成長されると引っ張り歪を受けた状態と
なっている。そして、引っ張り歪を受けることにより、
バンドが変調されて電子，ホール共に移動度が向上する
ため、さらにトランジスタの高速動作が可能となる。
【００８７】なお、第２の実施形態において、不純物濃
度を調整することにより、Ｓｉ／ＳｉＧｅ接合部の伝導
帯端に電子を閉じこめることが可能なくぼみを形成し、
これを利用したｎチャネル型ＨＤＴＭＯＳについて説明
したが、同様に、不純物濃度を調整することにより、Ｓ
ｉ／ＳｉＣ接合部の価電子帯端にくぼみを形成すること
ができる。そして、このＳｉ／ＳｉＣヘテロ接合部を利
用して、価電子帯端のくぼみをホールが走行するｐチャ
ネル型ＨＤＴＭＯＳを構成することが可能である。
度を調整することにより、Ｓｉ／ＳｉＧｅ接合部の伝導
帯端に電子を閉じこめることが可能なくぼみを形成し、
これを利用したｎチャネル型ＨＤＴＭＯＳについて説明
したが、同様に、不純物濃度を調整することにより、Ｓ
ｉ／ＳｉＣ接合部の価電子帯端にくぼみを形成すること
ができる。そして、このＳｉ／ＳｉＣヘテロ接合部を利
用して、価電子帯端のくぼみをホールが走行するｐチャ
ネル型ＨＤＴＭＯＳを構成することが可能である。
【００８８】（第５の実施の形態）次に、チャネル領域
をＳｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）により構成した
相補型ＨＤＴＭＯＳの例である第５の実施形態について
説明する。
をＳｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）により構成した
相補型ＨＤＴＭＯＳの例である第５の実施形態について
説明する。
【００８９】図２７は、Ｓｉ／ＳｉＧｅＣヘテロ接合部
におけるバンド構造を示すエネルギーバンド図である。
Ｓｉ／ＳｉＧｅヘテロ接合部においては、バンドオフセ
ット（ヘテロ障壁）は図２４に示すごとくホールの閉じ
込めに有利な価電子帯端に主にあらわれ、Ｓｉ／ＳｉＣ
ヘテロ接合部においては、バンドオフセット（ヘテロ障
壁）は図２５に示すごとく電子の閉じ込めに有利な伝導
帯端に主にあらわれる。それに対し、Ｓｉ／ＳｉＧｅＣ
（Ｓｉ1-x-y Ｇｅx Ｃy ）ヘテロ接合部においては、Ｇ
ｅ，Ｃの含有率ｘ，ｙを適宜調整することにより、伝導
帯端、価電子帯端の両方にバンドオフセット（ヘテロ障
壁）が形成される。すなわち、単一のＳｉＧｅＣ（Ｓｉ
1-x-y Ｇｅx Ｃy ）層を利用して、電子がＳｉＧｅＣ層
内に閉じ込められてＳｉＧｅＣ層内を走行するｎチャネ
ルと、ホールがＳｉＧｅＣ層内に閉じ込められてＳｉＧ
ｅＣ層内を走行するｐチャネルとを形成することが可能
となる。
におけるバンド構造を示すエネルギーバンド図である。
Ｓｉ／ＳｉＧｅヘテロ接合部においては、バンドオフセ
ット（ヘテロ障壁）は図２４に示すごとくホールの閉じ
込めに有利な価電子帯端に主にあらわれ、Ｓｉ／ＳｉＣ
ヘテロ接合部においては、バンドオフセット（ヘテロ障
壁）は図２５に示すごとく電子の閉じ込めに有利な伝導
帯端に主にあらわれる。それに対し、Ｓｉ／ＳｉＧｅＣ
（Ｓｉ1-x-y Ｇｅx Ｃy ）ヘテロ接合部においては、Ｇ
ｅ，Ｃの含有率ｘ，ｙを適宜調整することにより、伝導
帯端、価電子帯端の両方にバンドオフセット（ヘテロ障
壁）が形成される。すなわち、単一のＳｉＧｅＣ（Ｓｉ
1-x-y Ｇｅx Ｃy ）層を利用して、電子がＳｉＧｅＣ層
内に閉じ込められてＳｉＧｅＣ層内を走行するｎチャネ
ルと、ホールがＳｉＧｅＣ層内に閉じ込められてＳｉＧ
ｅＣ層内を走行するｐチャネルとを形成することが可能
となる。
【００９０】図２８は、本実施形態のＨＤＴＭＯＳの構
造を示す断面図である。同図に示すように、本実施形態
のＨＤＴＭＯＳは、ｐ型のＳｉ基板２１０と、Ｓｉ基板
に酸素イオンを注入するなどの方法により形成された埋
め込み酸化膜２１１と、埋め込み酸化膜２１１の上に設
けられたｐチャネル型ＨＤＴＭＯＳ（ｐ−ＤＴＭＯＳ）
用の半導体層２３０と、埋め込み酸化膜２１１の上に設
けられたｎチャネル型ＨＤＴＭＯＳ（ｎ−ＤＴＭＯＳ）
用の半導体層２８０とを有している。半導体層２３０，
２８０は、それぞれ同時に形成された共通の膜によって
構成されている。
造を示す断面図である。同図に示すように、本実施形態
のＨＤＴＭＯＳは、ｐ型のＳｉ基板２１０と、Ｓｉ基板
に酸素イオンを注入するなどの方法により形成された埋
め込み酸化膜２１１と、埋め込み酸化膜２１１の上に設
けられたｐチャネル型ＨＤＴＭＯＳ（ｐ−ＤＴＭＯＳ）
用の半導体層２３０と、埋め込み酸化膜２１１の上に設
けられたｎチャネル型ＨＤＴＭＯＳ（ｎ−ＤＴＭＯＳ）
用の半導体層２８０とを有している。半導体層２３０，
２８０は、それぞれ同時に形成された共通の膜によって
構成されている。
【００９１】半導体層２３０，２８０は、ＳＯＩ基板の
上部を構成する上部Ｓｉ膜２１２と、上部Ｓｉ膜２１２
の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長され
たＳｉバッファ層２１３と、Ｓｉバッファ層２１３の上
にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳ
ｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ：ｘ≒０．１，ｙ≒
０．０４）膜２１４と、ＳｉＧｅＣ膜２１４の上にＵＨ
Ｖ−ＣＶＤ法によりエピタキシャル成長されたＳｉ膜２
１５とから構成されている。ここで、埋め込み酸化膜２
１１の厚さは約１００ｎｍであり、上部Ｓｉ膜２１２の
厚みは約１００ｎｍであり、Ｓｉバッファ層２１３の厚
みは約１０ｎｍであり、ＳｉＧｅＣ膜２１４の厚みは約
１５ｎｍであり、Ｓｉ膜２１５の厚みは約５ｎｍであ
る。
上部を構成する上部Ｓｉ膜２１２と、上部Ｓｉ膜２１２
の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長され
たＳｉバッファ層２１３と、Ｓｉバッファ層２１３の上
にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳ
ｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ：ｘ≒０．１，ｙ≒
０．０４）膜２１４と、ＳｉＧｅＣ膜２１４の上にＵＨ
Ｖ−ＣＶＤ法によりエピタキシャル成長されたＳｉ膜２
１５とから構成されている。ここで、埋め込み酸化膜２
１１の厚さは約１００ｎｍであり、上部Ｓｉ膜２１２の
厚みは約１００ｎｍであり、Ｓｉバッファ層２１３の厚
みは約１０ｎｍであり、ＳｉＧｅＣ膜２１４の厚みは約
１５ｎｍであり、Ｓｉ膜２１５の厚みは約５ｎｍであ
る。
【００９２】さらに、ｐ−ＤＴＭＯＳは、Ｓｉ膜２１５
の上に設けられたシリコン酸化膜からなるゲート絶縁膜
２１６と、ゲート絶縁膜２１６の上に設けられたゲート
電極２１７とを備えている。そして、半導体層２３０の
うちゲート電極２１７の両側方に位置する領域には高濃
度のｐ型不純物を含むソース領域２２０ａ及びドレイン
領域２２０ｂが設けられている。また、上部Ｓｉ膜２１
２のうちソース領域２２０ａとドレイン領域２２０ｂと
の間の領域は、高濃度（約１×１０10atoms ・ｃｍ-3）
のｎ型不純物を含むＳｉボディ領域２２２となってお
り、Ｓｉバッファ層２１３のうちＳｉボディ領域２２２
の直上に位置する領域は、低濃度のｎ型不純物を含むｎ
- Ｓｉ領域２２３となっている。そして、ＳｉＧｅＣ膜
２１４のうちソース領域２２０ａとドレイン領域２２０
ｂとの間の領域は、比較的低濃度（約１×１０17atoms
・ｃｍ-3）のｎ型不純物を含むＳｉＧｅＣチャネル領域
２２４となっており、Ｓｉ膜２１５のうちゲート絶縁膜
２１６の直下に位置する領域は低濃度のｎ型不純物を含
むＳｉキャップ層２２５となっている。また、ゲート電
極２１７とＳｉボディ領域２２２とを電気的に接続する
導体部材であるコンタクト（図示せず）とが設けられ、
ゲート電極２１７の側面上にはシリコン酸化膜からなる
サイドウォール２２７が設けられている。
の上に設けられたシリコン酸化膜からなるゲート絶縁膜
２１６と、ゲート絶縁膜２１６の上に設けられたゲート
電極２１７とを備えている。そして、半導体層２３０の
うちゲート電極２１７の両側方に位置する領域には高濃
度のｐ型不純物を含むソース領域２２０ａ及びドレイン
領域２２０ｂが設けられている。また、上部Ｓｉ膜２１
２のうちソース領域２２０ａとドレイン領域２２０ｂと
の間の領域は、高濃度（約１×１０10atoms ・ｃｍ-3）
のｎ型不純物を含むＳｉボディ領域２２２となってお
り、Ｓｉバッファ層２１３のうちＳｉボディ領域２２２
の直上に位置する領域は、低濃度のｎ型不純物を含むｎ
- Ｓｉ領域２２３となっている。そして、ＳｉＧｅＣ膜
２１４のうちソース領域２２０ａとドレイン領域２２０
ｂとの間の領域は、比較的低濃度（約１×１０17atoms
・ｃｍ-3）のｎ型不純物を含むＳｉＧｅＣチャネル領域
２２４となっており、Ｓｉ膜２１５のうちゲート絶縁膜
２１６の直下に位置する領域は低濃度のｎ型不純物を含
むＳｉキャップ層２２５となっている。また、ゲート電
極２１７とＳｉボディ領域２２２とを電気的に接続する
導体部材であるコンタクト（図示せず）とが設けられ、
ゲート電極２１７の側面上にはシリコン酸化膜からなる
サイドウォール２２７が設けられている。
【００９３】また、ｎ−ＤＴＭＯＳは、Ｓｉ膜２１５の
上に設けられたシリコン酸化膜からなるゲート絶縁膜２
５６と、ゲート絶縁膜２５６の上に設けられたゲート電
極２５７とを備えている。そして、半導体層２８０のう
ちゲート電極２５７の両側方に位置する領域には高濃度
のｎ型不純物を含むソース領域２６０ａ及びドレイン領
域２６０ｂが設けられている。また、上部Ｓｉ膜２１２
のうちソース領域２６０ａとドレイン領域２６０ｂとの
間の領域は、高濃度（約１×１０19atoms ・ｃｍ-3）の
ｐ型不純物を含むＳｉボディ領域２６２となっており、
Ｓｉバッファ層２１３のうちＳｉボディ領域２６２の直
上に位置する領域は、低濃度のｐ型不純物を含むｐ- Ｓ
ｉ領域２２６となっている。そして、ＳｉＧｅＣ膜２１
４のうちソース領域２６０ａとドレイン領域２６０ｂと
の間の領域は、比較的低濃度（約１×１０17atoms ・ｃ
ｍ-3）のｐ型不純物を含むＳｉＧｅＣチャネル領域２６
４となっており、Ｓｉ膜２１５のうちゲート絶縁膜２５
６の直下に位置する領域は低濃度のｐ型不純物を含むＳ
ｉキャップ層２６５となっている。また、ゲート電極２
５７とＳｉボディ領域２６２とを電気的に接続する導体
部材であるコンタクト（図示せず）とが設けられ、ゲー
ト電極２５７の側面上にはシリコン酸化膜からなるサイ
ドウォール２６７が設けられている。
上に設けられたシリコン酸化膜からなるゲート絶縁膜２
５６と、ゲート絶縁膜２５６の上に設けられたゲート電
極２５７とを備えている。そして、半導体層２８０のう
ちゲート電極２５７の両側方に位置する領域には高濃度
のｎ型不純物を含むソース領域２６０ａ及びドレイン領
域２６０ｂが設けられている。また、上部Ｓｉ膜２１２
のうちソース領域２６０ａとドレイン領域２６０ｂとの
間の領域は、高濃度（約１×１０19atoms ・ｃｍ-3）の
ｐ型不純物を含むＳｉボディ領域２６２となっており、
Ｓｉバッファ層２１３のうちＳｉボディ領域２６２の直
上に位置する領域は、低濃度のｐ型不純物を含むｐ- Ｓ
ｉ領域２２６となっている。そして、ＳｉＧｅＣ膜２１
４のうちソース領域２６０ａとドレイン領域２６０ｂと
の間の領域は、比較的低濃度（約１×１０17atoms ・ｃ
ｍ-3）のｐ型不純物を含むＳｉＧｅＣチャネル領域２６
４となっており、Ｓｉ膜２１５のうちゲート絶縁膜２５
６の直下に位置する領域は低濃度のｐ型不純物を含むＳ
ｉキャップ層２６５となっている。また、ゲート電極２
５７とＳｉボディ領域２６２とを電気的に接続する導体
部材であるコンタクト（図示せず）とが設けられ、ゲー
ト電極２５７の側面上にはシリコン酸化膜からなるサイ
ドウォール２６７が設けられている。
【００９４】さらに、基板上には、層間絶縁膜２９０
と、層間絶縁膜２９０を貫通してソース・ドレイン領域
２２０ａ，２２０ｂ，２６０ａ，２６０ｂに接触するコ
ンタクト２９１と、コンタクト２９１に接続されて層間
絶縁膜２９０の上に延びるソース・ドレイン電極２９２
とが設けられている。
と、層間絶縁膜２９０を貫通してソース・ドレイン領域
２２０ａ，２２０ｂ，２６０ａ，２６０ｂに接触するコ
ンタクト２９１と、コンタクト２９１に接続されて層間
絶縁膜２９０の上に延びるソース・ドレイン電極２９２
とが設けられている。
【００９５】本実施形態の相補型ＨＤＴＭＯＳの製造工
程においては、ＳＯＩ基板の一部である上部Ｓｉ膜は、
結晶成長前にあらかじめイオン注入により濃度が約１×
１０ 19atoms ・ｃｍ-3の不純物がドープされたｎ+ Ｓｉ
層（ｐ−ＤＴＭＯＳ領域）とｐ+ Ｓｉ層（ｎ−ＤＴＭＯ
Ｓ領域）とになっており、ＵＨＶ−ＣＶＤ法によりエピ
タキシャル成長されたＳｉバッファ層、ＳｉＧｅＣ膜、
Ｓｉキャップ層は、いずれもａｓ−ｇｒｏｗｎの状態で
は、不純物がドープされていないアンドープ層となって
いる。ＳｉＧｅＣ膜，Ｓｉキャップ層の結晶成長が終了
した後に、ｎ−ＤＴＭＯＳ領域のＳｉＧｅＣチャネル領
域付近には、濃度が約１×１０17atoms・ｃｍ-3のｐ型
不純物がイオン注入によりドープされる。また、ｐ−Ｄ
ＴＭＯＳ領域のＳｉＧｅＣチャネル領域の付近には、濃
度が約１×１０17atoms ・ｃｍ-3のｎ型不純物がイオン
注入によりドープされる。そして、最上層のＳｉ膜を熱
酸化することにより得られるシリコン酸化膜をゲート絶
縁膜とし、その上には高濃度のｎ型不純物がドープされ
たポリシリコンからなるｎ+ 型ゲート電極と、高濃度の
ｐ型不純物がドープされたポリシリコンからなるｐ+ 型
ゲート電極とが形成される。その後、各ゲート電極の両
側には、高濃度のｎ型不純物がイオン注入されたｎ+ 型
ソース・ドレイン領域と、高濃度のｐ型不純物がドープ
されたｐ+ 型ソース・ドレイン領域とが形成され、その
上方にソース電極・ドレイン電極がそれぞれ形成され
る。また、ゲート電極とＳｉボディ領域とがコンタクト
によって接続されて、ＨＤＴＭＯＳ構造が得られる。
程においては、ＳＯＩ基板の一部である上部Ｓｉ膜は、
結晶成長前にあらかじめイオン注入により濃度が約１×
１０ 19atoms ・ｃｍ-3の不純物がドープされたｎ+ Ｓｉ
層（ｐ−ＤＴＭＯＳ領域）とｐ+ Ｓｉ層（ｎ−ＤＴＭＯ
Ｓ領域）とになっており、ＵＨＶ−ＣＶＤ法によりエピ
タキシャル成長されたＳｉバッファ層、ＳｉＧｅＣ膜、
Ｓｉキャップ層は、いずれもａｓ−ｇｒｏｗｎの状態で
は、不純物がドープされていないアンドープ層となって
いる。ＳｉＧｅＣ膜，Ｓｉキャップ層の結晶成長が終了
した後に、ｎ−ＤＴＭＯＳ領域のＳｉＧｅＣチャネル領
域付近には、濃度が約１×１０17atoms・ｃｍ-3のｐ型
不純物がイオン注入によりドープされる。また、ｐ−Ｄ
ＴＭＯＳ領域のＳｉＧｅＣチャネル領域の付近には、濃
度が約１×１０17atoms ・ｃｍ-3のｎ型不純物がイオン
注入によりドープされる。そして、最上層のＳｉ膜を熱
酸化することにより得られるシリコン酸化膜をゲート絶
縁膜とし、その上には高濃度のｎ型不純物がドープされ
たポリシリコンからなるｎ+ 型ゲート電極と、高濃度の
ｐ型不純物がドープされたポリシリコンからなるｐ+ 型
ゲート電極とが形成される。その後、各ゲート電極の両
側には、高濃度のｎ型不純物がイオン注入されたｎ+ 型
ソース・ドレイン領域と、高濃度のｐ型不純物がドープ
されたｐ+ 型ソース・ドレイン領域とが形成され、その
上方にソース電極・ドレイン電極がそれぞれ形成され
る。また、ゲート電極とＳｉボディ領域とがコンタクト
によって接続されて、ＨＤＴＭＯＳ構造が得られる。
【００９６】本実施形態によると、チャネル領域をＳｉ
ＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）によって構成すること
により、単一のＳｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）層
を利用して、電子がＳｉＧｅＣ層内に閉じ込められてＳ
ｉＧｅＣ層内を走行するｎチャネルと、ホールがＳｉＧ
ｅＣ層内に閉じ込められてＳｉＧｅＣ層内を走行するｐ
チャネルとを形成することが可能となり、Ｓｉ／ＳｉＧ
ｅＣヘテロ接合を有する相補型のＨＤＴＭＯＳを実現す
ることができる。その場合、第１の実施形態において説
明したように、ＨＤＴＭＯＳ構造においては、従来のヘ
テロ接合を用いたＭＯＳＦＥＴで発生しやすい寄生チャ
ネルがほとんど生じることがない。したがって、ＳｉＧ
ｅＣによって構成されるチャネル領域を有するＨＤＴＭ
ＯＳにおいて、バンドオフセット値（ヘテロ障壁の高
さ）が多少小さくても、寄生チャネルによるトランジス
タ動作の低速化などの不具合を招くことなく、ヘテロ接
合構造を利用した高速で電流駆動力の大きいトランジス
タを得ることができる。
ＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）によって構成すること
により、単一のＳｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）層
を利用して、電子がＳｉＧｅＣ層内に閉じ込められてＳ
ｉＧｅＣ層内を走行するｎチャネルと、ホールがＳｉＧ
ｅＣ層内に閉じ込められてＳｉＧｅＣ層内を走行するｐ
チャネルとを形成することが可能となり、Ｓｉ／ＳｉＧ
ｅＣヘテロ接合を有する相補型のＨＤＴＭＯＳを実現す
ることができる。その場合、第１の実施形態において説
明したように、ＨＤＴＭＯＳ構造においては、従来のヘ
テロ接合を用いたＭＯＳＦＥＴで発生しやすい寄生チャ
ネルがほとんど生じることがない。したがって、ＳｉＧ
ｅＣによって構成されるチャネル領域を有するＨＤＴＭ
ＯＳにおいて、バンドオフセット値（ヘテロ障壁の高
さ）が多少小さくても、寄生チャネルによるトランジス
タ動作の低速化などの不具合を招くことなく、ヘテロ接
合構造を利用した高速で電流駆動力の大きいトランジス
タを得ることができる。
【００９７】また、上述のような製造法を用いることに
より、簡単な製造方法で、高性能の相補型ＨＤＴＭＯＳ
を作製することができる。
より、簡単な製造方法で、高性能の相補型ＨＤＴＭＯＳ
を作製することができる。
【００９８】本実施形態においては、相補型のＨＤＴＭ
ＯＳについて説明したが、本発明は本実施形態に限定さ
れるものではなく、Ｓｉ／ＳｉＧｅＣヘテロ接合部を有
するｎチャネル型ＨＤＴＭＯＳやｐチャネル型ＨＤＴＭ
ＯＳのみを備えた半導体装置を設けることができること
は言うまでもない。
ＯＳについて説明したが、本発明は本実施形態に限定さ
れるものではなく、Ｓｉ／ＳｉＧｅＣヘテロ接合部を有
するｎチャネル型ＨＤＴＭＯＳやｐチャネル型ＨＤＴＭ
ＯＳのみを備えた半導体装置を設けることができること
は言うまでもない。
【００９９】（第６の実施形態）次に、Ｓｉ／ＳｉＧｅ
／ＳｉＣヘテロ接合を有する相補型ＨＤＴＭＯＳの例で
ある第６の実施形態について説明する。本実施形態にお
いては、ｐチャネル用のチャネル領域をＳｉ／ＳｉＧｅ
ヘテロ接合部により構成し、ｎチャネル用のチャネル領
域をＳｉＧｅ／ＳｉＣヘテロ接合部により構成する。
／ＳｉＣヘテロ接合を有する相補型ＨＤＴＭＯＳの例で
ある第６の実施形態について説明する。本実施形態にお
いては、ｐチャネル用のチャネル領域をＳｉ／ＳｉＧｅ
ヘテロ接合部により構成し、ｎチャネル用のチャネル領
域をＳｉＧｅ／ＳｉＣヘテロ接合部により構成する。
【０１００】図２９は、Ｓｉ／ＳｉＧｅ／ＳｉＣヘテロ
接合部におけるバンド構造を示すエネルギーバンド図で
ある。同図に示すように、Ｓｉ／ＳｉＧｅヘテロ接合部
には、価電子帯端に大きなバンドオフセット（ヘテロ障
壁）が形成されるので、ＳｉＧｅ層をｐチャネル用のチ
ャネル領域として利用することができる。一方、ＳｉＧ
ｅ／ＳｉＣヘテロ接合部には、伝導帯端に大きなバンド
オフセット（ヘテロ障壁）が形成されるので、ＳｉＣ層
をｎチャネル用のチャネル領域として利用することがで
きる。このように、電子，正孔それぞれに対して、最も
バンドオフセット値（ヘテロ障壁の高さ）が大きくなる
ヘテロ接合構造を用いることにより、ｎチャネル，ｐチ
ャネル両方において、ヘテロ接合の特徴を十分に引き出
すことができる。
接合部におけるバンド構造を示すエネルギーバンド図で
ある。同図に示すように、Ｓｉ／ＳｉＧｅヘテロ接合部
には、価電子帯端に大きなバンドオフセット（ヘテロ障
壁）が形成されるので、ＳｉＧｅ層をｐチャネル用のチ
ャネル領域として利用することができる。一方、ＳｉＧ
ｅ／ＳｉＣヘテロ接合部には、伝導帯端に大きなバンド
オフセット（ヘテロ障壁）が形成されるので、ＳｉＣ層
をｎチャネル用のチャネル領域として利用することがで
きる。このように、電子，正孔それぞれに対して、最も
バンドオフセット値（ヘテロ障壁の高さ）が大きくなる
ヘテロ接合構造を用いることにより、ｎチャネル，ｐチ
ャネル両方において、ヘテロ接合の特徴を十分に引き出
すことができる。
【０１０１】図３０は、本実施形態の相補型ＨＤＴＭＯ
Ｓの構造を示す断面図である。同図に示すように、本実
施形態のＨＤＴＭＯＳは、ｐ型のＳｉ基板３１０と、Ｓ
ｉ基板に酸素イオンを注入するなどの方法により形成さ
れた埋め込み酸化膜３１１と、埋め込み酸化膜３１１の
上に設けられたｐチャネル型ＨＤＴＭＯＳ（ｐ−ＤＴＭ
ＯＳ）用の半導体層３３０と、埋め込み酸化膜３１１の
上に設けられたｎチャネル型ＨＤＴＭＯＳ（ｎ−ＤＴＭ
ＯＳ）用の半導体層３８０とを有している。半導体層３
３０，３８０は、それぞれ同時に形成された共通の膜に
よって構成されている。
Ｓの構造を示す断面図である。同図に示すように、本実
施形態のＨＤＴＭＯＳは、ｐ型のＳｉ基板３１０と、Ｓ
ｉ基板に酸素イオンを注入するなどの方法により形成さ
れた埋め込み酸化膜３１１と、埋め込み酸化膜３１１の
上に設けられたｐチャネル型ＨＤＴＭＯＳ（ｐ−ＤＴＭ
ＯＳ）用の半導体層３３０と、埋め込み酸化膜３１１の
上に設けられたｎチャネル型ＨＤＴＭＯＳ（ｎ−ＤＴＭ
ＯＳ）用の半導体層３８０とを有している。半導体層３
３０，３８０は、それぞれ同時に形成された共通の膜に
よって構成されている。
【０１０２】半導体層３３０，３８０は、ＳＯＩ基板の
上部を構成する上部Ｓｉ膜３１２と、上部Ｓｉ膜３１２
の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長され
たＳｉバッファ層３１３と、Ｓｉバッファ層３１３の上
にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳ
ｉＣ（Ｓｉ1-y Ｃy ：ｙ≒０．０１５）膜３１４ａと、
ＳｉＣ膜３１４ａの上にＵＨＶ−ＣＶＤ法によりエピタ
キシャル成長されたＳｉＧｅ膜３１４ｂと、ＳｉＧｅ膜
３１４ｂの上にＵＨＶ−ＣＶＤ法によりエピタキシャル
成長されたＳｉ膜３１５とから構成されている。ここ
で、埋め込み酸化膜３１１の厚さは約１００ｎｍであ
り、上部Ｓｉ膜３１２の厚みは約１００ｎｍであり、Ｓ
ｉバッファ層３１３の厚みは約１０ｎｍであり、ＳｉＣ
膜３１４ａの厚みは約１５ｎｍであり、ＳｉＧｅ膜３１
４ｂの厚みは約１５ｎｍであり、Ｓｉ膜３１５の厚みは
約５ｎｍである。
上部を構成する上部Ｓｉ膜３１２と、上部Ｓｉ膜３１２
の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長され
たＳｉバッファ層３１３と、Ｓｉバッファ層３１３の上
にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳ
ｉＣ（Ｓｉ1-y Ｃy ：ｙ≒０．０１５）膜３１４ａと、
ＳｉＣ膜３１４ａの上にＵＨＶ−ＣＶＤ法によりエピタ
キシャル成長されたＳｉＧｅ膜３１４ｂと、ＳｉＧｅ膜
３１４ｂの上にＵＨＶ−ＣＶＤ法によりエピタキシャル
成長されたＳｉ膜３１５とから構成されている。ここ
で、埋め込み酸化膜３１１の厚さは約１００ｎｍであ
り、上部Ｓｉ膜３１２の厚みは約１００ｎｍであり、Ｓ
ｉバッファ層３１３の厚みは約１０ｎｍであり、ＳｉＣ
膜３１４ａの厚みは約１５ｎｍであり、ＳｉＧｅ膜３１
４ｂの厚みは約１５ｎｍであり、Ｓｉ膜３１５の厚みは
約５ｎｍである。
【０１０３】さらに、ｐ−ＤＴＭＯＳは、Ｓｉ膜３１５
の上に設けられたシリコン酸化膜からなるゲート絶縁膜
３１６と、ゲート絶縁膜３１６の上に設けられたゲート
電極３１７とを備えている。そして、半導体層３３０の
うちゲート電極３１７の両側方に位置する領域には高濃
度のｐ型不純物を含むソース領域３２０ａ及びドレイン
領域３２０ｂが設けられている。また、上部Ｓｉ膜３１
２のうちソース領域３２０ａとドレイン領域３２０ｂと
の間の領域は、高濃度（約１×１０19atoms ・ｃｍ-3）
のｎ型不純物を含むＳｉボディ領域３２２となってお
り、Ｓｉバッファ層３１３のうちＳｉボディ領域３２２
の直上に位置する領域は、低濃度のｎ型不純物を含むｎ
- Ｓｉ領域３２３となっている。そして、ＳｉＧｅ膜３
１４ａ，ＳｉＣ膜３１４ｂのうちソース領域３２０ａと
ドレイン領域３２０ｂとの間の領域は、比較的低濃度
（約１×１０17atoms ・ｃｍ-3）のｎ型不純物を含むＳ
ｉＣチャネル領域３２４ａ，ＳｉＧｅチャネル領域３２
４ｂとなっており、Ｓｉ膜３１５のうちゲート絶縁膜３
１６の直下に位置する領域は低濃度のｎ型不純物を含む
Ｓｉキャップ層３２５となっている。また、ゲート電極
３１７とＳｉボディ領域３２２とを電気的に接続する導
体部材であるコンタクト（図示せず）とが設けられ、ゲ
ート電極３１７の側面上にはシリコン酸化膜からなるサ
イドウォール３２７が設けられている。
の上に設けられたシリコン酸化膜からなるゲート絶縁膜
３１６と、ゲート絶縁膜３１６の上に設けられたゲート
電極３１７とを備えている。そして、半導体層３３０の
うちゲート電極３１７の両側方に位置する領域には高濃
度のｐ型不純物を含むソース領域３２０ａ及びドレイン
領域３２０ｂが設けられている。また、上部Ｓｉ膜３１
２のうちソース領域３２０ａとドレイン領域３２０ｂと
の間の領域は、高濃度（約１×１０19atoms ・ｃｍ-3）
のｎ型不純物を含むＳｉボディ領域３２２となってお
り、Ｓｉバッファ層３１３のうちＳｉボディ領域３２２
の直上に位置する領域は、低濃度のｎ型不純物を含むｎ
- Ｓｉ領域３２３となっている。そして、ＳｉＧｅ膜３
１４ａ，ＳｉＣ膜３１４ｂのうちソース領域３２０ａと
ドレイン領域３２０ｂとの間の領域は、比較的低濃度
（約１×１０17atoms ・ｃｍ-3）のｎ型不純物を含むＳ
ｉＣチャネル領域３２４ａ，ＳｉＧｅチャネル領域３２
４ｂとなっており、Ｓｉ膜３１５のうちゲート絶縁膜３
１６の直下に位置する領域は低濃度のｎ型不純物を含む
Ｓｉキャップ層３２５となっている。また、ゲート電極
３１７とＳｉボディ領域３２２とを電気的に接続する導
体部材であるコンタクト（図示せず）とが設けられ、ゲ
ート電極３１７の側面上にはシリコン酸化膜からなるサ
イドウォール３２７が設けられている。
【０１０４】また、ｎ−ＤＴＭＯＳは、Ｓｉ膜３１５の
上に設けられたシリコン酸化膜からなるゲート絶縁膜３
５６と、ゲート絶縁膜３５６の上に設けられたゲート電
極３５７とを備えている。そして、半導体層３８０のう
ちゲート電極３５７の両側方に位置する領域には高濃度
のｎ型不純物を含むソース領域３６０ａ及びドレイン領
域３６０ｂが設けられている。また、上部Ｓｉ膜３１２
のうちソース領域３６０ａとドレイン領域３６０ｂとの
間の領域は、高濃度（約１×１０19atoms ・ｃｍ-3）の
ｐ型不純物を含むＳｉボディ領域３６２となっており、
Ｓｉバッファ層３１３のうちＳｉボディ領域３６２の直
上に位置する領域は、低濃度のｐ型不純物を含むｐ- Ｓ
ｉ領域３２６となっている。そして、ＳｉＧｅ膜３１４
ａ，ＳｉＣ膜３１４ｂのうちソース領域３６０ａとドレ
イン領域３６０ｂとの間の領域は、比較的低濃度（約１
×１０17atoms ・ｃｍ-3）のｐ型不純物を含むＳｉＣチ
ャネル領域３２４ａ，ＳｉＧｅチャネル領域３２４ｂと
なっており、Ｓｉ膜３１５のうちゲート絶縁膜３５６の
直下に位置する領域は低濃度のｐ型不純物を含むＳｉキ
ャップ層３６５となっている。また、ゲート電極３５７
とＳｉボディ領域３６２とを電気的に接続する導体部材
であるコンタクト（図示せず）とが設けられ、ゲート電
極３５７の側面上にはシリコン酸化膜からなるサイドウ
ォール３６７が設けられている。
上に設けられたシリコン酸化膜からなるゲート絶縁膜３
５６と、ゲート絶縁膜３５６の上に設けられたゲート電
極３５７とを備えている。そして、半導体層３８０のう
ちゲート電極３５７の両側方に位置する領域には高濃度
のｎ型不純物を含むソース領域３６０ａ及びドレイン領
域３６０ｂが設けられている。また、上部Ｓｉ膜３１２
のうちソース領域３６０ａとドレイン領域３６０ｂとの
間の領域は、高濃度（約１×１０19atoms ・ｃｍ-3）の
ｐ型不純物を含むＳｉボディ領域３６２となっており、
Ｓｉバッファ層３１３のうちＳｉボディ領域３６２の直
上に位置する領域は、低濃度のｐ型不純物を含むｐ- Ｓ
ｉ領域３２６となっている。そして、ＳｉＧｅ膜３１４
ａ，ＳｉＣ膜３１４ｂのうちソース領域３６０ａとドレ
イン領域３６０ｂとの間の領域は、比較的低濃度（約１
×１０17atoms ・ｃｍ-3）のｐ型不純物を含むＳｉＣチ
ャネル領域３２４ａ，ＳｉＧｅチャネル領域３２４ｂと
なっており、Ｓｉ膜３１５のうちゲート絶縁膜３５６の
直下に位置する領域は低濃度のｐ型不純物を含むＳｉキ
ャップ層３６５となっている。また、ゲート電極３５７
とＳｉボディ領域３６２とを電気的に接続する導体部材
であるコンタクト（図示せず）とが設けられ、ゲート電
極３５７の側面上にはシリコン酸化膜からなるサイドウ
ォール３６７が設けられている。
【０１０５】さらに、基板上には、層間絶縁膜３９０
と、層間絶縁膜３９０を貫通してソース・ドレイン領域
３２０ａ，３２０ｂ，３６０ａ，３６０ｂに接触するコ
ンタクト３９１と、コンタクト３９１に接続されて層間
絶縁膜３９０の上に延びるソース・ドレイン電極３９２
とが設けられている。
と、層間絶縁膜３９０を貫通してソース・ドレイン領域
３２０ａ，３２０ｂ，３６０ａ，３６０ｂに接触するコ
ンタクト３９１と、コンタクト３９１に接続されて層間
絶縁膜３９０の上に延びるソース・ドレイン電極３９２
とが設けられている。
【０１０６】本実施形態の相補型ＨＤＴＭＯＳの製造工
程においては、ＳＯＩ基板の一部である上部Ｓｉ膜は、
結晶成長前にあらかじめイオン注入により濃度が約１×
１０ 19atoms ・ｃｍ-3の不純物がドープされたｎ+ Ｓｉ
層（ｐ−ＤＴＭＯＳ領域）とｐ+ Ｓｉ層（ｎ−ＤＴＭＯ
Ｓ領域）とになっており、ＵＨＶ−ＣＶＤ法によりエピ
タキシャル成長されたＳｉバッファ層、ＳｉＣ膜，Ｓｉ
Ｇｅ膜、Ｓｉキャップ層は、いずれもａｓ−ｇｒｏｗｎ
の状態では、不純物がドープされていないアンドープ層
となっている。ＳｉＣ膜，ＳｉＧｅ膜，Ｓｉキャップ層
の結晶成長が終了した後に、ｎ−ＤＴＭＯＳ領域のチャ
ネル領域付近には、濃度が約１×１０17atoms ・ｃｍ-3
のｐ型不純物がイオン注入によりドープされる。また、
ｐ−ＤＴＭＯＳ領域のチャネル領域の付近には、濃度が
約１×１０17atoms ・ｃｍ-3のｎ型不純物がイオン注入
によりドープされる。ただし、各チャネル領域には不純
物がドープされていなくてもよい。
程においては、ＳＯＩ基板の一部である上部Ｓｉ膜は、
結晶成長前にあらかじめイオン注入により濃度が約１×
１０ 19atoms ・ｃｍ-3の不純物がドープされたｎ+ Ｓｉ
層（ｐ−ＤＴＭＯＳ領域）とｐ+ Ｓｉ層（ｎ−ＤＴＭＯ
Ｓ領域）とになっており、ＵＨＶ−ＣＶＤ法によりエピ
タキシャル成長されたＳｉバッファ層、ＳｉＣ膜，Ｓｉ
Ｇｅ膜、Ｓｉキャップ層は、いずれもａｓ−ｇｒｏｗｎ
の状態では、不純物がドープされていないアンドープ層
となっている。ＳｉＣ膜，ＳｉＧｅ膜，Ｓｉキャップ層
の結晶成長が終了した後に、ｎ−ＤＴＭＯＳ領域のチャ
ネル領域付近には、濃度が約１×１０17atoms ・ｃｍ-3
のｐ型不純物がイオン注入によりドープされる。また、
ｐ−ＤＴＭＯＳ領域のチャネル領域の付近には、濃度が
約１×１０17atoms ・ｃｍ-3のｎ型不純物がイオン注入
によりドープされる。ただし、各チャネル領域には不純
物がドープされていなくてもよい。
【０１０７】そして、最上層のＳｉキャップ層を熱酸化
することにより得られるシリコン酸化膜をゲート絶縁膜
とし、その上には高濃度のｎ型不純物がドープされたポ
リシリコンからなるｎ+ 型ゲート電極と、高濃度のｐ型
不純物がドープされたポリシリコンからなるｐ+ 型ゲー
ト電極とが形成される。その後、各ゲート電極の両側に
は、高濃度のｎ型不純物がイオン注入されたｎ+ 型ソー
ス・ドレイン領域と、高濃度のｐ型不純物がドープされ
たｐ+ 型のース・ドレイン領域とが形成され、その上方
にソース電極・ドレイン電極がそれぞれ形成される。ま
た、ゲート電極とＳｉボディ領域とがコンタクトによっ
て接続されて、ＤＴＭＯＳ構造が得られる。
することにより得られるシリコン酸化膜をゲート絶縁膜
とし、その上には高濃度のｎ型不純物がドープされたポ
リシリコンからなるｎ+ 型ゲート電極と、高濃度のｐ型
不純物がドープされたポリシリコンからなるｐ+ 型ゲー
ト電極とが形成される。その後、各ゲート電極の両側に
は、高濃度のｎ型不純物がイオン注入されたｎ+ 型ソー
ス・ドレイン領域と、高濃度のｐ型不純物がドープされ
たｐ+ 型のース・ドレイン領域とが形成され、その上方
にソース電極・ドレイン電極がそれぞれ形成される。ま
た、ゲート電極とＳｉボディ領域とがコンタクトによっ
て接続されて、ＤＴＭＯＳ構造が得られる。
【０１０８】本実施形態によると、チャネル領域をＳｉ
／ＳｉＧｅ／ＳｉＣヘテロ接合部によって構成すること
により、価電子帯端に大きなバンドオフセット（ヘテロ
障壁）が形成されるＳｉ／ＳｉＧｅヘテロ接合部に近接
するＳｉＧｅ層をｐチャネル用のチャネル領域として、
伝導帯端に大きなバンドオフセット（ヘテロ障壁）が形
成されるＳｉＧｅ／ＳｉＣヘテロ接合部に近接するＳｉ
Ｃ層をｎチャネル用のチャネル領域として、それぞれ利
用することができる。そして、電子，正孔それぞれに対
して、最もバンドオフセット値（ヘテロ障壁の高さ）が
大きくなるヘテロ接合構造を用いることにより、ｎチャ
ネル，ｐチャネル両方において、ヘテロ接合の特徴を十
分に引き出すことができる。その場合、第１の実施形態
において説明したように、ＨＤＴＭＯＳ構造において
は、従来のヘテロ接合を用いたＭＯＳＦＥＴで発生しや
すい寄生チャネルがほとんど生じることがない。したが
って、ＳｉＧｅ，ＳｉＣによって構成されるチャネル領
域を有するＨＤＴＭＯＳにおいて、バンドオフセット値
（ヘテロ障壁の高さ）が多少小さくても、寄生チャネル
によるトランジスタ動作の低速化などの不具合を招くこ
となく、ヘテロ接合構造を利用した高速で電流駆動力の
大きいトランジスタを得ることができる。
／ＳｉＧｅ／ＳｉＣヘテロ接合部によって構成すること
により、価電子帯端に大きなバンドオフセット（ヘテロ
障壁）が形成されるＳｉ／ＳｉＧｅヘテロ接合部に近接
するＳｉＧｅ層をｐチャネル用のチャネル領域として、
伝導帯端に大きなバンドオフセット（ヘテロ障壁）が形
成されるＳｉＧｅ／ＳｉＣヘテロ接合部に近接するＳｉ
Ｃ層をｎチャネル用のチャネル領域として、それぞれ利
用することができる。そして、電子，正孔それぞれに対
して、最もバンドオフセット値（ヘテロ障壁の高さ）が
大きくなるヘテロ接合構造を用いることにより、ｎチャ
ネル，ｐチャネル両方において、ヘテロ接合の特徴を十
分に引き出すことができる。その場合、第１の実施形態
において説明したように、ＨＤＴＭＯＳ構造において
は、従来のヘテロ接合を用いたＭＯＳＦＥＴで発生しや
すい寄生チャネルがほとんど生じることがない。したが
って、ＳｉＧｅ，ＳｉＣによって構成されるチャネル領
域を有するＨＤＴＭＯＳにおいて、バンドオフセット値
（ヘテロ障壁の高さ）が多少小さくても、寄生チャネル
によるトランジスタ動作の低速化などの不具合を招くこ
となく、ヘテロ接合構造を利用した高速で電流駆動力の
大きいトランジスタを得ることができる。
【０１０９】また、上述のような製造方法を用いること
により、簡単な製造方法で、高性能のヘテロ接合部を有
する相補型ＴＭＯＳを形成することができる。
により、簡単な製造方法で、高性能のヘテロ接合部を有
する相補型ＴＭＯＳを形成することができる。
【０１１０】次に、図３１は、Ｓｉ／ＳｉＧｅ接合部
と、Ｓｉ／ＳｉＣ接合部とを有する本実施形態の変形例
における相補型のＨＤＴＭＯＳのバンド構造を示すエネ
ルギーバンド図である。この場合、図３０に示す構造に
おいて、ＳｉＣ膜３１４ａとＳｉＧｅ膜３１４ｂとの間
にＳｉ膜を介在させればよいことになる。このような構
造によっても、上述のような本実施形態の効果を発揮す
ることができる。
と、Ｓｉ／ＳｉＣ接合部とを有する本実施形態の変形例
における相補型のＨＤＴＭＯＳのバンド構造を示すエネ
ルギーバンド図である。この場合、図３０に示す構造に
おいて、ＳｉＣ膜３１４ａとＳｉＧｅ膜３１４ｂとの間
にＳｉ膜を介在させればよいことになる。このような構
造によっても、上述のような本実施形態の効果を発揮す
ることができる。
【０１１１】（第７の実施形態）次に、ｐチャネルをＳ
ｉ／ＳｉＧｅ接合部のヘテロ障壁を利用し、ｎチャネル
をＳｉ／ＳｉＧｅ接合部の不純物濃度の調整によるバン
ドオフセットを使用した相補型ヘテロＣＭＯＳデバイス
の例である第７の実施形態について説明する。本実施形
態においては、ゲート電極とボディ領域とは接合されて
おらず、一般的なＭＩＳＦＥＴ構造を有していることが
前提である。
ｉ／ＳｉＧｅ接合部のヘテロ障壁を利用し、ｎチャネル
をＳｉ／ＳｉＧｅ接合部の不純物濃度の調整によるバン
ドオフセットを使用した相補型ヘテロＣＭＯＳデバイス
の例である第７の実施形態について説明する。本実施形
態においては、ゲート電極とボディ領域とは接合されて
おらず、一般的なＭＩＳＦＥＴ構造を有していることが
前提である。
【０１１２】図３２は、本実施形態のＣＭＯＳデバイス
の構造を示す断面図である。同図に示すように、本実施
形態のＣＭＯＳデバイスは、ｐ型のＳｉ基板４１０と、
Ｓｉ基板４１０の上に設けられたｐチャネル型ＭＯＳＦ
ＥＴ（ｐ−ＭＯＳＦＥＴ）用の半導体層４３０，ｎチャ
ネル型ＭＯＳＦＥＴ（ｎ−ＭＯＳＦＥＴ）用の半導体層
４８０とを有している。ここで、半導体層４３０，４８
０は、それぞれ同時に形成された共通の膜によって構成
されている。
の構造を示す断面図である。同図に示すように、本実施
形態のＣＭＯＳデバイスは、ｐ型のＳｉ基板４１０と、
Ｓｉ基板４１０の上に設けられたｐチャネル型ＭＯＳＦ
ＥＴ（ｐ−ＭＯＳＦＥＴ）用の半導体層４３０，ｎチャ
ネル型ＭＯＳＦＥＴ（ｎ−ＭＯＳＦＥＴ）用の半導体層
４８０とを有している。ここで、半導体層４３０，４８
０は、それぞれ同時に形成された共通の膜によって構成
されている。
【０１１３】半導体層４３０，４８０は、Ｓｉ基板４１
０の上部に形成された上部Ｓｉ層４１２と、上部Ｓｉ層
４１２の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成
長されたＳｉバッファ層４１３と、Ｓｉバッファ層４１
３の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長さ
れたＳｉＧｅ膜４１４と、ＳｉＧｅ膜４１４の上にＵＨ
Ｖ−ＣＶＤ法によりエピタキシャル成長されたＳｉ膜４
１５とから構成されている。ここで、上部Ｓｉ層４１２
の厚みは約５０ｎｍであり、Ｓｉバッファ層４１３の厚
みは約１０ｎｍであり、ＳｉＧｅ膜４１４の厚みは約１
５ｎｍであり、Ｓｉ膜４１５の厚みは約５ｎｍである。
０の上部に形成された上部Ｓｉ層４１２と、上部Ｓｉ層
４１２の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成
長されたＳｉバッファ層４１３と、Ｓｉバッファ層４１
３の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長さ
れたＳｉＧｅ膜４１４と、ＳｉＧｅ膜４１４の上にＵＨ
Ｖ−ＣＶＤ法によりエピタキシャル成長されたＳｉ膜４
１５とから構成されている。ここで、上部Ｓｉ層４１２
の厚みは約５０ｎｍであり、Ｓｉバッファ層４１３の厚
みは約１０ｎｍであり、ＳｉＧｅ膜４１４の厚みは約１
５ｎｍであり、Ｓｉ膜４１５の厚みは約５ｎｍである。
【０１１４】そして、ｐ−ＭＯＳＦＥＴは、Ｓｉ膜４１
５の上に設けられたシリコン酸化膜からなるゲート絶縁
膜４１６と、ゲート絶縁膜４１６の上に設けられたゲー
ト電極４１７とを備えている。そして、半導体層４３０
のうちゲート電極４１７の両側方に位置する領域には高
濃度のｐ型不純物を含むソース領域４２０ａ及びドレイ
ン領域４２０ｂが設けられている。また、上部Ｓｉ層４
１２のうちソース領域４２０ａとドレイン領域４２０ｂ
との間の領域は、高濃度（約１×１０10atoms・ｃ
ｍ-3）のｎ型不純物を含むＳｉボディ領域４２２となっ
ており、Ｓｉバッファ層４１３のうちＳｉボディ領域４
２２の直上に位置する領域は、低濃度のｎ型不純物を含
むｎ- Ｓｉ領域４２３となっている。そして、ＳｉＧｅ
膜４１４のうちソース領域４２０ａとドレイン領域４２
０ｂとの間の領域は、比較的低濃度（約１×１０17atom
s ・ｃｍ-3）のｎ型不純物を含むＳｉＧｅチャネル領域
４２４となっており、Ｓｉ膜４１５のうちゲート絶縁膜
４１６の直下に位置する領域は低濃度のｎ型不純物を含
むＳｉキャップ層４２５となっている。また、ゲート電
極４１７の側面上にはシリコン酸化膜からなるサイドウ
ォール４２７が設けられている。
５の上に設けられたシリコン酸化膜からなるゲート絶縁
膜４１６と、ゲート絶縁膜４１６の上に設けられたゲー
ト電極４１７とを備えている。そして、半導体層４３０
のうちゲート電極４１７の両側方に位置する領域には高
濃度のｐ型不純物を含むソース領域４２０ａ及びドレイ
ン領域４２０ｂが設けられている。また、上部Ｓｉ層４
１２のうちソース領域４２０ａとドレイン領域４２０ｂ
との間の領域は、高濃度（約１×１０10atoms・ｃ
ｍ-3）のｎ型不純物を含むＳｉボディ領域４２２となっ
ており、Ｓｉバッファ層４１３のうちＳｉボディ領域４
２２の直上に位置する領域は、低濃度のｎ型不純物を含
むｎ- Ｓｉ領域４２３となっている。そして、ＳｉＧｅ
膜４１４のうちソース領域４２０ａとドレイン領域４２
０ｂとの間の領域は、比較的低濃度（約１×１０17atom
s ・ｃｍ-3）のｎ型不純物を含むＳｉＧｅチャネル領域
４２４となっており、Ｓｉ膜４１５のうちゲート絶縁膜
４１６の直下に位置する領域は低濃度のｎ型不純物を含
むＳｉキャップ層４２５となっている。また、ゲート電
極４１７の側面上にはシリコン酸化膜からなるサイドウ
ォール４２７が設けられている。
【０１１５】また、ｎ−ＭＯＳＦＥＴは、Ｓｉ膜４１５
の上に設けられたシリコン酸化膜からなるゲート絶縁膜
４５６と、ゲート絶縁膜４５６の上に設けられたゲート
電極４５７とを備えている。そして、半導体層４８０の
うちゲート電極４５７の両側方に位置する領域には高濃
度のｎ型不純物を含むソース領域４６０ａ及びドレイン
領域４６０ｂが設けられている。また、上部Ｓｉ層４１
２のうちソース領域４６０ａとドレイン領域４６０ｂと
の間の領域は、高濃度（約１×１０19atoms ・ｃｍ-3）
のｐ型不純物を含むＳｉボディ領域４６２となってお
り、Ｓｉバッファ層４１３のうちＳｉボディ領域４６２
の直上に位置する領域は、低濃度のｐ型不純物を含むｐ
- Ｓｉ領域４２６となっている。そして、ＳｉＧｅ膜４
１４のうちソース領域４６０ａとドレイン領域４６０ｂ
との間の領域は、比較的低濃度（約１×１０17atoms ・
ｃｍ-3）のｐ型不純物を含むＳｉＧｅチャネル領域４６
４となっており、Ｓｉ膜４１５のうちゲート絶縁膜４５
６の直下に位置する領域は低濃度のｐ型不純物を含むＳ
ｉキャップ層４６５となっている。また、ゲート電極４
５７の側面上にはシリコン酸化膜からなるサイドウォー
ル４６７が設けられている。
の上に設けられたシリコン酸化膜からなるゲート絶縁膜
４５６と、ゲート絶縁膜４５６の上に設けられたゲート
電極４５７とを備えている。そして、半導体層４８０の
うちゲート電極４５７の両側方に位置する領域には高濃
度のｎ型不純物を含むソース領域４６０ａ及びドレイン
領域４６０ｂが設けられている。また、上部Ｓｉ層４１
２のうちソース領域４６０ａとドレイン領域４６０ｂと
の間の領域は、高濃度（約１×１０19atoms ・ｃｍ-3）
のｐ型不純物を含むＳｉボディ領域４６２となってお
り、Ｓｉバッファ層４１３のうちＳｉボディ領域４６２
の直上に位置する領域は、低濃度のｐ型不純物を含むｐ
- Ｓｉ領域４２６となっている。そして、ＳｉＧｅ膜４
１４のうちソース領域４６０ａとドレイン領域４６０ｂ
との間の領域は、比較的低濃度（約１×１０17atoms ・
ｃｍ-3）のｐ型不純物を含むＳｉＧｅチャネル領域４６
４となっており、Ｓｉ膜４１５のうちゲート絶縁膜４５
６の直下に位置する領域は低濃度のｐ型不純物を含むＳ
ｉキャップ層４６５となっている。また、ゲート電極４
５７の側面上にはシリコン酸化膜からなるサイドウォー
ル４６７が設けられている。
【０１１６】さらに、基板上には、層間絶縁膜４９０
と、層間絶縁膜４９０を貫通してソース・ドレイン領域
４２０ａ，４２０ｂ，４６０ａ，４６０ｂに接触するコ
ンタクト４９１と、コンタクト４９１に接続されて層間
絶縁膜４９０の上に延びるソース・ドレイン電極４９２
とが設けられている。また、基板には、半導体層４３
０，４８０を互いに分離するためのトレンチ分離４９３
が設けられている。
と、層間絶縁膜４９０を貫通してソース・ドレイン領域
４２０ａ，４２０ｂ，４６０ａ，４６０ｂに接触するコ
ンタクト４９１と、コンタクト４９１に接続されて層間
絶縁膜４９０の上に延びるソース・ドレイン電極４９２
とが設けられている。また、基板には、半導体層４３
０，４８０を互いに分離するためのトレンチ分離４９３
が設けられている。
【０１１７】図３３（ａ），（ｂ）は、それぞれｐチャ
ネル用のＳｉ／ＳｉＧｅヘテロ接合部及びｎチャネル用
のＳｉ／ＳｉＧｅヘテロ接合部におけるバンド構造を示
すエネルギーバンド図である。図３３（ａ）に示すよう
に、ｐチャネル用のＳｉ／ＳｉＧｅヘテロ接合部におい
ては、一般的には、バンドオフセット（ヘテロ障壁）は
ホールの閉じ込めに有利な価電子帯端に主にあらわれ
る。一方、図３３（ｂ）に示すように、バンドオフセッ
トが主として価電子帯に形成されるＳｉ／ＳｉＧｅヘテ
ロ接合部においても、Ｓｉ層とＳｉＧｅ層とをｐ型にド
ーピングしておくことにより、伝導帯端にバンドの飛び
によるポテンシャルのくぼみが生じるので、電子をＳｉ
Ｇｅチャネル領域４６４に閉じ込めることが可能とな
る。よって、Ｓｉ／ＳｉＧｅ接合を利用して、電子がＳ
ｉＧｅ層内に閉じ込められてＳｉＧｅ層内を走行するｎ
チャネルと、ホールがＳｉＧｅ層内に閉じ込められてＳ
ｉＧｅ層内を走行するｐチャネルとを形成することが可
能となる。
ネル用のＳｉ／ＳｉＧｅヘテロ接合部及びｎチャネル用
のＳｉ／ＳｉＧｅヘテロ接合部におけるバンド構造を示
すエネルギーバンド図である。図３３（ａ）に示すよう
に、ｐチャネル用のＳｉ／ＳｉＧｅヘテロ接合部におい
ては、一般的には、バンドオフセット（ヘテロ障壁）は
ホールの閉じ込めに有利な価電子帯端に主にあらわれ
る。一方、図３３（ｂ）に示すように、バンドオフセッ
トが主として価電子帯に形成されるＳｉ／ＳｉＧｅヘテ
ロ接合部においても、Ｓｉ層とＳｉＧｅ層とをｐ型にド
ーピングしておくことにより、伝導帯端にバンドの飛び
によるポテンシャルのくぼみが生じるので、電子をＳｉ
Ｇｅチャネル領域４６４に閉じ込めることが可能とな
る。よって、Ｓｉ／ＳｉＧｅ接合を利用して、電子がＳ
ｉＧｅ層内に閉じ込められてＳｉＧｅ層内を走行するｎ
チャネルと、ホールがＳｉＧｅ層内に閉じ込められてＳ
ｉＧｅ層内を走行するｐチャネルとを形成することが可
能となる。
【０１１８】本実施形態の相補型ＣＭＯＳデバイスの製
造工程においては、Ｓｉ基板の一部である上部Ｓｉ層
は、結晶成長前にあらかじめイオン注入により濃度が約
１×１０19atoms ・ｃｍ-3の不純物がドープされたｎ+
Ｓｉ層（ｐ−ＭＯＳＦＥＴ領域）とｐ+ Ｓｉ層（ｎ−Ｍ
ＯＳＦＥＴ領域）とになっている。また、ｐ−ＭＯＳＦ
ＥＴ領域とととＭＯＳＦＥＴ領域とを互いに分離するた
めのトレンチ分離４９３が基板面よりも上方に突出する
ように設けられている。その後、ＵＨＶ−ＣＶＤ法によ
りエピタキシャル成長されたＳｉバッファ層、ＳｉＧｅ
膜、Ｓｉキャップ層は、いずれもａｓ−ｇｒｏｗｎの状
態では、不純物がドープされていないアンドープ層とな
っている。ＳｉＧｅ膜，Ｓｉキャップ層の結晶成長が終
了した後に、ｎ−ＭＯＳＦＥＴ領域のＳｉＧｅチャネル
領域付近には、濃度が約１×１０17atoms ・ｃｍ-3のｐ
型不純物がイオン注入によりドープされる。また、ｐ−
ＭＯＳＦＥＴ領域のＳｉＧｅチャネル領域の付近には、
濃度が約１×１０17atoms ・ｃｍ-3のｎ型不純物がイオ
ン注入によりドープされる。そして、最上層のＳｉ膜を
熱酸化することにより得られるシリコン酸化膜をゲート
絶縁膜とし、その上には高濃度の不純物を含むポリシリ
コンからなるゲート電極が形成される。その後、各ゲー
ト電極の両側には、高濃度のｐ型不純物がイオン注入さ
れたｐ+ 型ソース・ドレイン領域と、高濃度のｎ型不純
物がドープされたｎ+ 型ソース・ドレイン領域とが形成
される。さらに、層間絶縁膜，コンタクト及びソース・
ドレイン電極がそれぞれ形成される。
造工程においては、Ｓｉ基板の一部である上部Ｓｉ層
は、結晶成長前にあらかじめイオン注入により濃度が約
１×１０19atoms ・ｃｍ-3の不純物がドープされたｎ+
Ｓｉ層（ｐ−ＭＯＳＦＥＴ領域）とｐ+ Ｓｉ層（ｎ−Ｍ
ＯＳＦＥＴ領域）とになっている。また、ｐ−ＭＯＳＦ
ＥＴ領域とととＭＯＳＦＥＴ領域とを互いに分離するた
めのトレンチ分離４９３が基板面よりも上方に突出する
ように設けられている。その後、ＵＨＶ−ＣＶＤ法によ
りエピタキシャル成長されたＳｉバッファ層、ＳｉＧｅ
膜、Ｓｉキャップ層は、いずれもａｓ−ｇｒｏｗｎの状
態では、不純物がドープされていないアンドープ層とな
っている。ＳｉＧｅ膜，Ｓｉキャップ層の結晶成長が終
了した後に、ｎ−ＭＯＳＦＥＴ領域のＳｉＧｅチャネル
領域付近には、濃度が約１×１０17atoms ・ｃｍ-3のｐ
型不純物がイオン注入によりドープされる。また、ｐ−
ＭＯＳＦＥＴ領域のＳｉＧｅチャネル領域の付近には、
濃度が約１×１０17atoms ・ｃｍ-3のｎ型不純物がイオ
ン注入によりドープされる。そして、最上層のＳｉ膜を
熱酸化することにより得られるシリコン酸化膜をゲート
絶縁膜とし、その上には高濃度の不純物を含むポリシリ
コンからなるゲート電極が形成される。その後、各ゲー
ト電極の両側には、高濃度のｐ型不純物がイオン注入さ
れたｐ+ 型ソース・ドレイン領域と、高濃度のｎ型不純
物がドープされたｎ+ 型ソース・ドレイン領域とが形成
される。さらに、層間絶縁膜，コンタクト及びソース・
ドレイン電極がそれぞれ形成される。
【０１１９】本実施形態のＳｉ／ＳｉＧｅ接合部を有す
るＣＭＯＳデバイスによると、Ｓｉ／ＳｉＧｅ接合部に
ｐ型不純物濃度を導入すると、伝導帯端に電子を閉じ込
めるのに有利なくぼみが形成されることに着目し、Ｓｉ
／ＳｉＧｅ接合を利用して高速動作が可能で電流駆動力
の大きいｎ−ＭＯＳＦＥＴを得ることができる。そし
て、このｎ−ＭＯＳＦＥＴを利用して、従来から知られ
ているＳｉ／ＳｉＧｅ接合部を有するｐ−ＭＯＳＦＥＴ
とを共通のＳｉ基板上に設けることで、高速動作が可能
で電流駆動力の大きいｎ−ＭＯＳＦＥＴ及びｐ−ＭＯＳ
ＦＥＴを有するＣＭＯＳデバイスを得ることができる。
るＣＭＯＳデバイスによると、Ｓｉ／ＳｉＧｅ接合部に
ｐ型不純物濃度を導入すると、伝導帯端に電子を閉じ込
めるのに有利なくぼみが形成されることに着目し、Ｓｉ
／ＳｉＧｅ接合を利用して高速動作が可能で電流駆動力
の大きいｎ−ＭＯＳＦＥＴを得ることができる。そし
て、このｎ−ＭＯＳＦＥＴを利用して、従来から知られ
ているＳｉ／ＳｉＧｅ接合部を有するｐ−ＭＯＳＦＥＴ
とを共通のＳｉ基板上に設けることで、高速動作が可能
で電流駆動力の大きいｎ−ＭＯＳＦＥＴ及びｐ−ＭＯＳ
ＦＥＴを有するＣＭＯＳデバイスを得ることができる。
【０１２０】なお、本実施形態のＳｉＧｅチャネル領域
の代わりに，Ｃを０．０１％〜２％（例えば０．１％程
度）含むＳｉＧｅ，つまりＳｉＧｅＣ層を用いてもよ
い。
の代わりに，Ｃを０．０１％〜２％（例えば０．１％程
度）含むＳｉＧｅ，つまりＳｉＧｅＣ層を用いてもよ
い。
【０１２１】（実験データ）次に、本発明に関する実測
データについて説明する。
データについて説明する。
【０１２２】図３４（ａ）は、ＳｉＧｅチャネル領域の
Ｇｅ含有率を０％，１０％，２０％，３０％に変えて測
定したドレイン電流ＩｄのゲートバイアスＶｇ依存性の
データである。同図に示すように、従来のＳｉホモ接合
型ＤＴＭＯＳ（同図の左端参照）に比べて、Ｇｅ含有率
が高くなるにつれて同じゲートバイアスに対するしきい
値電圧が小さくなっている。
Ｇｅ含有率を０％，１０％，２０％，３０％に変えて測
定したドレイン電流ＩｄのゲートバイアスＶｇ依存性の
データである。同図に示すように、従来のＳｉホモ接合
型ＤＴＭＯＳ（同図の左端参照）に比べて、Ｇｅ含有率
が高くなるにつれて同じゲートバイアスに対するしきい
値電圧が小さくなっている。
【０１２３】図３４（ｂ）は、本発明のＨＤＴＭＯＳと
従来のＭＯＳとについて、相互コンダクタンスのゲート
オーバードライブ依存性を、Ｇｅ含有率をパラメータと
して示すデータである。同図に示されるように、本発明
のＨＤＴＭＯＳにより、従来のＭＯＳよりも大幅に相互
コンダクタンスｇｍが向上している。
従来のＭＯＳとについて、相互コンダクタンスのゲート
オーバードライブ依存性を、Ｇｅ含有率をパラメータと
して示すデータである。同図に示されるように、本発明
のＨＤＴＭＯＳにより、従来のＭＯＳよりも大幅に相互
コンダクタンスｇｍが向上している。
【０１２４】図３５（ａ）は、Ｓｉボディ領域のｎ型不
純物濃度ＮD を２×１０17ｃｍ-3，５×１０17ｃｍ-3，
１×１０18ｃｍ-3に変えて測定したドレイン電流Ｉｄの
ゲートバイアスＶｇ依存性のデータである。同図に示す
ように、Ｓｉボディ領域の不純物濃度が高くなるにつれ
て、同じゲートバイアスに対するドレイン電流Ｉｄが低
減している。これは、しきい値電圧の上昇によるものと
考えられる。
純物濃度ＮD を２×１０17ｃｍ-3，５×１０17ｃｍ-3，
１×１０18ｃｍ-3に変えて測定したドレイン電流Ｉｄの
ゲートバイアスＶｇ依存性のデータである。同図に示す
ように、Ｓｉボディ領域の不純物濃度が高くなるにつれ
て、同じゲートバイアスに対するドレイン電流Ｉｄが低
減している。これは、しきい値電圧の上昇によるものと
考えられる。
【０１２５】図３５（ｂ）は、本発明のＨＤＴＭＯＳと
従来のＭＯＳとについて、相互コンダクタンスのゲート
オーバードライブ依存性を、チャネル領域の不純物濃度
をパラメータとして示すデータである。図３４（ｂ）に
示されると同様に、本発明のＨＤＴＭＯＳにより、従来
のＭＯＳよりも大幅に相互コンダクタンスｇｍが向上し
ている。
従来のＭＯＳとについて、相互コンダクタンスのゲート
オーバードライブ依存性を、チャネル領域の不純物濃度
をパラメータとして示すデータである。図３４（ｂ）に
示されると同様に、本発明のＨＤＴＭＯＳにより、従来
のＭＯＳよりも大幅に相互コンダクタンスｇｍが向上し
ている。
【０１２６】図３６は、本発明のＨＤＴＭＯＳについ
て、ボディ効果係数γとしきい値電圧との相関関係を、
Ｇｅ含有率とＳｉボディ領域の不純物濃度とをパラメー
タとして示すデータである。同図に示すように、従来問
題とされていた，しきい値を低下させるとボディ効果係
数γが増大するというトレードオフを緩和することがで
きる。
て、ボディ効果係数γとしきい値電圧との相関関係を、
Ｇｅ含有率とＳｉボディ領域の不純物濃度とをパラメー
タとして示すデータである。同図に示すように、従来問
題とされていた，しきい値を低下させるとボディ効果係
数γが増大するというトレードオフを緩和することがで
きる。
【０１２７】一方、ＤＴＭＯＳにおいては、ボディ効果
係数γが大きい方が好ましい。ボディ効果係数γは、下
記式 γ＝｜ΔＶth｜／｜ΔＶbs｜ によって表される。ただし、ΔＶthはしきい値電圧のシ
フト量、ΔＶbsはボディ−ソース間電圧のシフト量であ
る。
係数γが大きい方が好ましい。ボディ効果係数γは、下
記式 γ＝｜ΔＶth｜／｜ΔＶbs｜ によって表される。ただし、ΔＶthはしきい値電圧のシ
フト量、ΔＶbsはボディ−ソース間電圧のシフト量であ
る。
【０１２８】ＤＴＭＯＳにおいては、ボディ領域とゲー
ト電極とが互いに電気的に接続されているために、ゲー
ト電圧を高くしていくと、ボディ領域の電圧もそれに伴
って上昇する。ゲート電圧が電源電圧Ｖddのとき、しき
い値電圧のシフト量ΔＶthは、式 ΔＶth＝γ・Ｖddに
よって表される。
ト電極とが互いに電気的に接続されているために、ゲー
ト電圧を高くしていくと、ボディ領域の電圧もそれに伴
って上昇する。ゲート電圧が電源電圧Ｖddのとき、しき
い値電圧のシフト量ΔＶthは、式 ΔＶth＝γ・Ｖddに
よって表される。
【０１２９】従来のＭＯＳＦＥＴは、ゲートオーバード
ライブ量は、（Ｖdd−Ｖth）によって表される。ところ
が、ＤＴＭＯＳの場合には、ゲートオーバードライブ量
は、（Ｖdd−Ｖth−ΔＶth＝Ｖdd−Ｖth−γＶdd）にな
り、γが大きいほど電流駆動力が大きくなる。
ライブ量は、（Ｖdd−Ｖth）によって表される。ところ
が、ＤＴＭＯＳの場合には、ゲートオーバードライブ量
は、（Ｖdd−Ｖth−ΔＶth＝Ｖdd−Ｖth−γＶdd）にな
り、γが大きいほど電流駆動力が大きくなる。
【０１３０】図３６をみると、Ｇｅ含有率が同じである
複数のＨＤＴＭＯＳのγを比べると、ＨＤＴＭＯＳのボ
ディ領域における不純物濃度が高いものほど、γが大き
くなるが、しきい値電圧Ｖthも上昇するという従来のＳ
ｉホモ接合型のＤＴＭＯＳにおけるトレードオフ関係が
ＨＤＴＭＯＳにもみられる。
複数のＨＤＴＭＯＳのγを比べると、ＨＤＴＭＯＳのボ
ディ領域における不純物濃度が高いものほど、γが大き
くなるが、しきい値電圧Ｖthも上昇するという従来のＳ
ｉホモ接合型のＤＴＭＯＳにおけるトレードオフ関係が
ＨＤＴＭＯＳにもみられる。
【０１３１】一方、ボディ領域における不純物濃度が同
じである複数のＨＤＴＭＯＳのγを比べると、ＨＤＴＭ
ＯＳのＧｅ含有率を多くするほど、しきい値電圧が低下
し、しかも、γも大きくなっている。これは、ＳｉＧｅ
チャネルが埋め込みチャネル構造となっていることに起
因する。
じである複数のＨＤＴＭＯＳのγを比べると、ＨＤＴＭ
ＯＳのＧｅ含有率を多くするほど、しきい値電圧が低下
し、しかも、γも大きくなっている。これは、ＳｉＧｅ
チャネルが埋め込みチャネル構造となっていることに起
因する。
【０１３２】したがって、ＳｉＧｅチャネルを用い、か
つ、ボディ領域における不純物濃度Ｎd を高くしたＨＤ
ＴＭＯＳにより、Ｓｉホモ接合型のＤＴＭＯＳとしきい
値電圧が同程度であっても、より大きなγが得られるこ
とになる。これは、例えば、図３６中のＧｅ：３０％，
ＮD ：１×１０18ｃｍ-3のγ値と、Ｇｅ：０％，ＮD：
２×１０17ｃｍ-3のγ値とを比べるとわかる。
つ、ボディ領域における不純物濃度Ｎd を高くしたＨＤ
ＴＭＯＳにより、Ｓｉホモ接合型のＤＴＭＯＳとしきい
値電圧が同程度であっても、より大きなγが得られるこ
とになる。これは、例えば、図３６中のＧｅ：３０％，
ＮD ：１×１０18ｃｍ-3のγ値と、Ｇｅ：０％，ＮD：
２×１０17ｃｍ-3のγ値とを比べるとわかる。
【０１３３】図３７は、ＭＯＳ（○印のデータ），Ｓｉ
／ＳｉＧｅ−ＭＯＳ（Ｇｅ含有率３０％）（●印のデー
タ），Ｓｉホモ接合型ＤＴＭＯＳ（□印のデータ），Ｓ
ｉ／ＳｉＧｅ−ＨＤＴＭＯＳ（Ｇｅ含有率３０％）（■
印のデータ）のＩｄ，Ｉｂ−Ｖｇ特性を示す図である。
ここで、ＭＯＳとＳｉホモ接合型ＤＴＭＯＳとのボディ
領域における不純物濃度は２×１０17ｃｍ-3であり、Ｓ
ｉ／ＳｉＧｅ−ＭＯＳとＳｉ／ＳｉＧｅ−ＨＤＴＭＯＳ
とのボディ領域における不純物濃度は１×１０ 18ｃｍ-3
である。図３７の矢印の部分に示すように、Ｓｉホモ接
合型ＤＴＭＯＳ（□印のデータ）と、Ｓｉ／ＳｉＧｅ−
ＨＤＴＭＯＳ（■印のデータ）とを比べると、ゲート電
圧が動作電圧になる範囲では、Ｓｉ／ＳｉＧｅ−ＨＤＴ
ＭＯＳの方がドレイン電流Ｉｄが多いことがわかる。
／ＳｉＧｅ−ＭＯＳ（Ｇｅ含有率３０％）（●印のデー
タ），Ｓｉホモ接合型ＤＴＭＯＳ（□印のデータ），Ｓ
ｉ／ＳｉＧｅ−ＨＤＴＭＯＳ（Ｇｅ含有率３０％）（■
印のデータ）のＩｄ，Ｉｂ−Ｖｇ特性を示す図である。
ここで、ＭＯＳとＳｉホモ接合型ＤＴＭＯＳとのボディ
領域における不純物濃度は２×１０17ｃｍ-3であり、Ｓ
ｉ／ＳｉＧｅ−ＭＯＳとＳｉ／ＳｉＧｅ−ＨＤＴＭＯＳ
とのボディ領域における不純物濃度は１×１０ 18ｃｍ-3
である。図３７の矢印の部分に示すように、Ｓｉホモ接
合型ＤＴＭＯＳ（□印のデータ）と、Ｓｉ／ＳｉＧｅ−
ＨＤＴＭＯＳ（■印のデータ）とを比べると、ゲート電
圧が動作電圧になる範囲では、Ｓｉ／ＳｉＧｅ−ＨＤＴ
ＭＯＳの方がドレイン電流Ｉｄが多いことがわかる。
【０１３４】図３８は、Ｓｉホモ接合型ＤＴＭＯＳ（□
印のデータ），Ｓｉ／ＳｉＧｅ−ＨＤＴＭＯＳ（Ｇｅ含
有率３０％）（■印のデータ）のＩｄ−Ｖｄ特性をより
詳細に比較する図である。同図に示すように、Ｓｉホモ
接合型ＤＴＭＯＳ（□印のデータ）と、Ｓｉ／ＳｉＧｅ
−ＨＤＴＭＯＳ（■印のデータ）とを比べると、両者の
（Ｖｇ−Ｖｔ（Ｖth））がおなじ値の時には、Ｓｉ／Ｓ
ｉＧｅ−ＨＤＴＭＯＳの方がドレイン電流Ｉｄが多いこ
とがわかる。
印のデータ），Ｓｉ／ＳｉＧｅ−ＨＤＴＭＯＳ（Ｇｅ含
有率３０％）（■印のデータ）のＩｄ−Ｖｄ特性をより
詳細に比較する図である。同図に示すように、Ｓｉホモ
接合型ＤＴＭＯＳ（□印のデータ）と、Ｓｉ／ＳｉＧｅ
−ＨＤＴＭＯＳ（■印のデータ）とを比べると、両者の
（Ｖｇ−Ｖｔ（Ｖth））がおなじ値の時には、Ｓｉ／Ｓ
ｉＧｅ−ＨＤＴＭＯＳの方がドレイン電流Ｉｄが多いこ
とがわかる。
【０１３５】図３９は、Ｓｉホモ接合型ＤＴＭＯＳ（□
印のデータ）と、Ｓｉ／ＳｉＧｅ−ＨＤＴＭＯＳ（Ｇｅ
含有率３０％）（■印のデータ）とのしきい値電圧のゲ
ート長依存性を比較するための図である。同図に示すよ
うに、ゲート長が０．５μｍ以下の領域では、Ｓｉ／Ｓ
ｉＧｅ−ＨＤＴＭＯＳ（■印のデータ）の方がＳｉホモ
接合型ＤＴＭＯＳ（□印のデータ）よりもしきい値電圧
Ｖthが高く維持されており、Ｓｉ／ＳｉＧｅ−ＨＤＴＭ
ＯＳにおいては、短チャネル効果に対する耐性が向上し
ていることがわかる。
印のデータ）と、Ｓｉ／ＳｉＧｅ−ＨＤＴＭＯＳ（Ｇｅ
含有率３０％）（■印のデータ）とのしきい値電圧のゲ
ート長依存性を比較するための図である。同図に示すよ
うに、ゲート長が０．５μｍ以下の領域では、Ｓｉ／Ｓ
ｉＧｅ−ＨＤＴＭＯＳ（■印のデータ）の方がＳｉホモ
接合型ＤＴＭＯＳ（□印のデータ）よりもしきい値電圧
Ｖthが高く維持されており、Ｓｉ／ＳｉＧｅ−ＨＤＴＭ
ＯＳにおいては、短チャネル効果に対する耐性が向上し
ていることがわかる。
【０１３６】（第８の実施形態）上記第１〜第６の実施
形態においては、Ｓｉ層とＳｉＧｅ層又はＳｉＧｅＣ層
とのバンドギャップ差に着目して、しきい値電圧を低下
させる工夫をしているが、本実施形態においては、歪み
を受けたＳｉ層と格子歪みが緩和したＳｉＧｅ層との間
に生じるキャリアが走行するバンド端のキャリアに対す
るポテンシャルの差に着目して、しきい値電圧を低下さ
せ、電流駆動力を高めるように構成する。
形態においては、Ｓｉ層とＳｉＧｅ層又はＳｉＧｅＣ層
とのバンドギャップ差に着目して、しきい値電圧を低下
させる工夫をしているが、本実施形態においては、歪み
を受けたＳｉ層と格子歪みが緩和したＳｉＧｅ層との間
に生じるキャリアが走行するバンド端のキャリアに対す
るポテンシャルの差に着目して、しきい値電圧を低下さ
せ、電流駆動力を高めるように構成する。
【０１３７】図４０は、本実施形態におけるｎチャネル
型トランジスタとして機能するＨＤＴＭＯＳの断面図で
ある。同図に示すように、本実施形態のＨＤＴＭＯＳは
ｐ型のＳｉ基板５１０と、Ｓｉ基板５１０の上にＵＨ
Ｖ−ＣＶＤ法によりエピタキシャル成長された傾斜Ｓｉ
Ｇｅ膜５１３と、傾斜ＳｉＧｅ膜５１３の上にＵＨＶ−
ＣＶＤ法によりエピタキシャル成長され格子歪みが緩和
された緩和ＳｉＧｅ膜５１４と、緩和ＳｉＧｅ膜５１４
の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長され
引っ張り歪みを受けるＳｉ膜５１５とから構成されてい
る。さらに、ＨＤＴＭＯＳは、Ｓｉ膜５１５の上に設け
られたシリコン酸化膜からなるゲート絶縁膜５１６と、
ゲート絶縁膜５１６の上に設けられたゲート電極５１７
とを備えている。そして、緩和ＳｉＧｅ膜５１４及びＳ
ｉ膜５１５のうちゲート電極５１７の両側方に位置する
領域には高濃度のｎ型不純物を含むソース領域５２０ａ
及びドレイン領域５２０ｂが設けられている。また、緩
和ＳｉＧｅ膜５１４のうちソース領域５２０ａとドレイ
ン領域５２０ｂとの間の領域は、高濃度のｐ型不純物を
含むＳｉＧｅボディ領域５２４となっている。そして、
Ｓｉ膜５１５のうちソース領域５２０ａとドレイン領域
５２０ｂとの間の領域は、引っ張り歪みを受けて縮退が
解け，実効質量が小さい高い移動度で走行するＳｉチャ
ネル領域５２５（ｎチャネル）となっている。また、ゲ
ート電極５１７と緩和ＳｉＧｅボディ領域５２４とを電
気的に接続する導体部材であるコンタクト５２６が設け
られている。
型トランジスタとして機能するＨＤＴＭＯＳの断面図で
ある。同図に示すように、本実施形態のＨＤＴＭＯＳは
ｐ型のＳｉ基板５１０と、Ｓｉ基板５１０の上にＵＨ
Ｖ−ＣＶＤ法によりエピタキシャル成長された傾斜Ｓｉ
Ｇｅ膜５１３と、傾斜ＳｉＧｅ膜５１３の上にＵＨＶ−
ＣＶＤ法によりエピタキシャル成長され格子歪みが緩和
された緩和ＳｉＧｅ膜５１４と、緩和ＳｉＧｅ膜５１４
の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長され
引っ張り歪みを受けるＳｉ膜５１５とから構成されてい
る。さらに、ＨＤＴＭＯＳは、Ｓｉ膜５１５の上に設け
られたシリコン酸化膜からなるゲート絶縁膜５１６と、
ゲート絶縁膜５１６の上に設けられたゲート電極５１７
とを備えている。そして、緩和ＳｉＧｅ膜５１４及びＳ
ｉ膜５１５のうちゲート電極５１７の両側方に位置する
領域には高濃度のｎ型不純物を含むソース領域５２０ａ
及びドレイン領域５２０ｂが設けられている。また、緩
和ＳｉＧｅ膜５１４のうちソース領域５２０ａとドレイ
ン領域５２０ｂとの間の領域は、高濃度のｐ型不純物を
含むＳｉＧｅボディ領域５２４となっている。そして、
Ｓｉ膜５１５のうちソース領域５２０ａとドレイン領域
５２０ｂとの間の領域は、引っ張り歪みを受けて縮退が
解け，実効質量が小さい高い移動度で走行するＳｉチャ
ネル領域５２５（ｎチャネル）となっている。また、ゲ
ート電極５１７と緩和ＳｉＧｅボディ領域５２４とを電
気的に接続する導体部材であるコンタクト５２６が設け
られている。
【０１３８】ここで、傾斜ＳｉＧｅ膜５１３は、下端部
におけるＧｅの含有率が０％で上端部におけるＧｅ含有
率が３０％である傾斜組成を有し、緩和ＳｉＧｅ膜５１
４はＧｅの含有率が３０％の均一組成を有している。ま
た、緩和ＳｉＧｅ膜５１４の厚みは格子歪みが緩和する
臨界厚み以上の厚み例えば３０ｎｍであり、Ｓｉ膜５１
５の厚みは約２０ｎｍである。ＳｉＧｅボディ領域５２
４には、濃度が約１×１０19atoms ・ｃｍ-3のｐ型不純
物（例えばボロン）がイオン注入により導入されてい
る。傾斜ＳｉＧｅ膜５１３の上部には、ＳｉＧｅボディ
領域５２４，ソース・ドレイン領域５２０ａ，５２０ｂ
から拡散した不純物が低濃度で含まれているが、傾斜Ｓ
ｉＧｅ膜５１３の下部はアンドープ層となっている。ま
た、Ｓｉチャネル領域５２５には、低濃度のｐ型不純物
（例えばボロン）が導入されている。ただし、Ｓｉチャ
ネル領域５２５はアンドープ層であってもよい。ゲート
絶縁膜５１６は、Ｓｉ膜５１５を熱酸化することにより
形成されたものである。ゲート電極５１７には、濃度が
約１×１０20atoms ・ｃｍ-3のｎ型不純物（例えばヒ素
又はリン）がドープされている。なお、ゲート電極５１
７の側面上には、シリコン酸化膜からなるサイドウォー
ル５２７が設けられている。
におけるＧｅの含有率が０％で上端部におけるＧｅ含有
率が３０％である傾斜組成を有し、緩和ＳｉＧｅ膜５１
４はＧｅの含有率が３０％の均一組成を有している。ま
た、緩和ＳｉＧｅ膜５１４の厚みは格子歪みが緩和する
臨界厚み以上の厚み例えば３０ｎｍであり、Ｓｉ膜５１
５の厚みは約２０ｎｍである。ＳｉＧｅボディ領域５２
４には、濃度が約１×１０19atoms ・ｃｍ-3のｐ型不純
物（例えばボロン）がイオン注入により導入されてい
る。傾斜ＳｉＧｅ膜５１３の上部には、ＳｉＧｅボディ
領域５２４，ソース・ドレイン領域５２０ａ，５２０ｂ
から拡散した不純物が低濃度で含まれているが、傾斜Ｓ
ｉＧｅ膜５１３の下部はアンドープ層となっている。ま
た、Ｓｉチャネル領域５２５には、低濃度のｐ型不純物
（例えばボロン）が導入されている。ただし、Ｓｉチャ
ネル領域５２５はアンドープ層であってもよい。ゲート
絶縁膜５１６は、Ｓｉ膜５１５を熱酸化することにより
形成されたものである。ゲート電極５１７には、濃度が
約１×１０20atoms ・ｃｍ-3のｎ型不純物（例えばヒ素
又はリン）がドープされている。なお、ゲート電極５１
７の側面上には、シリコン酸化膜からなるサイドウォー
ル５２７が設けられている。
【０１３９】図４１は、緩和ＳｉＧｅ膜からなるボディ
領域５２４と、引っ張り歪みを受けたＳｉ膜からなるＳ
ｉチャネル領域５２５とに亘るバンド構造を示すエネル
ギーバンド図である。同図に示すように、Ｓｉチャネル
領域５２５の伝導帯端のキャリアに対するポテンシャル
は、ボディ領域５２４の伝導帯端のキャリアに対するポ
テンシャルよりも低いので、キャリアを電子とするｎチ
ャネルにおけるしきい値が低下する。
領域５２４と、引っ張り歪みを受けたＳｉ膜からなるＳ
ｉチャネル領域５２５とに亘るバンド構造を示すエネル
ギーバンド図である。同図に示すように、Ｓｉチャネル
領域５２５の伝導帯端のキャリアに対するポテンシャル
は、ボディ領域５２４の伝導帯端のキャリアに対するポ
テンシャルよりも低いので、キャリアを電子とするｎチ
ャネルにおけるしきい値が低下する。
【０１４０】すなわち、ｎチャネルにおいては本実施形
態のごとくキャリアが走行するバンド端である伝導帯端
のポテンシャルをボディ領域よりも小さく、ｐチャネル
においてはキャリアが走行するバンド端である価電子帯
端のポテンシャルをボディ領域よりも小さくする（つま
りエネルギーレベルを高くする）ことにより、上記各実
施形態と同様に、寄生チャネルの発生を抑制しつつ、し
きい値電圧を低下させることができる。
態のごとくキャリアが走行するバンド端である伝導帯端
のポテンシャルをボディ領域よりも小さく、ｐチャネル
においてはキャリアが走行するバンド端である価電子帯
端のポテンシャルをボディ領域よりも小さくする（つま
りエネルギーレベルを高くする）ことにより、上記各実
施形態と同様に、寄生チャネルの発生を抑制しつつ、し
きい値電圧を低下させることができる。
【０１４１】図４２は、本実施形態の変形例におけるＨ
ＤＴＭＯＳの断面図である。同図に示すように、本変形
例のＨＤＴＭＯＳは、ｐ型のＳｉ基板５１０と、上記図
４０におけると同じ構造を有する傾斜ＳｉＧｅ膜５１３
と、傾斜ＳｉＧｅ膜５３の上に設けられ上記図４０にお
けると同じ構造を有する緩和ＳｉＧｅ膜５１４と、緩和
ＳｉＧｅ膜５１４の上にＵＨＶ−ＣＶＤ法によりエピタ
キシャル成長され引っ張り歪みを受けるＳｉ膜５１５と
を備えている。そして、本実施形態においては、緩和Ｓ
ｉＧｅ膜５１４の中に酸素イオンを注入するなどの方法
により形成された埋め込み酸化膜５１１を形成する。そ
して、引っ張り歪みを受けるＳｉ膜５１５の上には、上
記図４０に示すとおなじ構造が設けられている。この変
形例においても、上記図４０に示す第８の実施形態とお
なじ効果を発揮することができ、加えて、寄生容量の低
減による動作速度の向上を図ることができる。
ＤＴＭＯＳの断面図である。同図に示すように、本変形
例のＨＤＴＭＯＳは、ｐ型のＳｉ基板５１０と、上記図
４０におけると同じ構造を有する傾斜ＳｉＧｅ膜５１３
と、傾斜ＳｉＧｅ膜５３の上に設けられ上記図４０にお
けると同じ構造を有する緩和ＳｉＧｅ膜５１４と、緩和
ＳｉＧｅ膜５１４の上にＵＨＶ−ＣＶＤ法によりエピタ
キシャル成長され引っ張り歪みを受けるＳｉ膜５１５と
を備えている。そして、本実施形態においては、緩和Ｓ
ｉＧｅ膜５１４の中に酸素イオンを注入するなどの方法
により形成された埋め込み酸化膜５１１を形成する。そ
して、引っ張り歪みを受けるＳｉ膜５１５の上には、上
記図４０に示すとおなじ構造が設けられている。この変
形例においても、上記図４０に示す第８の実施形態とお
なじ効果を発揮することができ、加えて、寄生容量の低
減による動作速度の向上を図ることができる。
【０１４２】
【発明の効果】本発明によれば、チャネル層にボディ領
域を構成する材料のバンドギャップよりもバンドギャッ
プの小さい材料を導入することにより、ドレイン電流を
増大し（しきい値電圧を低減し）、チャネルを流れるド
レイン電流とボディ（ゲート）電流との差を拡大するこ
とにより、トランジスタ動作の高速性を維持しながら動
作電圧範囲の拡大を図ることができる。
域を構成する材料のバンドギャップよりもバンドギャッ
プの小さい材料を導入することにより、ドレイン電流を
増大し（しきい値電圧を低減し）、チャネルを流れるド
レイン電流とボディ（ゲート）電流との差を拡大するこ
とにより、トランジスタ動作の高速性を維持しながら動
作電圧範囲の拡大を図ることができる。
【０１４３】また、チャネル領域とその周囲の半導体層
との不純物濃度を適宜変更することにより、伝導帯端，
価電子帯端のいずれにおいてもキャリアの閉じ込めに有
利なくぼみを形成することができ、動作が高速で電流駆
動力の高いヘテロ接合型ＣＭＯＳデバイスを得ることが
できる。
との不純物濃度を適宜変更することにより、伝導帯端，
価電子帯端のいずれにおいてもキャリアの閉じ込めに有
利なくぼみを形成することができ、動作が高速で電流駆
動力の高いヘテロ接合型ＣＭＯＳデバイスを得ることが
できる。
【図１】従来のＤＴＭＯＳの構造を模式的に示す断面図
である。
である。
【図２】従来のＤＴＭＯＳの構造を模式的に示す平面図
である。
である。
【図３】（ａ），（ｂ），（ｃ）は、それぞれ順に、第
１の実施形態のＨＤＴＭＯＳの構造を模式的に示す平面
図、図３（ａ）で示すIIIb−IIIb線における断面図、図
３（ａ）で示すIIIc−IIIc線における断面図である。
１の実施形態のＨＤＴＭＯＳの構造を模式的に示す平面
図、図３（ａ）で示すIIIb−IIIb線における断面図、図
３（ａ）で示すIIIc−IIIc線における断面図である。
【図４】第１の実施形態のＨＤＴＭＯＳの構造をさらに
詳細に示す断面図である。
詳細に示す断面図である。
【図５】Ｓｉキャップ層，ＳｉＧｅチャネル領域及びｎ
- Ｓｉ領域を通過する断面におけるバンドアライメント
を示すエネルギーバンド図である。
- Ｓｉ領域を通過する断面におけるバンドアライメント
を示すエネルギーバンド図である。
【図６】第１の実施形態におけるゲート電極からＳｉボ
ディ領域までを通過する断面におけるビルトインバンド
構造を示すエネルギーバンド図である。
ディ領域までを通過する断面におけるビルトインバンド
構造を示すエネルギーバンド図である。
【図７】本発明のｐチャネル型ＨＤＴＭＯＳと、従来の
ｐチャネル型ＤＴＭＯＳとのドレイン電流，ボディ電流
のゲートバイアス依存性をシミュレーションした結果を
示す図である。
ｐチャネル型ＤＴＭＯＳとのドレイン電流，ボディ電流
のゲートバイアス依存性をシミュレーションした結果を
示す図である。
【図８】本発明のＨＤＴＭＯＳと従来のＤＴＭＯＳとで
しきい値電圧を等しくするために、ボディ領域の不純物
濃度をそれぞれ調整したときのドレイン電流，ボディ電
流のゲートバイアス依存性をシミュレーションした結果
を示す図である。
しきい値電圧を等しくするために、ボディ領域の不純物
濃度をそれぞれ調整したときのドレイン電流，ボディ電
流のゲートバイアス依存性をシミュレーションした結果
を示す図である。
【図９】本発明のＨＤＴＭＯＳにおいて、ゲート長を変
化させたときのドレイン電流，ボディ電流のゲートバイ
アス依存性を示す図である。
化させたときのドレイン電流，ボディ電流のゲートバイ
アス依存性を示す図である。
【図１０】従来のＳｉホモ接合型ＤＴＭＯＳにおいて、
ゲート長を変化させたときのドレイン電流，ボディ電流
のゲートバイアス依存性を示す図である。
ゲート長を変化させたときのドレイン電流，ボディ電流
のゲートバイアス依存性を示す図である。
【図１１】図９，図１０のデータから求められる本発明
のＨＤＴＭＯＳと、従来のＤＴＭＯＳとのしきい値電圧
のゲート長依存性を示す図である。
のＨＤＴＭＯＳと、従来のＤＴＭＯＳとのしきい値電圧
のゲート長依存性を示す図である。
【図１２】本発明のＨＤＴＭＯＳのゲートバイアス−ボ
ディ電流，ドレイン電流特性のチャネル領域の不純物濃
度依存性を示す図である。
ディ電流，ドレイン電流特性のチャネル領域の不純物濃
度依存性を示す図である。
【図１３】第１の実施形態の変形例に係る拡散防止層を
設けたＨＤＴＭＯＳの例を示す断面図である。
設けたＨＤＴＭＯＳの例を示す断面図である。
【図１４】従来のＳｉ／ＳｉＧｅヘテロ接合を有するｐ
チャネル型ＭＯＳＦＥＴの基本的な構造を示す断面図で
ある。
チャネル型ＭＯＳＦＥＴの基本的な構造を示す断面図で
ある。
【図１５】（ａ），（ｂ）は、一般的なＳｉ／ＳｉＧｅ
ヘテロ接合型ＭＯＳＦＥＴの低ゲートバイアス時，高ゲ
ートバイアス時におけるバンド構造を示すエネルギーバ
ンド図である。
ヘテロ接合型ＭＯＳＦＥＴの低ゲートバイアス時，高ゲ
ートバイアス時におけるバンド構造を示すエネルギーバ
ンド図である。
【図１６】本発明のＨＤＴＭＯＳと、従来のヘテロ接合
型ＳＯＩＭＯＳＦＥＴにおけるヘテロチャネルおよび寄
生チャネルそれぞれに蓄積されるピークキャリア濃度の
比のゲートバイアス依存性を示す図である。
型ＳＯＩＭＯＳＦＥＴにおけるヘテロチャネルおよび寄
生チャネルそれぞれに蓄積されるピークキャリア濃度の
比のゲートバイアス依存性を示す図である。
【図１７】（ａ），（ｂ），（ｃ）は、それぞれ順に、
第２の実施形態のＨＤＴＭＯＳの構造を模式的に示す平
面図、図１７（ａ）で示すXVIIb−XVIIb線における断面
図、図１７（ａ）で示すXVIIc−XVIIc線における断面図
である。
第２の実施形態のＨＤＴＭＯＳの構造を模式的に示す平
面図、図１７（ａ）で示すXVIIb−XVIIb線における断面
図、図１７（ａ）で示すXVIIc−XVIIc線における断面図
である。
【図１８】第２の実施形態のＨＤＴＭＯＳの構造をさら
に詳細に示す断面図である。
に詳細に示す断面図である。
【図１９】Ｓｉキャップ層，ＳｉＧｅチャネル領域及び
ｐ- Ｓｉ領域を通過する断面におけるバンドアライメン
トを示すエネルギーバンド図である。
ｐ- Ｓｉ領域を通過する断面におけるバンドアライメン
トを示すエネルギーバンド図である。
【図２０】第２の実施形態におけるゲート電極からＳｉ
ボディ領域までを通過する断面におけるビルトインバン
ド構造を示すエネルギーバンド図である。
ボディ領域までを通過する断面におけるビルトインバン
ド構造を示すエネルギーバンド図である。
【図２１】本発明のＨＤＴＭＯＳと従来のＤＴＭＯＳと
でしきい値電圧を等しくするために、ボディ領域の不純
物濃度をそれぞれ調整したときのドレイン電流，ボディ
電流のゲートバイアス依存性をシミュレーションした結
果を示す図である。
でしきい値電圧を等しくするために、ボディ領域の不純
物濃度をそれぞれ調整したときのドレイン電流，ボディ
電流のゲートバイアス依存性をシミュレーションした結
果を示す図である。
【図２２】第３の実施形態の相補型ＨＤＴＭＯＳの構造
を示す断面図である。
を示す断面図である。
【図２３】第３の実施形態の変形例であるチャネル領域
をＳｉ1-x-y Ｇｅx Ｃy によって構成した相補型のＨＤ
ＴＭＯＳの断面図である。
をＳｉ1-x-y Ｇｅx Ｃy によって構成した相補型のＨＤ
ＴＭＯＳの断面図である。
【図２４】Ｓｉ／ＳｉＧｅヘテロ接合部におけるバンド
構造を示すエネルギーバンド図である。
構造を示すエネルギーバンド図である。
【図２５】Ｓｉ／ＳｉＣ（Ｓｉ1-y Ｃy ：ｙ≒０．０
２）ヘテロ接合部のエネルギーバンド図である。
２）ヘテロ接合部のエネルギーバンド図である。
【図２６】第４の実施形態のｎチャネル型ＨＤＴＭＯＳ
の断面図である。
の断面図である。
【図２７】Ｓｉ／ＳｉＧｅＣヘテロ接合部におけるバン
ド構造を示すエネルギーバンド図である。
ド構造を示すエネルギーバンド図である。
【図２８】第５の実施形態のＨＤＴＭＯＳの構造を示す
断面図である。
断面図である。
【図２９】Ｓｉ／ＳｉＧｅ／ＳｉＣヘテロ接合部におけ
るバンド構造を示すエネルギーバンド図である。
るバンド構造を示すエネルギーバンド図である。
【図３０】第６の実施形態の相補型ＨＤＴＭＯＳの構造
を示す断面図である。
を示す断面図である。
【図３１】Ｓｉ／ＳｉＧｅ接合部とＳｉ／ＳｉＣ接合部
とを有する第６の実施形態の変形例における相補型ＨＤ
ＴＭＯＳのバンド構造を示すエネルギーバンド図であ
る。
とを有する第６の実施形態の変形例における相補型ＨＤ
ＴＭＯＳのバンド構造を示すエネルギーバンド図であ
る。
【図３２】第７の実施形態のＣＭＯＳデバイスの構造を
示す断面図である。
示す断面図である。
【図３３】（ａ），（ｂ）は、それぞれｐチャネル用の
Ｓｉ／ＳｉＧｅヘテロ接合部及びｎチャネル用のＳｉ／
ＳｉＧｅヘテロ接合部におけるバンド構造を示すエネル
ギーバンド図である。
Ｓｉ／ＳｉＧｅヘテロ接合部及びｎチャネル用のＳｉ／
ＳｉＧｅヘテロ接合部におけるバンド構造を示すエネル
ギーバンド図である。
【図３４】（ａ），（ｂ）は、チャネル領域のＧｅ含有
率を変えて測定したドレイン電流Ｉｄのゲートバイアス
Ｖｇ依存性、本発明のＨＤＴＭＯＳと従来のＭＯＳとの
護送後コンダクタンスのゲートオーバードライブ依存性
をそれぞれ示すデータである。
率を変えて測定したドレイン電流Ｉｄのゲートバイアス
Ｖｇ依存性、本発明のＨＤＴＭＯＳと従来のＭＯＳとの
護送後コンダクタンスのゲートオーバードライブ依存性
をそれぞれ示すデータである。
【図３５】（ａ），（ｂ）は、チャネル領域の不純物濃
度を変えて測定したドレイン電流Ｉｄのゲートバイアス
Ｖｇ依存性、本発明のＨＤＴＭＯＳと従来のＭＯＳとの
相互コンダクタンスのゲートオーバードライブ依存性を
それぞれ示すデータである。
度を変えて測定したドレイン電流Ｉｄのゲートバイアス
Ｖｇ依存性、本発明のＨＤＴＭＯＳと従来のＭＯＳとの
相互コンダクタンスのゲートオーバードライブ依存性を
それぞれ示すデータである。
【図３６】本発明のＨＤＴＭＯＳについて、ボディ効果
係数γとしきい値電圧との相関関係を、Ｇｅ含有率とチ
ャネル領域の不純物濃度とをパラメータとして示すデー
タである。
係数γとしきい値電圧との相関関係を、Ｇｅ含有率とチ
ャネル領域の不純物濃度とをパラメータとして示すデー
タである。
【図３７】ＭＯＳ，Ｓｉ／ＳｉＧｅ−ＭＯＳ（Ｇｅ含有
率３０％），Ｓｉホモ接合型ＤＴＭＯＳ，Ｓｉ／ＳｉＧ
ｅ−ＨＤＴＭＯＳ（Ｇｅ含有率３０％）のＩｄ，Ｉｂ−
Ｖｇ特性を示す図である。
率３０％），Ｓｉホモ接合型ＤＴＭＯＳ，Ｓｉ／ＳｉＧ
ｅ−ＨＤＴＭＯＳ（Ｇｅ含有率３０％）のＩｄ，Ｉｂ−
Ｖｇ特性を示す図である。
【図３８】Ｓｉホモ接合型ＤＴＭＯＳ，Ｓｉ／ＳｉＧｅ
−ＨＤＴＭＯＳ（Ｇｅ含有率３０％）のＩｄ−Ｖｄ特性
をより詳細に比較する図である。
−ＨＤＴＭＯＳ（Ｇｅ含有率３０％）のＩｄ−Ｖｄ特性
をより詳細に比較する図である。
【図３９】Ｓｉホモ接合型ＤＴＭＯＳと、Ｓｉ／ＳｉＧ
ｅ−ＨＤＴＭＯＳ（Ｇｅ含有率３０％）との短チャネル
効果を比較するための図である。
ｅ−ＨＤＴＭＯＳ（Ｇｅ含有率３０％）との短チャネル
効果を比較するための図である。
【図４０】第８の実施形態におけるｎチャネル型トラン
ジスタとして機能するＨＤＴＭＯＳの断面図である。
ジスタとして機能するＨＤＴＭＯＳの断面図である。
【図４１】緩和ＳｉＧｅ膜からなるボディ領域と、引っ
張り歪みを受けたＳｉ膜からなるＳｉチャネル領域とに
亘るバンド構造を示すエネルギーバンド図である。
張り歪みを受けたＳｉ膜からなるＳｉチャネル領域とに
亘るバンド構造を示すエネルギーバンド図である。
【図４２】第８の実施形態の変形例におけるＨＤＴＭＯ
Ｓの断面図である。
Ｓの断面図である。
１０ Ｓｉ基板 １１ 埋め込み酸化膜 １２ 上部Ｓｉ膜 １３ Ｓｉバッファ層 １４ ＳｉＧｅ膜 １５ Ｓｉ膜 １６ ゲート絶縁膜 １７ ゲート電極 ２０ａ ソース領域 ２０ｂ ドレイン領域 ２２ ボディ領域 ２３ ｎ- Ｓｉ領域 １８ Ｓ ソース Ｇ ゲート Ｄ ドレイン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１３Ａ ６１８Ｂ ６１８Ｅ ６２６Ｚ
Claims (34)
- 【請求項１】 基板と、 上記基板の一部に設けられた半導体層と、 上記半導体層の上に設けられたゲート絶縁膜と、 上記ゲート絶縁膜の上に設けられたゲート電極と、 上記半導体層のうち上記ゲート電極の両側方に設けられ
た第１導電型のソース・ドレイン領域と、 上記半導体層のうち上記ソース・ドレイン領域間に位置
する領域に設けられた第１の半導体からなるチャネル領
域と、 上記半導体層のうち上記チャネル領域の下方に設けら
れ、上記第１の半導体よりもキャリアが走行するバンド
端のキャリアに対するポテンシャルが大きい第２の半導
体からなる第２導電型のボディ領域と、 上記ゲート電極と上記ボディ領域とを電気的に接続する
ための導体部材とを備えている半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 上記半導体層のうち上記チャネル領域と上記ゲート絶縁
膜との間に設けられ、上記第１の半導体よりもキャリア
が走行するバンド端のキャリアに対するポテンシャルが
大きい半導体からなるキャップ層をさらに備えているこ
とを特徴とする半導体装置。 - 【請求項３】 請求項１又は２記載の半導体装置におい
て、 上記基板の少なくとも最上部は絶縁体により構成されて
いることを特徴とする半導体装置。 - 【請求項４】 請求項１〜３のうちいずれか１つに記載
の半導体装置において、 上記チャネル領域は上記ボディ領域よりも１／１０以下
の低濃度の不純物を含むことを特徴とする半導体装置。 - 【請求項５】 請求項１〜４のうちいずれか１つに記載
の半導体装置において、 上記ゲート電極は、第１導電型不純物を含むポリシリコ
ン又はポリシリコンゲルマニウムにより構成されている
ことを特徴とする半導体装置。 - 【請求項６】 請求項１〜５記載の半導体装置におい
て、 上記チャネル領域を構成する第１の半導体は、少なくと
もＳｉを成分元素として含んでおり、 上記半導体層の一部には、チャネルへの不純物の拡散を
防止するための領域であって、０．０１％以上で２％以
下の濃度の炭素を含む領域をさらに備えていることを特
徴とする半導体装置。 - 【請求項７】 請求項１〜５のうちいずれか１つに記載
の半導体装置において、 上記第１の半導体はＳｉ（シリコン）及びＧｅ（ゲルマ
ニウム）を成分元素として含む半導体であり、 上記第２の半導体はＳｉであることを特徴とする半導体
装置。 - 【請求項８】 請求項７記載の半導体装置において、 上記ゲート絶縁膜とチャネル領域の間に設けられ、Ｓｉ
からなるキャップ層をさらに備えていることを特徴とす
る半導体装置。 - 【請求項９】 請求項７又は８記載の半導体装置におい
て、 上記ソース・ドレイン領域はｐ型ソース・ドレイン領域
であり、 上記チャネル領域はｐチャネル用のチャネル領域であ
り、 上記ボディ領域はｎ型ボディ領域であることを特徴とす
る半導体装置。 - 【請求項１０】 請求項７又は８記載の半導体装置にお
いて、 上記ソース・ドレイン領はｎ型ソース・ドレイン領域で
あり、 上記チャネル領域はｎチャネル用のチャネル領域であ
り、 上記ボディ領域はｐ型ボディ領域であることを特徴とす
る半導体装置。 - 【請求項１１】 請求項９記載の半導体装置において、 上記基板上に設けられたもう１つの半導体層と、 上記もう１つの半導体層の上に設けられたもう１つのゲ
ート絶縁膜と、 上記もう１つのゲート絶縁膜の上に設けられたもう１つ
のゲート電極と、 上記もう１つの半導体層のうち上記もう１つのゲート電
極の両側方に設けられたｎ型ソース・ドレイン領域と、 上記もう１つの半導体層のうち上記ｎ型ソース・ドレイ
ン領域間に位置する領域に設けられ、Ｓｉ及びＧｅを成
分元素として含むｎチャネル用のチャネル領域と、 上記もう１つの半導体層のうち上記ｎチャネル用のチャ
ネル領域の下方に設けられ、Ｓｉからなるｐ型ボディ領
域と、 上記もう１つのゲート電極と上記ｐ型ボディ領域とを電
気的に接続するためのもう１つの導体部材とをさらに備
え、 相補型デバイスとして機能することを特徴とする半導体
装置。 - 【請求項１２】 請求項１〜５のうちいずれか１つに記
載の半導体装置において、 上記第１の半導体はＳｉ及びＣ（カーボン）を成分元素
として含む半導体であり、 上記第２の半導体はＳｉであることを特徴とする半導体
装置。 - 【請求項１３】 請求項１〜５のうちいずれか１つに記
載の半導体装置において、 上記第１の半導体は、引っ張り歪みを受けたＳｉであ
り、 上記第２の半導体は、格子歪みが緩和したＳｉＧｅであ
ることを特徴とする半導体装置。 - 【請求項１４】 請求項１２又は１３記載の半導体装置
において、 上記ゲート絶縁膜とチャネル領域の間に設けられ、Ｓｉ
からなるキャップ層をさらに備えていることを特徴とす
る半導体装置。 - 【請求項１５】 請求項１２〜１４記載の半導体装置に
おいて、 上記ソース・ドレイン領域はｐ型ソース・ドレイン領域
であり、 上記チャネル領域はｐチャネル用のチャネル領域であ
り、 上記ボディ領域はｎ型ボディ領域であることを特徴とす
る半導体装置。 - 【請求項１６】 請求項１２〜１４記載の半導体装置に
おいて、 上記ソース・ドレイン領域はｎ型ソース・ドレイン領域
であり、 上記チャネル領域はｎチャネル用のチャネル領域であ
り、 上記ボディ領域はｐ型ボディ領域であることを特徴とす
る半導体装置。 - 【請求項１７】 請求項１５記載の半導体装置におい
て、 上記基板上に設けられたもう１つの半導体層と、 上記もう１つの半導体層の上に設けられたもう１つのゲ
ート絶縁膜と、 上記もう１つのゲート絶縁膜の上に設けられたもう１つ
のゲート電極と、 上記もう１つの半導体層のうち上記もう１つのゲート電
極の両側方に設けられたｎ型ソース・ドレイン領域と、 上記もう１つの半導体層のうち上記ｎ型ソース・ドレイ
ン領域間に位置する領域に設けられ、Ｓｉ及びＣを成分
元素として含む第１の半導体からなるｎチャネル用のチ
ャネル領域と、 上記もう１つの半導体層のうち上記ｎチャネル用のチャ
ネル領域の下方に設けられたＳｉからなるｐ型ボディ領
域と、 上記もう１つのゲート電極と上記ｐ型ボディ領域とを電
気的に接続するためのもう１つの導体部材とをさらに備
え、 相補型デバイスとして機能することを特徴とする半導体
装置。 - 【請求項１８】 請求項１〜５のうちいずれか１つに記
載の半導体装置において、 上記第１の半導体はＳｉ，Ｇｅ及びＣを成分元素として
含む半導体であり、 上記第２の半導体はＳｉであることを特徴とする半導体
装置。 - 【請求項１９】 請求項１８記載の半導体装置におい
て、 上記ゲート絶縁膜とチャネル領域の間に設けられ、Ｓｉ
からなるキャップ層をさらに備えていることを特徴とす
る半導体装置。 - 【請求項２０】 請求項１８又は１９記載の半導体装置
において、 上記ソース・ドレイン領域はｐ型ソース・ドレイン領域
であり、 上記チャネル領域はｐチャネル用のチャネル領域であ
り、 上記ボディ領域はｎ型ボディ領域であることを特徴とす
る半導体装置。 - 【請求項２１】 請求項１８又は１９記載の半導体装置
において、 上記ソース・ドレイン領域はｎ型ソース・ドレイン領域
であり、 上記チャネル領域はｎチャネル用のチャネル領域であ
り、 上記ボディ領域はｐ型ボディ領域であることを特徴とす
る半導体装置。 - 【請求項２２】 請求項２０記載の半導体装置におい
て、 上記基板上に設けられたもう１つの半導体層と、 上記もう１つの半導体層の上に設けられたもう１つのゲ
ート絶縁膜と、 上記もう１つのゲート絶縁膜の上に設けられたもう１つ
のゲート電極と、 上記もう１つの半導体層のうち上記もう１つのゲート電
極の両側方に設けられたｎ型ソース・ドレイン領域と、 上記もう１つの半導体層のうち上記ｎ型ソース・ドレイ
ン領域間に位置する領域に設けられ、Ｓｉ，Ｇｅ及びＣ
を成分元素として含むｎチャネル用のチャネル領域と、 上記もう１つの半導体層のうち上記チャネル領域の下方
に設けられ，Ｓｉからなるｐ型ボディ領域と、 上記もう１つのゲート電極と上記ｐ型ボディ領域とを電
気的に接続するためのもう１つの導体部材とをさらに備
え、 相補型デバイスとして機能することを特徴とする半導体
装置。 - 【請求項２３】 請求項１〜５のうちいずれか１つに記
載の半導体装置において、 上記ソース・ドレイン領域はｐ型ソース・ドレイン領域
であり、 上記チャネル領域はＳｉ及びＧｅを成分元素として含む
ｐチャネル用のチャネル領域であり、 上記ボディ領域はＳｉからなるｎ型ボディ領域であり、 上記ｐチャネル用のチャネル領域の上面又は下面のうち
いずれか一方の面に接して設けられ、Ｓｉ及びＣを成分
元素として含むＳｉＣ層と、 上記基板上に設けられたもう１つの半導体層と、 上記もう１つの半導体層の上に設けられたもう１つのゲ
ート絶縁膜と、 上記もう１つのゲート絶縁膜の上に設けられたもう１つ
のゲート電極と、 上記もう１つの半導体層のうち上記もう１つのゲート電
極の両側方に設けられたｎ型ソース・ドレイン領域と、 上記もう１つの半導体層のうち上記ｎ型ソース・ドレイ
ン領域間に位置する領域に設けられ、Ｓｉ及びＣを成分
元素として含むｎチャネル用のチャネル領域と、 上記ｎチャネル用のチャネル領域の上面又は下面のうち
いずれか一方の面に接して設けられ、Ｓｉ及びＧｅを成
分元素として含むＳｉＧｅ層と、 上記もう１つの半導体層のうち上記ｎチャネル用のチャ
ネル領域の下方に設けられ、Ｓｉからなるｐ型ボディ領
域と、 上記もう１つのゲート電極と上記ｐ型ボディ領域とを電
気的に接続するためのもう１つの導体部材とをさらに備
えていることを特徴とする半導体装置。 - 【請求項２４】 請求項２３記載の半導体装置におい
て、 上記ゲート絶縁膜と上記ｐチャネル用のチャネル領域と
の間に設けられたＳｉからなるキャップ層と、 上記もう１つのゲート絶縁膜と上記ｎチャネル用のチャ
ネル領域との間に設けられたＳｉからなるもう１つのキ
ャップ層とをさらに備えていることを特徴とする半導体
装置。 - 【請求項２５】 基板と、 上記基板の一部に設けられた半導体層と、 上記半導体層の上に設けられたゲート絶縁膜と、 上記ゲート絶縁膜の上に設けられたゲート電極と、 上記半導体層のうち上記ゲート電極の両側方に設けられ
たｎ型のソース・ドレイン領域と、 上記半導体層のうち上記ソース・ドレイン領域間に位置
する領域に設けられ、Ｓｉ及びＧｅを成分元素として含
む第１の半導体からなり、かつ、ｐ型不純物を含むｎチ
ャネル用のチャネル領域と、 上記半導体層のうち上記チャネル領域の下方に設けら
れ、Ｓｉを成分元素として含み上記第１の半導体よりも
キャリアが走行するバンド端のキャリアに対するポテン
シャルが大きい第２の半導体からなり、ｐ型不純物を含
むボディ領域とを備えている半導体装置。 - 【請求項２６】 請求項２５記載の半導体装置におい
て、 上記半導体層のうち上記チャネル領域と上記ゲート絶縁
膜との間に設けられ、Ｓｉを成分元素として含み、ｐ型
不純物を含むキャップ層をさらに備えていることを特徴
とする半導体装置。 - 【請求項２７】 請求項２５又は２６記載の半導体装置
において、 上記ゲート電極と上記ボディ領域とを電気的に接続する
ための導体部材をさらに備えていることを特徴とする半
導体装置。 - 【請求項２８】 請求項２５〜２７のうちいずれか１つ
に記載の半導体装置において、 上記基板の少なくとも最上部は絶縁体により構成されて
いることを特徴とする半導体装置。 - 【請求項２９】 請求項２５〜２８のうちいずれか１つ
に記載の半導体装置において、 上記ゲート電極は、第１導電型不純物を含むポリシリコ
ン又はポリシリコンゲルマニウムにより構成されている
ことを特徴とする半導体装置。 - 【請求項３０】 請求項２９に記載の半導体装置におい
て、 上記第１の半導体はＳｉＧｅであり、 上記半導体層の一部には、チャネルへの不純物の拡散を
防止するための領域であって、０．０１％以上で２％以
下の濃度の炭素を含む領域をさらに備えていることを特
徴とする半導体装置。 - 【請求項３１】 請求項２５〜３０のうちいずれか１つ
に記載の半導体装置において、 上記第１の半導体はＳｉＧｅであり、 上記第２の半導体はＳｉであることを特徴とする半導体
装置。 - 【請求項３２】 請求項３１記載の半導体装置におい
て、 上記基板上に設けられたもう１つの半導体層と、 上記もう１つの半導体層の上に設けられたもう１つのゲ
ート絶縁膜と、 上記もう１つのゲート絶縁膜の上に設けられたもう１つ
のゲート電極と、 上記もう１つの半導体層のうち上記もう１つのゲート電
極の両側方に設けられたｐ型ソース・ドレイン領域と、 上記もう１つの半導体層のうち上記ｐ型ソース・ドレイ
ン領域間に位置する領域に設けられ、ＳｉＧｅからなる
ｐチャネル用のチャネル領域と、 上記半導体層のうち上記ｐチャネル用のチャネル領域の
下方に設けられ、ｎ型不純物を含むＳｉからなるｎ型ボ
ディ領域とをさらに備え、 相補型デバイスとして機能することを特徴とする半導体
装置。 - 【請求項３３】 請求項２５〜３０のうちいずれか１つ
に記載の半導体装置において、 上記第１の半導体はＳｉＧｅＣであり、 上記第２の半導体はＳｉであることを特徴とする半導体
装置。 - 【請求項３４】 請求項３２記載の半導体装置におい
て、 上記基板上に設けられたもう１つの半導体層と、 上記もう１つの半導体層の上に設けられたもう１つのゲ
ート絶縁膜と、 上記もう１つのゲート絶縁膜の上に設けられたもう１つ
のゲート電極と、 上記もう１つの半導体層のうち上記もう１つのゲート電
極の両側方に設けられたｐ型ソース・ドレイン領域と、 上記もう１つの半導体層のうち上記ｐ型ソース・ドレイ
ン領域間に位置する領域に設けられ、ＳｉＧｅＣからな
るｐチャネル用のチャネル領域と、 上記半導体層のうち上記ｐチャネル用のチャネル領域の
下方に設けられ、ｎ型不純物を含むＳｉからなるｎ型ボ
ディ領域とをさらに備え、 相補型デバイスとして機能することを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000341732A JP4220665B2 (ja) | 1999-11-15 | 2000-11-09 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-324009 | 1999-11-15 | ||
| JP32400999 | 1999-11-15 | ||
| JP2000341732A JP4220665B2 (ja) | 1999-11-15 | 2000-11-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001210831A true JP2001210831A (ja) | 2001-08-03 |
| JP4220665B2 JP4220665B2 (ja) | 2009-02-04 |
Family
ID=26571361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000341732A Expired - Fee Related JP4220665B2 (ja) | 1999-11-15 | 2000-11-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4220665B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020008789A (ko) * | 2000-07-24 | 2002-01-31 | 도호쿠 다이가쿠 | 왜곡을 갖는 채널층을 포함하는 ｍｏｓ형 ｆｅｔ 장치 |
| WO2002086976A1 (fr) * | 2001-04-18 | 2002-10-31 | Matsushita Electric Industrial Co., Ltd. | Dispositif semi-conducteur |
| WO2004114315A1 (ja) * | 2003-06-25 | 2004-12-29 | Matsushita Electric Industrial Co., Ltd. | 不揮発性メモリを駆動する方法 |
| US6984844B2 (en) | 2002-01-21 | 2006-01-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having heterojunction type MIS transistor which can operate at reduced voltage while maintaining high operation speed |
| US7126170B2 (en) | 2003-01-09 | 2006-10-24 | Matsushita Electric Industrial Co., Ltd. | MISFET for reducing leakage current |
| CN100334741C (zh) * | 2002-03-19 | 2007-08-29 | 国际商业机器公司 | 应变翅片式场效应晶体管的结构和方法 |
| US8878244B2 (en) | 2002-05-31 | 2014-11-04 | Renesas Electronics Corporation | Semiconductor device having strained silicon film |
| JP2016539509A (ja) * | 2013-12-09 | 2016-12-15 | クアルコム，インコーポレイテッド | 拡散バリアを有するトランジスタ |
| KR20170019541A (ko) * | 2015-08-11 | 2017-02-22 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013001579A1 (ja) | 2011-06-30 | 2013-01-03 | パナソニック株式会社 | 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法 |
-
2000
- 2000-11-09 JP JP2000341732A patent/JP4220665B2/ja not_active Expired - Fee Related
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020008789A (ko) * | 2000-07-24 | 2002-01-31 | 도호쿠 다이가쿠 | 왜곡을 갖는 채널층을 포함하는 ｍｏｓ형 ｆｅｔ 장치 |
| WO2002086976A1 (fr) * | 2001-04-18 | 2002-10-31 | Matsushita Electric Industrial Co., Ltd. | Dispositif semi-conducteur |
| US6815735B2 (en) | 2001-04-18 | 2004-11-09 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US6984844B2 (en) | 2002-01-21 | 2006-01-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having heterojunction type MIS transistor which can operate at reduced voltage while maintaining high operation speed |
| CN100334741C (zh) * | 2002-03-19 | 2007-08-29 | 国际商业机器公司 | 应变翅片式场效应晶体管的结构和方法 |
| US8878244B2 (en) | 2002-05-31 | 2014-11-04 | Renesas Electronics Corporation | Semiconductor device having strained silicon film |
| US7126170B2 (en) | 2003-01-09 | 2006-10-24 | Matsushita Electric Industrial Co., Ltd. | MISFET for reducing leakage current |
| WO2004114315A1 (ja) * | 2003-06-25 | 2004-12-29 | Matsushita Electric Industrial Co., Ltd. | 不揮発性メモリを駆動する方法 |
| US7106618B2 (en) | 2003-06-25 | 2006-09-12 | Matsushita Electric Industrial Co., Ltd. | Method of driving a non-volatile memory |
| JP2016539509A (ja) * | 2013-12-09 | 2016-12-15 | クアルコム，インコーポレイテッド | 拡散バリアを有するトランジスタ |
| KR20170019541A (ko) * | 2015-08-11 | 2017-02-22 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
| KR102437779B1 (ko) * | 2015-08-11 | 2022-08-30 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4220665B2 (ja) | 2009-02-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6753555B2 (en) | DTMOS device having low threshold voltage | |
| JP3443343B2 (ja) | 半導体装置 | |
| JP2994227B2 (ja) | ひずみＳｉ／ＳｉＧｅヘテロ構造層を使用するＣＭＯＳトランジスタ用の層構造 | |
| JP2004531901A (ja) | 歪み半導体層を備えたｍｏｓｆｅｔ | |
| WO2002033759A1 (fr) | Transistor a effet de champ de canal p | |
| EP1381088B1 (en) | Semiconductor device | |
| JP4220665B2 (ja) | 半導体装置 | |
| JP3420168B2 (ja) | 電界効果トランジスタ及びこれを用いた集積化論理回路 | |
| US6984844B2 (en) | Semiconductor device having heterojunction type MIS transistor which can operate at reduced voltage while maintaining high operation speed | |
| US7084026B2 (en) | Semiconductor device and method for fabricating the same | |
| JP2005005580A (ja) | 半導体装置 | |
| JP2003031813A (ja) | 半導体装置 | |
| JP2002198528A (ja) | ｐチャネル型電界効果トランジスタ | |
| JP2002314089A (ja) | 半導体装置 | |
| JP3505535B2 (ja) | 半導体装置およびその製造方法 | |
| JP2004006959A (ja) | 半導体装置およびその製造方法 | |
| JP3272966B2 (ja) | 半導体装置 | |
| JPH1168096A (ja) | 半導体装置及びその製造方法 | |
| JP2001352060A (ja) | ｐチャネル型電界効果トランジスタ | |
| JPH11330479A (ja) | 電界効果トランジスタおよびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051006 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080212 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080311 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080414 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081021 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081114 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131121 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |