KR20020008789A - 왜곡을 갖는 채널층을 포함하는 ｍｏｓ형 ｆｅｔ 장치 - Google Patents
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Abstract
CMOSFET 구성의 LSI 등의 형성을 용이하게 하여, 전자 이동도 및 정공 이동도의 향상에 의해, 채널 전류를 증대하여 각 소자의 고성능화를 도모한다. 이 때문에, 기판(8)과, 해당 기판상에 형성된 절연층(7)과, 해당 절연층상에 순차적으로 형성된 제 1 Si층(3, 6)/SiGe층(2, 5)/제 2 Si층(1, 4)을 포함하는 적층 영역을 갖고, 표면측의 상기 제 2 Si층(1, 4)과 상기 SiGe층은, 적층 영역의 각 층 각각의 격자 정수의 차이에 근거하는 왜곡을 갖고 있고, 해당 적층 영역에는 nMOSFET(17) 및 pMOSFET(18)이 형성되며, nMOSFET는 왜곡을 갖는 상기 제 2 Si층을 채널로 하는 표면 채널을 갖고, 상기 pMOSFET는 왜곡을 갖는 SiGe층을 채널로 하는 매립 채널과, 상기 제 2 Si층을 채널로 하는 표면 채널의 이중 채널을 갖는다.
Description
본 발명은, 특히, CMOSFET에 유효하게 이용할 수 있는 반도체 장치의 구조에 관한 것이다. 보다 상세하게는, Si층/SiGe층/Si층으로 이루어지는 적층 영역을 마련하고, 거기에 nMOSFET 및 pMOSFET을 형성하는 반도체 장치에 관한 것이다.
이 반도체 장치는, LSI 등의 집적 회로 제조의 주류 기술인 Si-CM0S 기술을 각별하게 진전시키는 것이다. 그리고, 특히 정보 통신, 정보 처리 장치나 각종 전자 시스템에 사용되는 LSI에 바람직하게 이용할 수 있는 것이다.
전자 통신 및 정보 등의 각종 시스템의 발전과 함께, 이것에 사용되는 LSI의 고속화, 저소비 전력화에 대한 요구는 더욱 높아지고 있다. 종래부터, CMOS LSI는 저소비 전력의 LSI용으로서 이용되고 있지만, 더욱 고속화, 고성능화가 요구되고 있다.
반도체 소자를 보다 고속화, 고성능화하기 위한 구조로서, 왜곡 Si/SiGe 구조에 의한 왜곡 Si층내에서의 전자 이동도 및 정공 이동도의 향상 효과의 이용이 알려져 있다. 이러한 구조에 의한 효과는, Si와 SiGe의 격자 정수의 차이에 근거하여 Si층에 왜곡을 부여하고, Si층의 에너지 밴드 구조를 바꾸는 것에 의해 얻어지는 것이다.
그 사례로서, 왜곡 Si층을 갖는 벌크 Si 기판에 형성한 nMOSFET 및 pMOSFET에 관한 제안이 알려져 있다(예컨대, Semicond. Sci. Techno1. Vo1.13, pp. 1225-1246, 1998 씨 케이 마이티 등(C K Maiti et al)의 "Strained-Si heterostructure field effect transistors).
이러한 종래예 기술에 있어서의 왜곡 Si층을 갖는 nMOSFET(31)는, 예컨대 도 2에 개략적으로 도시하는 바와 같이, 왜곡 Si층(32)/무왜곡 SiGe층(33)/SiGe 경사 버퍼층(34)/Si 기판(35)으로 이루어지는 적층 구조에 근거하여 작성된다(예컨대,1994 lEDM Tech. Dig., pp. 373-376). 그리고, 이러한 적층 구조를 이용하여, 또한 소스 영역(37), 드레인 영역(38), 게이트 산화막(39) 및 게이트 전극(36)이 각각 형성된 MOSFET가 구성된다.
한편, 종래예 기술에 있어서의 pMOSFET(41)는, 예컨대 도 3에 도시하는 바와 같이, 왜곡 Si층(42)/왜곡 SiGe층(43)/무왜곡 SiGe층(44)/SiGe 경사 버퍼층(45)/Si 기판(46)으로 이루어지는 적층 구조에 근거하여 형성된다(예컨대, 1995 IEDM Tech. Dig., pp. 517-520). 그리고, MOSFET로서, 소스 영역(47), 드레인 영역(48), 게이트 산화막(49) 및 게이트 전극(50)이 각각 형성되어 있다.
그러나, 상기 종래예 기술에 있어서의 nMOSFET(31) 및 pMOSFET(41)은, 적층 구조의 구성이 서로 다르다. 이 때문에, 동일한 적층 구조를 이용하여 nMOSFET와 pMOSFET의 양자를 형성하는 것은 불가능하다. 이 때문에, CM0S화가 곤란하고, 실제의 CM0S 집적 회로의 제조에 응용하는 것은 어렵다고 하는 문제점을 갖고 있다.
또한, 다른 종래예로서, 무왜곡 SiGe층/SiGe 버퍼층/Si 기판으로 이루어지는 구조를 형성하고, 또한 무왜곡 SiGe중에 다량의 산소 이온을 주입하여 매립 산화막을 형성하며, 다음에, 무왜곡 SiGe층상에 왜곡 Si층을 에피택셜 성장시켜 SOI(Silicon on Insulator) 구조의 왜곡 Si/무왜곡 SiGe 구조를 작성하며, 왜곡 Si에 의한 캐리어 이동도 향상 효과를 이용한 nMOSFET와 pMOSFET의 제안이 이루어져 있다(예컨대, 1999 IEDM Tech. Dig. pp. 934-936).
그러나, 이 구조는, SiGe층 중에 매립 산화막을 형성하기 때문에, 산소 이온 주입 후에 1350℃의 고온 열 처리를 필요로 한다. 이 때문에, 결정 품질이 양호한, 높은 Ge 비율의 SiGe층의 작성이 곤란하며, 또한 SOI 구조의 이점을 살리기 위해서 필요한 고품질의 매우 얇은 Si층/매우 얇은 SiGe층의 작성이 어려운 등의 문제점을 갖고 있다.
따라서, 본 발명은 상기 종래 기술의 문제점을 감안하여 이루어진 것으로, CMOSFET 구성의 LSI 및 초LSI의 형성이 용이하고, 전자 이동도 및 정공 이동도의 향상에 의해, 채널 전류를 증대하여 각 소자의 고성능화를 도모한 반도체 소자를 얻는 것을 목적으로 한다. 또한, 기판 등에 대한 기생 용량을 작게 하여, 보다 고속의 동작을 가능하게 하는 반도체 소자를 얻는 것을 목적으로 한다.
도 1은 본 발명에 따른 실시예를 도시하는 도면,
도 2는 종래 기술에 따른 nMOSFET의 구조를 도시하는 도면,
도 3은 종래 기술에 따른 pMOSFET의 구조를 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
1, 4 : 제 2 Si층 3, 6 : 제 1 Si층
2, 5 : SiGe층 7 : 매립 산화막
17 : nMOSFET 18 : pMOSFET
이상과 같은 기술적 문제점을 해결하여, 초고속, 저소비 전력의 CM0SLSI 등을 실현하기 위해서, 본 발명에서는, 동일 구조의 왜곡 Si층/왜곡 SiGe층/Si층으로 이루어지는 적층 구조를 이용하여, nMOSFET와 pMOSFET의 양자를 형성해서, CMOS화를 용이하게 한 반도체 장치를 제공하는 것이다. 그리고, nMOSFET에 관해서는 표면의 왜곡 Si층에 의한 전자 이동도 향상 효과에 의해 고성능화를 도모하는 한편, pMOSFET에 관해서는 표면 왜곡 Si층 및 왜곡 SiGe층에 의한 이중 채널 구조와, 표면 왜곡 Si층에 의한 정공 이동도 향상 효과의 양자에 의해 고성능화를 도모하는 것이다.
즉, 본 발명에 따른 반도체 장치는, 기판과, 해당 기판상에 형성된 절연층과, 해당 절연층상에 순차적으로 형성된 제 1 Si층/SiGe층/제 2 Si층을 포함하는 적층 영역을 갖고, 여기서 표면측의 해당 제 2 Si층과 해당 SiGe층은, 상기 적층 영역의 각 층 각각의 격자 정수의 차이에 근거하는 왜곡이 형성되어 있는 것이다. 그리고, 본 발명에 따른 반도체 장치에 있어서는, 상기 적층 영역을 이용하여 nMOSFET 및 pMOSFET이 형성된다. 여기서, 해당 nMOSFET는 왜곡을 갖는 상기 제 2 Si층을 채널로 하는 표면 채널을 갖는 한편, 해당 pMOSFET는 왜곡을 갖는 상기 SiGe층을 채널로 하는 매립 채널과, 왜곡을 갖는 상기 제 2 Si층을 채널로 하는 표면 채널의 2중 채널을 갖는다.
또, 상기 SiGe층 및 상기 제 2 Si층은, 화학 기상 성장법에 의해 형성할 수 있다. 또한, 상기 SiGe층은 C 원자를 더 포함하는 층으로서 형성하는 것도 가능하다. 또한, 상기 기판으로서 Si 단결정 기판을 이용할 수도 있다.
본 발명에 따른 반도체 장치는, nMOSFET과 pMOSFET(18)를 동일한 적층 구조내에 형성하기 때문에, CM0S 집적 회로로의 적용이 용이하게 된다. 그리고 nM0SFET는 표면의 왜곡 Si층(1)을 채널로 하는 표면 채널형의 동작을 하고 있고, 왜곡 Si에 의한 전자 이동도의 향상 효과에 의해서 드레인 전류가 증대하여 고성능화가 가능해진다. 한편 PMOSFET(18)은 이중 채널에 의해 동작하여, 표면의 왜곡 Si 및 그 아래의 왜곡 SiGe에 의한 정공 이동도 향상 효과에 의해, 드레인 전류가 증대하여 고성능화가 가능해진다.
(발명의 실시예)
이하, 본 발명의 실시예를 첨부 도면에 나타내는 구체적인 예에 근거하여, 상세하게 설명한다. 이하의 설명은 본 발명에 관한 일 실시예이며, 본 발명의 일반적 원리를 이해하는 것을 목적으로 하는 것이다. 따라서, 본 발명을 이 실시예에 구체적으로 기재된 구성만으로 한정하는 것이 아니다.
본 발명의 실시예를 도 1에 나타낸다. 매립 산화막(7)으로서 형성된 절연층상에, 왜곡 Si층(1, 4)/왜곡 SiGe층(2, 5)/Si층(3, 6)의 적층 영역이 동일한 제조 공정에 의해 형성된다. 그리고, 이러한 동일한 제조 공정에 의해 형성된 적층 구조내에, nMOSFET(17)와 pMOSFET(18)의 동작 영역을 각각 형성한다.
표면 Si층(1, 4)과 그 하부에 위치하는 SiGe층(2, 5)(또는, C를 포함하는 SiGe층으로 하는 것도 가능함)은, 표면 Si층(1, 4)과 SiGe층(2, 5) 사이의 격자 정수의 차이, 및 SiGe층(2, 5)과 매립 산화막상의 Si층(3, 6) 사이의 격자 정수의 차이에 근거하는 왜곡을 갖고 있다. 순수한 Si 단결정과 순수한 Ge 단결정의 격자 정수의 차이는 약 4.2%이지만, SiGe의 조성비를 제어하여 각 층 사이의 격자 정수에 0.7∼1%, 보다 바람직하게는 0.7% 정도의 차이를 갖도록 형성한 경우에 발생하는 왜곡에 의해, 현저한 이동도의 향상이 발생한다.
적층 구조(1, 2, 3 및 4, 5, 6)의 각 층의 두께에 관해서는, 절연층(7)상의 Si층(3, 6)의 두께는 대략 100㎚ 이하로 하고, 또한 왜곡 SiGe층(2, 5)의 두께는 5∼20㎚으로 하며, 보다 바람직하게는 5∼10㎚으로 하고, 또한 표면의 왜곡 Si층(1, 4)의 두께는 2∼5㎚으로 하는 것이 각 왜곡 층의 전자 또는 정공의 이동도 향상을위해서는 바람직하다.
절연층(7)과 그 위의 Si층(3, 6)의 형성에 관해서는, 통상의 SOI(Silicon-0n-Insulator) 기판과 마찬가지로, 예컨대 SIM0X(Separation by Implanted OXygen)법, 혹은 웨이퍼 접합 기술을 이용하여 형성할 수 있다. 본 실시예에 있어서의 SOI 기판은, 기판으로서 Si 단결정 기판(8)을 사용하여, 그 위에 형성되어 있는 Si 산화막층(7)과 얇은 제 1 Si 단결정층(3, 6)을 포함하는 것이다.
이 제 1 단결정 Si층(3, 6)상에, SiGe층(2, 5) 및 그 상부에 위치하는 제 2 Si층(1, 4)이, 예컨대 화학 기상 성장법에 의한 에피택셜 성장에 의해서 형성된다. 이들 층은 증착 등 다른 방법을 사용하여 성막하는 것도 가능하다. 화학 기상 성장에 의해 형성하는 경우, 각 층의 기상 성장에는 통상의 반도체 제조 장치 및 프로세스가 사용 가능하다. 예컨대, Si의 퇴적에 관해서는 SiH4가스를 사용하고, Ge의 퇴적에 관해서는 GeH4가스를 사용할 수 있다. 이들 가스와, 통상의 캐리어 가스를 포함하는 소망하는 혼합비의 혼합 가스를 형성하고, 이 혼합 가스를 통상의 기상 성장 장치에 도출하여, SiH4가스 및/또는 GeH4가스의 열 분해 등에 의해 층 형성을 행할 수 있다.
본 발명에 있어서 SiGe층(2, 5)은, 예컨대 Si50% Ge50%의 조성비로 형성된다. Ge의 조성비를 너무 크게 하면, Si의 격자 정수에 비해 SiGe 액정의 격자 정수가 너무 커져, 왜곡이 너무 크게 되어 바람직하지 못하다. 또, 이 층의 형성에는 Si 및 Ge 원자 이외에 C 원자를 추가하여, 3 종류의 원자에 의해 구성할 수도있다. C의 격자 정수는 Ge의 격자 정수에 비교하여 현저하게 작기 때문에, C를 조성비로 최대 2% 정도 혼입시키는 것에 의해, SiGe 액정의 격자 정수를 조정하여, 표면 Si층 및 SiGe층에 최적의 왜곡을 부여하도록 할 수 있다. C를 첨가하는 경우에는, 예컨대 소정량의 CH3SiH3를, 상기 혼합 가스에 가하는 것에 의해 실행하는 것이 가능하다.
CMOSFET(17, 18)를 형성하는 본 실시예에 있어서는, Si층/SiGe층/Si층의 각 층은, 특히 인위적으로 불순물을 도핑하지 않는 층으로서 형성할 수 있다. 그러나, M0S 트랜지스터로서 요구되는 전기적 특성을 충족하기 위해서, 소정의 층에, 예컨대 기상 성장시에 또는 기상 성장 후에, 예컨대 이온 주입 등에 의해, 소망하는 농도의 p 또는 n형층을 형성하기 위한 불순물 원자를 도입하는 것도 가능하다.
본 발명에 있어서, nMOSFET(17)는, 표면의 왜곡 Si층(1)을 채널로 하는 표면 채널형의 동작을 한다. 표면 Si층(1)의 전도대 위치는 SiGe층(2)의 전도대 위치보다 낮게 되기 때문에, SiGe층에는 매립 채널은 형성되지 않고, 표면 왜곡 Si층(1)에 표면 채널이 형성된다. 이 표면의 왜곡 Si층(1)에 있어서의 전자 이동도는, 통상의 단결정중의 전자 이동도와 비교하여 약 1.8배의 값을 갖는다.
pMOSFET(18)는, 표면 Si층(4)에 표면 반전층이 형성되어, 표면 채널이 형성되는 것 이외에 정공에 대한 왜곡 SiGe층(5)의 가전자대 위치가 표면 Si층(4)의 가전자대 위치보다 낮게 되기 때문에, 정공이 SiGe층(5)에 가두어져서, 매립 채널이 형성된다. 왜곡 Si층(4)의 정공 이동도는 1.4∼1.8배로 향상한다.
이 때문에, pMOSFET(18)는, 왜곡 SiGe층(5)(또는, C를 포함하는 왜곡 SiGe층)에 의한 매립 채널과, 표면의 왜곡 Si층(4)을 채널로 하는 표면 채널의 이중 채널에 의해 동작하여, 통상의 단결정 Si만으로 구성한 pM0SFET에 비해, 2배 이상의 상호 콘덕턴스가 얻어지는 것을 확인하고 있다.
nMOSFET(17)의 소스 및 드레인의 n+영역(11, 12)은, Si층/SiGe층/Si층의 적층 영역(1, 2, 3 및 4, 5, 6)을 형성한 후, 예컨대 이 적층 영역에 소정의 패턴의 마스크를 이용하여 고농도의 비소 또는 인을 이온 주입하여, 그 후 어닐링 처리를 하는 것에 의해 형성된다. 이온 주입 대신에 확산에 의해 n+영역(11, 12)을 형성하는 것도 가능하다.
pMOSFET(18)의 소스 및 드레인의 p+영역(15, 16)도, nMOSFET의 경우와 마찬가지로, 예컨대 소정의 패턴의 마스크를 이용하여 고농도의 붕소를 이온 주입하고, 그 후 어닐링하는 것에 의해 형성된다. 또, 이온 주입 대신에 확산에 의해 형성하는 것도 가능하다.
nMOSFET(17) 및 pMOSFET(18)을 서로 분리하는 산화막층(19)은, Si층/SiGe층/Si층의 적층 영역을 형성한 후, 예컨대 이 산화막층(19)을 형성하는 부분의 적층 영역 반도체층을 에칭에 의해 제거하여 홈부(20)를 형성하고, 이 홈부(2O)내에 통상의 방법에 의해, 예컨대 SiO2막 등의 절연막을 매립하는 것에 의해 형성할 수 있다.
게이트 산화막(10, 14), 게이트 전극(9, 13), 게이트 전극 측벽(21, 22), 및 소스 및 드레인 전극(23) 등은 통상의 CMOS의 제조 공정을 이용하여 형성할 수 있기 때문에 제조 공정의 설명은 생략한다.
이상의 설명에서는 주로 CM0S 집적 회로로의 적용을 염두에 두고 설명했지만, 본 발명은 CMOS 집적 회로에 한정되는 것이 아니라, 적어도 nMOSFET 및 pMOSFET의 쌍방을 포함하는 반도체 장치에 적용할 수 있는 것이다.
본 발명에 의하면, 다음과 같은 효과를 얻는다. 도 1에 도시하는 바와 같이, nMOSFET(17)와 pMOSFET(18)를 동일한 적층 구조내에 형성하기 때문에, CMOS 집적 회로로의 적용이 용이하다. nMOSFET(17)는 표면의 왜곡 Si층(1)을 채널로 하는 표면 채널형의 동작을 하고 있어, 왜곡 Si에 의한 전자 이동도의 향상 효과에 의해서 드레인 전류가 증대하여 고성능화가 가능하다. 한편, PMOSFET(18)은 상기한 바와 같이 이중 채널 동작하는 것에 의해, 표면의 왜곡 Si(4) 및 왜곡 SiGe(5)에 의한 정공 이동도가 증대하는 것에 의해 드레인 전류가 증대하여, 고성능화가 가능해진다. 또한, 기판 등에 대한 기생 용량이 작기 때문에, 보다 고속의 동작이 가능해진다.
이상, 본 발명의 실시예에 대해 도시하고 설명하였지만, 본 발명의 기술적 범위를 일탈하지 않고서, 각종 변형이 가능한 것은 명백하다.
Claims (4)
- 왜곡을 갖는 채널층을 포함하는 반도체 장치에 있어서,기판(8)과,상기 기판상에 형성된 절연층(7)과,상기 절연층상에 순차적으로 형성된 제 1 Si층(3, 6)/SiGe층(2, 5)/제 2 Si층(1, 4)을 포함하는 적층 영역을 갖고,표면측의 상기 제 2 Si층(1, 4)과 상기 SiGe층(2, 5)은, 상기 적층 영역의 각 층 각각의 격자 정수의 차이에 근거하는 왜곡을 갖고 있으며,상기 적층 영역에는 nMOSFET 및 pMOSFET이 형성되고,상기 nMOSFET는 왜곡을 갖는 상기 제 2 Si층(1)을 채널로 하는 표면 채널을 가지며,상기 pMOSFET는 왜곡을 갖는 상기 SiGe층(5)을 채널로 하는 매립 채널과, 왜곡을 갖는 상기 제 2 Si층(4)을 채널로 하는 표면 채널의 이중 채널을 갖는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 SiGe층(2, 5) 및 상기 제 2 Si층(1, 4)은 화학 기상 성장법에 의해 형성된 층인 것을 특징으로 하는 반도체 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 SiGe층(2, 5)은 C 원자를 더 포함하는 층인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 기판(8)은 Si 단결정 기판인 것을 특징으로 하는 반도체 장치.
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