JPH05183154A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05183154A JPH05183154A JP32492A JP32492A JPH05183154A JP H05183154 A JPH05183154 A JP H05183154A JP 32492 A JP32492 A JP 32492A JP 32492 A JP32492 A JP 32492A JP H05183154 A JPH05183154 A JP H05183154A
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Abstract
(57)【要約】
【構成】 基板１上の層間分離酸化膜２上にＭＩＳ型Ｆ
ＥＴが形成されたＳＯＩ構造とされる。このＦＥＴは基
板１側から順に基底層３とチャネル層４とキャップ層５
とが積層された領域を有し、基底・キャップ両層３，５
はＳｉ製、チャネル層４はＳｉＧｅ製である。ＳｉＧｅ
はＳｉに比し小さい禁制帯幅を持つ。キャップ層５上に
はゲート酸化膜６、この酸化膜６上にはゲート電極７が
形成される。上記３層３〜５の領域各側にソース・ドレ
イン各領域８，９が形成される。 【効果】 基底層３にアンドープ半導体を用いること
で、チャネル層４が反転しても酸化膜６とキャップ層５
との界面での反転層形成を抑え、キャップ層５のキャリ
ア移動度による見掛けの移動度劣化を減少させ、ＳｉＧ
ｅ埋込みチャネルの特徴を最大限に生かした高電流駆動
力を持つ高性能ｐ型ＦＥＴを形成できる。
ＥＴが形成されたＳＯＩ構造とされる。このＦＥＴは基
板１側から順に基底層３とチャネル層４とキャップ層５
とが積層された領域を有し、基底・キャップ両層３，５
はＳｉ製、チャネル層４はＳｉＧｅ製である。ＳｉＧｅ
はＳｉに比し小さい禁制帯幅を持つ。キャップ層５上に
はゲート酸化膜６、この酸化膜６上にはゲート電極７が
形成される。上記３層３〜５の領域各側にソース・ドレ
イン各領域８，９が形成される。 【効果】 基底層３にアンドープ半導体を用いること
で、チャネル層４が反転しても酸化膜６とキャップ層５
との界面での反転層形成を抑え、キャップ層５のキャリ
ア移動度による見掛けの移動度劣化を減少させ、ＳｉＧ
ｅ埋込みチャネルの特徴を最大限に生かした高電流駆動
力を持つ高性能ｐ型ＦＥＴを形成できる。
Description
【０００１】
【産業上の利用分野】本発明は超小型半導体装置に係
り、特にＭＩＳ型電界効果トランジスタに関する。
り、特にＭＩＳ型電界効果トランジスタに関する。
【０００２】
【従来の技術】この種の半導体装置にはシリコンを用い
たｐチャネル型トランジスタがあるが、これはキャリア
であるホールの移動度が電子の移動度よりも小さいこと
から、ｎチャネル型トランジスタに比べて電流駆動力が
小さいことが知られている。
たｐチャネル型トランジスタがあるが、これはキャリア
であるホールの移動度が電子の移動度よりも小さいこと
から、ｎチャネル型トランジスタに比べて電流駆動力が
小さいことが知られている。
【０００３】そこで、近年では、ｐチャネル型トランジ
スタの電流駆動力を改善するために、チャネル層を埋込
み型とし、更に、シリコンよりも禁制帯が小さく、その
一方で電子親和力がほとんど変わらない半導体、例えば
ゲルマニウムとシリコンとの合金（ＳｉＧｅ）層をチャ
ネル層に用いて移動度を高め、かつキャリア数を増やし
て電流駆動力を改善することが試みられている。
スタの電流駆動力を改善するために、チャネル層を埋込
み型とし、更に、シリコンよりも禁制帯が小さく、その
一方で電子親和力がほとんど変わらない半導体、例えば
ゲルマニウムとシリコンとの合金（ＳｉＧｅ）層をチャ
ネル層に用いて移動度を高め、かつキャリア数を増やし
て電流駆動力を改善することが試みられている。
【０００４】
【発明が解決しようとする課題】しかしながら、現在の
試作品にあっては、ゲート電圧印加によりＳｉＧｅ層だ
けに反転層が形成されるのではなく、ゲート酸化膜とＳ
ｉ層との界面にも反転層が形成されてキャリアであるホ
ールが生じてしまうため、全体の移動度が、見かけ上、
ＳｉＧｅ層の移動度よりも劣化してしまい、ＳｉＧｅチ
ャネルトランジスタの特徴を最大限に生かすことができ
ないという欠点があった。
試作品にあっては、ゲート電圧印加によりＳｉＧｅ層だ
けに反転層が形成されるのではなく、ゲート酸化膜とＳ
ｉ層との界面にも反転層が形成されてキャリアであるホ
ールが生じてしまうため、全体の移動度が、見かけ上、
ＳｉＧｅ層の移動度よりも劣化してしまい、ＳｉＧｅチ
ャネルトランジスタの特徴を最大限に生かすことができ
ないという欠点があった。
【０００５】また、今までのＳｉＧｅチャネルトランジ
スタは、通常の埋込みチャネル型トランジスタに代表さ
れるように微細化に適用できるような構造、すなわち短
チャネル効果が抑制されるような構造があまりとられて
いなかった。半導体素子を微細化していくこと、特に電
界効果トランジスタのチャネル長を短縮していくこと
は、素子全体の高密度化と高性能化とを達成する上で重
要な技術である。しかしながら、チャネル長の短縮によ
るトランジスタ特性の劣化、いわゆる上記短チャネル効
果を抑えるために、半導体基板の不純物濃度の増大や、
ソース・ドレインの不純物拡散層のシャロー化が不可避
になっているにもかかわらず、ＳｉＧｅチャネルトラン
ジスタでは何ら対応策がとられてこなかった。
スタは、通常の埋込みチャネル型トランジスタに代表さ
れるように微細化に適用できるような構造、すなわち短
チャネル効果が抑制されるような構造があまりとられて
いなかった。半導体素子を微細化していくこと、特に電
界効果トランジスタのチャネル長を短縮していくこと
は、素子全体の高密度化と高性能化とを達成する上で重
要な技術である。しかしながら、チャネル長の短縮によ
るトランジスタ特性の劣化、いわゆる上記短チャネル効
果を抑えるために、半導体基板の不純物濃度の増大や、
ソース・ドレインの不純物拡散層のシャロー化が不可避
になっているにもかかわらず、ＳｉＧｅチャネルトラン
ジスタでは何ら対応策がとられてこなかった。
【０００６】本発明は、上記従来技術の有する問題点に
鑑みてなされたもので、その目的とするところは、基板
材料よりも禁制帯幅が小さい半導体により形成される埋
込み型チャネル層の長所が極力損なわれることなくこれ
を活用可能とし且つソース・ドレインの不純物拡散層の
シャロー化を達成することもでき、高性能・高密度集積
に寄与するＭＩＳ型電界効果トランジスタとしての半導
体装置及びその製造方法を提供することにある。
鑑みてなされたもので、その目的とするところは、基板
材料よりも禁制帯幅が小さい半導体により形成される埋
込み型チャネル層の長所が極力損なわれることなくこれ
を活用可能とし且つソース・ドレインの不純物拡散層の
シャロー化を達成することもでき、高性能・高密度集積
に寄与するＭＩＳ型電界効果トランジスタとしての半導
体装置及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的達成のため、本
発明の半導体装置は、半導体基板と、この半導体基板に
近い側から順に、半導体基底層と、この半導体基底層の
材料よりも禁制帯幅が小さい材料により形成された半導
体チャネル層と、上記半導体基底層の材料に比してその
禁制帯幅が少なくとも同等の材料により形成された半導
体キャップ層とが積層されてなる３層構造半導体領域を
そのゲート電極下に有するとともに、この３層構造半導
体領域の各側にソース領域及びドレイン領域を有する絶
縁ゲート型トランジスタと、上記半導体基板と絶縁ゲー
ト型トランジスタとの間に介在され両者を電気的に絶縁
分離する層間分離絶縁膜層とを備えていることを特徴と
する。
発明の半導体装置は、半導体基板と、この半導体基板に
近い側から順に、半導体基底層と、この半導体基底層の
材料よりも禁制帯幅が小さい材料により形成された半導
体チャネル層と、上記半導体基底層の材料に比してその
禁制帯幅が少なくとも同等の材料により形成された半導
体キャップ層とが積層されてなる３層構造半導体領域を
そのゲート電極下に有するとともに、この３層構造半導
体領域の各側にソース領域及びドレイン領域を有する絶
縁ゲート型トランジスタと、上記半導体基板と絶縁ゲー
ト型トランジスタとの間に介在され両者を電気的に絶縁
分離する層間分離絶縁膜層とを備えていることを特徴と
する。
【０００８】また、特に、請求項２記載の本発明の半導
体装置は、３層構造半導体領域の厚さの和が、半導体基
底層の不純物濃度をＮ、この半導体基底層の誘電率を
ε、ボルツマン定数をＫB 、イントリンシック半導体の
不純物濃度をｎi 、電子電荷をｑとしたときの チャネル領域直下の最大空乏層幅Ｗm＝（４ε・ＫB ・
Ｔ・ln（Ｎ／ｎi ）／（ｑ2 ・Ｎ））1/2 よりも小さい
ことを特徴としている。
体装置は、３層構造半導体領域の厚さの和が、半導体基
底層の不純物濃度をＮ、この半導体基底層の誘電率を
ε、ボルツマン定数をＫB 、イントリンシック半導体の
不純物濃度をｎi 、電子電荷をｑとしたときの チャネル領域直下の最大空乏層幅Ｗm＝（４ε・ＫB ・
Ｔ・ln（Ｎ／ｎi ）／（ｑ2 ・Ｎ））1/2 よりも小さい
ことを特徴としている。
【０００９】さらに、請求項３記載の本発明の半導体装
置は、半導体基底層がアンドープ半導体から形成されて
いることを特徴とする。
置は、半導体基底層がアンドープ半導体から形成されて
いることを特徴とする。
【００１０】請求項４記載の本発明の半導体装置は、半
導体チャネル層の厚さが１００オングストローム以下で
あることを特徴とする。
導体チャネル層の厚さが１００オングストローム以下で
あることを特徴とする。
【００１１】請求項５記載の本発明の半導体装置は、半
導体キャップ層の厚さが４０オングストローム以下であ
ることを特徴としている。
導体キャップ層の厚さが４０オングストローム以下であ
ることを特徴としている。
【００１２】そして、請求項６記載の本発明の製造方法
は、上記半導体装置における層間分離絶縁膜層上に半導
体基底層を形成するためのプロセスとして、半導体基板
の深部に酸素原子をイオン注入する工程と、上記半導体
基板を加熱処理することによりその基板表面に上記半導
体基底層の材料とするイントリンシック半導体膜を残し
てその酸素原子注入領域のみを上記層間分離絶縁膜層と
して形成する工程とを含んでいることを特徴とする。
は、上記半導体装置における層間分離絶縁膜層上に半導
体基底層を形成するためのプロセスとして、半導体基板
の深部に酸素原子をイオン注入する工程と、上記半導体
基板を加熱処理することによりその基板表面に上記半導
体基底層の材料とするイントリンシック半導体膜を残し
てその酸素原子注入領域のみを上記層間分離絶縁膜層と
して形成する工程とを含んでいることを特徴とする。
【００１３】また、請求項７記載の本発明の製造方法
は、上記半導体装置における層間分離絶縁膜層上に半導
体基底層を形成するためのプロセスとして、半導体基板
表面に絶縁膜を形成する工程と、この絶縁膜上に上記半
導体基底層の材料とする半導体膜を張付ける工程とを含
んでいることを特徴とする。
は、上記半導体装置における層間分離絶縁膜層上に半導
体基底層を形成するためのプロセスとして、半導体基板
表面に絶縁膜を形成する工程と、この絶縁膜上に上記半
導体基底層の材料とする半導体膜を張付ける工程とを含
んでいることを特徴とする。
【００１４】なお、本発明において、半導体チャネル層
の製法は特に限定されないが、例えば、次の二通りが考
えられる。まず、一つは半導体基底層の材料とする半導
体膜を当該半導体基底層としての膜厚までエッチング
し、その後、その半導体膜上に半導体チャネル層の材料
とする半導体膜をエピタキシャル成長させる、というも
のである。
の製法は特に限定されないが、例えば、次の二通りが考
えられる。まず、一つは半導体基底層の材料とする半導
体膜を当該半導体基底層としての膜厚までエッチング
し、その後、その半導体膜上に半導体チャネル層の材料
とする半導体膜をエピタキシャル成長させる、というも
のである。
【００１５】また、半導体基底層の材料とする半導体膜
におけるその半導体基底層分の厚さを深部側に残すよう
にして同表面側領域を半導体チャネル層の材料として形
成するための原子をイオン注入し、上記半導体膜の表面
側領域における結晶欠陥を回復させる熱処理を行う、と
いうものである。
におけるその半導体基底層分の厚さを深部側に残すよう
にして同表面側領域を半導体チャネル層の材料として形
成するための原子をイオン注入し、上記半導体膜の表面
側領域における結晶欠陥を回復させる熱処理を行う、と
いうものである。
【００１６】
【作用】本発明によれば、半導体基底層にアンドープの
イントリンシック半導体を用いることにより、半導体チ
ャネル層によるチャネルが反転した状態でもゲート絶縁
膜と半導体キャップ層との界面における反転層形成を抑
えて、結果的に半導体チャネル層よりも禁制帯幅が大き
い半導体キャップ層のキャリア移動度による見掛けの移
動度劣化を減少させることができ、当該埋込みチャネル
の特徴を最大限に生かした高い電流駆動力を持つ高性能
なｐ型電界効果トランジスタを形成することができる。
イントリンシック半導体を用いることにより、半導体チ
ャネル層によるチャネルが反転した状態でもゲート絶縁
膜と半導体キャップ層との界面における反転層形成を抑
えて、結果的に半導体チャネル層よりも禁制帯幅が大き
い半導体キャップ層のキャリア移動度による見掛けの移
動度劣化を減少させることができ、当該埋込みチャネル
の特徴を最大限に生かした高い電流駆動力を持つ高性能
なｐ型電界効果トランジスタを形成することができる。
【００１７】以下に簡単に本発明の原理を説明する。図
６は半導体チャネル層の厚さ（以下ではＴSiGeと表
す。）を５０オングストロームとし、半導体キャップ層
の厚さ（以下ではＴSiと表す。）を４０オングストロー
ムとしたとき、半導体基底層の不純物濃度Ｎsub を１．
４５×１０10ｃｍ-3（イントリンシックＳｉのキャリア
濃度と同程度の不純物濃度）とした場合（同図（ａ））
と、１×１０18ｃｍ-3とした場合（同図（ｂ））とにお
いて、近似的に計算されたバンド構造を比較したもの
で、この図に示す状態は、ゲート電極への印加電圧によ
りバンドが曲り、半導体チャネル層において反転層がで
きた状態である。ここでは、半導体チャネル層中に生じ
たホールの増加分ｄｐSiGeが、両者ともほぼ１×１０12
ｃｍ-2となっている場合を考えている。
６は半導体チャネル層の厚さ（以下ではＴSiGeと表
す。）を５０オングストロームとし、半導体キャップ層
の厚さ（以下ではＴSiと表す。）を４０オングストロー
ムとしたとき、半導体基底層の不純物濃度Ｎsub を１．
４５×１０10ｃｍ-3（イントリンシックＳｉのキャリア
濃度と同程度の不純物濃度）とした場合（同図（ａ））
と、１×１０18ｃｍ-3とした場合（同図（ｂ））とにお
いて、近似的に計算されたバンド構造を比較したもの
で、この図に示す状態は、ゲート電極への印加電圧によ
りバンドが曲り、半導体チャネル層において反転層がで
きた状態である。ここでは、半導体チャネル層中に生じ
たホールの増加分ｄｐSiGeが、両者ともほぼ１×１０12
ｃｍ-2となっている場合を考えている。
【００１８】ここで、両者を比較すると半導体基底層の
不純物濃度Ｎsub が相対的に低い方である１．４５×１
０10ｃｍ-3の場合には半導体キャップ層中に生じるホー
ルの数が少なくなっていることがわかる。
不純物濃度Ｎsub が相対的に低い方である１．４５×１
０10ｃｍ-3の場合には半導体キャップ層中に生じるホー
ルの数が少なくなっていることがわかる。
【００１９】したがって、アンドープ半導体層をこのよ
うな形で用いることによって素子を形成し、同時にいわ
ゆるＳＯＩ構造の特徴も生かした構造を形成することに
よって、ＳｉＧｅチャネルを使った電界効果トランジス
タに対しても高いキャリア移動度を実現し、かつ同時に
ソース領域及びドレイン領域のシャロー化が達成され、
短チャネル効果を抑制することが可能になり、微細半導
体素子への応用を実現することができることとなる。
うな形で用いることによって素子を形成し、同時にいわ
ゆるＳＯＩ構造の特徴も生かした構造を形成することに
よって、ＳｉＧｅチャネルを使った電界効果トランジス
タに対しても高いキャリア移動度を実現し、かつ同時に
ソース領域及びドレイン領域のシャロー化が達成され、
短チャネル効果を抑制することが可能になり、微細半導
体素子への応用を実現することができることとなる。
【００２０】
【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。
つつ説明する。
【００２１】図１は本発明の一実施例に係るＭＩＳ型電
界効果トランジスタを構成する半導体装置の構造を示す
ものである。
界効果トランジスタを構成する半導体装置の構造を示す
ものである。
【００２２】この図において、１はシリコン（Ｓｉ）か
らなる半導体基板であり、この半導体基板１上には、層
間分離酸化膜（ＳｉＯ2 膜）２がその表面全域に形成さ
れており、かつ素子形成領域を囲むように素子間分離酸
化膜１０が形成されている。
らなる半導体基板であり、この半導体基板１上には、層
間分離酸化膜（ＳｉＯ2 膜）２がその表面全域に形成さ
れており、かつ素子形成領域を囲むように素子間分離酸
化膜１０が形成されている。
【００２３】この素子形成領域にはＭＩＳ型電界効果ト
ランジスタが形成されている。すなわち、その中心部に
は３層構造半導体領域が形成され、この領域は半導体基
板１に近い側から順に半導体基底層３と半導体チャネル
層４と半導体キャップ層５とが積層されてなるものであ
る。すなわち、半導体基底層３は層間分離酸化膜２上
に、半導体チャネル層４はこの半導体基底層３上に、半
導体キャップ層５はこの半導体チャネル層４上に、それ
ぞれ密着形成された構造になっている。ここでは、Ｓｉ
が半導体基底層３と半導体キャップ層５とを構成する基
本的な半導体材料とされ、ＳｉとＧｅとの合金（ＳｉＧ
ｅ）層が半導体チャネル層４の半導体材料とされてい
る。そのＳｉＧｅはＳｉに比して禁制帯幅が狭く、しか
もＳｉと同等の電子親和力を持つものである。Ｓｉキャ
ップ層５上にはゲート酸化膜６が形成され、このゲート
酸化膜６上にはゲート電極７が形成されている。上記３
層３〜５からの半導体領域の一方の側にはソース領域８
が、他方の側にはドレイン領域９がそれぞれ形成されて
いる。
ランジスタが形成されている。すなわち、その中心部に
は３層構造半導体領域が形成され、この領域は半導体基
板１に近い側から順に半導体基底層３と半導体チャネル
層４と半導体キャップ層５とが積層されてなるものであ
る。すなわち、半導体基底層３は層間分離酸化膜２上
に、半導体チャネル層４はこの半導体基底層３上に、半
導体キャップ層５はこの半導体チャネル層４上に、それ
ぞれ密着形成された構造になっている。ここでは、Ｓｉ
が半導体基底層３と半導体キャップ層５とを構成する基
本的な半導体材料とされ、ＳｉとＧｅとの合金（ＳｉＧ
ｅ）層が半導体チャネル層４の半導体材料とされてい
る。そのＳｉＧｅはＳｉに比して禁制帯幅が狭く、しか
もＳｉと同等の電子親和力を持つものである。Ｓｉキャ
ップ層５上にはゲート酸化膜６が形成され、このゲート
酸化膜６上にはゲート電極７が形成されている。上記３
層３〜５からの半導体領域の一方の側にはソース領域８
が、他方の側にはドレイン領域９がそれぞれ形成されて
いる。
【００２４】このトランジスタは層間分離絶縁膜２を介
して半導体基板１の上に形成され、ＳＯＩ構造を有する
ものである。半導体基底層３から半導体キャップ層５ま
での厚さの和は、ゲート電極７に電圧を印加したときに
形成される半導体チャネル領域４の直下の最大空乏層幅
Ｗm よりも小さくすることで、ソース領域８及びドレイ
ン領域９のシャロー化を実現することができ、ソース・
ドレイン間のパンチスルーを抑制することができる構造
となっている。
して半導体基板１の上に形成され、ＳＯＩ構造を有する
ものである。半導体基底層３から半導体キャップ層５ま
での厚さの和は、ゲート電極７に電圧を印加したときに
形成される半導体チャネル領域４の直下の最大空乏層幅
Ｗm よりも小さくすることで、ソース領域８及びドレイ
ン領域９のシャロー化を実現することができ、ソース・
ドレイン間のパンチスルーを抑制することができる構造
となっている。
【００２５】更に、図６を参照して既に述べたように、
半導体基底層３の不純物濃度Ｎsub は低い方が好まし
い。実用的には、図３に示すように、アンドープ半導体
（Ｎsub ＜５×１０15ｃｍ-3程度まで）であれば、半導
体キャップ層５中に反転層が形成されることを抑制でき
るものと考えられる。なお、横軸は半導体基底層３の不
純物濃度Ｎsub 、縦軸は半導体チャネル層４中に生じた
ホールの数ｄｐSiと半導体キャップ層中に生じたホール
の数ｄｐSiGeとの比（ｄｐSi／ｄｐSiGe）を示してい
る。このアンドープ半導体を用いて素子を微細化したと
きに短チャネル効果が生じる問題に対しては、上記のい
わゆるＳＯＩ構造をとることで解決できることは前述し
た通りである。
半導体基底層３の不純物濃度Ｎsub は低い方が好まし
い。実用的には、図３に示すように、アンドープ半導体
（Ｎsub ＜５×１０15ｃｍ-3程度まで）であれば、半導
体キャップ層５中に反転層が形成されることを抑制でき
るものと考えられる。なお、横軸は半導体基底層３の不
純物濃度Ｎsub 、縦軸は半導体チャネル層４中に生じた
ホールの数ｄｐSiと半導体キャップ層中に生じたホール
の数ｄｐSiGeとの比（ｄｐSi／ｄｐSiGe）を示してい
る。このアンドープ半導体を用いて素子を微細化したと
きに短チャネル効果が生じる問題に対しては、上記のい
わゆるＳＯＩ構造をとることで解決できることは前述し
た通りである。
【００２６】また、図４は半導体チャネル層４の厚さＴ
SiGeをパラメータとして、前と同様に、半導体キャップ
層５の厚さＴSiと、半導体キャップ層５中と半導体チャ
ネル層４中とに生じるホールの増加分の比（ｄｐSi／ｄ
ｐSiGe）の関係を示したものである。一般的に、半導体
チャネル層４の厚さＴSiGeの下限は膜厚の制御の面から
およそ１０オングストローム程度であると考えられる。
一方、半導体チャネル層４の厚さＴSiGeの上限は、エピ
タキシャル成長を用いて形成する場合、下地（半導体基
底層３）のＳｉとの間に生じる歪の関係で、例えばＳｉ
0.5 Ｇｅ0.5 の場合にはおよそ１００オングストローム
であることが実験的に知られている。Ｇｅの割合が大き
くなるほどこの上限は小さくなることが知られており、
この場合は１００オングストローム以下にするのが妥当
である。一方で、半導体キャップ層５の厚さＴSiが大き
くなってくると、徐々に半導体キャップ層５に生じるホ
ールの割合が増えてくる。上記のＴSiGeの範囲（１０オ
ングストローム≦ＴSiGe≦１００オングストローム）で
考えると、例えば半導体キャップ層５のホールの割合が
半導体チャネル層３の約１％になるところで境界線を引
くことにすれば、この条件下では半導体キャップ層５の
厚さＴSiが４０オングストローム程度ならばデバイスと
して良好に動作することがわかる。更にゲート電圧が大
きくなって反転層中のキャリア数が大きくなると、この
見積りよりも半導体キャップ層５中に生じるキャリア数
の割合が大きくなるため、半導体キャップ層５の厚さＴ
Siは最大でも４０オングストローム程度以下にする必要
がある。
SiGeをパラメータとして、前と同様に、半導体キャップ
層５の厚さＴSiと、半導体キャップ層５中と半導体チャ
ネル層４中とに生じるホールの増加分の比（ｄｐSi／ｄ
ｐSiGe）の関係を示したものである。一般的に、半導体
チャネル層４の厚さＴSiGeの下限は膜厚の制御の面から
およそ１０オングストローム程度であると考えられる。
一方、半導体チャネル層４の厚さＴSiGeの上限は、エピ
タキシャル成長を用いて形成する場合、下地（半導体基
底層３）のＳｉとの間に生じる歪の関係で、例えばＳｉ
0.5 Ｇｅ0.5 の場合にはおよそ１００オングストローム
であることが実験的に知られている。Ｇｅの割合が大き
くなるほどこの上限は小さくなることが知られており、
この場合は１００オングストローム以下にするのが妥当
である。一方で、半導体キャップ層５の厚さＴSiが大き
くなってくると、徐々に半導体キャップ層５に生じるホ
ールの割合が増えてくる。上記のＴSiGeの範囲（１０オ
ングストローム≦ＴSiGe≦１００オングストローム）で
考えると、例えば半導体キャップ層５のホールの割合が
半導体チャネル層３の約１％になるところで境界線を引
くことにすれば、この条件下では半導体キャップ層５の
厚さＴSiが４０オングストローム程度ならばデバイスと
して良好に動作することがわかる。更にゲート電圧が大
きくなって反転層中のキャリア数が大きくなると、この
見積りよりも半導体キャップ層５中に生じるキャリア数
の割合が大きくなるため、半導体キャップ層５の厚さＴ
Siは最大でも４０オングストローム程度以下にする必要
がある。
【００２７】更に、図５に示すように、半導体キャップ
層５の厚さＴSiが大きくなると半導体キャップ層５に生
じるホールの割合がこのＴSiに非常に敏感になり、半導
体キャップ層５の形成時において、ある一定の範囲内に
半導体キャップ層５のキャリア数を収めようとすると、
つまりある偏差内でしかばらつかないようにしようとす
ると、ＴSi制御のマージンがとれなくなってくる。図５
中の二つの長方形は一定のばらつき範囲に対するＴSi制
御のマージンを表し、矢印が示すように、半導体キャッ
プ層５の厚さは小さいほど良いことがわかる。このこと
からも、このＴSiは上記の範囲内に収める必要がある。
層５の厚さＴSiが大きくなると半導体キャップ層５に生
じるホールの割合がこのＴSiに非常に敏感になり、半導
体キャップ層５の形成時において、ある一定の範囲内に
半導体キャップ層５のキャリア数を収めようとすると、
つまりある偏差内でしかばらつかないようにしようとす
ると、ＴSi制御のマージンがとれなくなってくる。図５
中の二つの長方形は一定のばらつき範囲に対するＴSi制
御のマージンを表し、矢印が示すように、半導体キャッ
プ層５の厚さは小さいほど良いことがわかる。このこと
からも、このＴSiは上記の範囲内に収める必要がある。
【００２８】次に、図１に示す半導体装置の製造プロセ
スについて図２を参照しつつ具体的に説明する。
スについて図２を参照しつつ具体的に説明する。
【００２９】まず、半導体基板２０１上に層間分離酸化
膜層２０２を介して半導体基底層の材料となる半導体膜
２０３を形成する（図２（ａ））。このとき、ＳｉＯ2
上に半導体層をエピタキシャル成長させることができな
いため、例えば、次の２通りの手法を用いる。
膜層２０２を介して半導体基底層の材料となる半導体膜
２０３を形成する（図２（ａ））。このとき、ＳｉＯ2
上に半導体層をエピタキシャル成長させることができな
いため、例えば、次の２通りの手法を用いる。
【００３０】一つの方法は、半導体基板２０１の深部に
酸素原子をイオン注入し、その後、加熱して、表面にア
ンドープ半導体膜２０３を残して当該酸素原子注入領域
のみを層間分離酸化膜層２０２として形成するＳＩＭＯ
Ｘ法によるものである。
酸素原子をイオン注入し、その後、加熱して、表面にア
ンドープ半導体膜２０３を残して当該酸素原子注入領域
のみを層間分離酸化膜層２０２として形成するＳＩＭＯ
Ｘ法によるものである。
【００３１】他の一つの方法は、半導体基板２０１の熱
酸化によって層間分離酸化膜層２０２を形成し、この層
間分離酸化膜層２０２上にアンドープ半導体膜２０３を
張付けるものである。
酸化によって層間分離酸化膜層２０２を形成し、この層
間分離酸化膜層２０２上にアンドープ半導体膜２０３を
張付けるものである。
【００３２】次に、半導体膜２０３を所望の厚さにエッ
チングした後で、ＳｉＧｅ製半導体膜２０４を形成する
（図６（ｂ））。ここで用いられる方法としては例えば
次の２通りが考えられる。
チングした後で、ＳｉＧｅ製半導体膜２０４を形成する
（図６（ｂ））。ここで用いられる方法としては例えば
次の２通りが考えられる。
【００３３】その一つはＭＢＥ法などのエピタキシャル
成長法を使用するもので、まず、半導体膜２０３のエッ
チングの際に、その厚さを当該半導体基底層としての厚
さまで減らし、その後、ＳｉＧｅをエピタキシャル成長
させる、というものである。
成長法を使用するもので、まず、半導体膜２０３のエッ
チングの際に、その厚さを当該半導体基底層としての厚
さまで減らし、その後、ＳｉＧｅをエピタキシャル成長
させる、というものである。
【００３４】また、一つの方法は、まず、半導体基底層
と半導体チャネル層との両者を合わせた厚さ分だけは少
なくとも確保するように半導体膜２０３のエッチングを
少なめに行い、その後、半導体基底層の厚さ分だけアン
ドープ半導体を残すように半導体膜２０３の表面領域へ
Ｇｅイオンを注入し、その後、その注入領域における結
晶欠陥回復のためのアニール工程を行い、その後、必要
に応じて、半導体膜２０４の厚さを半導体基底層分の厚
さとなるまでエッチングで小さくする、というものであ
る。
と半導体チャネル層との両者を合わせた厚さ分だけは少
なくとも確保するように半導体膜２０３のエッチングを
少なめに行い、その後、半導体基底層の厚さ分だけアン
ドープ半導体を残すように半導体膜２０３の表面領域へ
Ｇｅイオンを注入し、その後、その注入領域における結
晶欠陥回復のためのアニール工程を行い、その後、必要
に応じて、半導体膜２０４の厚さを半導体基底層分の厚
さとなるまでエッチングで小さくする、というものであ
る。
【００３５】その後、半導体キャップ層の材料となるＳ
ｉ半導体膜２０５をＭＢＥ法等を用いて形成する。これ
も厚さに関してはエッチング等で調整することが場合に
よっては必要になる。また、この段階でトレンチをＲＩ
Ｅ等で形成し、その中をＳｉＯ2 等の絶縁物を充填する
ことによって素子間分離酸化膜２０６を形成する。そし
て、表面全域に酸化膜を形成し、続いてポリシリコンを
堆積させ、このポリシリコンに対して不純物、例えばＰ
（リン）を拡散した後に、ゲート電極用のパターニング
を行い、ＲＩＥ等によってゲート酸化膜２０７及びゲー
ト電極２０８を形成する（図２（ｃ））。しきい値制御
のためには、他の不純物をゲート電極に導入してもよ
い。
ｉ半導体膜２０５をＭＢＥ法等を用いて形成する。これ
も厚さに関してはエッチング等で調整することが場合に
よっては必要になる。また、この段階でトレンチをＲＩ
Ｅ等で形成し、その中をＳｉＯ2 等の絶縁物を充填する
ことによって素子間分離酸化膜２０６を形成する。そし
て、表面全域に酸化膜を形成し、続いてポリシリコンを
堆積させ、このポリシリコンに対して不純物、例えばＰ
（リン）を拡散した後に、ゲート電極用のパターニング
を行い、ＲＩＥ等によってゲート酸化膜２０７及びゲー
ト電極２０８を形成する（図２（ｃ））。しきい値制御
のためには、他の不純物をゲート電極に導入してもよ
い。
【００３６】次に、Ｂ（ホウ素）やＢＦ2 （フッ化ホウ
素）をイオン注入し、活性化アニールを行うことによ
り、半導体基底層２０９、半導体チャネル層２１０、及
び半導体キャップ層２１１からなる３層構造半導体領域
の一部をゲート電極に対して自己整合的にソース領域２
１２とドレイン領域２１３とを形成する（図２
（ｄ））。
素）をイオン注入し、活性化アニールを行うことによ
り、半導体基底層２０９、半導体チャネル層２１０、及
び半導体キャップ層２１１からなる３層構造半導体領域
の一部をゲート電極に対して自己整合的にソース領域２
１２とドレイン領域２１３とを形成する（図２
（ｄ））。
【００３７】最後に素子層と配線層との電気的絶縁のた
めの層間分離酸化膜２１４をＣＶＤ等でデポし、これに
コンタクト孔のパターニングとＲＩＥ等による開口を行
い、Ｗ（タングステン）などをコンタクト孔へ充填し、
その後Ａｌ（アルミニウム）をその充填材に接着するこ
とによって、ゲート、ソース、ドレインの各引出し用２
層電極２１５〜２１７を作ることにより素子が完成する
（図２（ｅ））。
めの層間分離酸化膜２１４をＣＶＤ等でデポし、これに
コンタクト孔のパターニングとＲＩＥ等による開口を行
い、Ｗ（タングステン）などをコンタクト孔へ充填し、
その後Ａｌ（アルミニウム）をその充填材に接着するこ
とによって、ゲート、ソース、ドレインの各引出し用２
層電極２１５〜２１７を作ることにより素子が完成する
（図２（ｅ））。
【００３８】以上述べてきた実施例では素子分離領域に
トレンチ素子分離を用いているが、これに限らず、通常
のＬＯＣＯＳ工程を用いることは一向に差支えない。ま
た、各種箇所の絶縁膜としてはＳｉ酸化膜を用いたが、
Ｓｉ窒化膜やその他の絶縁膜でも良いことは明らかであ
る。
トレンチ素子分離を用いているが、これに限らず、通常
のＬＯＣＯＳ工程を用いることは一向に差支えない。ま
た、各種箇所の絶縁膜としてはＳｉ酸化膜を用いたが、
Ｓｉ窒化膜やその他の絶縁膜でも良いことは明らかであ
る。
【００３９】ゲートの絶縁膜に関しては通常用いられる
シリコンを酸化する方法以外にもＣＶＤ等によりデポさ
れた酸化膜でも良い。なぜならば、この構造において
は、ゲート近傍の酸化膜界面の質の悪さは、キャリアの
振舞いに本質的には関係しないからである。もちろん、
他の方法で形成された酸化膜や窒化膜でも構わない。そ
のときには最も禁制帯幅の大きな半導体材料を半導体キ
ャップ層に用いれば良い。
シリコンを酸化する方法以外にもＣＶＤ等によりデポさ
れた酸化膜でも良い。なぜならば、この構造において
は、ゲート近傍の酸化膜界面の質の悪さは、キャリアの
振舞いに本質的には関係しないからである。もちろん、
他の方法で形成された酸化膜や窒化膜でも構わない。そ
のときには最も禁制帯幅の大きな半導体材料を半導体キ
ャップ層に用いれば良い。
【００４０】更に同様な組合わせでｎチャネル型電界効
果トランジスタに対しても本発明の適用は可能である。
果トランジスタに対しても本発明の適用は可能である。
【００４１】
【発明の効果】以上述べてきたように本発明によれば、
半導体基底層にアンドープの半導体を用いることによ
り、半導体チャネル層が反転した状態でもゲート絶縁膜
と半導体キャップ層との界面における反転層形成を抑え
て、結果的に半導体チャネル層よりも禁制帯幅が大きい
半導体キャップ層のキャリア移動度による見掛けの移動
度劣化を減少させることができ、当該埋込みチャネルの
特徴を最大限に生かした高い電流駆動力を持つ高性能か
つ微細化に適したｐ型電界効果トランジスタを形成する
ことができる。
半導体基底層にアンドープの半導体を用いることによ
り、半導体チャネル層が反転した状態でもゲート絶縁膜
と半導体キャップ層との界面における反転層形成を抑え
て、結果的に半導体チャネル層よりも禁制帯幅が大きい
半導体キャップ層のキャリア移動度による見掛けの移動
度劣化を減少させることができ、当該埋込みチャネルの
特徴を最大限に生かした高い電流駆動力を持つ高性能か
つ微細化に適したｐ型電界効果トランジスタを形成する
ことができる。
【図１】本発明の一実施例に係る半導体装置の構造を示
す断面図。
す断面図。
【図２】図１に示す構造を有する半導体装置の製造プロ
セスを解説する工程別素子断面図。
セスを解説する工程別素子断面図。
【図３】横軸に半導体基底層の不純物濃度Ｎsub 、縦軸
に半導体チャネル層中に生じたホールの数ｄｐSiと半導
体キャップ層中に生じたホールの数ｄｐSiGeとの比（ｄ
ｐSi／ｄｐSiGe）を取って、半導体基底層の不純物濃度
による半導体キャップ層での反転層形成に対する影響を
説明するグラフ。
に半導体チャネル層中に生じたホールの数ｄｐSiと半導
体キャップ層中に生じたホールの数ｄｐSiGeとの比（ｄ
ｐSi／ｄｐSiGe）を取って、半導体基底層の不純物濃度
による半導体キャップ層での反転層形成に対する影響を
説明するグラフ。
【図４】半導体チャネル層の厚さＴSiGeをパラメータと
し、横軸に半導体キャップ層の厚さＴSi、縦軸に半導体
キャップ層中と半導体チャネル層中とに生じるホールの
増加分の比（ｄｐSi／ｄｐSiGe）を取り、半導体チャネ
ル層及びキャップ層の厚さによる半導体キャップ層での
反転層形成に対する影響を説明するグラフ。
し、横軸に半導体キャップ層の厚さＴSi、縦軸に半導体
キャップ層中と半導体チャネル層中とに生じるホールの
増加分の比（ｄｐSi／ｄｐSiGe）を取り、半導体チャネ
ル層及びキャップ層の厚さによる半導体キャップ層での
反転層形成に対する影響を説明するグラフ。
【図５】横軸に半導体キャップ層の厚さＴSi、縦軸に半
導体キャップ層中と半導体チャネル層中とに生じるホー
ルの増加分の比（ｄｐSi／ｄｐSiGe）を取り、縦軸を図
４よりも拡大して半導体キャップ層の厚さによる半導体
キャップ層での反転層形成に対する影響を説明するグラ
フ。
導体キャップ層中と半導体チャネル層中とに生じるホー
ルの増加分の比（ｄｐSi／ｄｐSiGe）を取り、縦軸を図
４よりも拡大して半導体キャップ層の厚さによる半導体
キャップ層での反転層形成に対する影響を説明するグラ
フ。
【図６】ゲート電圧印加時における半導体基底層の不純
物濃度の違いによるバンド構造の相違を示すエネルギバ
ンド説明図。
物濃度の違いによるバンド構造の相違を示すエネルギバ
ンド説明図。
１，２０１ 半導体基板 ２，２０２ 層間分離酸化膜 ３，２０９ 半導体基底層 ４，２１０ 半導体チャネル層 ５，２１１ 半導体キャップ層 ６，２０７ ゲート絶縁膜 ７，２０８ ゲート電極 ８，２１２ ソース領域 ９，２１３ ドレイン領域
Claims (7)
- 【請求項１】半導体基板と、 半導体基底層、該半導体基底層の材料よりも禁制帯幅が
小さい材料により形成された半導体チャネル層、及び前
記半導体基底層の材料に比してその禁制帯幅が少なくと
も同等の材料により形成された半導体キャップ層が前記
半導体基板に近い側から順に積層されてなる３層構造半
導体領域をそのゲート電極下に有するとともに該３層構
造半導体領域の各側にソース領域及びドレイン領域を有
する絶縁ゲート型トランジスタと、 前記半導体基板と該絶縁ゲート型トランジスタとの間に
介在され両者を電気的に絶縁分離する層間分離絶縁膜層
とを備えていることを特徴とする半導体装置。 - 【請求項２】３層構造半導体領域の厚さの和は、 半導体基底層の不純物濃度をＮ、該半導体基底層の誘電
率をε、ボルツマン定数をＫB 、イントリンシック半導
体の不純物濃度をｎi 、電子電荷をｑとしたときの チャネル領域直下の最大空乏層幅Ｗm＝（４ε・ＫB ・
Ｔ・ln（Ｎ／ｎi ）／（ｑ2 ・Ｎ））1/2 よりも小さい
ことを特徴とする請求項１記載の半導体装置。 - 【請求項３】半導体基底層はアンドープ半導体から形成
されていることを特徴とする請求項２記載の半導体装
置。 - 【請求項４】半導体チャネル層の厚さは１００オングス
トローム以下であることを特徴とする請求項３記載の半
導体装置。 - 【請求項５】半導体キャップ層の厚さは４０オングスト
ローム以下であることを特徴とする請求項４記載の半導
体装置。 - 【請求項６】請求項１〜５のうちいずれか１項記載の半
導体装置における層間分離絶縁膜層上に半導体基底層を
形成するためのプロセスとして、 半導体基板の深部に酸素原子をイオン注入する工程と、 前記半導体基板を加熱処理することにより該半導体基板
表面に前記半導体基底層の材料とするイントリンシック
半導体膜を残してその酸素原子注入領域のみを前記層間
分離絶縁膜層として形成する工程とを含んでいることを
特徴とする半導体装置の製造方法。 - 【請求項７】請求項１〜５のうちいずれか１項記載の半
導体装置における層間分離絶縁膜層上に半導体基底層を
形成するためのプロセスとして、 半導体基板表面に絶縁膜を形成する工程と、 該絶縁膜上に前記半導体基底層の材料とする半導体膜を
張付ける工程とを含んでいることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00032492A JP3146045B2 (ja) | 1992-01-06 | 1992-01-06 | 半導体装置及びその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JPH05183154A true JPH05183154A (ja) | 1993-07-23 |
| JP3146045B2 JP3146045B2 (ja) | 2001-03-12 |
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|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020008789A (ko) * | 2000-07-24 | 2002-01-31 | 도호쿠 다이가쿠 | 왜곡을 갖는 채널층을 포함하는 ｍｏｓ형 ｆｅｔ 장치 |
| WO2002033759A1 (fr) * | 2000-10-19 | 2002-04-25 | Matsushita Electric Industrial Co., Ltd. | Transistor a effet de champ de canal p |
| US6717188B2 (en) | 2001-06-07 | 2004-04-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US6765227B1 (en) * | 2001-02-26 | 2004-07-20 | Advanced Micro Devices, Inc. | Semiconductor-on-insulator (SOI) wafer having a Si/SiGe/Si active layer and method of fabrication using wafer bonding |
| KR100473901B1 (ko) * | 1995-12-15 | 2005-08-29 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | SiGe층을포함하는반도체전계효과디바이스 |
| KR100516673B1 (ko) * | 2000-12-11 | 2005-09-22 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| JP2008511173A (ja) * | 2004-08-24 | 2008-04-10 | フリースケール セミコンダクター インコーポレイテッド | 移動度を半導体素子において増加させる方法及び装置 |
| JP2009054856A (ja) * | 2007-08-28 | 2009-03-12 | Asahi Kasei Electronics Co Ltd | 半導体装置 |
| US8039333B2 (en) | 2008-01-31 | 2011-10-18 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| EP2483915A4 (en) * | 2009-09-30 | 2015-07-01 | Suvolta Inc | ELECTRONIC DEVICES AND SYSTEMS, AND METHODS OF MAKING AND USING THE SAME |
| JP2017508277A (ja) * | 2014-01-10 | 2017-03-23 | マイクロン テクノロジー， インク． | 電界効果トランジスタ構造およびメモリアレイ |
| US10074568B2 (en) | 2009-09-30 | 2018-09-11 | Mie Fujitsu Semiconductor Limited | Electronic devices and systems, and methods for making and using same |
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|---|---|---|---|---|
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-
1992
- 1992-01-06 JP JP00032492A patent/JP3146045B2/ja not_active Expired - Fee Related
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| EP2483915A4 (en) * | 2009-09-30 | 2015-07-01 | Suvolta Inc | ELECTRONIC DEVICES AND SYSTEMS, AND METHODS OF MAKING AND USING THE SAME |
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| US10217668B2 (en) | 2009-09-30 | 2019-02-26 | Mie Fujitsu Semiconductor Limited | Electronic devices and systems, and methods for making and using the same |
| US10224244B2 (en) | 2009-09-30 | 2019-03-05 | Mie Fujitsu Semiconductor Limited | Electronic devices and systems, and methods for making and using the same |
| US10325986B2 (en) | 2009-09-30 | 2019-06-18 | Mie Fujitsu Semiconductor Limited | Advanced transistors with punch through suppression |
| US11062950B2 (en) | 2009-09-30 | 2021-07-13 | United Semiconductor Japan Co., Ltd. | Electronic devices and systems, and methods for making and using the same |
| US11887895B2 (en) | 2009-09-30 | 2024-01-30 | United Semiconductor Japan Co., Ltd. | Electronic devices and systems, and methods for making and using the same |
| JP2017508277A (ja) * | 2014-01-10 | 2017-03-23 | マイクロン テクノロジー， インク． | 電界効果トランジスタ構造およびメモリアレイ |
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