KR100516673B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 실리콘게르마늄 에피택셜 채널을 활성영역 전체에 성장시키는 경우 엔모스펫(nMOSFET)의 면저항 및 콘택 저항의 증가를 개선하기 위하여 채널 형성 영역에만 실리콘게르마늄 에피택셜 채널을 형성해 트랜지스터의 전류구동능력을 개선하는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 상보성 금속 산화막 반도체 인버터 ( CMOS ), 메모리 소자의 주변회로, 고속 저 전압 회로, 주문자형 반도체소자(ASIC), 엠엠엘(Merged Memory Logic) 소자 등에 적용되되, 실리콘게르마늄 에피택셜 채널을 활성영역 전체에 성장시키는 경우 엔모스펫(nMOSFET)의 면저항 및 콘택 저항의 증가를 개선하기 위하여 채널 형성 영역에만 실리콘게르마늄 에피택셜 채널을 형성해 트랜지스터의 전류구동능력을 개선하는 반도체 소자의 제조방법에 관한 것이다.
에피택셜 채널 소자는 벌크 실리콘 ( bulk silicon ) 에 비하여 표면 거칠기 ( surface roughness ) 가 개선되기 때문에 이동도 ( mobility ) 가 향상되므로 낮은 전압, 고속 동작을 가능하게 한다.
도 1 은 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도이다.
도 1을 참고하면, 반도체기판(11) 상에 트렌치형 소자분리막(13)을 형성한다.
그리고, 상기 반도체기판(11)의 활성영역을 일정깊이 식각하여 홈을 형성하고 이를 매립하는 실리콘게르마늄 에피택셜층(15)과 실리콘 캐핑레이어(17)를 적층구조로 채널을 형성한다. 이때, 상기 실리콘 캐핑레이어(17)는 에피택셜방법으로 형성한다.
그 다음, 상기 반도체기판(11)의 활성영역에 게이트산화막(19)이 게재되는 게이트전극(21)을 형성하고 그 측벽에 절연막 스페이서(23)를 형성한다.
그리고, 상기 전체표면상부를 평탄화시키는 층간절연막(27)을 형성한다.
그러나, 실리콘게르마늄 에피택셜층을 활성영역 전면에 성장시킬 경우 NMOS 트랜지스터의 경우 소오스/드레인 접합영역에 N 형 불순물을 이온주입하기 때문에 게르마늄과의 보상(compensation) 및 카우터 도핑 ( counter doping ) 의 영향으로 활성영역의 저항 증가 및 전류 구동 능력과 같은 전기적 특성의 열화가 발생할 수 있다.
도 2 는 실리콘기판, 실리콘 에피택셜층 또는 실리콘게르마늄 에피택셜층/실리콘에피택셜층과 같은 하지층일 때 콘택저항을 도시한 것이다.
상기 도 2에서 실리콘게르마늄 에피택셜층/실리콘에피택셜층이 하지층인 경우 높음 콘택저항을 도시한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 활성영역중 게이트전극으로 예정된 부분에만 실리콘게르마늄 에피택셜층과 실리콘 캐핑레이어의 적층구조를 형성하여 채널을 형성하되, 콘택예정된 부분을 실리콘 캐핑레이어 만으로 형성함으로써 저전압 구동의 고속 소자를 형성할 수 있고 콘택 저항을 감소시킬 수 있어 소자의 특성 및 신뢰성을 향상시키는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상에 버퍼층을 형성하는 공정과,
상기 반도체기판의 채널영역으로 예정된 부분의 상기 버퍼층 및 일정두께의 반도체기판을 식각하여 홈을 형성하는 공정과,
상기 홈에 실리콘게르마늄 에피택셜층을 형성하는 공정과,
상기 반도체기판의 활성영역에 실리콘 캐핑레이어를 형성하여 채널영역에 실리콘게르마늄 에피택셜층과 실리콘 캐핑레이어의 적층구조로 채널을 형성하는 공정과,
상기 채널 상부에 게이트산화막이 게재되는 게이트전극을 형성하는 공정과,
상기 게이트전극 측벽에 절연막 스페이서를 형성하며 소오스/드레인 접합영역을 형성하는 공정과,
상기 소오스/드레인 접합영역 상측의 실리콘 캐핑레이어를 노출시키는 콘택홀이 구비되는 층간절연막을 형성하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 3a 내지 도 3h 는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
도 3a를 참조하면, 반도체기판(31)에 트렌치형 소자분리막(33)을 형성하는 버퍼층(35)을 형성한다.
도 3b를 참조하면, 상기 버퍼층(35) 상부에 감광막패턴(37)을 형성한다. 이때, 상기 감광막패턴(37)은 네가티브 감광막을 도포하고 게이트전극 마스크를 이용한 노광 및 현상공정으로 형성한다.
도 3c를 참조하면, 상기 감광막패턴(37)을 마스크로하여 상기 버퍼층(35) 및 일정두께의 반도체기판(39)을 식각하여 홈(39)을 형성한다.
이때, 상기 홈(39)은 100 - 1100 Å 깊이로 형성한다.
도 3d를 참조하면, 상기 감광막패턴(37)을 제거하고 상기 홈(39) 저부에 실리콘게르마늄 에피택셜층(41)을 100 - 1000 Å 두께로 성장시킨다.
그 다음, 상기 반도체기판(39)의 활성영역 전면에 실리콘 캐핑레이어(43)를 성장시켜 상기 게이트전극으로 예정된 영역에 실리콘게르마늄 에피택셜층(41)과 실리콘 캐핑레이어(43)의 적층구조로 채널을 형성한다.
이때, 상기 실리콘 캐핑레이어(43)는 상기 홈(39)을 매립할 수 있는 10 - 100 Å 두께로 형성한다.
도 3e 및 도 3f를 참조하면, 상기 채널 상측에 게이트산화막(45)에 게재되는 게이트전극(47)을 형성한다.
이때, 상기 게이트전극(47)은 전체표면상부에 게이트산화막(45)과 게이트전극(47)용 도전층을 적층하고 이를 게이트전극 마스크를 이용한 사진식각공정으로 식각하여 형성한다.
도 3g를 참조하면, 상기 게이트전극을 마스크로하여 상기 반도체기판(31)에 저농도의 엔형 불순물을 이온주입하고, 상기 게이트전극(47) 측벽에 절연막 스페이서(49)를 형성한 다음, 상기 게이트전극(47) 및 절연막 스페이서(49)를 마스크로하여 상기 반도체기판(31)에 고농도의 엔형 불순물을 이온주입하여 LDD 구조의 소오스/드레인 접합영역(51)이 구비되는 엔모스펫(NMOSFET)을 형성한다.
도 3h를 참조하면, 전체표면상부에 층간절연막(53)을 형성하고 콘택마스크를 이용한 사진식각공정으로 상기 활성영역의 실리콘 캐핑레이어(43)를 노출시키는 콘택홀(55)을 형성한다.
후속공정으로 상기 반도체기판(31)의 불순물 접합영역에 접속되는 도전배선(도시안됨)을 형성한다.
본 발명은, 상기 홈(39)을 형성하지 않고 상기 홈이 형성될 부분에 게르마늄을 100 - 1000 Å 깊이만큼 이온 임플란트하여 상기 실리콘게르마늄 에피택셜층을 대신 형성할 수 있다.
또한, PMOSFET 형성공정에 적용할 수 있으며, SOI 소자에도 적용할 수 있다. 그리고, 별도의 마스크를 이용하여 상기 홈을 형성할 수도 있다.
상기한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 게이트전극 형성공정시 채널 영역과의 오정렬로 인한 기생 캐패시턴스 증가를 줄일 수 있고, 콘택저항을 감소시키며, 면 저항을 감소시키고 전류 구동능력을 향상시켜 소자의 동작 속도를 향상시킬 수 있는 효과를 제공한다.
도 1 은 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2 는 하지층에 따른 콘택저항을 도시한 그래프도.
도 3a 내지 도 3h 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11,31 : 반도체기판 13,33 : 소자분리막
15,41 : 실리콘게르마늄 에피택셜층
17,43 : 실리콘 캐핑레이어 19,45 : 게이트산화막
21,47 : 게이트전극 23,49 : 절연막 스페이서
25,51 : 소오스/드레인 접합영역 27,53 : 층간절연막
29,55 : 콘택홀 35 : 버퍼층
37 : 감광막패턴 39 : 홈
Claims (5)
- 반도체기판 상에 버퍼층을 형성하는 공정과,상기 반도체기판의 채널영역으로 예정된 부분의 상기 버퍼층 및 일정두께의 반도체기판을 식각하여 홈을 형성하는 공정과,상기 홈에 실리콘게르마늄 에피택셜층을 형성하는 공정과,상기 반도체기판의 활성영역에 실리콘 캐핑레이어를 형성하여 채널영역에 실리콘게르마늄 에피택셜층과 실리콘 캐핑레이어의 적층구조로 채널을 형성하는 공정과,상기 채널 상부에 게이트산화막이 게재되는 게이트전극을 형성하는 공정과,상기 게이트전극 측벽에 절연막 스페이서를 형성하며 소오스/드레인 접합영역을 형성하는 공정과,상기 소오스/드레인 접합영역 상측의 실리콘 캐핑레이어를 노출시키는 콘택홀이 구비되는 층간절연막을 형성하는 공정을 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 홈은 100 - 1100Å 깊이로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 실리콘게르마늄 에피택셜층은 이온 임플란트 공정으로 게르마늄을 주입하여 형성하는 것을 특징으로 하는 식각 폴리머를 이용한 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 실리콘게르마늄 에피택셜층은 100 - 1000 Å 두께로 형성하는 것을 특징으로 하는 식각 폴리머를 이용한 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 실리콘 캐핑레이어는 10 - 100 Å 두께로 형성하는 것을 특징으로 하는 식각 폴리머를 이용한 반도체소자의 제조방법.
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