KR100365416B1 - 반도체소자의제조방법 - Google Patents
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Abstract
본 발명은 SOI(Silicon On Insulator) 기판 상에 형성되는 모스 트랜지스터에서의 접촉 저항을 감소시킬 수 있는 반도체 소자의 제조방법에 관한 것으로, 본 발명은 SOI 기판 상에 통상의 방법으로 스페이서를 갖는 게이트 전극을 형성한 다음, 접합 영역 상에 폴리실리콘을 잔류시킴으로써, 접합 영역의 확장을 통해 상기 접합 영역에서의 접촉 저항을 감소시키고, 이를 통해, 소자 특성을 향상시킨다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 SOI(Silicon On Insulator) 기판 상에 형성되는 모스 트랜지스터에서의 접촉저항을 감소시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로 SOI 기술은 명칭에서 제시되는 바와 같이 매몰산화막 상의 실리콘층에 소자를 형성하는 기술로, 고집적 소자의 제조시 벌크(bulk) 부분을 형성하지 않고도 반도체 소자를 형성할 수 있는 새로운 기술이다.
이러한 SOI 기술은 벌크 CMOS에서 발생되는 래치 업(latch up)과 같은 문제점을 근본적으로 치유할 수 있으며, 칩 사이즈의 감소 및 고집적화를 이룰 수 있고, 그 밖에도 기생 캐패시터를 감소시킬 수 있어 소자의 스피드면을 개선시킬 수 있는 장점을 갖고 있으며, 특히, SOI CMOS는 1.5V정도의 낮은 전압에서도 매우 양호한 문턱 전압을 제어할 수 있고, 매우 높은 드라이브 전류 (drive current) 때문에 차세대 소자로 각광 받고 있다.
여기서 종래의 SOI 모스 트랜지스터 제조방법에 대하여 살펴보면, 500Å 두께의 실리콘층을 갖는 SOI 기판을 마련한 상태에서, 상기 실리콘층의 소자 분리 예정 영역에 국부 산화를 통해 필드 산화막을 형성한 후, 소정 영역에 게이트 전극을 형성하고, 저농도 이온주입 공정을 실시한다. 그 다음, 게이트전극 양측벽에 스페이서를 형성하고, 다시 고농도 이온주입을 실시한 후, 어닐링을 행하여 접합 영역을 형성함으로써 SOI 모스 트랜지스터를 완성한다.
그러나, 상기와 같이 박막의 실리콘층에 접합 영역을 형성하게 되면, 실리콘층의 자체 특성 및 그 밖의 제반 문제에 의해 접합 영역의 접촉 저항이 커지는 문제점이 있어, 이후의 배선 공정을 진행하는 데 소자의 특성을 열화시키는 어려움이 상존하였다.
따라서, 상기한 종래의 문제점을 해결하기 위한 본 발명은, SOI 모스 트렌지스터 형성시 접합 영역의 접촉 저항을 감소시켜 소자의 특성을 개선시킬 수 있는반도체 소자의 제조방법을 제공하는 것이 그 목적이다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, SOI 기판의 실리콘층의 적소에 소자분리막을 형성한 후, 게이트 전극을 형성하는 단계; 상기 전체 구조에 불순물을 저농도 이온주입하는 단계; 상기 게이트 전극 양측벽에 스페이서를 형성하는 단계; 상기 결과물 상에 불술물 도핑이 이루어지지 않은 폴리실리콘을 증착하는 단계; 상기 폴리실리콘을 이방성 식각하여 상기 게이트 전극 양측 하단에 잔류시키는 단계; 상기 잔류된 폴리실리콘을 포함한 전체 구조에 불순물을 고농도 이온주입하는 단계; 및 상기 결과물을 어닐링하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면에 의거하여 본 발명을 자세히 설명하기로 한다.
첨부한 도면 제 1 도 (가) 내지 (마)는 SOI 모스 트랜지스터의 제조단계를 순차적으로 나타낸 요부 단면도이다.
제 1 도 (가)에 도시된 바와 같이, 매몰산화막(1) 상에 실리콘층(2)이 형성된 SOI 기판을 마련한 상태에서, 상기 실리콘층(2)의 소정 영역을 국부 성장시켜 필드 산화막(3)을 형성하고, 그런다음, 전체 구조 상에 게이트 전극을 형성하기 위하여 게이트 절연막(4), 폴리실리콘(5), 실리사이드(6)을 차례로 적층한 후, 최상부의 소정 부분에 게이트 전극 형성을 위한 PR 패턴(7)을 형성한다.
다음으로, 제 1 도 (나)에 도시된 바와 같이, 상기 PR 패턴(7)의 형태로 하부의 적층막을 식각한 후, 상기 PR 패턴(7)을 제거하여 게이트 전극(10)을 형성하고, LDD(lightly doped drain)를 형성하기 위하여 전체 구조에 저농도 이온주입(8)을 실시한다.
그 다음, 제 1 도 (다)에 도시된 바와 같이, 상기 결과물 상에 산화막을 형성한 후, 상기 산화막을 이방성 식각하여 게이트 전극(10)의 양측벽에 스페이서(9)를 형성한다.
이어서, 제 2 도(라)에 도시된 바와 같이, 상기 단계까지의 결과물 상에 불순물 도핑이 이루어지지 않은 폴리실리콘(11)을 2000 내지 5000Å의 두께 범위로 증착한다.
그리고 나서, 제 2 도 (마)에 도시된 바와 같이, 상기 폴리실리콘에 대해 RIE 타입의 버티컬 식각(vertical etching)을 실시하여 상기 게이트 전극(10)의 양측 하단에 잔류시키고, 이어, 전체 구조에 접합 영역을 형성하기 위한 고농도 이온주입(12)을 실시한 후, 어닐링을 행하여 SOI 모스 트랜지스터를 완성한다. 이때, 상기 고농도 이온주입이 이루어진 폴리실리콘은 모스 트랜지스터에서의 접합 영역이 되고, 이러한 폴리실리콘은 게이트 전극 측벽 부위 및 필드 산화막 상부에도 잔존되어 있으므로, 결과적으로 접합 영역의 확장이 이루어져, 상기 접합 영역에서의 접촉 저항을 감소시킬 수 있게 된다.
이상에서 상세히 설명한 바와 같이, 본 발명은 SOI 모스 트랜지스터의 형성시 접합 영역 상에 폴리실리콘을 잔류시킴으로써 접합 영역의 확장을 통해 접촉 저항을 감소시킬 수 있으며, 이 결과로, 소자 특성을 향상시킬 수 있다.
또한, 본 발명에서는 접촉 저항을 감소시키기 위해 접합 영역 상단에 폴리실리콘만을 잔류시켰지만, 상기 폴리실리콘 상에 실리사이드를 적층하여도 동일한 효과를 얻을 수 있다.
제 1 도 (가) 내지 (마)는 본 발명에 따른 SOI 모스 트랜지스터의 제조단계를 순차적으로 나타낸 요부단면도
*도면의 주요부분에 대한 부호의 설명*
1 : 매몰산화막 2 : 실리콘층
3 : 필드 산화막 4 : 게이트 절연막
5,11 : 폴리실리콘 6 : 실리사이드
7 : PR 패턴 8 : 저농도 이온
9 : 스페이서 10 : 게이트 전극
12 : 고농도 이온
Claims (5)
- SOI 기판의 실리콘층의 적소에 소자분리막을 형성한 후, 게이트 전극을 형성하는 단계;상기 전체 구조에 불순물을 저농도 이온주입하는 단계;상기 게이트 전극 양측벽에 스페이서를 형성하는 단계;상기 결과물 상에 불순물 도핑이 이루어지지 않은 폴리실리콘을 증착하는 단계;상기 폴리실리콘을 이방성 식각하여 상기 게이트 전극 양측 하단에 잔류시키는 단계;상기 잔류된 폴리실리콘을 포함한 전체 구조에 불순물을 고농도 이온주입하는 단계; 및상기 결과물을 어닐링하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 폴리실리콘은 2000 내지 5000Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 폴리실리콘의 식각은 RIE 타입의 버티컬 식각으로 행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 잔류된 폴리실리콘은 상기 모스 트랜지스터의 접합 영역인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 폴리실리콘을 이방성 식각하는 단계후, 상기 불순물을 고농도 이온주입하는 단계전, 상기 잔류된 폴리실리콘 상에 실리사이드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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