JP2908715B2 - モスフェット（ｍｏｓｆｅｔ）及びその製造方法 - Google Patents
モスフェット（ｍｏｓｆｅｔ）及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体素子のモスフェ
ット（ＭＯＳＦＥＴ）及びその製造方法に関し、特にチ
ャンネル長さが増大し、自己整列されたポリサイド構造
を有するモスフェット及びその製造方法に関する。
ット（ＭＯＳＦＥＴ）及びその製造方法に関し、特にチ
ャンネル長さが増大し、自己整列されたポリサイド構造
を有するモスフェット及びその製造方法に関する。
【０００２】
【従来の技術】半導体素子が高集積化することによりモ
スフェットのゲートチャンネル長さが減少するようにな
る。
スフェットのゲートチャンネル長さが減少するようにな
る。
【０００３】従来の技術によるモスフェットを図１を参
照して説明する。シリコン基板（１）にゲート酸化膜
（２）及びポリシリコン層でなるゲート電極（３）を形
成し低濃度不純物をシリコン基板にイオン注入してＬＤ
Ｄ領域（４）を形成し、ゲート電極（３）の側壁に絶縁
膜スペーサー（５）を形成した後、高濃度不純物をシリ
コン基板（１）にイオン注入してソース／ドレイン領域
（６）を形成する。
照して説明する。シリコン基板（１）にゲート酸化膜
（２）及びポリシリコン層でなるゲート電極（３）を形
成し低濃度不純物をシリコン基板にイオン注入してＬＤ
Ｄ領域（４）を形成し、ゲート電極（３）の側壁に絶縁
膜スペーサー（５）を形成した後、高濃度不純物をシリ
コン基板（１）にイオン注入してソース／ドレイン領域
（６）を形成する。
【０００４】このようなモスフェットは、高集積化のた
めにチャンネル長さが減少した構造で形成されるが、チ
ャンネル長さが短いと、閾電圧（ＶT ）と破壊電圧（Ｖ
BD）が減少し、基板電流増加等によってモスフェットの
電気的特性が低下する現象が発生する。
めにチャンネル長さが減少した構造で形成されるが、チ
ャンネル長さが短いと、閾電圧（ＶT ）と破壊電圧（Ｖ
BD）が減少し、基板電流増加等によってモスフェットの
電気的特性が低下する現象が発生する。
【０００５】
【発明が解決しようとする課題】そこで、本発明は、高
集積化されたチップにおいて、ゲート電極が形成される
面積が限定されていても、十分長いチャンネル長さを有
するモスフェットおよびその製造方法を提供することに
その目的がある。
集積化されたチップにおいて、ゲート電極が形成される
面積が限定されていても、十分長いチャンネル長さを有
するモスフェットおよびその製造方法を提供することに
その目的がある。
【０００６】
【課題を解決するための手段】本発明によるモスフェッ
トは、半導体基板の所定部分が突出した構造に形成さ
れ、この突出した構造の半導体基板を囲むようゲート酸
化膜とゲート電極用ポリシリコンパターンを備え、ゲー
ト電極用ポリシリコンパターン両方の縁の下部の半導体
基板にＬＤＤ領域とソース／ドレイン領域とを備え、Ｌ
ＤＤ領域は半導体基板の突出部と離隔しており、ソース
／ドレイン領域はゲート電極用ポリシリコンパターンの
縁の下部と平面的に離隔していることを特徴とする。
トは、半導体基板の所定部分が突出した構造に形成さ
れ、この突出した構造の半導体基板を囲むようゲート酸
化膜とゲート電極用ポリシリコンパターンを備え、ゲー
ト電極用ポリシリコンパターン両方の縁の下部の半導体
基板にＬＤＤ領域とソース／ドレイン領域とを備え、Ｌ
ＤＤ領域は半導体基板の突出部と離隔しており、ソース
／ドレイン領域はゲート電極用ポリシリコンパターンの
縁の下部と平面的に離隔していることを特徴とする。
【０００７】本発明によるモスフェット製造方法は、半
導体基板上部に第１酸化膜を形成し、その上部に感光膜
パターンを形成して、露出された第１酸化膜とその下部
の半導体基板の一定厚さをエッチングして突出した形態
の半導体基板を形成する段階と、前記感光膜パターンと
第１酸化膜を取り除き全体的にゲート酸化膜とポリシリ
コン層を積層する段階と、ゲート電極マスクを用いたエ
ッチング工程で前記ポリシリコン層の一定部分を取り除
き突出部の半導体基板を囲んだゲート電極用ポリシリコ
ンパターンを形成する段階と、低濃度不純物を半導体基
板にイオン注入してＬＤＤ領域を形成する段階と、前記
ポリシリコンパターン側壁に絶縁膜スペーサーを形成し
た後、高濃度不純物を半導体基板にイオン注入してソー
ス／ドレイン領域を形成する段階と、前記ソース／ドレ
イン領域を形成してから、全体構造上部に転移金属膜と
第２酸化膜を積層した後、熱処理工程で前記ポリシリコ
ンパターンとソース／ドレイン領域上部にシリサイドを
形成し、残余の転移金属膜は酸化させ転移金属酸化膜を
形成する段階とを含むことを特徴とする。
導体基板上部に第１酸化膜を形成し、その上部に感光膜
パターンを形成して、露出された第１酸化膜とその下部
の半導体基板の一定厚さをエッチングして突出した形態
の半導体基板を形成する段階と、前記感光膜パターンと
第１酸化膜を取り除き全体的にゲート酸化膜とポリシリ
コン層を積層する段階と、ゲート電極マスクを用いたエ
ッチング工程で前記ポリシリコン層の一定部分を取り除
き突出部の半導体基板を囲んだゲート電極用ポリシリコ
ンパターンを形成する段階と、低濃度不純物を半導体基
板にイオン注入してＬＤＤ領域を形成する段階と、前記
ポリシリコンパターン側壁に絶縁膜スペーサーを形成し
た後、高濃度不純物を半導体基板にイオン注入してソー
ス／ドレイン領域を形成する段階と、前記ソース／ドレ
イン領域を形成してから、全体構造上部に転移金属膜と
第２酸化膜を積層した後、熱処理工程で前記ポリシリコ
ンパターンとソース／ドレイン領域上部にシリサイドを
形成し、残余の転移金属膜は酸化させ転移金属酸化膜を
形成する段階とを含むことを特徴とする。
【０００８】
【作用】本発明によれば半導体素子の高集積化に対応し
て有効チャンネル長さを延長させることができる。
て有効チャンネル長さを延長させることができる。
【０００９】また、ゲート電極とソース／ドレインにシ
リサイドを形成するだけでなく、絶縁膜スペーサーの表
面に堆積した転移金属を酸化させて転移金属酸化膜を形
成することにより絶縁効果も向上する。
リサイドを形成するだけでなく、絶縁膜スペーサーの表
面に堆積した転移金属を酸化させて転移金属酸化膜を形
成することにより絶縁効果も向上する。
【００１０】
【実施例】以下、添付した図面を参照して本発明を詳細
に説明する。
に説明する。
【００１１】図２乃至図５は、限定された面積において
チャンネル長さを増大させたモスフェットを製造する本
発明の工程段階を示した断面図である。
チャンネル長さを増大させたモスフェットを製造する本
発明の工程段階を示した断面図である。
【００１２】図２は、シリコン基板（１）上部に厚さが
１００−５００オングストロームの第１酸化膜（８）を
形成し、その上部に感光膜パターン（９）を形成した
後、エッチング工程で第１酸化膜（８）とその下部のシ
リコン基板（１）を一定厚さにエッチングすることによ
り、突出した構造のシリコン基板（１）を形成した断面
図である。
１００−５００オングストロームの第１酸化膜（８）を
形成し、その上部に感光膜パターン（９）を形成した
後、エッチング工程で第１酸化膜（８）とその下部のシ
リコン基板（１）を一定厚さにエッチングすることによ
り、突出した構造のシリコン基板（１）を形成した断面
図である。
【００１３】図３は、前記感光膜パターン（９）を取り
除いた後、弗酸（ＨＦ）により前記第１酸化膜（８）を
取り除き、ゲート酸化膜（２）とドーピングしたポリシ
リコン層（３）をシリコン基板（１）上部に形成した断
面図である。参考までに述べると、前記第１酸化膜
（８）を取り除いた後シリコン基板（１）に閾電圧（Ｖ
T）調節用不純物をイオン注入することもできる。
除いた後、弗酸（ＨＦ）により前記第１酸化膜（８）を
取り除き、ゲート酸化膜（２）とドーピングしたポリシ
リコン層（３）をシリコン基板（１）上部に形成した断
面図である。参考までに述べると、前記第１酸化膜
（８）を取り除いた後シリコン基板（１）に閾電圧（Ｖ
T）調節用不純物をイオン注入することもできる。
【００１４】図４は、ゲート電極マスク用感光膜パター
ン（図示せず）を用いたエッチング工程で前記ポリシリ
コン層（３）の一定部分をエッチングして突出した部位
のシリコン基板（１）を囲む構造のゲート電極（３’）
を形成し、低濃度不純物をシリコン基板（１）に傾斜さ
せてイオン注入し、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）領域（４）を形成した断面図である。
ン（図示せず）を用いたエッチング工程で前記ポリシリ
コン層（３）の一定部分をエッチングして突出した部位
のシリコン基板（１）を囲む構造のゲート電極（３’）
を形成し、低濃度不純物をシリコン基板（１）に傾斜さ
せてイオン注入し、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）領域（４）を形成した断面図である。
【００１５】図５は、前記ゲート電極（３’）側壁に絶
縁膜スペーサー（５）を形成し高濃度不純物をシリコン
基板（１）にイオン注入してソース／ドレイン領域
（６）を形成した後、全体構造上部に転移金属（図示せ
ず）と第２熱酸化膜（１８）を積層し、熱処理工程を施
して前記ゲート電極（３’）とソース／ドレイン領域
（６）上部にシリサイド（７）を形成し、絶縁膜スペー
サー（５）の上部の転移金属は酸化させて転移金属酸化
膜（１７）を形成した断面図である。
縁膜スペーサー（５）を形成し高濃度不純物をシリコン
基板（１）にイオン注入してソース／ドレイン領域
（６）を形成した後、全体構造上部に転移金属（図示せ
ず）と第２熱酸化膜（１８）を積層し、熱処理工程を施
して前記ゲート電極（３’）とソース／ドレイン領域
（６）上部にシリサイド（７）を形成し、絶縁膜スペー
サー（５）の上部の転移金属は酸化させて転移金属酸化
膜（１７）を形成した断面図である。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
モスフェット（ＭＯＳＦＥＴ）の素子面積を変えること
なく実質的なゲート長さを長くすることができる。その
ため、高集積化による閾電圧（ＶT ）と破壊電圧
（ＶBD）の減少を抑制でき、基板電流の増加等によるモ
スフェットの電気的特性の低下を防止することができ
る。
モスフェット（ＭＯＳＦＥＴ）の素子面積を変えること
なく実質的なゲート長さを長くすることができる。その
ため、高集積化による閾電圧（ＶT ）と破壊電圧
（ＶBD）の減少を抑制でき、基板電流の増加等によるモ
スフェットの電気的特性の低下を防止することができ
る。
【図面の簡単な説明】
【図１】従来の技術でモスフェット（ＭＯＳＦＥＴ）を
製造した断面図。
製造した断面図。
【図２】本発明によりチャンネル長さが増大したモスフ
ェットを製造する段階を示す断面図。
ェットを製造する段階を示す断面図。
【図３】本発明によりチャンネル長さが増大したモスフ
ェットを製造する段階を示す断面図。
ェットを製造する段階を示す断面図。
【図４】本発明によりチャンネル長さが増大したモスフ
ェットを製造する段階を示す断面図。
ェットを製造する段階を示す断面図。
【図５】本発明によりチャンネル長さが増大したモスフ
ェットを製造する段階を示す断面図。
ェットを製造する段階を示す断面図。
１…シリコン基板、２…ゲート酸化膜、３…ポリシリコ
ン層、３’…ゲート電極、４…ＬＤＤ領域（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）、５…絶縁膜スペーサ
ー、６…ソース／ドレイン領域、７…シリサイド、８…
第１酸化膜、９…感光膜パターン、１７転移金属酸化
膜。
ン層、３’…ゲート電極、４…ＬＤＤ領域（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）、５…絶縁膜スペーサ
ー、６…ソース／ドレイン領域、７…シリサイド、８…
第１酸化膜、９…感光膜パターン、１７転移金属酸化
膜。
Claims (4)
- 【請求項１】 半導体基板上部に第１酸化膜を形成し、
その上部に感光膜パターンを形成し、露出した第１酸化
膜とその下部の半導体基板の一定厚さをエッチングして
突出した形態の半導体基板を形成する段階と、 前記感光膜パターンと第１酸化膜を取り除き、全体的に
ゲート酸化膜とポリシリコン層を積層する段階と、 ゲート電極マスクを用いたエッチング工程で、前記ポリ
シリコン層の一定部分を取り除き突出部の半導体基板を
囲んだ構造のゲート電極を形成する段階と、 低濃度不純物を半導体基板にイオン注入してＬＤＤ領域
を形成する段階と、 前記ポリシリコンパターン側壁に絶縁膜スペーサーを形
成した後、高濃度不純物を半導体基板にイオン注入して
ソース／ドレイン領域を形成する段階と、 前記ソース／ドレイン領域を形成してから、全体構造上
部に転移金属膜と第２酸化膜を積層した後、熱処理工程
で前記ポリシリコンパターンとソース／ドレイン領域上
部にシリサイドを形成し、残余の転移金属膜は酸化させ
転移金属酸化膜を形成する段階とを含むモスフェット製
造方法。 - 【請求項２】 前記低濃度不純物をイオン注入する際、
シリコン基板に対して傾斜させて注入することを特徴と
する請求項１記載のモスフェット製造方法。 - 【請求項３】 前記ゲート酸化膜の形成以前に、前記半
導体基板に閾電圧調節用不純物をイオン注入することを
特徴とする請求項１記載のモスフェット製造方法。 - 【請求項４】 半導体基板の所定部分が突出した構造に
形成され、前記突出した構造の半導体基板を囲むようゲ
ート酸化膜とゲート電極用ポリシリコンパターンを備
え、前記ゲート電極用ポリシリコンパターン両方の縁の
下部の半導体基板にＬＤＤ領域とソース／ドレイン領域
とを備え、前記ＬＤＤ領域は前記半導体基板の前記突出
部と離隔しており、前記ソース／ドレイン領域は前記ゲ
ート電極用ポリシリコンパターンの縁の下部と平面的に
離隔しており、前記ポリシリコンパターン上部とソース
／ドレイン領域上部にシリサイドが形成されていること
を特徴とするモスフェット。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR93030480A KR970008820B1 (en) | 1993-12-28 | 1993-12-28 | Mos fet manufacture |
| KR93-30480 | 1993-12-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07326752A JPH07326752A (ja) | 1995-12-12 |
| JP2908715B2 true JP2908715B2 (ja) | 1999-06-21 |
Family
ID=19373488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6327730A Expired - Fee Related JP2908715B2 (ja) | 1993-12-28 | 1994-12-28 | モスフェット（ｍｏｓｆｅｔ）及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5527725A (ja) |
| JP (1) | JP2908715B2 (ja) |
| KR (1) | KR970008820B1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5935867A (en) * | 1995-06-07 | 1999-08-10 | Advanced Micro Devices, Inc. | Shallow drain extension formation by angled implantation |
| TW328650B (en) * | 1996-08-27 | 1998-03-21 | United Microelectronics Corp | The MOS device and its manufacturing method |
| US6287926B1 (en) * | 1999-02-19 | 2001-09-11 | Taiwan Semiconductor Manufacturing Company | Self aligned channel implant, elevated S/D process by gate electrode damascene |
| US6316322B1 (en) * | 1999-09-24 | 2001-11-13 | Advanced Micro Devices, Inc. | Method for fabricating semiconductor device |
| KR100635546B1 (ko) * | 2004-12-24 | 2006-10-17 | 학교법인 포항공과대학교 | 전계 효과 트랜지스터 채널 구조를 갖는 스캐닝 프로브마이크로 스코프의 탐침 및 그 제조 방법 |
| KR100753098B1 (ko) * | 2004-12-28 | 2007-08-29 | 주식회사 하이닉스반도체 | 채널길이를 증가시킨 반도체 소자 및 그의 제조 방법 |
| US10475642B2 (en) * | 2016-04-21 | 2019-11-12 | Applied Materials, Inc. | Doped and undoped vanadium oxides for low-k spacer applications |
| US11088688B2 (en) | 2019-02-13 | 2021-08-10 | Logisic Devices, Inc. | Configurations of composite devices comprising of a normally-on FET and a normally-off FET |
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