JP3220267B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特にＭＩＳＦＥＴの製造方法に関する。
係り、特にＭＩＳＦＥＴの製造方法に関する。
【０００２】
【従来の技術】ＭＯＳスケーリング則によれば、ゲート
長が短くなると、空乏層の広がりを抑え、短チャネル効
果を抑制するために、基板の表面濃度を高くしなければ
ならない。従来、チャネルイオン注入によって、基板表
面の濃度を制御していたが、ソース・ドレイン領域にも
イオン注入されるため、空乏層容量が増大してしまい、
回路動作の観点から、素子微細化のメリットが失われる
という問題があった。
長が短くなると、空乏層の広がりを抑え、短チャネル効
果を抑制するために、基板の表面濃度を高くしなければ
ならない。従来、チャネルイオン注入によって、基板表
面の濃度を制御していたが、ソース・ドレイン領域にも
イオン注入されるため、空乏層容量が増大してしまい、
回路動作の観点から、素子微細化のメリットが失われる
という問題があった。
【０００３】これを回避する方策としては、チャネルイ
オン注入の際に、ソース・ドレイン領域をマスクで隠す
ことが簡便であるが、この後にゲート加工を行うため
に、アラインメントの問題が生じる。合わせ余裕を考慮
すると、チャネルイオン注入される領域を狭い範囲に限
定するのは実際上不可能であり、ソース・ドレイン領域
にイオン注入されるのは防げなかった。
オン注入の際に、ソース・ドレイン領域をマスクで隠す
ことが簡便であるが、この後にゲート加工を行うため
に、アラインメントの問題が生じる。合わせ余裕を考慮
すると、チャネルイオン注入される領域を狭い範囲に限
定するのは実際上不可能であり、ソース・ドレイン領域
にイオン注入されるのは防げなかった。
【０００４】
【発明が解決しようとする課題】以上のように、従来の
手法では、素子の微細化にともない顕在化する拡散層容
量の増大を回避するのは、非常に難しい。
手法では、素子の微細化にともない顕在化する拡散層容
量の増大を回避するのは、非常に難しい。
【０００５】本発明は、ディープ・サブミクロン以下の
ＭＯＳ素子で問題となってくる拡散層容量の増大を解決
する半導体装置の製造方法を提案することを目的として
いる。
ＭＯＳ素子で問題となってくる拡散層容量の増大を解決
する半導体装置の製造方法を提案することを目的として
いる。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置の製造方法は、第１導電型の半
導体基板上に段差を有する素子分離領域を形成する工程
と、その素子分離領域によって規定された素子領域に、
第２導電型の不純物領域であるソースおよびドレイン、
ゲート絶縁膜、ゲート電極及びこのゲート電極の側壁に
ある側壁絶縁膜を有するＭＩＳＦＥＴを形成する工程
と、ソースおよびドレインの露出部及び素子分離領域上
に導電性膜を堆積する工程と、この導電性膜及びゲート
電極をマスクとして斜めイオン注入を行い、上記ゲート
絶縁膜下の前記ソースおよびドレインに接し、上記半導
体基板の不純物濃度よりも高い第１導電型の不純物領域
を形成する工程とを有することである。
め、本発明の半導体装置の製造方法は、第１導電型の半
導体基板上に段差を有する素子分離領域を形成する工程
と、その素子分離領域によって規定された素子領域に、
第２導電型の不純物領域であるソースおよびドレイン、
ゲート絶縁膜、ゲート電極及びこのゲート電極の側壁に
ある側壁絶縁膜を有するＭＩＳＦＥＴを形成する工程
と、ソースおよびドレインの露出部及び素子分離領域上
に導電性膜を堆積する工程と、この導電性膜及びゲート
電極をマスクとして斜めイオン注入を行い、上記ゲート
絶縁膜下の前記ソースおよびドレインに接し、上記半導
体基板の不純物濃度よりも高い第１導電型の不純物領域
を形成する工程とを有することである。
【０００７】
【作用】本発明は、半導体基板上に素子分離領域を形成
した後に、素子領域内にＭＩＳＦＥＴを形成する。第２
導電型の高濃度不純物領域であるソースおよびドレイン
上及び素子分離領域上に導電性膜を堆積させる。この素
子分離領域上に堆積された導電性膜及びゲート電極をマ
スクとして斜めイオン注入を行い、ソースおよびドレイ
ンのゲート側壁部のみに、第２導電型と逆型の第１導電
型の高濃度不純物領域を形成している。
した後に、素子領域内にＭＩＳＦＥＴを形成する。第２
導電型の高濃度不純物領域であるソースおよびドレイン
上及び素子分離領域上に導電性膜を堆積させる。この素
子分離領域上に堆積された導電性膜及びゲート電極をマ
スクとして斜めイオン注入を行い、ソースおよびドレイ
ンのゲート側壁部のみに、第２導電型と逆型の第１導電
型の高濃度不純物領域を形成している。
【０００８】素子分離領域上に堆積された膜及びゲート
電極をマスクとして、斜めイオン注入を行うので、短チ
ャネル効果を抑制するための不純物領域を、小面積、か
つ、自己整合的に形成し、拡散層容量を増大させること
なく、微細なＭＩＳＦＥＴを実現している。
電極をマスクとして、斜めイオン注入を行うので、短チ
ャネル効果を抑制するための不純物領域を、小面積、か
つ、自己整合的に形成し、拡散層容量を増大させること
なく、微細なＭＩＳＦＥＴを実現している。
【０００９】
【実施例】以下本発明の実施例を図面を用いて説明す
る。
る。
【００１０】図１は、本発明に係る半導体装置の製造方
法により形成されるＭＯＳＦＥＴの断面図である。Ｐ型
高濃度チャネル領域８が、短チャネル効果抑制に有効な
ゲート側端部のみに形成されている。更に、ソース・ド
レイン領域５の電極は、多結晶シリコン膜７を通して、
素子分離領域２上のコンタクト開口部よりとられている
ので、従来のソース・ドレイン領域上のコンタクト開口
に比べて、拡散層領域の面積を各段に縮小化できる。こ
れらにより、拡散層容量の小さなＭＯＳ構造が達成され
ている。
法により形成されるＭＯＳＦＥＴの断面図である。Ｐ型
高濃度チャネル領域８が、短チャネル効果抑制に有効な
ゲート側端部のみに形成されている。更に、ソース・ド
レイン領域５の電極は、多結晶シリコン膜７を通して、
素子分離領域２上のコンタクト開口部よりとられている
ので、従来のソース・ドレイン領域上のコンタクト開口
に比べて、拡散層領域の面積を各段に縮小化できる。こ
れらにより、拡散層容量の小さなＭＯＳ構造が達成され
ている。
【００１１】図２は、本発明に係る半導体装置の製造方
法の一実施例である。Ｐ型高濃度チャネル領域８が、斜
めイオン注入によって形成されている。ここで、ゲート
側端部以外の拡散層に、Ｐ型高濃度チャネル領域８が形
成されないための条件を求める。
法の一実施例である。Ｐ型高濃度チャネル領域８が、斜
めイオン注入によって形成されている。ここで、ゲート
側端部以外の拡散層に、Ｐ型高濃度チャネル領域８が形
成されないための条件を求める。
【００１２】ゲート電極４の膜厚をＨ、ゲート端から素
子分離端までの距離をｌ、素子分離端の仰角をΘとす
る。まず、図２中で左斜め上からのボロンのイオン注入
を考える。このときのイオン注入角度をθとする。ゲー
ト電極４がマスクとなり、ドレイン領域にボロンが注入
されないための条件は、 θ ＞ ９０°−ｔａｎ-1（Ｈ／ｌ） である。
子分離端までの距離をｌ、素子分離端の仰角をΘとす
る。まず、図２中で左斜め上からのボロンのイオン注入
を考える。このときのイオン注入角度をθとする。ゲー
ト電極４がマスクとなり、ドレイン領域にボロンが注入
されないための条件は、 θ ＞ ９０°−ｔａｎ-1（Ｈ／ｌ） である。
【００１３】また、素子分離領域２およびその上に堆積
された多結晶シリコン膜７に邪魔されずに、ボロンがソ
ース領域のゲート端に注入されるための条件は、 θ ≦ ９０°−Θ である。
された多結晶シリコン膜７に邪魔されずに、ボロンがソ
ース領域のゲート端に注入されるための条件は、 θ ≦ ９０°−Θ である。
【００１４】このとき、素子分離端部の多結晶シリコン
膜７がマスクとして働き、ゲート端以外にボロンは注入
されない。イオン注入の加速電圧は、ソース・ドレイン
領域５上の多結晶シリコン膜７の膜厚も考慮にいれて、
Ｐ型高濃度チャネル領域８のピーク濃度位置がソース・
ドレイン接合付近になるように選択しなければならな
い。ＭＯＳ素子を対称にするために、右斜め上からのボ
ロンのイオン注入についても同様に考えると、上と同じ
条件が得られる。
膜７がマスクとして働き、ゲート端以外にボロンは注入
されない。イオン注入の加速電圧は、ソース・ドレイン
領域５上の多結晶シリコン膜７の膜厚も考慮にいれて、
Ｐ型高濃度チャネル領域８のピーク濃度位置がソース・
ドレイン接合付近になるように選択しなければならな
い。ＭＯＳ素子を対称にするために、右斜め上からのボ
ロンのイオン注入についても同様に考えると、上と同じ
条件が得られる。
【００１５】よって、ゲート側端部以外に、Ｐ型高濃度
チャネル領域８が形成されないためのイオン注入角度θ
の満たすべき条件は、 ９０°−ｔａｎ-1（Ｈ／ｌ） ＜ θ ≦ ９０°−Θ となる。これからわかる通り、Ｐ型高濃度チャネル領域
８は、ゲート電極４に対して自己整合的に形成されてい
るので、合わせ余裕などのアライメントの問題が全く発
生しない。
チャネル領域８が形成されないためのイオン注入角度θ
の満たすべき条件は、 ９０°−ｔａｎ-1（Ｈ／ｌ） ＜ θ ≦ ９０°−Θ となる。これからわかる通り、Ｐ型高濃度チャネル領域
８は、ゲート電極４に対して自己整合的に形成されてい
るので、合わせ余裕などのアライメントの問題が全く発
生しない。
【００１６】次に、図１に示した半導体装置（ＭＯＳＦ
ＥＴ）の製造方法を図３，４に示す製造工程断面図を参
照して説明する。
ＥＴ）の製造方法を図３，４に示す製造工程断面図を参
照して説明する。
【００１７】通常のＭＯＳプロセスを使って、Ｐ型シリ
コン基板１上にＬＯＣＯＳ型の素子分離２を行う。ゲー
ト酸化膜３を形成した後、ＬＰＣＶＤ法を用い多結晶シ
リコン膜４、ＣＶＤ法によりシリコン酸化膜１１を順に
堆積する。ゲート電極４の加工まで終了した断面図が、
図３（ａ）である。
コン基板１上にＬＯＣＯＳ型の素子分離２を行う。ゲー
ト酸化膜３を形成した後、ＬＰＣＶＤ法を用い多結晶シ
リコン膜４、ＣＶＤ法によりシリコン酸化膜１１を順に
堆積する。ゲート電極４の加工まで終了した断面図が、
図３（ａ）である。
【００１８】次に、ゲート電極４をマスクに、砒素のイ
オン注入を行って、ソース・ドレイン領域５を形成す
る。その後、ＬＰＣＶＤ法を用いてシリコン窒化膜６を
全面に堆積し、異方性エッチングにより、ゲート電極４
の側壁にシリコン窒化膜６を残す（図３（ｂ））。
オン注入を行って、ソース・ドレイン領域５を形成す
る。その後、ＬＰＣＶＤ法を用いてシリコン窒化膜６を
全面に堆積し、異方性エッチングにより、ゲート電極４
の側壁にシリコン窒化膜６を残す（図３（ｂ））。
【００１９】次に、弗酸処理によりソース・ドレイン領
域５上のシリコン酸化膜３を除去した後、再度、ＬＰＣ
ＶＤ法を用いて多結晶シリコン膜７を堆積して、パター
ニングを行い、ソースとドレイン領域を電気的に分離す
る（図３（ｃ））。
域５上のシリコン酸化膜３を除去した後、再度、ＬＰＣ
ＶＤ法を用いて多結晶シリコン膜７を堆積して、パター
ニングを行い、ソースとドレイン領域を電気的に分離す
る（図３（ｃ））。
【００２０】この後、弗酸処理を行って、ゲート電極４
上のシリコン酸化膜１１を除去し、砒素の全面イオン注
入により、ゲート電極４および多結晶シリコン膜７をＮ
型化する。次に図２の手法を用いて、Ｐ型高濃度チャネ
ル領域８を形成する。さらに、不純物を活性化させるた
めに、熱工程を行う。急峻なプロファイルを保つという
意味で、ＲＴＡ（ラピッド・サーマル・アニール）を用
いるのが望ましい（図４（ａ））。
上のシリコン酸化膜１１を除去し、砒素の全面イオン注
入により、ゲート電極４および多結晶シリコン膜７をＮ
型化する。次に図２の手法を用いて、Ｐ型高濃度チャネ
ル領域８を形成する。さらに、不純物を活性化させるた
めに、熱工程を行う。急峻なプロファイルを保つという
意味で、ＲＴＡ（ラピッド・サーマル・アニール）を用
いるのが望ましい（図４（ａ））。
【００２１】最後に、シリコン酸化絶縁膜９をＣＶＤ法
により堆積し、コンタクト開口後に金属配線１０を行う
（図４（ｂ））。
により堆積し、コンタクト開口後に金属配線１０を行う
（図４（ｂ））。
【００２２】図３，４では、Ｎ型ＭＯＳＦＥＴの場合に
ついて説明したが、イオン種を逆にすることにより、Ｐ
型ＭＯＳＦＥＴを製造することもできることは、言うま
でもない。
ついて説明したが、イオン種を逆にすることにより、Ｐ
型ＭＯＳＦＥＴを製造することもできることは、言うま
でもない。
【００２３】
【発明の効果】以上述べたように本発明によれば、短チ
ャネル効果を抑制するための高濃度チャネル領域を、ソ
ース・ドレインのゲート側端部のみに形成するので、拡
散層容量の小さな微細素子を実現でき、回路性能を大巾
に向上させることができる。
ャネル効果を抑制するための高濃度チャネル領域を、ソ
ース・ドレインのゲート側端部のみに形成するので、拡
散層容量の小さな微細素子を実現でき、回路性能を大巾
に向上させることができる。
【図１】本発明に係る半導体装置の製造方法により形成
されるＭＯＳＦＥＴの断面図。
されるＭＯＳＦＥＴの断面図。
【図２】本発明の一実施例に係る半導体装置の製造方法
を示す断面図。
を示す断面図。
【図３】図１に示す半導体装置の製造方法を示す工程断
面図。
面図。
【図４】図３に続く半導体装置の製造方法を示す工程断
面図。
面図。
１ Ｐ型シリコン基板 ２ 素子分離領域 ３ ゲート酸化膜 ４ ゲート電極 ５ ソース・ドレイン領域 ６ シリコン窒化膜 ７ 多結晶シリコン膜 ８ Ｐ型高濃度チャネル領域 ９ シリコン酸化絶縁膜 １０ 金属配線 １１ シリコン酸化膜
Claims (2)
- 【請求項１】 第１導電型の半導体基板上に段差を有す
る素子分離領域を形成する工程と、 前記素子分離領域によって規定された素子領域に、第２
導電型の不純物領域であるソースおよびドレイン、ゲー
ト絶縁膜、ゲート電極及びこのゲート電極の側壁にある
側壁絶縁膜を有するＭＩＳＦＥＴを形成する工程と、 前記ソースおよびドレインの露出部及び素子分離領域上
に導電性膜を堆積する工程と、前記導電性膜 及びゲート電極をマスクとして斜めイオン
注入を行い、前記ゲート絶縁膜下の前記ソースおよびド
レインに接し、前記半導体基板の不純物濃度よりも高い
前記第１導電型の不純物領域を形成する工程とを有する
半導体装置の製造方法。 - 【請求項２】 前記ゲート電極の膜厚をＨ、前記ゲート
絶縁膜端から素子分離領域端までの距離をｌ、素子分離
領域端の仰角をΘとしたとき、前記不純物領域を形成す
るためのイオン注入角度θが、 ９０°−ｔａｎ−１（Ｈ／ｌ）＜ θ ≦ ９０°−Θ を満たすことを特徴とする請求項１記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00060393A JP3220267B2 (ja) | 1993-01-06 | 1993-01-06 | 半導体装置の製造方法 |
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| JP00060393A JP3220267B2 (ja) | 1993-01-06 | 1993-01-06 | 半導体装置の製造方法 |
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