JP3284992B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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-
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- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
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- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
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Description
【０００１】
【発明の属する技術分野】この発明は、縦型ＭＯＳＦＥ
Ｔを備え、高集積化を実現する半導体装置およびその製
造方法に関する。
Ｔを備え、高集積化を実現する半導体装置およびその製
造方法に関する。
【０００２】
【従来の技術】縦型ＭＯＳＦＥＴは、パワーＭＯＳＦＥ
Ｔ、ＩＧＢＴ等のパワーデバイスで採用されている構造
である。特に最近では、ドレイン−ソース間耐圧１０〜
６０Ｖ程度のパワーＭＯＳＦＥＴは、シリコンに溝を形
成し、ゲート電極を埋め込んだ構造が主流になりつつあ
る。従来、このようにゲート電極を溝に埋め込んだ構造
のＭＯＳＦＥＴは、微細加工技術の向上に伴い、溝幅を
狭く、コンタクトホール径を小さくして素子寸法をシュ
リンクするのが技術的な傾向である。
Ｔ、ＩＧＢＴ等のパワーデバイスで採用されている構造
である。特に最近では、ドレイン−ソース間耐圧１０〜
６０Ｖ程度のパワーＭＯＳＦＥＴは、シリコンに溝を形
成し、ゲート電極を埋め込んだ構造が主流になりつつあ
る。従来、このようにゲート電極を溝に埋め込んだ構造
のＭＯＳＦＥＴは、微細加工技術の向上に伴い、溝幅を
狭く、コンタクトホール径を小さくして素子寸法をシュ
リンクするのが技術的な傾向である。
【０００３】図７に、従来の縦型ＭＯＳＦＥＴの断面図
を示す。従来はドレイン電極となる半導体基板３０１上
にエピタキシャル成長などで形成されたドレインと同電
位の電界緩和領域３０２があり、基板表面からの不純物
拡散等で形成された電界緩和領域３０２と反対の導電型
のベース領域３０６、電界緩和領域３０２と同じ導電型
のソース領域３０７がある。基板表面からベース領域３
０６、ソース領域３０７を貫通して電界緩和領域３０２
に達する溝３０３が形成されている。溝３０３の内側
は、熱酸化等で形成されたゲート絶縁膜３０４を挟ん
で、ポリシリコン等を材質としたゲート電極３０５で充
填されている。半導体基板の上部には、ベース領域３０
６、ソース領域３０７に電気的に接続するソース電極３
１３があり、ソース電極３１３とゲート電極３０５は、
層間絶縁膜３１２で電気的に絶縁されている。
を示す。従来はドレイン電極となる半導体基板３０１上
にエピタキシャル成長などで形成されたドレインと同電
位の電界緩和領域３０２があり、基板表面からの不純物
拡散等で形成された電界緩和領域３０２と反対の導電型
のベース領域３０６、電界緩和領域３０２と同じ導電型
のソース領域３０７がある。基板表面からベース領域３
０６、ソース領域３０７を貫通して電界緩和領域３０２
に達する溝３０３が形成されている。溝３０３の内側
は、熱酸化等で形成されたゲート絶縁膜３０４を挟ん
で、ポリシリコン等を材質としたゲート電極３０５で充
填されている。半導体基板の上部には、ベース領域３０
６、ソース領域３０７に電気的に接続するソース電極３
１３があり、ソース電極３１３とゲート電極３０５は、
層間絶縁膜３１２で電気的に絶縁されている。
【０００４】図７に示す従来の構造では、ゲート電極３
０５は、電界緩和領域３０２と同じ導電型の不純物を拡
散したポリシリコン単層であり、微細加工技術の向上に
よりゲート電極を微細化する集積度の向上に伴い、ゲー
ト電極の断面積が小さくなり、ゲート寄生抵抗ＲG が増
大し、スイッチングスピードが低下するという欠点があ
った。
０５は、電界緩和領域３０２と同じ導電型の不純物を拡
散したポリシリコン単層であり、微細加工技術の向上に
よりゲート電極を微細化する集積度の向上に伴い、ゲー
ト電極の断面積が小さくなり、ゲート寄生抵抗ＲG が増
大し、スイッチングスピードが低下するという欠点があ
った。
【０００５】また、ソース電極３１３は、層間絶縁膜３
１２に開口された１つのコンタクトホールで導電型の異
なるベース領域３０６、ソース領域３０７に電気的に接
続する必要があるため、コンタクトホール径を小さくす
ることは困難であり、微細化できないという欠点があっ
た。
１２に開口された１つのコンタクトホールで導電型の異
なるベース領域３０６、ソース領域３０７に電気的に接
続する必要があるため、コンタクトホール径を小さくす
ることは困難であり、微細化できないという欠点があっ
た。
【０００６】
【発明が解決しようとする課題】上述したように従来の
構造では、素子寸法のシュリンクのため溝幅を狭くする
とゲート寄生抵抗ＲG が増大し、スイッチングスピード
が遅くなってしまうという欠点があった。
構造では、素子寸法のシュリンクのため溝幅を狭くする
とゲート寄生抵抗ＲG が増大し、スイッチングスピード
が遅くなってしまうという欠点があった。
【０００７】また、従来の構造では、ソース電極は層間
絶縁膜に開口された１つのコンタクトホールで導電型の
異なるベース領域、ソース領域に電気的に接続する必要
があるが、異なる導電型の拡散層と接続するにはコンタ
クトホール径を小さくすることは困難であり、１つのコ
ンタクトホールでは、１つの拡散層に接する一般的な横
型のＭＯＳＦＥＴのようには微細化できないという欠点
があった。
絶縁膜に開口された１つのコンタクトホールで導電型の
異なるベース領域、ソース領域に電気的に接続する必要
があるが、異なる導電型の拡散層と接続するにはコンタ
クトホール径を小さくすることは困難であり、１つのコ
ンタクトホールでは、１つの拡散層に接する一般的な横
型のＭＯＳＦＥＴのようには微細化できないという欠点
があった。
【０００８】この発明の目的は、ゲート寄生抵抗ＲG を
低減し、スイッチングスピードの向上を実現すると同時
に、拡散領域の低抵抗化によるＭＯＳＦＥＴの抵抗オン
抵抗化、および素子寸法シュリンクによる高集積化を実
現した半導体装置を提供することにある。
低減し、スイッチングスピードの向上を実現すると同時
に、拡散領域の低抵抗化によるＭＯＳＦＥＴの抵抗オン
抵抗化、および素子寸法シュリンクによる高集積化を実
現した半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】この発明の半導体装置
は、半導体基板上に形成された電界緩和領域と、前記電
界緩和領域上に形成された電界緩和領域と反対の導電型
のベース領域と、前記ベース領域上面から前記電界緩和
領域に達する溝と、前記溝に近接し、かつ前記ベース領
域上部に選択的に形成された電界緩和領域と同じ導電型
のソース領域と、前記溝内壁を覆うゲート絶縁膜と、上
面が前記ベース領域上面よりも低くなるように前記溝内
に前記ゲート絶縁膜を介して形成されたゲート電極と、
前記溝の上部内壁上に形成され、前記ゲート電極上面の
一部を除く前記ゲート電極上を覆うサイドウォール絶縁
膜と、前記ゲート電極上面の前記一部上に形成された第
１シリサイド層と、前記ベース領域とソース領域上に連
続して形成された第２シリサイド層と、前記第２シリサ
イドの一部に達するコンタクトホールを備えた層間絶縁
膜と、前記層間絶縁膜上および前記コンタクトホール内
に形成され、前記第２シリサイド層と接続されたソース
電極と、を備えることを特徴とする。
は、半導体基板上に形成された電界緩和領域と、前記電
界緩和領域上に形成された電界緩和領域と反対の導電型
のベース領域と、前記ベース領域上面から前記電界緩和
領域に達する溝と、前記溝に近接し、かつ前記ベース領
域上部に選択的に形成された電界緩和領域と同じ導電型
のソース領域と、前記溝内壁を覆うゲート絶縁膜と、上
面が前記ベース領域上面よりも低くなるように前記溝内
に前記ゲート絶縁膜を介して形成されたゲート電極と、
前記溝の上部内壁上に形成され、前記ゲート電極上面の
一部を除く前記ゲート電極上を覆うサイドウォール絶縁
膜と、前記ゲート電極上面の前記一部上に形成された第
１シリサイド層と、前記ベース領域とソース領域上に連
続して形成された第２シリサイド層と、前記第２シリサ
イドの一部に達するコンタクトホールを備えた層間絶縁
膜と、前記層間絶縁膜上および前記コンタクトホール内
に形成され、前記第２シリサイド層と接続されたソース
電極と、を備えることを特徴とする。
【００１０】
【００１１】また、この発明の半導体装置の製造方法
は、半導体基板上に電界緩和領域を形成し、前記電界緩
和領域上部に溝を形成し、前記溝内壁を覆うゲート絶縁
膜を形成し、上面が前記電界緩和領域上面よりも低くな
るように前記溝内に前記ゲート絶縁膜を介してゲート電
極を形成し、前記溝の上部内壁上に、前記ゲート電極上
面の一部を除く前記ゲート電極上を覆うサイドウォール
絶縁膜を形成し、前記電界緩和領域上部の導電型を反転
させて前記溝に近接したベース領域を形成し、 前記溝に
近接し、かつ前記ベース領域上部に選択的に電界緩和領
域と同じ導電型のソース領域を形成し、前記ゲート電極
上面の前記一部上に第１シリサイド層を形成するととも
に、前記ベース領域とソース領域上に連続して第２シリ
サイド層を形成し、前記第２シリサイドの一部に達する
コンタクトホールを備えた層間絶縁膜を形成し、前記層
間絶縁膜上および前記コンタクトホール内に、前記第２
シリサイド層と接続されたソース電極を形成することを
特徴とする。
は、半導体基板上に電界緩和領域を形成し、前記電界緩
和領域上部に溝を形成し、前記溝内壁を覆うゲート絶縁
膜を形成し、上面が前記電界緩和領域上面よりも低くな
るように前記溝内に前記ゲート絶縁膜を介してゲート電
極を形成し、前記溝の上部内壁上に、前記ゲート電極上
面の一部を除く前記ゲート電極上を覆うサイドウォール
絶縁膜を形成し、前記電界緩和領域上部の導電型を反転
させて前記溝に近接したベース領域を形成し、 前記溝に
近接し、かつ前記ベース領域上部に選択的に電界緩和領
域と同じ導電型のソース領域を形成し、前記ゲート電極
上面の前記一部上に第１シリサイド層を形成するととも
に、前記ベース領域とソース領域上に連続して第２シリ
サイド層を形成し、前記第２シリサイドの一部に達する
コンタクトホールを備えた層間絶縁膜を形成し、前記層
間絶縁膜上および前記コンタクトホール内に、前記第２
シリサイド層と接続されたソース電極を形成することを
特徴とする。
【００１２】
【００１３】
【発明の実施の形態】次に、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１４】図１は、この発明の第１の実施の形態を示
す縦型ＭＯＳＦＥＴの断面図である。図１に示す縦型Ｍ
ＯＳＦＥＴでは、ドレイン電極となる半導体基板１０１
上にエピタキシャル成長などで形成されたドレインと同
電位の電界緩和領域１０２があり、基板表面からの不純
物拡散等で形成された電界緩和領域１０２と反対の導電
型のベース領域１０６、電界緩和領域１０２と同じ導電
型のソース領域１０７がある。基板表面からソース領域
１０７、ベース領域１０６を貫通して電界緩和領域１０
２に達する溝１０３が形成されている。溝１０３の内側
は熱酸化等で形成されたゲート絶縁膜１０４を挟んで、
ポリシリコン等を材質としたゲート電極１０５で充填さ
れている。ゲート電極上部はチタンなどの金属とシリコ
ンの合金層（シリサイド層）１０９である。ゲート電極
１０５は、層間絶縁膜１１２でソース電極１１３と電気
的に絶縁されている。また、ベース領域１０６、ソース
領域１０７の表面はシリサイド層１１０である。この実
施の形態では、ソース領域１０７は、層間絶縁膜１１２
の下部にあり、ソース電極１１３とは直接接続しておら
ず、ソース領域１０７は、シリサイド層１１０を介して
ソース電極１１３と電気的に接続している。
す縦型ＭＯＳＦＥＴの断面図である。図１に示す縦型Ｍ
ＯＳＦＥＴでは、ドレイン電極となる半導体基板１０１
上にエピタキシャル成長などで形成されたドレインと同
電位の電界緩和領域１０２があり、基板表面からの不純
物拡散等で形成された電界緩和領域１０２と反対の導電
型のベース領域１０６、電界緩和領域１０２と同じ導電
型のソース領域１０７がある。基板表面からソース領域
１０７、ベース領域１０６を貫通して電界緩和領域１０
２に達する溝１０３が形成されている。溝１０３の内側
は熱酸化等で形成されたゲート絶縁膜１０４を挟んで、
ポリシリコン等を材質としたゲート電極１０５で充填さ
れている。ゲート電極上部はチタンなどの金属とシリコ
ンの合金層（シリサイド層）１０９である。ゲート電極
１０５は、層間絶縁膜１１２でソース電極１１３と電気
的に絶縁されている。また、ベース領域１０６、ソース
領域１０７の表面はシリサイド層１１０である。この実
施の形態では、ソース領域１０７は、層間絶縁膜１１２
の下部にあり、ソース電極１１３とは直接接続しておら
ず、ソース領域１０７は、シリサイド層１１０を介して
ソース電極１１３と電気的に接続している。
【００１５】図２〜図５に、第１の実施の形態による縦
型ＭＯＳＦＥＴの製造工程順の断面図を示す。半導体基
板１０１上にエピタキシャル成長などで電界緩和領域１
０２を形成する。次に、フォトリソグラフィー技術等を
用いて基板表面（電界緩和領域表面）を選択的に異方性
エッチングし、溝１０３を形成する（図２）。
型ＭＯＳＦＥＴの製造工程順の断面図を示す。半導体基
板１０１上にエピタキシャル成長などで電界緩和領域１
０２を形成する。次に、フォトリソグラフィー技術等を
用いて基板表面（電界緩和領域表面）を選択的に異方性
エッチングし、溝１０３を形成する（図２）。
【００１６】次に、熱酸化などで溝内のシリコン表面を
酸化し、ＭＯＳＦＥＴのゲート絶縁膜１０４を形成す
る。次に、ＣＶＤなどでポリシリコンを基板表面に堆積
させ、溝１０３内はポリシリコンで埋め込み、ポリシリ
コンをエッチングすることにより溝１０３にポリシリコ
ンを残し、溝内のポリシリコンは、ＭＯＳＦＥＴのゲー
ト電極１０５となる（図３）。
酸化し、ＭＯＳＦＥＴのゲート絶縁膜１０４を形成す
る。次に、ＣＶＤなどでポリシリコンを基板表面に堆積
させ、溝１０３内はポリシリコンで埋め込み、ポリシリ
コンをエッチングすることにより溝１０３にポリシリコ
ンを残し、溝内のポリシリコンは、ＭＯＳＦＥＴのゲー
ト電極１０５となる（図３）。
【００１７】次に、ＣＶＤなどで絶縁膜を基板表面に堆
積させ、絶縁膜を異方性エッチングすることにより、基
板表面と溝内のゲート電極表面の段差を利用し、サイド
ウォール１０８を形成する。次に、電界緩和領域１０２
と反対の導電型のベース領域１０６、電界緩和領域１０
２と同じ導電型のソース領域１０７を不純物拡散等で形
成する（図４）。
積させ、絶縁膜を異方性エッチングすることにより、基
板表面と溝内のゲート電極表面の段差を利用し、サイド
ウォール１０８を形成する。次に、電界緩和領域１０２
と反対の導電型のベース領域１０６、電界緩和領域１０
２と同じ導電型のソース領域１０７を不純物拡散等で形
成する（図４）。
【００１８】次に、チタンなどの高融点金属をスパッタ
・蒸着等により基板表面に堆積させ、熱処理によりゲー
ト電極１０５ポリシリコンおよび基板表面のシリコンと
反応させ、シリサイド層を形成する。シリコンと反応し
ていないサイドウォール１０８上に堆積した金属は、エ
ッチングにより選択的に除去する。この方法は、サイド
ウォール１０８を利用した自己整合プロセスであり、こ
のようなシリサイドをサリサイドと呼ぶ（図５）。
・蒸着等により基板表面に堆積させ、熱処理によりゲー
ト電極１０５ポリシリコンおよび基板表面のシリコンと
反応させ、シリサイド層を形成する。シリコンと反応し
ていないサイドウォール１０８上に堆積した金属は、エ
ッチングにより選択的に除去する。この方法は、サイド
ウォール１０８を利用した自己整合プロセスであり、こ
のようなシリサイドをサリサイドと呼ぶ（図５）。
【００１９】次に、ＣＶＤなどでゲート・ソース間を絶
縁する層間絶縁膜となる絶縁物を基板表面に堆積させ、
フォトリソグラフィー技術等を用いて絶縁物を選択的に
エッチングし、コンタクトホールを形成して層間絶縁膜
１１２とする。形成されたコンタクトホール下は、ベー
ス領域（バックゲート領域）のみとする。次に、ソース
電極となる金属をスパッタ・蒸着等により基板表面に堆
積させ、フォトリソグラフィー技術等を用いて金属を選
択的にエッチングし、ソース電極１１３を形成する。以
上が第１の実施の形態のＭＯＳＦＥＴの製造方法であ
る。
縁する層間絶縁膜となる絶縁物を基板表面に堆積させ、
フォトリソグラフィー技術等を用いて絶縁物を選択的に
エッチングし、コンタクトホールを形成して層間絶縁膜
１１２とする。形成されたコンタクトホール下は、ベー
ス領域（バックゲート領域）のみとする。次に、ソース
電極となる金属をスパッタ・蒸着等により基板表面に堆
積させ、フォトリソグラフィー技術等を用いて金属を選
択的にエッチングし、ソース電極１１３を形成する。以
上が第１の実施の形態のＭＯＳＦＥＴの製造方法であ
る。
【００２０】シリサイドとポリシリコンの比抵抗を比較
すると、ＴｉＳｉ2 の比抵抗が１３〜１５μΩ−ｃｍで
あるのに対し、ポリシリコンは、４００μΩ−ｃｍ以上
である。そのためデザインルール（ゲート電極となるポ
リシリコン層の幅）１．０μｍでは、ＴｉＳｉ2 のＲＣ
時定数は、ポリシリコンのＲＣ時定数に比べて単位長さ
あたり約１桁小さくなっている。従って、この実施の形
態によるシリサイド層をゲート電極に用いたＭＯＳＦＥ
Ｔは、ポリシリコン単層のゲート電極のＭＯＳＦＥＴと
比較してスイッチングスピードが速い。
すると、ＴｉＳｉ2 の比抵抗が１３〜１５μΩ−ｃｍで
あるのに対し、ポリシリコンは、４００μΩ−ｃｍ以上
である。そのためデザインルール（ゲート電極となるポ
リシリコン層の幅）１．０μｍでは、ＴｉＳｉ2 のＲＣ
時定数は、ポリシリコンのＲＣ時定数に比べて単位長さ
あたり約１桁小さくなっている。従って、この実施の形
態によるシリサイド層をゲート電極に用いたＭＯＳＦＥ
Ｔは、ポリシリコン単層のゲート電極のＭＯＳＦＥＴと
比較してスイッチングスピードが速い。
【００２１】また、ソース電極１１３は、１つのコンタ
クトホールで導電型の異なるベース領域１０６、ソース
領域１０７に直接接するのではなく、シリサイド層に接
しているため、異なる導電型の半導体層に接続する必要
がなく、コンタクトホール径を小さくすることが可能
で、集積度を高められる。
クトホールで導電型の異なるベース領域１０６、ソース
領域１０７に直接接するのではなく、シリサイド層に接
しているため、異なる導電型の半導体層に接続する必要
がなく、コンタクトホール径を小さくすることが可能
で、集積度を高められる。
【００２２】図１に示すこの発明の第１の実施の形態と
しての縦型ＭＯＳＦＥＴと、図７に示す従来構造の縦型
ＭＯＳＦＥＴとを比較した場合、図７に示す縦型ＭＯＳ
ＦＥＴでは、ゲート３０５はポリシリコン単層であり、
ＭＯＳＦＥＴがスイッチング動作する場合、素子のゲー
ト寄生抵抗ＲG が大きく、高速なスイッチングができな
いが、図１に示すこの発明の実施の形態の縦型ＭＯＳＦ
ＥＴのゲート電極１０５は、ポリシリコン層とＴｉＳｉ
2 層が接しており、ポリシリコン単層の場合と比較して
単位面積あたりのＲG が約１／１０以下であり、従来の
ＭＯＳＦＥＴと比較して高速なスイッチング動作が可能
である。
しての縦型ＭＯＳＦＥＴと、図７に示す従来構造の縦型
ＭＯＳＦＥＴとを比較した場合、図７に示す縦型ＭＯＳ
ＦＥＴでは、ゲート３０５はポリシリコン単層であり、
ＭＯＳＦＥＴがスイッチング動作する場合、素子のゲー
ト寄生抵抗ＲG が大きく、高速なスイッチングができな
いが、図１に示すこの発明の実施の形態の縦型ＭＯＳＦ
ＥＴのゲート電極１０５は、ポリシリコン層とＴｉＳｉ
2 層が接しており、ポリシリコン単層の場合と比較して
単位面積あたりのＲG が約１／１０以下であり、従来の
ＭＯＳＦＥＴと比較して高速なスイッチング動作が可能
である。
【００２３】また、従来構造の縦型ＭＯＳＦＥＴでは、
ソース電極３１３は、１つのコンタクトホールでバック
ゲートとなるベース領域３０６とソース領域３０７の導
電型の異なる２領域に接している必要があるため、コン
タクトホール径は２μｍ以上でＭＯＳＦＥＴ素子のシュ
リンクが困難であり、高集積化の妨げとなっていた。
ソース電極３１３は、１つのコンタクトホールでバック
ゲートとなるベース領域３０６とソース領域３０７の導
電型の異なる２領域に接している必要があるため、コン
タクトホール径は２μｍ以上でＭＯＳＦＥＴ素子のシュ
リンクが困難であり、高集積化の妨げとなっていた。
【００２４】従来構造の縦型ＭＯＳＦＥＴに対し、この
発明の実施の形態の縦型ＭＯＳＦＥＴでは、ベース領域
１０６とソース領域１０７の導電型の異なる２領域は、
シリサイド層１１０で電気的に短絡されているため、ソ
ース電極１１３は、バックゲートとなるベース領域１０
６にのみ接していれば良い。そのため、コンタクトホー
ルを０．５μｍ程度に小さくし、ＭＯＳＦＥＴ素子のシ
ュリンクによる高集積化が可能である。
発明の実施の形態の縦型ＭＯＳＦＥＴでは、ベース領域
１０６とソース領域１０７の導電型の異なる２領域は、
シリサイド層１１０で電気的に短絡されているため、ソ
ース電極１１３は、バックゲートとなるベース領域１０
６にのみ接していれば良い。そのため、コンタクトホー
ルを０．５μｍ程度に小さくし、ＭＯＳＦＥＴ素子のシ
ュリンクによる高集積化が可能である。
【００２５】次に、この発明の第１の実施の形態の縦型
ＭＯＳＦＥＴの製造方法を、図２〜図５を参照して詳細
に説明する。不純物１Ｅ１９／ｃｍ3 程度にドープされ
たＮ型半導体基板１０１上にエピタキシャル成長させ、
不純物濃度が４Ｅ１５／ｃｍ 3 程度で、Ｎ型の電界緩和
領域１０２を形成する。次に、フォトリソグラフィー技
術を用いて基板表面（電界緩和領域表面）をＲＩＥで選
択的に異方性エッチングし、深さが約１．０μｍ、幅が
約０．５μｍの溝１０３を形成する。次に、９００℃の
Ｈ2 −Ｏ2 雰囲気中でシリコン表面を酸化し、溝１０３
内に約３００Åのゲート絶縁膜１０４を形成する。
ＭＯＳＦＥＴの製造方法を、図２〜図５を参照して詳細
に説明する。不純物１Ｅ１９／ｃｍ3 程度にドープされ
たＮ型半導体基板１０１上にエピタキシャル成長させ、
不純物濃度が４Ｅ１５／ｃｍ 3 程度で、Ｎ型の電界緩和
領域１０２を形成する。次に、フォトリソグラフィー技
術を用いて基板表面（電界緩和領域表面）をＲＩＥで選
択的に異方性エッチングし、深さが約１．０μｍ、幅が
約０．５μｍの溝１０３を形成する。次に、９００℃の
Ｈ2 −Ｏ2 雰囲気中でシリコン表面を酸化し、溝１０３
内に約３００Åのゲート絶縁膜１０４を形成する。
【００２６】次に、減圧ＣＶＤによりポリシリコンを基
板表面に約７０００Åの厚さに堆積させ、溝１０３内は
ポリシリコンで埋め込む。次に、９２０℃のＰＣｌ3 雰
囲気中でリンを熱拡散し、ポリシリコンをＮ型の導電型
にする。次に、ポリシリコンをＲＩＥでエッチングし、
エッチング時間を調整することによって溝内にポリシリ
コンを残し、溝内のポリシリコンの表面と半導体基板の
表面は、約３０００Å程度の段差を設け、溝以外のポリ
シリコンは除去する。
板表面に約７０００Åの厚さに堆積させ、溝１０３内は
ポリシリコンで埋め込む。次に、９２０℃のＰＣｌ3 雰
囲気中でリンを熱拡散し、ポリシリコンをＮ型の導電型
にする。次に、ポリシリコンをＲＩＥでエッチングし、
エッチング時間を調整することによって溝内にポリシリ
コンを残し、溝内のポリシリコンの表面と半導体基板の
表面は、約３０００Å程度の段差を設け、溝以外のポリ
シリコンは除去する。
【００２７】次に、基板表面からボロンをドーズ量２．
０Ｅ１３ｃｍ-2、加速電圧７０ｋｅＶでイオン注入し、
１１００℃のＮ2 雰囲気中で６０分熱処理を行い、Ｐ型
のベース領域１０６を形成する。次に、基板表面からヒ
素をドーズ量１．０Ｅ１６ｃｍ-2、加速電圧７０ｋｅＶ
でイオン注入し、１０００℃のＮ2 雰囲気中で３０分熱
処理を行い、Ｎ型のソース領域１０７を形成する。次
に、常圧ＣＶＤでノンドープのＳｉＯ2 を約３０００Å
の厚さで基板表面に堆積させ、ＲＩＥで異方性エッチン
グすることにより、基板表面と溝内のゲート電極表面の
段差を利用し、サイドウォール１０８を形成する。
０Ｅ１３ｃｍ-2、加速電圧７０ｋｅＶでイオン注入し、
１１００℃のＮ2 雰囲気中で６０分熱処理を行い、Ｐ型
のベース領域１０６を形成する。次に、基板表面からヒ
素をドーズ量１．０Ｅ１６ｃｍ-2、加速電圧７０ｋｅＶ
でイオン注入し、１０００℃のＮ2 雰囲気中で３０分熱
処理を行い、Ｎ型のソース領域１０７を形成する。次
に、常圧ＣＶＤでノンドープのＳｉＯ2 を約３０００Å
の厚さで基板表面に堆積させ、ＲＩＥで異方性エッチン
グすることにより、基板表面と溝内のゲート電極表面の
段差を利用し、サイドウォール１０８を形成する。
【００２８】次に、チタンをスパッタにより基板表面に
約４００Åの厚さに堆積させ、７００℃のＲＴＡ処理を
約３０秒、９００℃のＲＴＡ処理を約１０秒することに
よりポリシリコンおよび基板表面のシリコンと反応さ
せ、シリサイド層を形成する。シリコンと反応していな
いサイドウォール１０８上に堆積したチタンは、エッチ
ングにより選択的に除去し、ポリシリコン上のシリサイ
ドと基板表面のシリコン上のシリサイドは、電気的に絶
縁される。
約４００Åの厚さに堆積させ、７００℃のＲＴＡ処理を
約３０秒、９００℃のＲＴＡ処理を約１０秒することに
よりポリシリコンおよび基板表面のシリコンと反応さ
せ、シリサイド層を形成する。シリコンと反応していな
いサイドウォール１０８上に堆積したチタンは、エッチ
ングにより選択的に除去し、ポリシリコン上のシリサイ
ドと基板表面のシリコン上のシリサイドは、電気的に絶
縁される。
【００２９】次に、常圧ＣＶＤでＢＰＳＧを基板表面に
約８０００Åの厚さに堆積させ、８５０℃のＮ2 雰囲気
中で３０分熱処理を行う。フォトリソグラフィー技術を
用いてＢＰＳＧを選択的にフッ酸でエッチングし、コン
タクトホールを形成して層間絶縁膜１１２とする。次
に、シリコンを１％含んだアルミをスパッタし、基板表
面に４０ｋÅの厚さに堆積させ、フォトリソグラフィー
技術を用いてアルミを選択的にエッチングし、ソース電
極１１３を形成する。
約８０００Åの厚さに堆積させ、８５０℃のＮ2 雰囲気
中で３０分熱処理を行う。フォトリソグラフィー技術を
用いてＢＰＳＧを選択的にフッ酸でエッチングし、コン
タクトホールを形成して層間絶縁膜１１２とする。次
に、シリコンを１％含んだアルミをスパッタし、基板表
面に４０ｋÅの厚さに堆積させ、フォトリソグラフィー
技術を用いてアルミを選択的にエッチングし、ソース電
極１１３を形成する。
【００３０】第１の実施の形態では、ソース領域へのソ
ース電極の接続は、シリサイドを介していたが、従来通
り１つのコンタクトホールでソース領域、ベース領域に
ソース電極を接する構造としても有効である。
ース電極の接続は、シリサイドを介していたが、従来通
り１つのコンタクトホールでソース領域、ベース領域に
ソース電極を接する構造としても有効である。
【００３１】図６は、この発明の第２の実施の形態を示
す縦型ＭＯＳＦＥＴの断面図である。第２の実施の形態
では、コンタクトホール下がベース領域およびソース領
域のみとなるように絶縁物にコンタクトホールを形成し
て層間絶縁膜２１２としている。
す縦型ＭＯＳＦＥＴの断面図である。第２の実施の形態
では、コンタクトホール下がベース領域およびソース領
域のみとなるように絶縁物にコンタクトホールを形成し
て層間絶縁膜２１２としている。
【００３２】素子寸法は従来例とほとんど変わらない
が、ゲート電極２０５のポリシリコンと反応したシリサ
イド２０９によってゲート寄生抵抗ＲG は低減され、ス
イッチングスピードが向上する点では第１の実施の形態
と同様である。また、シリサイド２１０によりベース領
域２０６とソース領域２０７の拡散層の抵抗は、シリサ
イドが無い構造と比較して低く抑えることができ、ＭＯ
ＳＦＥＴオン時のドレイン−ソース間抵抗を低減でき
る。
が、ゲート電極２０５のポリシリコンと反応したシリサ
イド２０９によってゲート寄生抵抗ＲG は低減され、ス
イッチングスピードが向上する点では第１の実施の形態
と同様である。また、シリサイド２１０によりベース領
域２０６とソース領域２０７の拡散層の抵抗は、シリサ
イドが無い構造と比較して低く抑えることができ、ＭＯ
ＳＦＥＴオン時のドレイン−ソース間抵抗を低減でき
る。
【００３３】第２の実施の形態の製造方法は、前述した
第１の実施の形態の製造方法と同様である。
第１の実施の形態の製造方法と同様である。
【００３４】なお、上記実施の形態においては、Ｎチャ
ネル型の例を述べたが、これはＰ型半導体基板を用いた
Ｐチャネル型でも有効なことは明白である。
ネル型の例を述べたが、これはＰ型半導体基板を用いた
Ｐチャネル型でも有効なことは明白である。
【００３５】
【発明の効果】以上説明したように、この発明は、ゲー
ト電極がシリサイド層に接しているためゲート寄生抵抗
ＲG が小さく、スイッチングスピードの向上を実現する
ことができると同時に、ソース電極が１つのコンタクト
ホールで導電型の異なるベース領域、ソース領域に直接
接するのではなく、シリサイド層に接しているため、コ
ンタクトホール径を小さくすることが可能であり、高集
積化を実現することができる。
ト電極がシリサイド層に接しているためゲート寄生抵抗
ＲG が小さく、スイッチングスピードの向上を実現する
ことができると同時に、ソース電極が１つのコンタクト
ホールで導電型の異なるベース領域、ソース領域に直接
接するのではなく、シリサイド層に接しているため、コ
ンタクトホール径を小さくすることが可能であり、高集
積化を実現することができる。
【図１】この発明の第１の実施の形態を示す縦型ＭＯＳ
ＦＥＴの断面図である。
ＦＥＴの断面図である。
【図２】第１の実施の形態による縦型ＭＯＳＦＥＴの製
造工程順を示す断面図である。
造工程順を示す断面図である。
【図３】第１の実施の形態による縦型ＭＯＳＦＥＴの製
造工程順を示す断面図である。
造工程順を示す断面図である。
【図４】第１の実施の形態による縦型ＭＯＳＦＥＴの製
造工程順を示す断面図である。
造工程順を示す断面図である。
【図５】第１の実施の形態による縦型ＭＯＳＦＥＴの製
造工程順を示す断面図である。
造工程順を示す断面図である。
【図６】この発明の第２の実施の形態を示す縦型ＭＯＳ
ＦＥＴの断面図である。
ＦＥＴの断面図である。
【図７】従来の縦型ＭＯＳＦＥＴを示す断面図である。
１０１，２０１，３０１ 半導体基板 １０２，２０２，３０２ 電界緩和領域 １０３，２０３，３０３ 溝 １０４，２０４，３０４ ゲート絶縁膜 １０５，２０５，３０５ ゲート電極 １０６，２０６，３０６ ベース領域 １０７，２０７，３０７ ソース領域 １０８，２０８，３０８ サイドウォール １０９，２０９ シリサイド(ゲート電極上) １１０，２１０ シリサイド(シリコン上) １１２，２１２，３１２ 層間絶縁膜 １１３，２１３，３１３ ソース電極
Claims (9)
- 【請求項１】半導体基板上に形成された電界緩和領域
と、 前記電界緩和領域上に形成された電界緩和領域と反対の
導電型のベース領域と、 前記ベース領域上面から前記電界緩和領域に達する溝
と、 前記溝に近接し、かつ前記ベース領域上部に選択的に形
成された電界緩和領域と同じ導電型のソース領域と、 前記溝内壁を覆うゲート絶縁膜と、 上面が前記ベース領域上面よりも低くなるように前記溝
内に前記ゲート絶縁膜を介して形成されたゲート電極
と、 前記溝の上部内壁上に形成され、前記ゲート電極上面の
一部を除く前記ゲート電極上を覆うサイドウォール絶縁
膜と、 前記ゲート電極上面の前記一部上に形成された第１シリ
サイド層と、 前記ベース領域とソース領域上に連続して形成された第
２シリサイド層と、 前記第２シリサイドの一部に達するコンタクトホールを
備えた層間絶縁膜と、 前記層間絶縁膜上および前記コンタクトホール内に形成
され、前記第２シリサイド層と接続されたソース電極
と、 を備えることを特徴とする半導体装置。 - 【請求項２】前記コンタクトホール下が前記ベース領域
のみであることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】前記コンタクトホール下が前記ベース領域
および前記ソース領域の一部であることを特徴とする請
求項１に記載の半導体装置。 - 【請求項４】半導体基板上に電界緩和領域を形成し、前記電界緩和領域上部に溝を形成し、 前記溝内壁を覆うゲート絶縁膜を形成し、 上面が前記電界緩和領域上面よりも低くなるように前記
溝内に前記ゲート絶縁膜を介してゲート電極を形成し、 前記溝の上部内壁上に、前記ゲート電極上面の一部を除
く前記ゲート電極上を覆うサイドウォール絶縁膜を形成
し、前記電界緩和領域上部の導電型を反転させて前記溝に近
接したベース領域を形成し、 前記溝に近接し、かつ前記ベース領域上部に選択的に電
界緩和領域と同じ導電型のソース領域を形成し、 前記ゲート電極上面の前記一部上に第１シリサイド層を
形成するとともに、前記ベース領域とソース領域上に連
続して第２シリサイド層を形成し、 前記第２シリサイドの一部に達するコンタクトホールを
備えた層間絶縁膜を形成し、 前記層間絶縁膜上および前記コンタクトホール内に、前
記第２シリサイド層と接続されたソース電極を形成する
ことを特徴とする半導体装置の製造方法。 - 【請求項５】前記コンタクトホール下が前記ベース領域
のみであることを特徴とする請求項４に記載の半導体装
置の製造方法。 - 【請求項６】前記コンタクトホール下が前記ベース領域
および前記ソース領域の一部であることを特徴とする請
求項４に記載の半導体装置の製造方法。 - 【請求項７】前記ゲート電極は、ポリシリコンを前記溝
内を含む全面に堆積させ、該ポリシリコンをエッチング
することにより形成されることを特徴とする請求項４に
記載の半導体装置の製造方法。 - 【請求項８】前記サイドウォール絶縁膜は、前記ゲート
電極上を含む全面に絶縁膜を堆積させ、該絶縁膜を異方
性エッチングすることにより形成されることを特徴とす
る請求項４に記載の半導体装置の製造方法。 - 【請求項９】前記第１および第２シリサイド層は、前記
ゲート電極上面の前記一部上、前記サイドウォール絶縁
膜上、前記ソース領域上および前記ベース領域上を含む
全面に金属膜を堆積させ、熱処理によりゲート電極、前
記ソース領域および前記ベース領域の上部と前記金属膜
とを反応させ、前記サイドウォール絶縁膜上の未反応の
金属膜を除去することにより形成されることを特徴とす
る請求項４に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35282898A JP3284992B2 (ja) | 1998-12-11 | 1998-12-11 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35282898A JP3284992B2 (ja) | 1998-12-11 | 1998-12-11 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000183337A JP2000183337A (ja) | 2000-06-30 |
| JP3284992B2 true JP3284992B2 (ja) | 2002-05-27 |
Family
ID=18426723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35282898A Expired - Fee Related JP3284992B2 (ja) | 1998-12-11 | 1998-12-11 | 半導体装置とその製造方法 |
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