JP2007059954A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2007059954A JP2007059954A JP2006328690A JP2006328690A JP2007059954A JP 2007059954 A JP2007059954 A JP 2007059954A JP 2006328690 A JP2006328690 A JP 2006328690A JP 2006328690 A JP2006328690 A JP 2006328690A JP 2007059954 A JP2007059954 A JP 2007059954A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- region
- insulating film
- film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】低消費電力で歩留まりがよくかつ高信頼性の電力用半導体装置を提供する。
【解決手段】ストラップ電極板13はパワーMOSFETのチップの全面に配置されている。この電極板13はソース領域用の複数の電極膜に共通接続されている。ストラップ電極板13の下には層間絶縁膜43を介してゲート引回配線7が設けられている。ゲート引回配線7は複数のゲート5を共通接続する。ゲート引回配線7はポリシリコン部39及びp型シリコン領域21(半導体層)の面内方向でポリシリコン部39に隣接して形成されたメタル部41を含む。
【選択図】図3
【解決手段】ストラップ電極板13はパワーMOSFETのチップの全面に配置されている。この電極板13はソース領域用の複数の電極膜に共通接続されている。ストラップ電極板13の下には層間絶縁膜43を介してゲート引回配線7が設けられている。ゲート引回配線7は複数のゲート5を共通接続する。ゲート引回配線7はポリシリコン部39及びp型シリコン領域21(半導体層)の面内方向でポリシリコン部39に隣接して形成されたメタル部41を含む。
【選択図】図3
Description
本発明は、例えばパワーMOSFET(Metal Oxide Semiconductor Filed Effect Transistor)のような半導体装置に関する。
パワーMOSFETやIGBT(Insulated Gate Bipolar Transistor)に代表される電力用半導体装置は、半導体基板の上に形成された多数のセルのゲートを共通接続した構造を有する小型の半導体素子(半導体チップ)であり、低オン抵抗でかつ高速スイッチングが可能である。このため、大電流を効率的に流すことができると共に高い周波数に対応できるので、例えば小型電子機器(パーソナル・コンピュータ、携帯電話など)の電源の部品として注目されている。
ところで、複数のゲートの共通接続はゲート引回配線によりなされており、ゲート引回配線はゲート用の電極パッドと接続されている。ゲート引回配線の構造としては、その低抵抗化により装置の低消費電力化を図るために、ゲートと同じ材料であるポリシリコン膜とその上に層間絶縁膜を介して配置されたアルミニウム膜との二層構造(特許文献1参照)やアルミニウム膜の一層構造(特許文献2参照)が提案されている。
しかしながら、このようなゲート引回配線を形成した場合、半導体素子の各電極の外部との電気的接続を行う際に電極間のショートによる歩留まり低下を招くことがあり、信頼性の点で問題があった。
特開2001−36081(図1)
特開平7−45817(図1〜図3)
本発明の目的は、低消費電力で歩留まりがよくかつ高信頼性の半導体装置を提供することである。
本発明の一態様に係る半導体装置は、半導体層と、ソース領域及びエミッタ領域のうち少なくとも一方として機能すると共に前記半導体層の一方の面側の前記半導体層中に形成された第1半導体領域と、ドレイン領域及びコレクタ領域のうち少なくとも一方として機能すると共に前記半導体層の他方の面側の前記半導体層中に形成された第2半導体領域と、前記第1半導体領域上に形成された絶縁膜と、前記絶縁膜を貫通して前記半導体層中に延びるゲート用トレンチ内にゲート絶縁膜を介して形成されたゲートと、前記ゲート用トレンチ内で前記ゲート上に積層形成され、前記第1半導体領域の底面より上に位置する底面を有する埋込メタルと、を備えることを特徴とする。
本発明によれば、低消費電力で歩留まりがよくかつ高信頼性の半導体装置を実現することができる。
電力用半導体装置の半導体チップにおいて、パワーMOSFETの場合、各セルのソース領域に対応して電極膜が設けられており、IGBTの場合、各セルのエミッタ領域に対応して電極膜が設けられている。これらの電極膜と外部(半導体チップが搭載されるリードフレームや基板等)との接続にはボンディングワイヤが広く利用されている。しかし、各電極膜に対応してボンディングワイヤが設けられているため、電極膜と外部との接続部の抵抗(いわゆるパッケージ抵抗)が大きくなる傾向にある。
そこで、パッケージ抵抗を下げる目的で、これらの電極膜に共通接続された板状のストラップ電極を、ボンディングワイヤの替りに用いることがある。本発明の実施形態は、このようなストラップ電極板を備える電力用半導体装置を前提とする。
本発明の実施形態を以下の項目に分けて説明する。
[第1実施形態]
(電力用半導体装置の構造)
(電力用半導体装置の動作)
(第1実施形態の主な効果)
(電力用半導体装置の製造方法)
[第2実施形態]
(電力用半導体装置の構造)
(電力用半導体装置の製造方法)
[第3実施形態]
(電力用半導体装置の構造)
(電力用半導体装置の製造方法)
[第4実施形態]
[第5実施形態]
[第6実施形態]
[第7実施形態]
なお、各実施形態を説明する図において、既に説明した図の符号で示すものと同一のものについては、同一符号を付すことにより説明を省略する。
(電力用半導体装置の構造)
(電力用半導体装置の動作)
(第1実施形態の主な効果)
(電力用半導体装置の製造方法)
[第2実施形態]
(電力用半導体装置の構造)
(電力用半導体装置の製造方法)
[第3実施形態]
(電力用半導体装置の構造)
(電力用半導体装置の製造方法)
[第4実施形態]
[第5実施形態]
[第6実施形態]
[第7実施形態]
なお、各実施形態を説明する図において、既に説明した図の符号で示すものと同一のものについては、同一符号を付すことにより説明を省略する。
[第1実施形態]
第1実施形態に係る電力用半導体装置は、トレンチゲート構造のパワーMOSFETである(U−MOS)。第1実施形態の主な特徴は、ゲート引回配線をポリシリコン部及びこれと水平面内方向に隣接して形成されたメタル部により構成した点である。なお、第1実施形態はゲート絶縁膜がシリコン酸化膜を含むMOS型であるが、本発明の実施形態はこれに限定されず、ゲート絶縁膜がシリコン酸化膜以外の絶縁膜(例えば高誘電体膜)からなるMIS(Metal Insulator Semiconductor)型にも適用される。
第1実施形態に係る電力用半導体装置は、トレンチゲート構造のパワーMOSFETである(U−MOS)。第1実施形態の主な特徴は、ゲート引回配線をポリシリコン部及びこれと水平面内方向に隣接して形成されたメタル部により構成した点である。なお、第1実施形態はゲート絶縁膜がシリコン酸化膜を含むMOS型であるが、本発明の実施形態はこれに限定されず、ゲート絶縁膜がシリコン酸化膜以外の絶縁膜(例えば高誘電体膜)からなるMIS(Metal Insulator Semiconductor)型にも適用される。
(電力用半導体装置の構造)
図1は第1実施形態に係る電力用半導体装置1の平面図である。図1を用いて半導体装置1の平面構造について説明する。電力用半導体装置1は、多数のMOSFETセル2が並列接続された構造を有する半導体チップである。シリコン基板及びその上に形成されたエピタキシャル層から構成される半導体層3中に、各セル2のゲート5が形成されている。これらのゲート5は、半導体層3の上に形成されたゲート引回配線7に共通接続されている。詳しくは、ゲート引回配線7は、ゲート5が延びる方向(x方向)と交差する方向(y方向)に延びる部分を有しており、この部分で複数のゲート5に共通接続されている。
図1は第1実施形態に係る電力用半導体装置1の平面図である。図1を用いて半導体装置1の平面構造について説明する。電力用半導体装置1は、多数のMOSFETセル2が並列接続された構造を有する半導体チップである。シリコン基板及びその上に形成されたエピタキシャル層から構成される半導体層3中に、各セル2のゲート5が形成されている。これらのゲート5は、半導体層3の上に形成されたゲート引回配線7に共通接続されている。詳しくは、ゲート引回配線7は、ゲート5が延びる方向(x方向)と交差する方向(y方向)に延びる部分を有しており、この部分で複数のゲート5に共通接続されている。
ゲート引回配線7はゲート用電極パッド9と接続されている。ゲート5は、ゲート引回配線7及びゲート用電極パッド9を介して外部と接続される。ゲート5間には、ソース領域と接続する電極膜11が形成されている。ゲート用電極パッド9を除いて半導体層3の表面を覆うストラップ電極板13が配置されている。この電極板13は、複数の電極膜11に共通接続されており、ソース引出電極として機能する。
次に、電力用半導体装置1の断面構造について、図2及び図3を用いて説明する。図2は図1のA1−A2線に沿った断面図であり、MOSFETの断面構造を示している。一方、図3は図1のB1−B2線に沿った断面図であり、ゲート引回配線の断面構造を示している。半導体基板の一例であるn+型シリコン基板15の上にエピタキシャル層17が形成されている。これらにより半導体層3が構成される。エピタキシャル層17は下から順に、n−型シリコン領域19、p型シリコン領域21となっている。
図2に示すMOSFETの形成領域では、n−型シリコン領域19がドリフト領域23となり、p型シリコン領域21がボディ領域25となる。ボディ領域25の上のエピタキシャル層17には、n+型のソース領域27が形成されている。n+型シリコン基板15はドレイン領域29として機能する。したがって、ソース領域27(第1半導体領域の一例)が半導体層3の一方の面側の半導体層3中に形成されており、ドレイン領域29(第2半導体領域の一例)が半導体層3の他方の面側の半導体層3中に形成されている、と言うことができる。
図2に示すMOSFETの形成領域の半導体層3には、ソース領域27及びボディ領域25を貫通して、ドリフト領域23に至るゲート用トレンチ31が形成されている。トレンチ31の表面にはシリコン酸化膜からなるゲート絶縁膜33が形成されている。トレンチ31にはポリシリコンを含むゲート5が埋め込まれている。よって、ゲート5は、半導体層3の一方の面から半導体層3中に延びるゲート用トレンチ31内にゲート絶縁膜33を介して形成されていることになる。
さらにトレンチ31内には、ゲート5上に積層されてゲート5と接続する埋込メタル35が埋め込まれている。埋込メタル35の底面35aは、ソース領域27(第1半導体領域の一例)の底面27aより上に位置している。
一方、図3に示すゲート引回配線の形成領域において、p型シリコン領域21の上には絶縁膜37を介してゲート引回配線7が形成されている。絶縁膜37はゲート絶縁膜33と同時に形成されたものであり、したがって、絶縁膜37の厚みは、ゲート絶縁膜33の厚み(例えば10〜150nm(100〜1500オングストローム))と同じである。
ゲート引回配線7はゲート5と連続、つまり接続しており、ポリシリコン部39及びこれと水平面内方向に隣接して形成されたメタル部41を含む。メタル部41の上面41aとポリシリコン部39の上面39aとは高さが同じであり、メタル部41の底面41bとポリシリコン部39の底面39bとは同じ高さである。メタル部41や埋込メタル35の材料としては、アルミニウムを90wt%以上含むメタルや銅を90wt%以上含むメタルが例示される。ポリシリコン部39とメタル部41とは交互に並べられている。図4は、図1のゲート引回配線の一部7aを拡大した平面図である。ポリシリコン部39及びメタル部41は、ゲート引回配線7の延びる方向に沿って延びている。
図2及び図3に示すように、例えばシリコン酸化膜からなる層間絶縁膜43がソース領域27、ゲート引回配線7及び複数のゲート5を覆うように形成されている。層間絶縁膜43には例えばアルミニウムからなる複数の電極膜11が埋め込まれている。各電極膜11は対応するソース領域27に接続されている。
層間絶縁膜43の全面に例えばアルミニウムからなる下敷メタル45が形成されている。下敷メタル45は複数の電極膜11に共通接続されている。下敷メタル45の上に例えば銅やアルミニウムからなるストラップ電極板13が取り付けられている。ストラップ電極板13は、ゲート引回配線7の上の層間絶縁膜43を覆いかつ複数の電極膜11を覆うように位置すると共に複数の電極膜11に共通接続されている。なお、シリコン基板15の裏面の全面に、例えば銅やアルミニウムからなる電極47が取り付けられている。
(電力用半導体装置の動作)
電力用半導体装置1の動作について図1〜図3を用いて説明する。この動作において、ソース領域27は接地されており、このため、ストラップ電極板13は接地されている。また、ドレイン領域29には、電極47を介して所定の正電圧が印加されている。
電力用半導体装置1の動作について図1〜図3を用いて説明する。この動作において、ソース領域27は接地されており、このため、ストラップ電極板13は接地されている。また、ドレイン領域29には、電極47を介して所定の正電圧が印加されている。
電力用半導体装置1をターンオンさせる場合、ゲート用電極パッド9及びゲート引回配線7を介して所定の正電圧を各ゲート5に印加する。これにより、ボディ領域25のうち、ゲート5の近傍でゲート5と対向する領域(チャネル領域49)には、n型の反転層が形成される。ソース領域27からの電子は、この反転層を通り、ドリフト領域23に注入され、ドレイン領域29に達する。よって、電流がドレイン領域29からソース領域27に流れることになる。
一方、電力用半導体装置1をターンオフさせる場合、ゲート5の電位がソース領域27の電位以下になるように、ゲート5に印加する電圧を制御する。これにより、チャネル領域49のn型の反転層が消失し、ソース領域27からドリフト領域23への電子の注入が停止する。よって、ドレイン領域29からソース領域27に電流が流れない。
(第1実施形態の主な効果)
効果1:
第1実施形態の効果1について比較形態と比較しながら説明する。図5は、この比較形態に係るゲート引回配線51の断面図であり、図3と対応する。ゲート引回配線51は、ポリシリコン膜53の上にアルミニウム膜55が形成された二層構造を有する。
効果1:
第1実施形態の効果1について比較形態と比較しながら説明する。図5は、この比較形態に係るゲート引回配線51の断面図であり、図3と対応する。ゲート引回配線51は、ポリシリコン膜53の上にアルミニウム膜55が形成された二層構造を有する。
比較形態の構造では、ゲート引回配線51の上方に位置する層間絶縁膜43にクラック57が発生する可能性がある。詳しく説明する。ストラップ電極板13を下敷メタル45へ押し付けながらストラップ電極板13に熱や超音波を加えることにより、ストラップ電極板13が下敷メタル45に固定される。つまり、圧着によりストラップ電極板13が図2の複数の電極膜11に共通接続される。
アルミニウム膜は軟らかく変形しやすいため、凸形状のアルミニウム膜55の箇所は空洞と同様の状態である。したがって、アルミニウム膜55の上の層間絶縁膜43を支えるものがないため、ストラップ電極板13を下敷メタル45へ押し付ける際に、層間絶縁膜43にクラック57が発生するのである。クラック57により、ゲート−ソース間がショートし、電力用半導体装置の信頼性が低下したり、歩留まりが悪くなったりする。
さらに、ゲート引回配線51をアルミニウム膜55の一層構造とした場合も、ゲートと交差する方向にパターニングされ、ゲート引回配線51となるアルミニウム膜55の部分はやはり凸形状に形成されるので、同様の問題が生じることになる。
ゲート引回配線51をポリシリコン膜53のみにすれば、ポリシリコン膜が比較的硬いことにより、クラック57の発生を防止できる。しかし、これではゲート引回配線51の抵抗が大きくなるため、電力用半導体装置の消費電力が増大する。
図3に示す第1実施形態に係る電力用半導体装置1のゲート引回配線7は、ポリシリコン部39及びこれと水平面内方向に隣接して形成されたメタル部41を含む構造を有する(ゲート引回配線7は、ポリシリコン部39及びこれと同じ層に形成されたメタル部41を含む構造を有するということもできる)。アルミニウムや銅を主成分とするメタル部41により、ゲート引回配線7の低抵抗化を実現している。また、メタル部41がポリシリコン部39と同じ高さに位置しているので、ゲート引回配線7の上の層間絶縁膜43をポリシリコン部39で支持することができる。よって、ストラップ電極板13を下敷メタル45へ押し付ける際に、ゲート引回配線7の上の層間絶縁膜43にクラックが発生するのを防止できる。以上より、第1実施形態によれば、低消費電力で歩留まりがよくかつ高信頼性の電力用半導体装置を実現することができる。
効果2:
第1実施形態によれば、図2に示すように、ゲート5上に埋込メタル35が形成されている。これにより、ゲート用トレンチ31内に埋め込まれるトレンチゲートは、ゲート5と埋込メタル35の二層構造となる。埋込メタル35により、トレンチゲートの低抵抗化を実現できる。
第1実施形態によれば、図2に示すように、ゲート5上に埋込メタル35が形成されている。これにより、ゲート用トレンチ31内に埋め込まれるトレンチゲートは、ゲート5と埋込メタル35の二層構造となる。埋込メタル35により、トレンチゲートの低抵抗化を実現できる。
効果3:
第1実施形態によれば、埋込メタル35の底面35aがソース領域27の底面27aより上に位置しているので、埋込メタル35がチャネル領域49と対向しない構造となる。したがって、チャネル領域49の一部が埋込メタル35と対向すると共に残りがゲート5と対向する構造(埋込メタル及びゲートと対向した構造)に比べて、MOSFETのしきい値の変動が抑えられると共にチャネル領域49表面のゲート絶縁膜33へのメタル汚染を回避して、チャネル領域49により好ましい反転層を形成することができる。なお、上記埋込メタル及びゲートと対向した構造や埋込メタル35を有しておらずゲート用トレンチ31がゲート5で埋め込まれた構造も本発明の実施形態に含まれる。
第1実施形態によれば、埋込メタル35の底面35aがソース領域27の底面27aより上に位置しているので、埋込メタル35がチャネル領域49と対向しない構造となる。したがって、チャネル領域49の一部が埋込メタル35と対向すると共に残りがゲート5と対向する構造(埋込メタル及びゲートと対向した構造)に比べて、MOSFETのしきい値の変動が抑えられると共にチャネル領域49表面のゲート絶縁膜33へのメタル汚染を回避して、チャネル領域49により好ましい反転層を形成することができる。なお、上記埋込メタル及びゲートと対向した構造や埋込メタル35を有しておらずゲート用トレンチ31がゲート5で埋め込まれた構造も本発明の実施形態に含まれる。
効果4:
図4に示すように、第1実施形態に係るメタル部41は、ゲート引回配線7の延びる方向に沿って延びている。このため、メタル部41はゲート引回配線7を流れる電流の向きに延びていることになる。したがって、電流がゲート引回配線7を流れやすくなる(つまり、ゲート引回配線7を低抵抗化できる)。
図4に示すように、第1実施形態に係るメタル部41は、ゲート引回配線7の延びる方向に沿って延びている。このため、メタル部41はゲート引回配線7を流れる電流の向きに延びていることになる。したがって、電流がゲート引回配線7を流れやすくなる(つまり、ゲート引回配線7を低抵抗化できる)。
(電力用半導体装置の製造方法)
第1実施形態に係る電力用半導体装置の製造方法について、図2、図3、図6〜図21を用いて説明する。図6〜図21のうち、A1−A2断面(MOSFETの形成領域)を示す図は図2と対応し、B1−B2断面(ゲート引回配線の形成領域)を示す図は図3と対応する。
第1実施形態に係る電力用半導体装置の製造方法について、図2、図3、図6〜図21を用いて説明する。図6〜図21のうち、A1−A2断面(MOSFETの形成領域)を示す図は図2と対応し、B1−B2断面(ゲート引回配線の形成領域)を示す図は図3と対応する。
図6及び図7に示すように、エピタキシャル層17が形成されたn+型シリコン基板15を準備する。シリコン基板15とエピタキシャル層17で半導体層3が構成される。MOSFETの形成領域(図6)において、n+型シリコン基板15がドレイン領域(第2半導体領域の一例)29となる。
MOSFETの形成領域(図6)を露出すると共にゲート引回配線の形成領域(図7)を覆うレジスト59を形成する。レジスト59をマスクとして、p型シリコン領域21の表層にn型のイオン注入をする。これにより、図6のp型シリコン領域21の表層にn+型のソース領域(第1半導体領域の一例)27を形成する。その後、レジスト59を除去する。
図8及び図9に示すように、ゲート用トレンチの形成領域に開口を有するレジスト61を半導体層3の上に形成する。レジスト61をマスクとして、ソース領域27及びボディ領域25を異方性エッチングする。これにより、ソース領域27及びボディ領域25を貫通して、ドリフト領域23に到達するゲート用トレンチ31を半導体層3に形成する。そして、レジスト61を除去する。
図10及び図11に示すように、熱酸化により、ゲート用トレンチ31の表面にゲート絶縁膜33、ソース領域27及びp型シリコン領域21の上に絶縁膜37を形成する。ゲート絶縁膜33及び絶縁膜37はシリコン酸化膜からなる。次に、CVD(Chemical Vapor Deposition)により、半導体層3の一方の面を覆うようにポリシリコン膜63を形成する。ゲート用トレンチ31はポリシリコン膜63で埋められている。ポリシリコン膜63は、複数のゲート及びこれらに共通接続されたゲート引回配線となる。
図12及び図13に示すように、MOSFETの形成領域(図12)に位置するポリシリコン膜63を露出すると共にゲート引回配線の形成領域(図13)に位置するポリシリコン膜63の上に所定の開口67を有するレジスト65を形成する。開口67は、ゲート引回配線のメタル部が形成される領域に対応する。レジスト65は、ゲート引回配線の形成領域に位置するポリシリコン膜63を部分的に覆うマスクパターンの一例である。
レジスト65(マスクパターンの一例)をマスクにし、かつ絶縁膜37をエッチングストッパにして、ポリシリコン膜63を選択的に異方性エッチングする。これにより、ゲート用トレンチ31内にゲート5を形成すると共にゲート引回配線のポリシリコン部39を形成する。ゲート5の上面5aは、ソース領域27(第1半導体領域の一例)の底面27aよりも上でゲート用トレンチ31の入口31aよりも下に位置している。ポリシリコン部39はゲート引回配線の形成領域に部分的に形成されている。その後、レジスト65を除去する。
図14及び図15に示すように、例えばスパッタリングにより、アルミニウムや銅からなるメタル膜69を半導体層3の一方の面の全面に形成する。これにより、ゲート5上のゲート用トレンチ31がメタル膜69で埋まる。
図16及び図17に示すように、メタル膜69をエッチバック(選択的除去の一例)する。これにより、ゲート5の上面5aとゲート用トレンチの入口31a(図12)との間のスペースに埋込メタル35を形成し、ポリシリコン部39の間のスペースにメタル部41を形成する。言い換えれば、ゲート用トレンチ31にゲート5の上に位置する埋込メタル35を形成すると共にゲート引回配線の形成領域の残りの部分にゲート引回配線7のメタル部41を形成する。なお、メタル膜69の選択的除去にCMP(Chemical Mechanical Polishing)を用いてもよい。
図18及び図19に示すように、例えばCVDによりシリコン酸化膜からなる層間絶縁膜43を半導体層3の一方の面の全面に形成する。これにより、ゲート引回配線7及び複数のゲート5が層間絶縁膜43で覆われる。ゲート5間に開口を有するレジスト71を層間絶縁膜43の上に形成する。レジスト71をマスクにして、層間絶縁膜43及び絶縁膜37を異方性エッチングにより選択的に除去する。これにより、ソース領域27に到達するコンタクトホール73を形成する。そして、レジスト71を除去する。
図20及び図21に示すように、例えばスパッタリングにより、電極膜11となるアルミニウム膜をコンタクトホール73が埋まるように、層間絶縁膜43の上に形成する。このアルミニウム膜をエッチバックすることにより、コンタクトホール73に電極膜11を形成する。これにより、ソース領域27と接続する電極膜11が層間絶縁膜43中に形成される。
図2及び図3に示すように、例えばスパッタリングによりアルミニウムからなる下敷メタル45を層間絶縁膜43の上に形成する。下敷メタル45は電極膜11に共通接続されている。下敷メタル45の上にストラップ電極板13を配置する。これにより、ゲート引回配線7の上の層間絶縁膜43を覆いかつ複数の電極膜11を覆うように、ストラップ電極板13が配置される。
次に、圧着によりストラップ電極板13を複数の電極膜11に共通接続する。詳しくは、ストラップ電極板13を下敷メタル45に押し付けながら、ストラップ電極板13に熱又は超音波を加えることにより、ストラップ電極板13を下敷メタル45に取り付ける。
第1実施形態は図3に示す構造のゲート引回配線7を備えるため、ストラップ電極板13を下敷メタル45に押し付ける際に、ゲート引回配線7上の層間絶縁膜43にクラックが発生するのを防止できる。
[第2実施形態]
(電力用半導体装置の構造)
図22は、第2実施形態の電力用半導体装置75に備えられるMOSFETの断面構造を示す図であり、図2と対応する。第2実施形態が第1実施形態と主に相違するのは、半導体層3の一方の面と層間絶縁膜43との間に中間絶縁膜77(例えばシリコン酸化膜)が形成されている点である。以下、第2実施形態について第1実施形態と相違する点を中心に説明する。
(電力用半導体装置の構造)
図22は、第2実施形態の電力用半導体装置75に備えられるMOSFETの断面構造を示す図であり、図2と対応する。第2実施形態が第1実施形態と主に相違するのは、半導体層3の一方の面と層間絶縁膜43との間に中間絶縁膜77(例えばシリコン酸化膜)が形成されている点である。以下、第2実施形態について第1実施形態と相違する点を中心に説明する。
中間絶縁膜77の厚みは、ゲート絶縁膜33の厚みより大きく、例えば100〜1000nm(1000〜10000オングストローム)である。中間絶縁膜77と層間絶縁膜43との間に絶縁膜37が形成されている。絶縁膜37はゲート絶縁膜33と同時に形成されたものである。ゲート用トレンチ31は中間絶縁膜77、ソース領域27及びボディ領域25を貫通してドリフト領域23に到達している。埋込メタル35は、ゲート5上に積層されてこれと接続するように中間絶縁膜77中に形成されている。埋込メタル35の底面35aは、ソース領域27の底面27aより上に位置している。
第2実施形態は、中間絶縁膜77を備えるので、埋込メタル35の厚みを第1実施形態よりも大きくできる。したがって、ゲート5と埋込メタル35で構成されるトレンチゲートにおいて、第2実施形態は第1実施形態よりも埋込メタル35の比率を大きくできるため、トレンチゲートの抵抗を小さくできる。
なお、図22の埋込メタル35の底面35aは、ソース領域27より上に位置している。しかしながら、第1実施形態の主な効果の効果3で説明したように、埋込メタル35の底面35aがソース領域27の底面27aより上に位置していればよい。
第2実施形態においては、ゲート用トレンチ31の入口がソース領域27上に形成された中間絶縁膜77の上面に位置しているため、ゲート用トレンチ31内におけるゲート5のエッチング量を制御することにより、埋込メタル35の底面35aがソース領域27の底面27aより上に位置している構造を確実に得ることができる。
ところで、第2実施形態に係るゲート引回配線の形成領域の構造は、図3に示す第1実施形態のそれと同じである。したがって、第2実施形態では、ゲート引回配線7下において中間絶縁膜77が除去されていることになる。この除去により、ドレイン−ソース間の貫通電流を抑制して、電力用半導体装置75の性能を向上させている。
なお、ゲート引回配線7下において中間絶縁膜77が残っている構造も本発明の実施形態に含まれる。図23は、この構造を示す断面図である。中間絶縁膜77が存在することにより、ポリシリコン部39の形成時のプロセスマージンが大きくなり、また、ゲート引回配線7とp型シリコン領域21との間でリークが発生しにくくできる。
(電力用半導体装置の製造方法)
第2実施形態に係る電力用半導体装置75の製造方法について、第1実施形態のそれと異なる点を中心に説明する。図6及び図7に示す工程後、図24及び図25に示すように、例えば、CVDによりシリコン酸化膜からなる中間絶縁膜77を半導体層3の上に形成する。中間絶縁膜77の厚みはゲート絶縁膜のそれよりも大きい。フォトリソグラフィとエッチングにより、ゲート引回配線の形成領域(図25)に位置する中間絶縁膜77を除去する。これにより、MOSFETの形成領域(図24)の半導体層3の上にのみ中間絶縁膜77が残る。
第2実施形態に係る電力用半導体装置75の製造方法について、第1実施形態のそれと異なる点を中心に説明する。図6及び図7に示す工程後、図24及び図25に示すように、例えば、CVDによりシリコン酸化膜からなる中間絶縁膜77を半導体層3の上に形成する。中間絶縁膜77の厚みはゲート絶縁膜のそれよりも大きい。フォトリソグラフィとエッチングにより、ゲート引回配線の形成領域(図25)に位置する中間絶縁膜77を除去する。これにより、MOSFETの形成領域(図24)の半導体層3の上にのみ中間絶縁膜77が残る。
図26及び図9に示すように、レジスト61をマスクにして、中間絶縁膜77、ソース領域27及びボディ領域25を選択的に除去する。これにより、中間絶縁膜77、ソース領域27及びボディ領域25を貫通してドリフト領域23に到達するゲート用トレンチ31が半導体層3に形成される。
図27及び図11に示すように、ゲート用トレンチ31の表面にゲート絶縁膜33、中間絶縁膜77及びp型シリコン領域21の上に絶縁膜37を形成する。ゲート絶縁膜33及び絶縁膜37は、例えば、ONO膜(シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の三層膜)である。その後、ゲート用トレンチ31が埋まるように半導体層3の一方の面を覆うポリシリコン膜63を例えばCVDにより形成する。
図28及び図13に示すように、MOSFETの形成領域のポリシリコン膜63を露出しかつゲート引回配線の形成領域に位置するポリシリコン膜63を部分的に覆うレジスト65を形成する。レジスト65(マスクパターンの一例)をマスクにして、ポリシリコン膜63を選択的にエッチングする。これにより、ゲート用トレンチ31にゲート5を形成すると共にゲート引回配線のポリシリコン部39を形成する。ゲート5の上面5aは、ソース領域27の底面27aより上に位置しかつゲート用トレンチ31の入口31aよりも下に位置している。
図29及び図15に示すように、ゲート用トレンチ31が埋まるように半導体層3の一方の面を覆うメタル膜69を形成する。次に、図30及び図17に示すように、メタル膜69をエッチバックする。これにより、ゲート用トレンチ31にゲート5の上に位置する埋込メタル35を形成すると共にゲート引回配線7のメタル部41を形成する。
図31及び図19に示すように、ゲート引回配線7及び複数のゲート5を覆う層間絶縁膜43を形成する。そして、層間絶縁膜43の上にレジスト71を形成する。レジスト71をマスクにして、等方性エッチングにより、層間絶縁膜43の上部を除去する。続けて、異方性エッチングにより、層間絶縁膜43の残り、絶縁膜37及び中間絶縁膜77を除去する。これにより、ソース領域27に到達するコンタクトホール73を形成する。そして、レジスト71を除去する。
中間絶縁膜77が存在することにより、コンタクトホール73のアスペクト比が大きくなる。コンタクトホール73が電極膜で埋まらないのを防止するため、コンタクトホール73の形成に等方性エッチングと異方性エッチングを組み合わせている。
この後の工程(電極膜11の形成工程、下敷メタル45の形成工程、ストラップ電極板13の配置工程、ストラップ電極板13を複数の電極膜11に共通接続する工程)は、第1実施形態と同じなので省略する。
[第3実施形態]
(電力用半導体装置の構造)
図32は第3実施形態に係る電力用半導体装置79に備えられるMOSFETの断面構造を示す図であり、図22と対応する。第3実施形態のゲート引回配線の形成領域は、図3と同じである。第3実施形態が図22に示す第2実施形態と主に相違するのは、電極膜11がソース領域27より深い位置まで半導体層3中に延びている点である。これにより、空乏層が下がりチャネル領域49の電界の緩和、MOSFETのパターンのシュリンクが可能、ゲート−ドレイン間の容量の低減等の効果が生じる。
(電力用半導体装置の構造)
図32は第3実施形態に係る電力用半導体装置79に備えられるMOSFETの断面構造を示す図であり、図22と対応する。第3実施形態のゲート引回配線の形成領域は、図3と同じである。第3実施形態が図22に示す第2実施形態と主に相違するのは、電極膜11がソース領域27より深い位置まで半導体層3中に延びている点である。これにより、空乏層が下がりチャネル領域49の電界の緩和、MOSFETのパターンのシュリンクが可能、ゲート−ドレイン間の容量の低減等の効果が生じる。
(電力用半導体装置の製造方法)
第3実施形態に係る電力用半導体装置79の製造方法について、第2実施形態のそれと異なる点を中心に説明する。図28及び図13に示す工程後、図33及び図34に示すように、例えば、CVDによりシリコン酸化膜81を半導体層3の一方の面の全面に形成する。シリコン酸化膜81の上にゲート用トレンチ31間に開口を有するレジスト83を形成する。レジスト83をマスクにして、シリコン酸化膜81、絶縁膜37及び中間絶縁膜77を選択的に異方性エッチング(第1エッチング)することにより、ソース領域27を露出させる。そして、レジスト83を除去する。
第3実施形態に係る電力用半導体装置79の製造方法について、第2実施形態のそれと異なる点を中心に説明する。図28及び図13に示す工程後、図33及び図34に示すように、例えば、CVDによりシリコン酸化膜81を半導体層3の一方の面の全面に形成する。シリコン酸化膜81の上にゲート用トレンチ31間に開口を有するレジスト83を形成する。レジスト83をマスクにして、シリコン酸化膜81、絶縁膜37及び中間絶縁膜77を選択的に異方性エッチング(第1エッチング)することにより、ソース領域27を露出させる。そして、レジスト83を除去する。
図35及び図36に示すように、シリコン酸化膜81をマスクにして、ソース領域27を異方性エッチング(第2エッチング)する。第1及び第2エッチングにより、ゲート用トレンチ31間に中間絶縁膜77及びソース領域27を貫通するソース用トレンチ85(電流経路用トレンチの一例)が形成される。
図37及び図38に示すように、ONO膜からなる絶縁膜37をストッパとして、先程の工程でマスクとして用いたシリコン酸化膜81を除去する。絶縁膜37により、シリコン酸化膜からなる中間絶縁膜77がシリコン酸化膜81と共に除去されるのを防いでいる。なお、ゲート絶縁膜33はONO膜となるため、ゲートの信頼性を向上させることができる。
図39及び図40に示すように、ゲート用トレンチ31及びソース用トレンチ85が埋まるように半導体層3の一方の面を覆うメタル膜69を形成する。図41及び図42に示すように、メタル膜69をエッチバックする。これにより、ゲート用トレンチ31にゲート5の上に位置する埋込メタル35を形成し、ゲート引回配線の形成領域の残りの部分にゲート引回配線のメタル部41を形成し、ソース用トレンチ85に電極膜11の下部11aを形成する。電極膜11の下部11aの上面と埋込メタル35の上面とは同じ高さである。下部11aは、ゲート用トレンチ31間の中間絶縁膜中に設けられたソース用トレンチ(電流経路用トレンチ)85内に形成されている。
図43及び図44に示すように、ゲート引回配線7、複数のゲート5及び複数の電極膜の下部11aを覆う層間絶縁膜43を形成する。フォトリソグラフィと異方性エッチングにより、層間絶縁膜43を選択的に除去する。これにより、電極膜の下部11aに到達するスルーホールを形成する。例えば、スパッタリングにより、アルミニウム膜をスルーホールが埋まるように層間絶縁膜43の上に形成する。このアルミニウム膜をエッチバックすることにより、層間絶縁膜43中に電極膜の下部11aと接続する電極膜の上部11bを形成する。
この後の工程(下敷メタル45の形成工程、ストラップ電極板13の配置工程、ストラップ電極板13を複数の電極膜11に共通接続する工程)は、第1実施形態と同じなので省略する。
[第4実施形態]
第3実施形態では、図35及び図36に示すように、ゲート用トレンチ31及びポリシリコン部39の形成後、ソース用トレンチ85を形成する。これに対して、第4実施形態では、ゲート用トレンチを形成した後、ソース用トレンチとポリシリコン部とを同時に形成する。以下、第4実施形態について、第2及び第3実施形態との相違を中心に説明する。
第3実施形態では、図35及び図36に示すように、ゲート用トレンチ31及びポリシリコン部39の形成後、ソース用トレンチ85を形成する。これに対して、第4実施形態では、ゲート用トレンチを形成した後、ソース用トレンチとポリシリコン部とを同時に形成する。以下、第4実施形態について、第2及び第3実施形態との相違を中心に説明する。
図27及び図11までの工程は第2実施形態と同じである。図45及び図46に示すように、レジスト87をマスクとしてポリシリコン膜63を選択的にエッチングして、ゲート用トレンチ31にゲート5を形成する。この工程は、図28及び図13に示す工程と対応するが、レジスト87はレジスト65とパターンが異なる。レジスト87(第1マスクパターンの一例)は、ゲート引回配線の形成領域に位置するポリシリコン膜63を部分的に覆うのではなく、全面を覆っている。したがって、第4実施形態では、この段階でポリシリコン部が形成されず、ゲート5だけが形成される。
図47及び図48に示すように、例えばCVDによりシリコン酸化膜89を半導体層3の一方の面の全面に形成する。シリコン酸化膜89の上に、ゲート引回配線の形成領域に位置するポリシリコン膜63の上に部分的に開口を有すると共にゲート用トレンチ31間に開口を有するレジスト91を形成する。ゲート引回配線の形成領域におけるレジスト91の開口は、ゲート引回配線のメタル部と対応している。
レジスト91をマスクにして、シリコン酸化膜89、絶縁膜37及び中間絶縁膜77を選択的に異方性エッチングする。これにより、ソース領域27及びポリシリコン膜63を部分的に露出させる。そして、レジスト91を除去する。シリコン酸化膜89は、ゲート引回配線の形成領域に位置するポリシリコン膜63の上に部分的に開口を有すると共にゲート用トレンチ31間に開口を有しており、次の工程で、マスクとして機能する。
図49及び図50に示すように、シリコン酸化膜89(第2マスクパターンの一例)をマスクにして、ポリシリコン膜63及びソース領域27を選択的に異方性エッチングする。これにより、ゲート引回配線の形成領域に部分的にゲート引回配線のポリシリコン部39が形成され、ソース領域27を貫通するソース用トレンチ85が形成される。
なお、絶縁膜37に到達する前にポリシリコン膜63のエッチングが止められている。しかしながら、ソース用トレンチ85の深さを大きくすれば、絶縁膜37に到達するまでポリシリコン膜63がエッチングされる。
この後の工程は、第3実施形態の図37及び図38の工程となる。つまり、ONO膜からなる絶縁膜37をストッパとして、先程の工程でマスクとして用いたシリコン酸化膜89を除去する。これから後の工程は、第3実施形態と同じなので説明を省略する。
なお、図36に示す第3実施形態では、シリコン酸化膜81がメタル部形成領域を覆っている。これに対して、第4実施形態では、図50に示すように、メタル部形成領域41cがシリコン酸化膜89で覆われていない。したがって、シリコン酸化膜89がメタル部形成領域41cに残ることはなく、メタル部形成領域91の全体をメタル部で埋め込むことができる。
第4実施形態において、MOSFETの構造は図32に示す第3実施形態と同じになる。しかし、ゲート引回配線は、図51に示す構造となる。メタル部41の底面41bは、ポリシリコン部39の底面39bより上に位置している。これは、先程説明したように、絶縁膜37に到達する前にポリシリコン膜63のエッチングが止められたからである。
[第5実施形態]
第5実施形態は、第1実施形態との相違を中心に説明する。図52及び図53は、第5実施形態に係る電力用半導体装置に備えられるゲート引回配線の断面構造を示す図である。図52は図3と対応し、図1のB1−B2断面であり、図53は図1のC1−C2断面である。メタル部41は、ゲート引回配線7の側部を構成すると共にサイドウォール形状を有している。
第5実施形態は、第1実施形態との相違を中心に説明する。図52及び図53は、第5実施形態に係る電力用半導体装置に備えられるゲート引回配線の断面構造を示す図である。図52は図3と対応し、図1のB1−B2断面であり、図53は図1のC1−C2断面である。メタル部41は、ゲート引回配線7の側部を構成すると共にサイドウォール形状を有している。
[第6実施形態]
図54に示す第6実施形態に係る電力用半導体装置93は、プレーナ型のパワーMOSFETを備える。第6実施形態のゲート引回配線は、図3のゲート引回配線7と同じである。
図54に示す第6実施形態に係る電力用半導体装置93は、プレーナ型のパワーMOSFETを備える。第6実施形態のゲート引回配線は、図3のゲート引回配線7と同じである。
ゲート5は、半導体層3の一方の面上にゲート絶縁膜33を介して形成されている。ゲート5の一方の側面の下にはソース領域27が位置しており、ソース領域27はボディ領域25中に形成されている。ゲート5の他方の側面の下にはドリフト領域23が位置している。電極膜11は、ソース領域27及びボディ領域25とコンタクトしている。
[第7実施形態]
第7実施形態に係る電力用半導体装置は、トレンチゲート構造のIGBT(U−IGBT)を備える。図55は、この電力用半導体装置95に備えられるIGBTの断面構造を示す図であり、図2と対応する。図56は電力用半導体装置95に備えられるゲート引回配線の断面構造を示す図であり、図3と対応する。
第7実施形態に係る電力用半導体装置は、トレンチゲート構造のIGBT(U−IGBT)を備える。図55は、この電力用半導体装置95に備えられるIGBTの断面構造を示す図であり、図2と対応する。図56は電力用半導体装置95に備えられるゲート引回配線の断面構造を示す図であり、図3と対応する。
第7実施形態はIGBTなので、図2及び図3に示す構造にコレクタ領域として機能するp+型シリコン領域97(第2半導体領域の一例)が追加される。また、ソース領域27(図2)は、第1半導体領域の一例であるエミッタ領域99(図55)となる。
1・・・電力用半導体装置、2・・・MOSFETセル、3・・・半導体層、5・・・ゲート、5a・・・ゲートの上面、7・・・ゲート引回配線、7a・・・ゲート引回配線の一部、9・・・ゲート用電極パッド、11・・・電極膜、11a・・・電極膜の下部、11b・・・電極膜の上部、13・・・ストラップ電極板、15・・・n+型シリコン基板、17・・・エピタキシャル層、19・・・n−型シリコン領域、21・・・p型シリコン領域、23・・・ドリフト領域、25・・・ボディ領域、27・・・ソース領域(第1半導体領域の一例)、27a・・・ソース領域の底面、29・・・ドレイン領域(第2半導体領域の一例)、31・・・ゲート用トレンチ、31a・・・ゲート用トレンチの入口、33・・・ゲート絶縁膜、35・・・埋込メタル、35a・・・埋込メタルの底面、37・・・絶縁膜、39・・・ポリシリコン部、39a・・・ポリシリコン部の上面、39b・・・ポリシリコン部の底面、41・・・メタル部、41a・・・メタル部の上面、41b・・・メタル部の底面、41c・・・メタル部形成領域、43・・・層間絶縁膜、45・・・下敷メタル、47・・・電極、49・・・チャネル領域、51・・・ゲート引回配線、53・・・ポリシリコン膜、55・・・アルミニウム膜、57・・・クラック、59,61・・・レジスト、63・・・ポリシリコン膜、65・・・レジスト(マスクパターンの一例)、67・・・開口、69・・・メタル膜、71・・・レジスト、73・・・コンタクトホール、75・・・電力用半導体装置、77・・・中間絶縁膜、79・・・電力用半導体装置、81・・・シリコン酸化膜、83・・・レジスト、85・・・ソース用トレンチ(電流経路用トレンチの一例)、87・・・レジスト(第1マスクパターンの一例)、89・・・シリコン酸化膜(第2マスクパターンの一例)、91・・・レジスト、93,95・・・電力用半導体装置、97・・・p+型シリコン領域(第2半導体領域の一例)、99・・・エミッタ領域(第1半導体領域の一例)
Claims (4)
- 半導体層と、
ソース領域及びエミッタ領域のうち少なくとも一方として機能すると共に前記半導体層の一方の面側の前記半導体層中に形成された第1半導体領域と、
ドレイン領域及びコレクタ領域のうち少なくとも一方として機能すると共に前記半導体層の他方の面側の前記半導体層中に形成された第2半導体領域と、
前記第1半導体領域上に形成された絶縁膜と、
前記絶縁膜を貫通して前記半導体層中に延びるゲート用トレンチ内にゲート絶縁膜を介して形成されたゲートと、
前記ゲート用トレンチ内で前記ゲート上に積層形成され、前記第1半導体領域の底面より上に位置する底面を有する埋込メタルと、を備える、
ことを特徴とする半導体装置。 - 前記絶縁膜は前記ゲート絶縁膜よりも厚みが大きい中間絶縁膜である、
ことを特徴とする請求項1に記載の半導体装置。 - 前記第1半導体領域と接続された電極膜を備え、
前記ゲート用トレンチ間の前記中間絶縁膜中に設けられた電流経路用トレンチ内に前記電極膜の下部が形成されている、
ことを特徴とする請求項1又は請求項2に記載の半導体装置。 - 前記電極膜の下部の上面と前記埋込メタルの上面とは実質的に同じ高さである、
ことを特徴とする請求項1乃至請求項3のいずれか1項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006328690A JP2007059954A (ja) | 2006-12-05 | 2006-12-05 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006328690A JP2007059954A (ja) | 2006-12-05 | 2006-12-05 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004067908A Division JP3906213B2 (ja) | 2004-03-10 | 2004-03-10 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007059954A true JP2007059954A (ja) | 2007-03-08 |
Family
ID=37923097
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006328690A Pending JP2007059954A (ja) | 2006-12-05 | 2006-12-05 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007059954A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014136478A1 (ja) * | 2013-03-08 | 2014-09-12 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05315620A (ja) * | 1992-05-08 | 1993-11-26 | Rohm Co Ltd | 半導体装置およびその製造法 |
JPH09219519A (ja) * | 1995-12-07 | 1997-08-19 | Fuji Electric Co Ltd | Mos型半導体装置の製造方法 |
JP2000183337A (ja) * | 1998-12-11 | 2000-06-30 | Nec Corp | 半導体装置とその製造方法 |
US20040041207A1 (en) * | 2002-09-02 | 2004-03-04 | Kabushiki Kaisha Toshiba | Trench gate type semiconductor device and fabricating method of the same |
JP2004179277A (ja) * | 2002-11-26 | 2004-06-24 | New Japan Radio Co Ltd | 半導体装置の製造方法 |
JP2004193281A (ja) * | 2002-12-10 | 2004-07-08 | Toyota Central Res & Dev Lab Inc | 半導体装置とその製造方法 |
JP2005150475A (ja) * | 2003-11-17 | 2005-06-09 | Rohm Co Ltd | 半導体装置およびその製造方法 |
-
2006
- 2006-12-05 JP JP2006328690A patent/JP2007059954A/ja active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05315620A (ja) * | 1992-05-08 | 1993-11-26 | Rohm Co Ltd | 半導体装置およびその製造法 |
JPH09219519A (ja) * | 1995-12-07 | 1997-08-19 | Fuji Electric Co Ltd | Mos型半導体装置の製造方法 |
JP2000183337A (ja) * | 1998-12-11 | 2000-06-30 | Nec Corp | 半導体装置とその製造方法 |
US20040041207A1 (en) * | 2002-09-02 | 2004-03-04 | Kabushiki Kaisha Toshiba | Trench gate type semiconductor device and fabricating method of the same |
JP2004179277A (ja) * | 2002-11-26 | 2004-06-24 | New Japan Radio Co Ltd | 半導体装置の製造方法 |
JP2004193281A (ja) * | 2002-12-10 | 2004-07-08 | Toyota Central Res & Dev Lab Inc | 半導体装置とその製造方法 |
JP2005150475A (ja) * | 2003-11-17 | 2005-06-09 | Rohm Co Ltd | 半導体装置およびその製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014136478A1 (ja) * | 2013-03-08 | 2014-09-12 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
US9728607B2 (en) | 2013-03-08 | 2017-08-08 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3906213B2 (ja) | 半導体装置 | |
US8252645B2 (en) | Method of manufacturing trenched MOSFETs with embedded Schottky in the same cell | |
JP5530602B2 (ja) | 半導体装置およびその製造方法 | |
JP4600936B2 (ja) | 半導体装置およびその製造方法 | |
JP4829473B2 (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
JP5511308B2 (ja) | 半導体装置およびその製造方法 | |
JP5768395B2 (ja) | 半導体装置およびその制御方法 | |
US7109551B2 (en) | Semiconductor device | |
US7863685B2 (en) | Trench MOSFET with embedded junction barrier Schottky diode | |
CN1877858B (zh) | 金属氧化物半导体场效应晶体管及其制造方法 | |
JP2007035841A (ja) | 半導体装置 | |
JP2003017701A (ja) | 半導体装置 | |
US7646062B2 (en) | Semiconductor device comprising buried wiring layer | |
CN104319238A (zh) | 形成高电子迁移率半导体器件的方法及其结构 | |
JP5223291B2 (ja) | 半導体装置の製造方法 | |
US7045858B2 (en) | Semiconductor device and method of manufacturing the same | |
JP2013182935A (ja) | 半導体装置およびその製造方法 | |
WO2016027721A1 (ja) | 半導体装置および半導体装置の製造方法 | |
US20060049456A1 (en) | Insulated gate semiconductor device and method of manufacturing insulated gate semiconductor device | |
JP2002314081A (ja) | トレンチゲート型半導体装置およびその製造方法 | |
JP2007281512A (ja) | 半導体装置 | |
JP2008085117A (ja) | 半導体装置およびその製造方法 | |
JP2020031167A (ja) | 半導体装置およびその製造方法 | |
JP2007059954A (ja) | 半導体装置 | |
JP2007324361A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Effective date: 20061205 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101019 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110301 |