JP2002314081A - トレンチゲート型半導体装置およびその製造方法 - Google Patents
トレンチゲート型半導体装置およびその製造方法Info
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- JP2002314081A JP2002314081A JP2001113895A JP2001113895A JP2002314081A JP 2002314081 A JP2002314081 A JP 2002314081A JP 2001113895 A JP2001113895 A JP 2001113895A JP 2001113895 A JP2001113895 A JP 2001113895A JP 2002314081 A JP2002314081 A JP 2002314081A
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Abstract
(57)【要約】
【課題】ボンディングする際の層間絶縁膜を起点とした
クラックの発生による不具合を解消することができるよ
うにする。 【解決手段】半導体基板１の上面には複数のトレンチ５
が形成され、このトレンチ５はｐベース層４を貫通して
ｎ-ドリフト層３に達している。トレンチ５の上部開口
部においては凹部６が形成されている。トレンチ５の内
壁面にはゲート絶縁膜７が形成され、その内部にはゲー
ト電極８が形成されている。ｐベース層４における凹部
６との境界部には高濃度ｎ+エミッタ層１０が選択的に
形成されている。凹部６を埋め込むように層間絶縁膜９
が形成され、ｐベース層４とｎ+エミッタ層１０の上面
を含めて基板１の上面がほぼ平坦となっている。ｐベー
ス層４とｎ+エミッタ層１０に接するようにエミッタ電
極１１が形成されている。ｐ+基板２の裏面にはコレク
タ電極１３が形成されている。
クラックの発生による不具合を解消することができるよ
うにする。 【解決手段】半導体基板１の上面には複数のトレンチ５
が形成され、このトレンチ５はｐベース層４を貫通して
ｎ-ドリフト層３に達している。トレンチ５の上部開口
部においては凹部６が形成されている。トレンチ５の内
壁面にはゲート絶縁膜７が形成され、その内部にはゲー
ト電極８が形成されている。ｐベース層４における凹部
６との境界部には高濃度ｎ+エミッタ層１０が選択的に
形成されている。凹部６を埋め込むように層間絶縁膜９
が形成され、ｐベース層４とｎ+エミッタ層１０の上面
を含めて基板１の上面がほぼ平坦となっている。ｐベー
ス層４とｎ+エミッタ層１０に接するようにエミッタ電
極１１が形成されている。ｐ+基板２の裏面にはコレク
タ電極１３が形成されている。
Description
【０００１】
【発明の属する技術分野】この発明はトレンチゲート型
半導体装置に関するものである。
半導体装置に関するものである。
【０００２】
【従来の技術】この種の半導体装置としてトレンチゲー
ト型ＩＧＢＴを例にとって説明すると、従来、トレンチ
ゲート型のＩＧＢＴにおいては、図９に示すように、基
板１００の上面に形成されたトレンチ１０１内にゲート
絶縁膜１０２を介してゲート電極１０３が埋め込まれ、
さらに、基板１００の上面にエミッタ電極１０４が層間
絶縁膜１０５にてゲート電極１０３と電気的に分離され
た状態で配置されている。
ト型ＩＧＢＴを例にとって説明すると、従来、トレンチ
ゲート型のＩＧＢＴにおいては、図９に示すように、基
板１００の上面に形成されたトレンチ１０１内にゲート
絶縁膜１０２を介してゲート電極１０３が埋め込まれ、
さらに、基板１００の上面にエミッタ電極１０４が層間
絶縁膜１０５にてゲート電極１０３と電気的に分離され
た状態で配置されている。
【０００３】ところが、ゲート電極１０３とエミッタ電
極１０４を絶縁するための層間絶縁膜１０５の膜厚分の
段差が存在する。そのため、セル上にボンディングする
ことで表面の金属をエミッタとして使用する素子におい
て、ボンディングする際に、構造上凸部となる層間絶縁
膜１０５の肩を起点としてクラックが発生し工程内不良
を招くことがある。
極１０４を絶縁するための層間絶縁膜１０５の膜厚分の
段差が存在する。そのため、セル上にボンディングする
ことで表面の金属をエミッタとして使用する素子におい
て、ボンディングする際に、構造上凸部となる層間絶縁
膜１０５の肩を起点としてクラックが発生し工程内不良
を招くことがある。
【０００４】
【発明が解決しようとする課題】そこで、この発明の目
的は、ボンディングする際の層間絶縁膜を起点としたク
ラックの発生による不具合を解消することができるよう
にすることである。
的は、ボンディングする際の層間絶縁膜を起点としたク
ラックの発生による不具合を解消することができるよう
にすることである。
【０００５】
【課題を解決するための手段】本発明者らは、金属の下
にクラックの起点となる層間絶縁膜の凹凸が存在するこ
とが原因でクラックが発生するという点に着目し、層間
絶縁膜と基板表面を平坦にすることでクラックの起点を
無くせないか考えた。
にクラックの起点となる層間絶縁膜の凹凸が存在するこ
とが原因でクラックが発生するという点に着目し、層間
絶縁膜と基板表面を平坦にすることでクラックの起点を
無くせないか考えた。
【０００６】そこで、請求項１に記載の発明において
は、半導体基板の上面における前記トレンチが開口する
部位に、トレンチの幅よりも幅広な凹部を形成し、当該
凹部の内部にトレンチ内部に埋め込んだゲート電極とソ
ースまたはエミッタ電極を電気的に分離するための絶縁
膜を配置したことを特徴としている。
は、半導体基板の上面における前記トレンチが開口する
部位に、トレンチの幅よりも幅広な凹部を形成し、当該
凹部の内部にトレンチ内部に埋め込んだゲート電極とソ
ースまたはエミッタ電極を電気的に分離するための絶縁
膜を配置したことを特徴としている。
【０００７】このようにすることにより、層間絶縁膜と
基板表面を平坦にすることができ、これによりクラック
の起点を無くすことが可能となる。つまり、セル上にワ
イヤボンディングをする半導体素子において、ワイヤと
の接合部の金属の下の層間絶縁膜と基板表面とが平坦と
なる構造とすることにより、ボンディングする際の層間
絶縁膜を起点としたクラックの発生による不具合を解消
することができる。
基板表面を平坦にすることができ、これによりクラック
の起点を無くすことが可能となる。つまり、セル上にワ
イヤボンディングをする半導体素子において、ワイヤと
の接合部の金属の下の層間絶縁膜と基板表面とが平坦と
なる構造とすることにより、ボンディングする際の層間
絶縁膜を起点としたクラックの発生による不具合を解消
することができる。
【０００８】そのための製造方法として、請求項２に記
載のように、半導体基板の上面にトレンチを形成し、半
導体基板の上面におけるトレンチが開口する部位に、ト
レンチの幅よりも幅広な凹部を形成する。そして、トレ
ンチの内部にゲート絶縁膜を介してゲート電極を埋め込
み、凹部の内部を含めた半導体基板の上面に絶縁膜を形
成するとともに、凹部の内部にのみ絶縁膜が残るように
半導体基板の上面を平坦化する。さらに、半導体基板の
上面にソースまたはエミッタ電極を形成する。
載のように、半導体基板の上面にトレンチを形成し、半
導体基板の上面におけるトレンチが開口する部位に、ト
レンチの幅よりも幅広な凹部を形成する。そして、トレ
ンチの内部にゲート絶縁膜を介してゲート電極を埋め込
み、凹部の内部を含めた半導体基板の上面に絶縁膜を形
成するとともに、凹部の内部にのみ絶縁膜が残るように
半導体基板の上面を平坦化する。さらに、半導体基板の
上面にソースまたはエミッタ電極を形成する。
【０００９】これにより、請求項１に記載のトレンチゲ
ート型半導体装置を得ることができる。ここで、請求項
３に記載のように、トレンチを形成するために半導体基
板の上面に形成したマスクの開口部を広げ、このマスク
を用いて半導体基板をエッチングすることにより、トレ
ンチの幅よりも幅広な凹部を形成するようにすると、実
用上好ましいものとなる。
ート型半導体装置を得ることができる。ここで、請求項
３に記載のように、トレンチを形成するために半導体基
板の上面に形成したマスクの開口部を広げ、このマスク
を用いて半導体基板をエッチングすることにより、トレ
ンチの幅よりも幅広な凹部を形成するようにすると、実
用上好ましいものとなる。
【００１０】また、請求項４に記載のように、凹部を形
成するために用いたマスクの開口部を広げ、このマスク
を用いて半導体基板に対しイオン注入を行って凹部が開
口する部位にソースまたはエミッタ領域を形成するよう
にすると、工程の簡略化を図ることができる。
成するために用いたマスクの開口部を広げ、このマスク
を用いて半導体基板に対しイオン注入を行って凹部が開
口する部位にソースまたはエミッタ領域を形成するよう
にすると、工程の簡略化を図ることができる。
【００１１】
【発明の実施の形態】以下、この発明を具体化した実施
の形態を図面に従って説明する。図１には、本実施形態
におけるトレンチゲート型ＩＧＢＴの平面図を示す。ま
た、図1のＡ−Ａ線での縦断面を図２に示す。
の形態を図面に従って説明する。図１には、本実施形態
におけるトレンチゲート型ＩＧＢＴの平面図を示す。ま
た、図1のＡ−Ａ線での縦断面を図２に示す。
【００１２】図２において、ｐ+シリコン基板２上にｎ-
ドリフト層３が形成され、半導体基板１を構成してい
る。ｎ-ドリフト層３の上面における表層部にはｐベー
ス層４が形成されている。さらに、半導体基板１には上
面に開口するトレンチ５が複数形成され、この各トレン
チ５はｐベース層４を貫通してｎ-ドリフト層３に達し
ている。トレンチ５の平面構造に関して、図１に示すよ
うに各トレンチ５は直線的に延びている。図１での半導
体基板１の上面におけるトレンチ５の開口部には当該ト
レンチ５の幅Ｗ１よりも幅が広い凹部６が形成されてい
る（Ｗ２＞Ｗ１）。この凹部６は半導体基板（シリコ
ン）１をエッチングすることにより形成したものであ
る。
ドリフト層３が形成され、半導体基板１を構成してい
る。ｎ-ドリフト層３の上面における表層部にはｐベー
ス層４が形成されている。さらに、半導体基板１には上
面に開口するトレンチ５が複数形成され、この各トレン
チ５はｐベース層４を貫通してｎ-ドリフト層３に達し
ている。トレンチ５の平面構造に関して、図１に示すよ
うに各トレンチ５は直線的に延びている。図１での半導
体基板１の上面におけるトレンチ５の開口部には当該ト
レンチ５の幅Ｗ１よりも幅が広い凹部６が形成されてい
る（Ｗ２＞Ｗ１）。この凹部６は半導体基板（シリコ
ン）１をエッチングすることにより形成したものであ
る。
【００１３】トレンチ５の内壁面にはゲート絶縁膜７が
形成され、その内部にはゲート電極８が形成されてい
る。このようにトレンチ５の内部にゲート絶縁膜７を介
してゲート電極８が埋め込まれている。本実施形態では
ゲート電極８の材料としてポリシリコンを用いている。
また、ｐベース層４における凹部６との境界部には高濃
度ｎ+エミッタ層１０が選択的に形成されている。さら
に、凹部６を埋め込むように層間絶縁膜９が形成されて
いる。これにより、ｐベース層４とｎ+エミッタ層１０
の上面を含めて基板１の上面がほぼ平坦となっている。
形成され、その内部にはゲート電極８が形成されてい
る。このようにトレンチ５の内部にゲート絶縁膜７を介
してゲート電極８が埋め込まれている。本実施形態では
ゲート電極８の材料としてポリシリコンを用いている。
また、ｐベース層４における凹部６との境界部には高濃
度ｎ+エミッタ層１０が選択的に形成されている。さら
に、凹部６を埋め込むように層間絶縁膜９が形成されて
いる。これにより、ｐベース層４とｎ+エミッタ層１０
の上面を含めて基板１の上面がほぼ平坦となっている。
【００１４】図２のゲート電極８は、図１に示すように
トレンチ５の端部においてコンタクトホール１３を通し
てアルミ配線１４に接続され、アルミ配線１４の端部に
はゲート電極用パッド１５が形成されている（露出して
いる）。
トレンチ５の端部においてコンタクトホール１３を通し
てアルミ配線１４に接続され、アルミ配線１４の端部に
はゲート電極用パッド１５が形成されている（露出して
いる）。
【００１５】図２において、半導体基板１の上面にはｐ
ベース層４とｎ+エミッタ層１０に接するようにエミッ
タ電極１１が形成されている。このエミッタ電極１１の
パッド部を図１において符号１６にて示す。図２のｐ+
基板２の裏面にはコレクタ電極１３が形成されている。
ベース層４とｎ+エミッタ層１０に接するようにエミッ
タ電極１１が形成されている。このエミッタ電極１１の
パッド部を図１において符号１６にて示す。図２のｐ+
基板２の裏面にはコレクタ電極１３が形成されている。
【００１６】このように、半導体基板１の上面における
トレンチ５が開口する部位に、トレンチ５の幅よりも幅
広な凹部６を形成し、凹部６の内部にトレンチ内部に埋
め込んだゲート電極８とエミッタ電極１１を電気的に分
離するための絶縁膜９を配置した。このようにすること
により、層間絶縁膜９と基板表面を平坦にすることがで
き、これによりクラックの起点を無くすことが可能とな
る。つまり、セル上にワイヤボンディングをする半導体
素子において、ワイヤとの接合部の金属１１の下の層間
絶縁膜９と基板表面とが平坦となる構造とすることによ
り、ボンディングする際の層間絶縁膜９を起点としたク
ラックの発生による不具合を解消することができる。
トレンチ５が開口する部位に、トレンチ５の幅よりも幅
広な凹部６を形成し、凹部６の内部にトレンチ内部に埋
め込んだゲート電極８とエミッタ電極１１を電気的に分
離するための絶縁膜９を配置した。このようにすること
により、層間絶縁膜９と基板表面を平坦にすることがで
き、これによりクラックの起点を無くすことが可能とな
る。つまり、セル上にワイヤボンディングをする半導体
素子において、ワイヤとの接合部の金属１１の下の層間
絶縁膜９と基板表面とが平坦となる構造とすることによ
り、ボンディングする際の層間絶縁膜９を起点としたク
ラックの発生による不具合を解消することができる。
【００１７】次に、本実施形態に係るトレンチゲート型
ＩＧＢＴの製造方法を、図３〜図８を用いて説明する。
図３に示すように、ｐ+シリコン基板２上にｎ-ドリフト
層３を形成した半導体基板１を用意する。そして、ｎ-
ドリフト層３の上面における表層部にｐベース層４を形
成する。さらに、半導体基板１の上面にトレンチ用マス
ク２０を形成し、基板１に対し異方性エッチングを行う
ことによりゲート電極を埋め込むためのトレンチ５を形
成する。
ＩＧＢＴの製造方法を、図３〜図８を用いて説明する。
図３に示すように、ｐ+シリコン基板２上にｎ-ドリフト
層３を形成した半導体基板１を用意する。そして、ｎ-
ドリフト層３の上面における表層部にｐベース層４を形
成する。さらに、半導体基板１の上面にトレンチ用マス
ク２０を形成し、基板１に対し異方性エッチングを行う
ことによりゲート電極を埋め込むためのトレンチ５を形
成する。
【００１８】その後、図４に示すように、上述したトレ
ンチ用マスク２０の開口部の幅を広げ、このマスク２０
を用いて半導体基板１に対しエッチングを行うことによ
りトレンチ５の開口部に当該トレンチ５の幅よりも幅広
な凹部６を形成する。
ンチ用マスク２０の開口部の幅を広げ、このマスク２０
を用いて半導体基板１に対しエッチングを行うことによ
りトレンチ５の開口部に当該トレンチ５の幅よりも幅広
な凹部６を形成する。
【００１９】さらに、図５に示すように、上述したトレ
ンチ用マスク２０の開口部の幅をさらに広げ、このマス
ク２０を用いて基板１の上面からイオン注入を行い、凹
部６の内面にｎ+層１０を、また、トレンチ５の底面に
ｎ+層１２を形成する。つまり、凹部６を形成するため
に用いたマスク２０の開口部を広げ、このマスク２０を
用いて半導体基板１に対しイオン注入を行って凹部６が
開口する部位にエミッタ領域１０を形成する。このよう
にすることにより、ホト工程なしにｎ+エミッタ領域１
０を形成することができ、工程の簡略化を図ることがで
きる。
ンチ用マスク２０の開口部の幅をさらに広げ、このマス
ク２０を用いて基板１の上面からイオン注入を行い、凹
部６の内面にｎ+層１０を、また、トレンチ５の底面に
ｎ+層１２を形成する。つまり、凹部６を形成するため
に用いたマスク２０の開口部を広げ、このマスク２０を
用いて半導体基板１に対しイオン注入を行って凹部６が
開口する部位にエミッタ領域１０を形成する。このよう
にすることにより、ホト工程なしにｎ+エミッタ領域１
０を形成することができ、工程の簡略化を図ることがで
きる。
【００２０】そして、図６に示すように、凹部６の内面
とトレンチ５の内面を含む基板１の上面にゲート絶縁膜
７を形成する。この際、ゲート絶縁膜７としてトレンチ
内壁のシリコン面を熱酸化することにより形成した熱酸
化膜を含むものを採用すれば、トレンチ上部およびトレ
ンチ底部においては各々ｎ+エミッタ領域１０，ｎ+層１
２が配置されているため当該領域のゲート絶縁膜７の膜
厚を局所的にその増速酸化効果により厚くすることが可
能である。さらに、トレンチ５の内部にゲート電極８を
形成する。このようにしてトレンチ５の内部にゲート絶
縁膜７を介してゲート電極８が埋め込まれる。
とトレンチ５の内面を含む基板１の上面にゲート絶縁膜
７を形成する。この際、ゲート絶縁膜７としてトレンチ
内壁のシリコン面を熱酸化することにより形成した熱酸
化膜を含むものを採用すれば、トレンチ上部およびトレ
ンチ底部においては各々ｎ+エミッタ領域１０，ｎ+層１
２が配置されているため当該領域のゲート絶縁膜７の膜
厚を局所的にその増速酸化効果により厚くすることが可
能である。さらに、トレンチ５の内部にゲート電極８を
形成する。このようにしてトレンチ５の内部にゲート絶
縁膜７を介してゲート電極８が埋め込まれる。
【００２１】次に、図７に示すように、基板１の上面に
層間絶縁膜９を成膜して凹部６の内部を層間絶縁膜９で
充填する。つまり、凹部６の内部を含めた半導体基板１
の上面に絶縁膜９を形成する。そして、図８に示すよう
に、凹部６の内部にのみ絶縁膜９が残るように半導体基
板１の上面を平坦化する。具体的には、層間絶縁膜９を
エッチングすることにより、平坦な表面を得る。引き続
き、図２に示すように、半導体基板１の上面にエミッタ
電極１１を形成するとともに半導体基板１の裏面にコレ
クタ電極１３を形成する。
層間絶縁膜９を成膜して凹部６の内部を層間絶縁膜９で
充填する。つまり、凹部６の内部を含めた半導体基板１
の上面に絶縁膜９を形成する。そして、図８に示すよう
に、凹部６の内部にのみ絶縁膜９が残るように半導体基
板１の上面を平坦化する。具体的には、層間絶縁膜９を
エッチングすることにより、平坦な表面を得る。引き続
き、図２に示すように、半導体基板１の上面にエミッタ
電極１１を形成するとともに半導体基板１の裏面にコレ
クタ電極１３を形成する。
【００２２】このようにして、本実施形態に係るトレン
チゲート型ＩＧＢＴを得ることができる。なお、本発明
は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）
の他にも通常のパワーＭＯＳＦＥＴ等の、トレンチゲー
ト構造を有するトランジスタに適用できる。なお、通常
のパワーＭＯＳＦＥＴに適用する場合においては、ＩＧ
ＢＴでのエミッタ電極がソース電極に相当し、コレクタ
電極がドレイン電極に相当する。
チゲート型ＩＧＢＴを得ることができる。なお、本発明
は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）
の他にも通常のパワーＭＯＳＦＥＴ等の、トレンチゲー
ト構造を有するトランジスタに適用できる。なお、通常
のパワーＭＯＳＦＥＴに適用する場合においては、ＩＧ
ＢＴでのエミッタ電極がソース電極に相当し、コレクタ
電極がドレイン電極に相当する。
【００２３】また、図４，５を用いて説明したように、
凹部６を形成するために用いたマスク２０の開口部を広
げ、このマスク２０を用いて半導体基板１に対しイオン
注入を行って凹部６が開口する部位にエミッタ領域（ま
たはソース領域）１０を形成したが、この手法を、凹部
６を形成しない場合において適用してもよい。即ち、ト
レンチゲート型半導体装置の製造方法として、半導体基
板１の上面にトレンチ５を形成する工程と、トレンチ５
を形成するために半導体基板１の上面に形成したマスク
２０の開口部を広げ、このマスク２０を用いて半導体基
板１に対しイオン注入を行ってトレンチ５が開口する部
位にエミッタ領域（またはソース領域）１０を形成する
工程と、トレンチ５の内部にゲート絶縁膜７を介してゲ
ート電極８を埋め込む工程と、ゲート電極８の上に絶縁
膜９を介してエミッタ電極（またはソース電極）１１を
形成する工程と、を備えたものとする。このようにして
もホト工程を追加することなくエミッタ領域（ソース領
域）１０を形成することができ、工程の簡略化を図るこ
とができる。
凹部６を形成するために用いたマスク２０の開口部を広
げ、このマスク２０を用いて半導体基板１に対しイオン
注入を行って凹部６が開口する部位にエミッタ領域（ま
たはソース領域）１０を形成したが、この手法を、凹部
６を形成しない場合において適用してもよい。即ち、ト
レンチゲート型半導体装置の製造方法として、半導体基
板１の上面にトレンチ５を形成する工程と、トレンチ５
を形成するために半導体基板１の上面に形成したマスク
２０の開口部を広げ、このマスク２０を用いて半導体基
板１に対しイオン注入を行ってトレンチ５が開口する部
位にエミッタ領域（またはソース領域）１０を形成する
工程と、トレンチ５の内部にゲート絶縁膜７を介してゲ
ート電極８を埋め込む工程と、ゲート電極８の上に絶縁
膜９を介してエミッタ電極（またはソース電極）１１を
形成する工程と、を備えたものとする。このようにして
もホト工程を追加することなくエミッタ領域（ソース領
域）１０を形成することができ、工程の簡略化を図るこ
とができる。
【図１】 実施形態におけるトレンチゲート型ＩＧＢＴ
の平面図。
の平面図。
【図２】 図1のＡ−Ａ線での断面模式図。
【図３】 製造方法を説明するための断面図。
【図４】 製造方法を説明するための断面図。
【図５】 製造方法を説明するための断面図。
【図６】 製造方法を説明するための断面図。
【図７】 製造方法を説明するための断面図。
【図８】 製造方法を説明するための断面図。
【図９】 従来のトレンチゲート型ＩＧＢＴの断面模式
図。
図。
１…半導体基板、２…ｐ+シリコン基板、３…ｎ-ドリフ
ト層、４…ｐベース層、５…トレンチ、６…凹部、７…
ゲート絶縁膜、８…ゲート電極、９…層間絶縁膜、１０
…高濃度ｎ+エミッタ層（エミッタ領域）、１１…エミ
ッタ電極、１３…コレクタ電極、２０…トレンチ用マス
ク。
ト層、４…ｐベース層、５…トレンチ、６…凹部、７…
ゲート絶縁膜、８…ゲート電極、９…層間絶縁膜、１０
…高濃度ｎ+エミッタ層（エミッタ領域）、１１…エミ
ッタ電極、１３…コレクタ電極、２０…トレンチ用マス
ク。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５８Ｇ
Claims (4)
- 【請求項１】 半導体基板（１）の上面に開口するトレ
ンチ（５）が形成され、当該トレンチ（５）の内部にゲ
ート絶縁膜（７）を介してゲート電極（８）が埋め込ま
れるとともに、半導体基板（１）の上面にソースまたは
エミッタ電極（１１）が前記ゲート電極（８）と電気的
に分離された状態で配置されたトレンチゲート型半導体
装置であって、 半導体基板（１）の上面における前記トレンチ（５）が
開口する部位に、トレンチ（５）の幅よりも幅広な凹部
（６）を形成し、当該凹部（６）の内部に、トレンチ内
部に埋め込んだゲート電極（８）とソースまたはエミッ
タ電極（１１）を電気的に分離するための絶縁膜（９）
を配置したことを特徴とするトレンチゲート型半導体装
置。 - 【請求項２】 半導体基板（１）の上面にトレンチ
（５）を形成する工程と、 前記半導体基板（１）の上面における前記トレンチ
（５）が開口する部位に、トレンチ（５）の幅よりも幅
広な凹部（６）を形成する工程と、 前記トレンチ（５）の内部にゲート絶縁膜（７）を介し
てゲート電極（８）を埋め込む工程と、 前記凹部（６）の内部を含めた前記半導体基板（１）の
上面に絶縁膜（９）を形成するとともに、前記凹部
（６）の内部にのみ前記絶縁膜（９）が残るように前記
半導体基板（１）の上面を平坦化する工程と、 前記半導体基板（１）の上面にソースまたはエミッタ電
極（１１）を形成する工程と、を備えたことを特徴とす
るトレンチゲート型半導体装置の製造方法。 - 【請求項３】 前記トレンチ（５）を形成するために半
導体基板（１）の上面に形成したマスク（２０）の開口
部を広げ、このマスク（２０）を用いて半導体基板
（１）をエッチングすることにより、トレンチ（５）の
幅よりも幅広な凹部（６）を形成するようにしたことを
特徴とする請求項２に記載のトレンチゲート型半導体装
置の製造方法。 - 【請求項４】 前記凹部（６）を形成するために用いた
マスク（２０）の開口部を広げ、このマスク（２０）を
用いて半導体基板（１）に対しイオン注入を行って前記
凹部（６）が開口する部位にソースまたはエミッタ領域
（１０）を形成するようにしたことを特徴とする請求項
３に記載のトレンチゲート型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005209807A (ja) * | 2004-01-21 | 2005-08-04 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置およびその製造方法 |
| JP2006093193A (ja) * | 2004-09-21 | 2006-04-06 | Toyota Motor Corp | 半導体装置およびその製造方法 |
| JP2006100317A (ja) * | 2004-09-28 | 2006-04-13 | Nec Electronics Corp | 半導体装置 |
| KR100777157B1 (ko) | 2005-02-14 | 2007-11-16 | 주식회사 케이이씨 | 트랜치형 전계 효과 트랜지스터 및 이의 제조 방법 |
| JP2011018694A (ja) * | 2009-07-07 | 2011-01-27 | Toyota Motor Corp | 半導体装置 |
| KR101366982B1 (ko) * | 2012-08-14 | 2014-02-24 | 삼성전기주식회사 | 트렌치 게이트형 전력 반도체 소자 |
| JP2014075483A (ja) * | 2012-10-04 | 2014-04-24 | Sanken Electric Co Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2015019092A (ja) * | 2008-03-03 | 2015-01-29 | 富士電機株式会社 | トレンチゲート型半導体装置 |
| JP2016092257A (ja) * | 2014-11-06 | 2016-05-23 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
| CN106158939A (zh) * | 2014-10-01 | 2016-11-23 | 新唐科技股份有限公司 | 绝缘栅双极晶体管及其制造方法 |
| JPWO2014128914A1 (ja) * | 2013-02-22 | 2017-02-02 | トヨタ自動車株式会社 | 半導体装置 |
| US9577082B2 (en) | 2015-07-21 | 2017-02-21 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
| JP2021082838A (ja) * | 2015-09-16 | 2021-05-27 | 富士電機株式会社 | 半導体装置および製造方法 |
-
2001
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Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005209807A (ja) * | 2004-01-21 | 2005-08-04 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置およびその製造方法 |
| JP2006093193A (ja) * | 2004-09-21 | 2006-04-06 | Toyota Motor Corp | 半導体装置およびその製造方法 |
| JP4491307B2 (ja) * | 2004-09-21 | 2010-06-30 | トヨタ自動車株式会社 | 半導体装置およびその製造方法 |
| JP2006100317A (ja) * | 2004-09-28 | 2006-04-13 | Nec Electronics Corp | 半導体装置 |
| KR100777157B1 (ko) | 2005-02-14 | 2007-11-16 | 주식회사 케이이씨 | 트랜치형 전계 효과 트랜지스터 및 이의 제조 방법 |
| JP2015019092A (ja) * | 2008-03-03 | 2015-01-29 | 富士電機株式会社 | トレンチゲート型半導体装置 |
| US9209276B2 (en) | 2008-03-03 | 2015-12-08 | Fuji Electric Co., Ltd. | Trench gate type semiconductor device and method of producing the same |
| US9559188B2 (en) | 2008-03-03 | 2017-01-31 | Fuji Electric Co., Ltd. | Trench gate type semiconductor device and method of producing the same |
| JP2011018694A (ja) * | 2009-07-07 | 2011-01-27 | Toyota Motor Corp | 半導体装置 |
| KR101366982B1 (ko) * | 2012-08-14 | 2014-02-24 | 삼성전기주식회사 | 트렌치 게이트형 전력 반도체 소자 |
| JP2014075483A (ja) * | 2012-10-04 | 2014-04-24 | Sanken Electric Co Ltd | 半導体装置及び半導体装置の製造方法 |
| JPWO2014128914A1 (ja) * | 2013-02-22 | 2017-02-02 | トヨタ自動車株式会社 | 半導体装置 |
| CN106158939A (zh) * | 2014-10-01 | 2016-11-23 | 新唐科技股份有限公司 | 绝缘栅双极晶体管及其制造方法 |
| JP2016092257A (ja) * | 2014-11-06 | 2016-05-23 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
| US9577082B2 (en) | 2015-07-21 | 2017-02-21 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
| JP2021082838A (ja) * | 2015-09-16 | 2021-05-27 | 富士電機株式会社 | 半導体装置および製造方法 |
| JP7284202B2 (ja) | 2015-09-16 | 2023-05-30 | 富士電機株式会社 | 半導体装置の製造方法 |
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