JPWO2014128914A1 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 118
- 239000000758 substrate Substances 0.000 claims abstract description 88
- 210000000746 body region Anatomy 0.000 claims description 30
- 239000011810 insulating material Substances 0.000 claims description 11
- 230000000717 retained effect Effects 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 26
- 229910052814 silicon oxide Inorganic materials 0.000 description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 18
- 229920005591 polysilicon Polymers 0.000 description 18
- 238000005530 etching Methods 0.000 description 14
- 229910000679 solder Inorganic materials 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 238000010438 heat treatment Methods 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000000347 anisotropic wet etching Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- 238000004587 chromatography analysis Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
半導体基板の表面側から順に第１導電型の第１領域と第２導電型の第２領域と第１導電型の第３領域が積層されており、第１領域と第２領域を貫通して第３領域に達するトレンチゲート電極が形成されており、半導体基板の表面に表面電極が形成されており、トレンチゲート電極の表面を覆う絶縁領域によって表面電極とトレンチゲート電極を絶縁する半導体装置が知られている。トレンチゲート電極の表面を覆って表面電極とトレンチゲート電極を絶縁する絶縁領域をトレンチの内部に留める。表面電極は、段差のない半導体基板の表面に形成され、均一に広がる。表面電極に応力集中箇所が形成されず、表面電極の強度と信頼性が向上する。
Description
本明細書では、トレンチゲート電極の電圧が変化すると電気抵抗が変化する半導体装置を開示する。半導体基板の表面側から順に第１導電型の第１領域と第２導電型の第２領域と第１導電型の第３領域が積層されており、第１領域と第２領域を貫通して第３領域に達するトレンチゲート電極が形成されている半導体装置が知られている。例えば、第１領域がソース領域であり、第２領域がボディ領域であり、第３領域がドリフト領域であり、トレンチゲート電極に電圧を印加するとボディ領域に反転層が形成されてソース領域とドリフト領域が導通するＭＯＳ(Metal Oxide Semiconductor)が知られている。あるいは、第１領域がエミッタ領域であり、第２領域がボディ領域であり、第３領域がドリフト領域であり、トレンチゲート電極に電圧を印加するとボディ領域に反転層が形成されてエミッタ領域とドリフト領域が導通するＩＧＢＴ(Insulated Gate Bipolar Transistor)が知られている。
トレンチゲート電極はゲート絶縁膜に取り囲まれた状態でトレンチの内部に収容されている。トレンチは半導体基板の表面に開口している。半導体基板の表面には表面電極が形成されている。表面電極は、ソース領域あるいはエミッタ領域等である第１領域には導通し、トレンチゲート電極からは絶縁されている必要がある。半導体基板の表面に沿った広い範囲に表面電極を形成しながら、表面電極とトレンチゲート電極を絶縁するために、トレンチゲート電極の上面を絶縁物質で覆っておく技術が採用される。トレンチゲート電極の上面を絶縁物質で覆っておくと、表面電極の形成範囲を管理しなくても、表面電極とトレンチゲート電極が絶縁される。
図５は、特許文献１等に開示されている従来のＩＧＢＴの断面構造を例示している。参照番号５０は半導体基板であり、後記するトレンチゲート電極５６が形成されている範囲では、表面５８から順に、ｎ型のエミッタ領域６８、ｐ型のボディ領域７０、ｎ型のドリフト領域７４、ｎ型のバッファ領域７６、ｐ型のコレクタ領域７８が積層されている。半導体基板５０の表面５８上には表面電極６２が形成されており、半導体基板５０の裏面には裏面電極８０が形成されている。参照番号５２はトレンチであり、半導体基板５０の表面５８からエミッタ領域６８とボディ領域７０を貫通してドリフト領域７４にまで達している。参照番号５４はトレンチ５２の壁面を覆っているゲート絶縁膜である。参照番号５６はトレンチゲート電極であり、両側面がゲート絶縁膜５４で覆われた状態で、トレンチ５２の内部に充填されている。参照番号６９は、ボディコンタクト領域である。トレンチゲート電極５６から離れた位置では、エミッタ領域６８に代わってボディコンタクト領域６９が形成されている。参照番号６０は、トレンチゲート電極５６の上面を覆っている絶縁膜である。絶縁膜６０はトレンチ５２の内部に留まっておらず、半導体基板５０の表面５８上にまで及んでいる。表面電極６２は、半導体基板５０の表面５８の広い範囲に形成されている。表面電極６２は、エミッタ領域６８とボディコンタクト領域６９に導通し、トレンチゲート電極５６から絶縁されている必要がある。絶縁膜６０は、トレンチゲート電極５６の上部を覆う一方においてエミッタ領域６８を覆いつくしてはいない。
従来の半導体装置では、表面電極６２が段差のある面上に形成されている。すなわち、絶縁膜６０で覆われないで半導体基板５０の表面５８が露出している範囲Ａと、絶縁膜６０で覆われている範囲Ｂが混在している面上に、表面電極６２が形成されている。半導体基板５０の表面５８上に形成されている絶縁膜６０は、厚みＣを有することから、表面電極６２の裏面は平坦でなく、凹凸面となっている。裏面が凹凸であることから、表面電極６２の表面にも凹凸が形成されている。
図５は、第１導電型の第１領域がｎ型のエミッタ領域６８であり、第２導電型の第２領域がｐ型のボディ領域７０であり、第１導電型の第３領域がｎ型のドリフト領域７４である場合を例示している。トレンチゲート電極５６に電圧を印加すると、ゲート絶縁膜５４を介してトレンチゲート電極５６に向かい合っている範囲のボディ領域７０がｎ型に反転し、エミッタ領域６８とドリフト領域７４が導通する。参照番号７２は、ボディ領域７０の中間深さに挿入されているｎ型層であり、ｎ型層７２によって、ボディ領域７０は、上部ボディ領域７０ａと下部ボディ領域７０bに分離されている。第２導電型の第２領域は複数の領域に分割されていることがある。また、第１導電型の第１領域がソース領域であり、バッファ領域７６とコレクタ領域７８に代えてドレイン領域が積層されている場合もある。
半導体装置は、表面電極６２をはんだ層６４によって金属プレート６６に接着した状態で用いる。参照番号６３は、表面電極６２とはんだ層６４の接着性を改善するためのはんだ用電極である。半導体装置は、動作すると発熱し、動作を終えると冷却されことから、ヒートサイクルに晒される。金属プレート６６とはんだ層６４とはんだ用電極６３と表面電極６２と半導体基板５０の熱膨張率は相違している。半導体装置がヒートサイクルに晒されると、表面電極６２に応力が作用する。
従来の表面電極６２は，凹凸のある面上に形成されるために一様に広がっておらず、表裏両面に凹凸が存在する。そのために表面電極６２には応力集中箇所が発生する。従来の表面電極６２は、半導体装置がヒートサイクルに晒されたときに、応力集中箇所で損傷し易い。従来の表面電極６２は、信頼性が低い。
半導体装置の性能向上のために、トレンチ５２の間隔が細密化する傾向にある。また、表面電極６２の形成環境が低温化する傾向にある。トレンチ５２の間隔が細密化すると表面電極６２に作用する応力が増大し、表面電極６２の形成環境が低温化すると応力によって表面電極６２が損傷しやすくなる。表面電極に応力集中箇所が生じ難くする技術が必要とされている。
本明細書では、応力集中が生じ難く、損傷し難く、信頼性が高い表面電極が得られる技術を開示する。
半導体装置の性能向上のために、トレンチ５２の間隔が細密化する傾向にある。また、表面電極６２の形成環境が低温化する傾向にある。トレンチ５２の間隔が細密化すると表面電極６２に作用する応力が増大し、表面電極６２の形成環境が低温化すると応力によって表面電極６２が損傷しやすくなる。表面電極に応力集中箇所が生じ難くする技術が必要とされている。
本明細書では、応力集中が生じ難く、損傷し難く、信頼性が高い表面電極が得られる技術を開示する。
本明細書で開示する半導体装置は、半導体基板と、半導体基板の表面に形成されている表面電極を備えている。
半導体基板の少なくとも一部の範囲では、半導体基板の表面側から順に、第１導電型の第１領域と第２導電型の第２領域と第１導電型の第３領域が積層されている積層構造が形成されている。半導体基板の表面から、第１領域と第２領域を貫通して第３領域に達するトレンチが形成されている。トレンチの内部に、トレンチゲート電極が形成されている。トレンチゲート電極の上面上に絶縁領域が形成されている。絶縁領域は、トレンチゲート電極と表面電極を絶縁する。本明細書に記載の半導体装置の場合、絶縁領域がトレンチの内部に収容されている。すなわち、絶縁領域は、半導体基板の表面より上方にまでは伸びていない。半導体基板を側面視したときに、絶縁領域の上端が、半導体基板の表面に等しいか、それよりも深い位置にとどまっている。
第１領域がソース領域であり、第２領域がボディ領域であり、第３領域がドリフト領域であれば、ＭＯＳが得られる。第１領域がエミッタ領域であり、第２領域がボディ領域であり、第３領域がドリフト領域であれば、ＩＧＢＴが得られる。
半導体基板の少なくとも一部の範囲では、半導体基板の表面側から順に、第１導電型の第１領域と第２導電型の第２領域と第１導電型の第３領域が積層されている積層構造が形成されている。半導体基板の表面から、第１領域と第２領域を貫通して第３領域に達するトレンチが形成されている。トレンチの内部に、トレンチゲート電極が形成されている。トレンチゲート電極の上面上に絶縁領域が形成されている。絶縁領域は、トレンチゲート電極と表面電極を絶縁する。本明細書に記載の半導体装置の場合、絶縁領域がトレンチの内部に収容されている。すなわち、絶縁領域は、半導体基板の表面より上方にまでは伸びていない。半導体基板を側面視したときに、絶縁領域の上端が、半導体基板の表面に等しいか、それよりも深い位置にとどまっている。
第１領域がソース領域であり、第２領域がボディ領域であり、第３領域がドリフト領域であれば、ＭＯＳが得られる。第１領域がエミッタ領域であり、第２領域がボディ領域であり、第３領域がドリフト領域であれば、ＩＧＢＴが得られる。
上記の半導体装置の場合、表面電極が形成される前の半導体基板の表面はほぼ平坦である。表面電極は、ほぼ平坦な半導体基板の表面上に形成され、半導体基板の表面に沿って均質に一様に伸びる層となる。表面電極には、応力集中が生じ難い。半導体装置がヒートサイクルに晒されても、表面電極の特定箇所で強い応力が作用することを防止できる。表面電極の信頼性が向上する。
絶縁領域の底面（すなわちトレンチゲート電極の上面）が、第１領域の底面より浅ければ、トレンチゲート電極に電圧を印加することで、第１領域と第３領域を分断している第２領域に反転層が形成される。トレンチゲート電極が半導体基板の表面にまで達している必要はない。トレンチゲート電極が半導体基板の表面より深いレベルに留まっていてもよいことから、トレンチゲート電極の上面を覆う絶縁領域をトレンチ内に収容しておくことができる。
第２領域の中間深さに第１導電型の第４領域が形成されており、第４領域によって上部第２領域と下部第２領域に分離されていることもある。
トレンチの幅は一様でなくてもよい。例えば、幅の狭い深部トレンチと幅の広い浅部トレンチで構成されていてもよい。その場合、深部トレンチにトレンチゲート電極が充填されており、浅部トレンチに絶縁物質が充填されている構成を採用することができる。
（第１実施例）
図１は第１実施例の半導体装置の断面図であり、半導体基板１０と表面電極２２とはんだ用電極２３と裏面電極４０を備えている。表面電極２２はエミッタ電極であり、はんだ用電極２３とはんだ層２４を介して金属プレート２６に接着されて用いられる。裏面電極４０はコレクタ電極であり、図示しないはんだ層で図示しない導体面に接着されて用いられる。半導体装置は、縦型のＩＧＢＴであり、トレンチゲート電極１６の電圧が変化すると、表面電極２２と裏面電極４０間の抵抗が変化する。表面電極２２は、半導体基板１０の表面に沿って一様に均質に広がっており、裏面電極４０は半導体基板１０の裏面に沿って一様に均質に広がっている。
図１は第１実施例の半導体装置の断面図であり、半導体基板１０と表面電極２２とはんだ用電極２３と裏面電極４０を備えている。表面電極２２はエミッタ電極であり、はんだ用電極２３とはんだ層２４を介して金属プレート２６に接着されて用いられる。裏面電極４０はコレクタ電極であり、図示しないはんだ層で図示しない導体面に接着されて用いられる。半導体装置は、縦型のＩＧＢＴであり、トレンチゲート電極１６の電圧が変化すると、表面電極２２と裏面電極４０間の抵抗が変化する。表面電極２２は、半導体基板１０の表面に沿って一様に均質に広がっており、裏面電極４０は半導体基板１０の裏面に沿って一様に均質に広がっている。
トレンチゲート電極１６が形成されている範囲では、半導体基板１０の表面１８側から順に、第１導電型の第１領域（本実施例ではｎ型のエミッタ領域２８）と、第２導電型の第２領域（本実施例ではｐ型のボディ領域３０）と、第１導電型の第３領域（本実施例ではｎ型のドリフト領域３４）と、ｎ型のバッファ領域３６と、ｐ型のコレクタ領域３８が積層されている。エミッタ領域２８は、半導体基板１０の表面１８の一部の範囲に形成されており、残余の範囲にはボディコンタクト領域２９が形成されている。参照番号３２は第１導電型の第４領域（本実施例ではｎ型層）であり、ＩＧＢＴのオン時にドリフト領域３４で生じる伝導度変調現象を活発化してオン電圧を低下させる。ｎ型層３２によって、ボディ領域３０は、上部ボディ領域３０ａと下部ボディ領域３０ｂに分離されている。第２導電型の第２領域は複数領域に分割されていることがある。ｎ型層３２は、省略可能である。
エミッタ領域２８とボディ領域３０とドリフト領域３４の積層構造が形成されている範囲では、半導体基板１０の表面１８からエミッタ領域２８とボディ領域３０を貫通してドリフト領域３４に達するトレンチ１２が形成されている。トレンチ１２の壁面はゲート絶縁膜１４で覆われている。トレンチ１２の内側にトレンチゲート電極１６が収容されている。トレンチゲート電極１６の両側面はゲート絶縁膜１４で覆われている。
エミッタ領域２８とボディ領域３０とドリフト領域３４の積層構造が形成されている範囲では、半導体基板１０の表面１８からエミッタ領域２８とボディ領域３０を貫通してドリフト領域３４に達するトレンチ１２が形成されている。トレンチ１２の壁面はゲート絶縁膜１４で覆われている。トレンチ１２の内側にトレンチゲート電極１６が収容されている。トレンチゲート電極１６の両側面はゲート絶縁膜１４で覆われている。
トレンチゲート電極１６の上面は、半導体基板１０の表面１８よりも深いレベルに留まっている。ただし、エミッタ領域２８の底面よりは高いレベルにある。エミッタ領域２８とドリフト領域３４を隔てているボディ層３０についてみると、全厚みに亘って、ゲート絶縁膜１４を介してトレンチゲート電極１６に向かい合っている。トレンチゲート電極１６に電圧を加ええると、ゲート絶縁膜１４を介してトレンチゲート電極１６に向かい合う位置のボディ領域３０に反転層が形成される。その反転層が、エミッタ領域２８とドリフト領域３４を隔てているボディ領域３０の全厚みに渡って連続的に形成されることから、トレンチゲート電極１６に電圧を加えるとエミッタ領域２８とドリフト領域３４が導通する。
参照番号２０は、絶縁物質で形成されている絶縁領域であり、トレンチゲート電極１６の上面を覆っている。絶縁領域２０は、トレンチ１２内に収容されており、半導体基板１０の表面１８から上方には突出していない。前記したように、トレンチゲート電極１６の上面が半導体基板１０の表面１８より深いレベルに留まっているために、トレンチゲート電極１６の上面を覆っている絶縁領域２０を、トレンチ１２内にとどめておくことができる。
絶縁領域２０の上面が、半導体基板１０の表面１８に略一致していることが好ましい。ただし、絶縁領域２０の上面が半導体基板１０の表面１８より深いレベルにある関係でもよい。後記するように、絶縁領域２０の上面と半導体基板１０の表面１８のレベル差を、図５に示した絶縁膜６０の厚みＣよりも小さく抑えることが可能であり、後者の場合でもほぼ平坦な面上に表面電極２２を形成することができる。後記する製造方法によって、絶縁領域２０の上面と半導体基板１０の表面１８のレベル差を０．１μｍ以下に抑えることができる。そのために、表面電極２２は半導体基板１０の表面１８に沿って一様な厚みで均質に延びている。表面電極２２に応力が作用する場合に、特定の箇所に応力が集中する現象が生じ難い。表面電極２２の特定箇所に応力が集中し、表面電極２２が応力集中箇所で損傷する現象が生じ難い。表面電極２２が、一様な厚みで均質に延びていることから、信頼性が高い。表面電極２２の表面に形成されているはんだ用電極２３についても同様である。はんだ用電極２３もまた一様な厚みで均質に延びていることから、信頼性が高い。
表面電極２２に応力集中箇所が生じ難いと、表面電極２２に用いる材料の選択肢が広がり、表面電極２２の形成方法と形成条件の選択肢が広がる。表面電極２２を低温環境で形成することが可能となり、結晶粒が緻密で機械的強度が高い表面電極を形成できる（ホールペッチの法則）。また、半導体基板に反りが生じ難い条件を選択して表面電極２２を形成することができる。
表面電極２２に応力集中箇所が生じ難いと、表面電極２２に用いる材料の選択肢が広がり、表面電極２２の形成方法と形成条件の選択肢が広がる。表面電極２２を低温環境で形成することが可能となり、結晶粒が緻密で機械的強度が高い表面電極を形成できる（ホールペッチの法則）。また、半導体基板に反りが生じ難い条件を選択して表面電極２２を形成することができる。
図２は、第１実施例の半導体装置の製造過程を示す。図２では、トレンチ１２に関連する部分のみを説明する。エミッタ領域２８等の製造方法は従来と同様であり、その説明を省略する。
（１）は、半導体基板１０を用意した段階を示す。
（２）は、異方性エッチングによってトレンチ１２を形成した段階を示す。異方性ドライエッチングまたは異方性ウエットエッチングが利用可能である。
（３）は、熱処理し、トレンチ１２の側面等に酸化膜を形成した段階を示す。トレンチ１２の側面等に形成した酸化膜がゲート絶縁膜１４となる。
（４）は、ＣＶＤ法またはＰＶＤ法によって、両側面がゲート絶縁膜１４で被覆されたトレンチ１２内にポリシリコン１６ａを充填した段階を示す。ポリシリコン１６ａに不純物がドーピングされるようにしながらＣＶＤ法またはＰＶＤ法を実施する。あるいは、ポリシリコン１６ａを充填した後に不純物をドーピングしてもよい。この段階では、ポリシリコン１６ａが半導体基板１０の表面１８を覆うまで堆積させる。
（５）は、ポリシリコン１６ａの表面からエッチングした段階を示す。この段階では、ポリシリコン１６の上面が、半導体基板１０の表面１８よりも深いとともにエミッタ領域２８の底面よりは浅い関係となるまでエッチングする。正確には、ポリシリコン１６の上面と半導体基板１０の表面１８の間に、トレンチゲート電極１６と表面電極２２を絶縁するのに十分な厚みの絶縁領域２０が形成される距離が確保されるまでエッチングする。トレンチ１２内に残存したポリシリコンがトレンチゲート電極１６となる。
（６）は、熱処理し、トレンチゲート電極１６の上面に酸化膜２０ａを形成した段階を示す。酸化膜２０ａは、後記するように、絶縁領域２０の一部となる。熱処理すると、酸化膜２０ａが、ゲート絶縁膜１４とトレンチゲート電極１６の境界に沿って、下方にも延びる。前記（５）の段階では、下方に延びる酸化膜２０ａのバーズピークが、エミッタ領域２８の底面に届かない深さにおいてエッチングを終了する。（６）の段階では、半導体基板１０の表面１８が、酸化膜で覆われている。
（７）は、ＣＶＤ法またはＰＶＤ法で、酸化シリコン２０ｂを堆積した段階を示す。酸化シリコン２０ｂは、トレンチゲート電極１６の上面に形成された酸化膜２０ａと一体となり、トレンチゲート電極１６の上面を覆い、トレンチ１２を充填し、さらに半導体基板１０の表面１８上にまで堆積する。トレンチ１２の存在箇所では、酸化シリコン２０ｂの表面に、トレンチゲート電極１６の上面が半導体基板１０の表面１８よりも沈み込んでいることの影響を受けた凹部が形成される。
（８）は、熱処理し、酸化シリコン２０ｂに表面を平滑化した段階を示す。凹部は、平滑化されるものの、消失はしない。
（９）は、表面が平滑化された酸化シリコン２０ｃを、表面からエッチングした段階を示す。この段階では、トレンチ１２内に形成された酸化シリコン２０の表面が、半導体基板１０の表面１８にほぼ一致するか、あるいは、わずかに沈み込むまでエッチングする。このエッチングでは、（７）（８）で堆積させた酸化シリコンのみならず、（３）（６）で半導体基板１０の表面１８に形成された酸化膜までエッチングされる。半導体基板１０の表面１８に形成された酸化膜までエッチングすると、その下方に存在していたエミッタ領域２８とボディコンタクト領域２９が露出する。酸化シリコンをドライエッチングしていくと、エミッタ領域２８とボディコンタクト領域２９が露出した時に、排気ガスの成分が変化する。排気ガスの成分を計測することで、（７）（８）で堆積し、（３）（６）で形成された酸化膜がエッチングされ、エミッタ領域２８とボディコンタクト領域２９が露出した時点が判明する。この時点までエッチングを続けると、トレンチ１２内に形成された酸化シリコン２０ｄの表面が半導体基板１０の表面１８から突出することはない。酸化シリコン２０ｄの表面が半導体基板１０の表面１８に一致するか、あるいは沈み込む関係が得られる。また、エミッタ領域２８とボディコンタクト領域２９が露出した時点でエッチングを終了すると、トレンチ１２内に残留する酸化シリコン２０ｄの表面が、半導体基板１０の表面１８から大きく沈み込むことはない。上記によって、トレンチ１２内に残留する酸化シリコン２０ｄの表面が、半導体基板１０の表面１８にほぼ揃うか、あるいは半導体基板１０の表面１８からわずかに沈み込む関係が得られる。この段階で、トレンチ１２内に残留する酸化シリコン２０ｄと、トレンチゲート電極１６の上面に形成された酸化膜２０ａが一体化し、トレンチゲート電極１６と表面電極２２を絶縁する絶縁領域２０が得られる。絶縁領域２０は、トレンチ１２内に留まっており、半導体基板１０の表面１８上に突出することはない。
（１０）は、半導体基板１０の表面１８と絶縁領域２０の表面に亘る範囲に表面電極２２を形成した段階を示す。下地となる表面が平坦であるために、一様な厚みで均質に延びる表面電極２２が得られる。
（１）は、半導体基板１０を用意した段階を示す。
（２）は、異方性エッチングによってトレンチ１２を形成した段階を示す。異方性ドライエッチングまたは異方性ウエットエッチングが利用可能である。
（３）は、熱処理し、トレンチ１２の側面等に酸化膜を形成した段階を示す。トレンチ１２の側面等に形成した酸化膜がゲート絶縁膜１４となる。
（４）は、ＣＶＤ法またはＰＶＤ法によって、両側面がゲート絶縁膜１４で被覆されたトレンチ１２内にポリシリコン１６ａを充填した段階を示す。ポリシリコン１６ａに不純物がドーピングされるようにしながらＣＶＤ法またはＰＶＤ法を実施する。あるいは、ポリシリコン１６ａを充填した後に不純物をドーピングしてもよい。この段階では、ポリシリコン１６ａが半導体基板１０の表面１８を覆うまで堆積させる。
（５）は、ポリシリコン１６ａの表面からエッチングした段階を示す。この段階では、ポリシリコン１６の上面が、半導体基板１０の表面１８よりも深いとともにエミッタ領域２８の底面よりは浅い関係となるまでエッチングする。正確には、ポリシリコン１６の上面と半導体基板１０の表面１８の間に、トレンチゲート電極１６と表面電極２２を絶縁するのに十分な厚みの絶縁領域２０が形成される距離が確保されるまでエッチングする。トレンチ１２内に残存したポリシリコンがトレンチゲート電極１６となる。
（６）は、熱処理し、トレンチゲート電極１６の上面に酸化膜２０ａを形成した段階を示す。酸化膜２０ａは、後記するように、絶縁領域２０の一部となる。熱処理すると、酸化膜２０ａが、ゲート絶縁膜１４とトレンチゲート電極１６の境界に沿って、下方にも延びる。前記（５）の段階では、下方に延びる酸化膜２０ａのバーズピークが、エミッタ領域２８の底面に届かない深さにおいてエッチングを終了する。（６）の段階では、半導体基板１０の表面１８が、酸化膜で覆われている。
（７）は、ＣＶＤ法またはＰＶＤ法で、酸化シリコン２０ｂを堆積した段階を示す。酸化シリコン２０ｂは、トレンチゲート電極１６の上面に形成された酸化膜２０ａと一体となり、トレンチゲート電極１６の上面を覆い、トレンチ１２を充填し、さらに半導体基板１０の表面１８上にまで堆積する。トレンチ１２の存在箇所では、酸化シリコン２０ｂの表面に、トレンチゲート電極１６の上面が半導体基板１０の表面１８よりも沈み込んでいることの影響を受けた凹部が形成される。
（８）は、熱処理し、酸化シリコン２０ｂに表面を平滑化した段階を示す。凹部は、平滑化されるものの、消失はしない。
（９）は、表面が平滑化された酸化シリコン２０ｃを、表面からエッチングした段階を示す。この段階では、トレンチ１２内に形成された酸化シリコン２０の表面が、半導体基板１０の表面１８にほぼ一致するか、あるいは、わずかに沈み込むまでエッチングする。このエッチングでは、（７）（８）で堆積させた酸化シリコンのみならず、（３）（６）で半導体基板１０の表面１８に形成された酸化膜までエッチングされる。半導体基板１０の表面１８に形成された酸化膜までエッチングすると、その下方に存在していたエミッタ領域２８とボディコンタクト領域２９が露出する。酸化シリコンをドライエッチングしていくと、エミッタ領域２８とボディコンタクト領域２９が露出した時に、排気ガスの成分が変化する。排気ガスの成分を計測することで、（７）（８）で堆積し、（３）（６）で形成された酸化膜がエッチングされ、エミッタ領域２８とボディコンタクト領域２９が露出した時点が判明する。この時点までエッチングを続けると、トレンチ１２内に形成された酸化シリコン２０ｄの表面が半導体基板１０の表面１８から突出することはない。酸化シリコン２０ｄの表面が半導体基板１０の表面１８に一致するか、あるいは沈み込む関係が得られる。また、エミッタ領域２８とボディコンタクト領域２９が露出した時点でエッチングを終了すると、トレンチ１２内に残留する酸化シリコン２０ｄの表面が、半導体基板１０の表面１８から大きく沈み込むことはない。上記によって、トレンチ１２内に残留する酸化シリコン２０ｄの表面が、半導体基板１０の表面１８にほぼ揃うか、あるいは半導体基板１０の表面１８からわずかに沈み込む関係が得られる。この段階で、トレンチ１２内に残留する酸化シリコン２０ｄと、トレンチゲート電極１６の上面に形成された酸化膜２０ａが一体化し、トレンチゲート電極１６と表面電極２２を絶縁する絶縁領域２０が得られる。絶縁領域２０は、トレンチ１２内に留まっており、半導体基板１０の表面１８上に突出することはない。
（１０）は、半導体基板１０の表面１８と絶縁領域２０の表面に亘る範囲に表面電極２２を形成した段階を示す。下地となる表面が平坦であるために、一様な厚みで均質に延びる表面電極２２が得られる。
(第２実施例)
第２実施例を説明する。以下では第１実施例との相違点のみを説明し、重複説明は省略する。第１実施例と同様な部分には、同一の参照番号を用いる。
図３に示すように、第２実施例では、深部トレンチ１２ａと浅部トレンチ１２ｂでトレンチ１２が形成されている。深部トレンチ１２ａは幅が狭く、浅部トレンチ１２ｂは幅が広い。深部トレンチ１２ａにはトレンチゲート電極１６が充填されている。浅部トレンチ１２ｂにはトレンチゲート電極が延びておらず、絶縁物質で充填されている。浅部トレンチ１２ｂの内側は、トレンチゲート電極の上面を覆う絶縁領域２０ｅとなっている。
第２実施例を説明する。以下では第１実施例との相違点のみを説明し、重複説明は省略する。第１実施例と同様な部分には、同一の参照番号を用いる。
図３に示すように、第２実施例では、深部トレンチ１２ａと浅部トレンチ１２ｂでトレンチ１２が形成されている。深部トレンチ１２ａは幅が狭く、浅部トレンチ１２ｂは幅が広い。深部トレンチ１２ａにはトレンチゲート電極１６が充填されている。浅部トレンチ１２ｂにはトレンチゲート電極が延びておらず、絶縁物質で充填されている。浅部トレンチ１２ｂの内側は、トレンチゲート電極の上面を覆う絶縁領域２０ｅとなっている。
図４は、製造過程を示しており、（２ａ）では深部トレンチ１２ａの幅で、半導体基板１０の表面からドリフト領域に達するトレンチを形成する。（２ｂ）では、浅部トレンチ１２ｂを形成する。（５）では、浅部トレンチ１２ｂの底が露出するまで、ポリシリコン１６ａをエッチングする。（９）では、浅部トレンチ１２ｂを充填する絶縁物資が残される。浅部トレンチ１２ｂを充填する絶縁物資と酸化膜２０ａによって、トレンチゲート電極の上面を覆う絶縁領域２０ｅが形成される。その他は、第１実施例に同じである。
以上、本実施例について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０：半導体基板
１２：トレンチ
１２ａ：深部トレンチ
１２ｂ：浅部トレンチ
１４：ゲート絶縁膜
１６：トレンチゲート電極
１８：半導体基板の表面
２０：絶縁領域
２０ａ：トレンチゲート電極上面のキャップ膜
２０ｅ：浅部トレンチを充填する絶縁領域
２２：エミッタ電極（表面電極）
２３：はんだ用電極
２４：はんだ層
２６：金属プレート
２８：エミッタ領域（第１導電型第１領域）
２９：ボディコンタクト領域
３０：ボディ領域（第２導電型第２領域）
３０ａ：上部ボディ領域
３０ｂ：下部ボディ領域
３２：ｎ型層（第１導電型第４領域）
３４：ドリフト領域（第１導電型第３領域）
３６：バッファ領域
３８：コレクタ領域
４０：コレクタ電極（裏面電極）
１２：トレンチ
１２ａ：深部トレンチ
１２ｂ：浅部トレンチ
１４：ゲート絶縁膜
１６：トレンチゲート電極
１８：半導体基板の表面
２０：絶縁領域
２０ａ：トレンチゲート電極上面のキャップ膜
２０ｅ：浅部トレンチを充填する絶縁領域
２２：エミッタ電極（表面電極）
２３：はんだ用電極
２４：はんだ層
２６：金属プレート
２８：エミッタ領域（第１導電型第１領域）
２９：ボディコンタクト領域
３０：ボディ領域（第２導電型第２領域）
３０ａ：上部ボディ領域
３０ｂ：下部ボディ領域
３２：ｎ型層（第１導電型第４領域）
３４：ドリフト領域（第１導電型第３領域）
３６：バッファ領域
３８：コレクタ領域
４０：コレクタ電極（裏面電極）
トレンチゲート電極１６の上面は、半導体基板１０の表面１８よりも深いレベルに留まっている。ただし、エミッタ領域２８の底面よりは高いレベルにある。エミッタ領域２８とドリフト領域３４を隔てているボディ領域３０についてみると、全厚みに亘って、ゲート絶縁膜１４を介してトレンチゲート電極１６に向かい合っている。トレンチゲート電極１６に電圧を加えると、ゲート絶縁膜１４を介してトレンチゲート電極１６に向かい合う位置のボディ領域３０に反転層が形成される。その反転層が、エミッタ領域２８とドリフト領域３４を隔てているボディ領域３０の全厚みに渡って連続的に形成されることから、トレンチゲート電極１６に電圧を加えるとエミッタ領域２８とドリフト領域３４が導通する。
図２は、第１実施例の半導体装置の製造過程を示す。図２では、トレンチ１２に関連する部分のみを説明する。エミッタ領域２８等の製造方法は従来と同様であり、その説明を省略する。
（１）は、半導体基板１０を用意した段階を示す。
（２）は、異方性エッチングによってトレンチ１２を形成した段階を示す。異方性ドライエッチングまたは異方性ウエットエッチングが利用可能である。
（３）は、熱処理し、トレンチ１２の側面等に酸化膜を形成した段階を示す。トレンチ１２の側面等に形成した酸化膜がゲート絶縁膜１４となる。
（４）は、ＣＶＤ法またはＰＶＤ法によって、両側面がゲート絶縁膜１４で被覆されたトレンチ１２内にポリシリコン１６ａを充填した段階を示す。ポリシリコン１６ａに不純物がドーピングされるようにしながらＣＶＤ法またはＰＶＤ法を実施する。あるいは、ポリシリコン１６ａを充填した後に不純物をドーピングしてもよい。この段階では、ポリシリコン１６ａが半導体基板１０の表面１８を覆うまで堆積させる。
（５）は、ポリシリコン１６ａの表面からエッチングした段階を示す。この段階では、ポリシリコン１６の上面が、半導体基板１０の表面１８よりも深いとともにエミッタ領域２８の底面よりは浅い関係となるまでエッチングする。正確には、ポリシリコン１６の上面と半導体基板１０の表面１８の間に、トレンチゲート電極１６と表面電極２２を絶縁するのに十分な厚みの絶縁領域２０が形成される距離が確保されるまでエッチングする。トレンチ１２内に残存したポリシリコンがトレンチゲート電極１６となる。
（６）は、熱処理し、トレンチゲート電極１６の上面に酸化膜２０ａを形成した段階を示す。酸化膜２０ａは、後記するように、絶縁領域２０の一部となる。熱処理すると、酸化膜２０ａが、ゲート絶縁膜１４とトレンチゲート電極１６の境界に沿って、下方にも延びる。前記（５）の段階では、下方に延びる酸化膜２０ａのバーズビークが、エミッタ領域２８の底面に届かない深さにおいてエッチングを終了する。（６）の段階では、半導体基板１０の表面１８が、酸化膜で覆われている。
（７）は、ＣＶＤ法またはＰＶＤ法で、酸化シリコン２０ｂを堆積した段階を示す。酸化シリコン２０ｂは、トレンチゲート電極１６の上面に形成された酸化膜２０ａと一体となり、トレンチゲート電極１６の上面を覆い、トレンチ１２を充填し、さらに半導体基板１０の表面１８上にまで堆積する。トレンチ１２の存在箇所では、酸化シリコン２０ｂの表面に、トレンチゲート電極１６の上面が半導体基板１０の表面１８よりも沈み込んでいることの影響を受けた凹部が形成される。
（８）は、熱処理し、酸化シリコン２０ｂの表面を平滑化した段階を示す。凹部は、平滑化されるものの、消失はしない。
（９）は、表面が平滑化された酸化シリコン２０ｃを、表面からエッチングした段階を示す。この段階では、トレンチ１２内に形成された酸化シリコン２０の表面が、半導体基板１０の表面１８にほぼ一致するか、あるいは、わずかに沈み込むまでエッチングする。このエッチングでは、（７）で堆積させた酸化シリコンのみならず、（３）で半導体基板１０の表面１８に形成された酸化膜までエッチングされる。半導体基板１０の表面１８に形成された酸化膜までエッチングすると、その下方に存在していたエミッタ領域２８とボディコンタクト領域２９が露出する。酸化シリコンをドライエッチングしていくと、エミッタ領域２８とボディコンタクト領域２９が露出した時に、排気ガスの成分が変化する。排気ガスの成分を計測することで、（７）で堆積し、（３）で形成された酸化膜がエッチングされ、エミッタ領域２８とボディコンタクト領域２９が露出した時点が判明する。この時点までエッチングを続けると、トレンチ１２内に形成された酸化シリコン２０ｄの表面が半導体基板１０の表面１８から突出することはない。酸化シリコン２０ｄの表面が半導体基板１０の表面１８に一致するか、あるいは沈み込む関係が得られる。また、エミッタ領域２８とボディコンタクト領域２９が露出した時点でエッチングを終了すると、トレンチ１２内に残留する酸化シリコン２０ｄの表面が、半導体基板１０の表面１８から大きく沈み込むことはない。上記によって、トレンチ１２内に残留する酸化シリコン２０ｄの表面が、半導体基板１０の表面１８にほぼ揃うか、あるいは半導体基板１０の表面１８からわずかに沈み込む関係が得られる。この段階で、トレンチ１２内に残留する酸化シリコン２０ｄと、トレンチゲート電極１６の上面に形成された酸化膜２０ａが一体化し、トレンチゲート電極１６と表面電極２２を絶縁する絶縁領域２０が得られる。絶縁領域２０は、トレンチ１２内に留まっており、半導体基板１０の表面１８上に突出することはない。
（１０）は、半導体基板１０の表面１８と絶縁領域２０の表面に亘る範囲に表面電極２２を形成した段階を示す。下地となる表面が平坦であるために、一様な厚みで均質に延びる表面電極２２が得られる。
（１）は、半導体基板１０を用意した段階を示す。
（２）は、異方性エッチングによってトレンチ１２を形成した段階を示す。異方性ドライエッチングまたは異方性ウエットエッチングが利用可能である。
（３）は、熱処理し、トレンチ１２の側面等に酸化膜を形成した段階を示す。トレンチ１２の側面等に形成した酸化膜がゲート絶縁膜１４となる。
（４）は、ＣＶＤ法またはＰＶＤ法によって、両側面がゲート絶縁膜１４で被覆されたトレンチ１２内にポリシリコン１６ａを充填した段階を示す。ポリシリコン１６ａに不純物がドーピングされるようにしながらＣＶＤ法またはＰＶＤ法を実施する。あるいは、ポリシリコン１６ａを充填した後に不純物をドーピングしてもよい。この段階では、ポリシリコン１６ａが半導体基板１０の表面１８を覆うまで堆積させる。
（５）は、ポリシリコン１６ａの表面からエッチングした段階を示す。この段階では、ポリシリコン１６の上面が、半導体基板１０の表面１８よりも深いとともにエミッタ領域２８の底面よりは浅い関係となるまでエッチングする。正確には、ポリシリコン１６の上面と半導体基板１０の表面１８の間に、トレンチゲート電極１６と表面電極２２を絶縁するのに十分な厚みの絶縁領域２０が形成される距離が確保されるまでエッチングする。トレンチ１２内に残存したポリシリコンがトレンチゲート電極１６となる。
（６）は、熱処理し、トレンチゲート電極１６の上面に酸化膜２０ａを形成した段階を示す。酸化膜２０ａは、後記するように、絶縁領域２０の一部となる。熱処理すると、酸化膜２０ａが、ゲート絶縁膜１４とトレンチゲート電極１６の境界に沿って、下方にも延びる。前記（５）の段階では、下方に延びる酸化膜２０ａのバーズビークが、エミッタ領域２８の底面に届かない深さにおいてエッチングを終了する。（６）の段階では、半導体基板１０の表面１８が、酸化膜で覆われている。
（７）は、ＣＶＤ法またはＰＶＤ法で、酸化シリコン２０ｂを堆積した段階を示す。酸化シリコン２０ｂは、トレンチゲート電極１６の上面に形成された酸化膜２０ａと一体となり、トレンチゲート電極１６の上面を覆い、トレンチ１２を充填し、さらに半導体基板１０の表面１８上にまで堆積する。トレンチ１２の存在箇所では、酸化シリコン２０ｂの表面に、トレンチゲート電極１６の上面が半導体基板１０の表面１８よりも沈み込んでいることの影響を受けた凹部が形成される。
（８）は、熱処理し、酸化シリコン２０ｂの表面を平滑化した段階を示す。凹部は、平滑化されるものの、消失はしない。
（９）は、表面が平滑化された酸化シリコン２０ｃを、表面からエッチングした段階を示す。この段階では、トレンチ１２内に形成された酸化シリコン２０の表面が、半導体基板１０の表面１８にほぼ一致するか、あるいは、わずかに沈み込むまでエッチングする。このエッチングでは、（７）で堆積させた酸化シリコンのみならず、（３）で半導体基板１０の表面１８に形成された酸化膜までエッチングされる。半導体基板１０の表面１８に形成された酸化膜までエッチングすると、その下方に存在していたエミッタ領域２８とボディコンタクト領域２９が露出する。酸化シリコンをドライエッチングしていくと、エミッタ領域２８とボディコンタクト領域２９が露出した時に、排気ガスの成分が変化する。排気ガスの成分を計測することで、（７）で堆積し、（３）で形成された酸化膜がエッチングされ、エミッタ領域２８とボディコンタクト領域２９が露出した時点が判明する。この時点までエッチングを続けると、トレンチ１２内に形成された酸化シリコン２０ｄの表面が半導体基板１０の表面１８から突出することはない。酸化シリコン２０ｄの表面が半導体基板１０の表面１８に一致するか、あるいは沈み込む関係が得られる。また、エミッタ領域２８とボディコンタクト領域２９が露出した時点でエッチングを終了すると、トレンチ１２内に残留する酸化シリコン２０ｄの表面が、半導体基板１０の表面１８から大きく沈み込むことはない。上記によって、トレンチ１２内に残留する酸化シリコン２０ｄの表面が、半導体基板１０の表面１８にほぼ揃うか、あるいは半導体基板１０の表面１８からわずかに沈み込む関係が得られる。この段階で、トレンチ１２内に残留する酸化シリコン２０ｄと、トレンチゲート電極１６の上面に形成された酸化膜２０ａが一体化し、トレンチゲート電極１６と表面電極２２を絶縁する絶縁領域２０が得られる。絶縁領域２０は、トレンチ１２内に留まっており、半導体基板１０の表面１８上に突出することはない。
（１０）は、半導体基板１０の表面１８と絶縁領域２０の表面に亘る範囲に表面電極２２を形成した段階を示す。下地となる表面が平坦であるために、一様な厚みで均質に延びる表面電極２２が得られる。
(第２実施例)
第２実施例を説明する。以下では第１実施例との相違点のみを説明し、重複説明は省略する。第１実施例と同様な部分には、同一の参照番号を用いる。
図３に示すように、第２実施例では、深部トレンチ１２ａと浅部トレンチ１２ｂでトレンチ１２が形成されている。深部トレンチ１２ａは幅が狭く、浅部トレンチ１２ｂは幅が広い。深部トレンチ１２ａにはトレンチゲート電極１６ｂが充填されている。浅部トレンチ１２ｂにはトレンチゲート電極が延びておらず、絶縁物質で充填されている。浅部トレンチ１２ｂの内側は、トレンチゲート電極の上面を覆う絶縁領域２０ｅとなっている。
第２実施例を説明する。以下では第１実施例との相違点のみを説明し、重複説明は省略する。第１実施例と同様な部分には、同一の参照番号を用いる。
図３に示すように、第２実施例では、深部トレンチ１２ａと浅部トレンチ１２ｂでトレンチ１２が形成されている。深部トレンチ１２ａは幅が狭く、浅部トレンチ１２ｂは幅が広い。深部トレンチ１２ａにはトレンチゲート電極１６ｂが充填されている。浅部トレンチ１２ｂにはトレンチゲート電極が延びておらず、絶縁物質で充填されている。浅部トレンチ１２ｂの内側は、トレンチゲート電極の上面を覆う絶縁領域２０ｅとなっている。
図４は、製造過程を示しており、（２ａ）では深部トレンチ１２ａの幅で、半導体基板１０の表面からドリフト領域に達するトレンチを形成する。（２ｂ）では、浅部トレンチ１２ｂを形成する。（５）では、浅部トレンチ１２ｂの底が露出するまで、ポリシリコン１６ａをエッチングする。（９）では、浅部トレンチ１２ｂを充填する絶縁物質が残される。浅部トレンチ１２ｂを充填する絶縁物質と酸化膜２０ａによって、トレンチゲート電極の上面を覆う絶縁領域２０が形成される。その他は、第１実施例に同じである。
Claims (6)
- 半導体基板と、
前記半導体基板の表面に形成されている表面電極を備えており、
前記半導体基板の少なくとも一部の範囲では、前記半導体基板の表面側から順に、第１導電型の第１領域と第２導電型の第２領域と第１導電型の第３領域が積層されている積層構造が形成されており、
前記半導体基板の表面から、前記第１領域と前記第２領域を貫通して、前記第３領域に達するトレンチが形成されており、
前記トレンチの内部に、トレンチゲート電極が形成されており、
前記トレンチゲート電極の上面を覆って前記表面電極と前記トレンチゲート電極を絶縁する絶縁領域が形成されており、
前記絶縁領域が、トレンチの内部に収容されている半導体装置。 - 前記絶縁領域の底面が、前記第１領域の底面より浅いことを特徴とする請求項１の半導体装置。
- 前記第１領域がソース領域であり、前記第２領域がボディ領域であり、前記第３領域がドリフト領域であることを特徴とする請求項１の半導体装置。
- 前記第１領域がエミッタ領域であり、前記第２領域がボディ領域であり、前記第３領域がドリフト領域であることを特徴とする請求項１の半導体装置。
- 前記第２領域の中間深さに、第１導電型の第４領域が形成されており、
前記第２領域が、前記第４領域によって、上部第２領域と下部第２領域に分離されていることを特徴とする請求項１の半導体装置。 - 前記トレンチが、幅の狭い深部トレンチと幅の広い浅部トレンチを備えており、
前記深部トレンチに、前記トレンチゲート電極が充填されており、
前記浅部トレンチに、前記絶縁領域を形成する絶縁物質が充填されていることを特徴とする請求項１の半導体装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2013/054499 WO2014128914A1 (ja) | 2013-02-22 | 2013-02-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPWO2014128914A1 true JPWO2014128914A1 (ja) | 2017-02-02 |
Family
ID=51390742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015501184A Pending JPWO2014128914A1 (ja) | 2013-02-22 | 2013-02-22 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20150380537A1 (ja) |
| JP (1) | JPWO2014128914A1 (ja) |
| CN (1) | CN105074932A (ja) |
| DE (1) | DE112013006716T5 (ja) |
| WO (1) | WO2014128914A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3019937A1 (fr) * | 2014-04-11 | 2015-10-16 | St Microelectronics Crolles 2 | Procede de formation de tranchees d'isolement |
| JP6354525B2 (ja) * | 2014-11-06 | 2018-07-11 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
| DE102015201045B4 (de) * | 2015-01-22 | 2019-09-26 | Infineon Technologies Austria Ag | Mit einer hohen Gate-Spannung betreibbarer Hochspannungstransistor, Verfahren zum Steuern desselben und Schaltungsanordnung |
| JP7346170B2 (ja) * | 2019-08-30 | 2023-09-19 | 株式会社東芝 | 半導体装置及び半導体モジュール |
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7232726B2 (en) * | 2002-05-31 | 2007-06-19 | Nxp, B.V. | Trench-gate semiconductor device and method of manufacturing |
| US8519473B2 (en) * | 2010-07-14 | 2013-08-27 | Infineon Technologies Ag | Vertical transistor component |
-
2013
- 2013-02-22 CN CN201380073624.XA patent/CN105074932A/zh active Pending
- 2013-02-22 US US14/769,002 patent/US20150380537A1/en not_active Abandoned
- 2013-02-22 JP JP2015501184A patent/JPWO2014128914A1/ja active Pending
- 2013-02-22 DE DE112013006716.1T patent/DE112013006716T5/de not_active Withdrawn
- 2013-02-22 WO PCT/JP2013/054499 patent/WO2014128914A1/ja active Application Filing
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Also Published As
| Publication number | Publication date |
|---|---|
| US20150380537A1 (en) | 2015-12-31 |
| DE112013006716T5 (de) | 2015-11-12 |
| CN105074932A (zh) | 2015-11-18 |
| WO2014128914A1 (ja) | 2014-08-28 |
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