JP6221922B2 - 半導体装置の製造方法 - Google Patents

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Description

本明細書で開示する技術は、半導体装置の製造方法と半導体装置に関する。
特許文献１には、トレンチ内を含む半導体基板上に第１埋込材料を配置し、第１埋込材料上に第１埋込材料よりもエッチング耐性の高い第２埋込材料を配置し、その後、第２埋込材料と第１埋込材料とをエッチバックする技術が開示されている。
特開２００１−１２４４３２８号公報
埋込材料で埋め込まれたトレンチを形成した後に、半導体基板にイオン注入を行う技術が知られている。トレンチを有する半導体基板にイオン注入を行う際には、イオン注入深さを正確に制御することが難しい。このため、製造される半導体装置間でトレンチ近傍の不純物濃度がばらつき、半導体装置間で特性（即ち、閾値）のばらつきが大きくなるという問題が生じる。
本明細書で開示する半導体装置の製造方法は、半導体基板の表面にトレンチを形成する工程と、トレンチの内面を覆うゲート絶縁膜を形成する工程と、トレンチ内のゲート絶縁膜の側面に、第１埋込材料を堆積する工程と、トレンチ内の第１埋込材料の側面に、第１埋込材料よりもエッチング耐性が高い第２埋込材料を堆積する工程と、半導体基板の表面側から、トレンチ内の第１埋込材料及び第２埋込材料の一部をエッチングによって除去し、トレンチ内の第２埋込材料の表面をトレンチ内の第１埋込材料の表面よりも浅い位置に配置させる工程と、エッチング後に、半導体基板の表面側から、半導体基板にイオン注入して拡散層を形成する工程を有する。
上記の方法では、トレンチ内の第２埋込材料は、第１埋込材料よりもエッチング耐性が高い。そのため、エッチングの際に、トレンチの幅方向中央の埋込材料（即ち、第２埋込材料）では、トレンチの側面に接する埋込材料（即ち、第１埋込材料）よりもエッチング速度が遅くなる。その結果、トレンチ内の第２埋込材料の表面が、トレンチ内の第１埋込材料の表面よりも浅い位置に配置される。このように、トレンチの幅方向中央において埋込材料のエッチング速度が遅いと、エッチングの精度が向上し、エッチング後の第１埋込材料及び第２埋込材料の形状が安定する。そのため、その後のイオン注入の深さも正確に制御することができる。その結果、製造される半導体装置間でトレンチ近傍の不純物濃度がばらつきを抑制することができ、半導体装置間で特性（即ち、閾値）のばらつきが生じることを抑制することができる。
本明細書で開示する半導体装置は、半導体基板と、半導体基板の表面に形成されているトレンチと、トレンチの内面を覆うゲート絶縁膜と、ゲート絶縁膜の内側に設けられているゲート電極を有している。ゲート電極の表面は半導体基板の表面より深い位置に設けられ、ゲート電極のうち、トレンチの幅方向中央の第１部分の表面は、ゲート電極のうち、ゲート絶縁膜に接する第２部分の表面よりも浅い位置に設けられている。
実施例の半導体装置を模式的に示す断面図。 実施例の半導体装置の製造方法を模式的に示す断面図（１）。 実施例の半導体装置の製造方法を模式的に示す断面図（２）。 実施例の半導体装置の製造方法を模式的に示す断面図（３）。 実施例の半導体装置の製造方法を模式的に示す断面図（４）。 実施例の半導体装置の製造方法を模式的に示す断面図（５）。 実施例の半導体装置の製造方法を模式的に示す断面図（６）。 実施例の半導体装置の製造方法を模式的に示す断面図（７）。 実施例の半導体装置の製造方法を模式的に示す断面図（８）。 従来の半導体装置の製造方法を模式的に示す断面図（１）。 従来の半導体装置の製造方法を模式的に示す断面図（２）。
以下に説明する実施例の特徴について、以下に列記する。なお、以下の各特徴は、何れも、独立して有用なものである。
（特徴１）第１埋込材料がポリシリコンであってもよい。第２埋込材料がポリシリコンであってもよい。第１埋込材料が、第２埋込材料より高濃度にリンを含有していてもよい。
（特徴２）トレンチの幅方向において、第２埋込材料の両側に位置する第１埋込材料の幅方向の厚みの合計が、第２埋込材料の幅方向の厚みより大きくてもよい。この方法によると、その後の熱処理を行うことによって、第１埋込材料内のリンを十分に第２埋込材料内に拡散させることができる。そのため、第１埋込材料及び第２埋込材料から、導電性を適切に備えるゲート電極を形成することができる。
（特徴３）ゲート絶縁膜に接する部分の第１埋込材料の表面が、半導体基板の表面から４００ｎｍ以内の深さに位置するように、エッチングを実施してもよい。この方法によれば、イオン注入深さがトレンチ近傍で局所的に深くなることを防止することができる。
（特徴４）半導体基板は第１導電型の半導体基板であってもよい。拡散層を形成する工程は、半導体基板の表面側から半導体基板に第１導電型不純物をイオン注入して、半導体基板の表面に露出する第１導電型の表面半導体領域を形成する工程と、半導体基板の表面側から半導体基板に第２導電型不純物をイオン注入して、表面半導体領域より深い位置に第２導電型のトップボディ領域を形成する工程と、半導体基板の表面側から半導体基板に第１導電型不純物をイオン注入して、トップボディ領域より深い位置にイオン注入前に比べて第１導電型不純物濃度を増加させた第１導電型のバリア領域を形成する工程を含んでいてもよい。表面半導体領域と、トップボディ領域と、バリア領域は、ゲート絶縁膜のうちトレンチの側面に形成された部分に隣接して形成されてもよい。
（特徴５）拡散層を形成する工程は、半導体基板の表面側から半導体基板に第２導電型不純物をイオン注入して、バリア領域より深い位置に第２導電型のボトムボディ領域を形成する工程をさらに含んでもよい。ボトムボディ領域は、ゲート絶縁膜のうちトレンチの側面に形成された部分に隣接して形成されてもよい。上記の通り、本明細書が開示する製造方法によると、上記の通り、エッチングによって、トレンチ内の第２埋込材料の表面が、トレンチ内の第１埋込材料の表面よりも浅い位置に配置される。そのため、その後のイオン注入の深さも正確に制御することができ、トレンチ近傍において、トップボディ領域とボトムボディ領域とが半導体基板の裏面方向に歪み、トップボディ領域とボトムボディ領域との間に形成されるバリア領域が消失してしまう事態の発生を抑制し得る。
（特徴６）本明細書が開示する半導体装置の第２部分の表面は、半導体基板の表面から４００ｎｍ以内の深さに設けられていてもよい。
（特徴７）本明細書が開示する半導体装置は、半導体基板の表面に露出している第１導電型の表面半導体領域と、表面半導体領域より深い位置に設けられている第２導電型のトップボディ領域と、トップボディ領域より深い位置に設けられている第１導電型のバリア領域と、バリア領域より深い位置に設けられており、バリア領域よりも第１導電型不純物濃度が低い第１導電型のドリフト領域をさらに有していてもよい。トレンチは、表面半導体領域とトップボディ領域とバリア領域を貫通し、下端部がドリフト領域内に突き出していてもよい。
（特徴８）本明細書が開示する半導体装置は、バリア領域より深い位置であって、ドリフト領域よりも浅い位置に設けられているボトムボディ領域をさらに有していてもよい。トレンチは、ボトムボディ領域をさらに貫通していてもよい。
（半導体装置２の構成）
図１に示すように、本実施例の半導体装置２は、ＩＧＢＴ（Insulated Gate Bipolar Transistorの略）である。半導体装置２は、主にＳｉからなる半導体基板１０を有している。半導体基板１０の表面１０ａには、層間絶縁膜６０及び表面電極４０が形成されており、半導体基板１０の裏面には、裏面電極５０が形成されている。
半導体基板１０には、エミッタ領域１２、トップボディ領域１４、バリア領域１６、ボトムボディ領域１８、ドリフト領域２０、コレクタ領域２２、トレンチ３０、ゲート絶縁膜３２、及び、ゲート電極３４が形成されている。
エミッタ領域１２は、ｎ型の半導体領域である。エミッタ領域１２は、半導体基板１０の表面１０ａに露出する範囲に形成されている。エミッタ領域１２は、トレンチ３０内のゲート絶縁膜３２に接する範囲に形成されている。エミッタ領域１２のｎ型不純物の濃度は、ドリフト領域２０のｎ型不純物濃度よりも高い。本実施例では、６×１０１９ａｔｏｍ／ｃｍ３以上７×１０１９ａｔｏｍ／ｃｍ３以下である。ここで、「不純物濃度」の語は、当該領域における不純物のピーク濃度のことを意味する。エミッタ領域１２は、表面電極４０に対してオーミック接続されている。
トップボディ領域１４は、ｐ型の半導体領域である。トップボディ領域１４は、エミッタ領域１２よりも深い位置に設けられている。エミッタ領域１２とトップボディ領域１４の接合面は、半導体基板１０の表面１０ａから０．６μｍの深さに位置している。トップボディ領域１４は、トレンチ３０内のゲート絶縁膜３２と接している。本実施例では、トップボディ領域１４のｐ型不純物の濃度は、１×１０１７ａｔｏｍ／ｃｍ３以上２×１０１７ａｔｏｍ／ｃｍ３以下である。トップボディ領域１４の一部は、図示しない範囲で半導体基板１０の表面１０ａに露出しており、表面電極４０に対してオーミック接続されている。
バリア領域１６は、ｎ型の半導体領域である。バリア領域１６は、トップボディ領域１４よりも深い位置に設けられている。バリア領域１６は、トップボディ領域１４によって、エミッタ領域１２から分離されている。トップボディ領域１４とバリア領域１６の接合面は、半導体基板１０の表面１０ａから１．７μｍの深さに位置している。バリア領域１６は、トレンチ３０内のゲート絶縁膜３２と接している。本実施例では、バリア領域１６のｐ型不純物の濃度は、１×１０１６ａｔｏｍ／ｃｍ３以上２×１０１６ａｔｏｍ／ｃｍ３以下である。
ボトムボディ領域１８は、ｐ型の半導体領域である。ボトムボディ領域１８は、バリア領域１６より深い位置に設けられている。ボトムボディ領域１８は、バリア領域１６によって、トップボディ領域１４から分離されている。バリア領域１６とボトムボディ領域１８の接合面は、半導体基板１０の表面１０ａから２．０μｍの深さに位置している。ボトムボディ領域１８は、トレンチ３０内のゲート絶縁膜３２と接している。本実施例では、ボトムボディ領域１８のｐ型不純物濃度は、３×１０１６ａｔｏｍ／ｃｍ３以上４×１０１６ａｔｏｍ／ｃｍ３以下である。
ドリフト領域２０は、ｎ型の半導体領域である。ドリフト領域２０は、ボトムボディ領域１８よりも深い位置に設けられている。ドリフト領域２０は、ボトムボディ領域１８によって、バリア領域１６から分離されている。ボトムボディ領域１８とドリフト領域２０の接合面は、半導体基板１０の表面１０ａから３．５μｍの深さに位置している。ドリフト領域２０のｎ型不純物濃度は、バリア領域１８のｎ型不純物濃度よりも低い。本実施例では、ドリフト領域２０のｎ型不純物濃度は、１×１０１３ａｔｏｍｓ／ｃｍ３以上１×１０１４ａｔｏｍｓ／ｃｍ３以下である。
コレクタ領域２２は、ｐ型の半導体領域である。コレクタ領域２２は、ドリフト領域２０よりも深い位置に設けられている。コレクタ領域２２は、半導体基板１０の裏面に露出する範囲に形成されている。コレクタ領域２２は、裏面電極５０に対してオーミック接続されている。
トレンチ３０は、半導体基板１０の表面１０ａに形成されている。トレンチ３０は、半導体基板１０の表面１０ａからエミッタ領域１２、トップボディ領域１４、バリア領域１６、及び、ボトムボディ領域１８を貫通して形成されている。トレンチ３０の下端部は、ドリフト領域２０内に突出している。トレンチ３０の内側には、ゲート絶縁膜３２で覆われたゲート電極３４が備えられている。ゲート絶縁膜３２の一部は、半導体基板１０の表面１０ａにも形成されている。
ゲート電極３４は、リンを含有するポリシリコン製の電極である。ゲート電極３４の表面は、半導体基板１０の表面１０ａより深い位置に設けられている。また、ゲート電極３４のうち、トレンチ３０の幅方向中央の第１部分３４ａの表面は、前記ゲート電極３４のうち、前記ゲート絶縁膜３２に接する第２部分３４ｂの表面よりも浅い位置（即ち、半導体基板１０の表面１０ａ寄り）に設けられている。すなわち、第１部分３４ａの表面は、第２部分３４ｂの表面よりも上側に突出している。また、第２部分３４ｂの表面は、半導体基板１０の表面１０ａから４００ｎｍ以内の深さ（すなわち、半導体基板１０の表面１０ａから４００ｎｍと同じかそれよりも浅い位置）に形成されている。ゲート電極３４の表面は層間絶縁膜６０で覆われている。ゲート電極３４は、層間絶縁膜６０によって表面電極４０から電気的に絶縁されている。ただし、図示しない位置で、ゲート電極３４は外部と電気的に接続可能とされている。
（半導体装置２の製造方法）
続いて、本実施例の半導体装置２の製造方法を説明する。まず、図２に示すように、ｎ型のＳｉによって構成された半導体基板１０の表面１０ａに、トレンチ３０を形成する。トレンチ３０は、異方性エッチング等によって形成される。
次いで、図３に示すように、トレンチ３０の内面、及び、半導体基板１０の表面１０ａにゲート絶縁膜３２を形成する。ゲート絶縁膜３２は、熱酸化法によって形成する。
次いで、図４に示すように、トレンチ３０内のゲート絶縁膜３２の表面、及び、半導体基板１０の表面１０ａ側のゲート絶縁膜３２の表面に、リンを含有するポリシリコンからなる第１層７０を堆積する。トレンチ３０内では、ゲート絶縁膜３２の側面３２ａ、３２ｂとゲート絶縁膜３２の底面から第１層７０が成長する。ここでは、トレンチ３０内が第１層７０で完全には充填されないように第１層７０を形成する。すなわち、第１層７０の側面７０ａと側面７０ｂの間に隙間７０ｃが形成されるように、第１層７０を形成する。第１層７０は、ＣＶＤ（Chemical Vapor Deposition）によって形成される。
次いで、図５に示すように、トレンチ３０内の第１層７０の表面、及び、半導体基板１０の表面１０ａ側の第１層７０の表面に、リンを含有しないポリシリコンからなる第２層８０を形成する。トレンチ３０内では、第１層７０の側面７０ａ、７０ｂと第１層７０の底面から第２層８０が成長する。ここでは、隙間７０ｃが第２層８０で完全に充填されるように、第２層８０を形成する。第２層８０は、ＣＶＤによって形成される。図５に示すように、トレンチ３０の幅方向において第２層８０の両側に位置する第１層７０の幅方向の厚みＴ１、Ｔ２の合計は、第２層の幅方向の厚みＴ３より大きい。
次いで、図６に示すように、トレンチ３０内の第１層７０及び第２層８０をエッチングする。ここでは、第１層７０及び第２層８０を、表面（上側）からエッチングする。これによって、半導体基板１０の表面１０ａ上に形成されている第１層７０及び第２層８０を除去する。また、トレンチ３０内の第１層７０及び第２層８０の一部（上部）を除去する。エッチングは、ＣＤＥ（Chemical Dry Etching）によって行う。
上記の通り、第１層７０は、リンを含有するポリシリコンによって形成されており、第２層８０は、リンを含有しないポリシリコンによって形成されている。リンを含有しないポリシリコンは、リンを含有するポリシリコンに比べてエッチング耐性が高い。そのため、エッチングを実施すると、第２層８０が第１層７０よりもエッチングレートが遅いため、第２層８０の表面８１は第１層７０の表面７１よりも浅い位置（即ち、半導体基板１０の表面１０ａ寄り）に配置されるようになる。すなわち、表面８１が表面７１よりも上側に突出するようになる。また、エッチングによって、第１層７０の表面７１と第２層８０の表面８１の全体が、半導体基板１０の表面１０ａよりも下側（深い位置）に位置するようになる。エッチングは、ゲート絶縁膜３２に接する部分の第１層７０の表面７１が、半導体基板１０の表面１０ａから４００ｎｍ以内の深さに位置するように実施される。
次いで、図７に示すように、半導体基板１０の表面１０ａ側から、半導体基板１０にイオン注入して、エミッタ領域１２、トップボディ領域１４、バリア領域１６、及び、ボトムボディ領域１８を形成する。また、イオンが注入されなかった部分の半導体基板１０が、ドリフト領域２０を構成する。この工程では、まず、ｐ型不純物（リン）をイオン注入してボトムボディ領域１８を形成する。次に、ｎ型不純物（ボロン）をイオン注入してバリア領域１６を形成する。次に、ｐ型不純物をイオン注入してトップボディ領域１４を形成する。次に、ｎ型不純物をイオン注入してエミッタ領域１２を形成する。
この工程では、図７の矢印９０、１００に示すように、チルト角（例えば、７°）を設けてイオン注入を行う。また、矢印９０、１００に示すように、異なる方向から２回に分けてイオン注入を行う。これにより、トレンチ３０の両側に各領域１２〜１８を均等に形成することができる。
次いで、図８に示すように、半導体基板１０の表面１０ａに層間絶縁膜６０を形成する。本実施例では、層間絶縁膜６０は、ＢＰＳＧ（Boron Phosphorus Silicon Glass）をＣＶＤで体積させることによって形成される。
次いで、半導体基板１０を熱処理する。これにより、第１層７０内のリンが第２層８０内に拡散する。これによって、第１層７０と第２層８０でリンの濃度が均一化され、これらの層のリンの濃度が略等しくなる。図９に示すように、トレンチ３０内の第１層７０及び第２層８０は、ゲート電極３４を構成する。第１層７０に基づいて、第２部分３４ｂが形成され、第２層８０に基づいて、第１部分３４ａが形成される。また、熱処理により、層間絶縁膜６０の表面がリフローされるとともに、イオン注入によって形成された各領域１２〜１８が活性化される。
その後、表面電極４０（図１参照）が接続される部分の層間絶縁膜６０及びゲート絶縁膜３２をエッチングによって除去する。次いで、半導体基板１０の表面１０ａ全面に表面電極４０を形成する（図１参照）。表面電極４０は、例えば、スパッタリングによって形成することができる。さらにその後、半導体基板１０の裏面にコレクタ領域２２を形成する。コレクタ領域２２は、半導体基板１０の裏面にｐ型不純物（リン）をイオン注入した後に、レーザーアニールを行うことで形成される。次いで、半導体基板１０の裏面全面に裏面電極５０を形成する。裏面電極５０は、例えば、スパッタリングによって形成することができる。
以上の各工程を行うことにより、図１の半導体装置２が完成する。
次に、本実施例の製造方法との比較のために、従来のＩＧＢＴの製造方法について説明する。従来の製造方法では、図３に示すようにゲート絶縁膜３２を形成した後に、図１０に示すように、トレンチ３０内に電極層１０２を形成する。ここでは、電極層１０２でトレンチ３０を完全に埋め込む。このとき、図１０に破線で示すように、トレンチ３０の中心に沿って、結合力が弱い部分１０４が形成される。次に、図１１に示すように、電極層１０２を上側からエッチングする。すると、結合力が弱い部分１０４でエッチングが速く進行するため、図１１に示すように、電極層１０２の表面に凹部１０６が形成される。電極層１０２の表面に凹部１０６が形成されると、電極層１０２の表面では、図１１において矢印１０３ａに示す深さ方向と、矢印１０３ｂに示す横方向とにエッチングが進行する。このように電極層１０２がエッチングされると、ゲート絶縁膜３２と接している部分の電極層１０２の表面１０２ａのエッチング速度が、矢印１０３ａに示す深さ方向のエッチング速度だけでなく、矢印１０３ｂに示す横方向のエッチング速度の影響をも受けるようになる。このため、表面１０２ａのエッチング速度が安定せず、エッチング後の表面１０２ａの位置の誤差が大きくなる。次に、半導体基板１０の表面１０ａ側から、半導体基板１０にイオン注入して、エミッタ領域１２、トップボディ領域１４、バリア領域１６、及び、ボトムボディ領域１８を形成する。トレンチ３０近傍におけるイオン注入深さは、表面１０２ａの位置によって変化する。上記の通り、表面１０２ａの位置の誤差が大きいので、トレンチ３０近傍におけるイオン注入深さの誤差も大きい。このため、従来の方法では、トレンチ近傍の不純物濃度がばらつき、製造されるＩＧＢＴ間で特性（即ち、閾値）のばらつきが大きくなるという問題があった。
これに対し、本実施例の製造方法では、リンを含有しないポリシリコンによって形成される第２層８０は、リンを含有するポリシリコンによって形成される第１層７０よりもエッチング耐性が高い。そのため、エッチング時に第２層８０の表面が第１層７０の表面よりも上側に突出する形状となる。このような形状であれば、ゲート絶縁膜３２に接する部分の第１層７０の表面７１のエッチング速度は、図１１の矢印１０３ｂに示すような横方向のエッチング速度の影響を受けることがない。したがって、表面７１のエッチング速度をより正確に制御することが可能であり、エッチング後の表面７１の位置を正確に制御することができる。したがって、イオン注入時のイオン注入深さを正確に制御することができる。即ち、エッチング後に形成される各領域１２〜１８の形状にばらつきが生じることも防止することができる。従って、エッチング後に半導体基板１０の表面１０ａ側からイオン注入を行って拡散層を形成する場合に、トレンチ近傍の不純物濃度のばらつきを抑制し、製造される半導体装置間で特性（即ち、閾値）のばらつきが生じることを抑制することができる。
また、本実施例の製造方法では、図５〜図８に示すように、トレンチ３０の幅方向において、第２層８０の両側に位置する第１層７０の幅方向の厚みＴ１、Ｔ２の合計は、第２層の幅方向の厚みＴ３より大きい。そのため、その後の熱処理工程（図９参照）において、第１層７０内のリンが十分に第２層８０内に拡散する。そのため、第１層７０及び第２層８０に基づいて導電性を適切に備えるゲート電極３４が形成される。
また、本実施例の製造方法では、ゲート絶縁膜３２に接する第１層７０の表面が、半導体基板１０の表面１０ａから４００ｎｍ以内の深さに位置するようにエッチングが実施される（図６参照）。仮に、ゲート絶縁膜３２に接する第１層７０の表面が、半導体基板１０の表面１０ａから４００ｎｍより深い位置にあると、イオン注入時にトレンチ３０の近傍で局所的にイオン注入深さが深くなる。このため、トレンチ３０近傍の各領域１２〜１８が、半導体基板１０の裏面方向に大きく歪み、半導体装置２の特性が悪化する。この点、本実施例の製造方法によると、ゲート絶縁膜３２に接する第１層７０の表面が、半導体基板１０の表面１０ａから４００ｎｍより深い位置にある場合と比べて、エッチング後に各領域１２〜１８を形成する場合に、トレンチ３０近傍における各領域１２〜１８の歪みを小さくすることができる。良好な特性を有する半導体装置２を製造することができる。
また、本実施例の製造方法によって製造される半導体装置２は、トップボディ領域１４とボトムボディ領域１８との間にバリア領域１６を有する。上記の通り、本実施例の製造方法によれば、エッチング時に第２層８０の表面が第１層７０の表面よりも上側に突出する形状となる。そのため、その後のイオン注入の深さも正確に制御することができる。そのため、トレンチ３０近傍において、トップボディ領域１４とボトムボディ領域１８とが半導体基板１０の裏面方向に歪み、トップボディ領域１４とボトムボディ領域との間に形成されるバリア領域１６が消失してしまう事態の発生も抑制することができる。
以上、本明細書に開示の技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。例えば、以下の変形例を採用してもよい。
（変形例１）上記の実施例では、第１層７０を、リンを含有するポリシリコンで形成し、第２層８０を、リンを含有しないポリシリコンで形成している。これに限られず、第１層７０及び第２層８０を、ともに、リンを含有するポリシリコンで形成してもよい。その場合、第１層７０のリンの濃度が、第２層８０のリンの濃度よりも高ければよい。
（変形例２）上記の実施例では、半導体装置２がＩＧＢＴであるが、半導体装置２は、トレンチゲート型の半導体装置であれば、任意の半導体装置とすることができる。例えば、半導体装置２は、パワーＭＯＳであってもよい。
（変形例３）上記の実施例では、半導体基板１０はＳｉによって形成されている。これに限られず、半導体基板１０はＳｉＣによって形成されていてもよい。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
以下は、出願当初の特許請求の範囲に記載の要素である。
［項目１］
半導体基板の表面にトレンチを形成する工程と、
前記トレンチの内面を覆うゲート絶縁膜を形成する工程と、
前記トレンチ内の前記ゲート絶縁膜の側面に、第１埋込材料を堆積する工程と、
前記トレンチ内の前記第１埋込材料の側面に、前記第１埋込材料よりもエッチング耐性が高い第２埋込材料を堆積する工程と、
前記半導体基板の表面側から、前記トレンチ内の前記第１埋込材料及び前記第２埋込材料の一部をエッチングによって除去し、前記トレンチ内の前記第２埋込材料の表面を前記トレンチ内の前記第１埋込材料の表面よりも浅い位置に配置させる工程と、
エッチング後に、前記半導体基板の表面側から、前記半導体基板にイオン注入して拡散層を形成する工程、
を有する半導体装置の製造方法。
［項目２］
前記第１埋込材料がポリシリコンであり、
前記第２埋込材料がポリシリコンであり、
前記第１埋込材料が、前記第２埋込材料より高濃度にリンを含有する、項目１の製造方法。
［項目３］
前記トレンチの幅方向において、前記第２埋込材料の両側に位置する前記第１埋込材料の前記幅方向の厚みの合計が、前記第２埋込材料の前記幅方向の厚みより大きい、項目１又は２の製造方法。
［項目４］
前記ゲート絶縁膜に接する部分の前記第１埋込材料の表面が、前記半導体基板の表面から４００ｎｍ以内の深さに位置するように、前記エッチングを実施する、項目１から３のいずれか１項の製造方法。
［項目５］
前記半導体基板は第１導電型の半導体基板であり、
前記拡散層を形成する前記工程は、
前記半導体基板の表面側から前記半導体基板に第１導電型不純物をイオン注入して、前記半導体基板の表面に露出する第１導電型の表面半導体領域を形成する工程と、
前記半導体基板の表面側から前記半導体基板に第２導電型不純物をイオン注入して、前記表面半導体領域より深い位置に第２導電型のトップボディ領域を形成する工程と、
前記半導体基板の表面側から前記半導体基板に第１導電型不純物をイオン注入して、前記トップボディ領域より深い位置にイオン注入前に比べて第１導電型不純物濃度を増加させた第１導電型のバリア領域を形成する工程、
を含み、
前記表面半導体領域と、前記トップボディ領域と、前記バリア領域は、前記ゲート絶縁膜のうち前記トレンチの側面に形成された部分に隣接して形成される、
項目１から４のいずれか１項の製造方法。
［項目６］
前記拡散層を形成する前記工程は、
前記半導体基板の表面側から前記半導体基板に第２導電型不純物をイオン注入して、前記バリア領域より深い位置に第２導電型のボトムボディ領域を形成する工程をさらに含み、
前記ボトムボディ領域は、前記ゲート絶縁膜のうち前記トレンチの側面に形成された部分に隣接して形成される、
項目５の製造方法。
［項目７］
半導体基板と、
前記半導体基板の表面に形成されているトレンチと、
前記トレンチの内面を覆うゲート絶縁膜と、
前記ゲート絶縁膜の内側に設けられているゲート電極、
を有しており、
前記ゲート電極の表面は前記半導体基板の表面より深い位置に設けられ、前記ゲート電極のうち、前記トレンチの幅方向中央の第１部分の表面は、前記ゲート電極のうち、前記ゲート絶縁膜に接する第２部分の表面よりも浅い位置に設けられている、
半導体装置。
［項目８］
前記第２部分の表面は、前記半導体基板の表面から４００ｎｍ以内の深さに設けられている、項目７の半導体装置。
［項目９］
前記半導体装置は、
前記半導体基板の表面に露出している第１導電型の表面半導体領域と、
前記表面半導体領域より深い位置に設けられている第２導電型のトップボディ領域と、
前記トップボディ領域より深い位置に設けられている第１導電型のバリア領域と、
前記バリア領域より深い位置に設けられており、前記バリア領域よりも第１導電型不純物濃度が低い第１導電型のドリフト領域、
をさらに有しており、
前記トレンチは、前記表面半導体領域と前記トップボディ領域と前記バリア領域を貫通し、下端部が前記ドリフト領域内に突き出している、
項目７又は８の半導体装置。
［項目１０］
前記半導体装置は、
前記バリア領域より深い位置であって、前記ドリフト領域よりも浅い位置に設けられているボトムボディ領域をさらに有しており、
前記トレンチは、前記ボトムボディ領域をさらに貫通している、
項目９の半導体装置。
２：半導体装置
１０：半導体基板
１２：エミッタ領域
１４：トップボディ領域
１６：バリア領域
１８：ボトムボディ領域
２０：ドリフト領域
２２：コレクタ領域
３０：トレンチ
３２：ゲート絶縁膜
３４：ゲート電極
３４ａ：第１部分
３４ｂ：第２部分
４０：表面電極
５０：裏面電極
６０：層間絶縁膜
７０：第１層
８０：第２層

Claims (6)

  1. 半導体基板の表面にトレンチを形成する工程と、
    前記トレンチの内面を覆うゲート絶縁膜を形成する工程と、
    前記トレンチ内の前記ゲート絶縁膜の側面に、第１埋込材料を堆積する工程と、
    前記トレンチ内の前記第１埋込材料の側面に、前記第１埋込材料よりもエッチング耐性が高い第２埋込材料を堆積する工程と、
    前記半導体基板の表面側から、前記トレンチ内の前記第１埋込材料及び前記第２埋込材料の一部をエッチングによって除去し、前記トレンチ内の前記第２埋込材料の表面を前記トレンチ内の前記第１埋込材料の表面よりも浅い位置に配置させる工程と、
    エッチング後に、前記半導体基板の表面側から、前記半導体基板にイオン注入して拡散層を形成する工程、
    を有する半導体装置の製造方法。
  2. 前記第１埋込材料がポリシリコンであり、
    前記第２埋込材料がポリシリコンであり、
    前記第１埋込材料が、前記第２埋込材料より高濃度にリンを含有する、請求項１の製造方法。
  3. 前記トレンチの幅方向において、前記第２埋込材料の両側に位置する前記第１埋込材料の前記幅方向の厚みの合計が、前記第２埋込材料の前記幅方向の厚みより大きい、請求項１又は２の製造方法。
  4. 前記ゲート絶縁膜に接する部分の前記第１埋込材料の表面が、前記半導体基板の表面から４００ｎｍ以内の深さに位置するように、前記エッチングを実施する、請求項１から３のいずれか１項の製造方法。
  5. 前記半導体基板は第１導電型の半導体基板であり、
    前記拡散層を形成する前記工程は、
    前記半導体基板の表面側から前記半導体基板に第１導電型不純物をイオン注入して、前記半導体基板の表面に露出する第１導電型の表面半導体領域を形成する工程と、
    前記半導体基板の表面側から前記半導体基板に第２導電型不純物をイオン注入して、前記表面半導体領域より深い位置に第２導電型のトップボディ領域を形成する工程と、
    前記半導体基板の表面側から前記半導体基板に第１導電型不純物をイオン注入して、前記トップボディ領域より深い位置にイオン注入前に比べて第１導電型不純物濃度を増加させた第１導電型のバリア領域を形成する工程、
    を含み、
    前記表面半導体領域と、前記トップボディ領域と、前記バリア領域は、前記ゲート絶縁膜のうち前記トレンチの側面に形成された部分に隣接して形成される、
    請求項１から４のいずれか１項の製造方法。
  6. 前記拡散層を形成する前記工程は、
    前記半導体基板の表面側から前記半導体基板に第２導電型不純物をイオン注入して、前記バリア領域より深い位置に第２導電型のボトムボディ領域を形成する工程をさらに含み、
    前記ボトムボディ領域は、前記ゲート絶縁膜のうち前記トレンチの側面に形成された部分に隣接して形成される、
    請求項５の製造方法。
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