TWI570814B - 半導體裝置之製造方法及半導體裝置 - Google Patents

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Toru Onishi
Shuhei Oki
Tomoharu Ikeda
Rahman Tasbir Md
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Toyota Motor Co Ltd
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Description

半導體裝置之製造方法及半導體裝置
本申請係為於2014年4月25日所申請之日本國專利申請特願2014-091422之關連申請，主張依據此日本國專利申請之優先權者，將記載於此日本國專利申請之所有內容，作為構成本說明書者而援用。
在本說明書所揭示之技術係有關半導體裝置之製造方法與半導體裝置。
對於日本特開2001-1244328號公報，係揭示有於含有在凹槽內之半導體基板上，配置第1埋入材料，而於第1埋入材料上，配置蝕刻耐性較第1埋入材料為高之第2埋入材料，之後，蝕刻第2埋入材料與第1埋入材料之技術。
知道有在形成以埋入材料所埋入之凹槽之後，進行離子注入於半導體基板之技術。對於在進行離子 注入於具有凹槽之半導體基板時，係正確地控制離子注入深度者則為困難。因此，在所製造之半導體裝置間，凹槽附近之不純物濃度則不均，產生有在半導體裝置間，特性(即，臨界值)之不均則變大之問題。
在本說明書所揭示之半導體裝置之製造方法係具有：於半導體基板表面，形成凹槽之工程，和形成被覆凹槽內面之閘極絕緣膜的工程，和於凹槽內之閘極絕緣膜側面，堆積第1埋入材料之工程，和於凹槽內之第1埋入材料側面，堆積蝕刻耐性則較第1埋入材料為高之第2埋入材料之工程，和從半導體基板表面側，經由蝕刻而除去凹槽內之第1埋入材料及第2埋入材料之一部分，使凹槽內之第2埋入材料表面，配置於較凹槽內之第1埋入材料表面為淺的位置之工程，和在蝕刻後，從半導體基板表面側，注入離子於半導體基板而形成擴散層之工程。
在上述的方法中，凹槽內之第2埋入材料係蝕刻耐性則較第1埋入材料為高。因此，在蝕刻時，在凹槽之寬度方向中央的埋入材料(即，第2埋入材料)中，蝕刻速度則成為較接觸於凹槽側面之埋入材料(即，第1埋入材料)為慢。其結果，凹槽內之第2埋入材料表面則加以配置於較凹槽內之第1埋入材料表面為淺之位置。如此，在凹槽之寬度方向中央，埋入材料的蝕刻速度慢時，蝕刻的精確度則提升，而蝕刻後之第1埋入材料及第2埋 入材料的形狀則安定。因此，亦可正確地控制之後之離子注入的深度者。其結果，可抑制在所製造之半導體裝置間，凹槽附近的不純物濃度產生不均者，即，可抑制在半導體裝置間產生有特性(即，臨界值)之不均者。
在本申請書所揭示之半導體裝置係具有：半導體基板，和加以形成於半導體基板表面之凹槽，和被覆凹槽內面之閘極絕緣膜，和加以設置於閘極絕緣膜內側之閘極電極。閘極電極表面係加以設置於較半導體基板表面為深的位置，而閘極電極之中，凹槽的寬度方向中央之第1部分表面係加以設置於閘極電極之中，較接觸於閘極絕緣膜之第2部分表面為淺的位置。
2‧‧‧半導體裝置
10‧‧‧半導體基板
12‧‧‧射極範圍
14‧‧‧頂主體範圍
16‧‧‧阻障範圍
18‧‧‧底主體範圍
20‧‧‧偏移範圍
22‧‧‧集極範圍
30‧‧‧凹槽
32‧‧‧閘極絕緣膜
34‧‧‧閘極電極
40‧‧‧表面電極
50‧‧‧背面電極
60‧‧‧層間絕緣膜
102‧‧‧電極層
圖1係模式性地顯示實施例之半導體裝置的剖面圖。
圖2係模式性地顯示實施例之半導體裝置的製造方法之剖面圖(1)。
圖3係模式性地顯示實施例之半導體裝置的製造方法之剖面圖(2)。
圖4係模式性地顯示實施例之半導體裝置的製造方法之剖面圖(3)。
圖5係模式性地顯示實施例之半導體裝置的製造方法之剖面圖(4)。
圖6係模式性地顯示實施例之半導體裝置的製造方法 之剖面圖(5)。
圖7係模式性地顯示實施例之半導體裝置的製造方法之剖面圖(6)。
圖8係模式性地顯示實施例之半導體裝置的製造方法之剖面圖(7)。
圖9係模式性地顯示實施例之半導體裝置的製造方法之剖面圖(8)。
圖10係模式性地顯示以往之半導體裝置的製造方法之剖面圖(1)。
圖11係模式性地顯示以往之半導體裝置的製造方法之剖面圖(2)。
對於以下所說明之實施例的特徵，列記於以下。然而，以下之各特徵係均為獨立而為有用之構成。
(特徵1)第1埋入材料亦可為多晶矽。第2埋入材料亦可為多晶矽。第1埋入材料則較第2埋入材料，高濃度地含有磷亦可。
(特徵2)在凹槽之寬度方向中，位置於第2埋入材料兩側之第1埋入材料的寬度方向之厚度合計則較第2埋入材料之寬度方向之厚度為大亦可。經由此方法時，經由之後的熱處理之時，可使第1埋入材料內的磷充分地擴散於第2埋入材料內者。因此，可從第1埋入材料及第2埋入材料，形成適當地具備導電性之閘極電極者。
(特徵3)接觸於閘極絕緣膜部分之第1埋入材料表面則呈從半導體基板表面位置於400nm以內之深度地，實施蝕刻亦可。如根據此方法，可防止離子注入深度則在凹槽附近局部地變深者。
(特徵4)半導體基板係亦可為第1導電型之半導體基板。形成擴散層之工程係亦可包含：從半導體基板表面側，離子注入第1導電型不純物於半導體基板，形成露出於半導體基板表面之第1導電型的表面半導體範圍之工程，和從半導體基板表面側，離子注入第2導電型不純物於半導體基板，形成第2導電型的頂主體範圍於較表面半導體範圍為深之位置的工程，和從半導體基板表面側，離子注入第1導電型不純物於半導體基板，於較頂主體範圍為深的位置，形成比較於離子注入前而使第1導電型不純物濃度增加之第1導電型之阻障範圍的工程。表面半導體範圍，和頂主體範圍，和阻障範圍係鄰接於閘極絕緣膜之中，加以形成於凹槽側面的部分而加以形成亦可。
(特徵5)形成擴散層之工程係更包含：從半導體基板表面側，離子注入第2導電型不純物於半導體基板，於較阻障範圍為深的位置，形成第2導電型之底主體範圍之工程亦可。底主體範圍係鄰接於閘極絕緣膜之中，加以形成於凹槽側面的部分而加以形成亦可。如上述，當經由本說明書所揭示之製造方法時，如上述，經由蝕刻，凹槽內之第2埋入材料表面則加以配置於較凹槽內之第1埋入材料表面為淺的位置。因此，亦可正確地控制之後之離子注入的 深度，而在凹槽附近中，頂主體範圍與底主體範圍者則變形於半導體基板之背面方向，而可抑制形成於頂主體範圍與底主體範圍之間的阻障範圍消失之事態產生。
(特徵6)本說明書所揭示之半導體裝置之第2部分表面係從半導體基板表面，加以設置於400nm以內之深度亦可。
(特徵7)本說明書所揭示之半導體裝置係更具有：露出於半導體基板表面之第1導電型之表面半導體範圍，和加以設置於較表面半導體範圍為深的位置之第2導電型之頂主體範圍，和加以設置於較頂主體範圍為深的位置之第1導電型之阻障範圍，和加以設置於較阻障範圍為深的位置，較阻障範圍，第1導電型不純物濃度為低之第1導電型之偏移範圍亦可。凹槽係貫通表面半導體範圍與頂主體範圍與阻障範圍，而下端部則突出於偏移範圍內亦可。
(特徵8)本說明書所揭示之半導體裝置係更具有：加以設置於較阻障範圍為深的位置，而較偏移範圍為淺的位置之底主體範圍亦可。凹槽係更貫通底主體範圍亦可。
(實施例) (半導體裝置2之構成)
如圖1所示，本實施例之半導體裝置2係IGBT(Insulated Gate Bipolar Transistor之大略)。半導體裝置2係具有主要由Si所成之半導體基板10。對於半導體基板10之表面10a係加以形成有層間絕緣膜60及表面電 極40，而對於半導體基板10背面係加以形成有背面電極50。
對於半導體基板10係加以形成有射極範圍12，頂主體範圍14，阻障範圍16，底主體範圍18，偏移範圍20，集極範圍22，凹槽30，閘極絕緣膜32，及閘極電極34。
射極範圍12係為n型之半導體範圍。射極範圍12係加以形成於露出於半導體基板10之表面10a的範圍。射極範圍12係加以形成於接觸於凹槽30內之閘極絕緣膜32之範圍。射極範圍12之n型不純物的濃度係較偏移範圍20之n型不純物的濃度為高。在本實施例中，6×1019atom/cm3以上7×1019atom/cm3以下。在此，「不純物濃度」之所稱係指意味在該範圍之不純物的峰值濃度者。射極範圍12係對於表面電極40而言加以電阻連接。
頂主體範圍14係為p型之半導體範圍。頂主體範圍14係加以設置於較射極範圍12為深的位置。射極範圍12與頂主體範圍14之接合面係從半導體基板10之表面10a位置於0.6μm之深度。頂主體範圍14係與凹槽30內之閘極絕緣膜32接觸。在本實施例中，頂主體範圍14之p型不純物的濃度係1×1017atom/cm3以上2×1017atom/cm3以下。頂主體範圍14之一部分係在未圖示之範圍，露出於半導體基板10之表面10a，對於表面電極40而言加以電阻連接。
阻障範圍16係為n型之半導體範圍。阻障範 圍16係加以設置於較頂主體範圍14為深的位置。阻障範圍16係經由頂主體範圍14，從射極範圍12加以分離。頂主體範圍14與阻障範圍16之接合面係從半導體基板10之表面10a位置於1.7μm之深度。阻障範圍16係與凹槽30內之閘極絕緣膜32接觸。在本實施例中，阻障範圍16之p型不純物的濃度係1×1016atom/cm3以上2×1016atom/cm3以下。
底主體範圍18係為p型之半導體範圍。底主體範圍18係加以設置於較阻障範圍16為深的位置。底主體範圍18係經由阻障範圍16，從頂主體範圍14加以分離。阻障範圍16與底主體範圍18之接合面係從半導體基板10之表面10a位置於2.0μm之深度。底主體範圍18係與凹槽30內之閘極絕緣膜32接觸。在本實施例中，底主體範圍18之p型不純物的濃度係3×1016atom/cm3以上4×1016atom/cm3以下。
偏移範圍20係為n型之半導體範圍。偏移範圍20加以設置於較底主體範圍18為深的位置。偏移範圍20經由底主體範圍18，從阻障範圍16加以分離。底主體範圍18與偏移範圍20之接合面係從半導體基板10之表面10a位置於3.5μm之深度。偏移範圍20之n型不純物濃度係較阻障範圍18之n型不純物濃度為低。在本實施例中，偏移範圍20之n型不純物的濃度係1×1013atoms/cm3以上1×1014atoms/cm3以下。
集極範圍22係為p型之半導體範圍。集極範 圍22係加以設置於較偏移範圍20為深的位置。集極範圍22係加以形成於露出於半導體基板10之背面的範圍。集極範圍22係對於背面電極50而言加以電阻連接。
凹槽30係加以形成於半導體基板10之表面10a。凹槽30係從半導體基板10之表面10a，貫通射極範圍12，頂主體範圍14，阻障範圍16，及底主體範圍18而加以形成。凹槽30之下端部係突出於偏移範圍20內。對於凹槽30之內側係具備由閘極絕緣膜32所被覆之閘極電極34。閘極絕緣膜32之一部分係亦加以形成於半導體基板10之表面10a。
閘極電極34係含有磷的多晶矽製的電極。閘極電極34之表面係加以設置於較半導體基板10之表面10a為深的位置。另外，閘極電極34之中，凹槽30之寬方向中央的第1部分34a之表面，係加以設置於前述閘極電極34之中，較接觸於前述閘極絕緣膜32之第2部分34b之表面為淺的位置(即，靠近半導體基板10之表面10a)。即，第1部分34a的表面係突出於較第2部分34b表面為上側。另外，第2部分34b表面係從半導體基板10之表面10a，加以形成於400nm以內的深度(即，從半導體基板10之表面10a，加以形成於與400nm相同，或較此為淺的位置)。閘極電極34表面係由層間絕緣膜60加以被覆。閘極電極34係經由層間絕緣膜60，自表面電極40加以電性絕緣。但在未圖示之位置，閘極電極34係作為可與外部電性連接。
(半導體裝置2之製造方法)
接著，說明本實施例之半導體裝置2之製造方法。首先，如圖2所示，於經由n型之Si所構成之半導體基板10之表面10a，形成凹槽30。凹槽30係經由異向性蝕刻等而加以形成。
接著，如圖3所示，於凹槽30內面，及半導體基板10之表面10a，形成閘極絕緣膜32。閘極絕緣膜32係經由熱氧化法而形成。
接著，如圖4所示，於凹槽30內之閘極絕緣膜32表面，及半導體基板10之表面10a側之閘極絕緣膜32表面，堆積含有磷之多晶矽所成之第1層70。在凹槽30內中，從閘極絕緣膜32之側面32a、32b與閘極絕緣膜32之底面，第1層70則成長。在此，凹槽30內則呈在第1層70未完全地加以充填地形成第1層70。即，呈於第1層70之側面70a與側面70b之間加以形成間隙70c地，形成第1層70。第1層70係經由CVD(Chemical Vapor Deposition)而加以形成。
接著，如圖5所示，於凹槽30內之第1層70表面，及半導體基板10之表面10a側之第1層70表面，堆積未含有磷之多晶矽所成之第2層80。在凹槽30內中，從第1層70之側面70a、70b與第1層70之底面，第2層80則成長。在此，間隙70c則呈在第2層80完全地加以充填地形成第2層80。第2層80係經由CVD而 加以形成。如圖5所示，在凹槽30之寬度方向中，位置於第2層80兩側之第1層70的寬度方向之厚度T1、T2之合計係較第2層之寬度方向之厚度T3為大。
接著，如圖6所示，蝕刻凹槽30內之第1層70及第2層80。此係從表面(上側)蝕刻第1層70及第2層80。經由此，除去加以形成於半導體基板10之表面10a上之第1層70及第2層80。另外，除去凹槽30內之第1層70及第2層80之一部分(上部)。蝕刻係經由CDE(Chemical Dry Etching)而進行。
如上述，第1層70係經由含有磷之多晶矽而加以形成，而第2層80係經由未含有磷之多晶矽而加以形成。未含有磷之多晶矽係比較於含有磷之多晶矽，蝕刻耐性為高。因此，實施蝕刻時，第2層80則較第1層70，蝕刻速率為慢之故，第2層80之表面81係成為呈加以配置於較第1層70之表面71為淺之位置(即，靠近半導體基板10之表面10a)。即，表面81則成為呈突出於較表面71為上側。另外，經由蝕刻，第1層70之表面71與第2層80之表面81之全體則成為呈位置於較半導體基板10之表面10a為下側(深的位置)。蝕刻係接觸於閘極絕緣膜32部分之第1層70之表面71則呈從半導體基板10之表面10a位置於400nm以內之深度地加以實施。
接著，如圖7所示，從半導體基板10之表面10a側，離子注入於半導體基板10，形成射極範圍12， 頂主體範圍14，阻障範圍16，及底主體範圍18。另外，未加以注入離子部分之半導體基板10則構成偏移範圍20。在此工程中，首先，離子注入p型不純物(磷)而形成底主體範圍18。接著，離子注入n型不純物(硼)而形成阻障範圍16。接著，離子注入p型不純物而形成頂主體範圍14。接著，離子注入n型不純物而形成射極範圍12。
在此工程中，如圖7之箭頭90，100所示，設置傾斜角(例如，7°)而進行離子注入。另外，如箭頭90，100所示，從不同的方向分為2次進行離子注入。經由此，可均等地形成各範圍12~18於凹槽30兩側者。
接著，如圖8所示，於半導體基板10之表面10a，形成層間絕緣膜60。在本實施例中，層間絕緣膜60係經由以CVD而使BPSG(Boron Phosphorus Silicon Glass)作為體積而加以形成。
接著，熱處理半導體基板10。經由此，第1層70內的磷則擴散於第2層80內。經由此，在第1層70與第2層80而磷的濃度則加以均一化，此等層之磷的濃度則成為略相等。如圖9所示，凹槽30內之第1層70及第2層80係構成閘極電極34。依據第1層70而加以形成第2部分34b，而依據第2層80而加以形成第1部分34a。另外，經由熱處理，加以迴焊層間絕緣膜60之表面之同時，加以活性化經由離子注入所形成之各範圍12~18。
之後，經由蝕刻而除去連接有表面電極40(參照圖1)部分之層間絕緣膜60及閘極絕緣膜32。接著，於半導體基板10之表面10a全面，形成表面電極40(參照圖1)。表面電極40係例如，可經由濺鍍法而形成者。更且，之後，於半導體基板10背面，形成集極範圍22。集極範圍22係於半導體基板10之背面，離子注入p型不純物(磷)之後，由進行雷射退火者而加以進行。接著，於半導體基板10之背面全面，形成背面電極50。背面電極50係例如，可經由濺鍍法而形成者。
經由進行以上之各工程，圖1之半導體裝置2則完成。
接著，為了與本實施例之製造方法做比較，對於以往之IGBT之製造方法加以說明。在以往之製造方法中，如圖3所示，在形成閘極絕緣膜32之後，如圖10所示，於凹槽30內形成電極層102。在此係在電極層102，完全埋入凹槽30。此時，如於圖10以虛線所示，沿著凹槽30之中心，加以形成結合力弱之部分104。接著，如圖11所示，從上側蝕刻電極層102。如此，在結合力弱之部分104，蝕刻則加速進行之故，如圖11所示，於電極層102表面，加以形成凹部106。當於電極層102之表面加以形成凹部106時，在電極層102表面中，於在圖11中箭頭103a所示之深度方向，和箭頭103b所示之橫方向，蝕刻則進行。如此，當加以蝕刻電極層102時，與閘極絕緣膜32接觸部分之電極層102表面102a之 蝕刻速度則成為呈不僅箭頭103a所示之深度方向之蝕刻速度，而亦受到箭頭103b所示之橫方向之蝕刻速度的影響。因此，表面102a之蝕刻速度則不安定，而蝕刻後之表面102a之位置的誤差則變大。接著，從半導體基板10之表面10a側，離子注入於半導體基板10，形成射極範圍12，頂主體範圍14，阻障範圍16，及底主體範圍18。在凹槽30附近之離子注入深度係經由表面102a之位置而產生變化。如上述，因表面102a之位置的誤差為大之故，在凹槽30附近之離子注入深度的誤差亦大。因此，在以往的方法中，有著凹槽附近之不純物濃度不均，而在所製造之IGBT間，特性(即，臨界值)之不均變大的問題。
對於此，在本實施例的製造方法中，經由未含有磷之多晶矽所形成之第2層80係蝕刻耐性則較經由含有磷之多晶矽所形成之第1層70為高。因此，在蝕刻時，第2層80之表面則成為突出於較第1層70之表面為上側之形狀。如為如此形狀，接觸於閘極絕緣膜32部分之第1層70的表面71之蝕刻速度係未受到如圖11之箭頭103b之橫方向的蝕刻速度的影響者。隨之，可更正確地控制表面71之蝕刻速度，而正確地控制蝕刻後之表面71的位置者。隨之，可正確地控制離子注入時之離子注入深度者。即，亦可防止對於在蝕刻後所形成之各範圍12~18的形狀產生不均者。隨之，在蝕刻後，從半導體基板10之表面10a側進行離子注入而形成擴散層之情況， 可抑制凹槽附近之不純物濃度之不均，而抑制在所製造之半導體裝置間產生特性(即，臨界值)之不均情況。
另外，在本實施例之製造方法中，如圖5~圖8所示，在凹槽30之寬度方向中，位置於第2層80兩側之第1層70的寬度方向之厚度T1、T2之合計係較第2層之寬度方向之厚度T3為大。因此，在之後的熱處理工程(參照圖9)中，第1層70內的磷則充分地擴散於第2層80內。因此，依據第1層70及第2層80而加以形成適當地具備導電性之閘極電極34。
另外，在本實施例之製造方法中，接觸於閘極絕緣膜32之第1層70之表面則呈從半導體基板10之表面10a位置於400nm以內之深度地加以實施蝕刻(參照圖6)。假設，接觸於閘極絕緣膜32之第1層70之表面則從半導體基板10之表面10a位於較400nm為深的位置時，在離子注入時，在凹槽30之附近，局部性地離子注入深度則變深。因此，凹槽30附近之各範圍12~18則對於半導體基板10之背面方向產生大偏移，而半導體裝置2之特性則惡化。此點，經由本實施例之製造方法時，與接觸於閘極絕緣膜32之第1層70之表面則從半導體基板10之表面10a位於較400nm為深的位置情況做比較，對於在蝕刻後形成各範圍12~18之情況，可縮小在凹槽30附近的各範圍12~18之偏移者。可製造具有良好特性之半導體裝置2。
另外，經由本實施例之製造方法所製造之半 導體裝置2係於頂主體範圍14與底主體範圍18之間，具有阻障範圍16。如上述，如根據本實施例之製造方法，在蝕刻時，第2層80之表面則成為突出於較第1層70之表面為上側之形狀。因此，亦可正確地控制之後之離子注入的深度者。因此，在凹槽30附近中，頂主體範圍14與底主體範圍18則偏移於半導體基板10之背面方向，亦可抑制形成於頂主體範圍14與底主體範圍之間的阻障範圍16消失之事態的產生者。
以上，對於本說明書所揭示之技術的具體例加以詳細說明過，但此不過是例示，並非限定申請專利範圍者。對於記載於申請專利範圍之技術，係包含有將以上例示之具體例作種種變形，變更者。例如，亦可採用以下的變形例。
(變形例1)在上述之實施例中，以含有磷之多晶矽而形成第1層70，而以未含有磷之多晶矽而形成第2層80。但不限於此等，而亦可同時以含有磷之多晶矽而形成第1層70及第2層80。此情況，第1層70之磷的濃度則必須較第2層80之磷的濃度為高。
(變形例2)在上述之實施例中，半導體裝置2則為IGBT，但半導體裝置2係如為溝槽閘極型之半導體裝置，可作為任意之半導體裝置者。例如，半導體裝置2係亦可為功率MOS。
(變形例3)在上述之實施例中，半導體基板10係經由Si而加以形成。但不限於此等，而半導體基板 10亦可經由SiC而加以形成。
另外，本說明書或圖面所說明之技術要素係經由單獨或者各種組合而發揮技術性有用性之構成，並非加以限定於申請時申請專利範圍記載之組合者。另外，本說明書或圖面所例示之技術係可同時達成複數目的之構成，而由達成其中一個目的者本身，具有技術性有用性之構成。
2‧‧‧半導體裝置
10‧‧‧半導體基板
10a‧‧‧表面
12‧‧‧射極範圍
14‧‧‧頂主體範圍
16‧‧‧阻障範圍
18‧‧‧底主體範圍
20‧‧‧偏移範圍
22‧‧‧集極範圍
30‧‧‧凹槽
32‧‧‧閘極絕緣膜
34‧‧‧閘極電極
34a‧‧‧第1部分
34b‧‧‧第2部分
40‧‧‧表面電極
50‧‧‧背面電極
60‧‧‧層間絕緣膜

Claims (6)

  1. 一種半導體裝置之製造方法，其特徵為具有：於半導體基板之表面，形成凹槽之工程，和形成被覆前述凹槽內面之閘極絕緣膜的工程，和於前述凹槽內之前述閘極絕緣膜側面，堆積第1埋入材料之工程，和於前述凹槽內之前述第1埋入材料側面，堆積蝕刻耐性則較前述第1埋入材料為高之第2埋入材料之工程，和從前述半導體基板表面側，經由蝕刻而除去前述凹槽內之前述第1埋入材料及前述第2埋入材料之一部分，使前述凹槽內之前述第2埋入材料表面，配置於較前述凹槽內之前述第1埋入材料表面為淺的位置之工程，和在蝕刻後，從前述半導體基板表面側，注入離子於前述半導體基板而形成擴散層之工程者。
  2. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，前述第1埋入材料為多晶矽，前述第2埋入材料為多晶矽，前述第1埋入材料則較前述第2埋入材料高濃度地含有磷。
  3. 如申請專利範圍第1項或第2項記載之半導體裝置之製造方法，其中，在前述凹槽之寬度方向中，位置於前述第2埋入材料兩側之前述第1埋入材料之前述寬度方向的厚度合計，則較前述第2埋入材料之前述寬度方向之厚度為大者。
  4. 如申請專利範圍第1項或第2項記載之半導體裝置之製造方法，其中，接觸於前述閘極絕緣膜部分之前述第1埋入材料的表面則呈從前述半導體基板表面位置於400nm以內之深度地，實施前述蝕刻者。
  5. 如申請專利範圍第1項或第2項記載之半導體裝置之製造方法，其中，前述半導體基板係第1導電型之半導體基板，形成前述擴散層之前述工程係包含：從前述半導體基板之表面側，離子注入第1導電型不純物於前述半導體基板，形成露出於前述半導體基板表面之第1導電型之表面半導體範圍之工程，和從前述半導體基板之表面側，離子注入第2導電型不純物於前述半導體基板，形成第2導電型之頂主體範圍於較前述表面半導體範圍為深之位置之工程，和從前述半導體基板之表面側，離子注入第1導電型不純物於前述半導體基板，於較前述頂主體範圍為深的位置，比較於離子注入前，形成使第1導電型不純物濃度增加之第1導電型之阻障範圍的工程；前述表面半導體範圍，和前述頂主體範圍，和前述阻障範圍係鄰接於前述閘極絕緣膜之中加以形成於前述凹槽側面的部分而加以形成者。
  6. 如申請專利範圍第5項記載之半導體裝置之製造方法，其中，形成前述擴散層之前述工程係更包含：和從前述半導體基板之表面側，離子注入第2導電型 不純物於前述半導體基板，形成第2導電型之底主體範圍於較前述阻障範圍為深之位置之工程；前述底主體範圍係鄰接於前述閘極絕緣膜之中加以形成於前述凹槽側面的部分而加以形成者。
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