TWI567979B - 溝槽式功率半導體元件 - Google Patents

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Wei Chieh Lin
Jia Fu Lin
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Description

溝槽式功率半導體元件
本發明是關於一種功率電晶體，且特別是關於一種具有遮蔽電極的溝槽式功率金氧半場效電晶體。
為了降低閘極/汲極電容值，並在不犧牲導通電阻(on-resistance)的情況下增加崩潰電壓，習知的功率型金氧半場效電晶體會具有一位於閘極溝槽下半部的遮蔽電極(shielding electrode)。
然而，在製作具有遮蔽電極結構的溝槽式功率型金氧半場效電晶體的過程中，在形成位於閘極溝槽下半部的遮蔽電極之後，通常會將預先形成於閘極溝槽上半部的側壁上的介電層蝕刻掉，再重新沉積新的閘極介電層。然而，在蝕刻介電層的過程中，介電層的蝕刻深度不易控制。若介電層的蝕刻深度太深，會導致孔洞或縫隙形成於閘極溝槽內。
孔洞或縫隙有可能會影響溝槽式功率型金氧半場效電晶體的電性。當溝槽式功率型金氧半場效電晶體的閘極在施加電壓時，這些孔洞或縫隙有可能導致閘極/源極之間的漏電流，而使溝槽式功率型金氧半場效電晶體的電性表現不佳。
本發明提供一種溝槽式功率半導體元件，其藉由絕緣間隔層封閉孔隙，並使閘極電極與孔隙相隔一預定距離，即可避免存在於溝槽內的孔洞或空隙影響半導體元件的電性。
本發明其中一實施例提供一種溝槽式功率半導體元件，包括基材、磊晶層以及溝槽閘極結構。磊晶層位於基材上，並具有至 少一元件溝槽形成於其中。溝槽閘極結構位於元件溝槽中，且溝槽閘極結構包括遮蔽電極、遮蔽介電層、閘極電極、絕緣間隔層以及閘絕緣層。遮蔽電極設置於元件溝槽的底部，遮蔽介電層設置於元件溝槽下半部並圍繞遮蔽電極，以隔離遮蔽電極與磊晶層，其中遮蔽介電層的頂部具有一孔隙。閘極電極設置於遮蔽電極上，並與遮蔽電極電性絕緣。絕緣間隔層設置於遮蔽介電層與閘極電極之間，並封閉孔隙，以使閘極電極與孔隙相隔一預定距離。閘絕緣層位於元件溝槽的上半部並圍繞閘極電極，以隔離閘極電極與磊晶層。
綜上所述，在本發明實施利所提供的溝槽式功率半導體元件中，利用絕緣間隔層封閉孔隙並使孔隙與閘極電極相隔一預定距離，可避免孔隙影響元件電性。也就是說，即便元件溝槽內仍具有孔隙存在，也不會影響溝槽式功率半導體元件的電性表現。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
1、1’、3、3’、5、5’、7、7’‧‧‧溝槽式功率半導體元件
10、30、50、70‧‧‧基材
11、31、51、71‧‧‧緩衝層
12、32、52、72‧‧‧磊晶層
120、320、520、720‧‧‧漂移區
120a、320a、520a、720a‧‧‧元件溝槽
120b、320b、520b、720b‧‧‧終端溝槽
121、321、521、721‧‧‧基體區
122、322、522、722‧‧‧源極區
13、33、53、73‧‧‧溝槽閘極結構
130、330、530、730‧‧‧遮蔽電極
131、331‧‧‧遮蔽介電層
131h、331h、531h、731h‧‧‧孔隙
1311、3311‧‧‧第一材料層
1311a‧‧‧第一材料層端面
1312、3312、5312、7312‧‧‧第二材料層
1312a、3312a、5312a、7312a‧‧‧第二材料層端面
1313‧‧‧第三材料層
132、332、532、732‧‧‧閘極電極
133、333、533、733‧‧‧絕緣間隔層
333a‧‧‧延伸部
134、334‧‧‧閘絕緣層
135、335、535、735‧‧‧極間介電層
14、34、54、74‧‧‧終端電極結構
AR‧‧‧主動區域
TR‧‧‧終端區域
140、340、540、740‧‧‧終端電極
141、341、541、741‧‧‧終端介電層
1411、3411、5411、7411‧‧‧第一介電材料層
1412、3412、5412、7412‧‧‧第二介電材料層
5412a‧‧‧第二介電材料層端面
1413‧‧‧第三介電材料層
542‧‧‧第一間隔層
543‧‧‧第二間隔層
15、35、55、75、15’、35’、55’、75’‧‧‧層間介電層
16、36、56、76‧‧‧導電插塞
17、37、57、77‧‧‧導電層
15s、35s、55s、75s‧‧‧源極接觸窗
123、323、523、723‧‧‧接觸摻雜區
120a’‧‧‧初始元件溝槽
120b’‧‧‧初始終端溝槽
131a、331a、531a、731a‧‧‧第一初始材料層
131b、331b、531b、731b‧‧‧第二初始材料層
131c‧‧‧第三初始材料層
23、43、83、83’‧‧‧多晶矽材料
2、4、8‧‧‧光阻層
2a、4a‧‧‧開口
130’、330’、730’‧‧‧初始遮蔽電極
140’、340’‧‧‧初始終端電極
135’‧‧‧氧化物層
D‧‧‧預定距離
34h‧‧‧第一凹槽
342、544‧‧‧絕緣材料
342’、544’‧‧‧初始絕緣材料
54h‧‧‧第二凹槽
541h‧‧‧凹陷區
532’‧‧‧導電材料
16’、36’、56’、76’‧‧‧導電柱
17’、37’、57’、77’‧‧‧接觸墊
15w、35w、55w、75w‧‧‧蕭特基接觸窗
圖1繪示本發明一實施例的溝槽式功率半導體元件的局部剖面示意圖。
圖1A繪示圖1的溝槽閘極結構的局部放大圖。
圖2A至圖2F分別繪示本發明一實施例的溝槽式功率半導體元件在各製程步驟的局部剖面示意圖。
圖3繪示本發明另一實施例的溝槽式功率半導體元件的局部剖面示意圖。
圖3A繪示圖3的溝槽閘極結構的局部放大圖。
圖4A至4F分別繪示本發明一實施例的溝槽式功率半導體元件在各製程步驟的局部剖面示意圖。
圖5繪示本發明另一實施例的溝槽式功率半導體元件的局部剖面示意圖。
圖6A至6F分別繪示本發明一實施例的溝槽式功率半導體元件在各製程步驟的局部剖面示意圖。
圖7繪示本發明另一實施例的溝槽式功率半導體元件的局部剖面示意圖。
圖8A至圖8E繪示本發明另一實施例的溝槽式功率半導體元件的局部剖面示意圖。
圖9繪示本發明另一實施例的溝槽式功率半導體元件的局部剖面示意圖。
圖10繪示本發明另一實施例的溝槽式功率半導體元件的局部剖面示意圖。
圖11繪示本發明另一實施例的溝槽式功率半導體元件的局部剖面示意圖。
圖12繪示本發明另一實施例的溝槽式功率半導體元件的局部剖面示意圖。
請參照圖1與圖1A。溝槽式功率半導體元件1包括基材10、磊晶層12、溝槽閘極結構13以及終端電極結構14。溝槽式功率半導體元件1可以是溝槽式功率電晶體或是具有蕭特基二極體的功率半導體元件。在圖1中，以溝槽式功率電晶體的結構為例來進行說明。
在圖1中，基材10具有高濃度的第一型導電性雜質，以作為溝槽式功率半導體元件的汲極(drain)。前述的第一型導電性雜質可以是N型或P型導電性雜質。假設基材10為矽基材，N型導電性雜質為五價元素離子，例如磷離子或砷離子，而P型導電性雜質為三價元素離子，例如硼離子、鋁離子或鎵離子。
若溝槽式功率半導體元件為N型，基材10摻雜N型導電性雜質。另一方面，若為P型溝槽式功率半導體元件，則基材10摻雜P型導電性雜質。本發明實施例中，是以N型溝槽式功率半導 體元件為例說明。
在本實施例中，溝槽式功率半導體元件1還包括一設置在基材10上的緩衝層11。緩衝層11與基材10及磊晶層12具有相同的導電型。要特別說明的是，緩衝層11的摻雜濃度小於基材10的摻雜濃度。緩衝層11可以降低源極/汲極導通電阻(on-state source/drain resistance,Rdson)，從而降低溝槽式功率半導體元件1的功率消耗。
磊晶層(epitaxial layer)12位於緩衝層11上，並具有和基材10以及緩衝層11相同的導電型，但磊晶層12的摻雜濃度低於緩衝層11的摻雜濃度。以NMOS電晶體為例，基材10具有高濃度的N型摻雜(N+)，而磊晶層12具有低濃度的N型摻雜(N-)。以PMOS電晶體為例，基材10與磊晶層12則分別具有高濃度的P型摻雜(P+ doping)以及低濃度的P型摻雜(P- doping)。
另外，在圖1的實施例中，藉由在不同區域摻雜不同濃度及不同類型的導電性雜質，磊晶層12可被區分為漂移區120(drift region)、基體區121(body region)及源極區122(source region)。基體區121與源極區122是形成於溝槽閘極結構13側邊的磊晶層12中，而漂移區120則位於磊晶層12中靠近基材10的一側。也就是說，基體區121與源極區122是形成於磊晶層12的上半部，漂移區120則形成於磊晶層12的下半部。
詳細而言，基體區121是藉由在磊晶層12中摻雜第二型導電性雜質而形成，而源極區122則是藉由在基體區121摻雜高濃度的第一型導電性雜質而形成，且源極區122是形成於基體區121的上半部。舉例而言，對NMOS電晶體而言，基體區121為P型摻雜(如P型井，P-well)，而源極區122為N型摻雜。此外，基體區121的摻雜濃度小於源極區122的摻雜濃度。
另外，在本實施例中，磊晶層12被定義出一主動區域AR以及至少一與主動區域AR相鄰的終端區域TR。前述的基體區221 與源極區122皆位於主動區域AR內。磊晶層12並具有至少一個位於主動區域AR中的元件溝槽120a，以及至少一個位於終端區域TR中的終端溝槽120b。
元件溝槽120a與終端溝槽120b由磊晶層12表面向下延伸至漂移區120中，並且元件溝槽120a的底部較靠近基材10。另外須說明的是，在本發明實施例中，是以基體區121的下緣為基準面，將元件溝槽120a大致區分為上半部及下半部。
如圖1A所示，本發明實施例中，至少一個溝槽閘極結構13設置於對應的元件溝槽120a中。溝槽閘極結構13包括遮蔽電極130、遮蔽介電層131、閘極電極132、絕緣間隔層133以及閘絕緣層134。
遮蔽電極130位於元件溝槽120a的下半部，而閘極電極132則設置於遮蔽電極130上方，並與遮蔽電極130電性絕緣。詳細而言，溝槽閘極結構13還包括一極間介電層135，設置於遮蔽電極130與閘極電極132之間，以將閘極電極132與遮蔽電極130隔離。構成閘極電極132及遮蔽電極130之材料可以是重摻雜之多晶矽。構成極間介電層135的材料可以是氧化物(例如氧化矽)、氮化物(例如氮化矽)或其他絕緣材料，本發明中並不限制。
須說明的是，元件溝槽120a為深溝槽(deep trench)結構有助於增加溝槽式功率半導體元件1的崩潰電壓，然而卻會增加閘極/汲極的電容(Cgd)以及源極/汲極導通電阻(Rdson)。據此，在本發明實施例中，於元件溝槽120a底部設置遮蔽電極130可降低閘極/汲極的電容(Cgd)，以減少工作損失。除此之外，遮蔽電極130可電性連接於源極，以使漂移區120達到電荷平衡(charge balance)，而進一步提高崩潰電壓。因此，漂移區120的雜質摻雜濃度可相對地提高，以降低在漂移區120中的導通電阻。
遮蔽介電層131設置於元件溝槽120a的下半部並圍繞遮蔽電極130，以隔離遮蔽電極130與磊晶層12。在本發明實施例中， 遮蔽電極130具有至少一孔隙131h。
詳細而言，如圖1所示，遮蔽介電層131包括一第一材料層1311、一第二材料層1312及一第三材料層1313，其中第二材料層1312夾設於第一材料層1311與第三材料層1313之間，而第三材料層1313夾設於遮蔽電極130與第二材料層1312之間。也就是說，在本實施例中，由靠近元件溝槽120a的內側壁至靠近遮蔽電極130的方向依序為第一材料層1311、第二材料層1312及第三材料層1313。
須說明的是，孔隙131h是由第二材料層1312的端面凹陷而形成，且孔隙131h的開口朝向閘極電極132。也就是說，第二材料層1312的端面1312a會比第一材料層1311的端面1311a低，從而形成孔隙131h。另外，孔隙131h的位置會低於基體區121的下方邊緣所在的水平面。
在一實施例中，第二材料層1312的介電常數(dielectric constant)大於第一材料層1311的介電常數。因此，第一材料層1311與第二材料層1312的材料不同，但第一材料層1311與第三材料層1313的材料是否相同則沒有限制。舉例而言，第一材料層1311與第三材料層1313可以但不限於是氧化物層，例如是氧化矽層，而第二材料層1312為氮化物層，例如是氮化矽層，或是其他具有高介電常數的材料，例如氧化鉿、氧化釔或氧化鋁等等。然而，第一至第三材料層1311~1313也可以根據實際應用而選擇不同的絕緣材料，本發明不以此為限。
在本實施例中，第一材料層1311與第二材料層1312的總厚度根據溝槽式功率半導體元件總厚度決定溝槽式功率半導體元件閘極可承受的電壓，通常是介於12V至25V之間。具體而言，第一材料層的厚度介於5至8nm之間，第二材料層的厚度介於20至30nm之間，而第三材料層1313的厚度介於60至120nm之間。
如圖1所示，絕緣間隔層133設置於遮蔽介電層131與閘極電極132之間，以封閉前述的孔隙131h，並使閘極電極132與孔隙131h相隔一預定距離。
在本實施例中，絕緣間隔層133為熱氧化層，例如是氧化矽，且絕緣間隔層133僅是遮蓋孔隙131h的開口，而並未將孔隙131h填滿。
經高溫可靠度證明，只要使閘極電極132通過絕緣間隔層133和孔隙131h相隔一預定距離，即便溝槽閘極結構13具有孔隙131h，也不會影響溝槽式功率半導體元件1的電性。在一實施例中，前述的預定距離為閘極電極132與孔隙131h之間的最短距離，至少是50nm，較佳是介於50nm至70nm。也就是說，絕緣間隔層133的厚度須至少50nm，以將孔隙131h與閘極電極132隔開。
在已知的技術手段中，為了避免孔隙131h影響元件的電性，皆致力於將孔隙131h填滿，以消除孔隙131h的存在。因此，本實施例的技術手段顯然克服了本領域技術人員長久以來之偏見，在允許孔隙131h存在於溝槽閘極結構13中的情況下，仍可使溝槽式功率半導體元件1的電性不受孔隙131h的影響，而達到預期的標準。
閘絕緣層134位於元件溝槽120a的上半部，並圍繞閘極電極132，以隔離閘極電極132與磊晶層12。在本發明實施例中，閘絕緣層134為通過熱氧化製程而形成的熱氧化層。由於在熱氧化製程中，會使溝槽的側壁氧化，因此，本發明實施例的元件溝槽120a的上半部的寬度會大於元件溝槽120a的下半部的寬度。另外，閘絕緣層134的厚度大約介於25nm至60nm之間。
請繼續參照圖1，在本實施例中，溝槽式功率半導體元件1還包括形成於終端溝槽120b內的終端電極結構14。詳細而言，終端電極結構14包括位於終端溝槽120b內的終端電極140以及 用以將終端電極140與磊晶層12彼此隔離的終端介電層141。
進一步而言，終端介電層141是順形地設置於終端溝槽120b的內壁面，且具有與終端溝槽120b的內壁面相符的輪廓。在本實施例中，終端介電層141為一疊層結構。前述的疊層結構由終端溝槽120b內側壁至終端電極140的方向依序為第一介電材料層1411、第二介電材料層1412及第三介電材料層1413。也就是說，終端介電層141的第二介電材料層1412夾設於前述第一介電材料層1411及第三介電材料層1413之間。
本發明實施例的溝槽式功率半導體元件1還包括一層間介電層15、多個導電插塞16及一導電層17。
請參照圖1，層間介電層15形成於磊晶層12上，用以提升導電層17的平坦度。構成層間介電層15的材料可以選擇硼磷矽玻璃(BPSG)，磷矽玻璃(PSG)、氧化物、氮化物或其組合。
另外，層間介電層15並具有多個接觸窗，且接觸窗是由層間介電層15的上表面延伸至部份磊晶層12中。多個接觸窗包括源極接觸窗、終端電極接觸窗以及閘極接觸窗。本實施例中，以源極接觸窗為例來進行說明。
源極接觸窗15s延伸至磊晶層12內，並形成於源極區122的一側。並且，磊晶層12還包括至少一接觸摻雜區123，且接觸摻雜區123是位於源極接觸窗15s的底部正下方。在一實施例中，是通過源極接觸窗15s，在磊晶層12中佈植二氟化硼離子(BF2+)，以形成接觸摻雜區123。
然而，源極接觸窗15s的位置可依據元件的設計而改變，並不限於本發明之實施例。在其他實施例中，源極接觸窗15s也可以直接對應於源極區122的位置，而形成於源極區122正上方。
多個導電插塞16分別形成於多個接觸窗內。在本實施例中，導電插塞16形成於源極接觸窗15s內，以電性連接於源極區122。具體而言，導電插塞16形成於源極接觸窗15s內，並直接 接觸位於磊晶層12中的源極區122以及接觸摻雜區123，藉此在導電插塞16與源極區122之間形成歐姆接觸(ohmic contact)。構成導電插塞16的材料可以是金屬，例如，但不限於是，鎢、銅、鎳或鋁。
導電層17覆蓋於層間介電層15上，並通過穿設於層間介電層15的導電插塞16電性連接於源極區122。導電層17可作為溝槽式功率半導體元件1的源極電極，並用以電性連接至一外部控制線路。導電層17之材質可為鈦(Ti)、氮化鈦(TiN)、鎢(W)、鋁矽合金(Al-Si)或鋁矽銅合金(Al-Si-Cu)等，但本發明並不限制於此。
接著，請參照圖2A至2F，繪示本發明實施例的溝槽式功率半導體元件在各個製程步驟中的局部剖面示意圖。
如圖2A所示，基材10上已形成緩衝層11及磊晶層12。磊晶層12被定義出一主動區域AR及一終端區域TR。此外，多個初始元件溝槽120a’(圖中繪示1個為例)與多個初始終端溝槽120b’已經形成於磊晶層12中。在一實施例中，這些初始元件溝槽120a’與初始終端溝槽120b’的深度大約介於2至6μm之間。
請參照圖2B。在初始元件溝槽120a’與初始終端溝槽120b’的內壁面上，已經依序形成第一初始材料層131a、第二初始材料層131b及第三初始材料層131c，並且在初始元件溝槽120a’與初始終端溝槽120b’內已形成多晶矽材料23。
構成第二初始材料層131b的材料會與第一及第三初始材料層131a、131c不同，但第一初始材料層131a和第三初始材料層131c的材料選用則沒有特別的限制。詳細而言，只要能在後續的選擇性蝕刻步驟中，在去除第二初始材料層131b的同時保留第一初始材料層131a和第三初始材料層131c即可。舉例而言，第一初始材料層131a與第三初始材料層131c可以是氧化矽層，第二初始材料層131b可以是氮化層，例如氮化矽層。
另外，第一初始材料層131a的厚度可以介於5nm至8nm之間，第二初始材料層131b的厚度可以介於20nm至30nm之間，而第三初始材料層131c的厚度可以介於60nm至120nm之間。
形成多晶矽材料23於初始元件溝槽120a’與初始終端溝槽120b’內的步驟可以目前已知的任何技術手段來形成。舉例而言，可先毯覆式地形成一多晶矽於磊晶層12上，並填入溝槽中。接著，回蝕(etch back)去除磊晶層12表面上所覆蓋的多晶矽層，而分別留下位於初始元件溝槽120a’與初始終端溝槽120b’內的多晶矽材料23。多晶矽材料23可以是含導電性雜質的多晶矽結構(doped poly-Si)。
接著，請參照圖2C，形成一光阻層2於磊晶層12上，並覆蓋終端區域TR，以在初始元件溝槽120a’內形成初始遮蔽電極130’。詳細而言，光阻層2具有一開口2a，以暴露出位於主動區域AR內的初始元件溝槽120a’。另外，在本實施例中，光阻層2會覆蓋位於終端區域TR內的初始終端溝槽120b’。接著，通過執行蝕刻步驟，對初始元件溝槽120a’中的多晶矽材料23進行蝕刻，以形成位於初始元件溝槽120a’底部的初始遮蔽電極130’。在完成此步驟之後，移除光阻層2。
請參照圖2D，執行熱氧化製程，以在初始元件溝槽120a’中形成遮蔽電極130以及位於遮蔽電極130上的氧化物層135’。詳細而言，在執行熱氧化製程的過程中，初始遮蔽電極130的頂部會被氧化，而形成氧化物層135’。隨後，利用選擇性蝕刻來移除位於初始元件溝槽120a’上半部的第三初始材料層131c。
須說明的是，在執行選擇性蝕刻步驟時，初始終端溝槽120b’中的初始終端電極140’以及第二初始材料層131b可做為罩冪，以免位於初始終端溝槽120b’中的第三初始材料層131c被過度蝕刻。
請參照圖2E。依序移除位於初始元件溝槽120a’的上半部內 壁面上的部份第二初始材料層131b以及部份第一初始材料層131a，以在初始元件溝槽120a’內形成包括第一材料層1311、第二材料層1312以及第三材料層1313的遮蔽介電層131。須說明的是，第二材料層1312的至少一端面會相對於第一材料層1311的端面以及第三材料層1313的端面凹陷，從而使遮蔽介電層131具有至少一個位於頂部的孔隙131h(圖中繪示兩個)。
請參照圖2F。接著，執行熱氧化製程，以形成閘絕緣層134以及封閉孔隙131h的絕緣間隔層133。詳細而言，在執行熱氧化製程時，初始元件溝槽120a’的上半部內壁面因裸露而會被氧化。因此，在形成閘絕緣層134後，閘絕緣層134與磊晶層12之間的交界面和第一材料層1311與磊晶層12之間的交界面會相互錯開，而位於不同的垂直參考平面上。也就是說，在形成閘絕緣層134之後，元件溝槽120a上半部的寬度會大於下半部的寬度。閘絕緣層134的厚度可介於25nm至60nm。
要說明的是，在執行熱氧化製程時，隨著氧化層的厚度增加，會在第二材料層1312上形成封閉孔隙131h的絕緣間隔層133。由於第二材料層1312並不會再被氧化，因此孔隙131h不會被絕緣間隔層133填滿。絕緣間隔層133、極間介電層135以及閘絕緣層134共同在元件溝槽120a內定義出一凹槽。之後，在凹槽中填入多晶矽材料，以形成閘極電極132，且閘極電極132和孔隙131h之間通過絕緣間隔層133彼此分離一預定距離D。在一實施例中，前述的預定距離D是介於50nm至70nm。
經過實際的電性測試，雖然孔隙131h仍存在於元件溝槽120a內，但藉由使孔隙131h與閘極電極132彼此隔開，孔隙131h並不會影響溝槽式功率半導體元件1的電性。
接著，依序形成基體區121、源極區122及線路重佈層，以形成如圖1所示的溝槽式功率半導體元件1。
詳細而言，對磊晶層12進行一基體摻雜製程，以在主動區 域AR內形成基體區121，以及進行一源極摻雜製程以在主動區域AR內形成一源極區122，其中源極區122位於基體區121上方。本實施例中的基體區121的最低邊緣高於第二材料層1312的頂面所在的水平位置。
接著，形成線路重佈層於磊晶層上，以使源極區122、閘極電極132與遮蔽電極130可電性連接至外部的控制電路。線路重分佈層包括具有多個接觸窗的層間介電層15、導電插塞16以及電性連接導電插塞16的導電層17。形成層間介電層15、導電插塞16以及電的導電層17的技術手段可採用任何已知的技術手段來實現，並且經由上述實施例的說明，本技術領域具有通常知識者應當可以輕易推知其他實施結構細節，在此不再贅述。
請參照圖3與圖3A。本實施例的溝槽式功率半導體元件3和圖1的溝槽式功率半導體元件1相同的元件具有相似的標號，且本實施例和前一實施例相同的部分不再贅述。
請先參照圖3A，在本實施例中，溝槽閘極結構33的遮蔽介電層331具有第一材料層3311以及第二材料層3312，其中第二材料層3312直接接觸並包覆遮蔽電極330的兩相反側壁面以及底面。第二材料層3312的兩相反端面3312a都低於極間介電層335的頂端，以在遮蔽介電層331的頂部形成孔隙331h。在一實施例中，第一材料層3311的厚度約25nm至60nm，而第二材料層3312的厚度約50nm至200nm。
絕緣間隔層333位於孔隙331h與閘極電極332之間，並封閉孔隙131h。在本實施例中，絕緣間隔層333為低溫氧化層，且絕緣間隔層133具有至少一填入孔隙331h內的延伸部333a，以填滿或封閉孔隙331h。要說明的是，在本實施例中，由於利用低溫化學氣相沉積來形成絕緣間隔層333的步驟是在形成極間介電層335之後，因此部分絕緣間隔層333會位於閘極電極332與極間介電層335之間。絕緣間隔層333的厚度大約10nm。
請參照圖3，本實施例的終端電極340是位於終端溝槽320b的下半部。也就是說，終端電極340的頂端和遮蔽電極330的頂端是大致位於或接近同一水平面。
終端介電層341包括第一介電材料層3411與夾設於終端電極340與第一介電材料層3411之間的第二介電材料層3412。第一介電材料層3411覆蓋終端溝槽320b的內壁面，而第二介電材料層3412直接接觸且包覆終端電極340的兩相反側壁面與底面。另外，第二介電材料層3412的頂端會高於終端電極340的頂端，更進一步而言，會高於閘極電極332的頂端。因此，第二介電材料層3412和終端電極340的頂端之間定義出一第一凹槽34h。
在本實施例中，終端電極結構34還包括一填滿第一凹槽34h的絕緣材料342。前述的絕緣材料342可以選擇硼磷矽玻璃(BPSG)，磷矽玻璃(PSG)、氧化物、氮化物或其組合。
請參照圖4A至圖4E，分別顯示前一實施例的溝槽式功率半導體元件3在各個步驟中的局部剖面示意圖。和圖2A的實施例相似，元件溝槽320a與終端溝槽320b已經被形成於磊晶層32中，且分別位於主動區域AR以及終端區域TR。
請先參照圖4A。在元件溝槽320a與終端溝槽320b的內壁面上，已經依序形成第一初始材料層331a以及第二初始材料層331b。另外，在元件溝槽320a與終端溝槽320b內也已分別形成多晶矽材料43。
請參照圖4B。接著，去除部分位於元件溝槽320a與終端溝槽320b上半部的多晶矽材料43，以分別在元件溝槽320a與終端溝槽320b的下半部形成初始遮蔽電極330’與初始終端電極340’。在終端溝槽320b中，終端電極340的頂端與第二初始材料層331b定義出第一凹槽34h。
請參照圖4C。形成一初始絕緣材料342’填入元件溝槽320a 與終端溝槽320b剩餘的空間中，並覆蓋磊晶層32的表面。在一實施例，可以通過執行物理或化學氣相沉積製程，來形成初始絕緣材料342’。
請參照圖4D。部分初始絕緣材料342’以及第二初始材料層331b已被移除，而分別形成位於遮蔽電極330上的極間介電層335以及位於元件溝槽320a下半部的第二材料層3312。
詳細而言，先形成一光阻層4於終端溝槽320b上，其中光阻層4具有至少一個開口4a，以暴露出位於主動區域AR內的元件溝槽320a以及磊晶層32的表面。之後，再通過選擇性蝕刻製程去除部分初始絕緣材料342’以及部份第二初始材料層331b，而形成極間介電層335以及第二材料層3312。如圖4D所示，第二材料層3312的端面3312a會低於極間介電層335的頂端，從而形成孔隙331h。在一實施例中，極間介電層335的厚度大約是介於150nm至220nm。
請參照圖4E。接著，在去除光阻層4之後，形成絕緣間隔層333，以封閉孔隙331h，其中絕緣間隔層333覆蓋極間介電層335並具有至少一填入孔隙331h內的延伸部。
在本實施例中，絕緣間隔層333是低溫氧化層。也就是說，通過執行低溫化學氣相沉積製程，以形成填滿孔隙331h以及覆蓋極間介電層335上的絕緣間隔層333。要說明的是，低溫氧化層相較於高溫氧化層具有較佳的填縫性，因此可將孔隙331h填滿。隨後，形成閘極電極332於元件溝槽320a內。在一實施例中，絕緣間隔層333的厚度大約是8nm至15nm。
另外，第一初始材料層331a並沒有在製程過程中被移除，因此覆蓋元件溝槽320a的上半部內壁面的第一初始材料層331a可做為閘絕緣層334，而覆蓋元件溝槽320a的下半部內壁面的第一初始材料層331a即為遮蔽介電層331的一部分，也就是第一材料層3311。另外，在形成孔隙331h時，孔隙331h會和元件溝槽 320a的側壁面隔開。
接著，依序形成基體區321、源極區322及線路重佈層，以形成如圖3所示的溝槽式功率半導體元件3。形成基體區321、源極區322及線路重佈層的詳細步驟已在上文中敘述，在此不再贅述。
請參照圖5，其顯示本發明另一實施例的溝槽式功率半導體元件的局部剖面示意圖。本實施例的溝槽式功率半導體元件5和圖3的溝槽式功率半導體元件3相同的元件具有相似的標號，且相同的部分不再贅述。
溝槽式功率半導體元件5的溝槽閘極結構53和圖3A的溝槽閘極結構33相同，但本實施例的終端電極結構54和溝槽閘極結構53具有相似的結構。然而，本實施例的終端電極結構54在終端溝槽520b的上半部並不具有導電材料。
詳細而言，終端電極結構54包括終端電極540、包圍終端電極540的終端介電層541、第一間隔層542、第二間隔層543以及絕緣材料544。
終端電極540是位於終端溝槽520b的下半部，且終端電極540和遮蔽電極530的頂端大致位於或接近同一水平面。第一間隔層542與溝槽閘極結構53的極間介電層535相似，是位於終端電極140上。
終端介電層541包圍終端電極540，且包括第一介電材料層5411，以及夾設於第一介電材料層5411與終端電極540之間的第二介電材料層5412。和溝槽閘極結構53相似，第二介電材料層5412的端面5412a相對於第一間隔層542凹陷而形成凹陷區(未標號)。第二間隔層543填入凹陷區(未標號)內，並覆蓋在第一間隔層542上。
第一介電材料層5411與第二間隔層543在終端溝槽520b中定義出一第二凹槽54h，而絕緣材料544填入第二凹槽54h內。 在本實施例中，絕緣材料544可以選擇硼磷矽玻璃(BPSG)，磷矽玻璃(PSG)、氧化物、氮化物或其組合。
請參照圖6A至圖6F，分別顯示前一實施例的溝槽式功率半導體元件5在各個步驟中的局部剖面示意圖。圖6A之前的步驟可參照圖4A至圖4C及相對應的描述，在此並不贅述。
在圖6A中，在元件溝槽520a與終端溝槽520b的內壁面上，已經依序形成第一初始材料層531a及第二初始材料層531b。另外，在元件溝槽520a的下半部與終端溝槽520b的下半部也已分別形成遮蔽電極530與終端電極540。另外，初始絕緣材料544’已填入元件溝槽520a與終端溝槽520b剩餘的空間中，並覆蓋磊晶層32的表面。
請參照圖6B，先移除部分初始絕緣材料544’，以分別形成覆蓋遮蔽電極530的極間介電層535，以及覆蓋終端電極540的第一間隔層542。之後，移除部分第二初始材料層531b，而形成位於元件溝槽520a下半部的第二材料層5312，以及位於終端溝槽520b下半部的第二介電材料層5412。和圖4D的步驟不同的是，此步驟並不需要使用光阻層。
另外，第二材料層5312的端面5312a會低於極間介電層535的頂端，從而形成孔隙531h。相似地，第二介電材料層5412的端面5412a也會低於第一間隔層542的頂端，而形成凹陷區541h。
請繼續參照圖6C，形成絕緣間隔層533以及第二間隔層543，以分別封閉孔隙531h及凹陷區541h。進一步而言，絕緣間隔層533覆蓋極間介電層535並具有至少一填入孔隙531h內的延伸部。相似地，第二間隔層543也會填入凹陷區541h內，並覆蓋第一間隔層542。
在本實施例中，絕緣間隔層533與第二間隔層543都是低溫氧化層。也就是說，絕緣間隔層533與第二間隔層543都是通過執行低溫化學氣相沉積製程來形成。然而，絕緣間隔層533與第 二間隔層543的製備方式並不以此為限。
請參照圖6D。在每一個元件溝槽520a與終端溝槽520b內填入導電材料532’。參照圖6E，移除位於終端溝槽520b內的導電材料532’，而留下位於元件溝槽520a內的導電材料，以在元件溝槽520a內形成閘極電極532。
另外，終端溝槽520b內的導電材料532’被移除之後，形成一第二凹槽54h。如圖6E所示，第一介電材料層5411與第二間隔層543定義出前述的第二凹槽54h。
最後，請參照圖6F，依序形成基體區521、源極區522及線路重佈層，以形成如圖5所示的溝槽式功率半導體元件5。在本發明實施例中，可在形成線路重佈層的其中一步驟中，例如是在形成層間介電層55的步驟時，也將第二凹槽54h填滿，而在第二凹槽54h內形成絕緣材料544。形成基體區521、源極區522及線路重佈層的詳細步驟已在上文中敘述，在此不再贅述。
請參照圖7，其顯示本發明另一實施例的溝槽式功率半導體元件的局部剖面示意圖。本實施例的溝槽式功率半導體元件7和圖5的溝槽式功率半導體元件5相同的元件具有相似的標號，且相同的部分不再贅述。
溝槽式功率半導體元件7的溝槽閘極結構73和圖5的實施例相同。但溝槽式功率半導體元件7具有另一種態樣的終端電極結構74。本實施例的終端電極740是由終端溝槽720b的上半部延伸至下半部，且終端電極740的頂端低於第二介電材料層7412的頂端。
請參照圖8A至8E，繪示圖7的溝槽式功率半導體元件7在各個製程步驟中的局部剖面示意圖。
如圖8A所示，在元件溝槽720a與終端溝槽720b的內壁面上，已經依序形成第一初始材料層731a以及第二初始材料層731b。另外，在元件溝槽720a與終端溝槽720b內也已分別形成 多晶矽材料83。
接著，請參照圖8B，移除部分位於元件溝槽720a上半部的多晶矽材料83，以形成初始遮蔽電極730’。詳細而言，是形成一光阻層8，覆蓋終端溝槽720b，再對裸露出的多晶矽材料83進行蝕刻步驟。因此，部分位於磊晶層72表面，而未被光阻層8所覆蓋的多晶矽材料83也會被移除。
請參照圖8C。接著，形成極間介電層735於遮蔽電極730上。極間介電層735的厚度大約200nm。形成極間介電層735的方式可以利用習知的物理或化學氣相沉積製程，本發明並不限制。在一實施例中，也可以利用熱氧化製程，氧化初始遮蔽電極730’，而形成極間介電層735。
請參照圖8D，移除部分第二初始材料層731b，而形成位於元件溝槽720a下半部的第二材料層7312。在此步驟中，可利用覆蓋在終端溝槽720b上的多晶矽材料83’作為罩冪，來進行蝕刻。第二材料層7312的端面7312a會低於極間介電層735的頂端，從而形成孔隙731h。
請參照圖8E，形成絕緣間隔層733以封閉孔隙731h，並覆蓋極間介電層735。在本實施例中，絕緣間隔層733為低溫氧化層，且絕緣間隔層733具有至少一填入孔隙731h內的延伸部，以填滿或封閉孔隙731h。
請再參照圖7，最後，依序形成閘極電極732、形成基體區721、源極區722及線路重佈層，以形成如圖7所示的溝槽式功率半導體元件7。
另外，圖1、圖3、圖5及圖7的實施例所示的溝槽閘極結構13、33、53、73以及終端電極結構14、34、54、74也可應用於具有蕭特基二極體的溝槽式功率半導體元件。請參照圖9至圖12，分別顯示不同態樣的溝槽式功率半導體元件的局部剖面示意圖。
在溝槽式功率半導體元件1’、3’、5’、7’中，磊晶層12、32、52、72內並未形成基體區以及源極區。另外，溝槽式功率半導體元件1’、3’、5’、7’分別具有一層間介電層15’、35’、55’、75’，導電柱16’、36’、56’、76’以及位於各層間介電層15’、35’、55’、75’上的接觸墊17’、37’、57’、77’。
以圖9為例，接觸墊17’是通過導電柱16’電性連接至磊晶層12以形成蕭特基二極體。詳細而言，層間介電層15’具有至少一蕭特基接觸窗15w(圖9中繪示多個)，而導電柱16’通過蕭特基接觸窗15w穿設層間介電層15’，並延伸至磊晶層12內，與位於元件溝槽120a之間的磊晶層12電性接觸。因此，本發明實施例所提供的溝槽閘極結構13、33、53、73以及終端電極結構14、34、54、74並不限於應用在功率電晶體元件中。
另外，溝槽閘極結構13、33、53、73以及終端電極結構14、34、54、74也可以按照實際需求任意組合，並不限於本發明中所提供的實施例。
綜上所述，本發明實施例所提供的溝槽式功率半導體元件及其製程中，由於遮蔽介電層的第一材料層與第二材料層不同，因此，可通過選擇性蝕刻，使第二材料層的一端面相對於第一材料層凹陷，可使孔隙更遠離閘極電極。另外，更進一步地形成封閉孔隙的絕緣間隔層，使孔隙與閘極電極隔離，即可避免在溝槽閘極結構內的孔隙影響溝槽式功率半導體元件的電性。絕緣間隔層封閉孔隙的方式可以是完全封閉孔隙的開口或者是填入孔隙中。
因此，即便孔隙存在，只要孔隙和閘極電極之間被分隔開，當溝槽式功率半導體元件運作時，也不會在閘極電極與汲極之間產生漏電流，而可使溝槽式功率半導體元件的電性表現符合要求。
雖然本發明之實施例已揭露如上，然本發明並不受限於上述實施例，任何所屬技術領域中具有通常知識者，在不脫離本發明 所揭露之範圍內，當可作些許之更動與調整，因此本發明之保護範圍應當以後附之申請專利範圍所界定者為準。
1‧‧‧溝槽式功率半導體元件
10‧‧‧基材
11‧‧‧緩衝層
12‧‧‧磊晶層
120‧‧‧漂移區
120a‧‧‧元件溝槽
120b‧‧‧終端溝槽
121‧‧‧基體區
122‧‧‧源極區
13‧‧‧溝槽閘極結構
14‧‧‧終端電極結構
AR‧‧‧主動區域
TR‧‧‧終端區域
140‧‧‧終端電極
141‧‧‧終端介電層
1411‧‧‧第一介電材料層
1412‧‧‧第二介電材料層
1413‧‧‧第三介電材料層
15‧‧‧層間介電層
16‧‧‧導電插塞
17‧‧‧導電層
15s‧‧‧源極接觸窗
123‧‧‧接觸摻雜區

Claims (15)

  1. 一種溝槽式功率半導體元件，包括：一基材；一磊晶層，位於所述基材上，其中所述磊晶層具有至少一元件溝槽形成於其中；以及一溝槽閘極結構，位於至少一所述元件溝槽中，其中所述溝槽閘極結構包括：一遮蔽電極，設置於至少一所述元件溝槽的底部；一遮蔽介電層，設置於至少一所述元件溝槽的下半部並圍繞所述遮蔽電極，以隔離所述遮蔽電極與所述磊晶層，其中所述遮蔽介電層的頂部具有至少一孔隙；一閘極電極，設置於所述遮蔽電極上並與所述遮蔽電極電性絕緣；一絕緣間隔層，設置於所述遮蔽介電層與所述閘極電極之間，以封閉至少一所述孔隙，並使所述閘極電極與至少一所述孔隙相隔一預定距離；及一閘絕緣層，位於至少一所述元件溝槽的上半部並圍繞所述閘極電極，以隔離所述閘極電極與所述磊晶層。
  2. 如請求項1所述之溝槽式功率半導體元件，其中，所述絕緣間隔層封閉至少一所述孔隙的一開口，且所述預定距離介於50nm至70nm之間，且所述預定距離為所述閘極電極與至少一所述孔隙之間的最短距離。
  3. 如請求項1所述之溝槽式功率半導體元件，其中，所述遮蔽介電層包括一第一材料層以及一夾設於所述第一材料層與所述遮蔽電極之間的第二材料層，且至少一所述孔隙是從所述第二材料層的一端面凹陷而形成，且至少一所述孔隙的一開口面向所述閘極電極。
  4. 如請求項3所述之溝槽式功率半導體元件，其中，所述第二材料層直接接觸並包覆所述遮蔽電極的兩相反側壁面及一底面。
  5. 如請求項3所述之溝槽式功率半導體元件，其中，所述遮蔽介電層還包括一夾設於所述第二材料層與所述遮蔽電極之間的第三材料層，所述第二材料層的所述端面低於所述第三材料層的端面。
  6. 如請求項1所述之溝槽式功率半導體元件，其中，所述絕緣間隔層為低溫氧化層，且所述絕緣間隔層具有至少一填入所述孔隙內的延伸部，以封閉至少一所述孔隙。
  7. 如請求項1所述之溝槽式功率半導體元件，其中，所述閘絕緣層與所述絕緣間隔層都為熱氧化層，且所述元件溝槽上半部的寬度大於所述元件溝槽的下半部的寬度。
  8. 如請求項1所述之溝槽式功率半導體元件，還進一步包括一設置於所述閘極電極與所述遮蔽電極之間的極間介電層，以使所述閘極電極與所述遮蔽電極電性絕緣。
  9. 如請求項1所述之溝槽式功率半導體元件，其中，所述磊晶層還包括一終端溝槽，且所述溝槽式功率半導體元件還包括一形成於所述終端溝槽中的終端電極結構，所述終端電極結構包括：一終端電極，位於所述終端溝槽中；以及一終端介電層，設置於所述終端溝槽的內壁面，且所述終端介電層具有與所述終端溝槽的內壁面相符的輪廓以隔離所述終端電極與所述磊晶層，其中所述終端介電層包括第一介電材料層及一夾設於所述第一介電材料層與所述終端電極之間的第二介電材料層。
  10. 如請求項9所述之溝槽式功率半導體元件，其中，所述終端電極由所述終端溝槽上半部延伸至所述終端溝槽下半部，且所述終端電極的頂端低於或等於所述第二介電材料層的端面。
  11. 如請求項9所述之溝槽式功率半導體元件，其中，所述終端電極的頂端低於所述遮蔽介電層的頂面，所述第二介電材料層的端面高於所述閘極電極的頂端，所述終端溝槽內定義一第一凹槽，且所述終端電極結構還包括一填滿所述第一凹槽的絕緣材料。
  12. 如請求項9所述之溝槽式功率半導體元件，其中，所述終端電極的頂端和所述遮蔽電極的頂端大致位於或接近同一水平面，且所述終端電極結構還包括：一第一間隔層，覆蓋所述終端電極的頂端，其中所述第二介電材料層的端面相對於所述第一間隔層的頂面凹陷，而形成至少一凹陷區；一第二間隔層，封閉所述凹陷區並覆蓋於所述第一間隔層上，其中所述第一介電材料層與所述第二間隔層之間定義出一第二凹槽；以及一絕緣材料，填滿所述第二凹槽。
  13. 如請求項1所述之溝槽式功率半導體元件，還包括：一層間介電層，位於所述磊晶層的表面，並覆蓋所述元件溝槽，其中所述層間介電層具有至少一蕭特基接觸窗；以及一穿設於所述層間介電層的導電插塞，所述導電插塞通過所述蕭特基接觸窗電性接觸所述磊晶層，以形成一蕭特基二極體。
  14. 如請求項1所述之溝槽式功率半導體元件，還進一步包括一 形成於所述磊晶層中的基體區以及一形成於所述基體區上方的源極區，其中所述基體區環繞所述元件溝槽。
  15. 如請求項1所述之溝槽式功率半導體元件，其中，所述終端介電層還包括一夾設於所述第二介電材料層與所述終端電極之間的第三介電材料層。
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