TWI622124B - 溝槽式功率半導體元件的製造方法 - Google Patents

溝槽式功率半導體元件的製造方法 Download PDF

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Abstract

一種溝槽式功率半導體元件的製造方法，以形成溝槽內具有遮蔽電極以及閘極電極的溝槽式功率半導體元件。溝槽式功率半導體元件的製造方法中至少包括形成溝槽閘極結構於磊晶層的溝槽內。溝槽閘極結構具有遮蔽電極、位於遮蔽電極上方的閘極以及一位於遮蔽電極與閘極之間的極間介電層，且形成溝槽閘極結構的步驟至少包括：形成一覆蓋所述溝槽的內壁面的絕緣層；以及在形成極間介電層的步驟之前，形成初始間隔層，其中，初始間隔層具有分別覆蓋絕緣層的兩個內側壁面的第一側壁部以及第二側壁部，第一側壁部的底端與第二側壁部的底端彼此分離，且第一側壁部以及第二側壁部都具有凸出於所述磊晶層的延伸部。

Description

溝槽式功率半導體元件的製造方法
本發明是關於一種功率電晶體的製造方法，且特別是關於一種具有遮蔽電極的溝槽式功率半導體元件的製造方法。
現有的溝槽式功率金氧半場效電晶體(Power Metal Oxide Semiconductor Field Transistor,Power MOSFET)的工作損失可分成切換損失(switching loss)及導通損失(conducting loss)兩大類，其中閘極/汲極的電容值(Cgd)是影響切換損失的重要參數。閘極/汲極電容值太高會造成切換損失增加，進而限制功率型金氧半場效電晶體的切換速度，不利於應用高頻電路中。
現有的溝槽式功率金氧半場效電晶體會具有一位於閘極溝槽下半部的遮蔽電極(shielding electrode)，以降低閘極/汲極電容值，並在不犧牲導通電阻(on-resistance)的情況下增加崩潰電壓。
本發明提供一種溝槽式功率半導體元件的製造方法，在磊晶層表面以及溝槽的側壁形成保護層以及間隔層，以在執行熱氧化製程的過程中，保護磊晶層表面以及溝槽側壁面不被氧化。
本發明其中一實施例提供一種溝槽式功率半導體元件的製造方法，其包括：形成一磊晶層於一基材上；形成一保護層於所述磊晶層的一表面上；以及形成一溝槽閘極結構於所述溝槽內，其中，溝槽閘極結構具有一遮蔽電極、一位於所述遮蔽電極上方的 閘極以及一位於遮蔽電極與閘極之間的極間介電層，且形成溝槽閘極結構的步驟至少包括：形成一覆蓋所述溝槽的一內壁面的絕緣層；以及在形成極間介電層的步驟之前，形成一初始間隔層，其中，所述初始間隔層具有分別覆蓋所述絕緣層的兩個內側壁面的一第一側壁部以及一第二側壁部，第一側壁部的底端與第二側壁延伸部的底端彼此分離，且第一側壁部以及第二側壁部都具有一凸出於所述保護層的延伸部。
綜上所述，在本發明實施例所提供的溝槽式功率半導體元件的製造方法中，是在以熱氧化製程形成極間介電層之前，在磊晶層表面上形成保護層以及在溝槽的側壁形成間隔層，以保護磊晶層表面以及溝槽的側壁面不被繼續氧化。
另外，間隔層的第一側壁部的底端與所述第二側壁延伸部的底端彼此分離，在對溝槽式功率半導體元件施加逆向偏壓時，由於溝槽閘極結構填入溝槽底部且位於遮蔽電極正下方的材料較為單純，可以舒緩溝槽底部的電場分布，從而可在不犧牲導通電阻的條件下，進一步提高元件的崩潰電壓。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與附圖，然而所提供的附圖僅用於提供參考與說明，並非用來對本發明加以限制。
T1、T2‧‧‧溝槽式功率半導體元件
10‧‧‧基材
11‧‧‧磊晶層
11s‧‧‧表面
110‧‧‧基體區
111‧‧‧源極區
12‧‧‧襯墊氧化層
SAC‧‧‧犧牲氧化層
13‧‧‧保護層
11h‧‧‧溝槽
h1‧‧‧開口
14‧‧‧硬質膜層
15‧‧‧絕緣層
15a‧‧‧內側壁面
15b‧‧‧底面
16”‧‧‧間隔介電層
16’‧‧‧初始間隔層
161’‧‧‧第一側壁部
162’‧‧‧第二側壁部
161’S、162’S‧‧‧延伸部
17’‧‧‧初始內介電層
17‧‧‧內介電層
18’‧‧‧重摻雜半導體材料
18‧‧‧遮蔽電極
19‧‧‧極間介電層
16‧‧‧間隔層
161‧‧‧第一間隔部
162‧‧‧第二間隔部
H1‧‧‧容置空間
G1、G2‧‧‧溝槽閘極結構
20‧‧‧閘極
21‧‧‧層間介電層
21h‧‧‧接觸窗
112‧‧‧重摻雜接觸區
22‧‧‧導電柱
23‧‧‧源極金屬層
S100~S500、S401~S407‧‧‧流程步驟
圖1繪示本發明其中一實施例的溝槽式功率半導體元件的流程圖。
圖2A至2O分別繪示本發明一實施例的溝槽式功率半導體元件在各製程步驟的局部剖面示意圖。
圖3A至圖3C分別繪示本發明另一實施例的溝槽式功率半導體元件在各製程步驟的局部剖面示意圖。
請參照圖1，其繪示本發明其中一實施例的溝槽式功率半導體元件的流程圖。另外，請參照圖2A至圖2O，分別繪示本發明一實施例的溝槽式功率半導體元件在各製程步驟的局部剖面示意圖。
如圖1所示，在步驟S100中，形成一磊晶層於一基材上，以及在步驟S200中，形成一保護層於所述磊晶層的一表面上。請配合參照圖2A至圖2B。
如圖2A所示，磊晶層11形成於基材10上，其中磊晶層11具有一遠離基材10的表面11s。
基材10具有高濃度的第一型導電性雜質，以作為溝槽式功率半導體元件的汲極區(drain)。前述的第一型導電性雜質可以是N型或P型導電性雜質。假設基材10為矽基材，N型導電性雜質為五價元素離子，例如磷離子或砷離子，而P型導電性雜質為三價元素離子，例如硼離子、鋁離子或鎵離子。
磊晶層11(epitaxial layer)具有和基材10相同的導電型，但磊晶層11的摻雜濃度低於基材10的摻雜濃度。以NMOS電晶體為例，基材10具有高濃度的N型摻雜(N+)，而磊晶層11具有低濃度的N型摻雜(N-)。以PMOS電晶體為例，基材10與磊晶層11則分別具有高濃度的P型摻雜(P+ doping)以及低濃度的P型摻雜(P- doping)。
另外，本實施例中，在形成磊晶層11於基材10上的步驟之後，還進一步包括在磊晶層11的表面11s上形成襯墊氧化層12(pad oxide)。襯墊氧化層12在後續製程中可作為蝕刻終止層。
接著，如圖2B所示，在襯墊氧化層12上形成保護層13，其中，保護層13的材料和襯墊氧化層12的材料不同。保護層13的材料可以是氮化物，如：氮化矽，可保護磊晶層11的表面11s在後續的熱氧化製程中不被氧化。
請繼續參照圖2C，在形成保護層13的步驟之後，本實施例 的溝槽式功率半導體元件的製造方法還包括：形成一硬質膜層14於保護層13上。
請參照圖1，接著，在步驟S300中，形成一溝槽於磊晶層內。如圖2D所示，磊晶層11內形成一溝槽11h。另外，在形成溝槽11h於磊晶層11的步驟中，在硬質膜層14與保護層13也會形成和溝槽11h相連通的開口h1。
形成溝槽11h與開口h1的步驟可以應用任何已知的技術手段。舉例而言，先在硬質膜層14上形成圖案化光阻(未圖示)，以定義出開口h1的位置。隨後，通過圖案化光阻形成開口h1，再進一步於磊晶層11中形成溝槽11h。另外，可以通過蝕刻製程，如：乾蝕刻或濕蝕刻，以在磊晶層11中形成溝槽11h。
請繼續參照圖2E。在本實施例中，在磊晶層11中形成溝槽11h之後，還包括在溝槽11h的內壁面形成犧牲氧化層SAC。犧牲氧化層SAC可以通過一熱氧化製程而形成於溝槽11h的內壁面。
由於在形成溝槽11h時，溝槽11h的內壁面有晶格缺陷，因此先於溝槽11h的內壁面形成犧牲氧化層SAC，再將犧牲氧化層SAC去除，可修復溝槽11h的內壁面，並減少內壁面的晶格缺陷，以避免元件的漏電現象等。
須說明的是，由於在形成溝槽11h之前，磊晶層11的表面具有保護層13以及硬質膜層14，因此在通過熱氧化製程形成犧牲氧化層SAC的過程中，可以保護磊晶層11的表面11s不會繼續被氧化。接著，請參照圖2F，犧牲氧化層SAC會再度被去除。
請再參照圖1。在步驟S400中，形成一溝槽閘極結構於溝槽內。在本實施例中，形成溝槽閘極結構的步驟還包括步驟S401至步驟S407。
詳細而言，在步驟S401中，形成一覆蓋溝槽的一內壁面的絕緣層。如圖2G所示，絕緣層15覆蓋溝槽11h的內壁面，並具 有和溝槽11h的內壁面大致相符的輪廓。如圖2G所示，絕緣層15具有兩個彼此相對的內側壁面15a以及連接於兩個內側壁面15a之間的底面15b。絕緣層15可以是通過熱氧化而形成的氧化層，如：氧化矽。
請配合參照圖1，在步驟S402中，形成一初始間隔層。詳細而言，請繼續參照圖2H至圖21。
如圖2H所示，形成一間隔介電層16”，且間隔介電層16”毯覆式地覆蓋硬質膜層14的表面、開口h1的內表面、絕緣層15的兩個內側壁面15a以及底面15b。另外，在本實施例中，間隔介電層16”的材料是和保護層13的材料可以相同，例如都是氮化物。然而，間隔介電層16”的材料和絕緣層15的材料不同。在本實施例中，間隔介電層16”的厚度是大致保持相同，並未隨著溝槽11h的深度增加而減少。
接著，請參照圖2I。去除部分覆蓋絕緣層15的底面15b以及覆蓋硬質膜層14表面的間隔介電層16”，以形成初始間隔層16’。在一實施例中，是通過乾蝕刻(dry etching)製程來去除部分覆蓋絕緣層15的底面15b以及覆蓋硬質膜層14表面的間隔介電層16”，而留下位於絕緣層15的兩個內側壁面15a的間隔介電層(即初始間隔層16’)。
換句話說，初始間隔層16’具有分別覆蓋絕緣層15的兩個內側壁面15a的第一側壁部161’以及第二側壁部162’。另外，第一側壁部161’的底端與第二側壁部162’的底端彼此分離，從而裸露出絕緣層15的底面15b。另外，第一側壁部161’以及第二側壁部162’都具有一凸出於保護層13的延伸部161’S、162’S，且延伸部161’S、162’S會覆蓋開口h1的內表面。
請再參照圖1。接著，在步驟S403中，形成一覆蓋初始間隔層的初始內介電層，其中，初始內介電層的底部直接連接絕緣層15的底面。
請配合參照圖2J。初始內介電層17’覆蓋於磊晶層11的表面11s上以及溝槽11h內。另外，初始內介電層17’的底部直接連接所述絕緣層15的底面15b。在本實施例中，構成初始內介電層17’的材料是和構成初始間隔層16’的材料相異，但和構成絕緣層15的材料相同。在一實施例中，絕緣層15與初始內介電層17’都是氧化矽層，而初始間隔層16’是氮化矽層。
如此，填入溝槽11h底部的材料較單純，可以舒緩溝槽底部的電場分布，從而可在不犧牲導通電阻的條件下，進一步提高元件的崩潰電壓。
請再參照圖1，在步驟S404中，形成一重摻雜半導體材料於溝槽的下半部。在步驟S405中，去除位於溝槽上半部的初始內介電層，以形成一位於溝槽下半部的內介電層。如圖2K所示，重摻雜半導體材料18’填入溝槽11h的下半部。
在一實施例中，先毯覆式地形成一重摻雜半導體層於磊晶層11上，並填入溝槽11h中。接著，回蝕(etch back)去除磊晶層11表面上所覆蓋的重摻雜半導體層，而留下位於溝槽12下半部的重摻雜半導體材料18’。重摻雜半導體材料18’例如是含導電性雜質的多晶矽結構(doped poly-Si)。
在去除位於溝槽11h上半部的初始內介電層17’後，重摻雜半導體材料18’的頂部凸出於內介電層17的頂面。另外，在去除位於溝槽11h上半部的初始內介電層17’後，也去除位於保護層13上的硬質膜層14。
請復參照圖1，接著，在步驟S406中，施以一熱氧化處理，以氧化重摻雜半導體材料的頂部，而形成極間介電層19以及遮蔽電極18。
如圖2L所示，在施以一熱氧化處理後，重摻雜半導體材料18’的頂部氧化，而形成極間介電層19，而重摻雜半導體材料18’未被氧化的部分則形成遮蔽電極18。須說明的是，由於初始間隔 層16’以及保護層13的保護，使磊晶層11不會在執行熱氧化處理時，繼續被氧化。
接著，請再參照圖1，在步驟S407中，形成閘極於溝槽上半部，且閘極通過極間介電層與遮蔽電極絕緣。
請參照圖2M至圖2N。如圖2M所示，在本發明其中一實施例中，在形成閘極20之前，會先去除延伸部161’S、162’S以及位於溝槽11h上半部的初始間隔層16’，以形成一間隔層16。此時，保護層13也會在此步驟中被去除。間隔層16位於閘極20下方，並包括分別位於遮蔽電極18兩相反側的一第一間隔部161及一第二間隔部162。
在圖2M中，絕緣層15、極間介電層19以及間隔層16在溝槽11h的上半部定義出一容置空間H1。之後，請參照圖2N，形成閘極20於溝槽11h的上半部的容置空間H1內。
在形成閘極20的步驟中，可以先毯覆式地在磊晶層11上以及在容置空間H1中填入重摻雜多晶矽材料，再回蝕去除位於磊晶層11上的重摻雜多晶矽材料，而形成閘極20。經由上述步驟S401~S407，可於溝槽11h內形成溝槽閘極結構G1。
請再參照圖1，在步驟S500，形成一基體區與源極區於磊晶層內，且源極區位於基體區上方。在本發明實施例中，形成基體區與源極區之後，還進一步包括：形成線路重分布層於所述磊晶層表面。請配合參照圖2O，顯示本發明實施例的溝槽式功率半導體元件的剖面示意圖。
詳細而言，是先對磊晶層11執行一基體摻雜製程，以在磊晶層11中形成一輕摻雜區，且輕摻雜區具有和磊晶層11相反的導電型。接著，對輕摻雜區執行一源極摻雜製程，以在輕摻雜區的上半部形成一重摻雜區，且重摻雜區的導電型與輕摻雜區的導電型相反。接著，執行一熱趨入(drive-in)製程，以使輕摻雜區以及重摻雜區內的雜質擴散，而形成基體區110與源極區111，其 中源極區111是位於基體區110的上方。
隨後，可繼續形成線路重分布層於磊晶層11上，以使源極區111、閘極20與遮蔽電極18可電性連接至外部的控制電路。形成線路重分佈層的技術手段可採用任何已知的技術手段來實現。
詳細而言，先在磊晶層11上形成層間介電層21。之後，形成多個貫穿層間介電層21的接觸窗21h，且接觸窗21h延伸至源極區111。
之後，通過接觸窗21h執行一摻雜製程，以在接觸窗21h下方形成重摻雜接觸區112。之後，在接觸窗21h內形成導電柱22，且在層間介電層21上形成連接導電柱22的源極金屬層23。也就是說，源極金屬層23可通過導電柱22電性連接至源極區111。
經由上述製程所形成的溝槽式功率半導體元件T1的溝槽式閘極結構G1包括絕緣層15、間隔層16、內介電層17、遮蔽電極18、極間介電層19以及閘極20。
間隔層16的材料和絕緣層15的材料以及內介電層17的材料相異。間隔層16包括第一間隔部161以及第二間隔部162。第一間隔部161的底端與第二間隔部162的底端彼此分離一預定距離，且前述預定距離是大於遮蔽電極18的寬度。
另外，在本實施例中，第一間隔部161以及第二間隔部162是位於溝槽11h的下半部，並夾設於絕緣層15、極間介電層19以及內介電層17之間。也就是說，本實施例的第一間隔部161以及第二間隔部162並未作為閘絕緣層。
請參照圖3A至圖3C，顯示本發明另一實施例的溝槽式功率半導體元件在各製程步驟中的剖面示意圖。本實施例的製造方法所形成的溝槽式功率半導體元件T2的第一間隔部161與第二間隔部162會配合絕緣層15共同作為閘絕緣層。
在本發明另一實施例的溝槽式功率半導體元件的製造方法 中，是在完成圖2A至圖2L的步驟之後，進行圖3A至圖3C的步驟。
請參照圖3A，和圖2M的實施例直接去除溝槽11h上半部的延伸部161’S、162’S不同的是，在圖3A中，是在未去除延伸部161’S、162’S、保護層13以及位於溝槽11h的上半部的初始間隔層16’的情況下，先在溝槽11h上半部內形成閘極20。
請參照圖3B，接著，再去除位於磊晶層11上的保護層13以及延伸部161’S、162’S，而形成間隔層16。可以通過化學機械研磨或者是選擇性蝕刻，來去除保護層13以及延伸部161’S、162’S。
本實施例的溝槽式閘極結構G2和圖2N的溝槽式閘極結構G1不同之處在於，間隔層16的第一間隔部161及一第二間隔部162都是由溝槽11h上半部延伸到溝槽11h的下半部。另外，第一間隔部161及第二間隔部162會配合絕緣層15作為閘絕緣層，以調整基體區110以及閘極20之間的功函數，從而降低操作時的漏電流。
最後，再形成基體區110、源極區111以及線路重分布層，以形成如圖3C所示的溝槽式功率半導體元件T2。
綜上所述，在本發明實施利所提供的溝槽式功率半導體元件的製造方法中，在以熱氧化製程形成極間介電層19之前，在磊晶層11表面11s上形成保護層13以及在溝槽11h的側壁形成間隔層16，以保護磊晶層11表面11s以及溝槽11h的側壁面不被繼續氧化。
另外，間隔層16的第一間隔部161的底端與所述第二間隔部162的底端彼此分離，在對溝槽式功率半導體元件施加逆向偏壓時，由於填入溝槽11h底部且位於遮蔽電極18正下方的材料較為單純，可以舒緩溝槽11h底部的電場分布，從而可在不犧牲導通電阻的條件下，進一步提高元件的崩潰電壓。
在提高崩潰電壓的情況下，可以進一步優化磊晶層11的摻雜濃度，使導通電阻降低，從而提升溝槽式功率半導體元件操作的電壓轉換效率。經過模擬測試，證明本發明實施例的溝槽式功率半導體元件在溝槽11h底部的電場分布更平緩，從而提高崩潰電壓。因此，本發明實施例的溝槽式功率半導體元件的導通電阻可因此而降低50%。
另外，在本發明實施利所提供的其中一種溝槽式功率半導體元件T2中，通過以兩種相異材料構成的絕緣層15與間隔層16作為閘絕緣層，可調整閘極20與基體區110之間的功函數，從而減少溝槽式功率半導體元件T2在逆向偏壓下操作時的漏電流(leakage current)。
本發明實施例的溝槽式功率半導體元件的製造方法，可整合於目前現有的半導體製程中，以提供本發明中所提供的溝槽式功率半導體元件。
以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及附圖內容所做的等效技術變化，均包含於本發明的申請專利範圍內。

Claims (13)

  1. 一種溝槽式功率半導體元件的製造方法，其包括：形成一磊晶層於一基材上；形成一保護層於所述磊晶層的一表面上；形成一溝槽於所述磊晶層內；以及形成一溝槽閘極結構於所述溝槽內，其中，所述溝槽閘極結構具有一遮蔽電極、一位於所述遮蔽電極上方的閘極以及一位於所述遮蔽電極與所述閘極之間的極間介電層，且形成所述溝槽閘極結構的步驟至少包括：形成一覆蓋所述溝槽的一內壁面的絕緣層；以及在形成所述極間介電層的步驟之前，形成一初始間隔層，其中，所述初始間隔層具有分別覆蓋所述絕緣層的兩個內側壁面的一第一側壁部以及一第二側壁部，所述第一側壁部的底端與所述第二側壁部的底端彼此分離，且所述第一側壁部以及所述第二側壁部都具有一凸出於所述保護層的延伸部。
  2. 如請求項1所述的溝槽式功率半導體元件的製造方法，其中，形成所述溝槽閘極結構的步驟還進一步包括：在形成所述初始間隔層的步驟之後，形成一覆蓋所述初始間隔層的初始內介電層，其中，所述初始內介電層的底部直接連接所述絕緣層的底面；形成一重摻雜半導體材料於所述溝槽的下半部；去除位於所述溝槽上半部的所述初始內介電層，以形成一位於所述溝槽下半部的內介電層，其中，所述內介電層圍繞所述重摻雜半導體材料，且所述重摻雜半導體材料的頂部凸出於所述內介電層的頂面；施以一熱氧化處理，以氧化所述重摻雜半導體材料的頂部，而 形成所述極間介電層以及所述遮蔽電極；以及形成所述閘極於所述溝槽的上半部。
  3. 如請求項2所述的溝槽式功率半導體元件的製造方法，還包括：在形成所述溝槽的步驟之前，形成一硬質膜層於所述保護層上。
  4. 如請求項3所述的溝槽式功率半導體元件的製造方法，其中，在形成所述內介電層的步驟之後，去除位於磊晶層表面的硬質膜層。
  5. 如請求項3所述的溝槽式功率半導體元件的製造方法，其中，在形成所述溝槽的步驟中，在所述硬質膜層與所述保護層形成與所述溝槽相連通的開口。
  6. 如請求項5所述的溝槽式功率半導體元件的製造方法，其中，形成所述初始間隔層的步驟還包括：形成一間隔介電層，其中，所述間隔介電層覆蓋所述硬質膜層的表面、所述開口的內表面、所述絕緣層的兩個所述內側壁面以及所述底面，所述間隔介電層的材料和所述保護層的材料相同；以及去除部分覆蓋所述底面以及覆蓋所述硬質膜層表面的間隔介電層，以形成所述初始間隔層，其中，所述第一側壁部與所述第二側壁部的兩個所述延伸部覆蓋所述開口的所述內表面。
  7. 如請求項6所述的溝槽式功率半導體元件的製造方法，其中，所述間隔介電層以及所述保護層都是氮化物層，所述絕緣層以 及所述內介電層都是氧化物層。
  8. 如請求項2所述的溝槽式功率半導體元件的製造方法，其中，形成所述溝槽閘極結構的步驟還包括：在形成所述閘極於所述溝槽上半部的步驟之前，去除所述延伸部以及位於所述溝槽上半部的所述初始間隔層，以形成一間隔層，其中，所述間隔層位於所述閘極下方，並包括分別位於所述遮蔽電極兩相反側的一第一間隔部及一第二間隔部。
  9. 如請求項8所述的溝槽式功率半導體元件的製造方法，其中，在去除所述延伸部以及位於所述溝槽上半部的所述初始間隔層的步驟中，一併去除所述保護層。
  10. 如請求項2所述的溝槽式功率半導體元件的製造方法，其中，形成所述溝槽閘極結構的步驟還包括：在形成所述閘極於所述溝槽上半部的步驟之後，去除凸出於所述磊晶層表面的所述延伸部，以形成一間隔層，其中，所述間隔層包括一第一間隔部以及一第二間隔部，且所述第一間隔部與所述第二間隔部位於所述閘極外側作為閘絕緣層。
  11. 如請求項10所述的溝槽式功率半導體元件的製造方法，其中，在去除所述延伸部的步驟中，一併去除所述保護層。
  12. 如請求項1所述的溝槽式功率半導體元件的製造方法，還進一步包括：形成基體區以及源極區於所述磊晶層內。
  13. 如請求項12所述的溝槽式功率半導體元件的製造方法，還進一步包括：形成線路重分布層於所述磊晶層表面，其中，所述線路重分布層包括一位於所述磊晶層上的層間介電層、一位於 所述層間介電層上的源極導電層以及至少一貫穿所述層間介電層的導電柱，且所述源極金屬層通過所述導電柱電性連接所述源極區。
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