CN107978599B - 半导体结构及其形成方法、测量电容的方法 - Google Patents

半导体结构及其形成方法、测量电容的方法 Download PDF

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Abstract

本发明提供一种半导体结构及其形成方法、测量电容的方法，其中半导体结构包括：基底，基底包括器件区和隔离区位于器件区基底表面的第一栅极结构；分别位于第一栅极结构两侧的器件区衬底中的第一轻掺杂源区和第一轻掺杂漏区；位于器件区第一轻掺杂源区中的第一源区；位于第一轻掺杂漏区中的第一漏区；连接所述第一漏区的第一漏插塞；连接所述第一源区的第一源插塞；位于所述隔离层表面的第二栅极结构，所述第二栅极结构与所述第一栅极结构电相连；位于所述第二栅极结构一侧基底中的第二漏区；连接所述第二源区的第二漏插塞，所述第二漏插塞与所述第一漏插塞电连接。所述形成方法能够对第一轻掺杂漏区与第一晶体管沟道之间的电容进行测量。

Description

半导体结构及其形成方法、测量电容的方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法、测量电容的方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的尺寸也越来越小。
晶体管的结构包括：衬底；位于衬底上的栅极结构；位于所述栅极结构两侧衬底中的源漏掺杂区，所述源漏掺杂区之间的衬底形成晶体管沟道。为了减小晶体管沟道与漏区之间的接触电阻，在栅极结构两侧的衬底中具有轻掺杂区，所述轻掺杂区与晶体管沟道之间具有重叠区。轻掺杂区与晶体管沟道之间重叠区的大小对晶体管的性能具有重要影响。如果所述重叠区过小，容易使晶体管沟道与源漏掺杂区之间的电阻过大，从而导致晶体管的开启电流过大；如果所述重叠区过大，容易导致晶体管沟道与源漏掺杂区之间的寄生电容过大，容易使晶体管在承受高平交流电的情况下，晶体管沟道与源漏掺杂区之间的阻抗过小，从而晶体管接高频交流电源时，容易导致晶体管沟道与源漏掺杂区之间发生短路，因此，即使所述交流电源的电压未达到所述晶体管的开启电压，所述晶体管也容易导通。综上，需要对所述重叠区尺寸进行测量和控制。
要对所述重叠区尺寸进行控制，就需要对晶体管沟道与轻掺杂区之间的电容进行测量。
然而，现有技术很难对晶体管沟道与轻掺杂区之间的电容进行测量。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法、测量电容的方法，能够对晶体管沟道与轻掺杂区之间的电容进行测量。
为解决上述问题，本发明提供一种半导体结构，包括：基底，所述基底包括器件区和隔离区；位于所述器件区的第一晶体管，所述第一晶体管包括：位于所述器件区基底表面的第一栅极结构；分别位于所述第一栅极结构两侧的器件区基底中的第一轻掺杂源区和第一轻掺杂漏区；位于所述第一轻掺杂漏区中的第一漏区；位于器件区第一轻掺杂源区中的第一源区；连接所述第一漏区的第一漏插塞；连接所述第一源区的第一源插塞；位于所述隔离区基底中的隔离层；位于所述隔离区的第二晶体管，所述第二晶体管包括：位于所述隔离层表面的第二栅极结构，所述第二栅极结构与所述第一栅极结构电相连；位于所述第二栅极结构一侧基底中的第二漏区；连接所述第二漏区的第二漏插塞，所述第二漏插塞与所述第一漏插塞电连接；第二源结构或栅极导电结构，所述第二源结构包括第二源区和第二源插塞，所述第二源区位于所述第二栅极结构另一侧的隔离区基底中，所述第二源区与第二源插塞连接，所述第二源插塞与所述第一源插塞电连接，所述栅极导电结构与所述第一栅极结构和第二栅极结构电连接。
可选的，所述基底包括：衬底；位于所述器件区衬底上的第一鳍部；位于所述隔离区衬底上的第二鳍部，所述第二鳍部中具有开口，所述隔离层位于所述开口中。
可选的，所述第一鳍部的个数为一个或多个；所述第二鳍部的个数为一个或多个。
可选的，所述第一栅极结构横跨所述第一鳍部；所述第一源区和第一漏区分别位于所述第一鳍部中；所述第二栅极结构沿垂直于所述第二鳍部的方向横跨所述隔离层，所述第一源区位于所述第二栅极结构一侧的第二鳍部中。
可选的，所述器件区包括第一器件区和第二器件区，所述第一器件区和第二器件区分别位于所述隔离区两侧。
可选的，所述第一晶体管的个数为一个或多个；所述第二晶体管的个数为一个或多个。
可选的，所述第二晶体管还包括：分别位于所述第二栅极结构两侧基底中的第二轻掺杂源区和第二轻掺杂漏区，所述第二漏区位于所述第二轻掺杂漏区中，所述第二轻掺杂漏区与所述第二轻掺杂源区中具有轻掺杂离子。
可选的，还包括：位于所述器件区和隔离区基底上的介质层，所述第一漏插塞和第二漏插塞位于所述介质层中。
可选的，所述第一栅极结构下方基底中具有沟道掺杂离子；所述第一轻掺杂漏区以及所述第一轻掺杂源区中具有轻掺杂离子，所述轻掺杂离子与所述沟道掺杂离子的导电类型不同。
可选的，所述隔离层的材料为氧化硅、氮氧化硅或氮化硅。
相应的，本发明还提供一种测量电容的方法，包括：提供第一半导体结构，在所述第一半导体结构中，所述第一晶体管的个数与第二晶体管的个数的比值为第一比值；提供第二半导体结构，在所述第二半导体结构中，所述第一晶体管的个数与第二晶体管的个数的比值为第二比值，所述第二比值与所述第一比值不相同；获取第一电容，所述第一电容为所述第一半导体结构中第一漏插塞与所述第一源插塞之间的电容，或者所述第一电容为所述第一半导体结构中所述第一漏插塞与所述栅极导电结构之间的电容；获取第二电容，所述第二电容为所述第二半导体结构中第一漏插塞与所述第一源插塞之间的电容，或者所述第二电容为所述第二半导体结构中所述第一漏插塞与所述栅极导电结构之间的电容；根据所述第一电容、第二电容、所述第一比值和第二比值获取第一半导体结构或第二半导体结构中，第一轻掺杂漏区与所述第一栅极结构下方基底之间的单位沟道宽度电容。
可选的，所述第一半导体结构和所述第二半导体结构包括：位于所述隔离区基底中的第二源区，所述第二源区与所述第二漏区分别位于所述第二栅极结构两侧；连接所述第二源区的第二源插塞，所述第二源插塞与所述第一源插塞电连接；所述第一电容为第一半导体结构中第一源插塞与所述第一漏插塞之间的电容，所述第二电容为第二半导体结构中第二源插塞与所述第二漏插塞之间的电容；获取所述第一电容的步骤包括：对第一半导体结构中第一源插塞和第一漏插塞之间的电容进行测量，获取第一电容；获取所述第二电容的步骤包括：对第二半导体结构中第一源插塞和第一漏插塞之间的电容进行测量，获取第二电容；还包括：获取所述第一半导体结构中第二晶体管的个数M1，所述第一半导体结构中第一晶体管的个数N1；获取所述第二半导体结构中第二晶体管的个数M2，所述第二半导体结构中第一晶体管的个数N2，获取单位沟道宽度电容的步骤包括：根据第一电容等式和第二电容等式获取所述单位沟道宽度电容Cov：2*M1*D1*Cmg+2*N1*(D1*Cmg+H1*Cov)＝C1；2*M2*D2*Cmg+2*N2*(D2*Cmg+H2*Cov)＝C2；其中，C1为所述第一电容，C2为所述第二电容，Cov为所述单位沟道宽度电容，所述单位沟道宽度电容为所述第一轻掺杂漏区与第一栅极结构下方基底之间的电容与第一轻掺杂漏区的宽度之间的比值，所述第一轻掺杂漏区的宽度为第一轻掺杂漏区在第一栅极结构延伸方向上的尺寸；Cmg为单位插塞电容，所述单位插塞电容为所述第一漏插塞与第一栅极结构之间的寄生电容与第一漏插塞的宽度之间的比值，所述第一漏插塞的宽度为第一漏插塞在第一栅极结构延伸方向上的尺寸；D1为第一半导体结构中所述第一漏插塞在所述第一栅极结构延伸方向上的尺寸，H1为第一半导体结构中第一轻掺杂漏区在所述第一栅极结构延伸方向上的尺寸；D2为所述第二半导体结构中第二漏插塞在所述第二栅极结构延伸方向上的尺寸，H2为所述第二半导体结构中第二轻掺杂漏区在所述第二栅极结构延伸方向上的尺寸。
可选的，所述第一半导体结构和第二半导体结构包括：连接所述第一栅极结构和第二栅极结构的栅极导电结构；所述第一电容为第一半导体结构中栅极导电结构与第一插塞之间的电容，所述第二电容为第二半导体结构中栅极导电结构与第一插塞之间的电容；获取所述第一电容的步骤包括：对第一半导体结构中第一漏插塞和栅极导电结构之间的电容进行测量，获取第一电容；获取所述第二电容的步骤包括：对第二半导体结构中第一漏插塞和栅极导电结构之间的电容进行测量，获取第二电容；还包括：获取所述第一半导体结构中第二晶体管的个数M1，所述第一半导体结构中第一晶体管的个数N1；获取所述第二半导体结构中第二晶体管的个数M2，所述第二半导体结构中第一晶体管的个数N2；获取所述单位沟道宽度电容的步骤包括：根据第一电容等式和第二电容等式获取所述单位沟道宽度电容Cov：M1*D1*Cmg+N1*(D1*Cmg+H1*Cov)＝C1；M2*D2*Cmg+N2*(D2*Cmg+H2*Cov)＝C2；其中，C1为所述第一电容，C2为所述第二电容，Cov为所述单位沟道宽度电容，所述单位沟道宽度电容为所述第一轻掺杂漏区与第一栅极结构下方基底之间的电容与第一轻掺杂漏区的宽度之间的比值，所述第一轻掺杂漏区的宽度为第一轻掺杂漏区在第一栅极结构延伸方向上的尺寸；Cmg为单位插塞电容，所述单位插塞电容为所述第一漏插塞与第一栅极结构之间的寄生电容与第一漏插塞的宽度之间的比值，所述第一漏插塞的宽度为第一漏插塞在第一栅极结构延伸方向上的尺寸；D1为第一半导体结构中所述第一漏插塞在所述第一栅极结构延伸方向上的尺寸，H1为在第一半导体结构中第一轻掺杂漏区在所述第一栅极结构延伸方向上的尺寸；D2为所述第二半导体结构中第二漏插塞在所述第二栅极结构延伸方向上的尺寸，H2为所述第二半导体结构中第二轻掺杂漏区在所述第二栅极结构延伸方向上的尺寸。
可选的，所述第一半导体结构和所述第二半导体结构还包括：位于所述隔离区基底中的第二源区，所述第二源区与所述第二漏区分别位于所述第二栅极结构两侧；连接所述第二源区的第二源插塞，所述第二源插塞与所述第一源插塞电连接；所述第一电容为第一半导体结构中，第一源插塞与所述第一漏插塞之间的电容，所述第二电容为第二半导体结构中，第一源插塞与所述第一漏插塞之间的电容；在所述第一半导体结构和第二半导体结构中，所述基底包括：衬底；位于所述器件区衬底上的第一鳍部；位于所述隔离区衬底上的第二鳍部，所述第二鳍部中具有开口，所述隔离层位于所述开口中，所述开口在垂直于所述第二鳍部方向上贯穿所述第二鳍部；所述第一鳍部与第二鳍部相互平行，且沿垂直于所述第一鳍部延伸方向的方向排列；在第一半导体结构中，第一鳍部和第二鳍部的宽度相同，第一鳍部之间的间距、第二鳍部之间的间距以及第一鳍部和第二鳍部之间的间距相同；在第二半导体结构中，第一鳍部和第二鳍部的宽度相同，第一鳍部之间的间距、第二鳍部之间的间距以及第一鳍部和第二鳍部之间的间距相同；所述第一漏插塞和第二漏插塞相互接触，构成漏插塞，所述漏插塞横跨所述第一漏区和第二漏区，且位于所述第一漏区和第二漏区之间的基底上；所述第一源插塞和第二源插塞相互接触，构成源插塞，所述源插塞横跨所述第一源区和第二源区，且位于所述第一源区和第二源区之间的基底上；所述第一栅极结构与所述第二栅极结构接触，构成栅极组，所述栅极组横跨所述第一鳍部和隔离层，所述栅极组位于所述第一鳍部部分侧壁和顶部表面、所述隔离层表面、所述隔离层与第一鳍部之间的基底上，以及所述第一鳍部之间的基底上；获取单位沟道宽度电容的步骤包括：根据第一电容等式和第二电容等式获取所述单位沟道宽度电容Cov：2*[W1*(N1+M1)+F1*(N1+M1-1)]*Cmg+2*N1*W1*Cov＝C1；2*[W2*(N2+M2)+F2*(N2+M2-1)]*Cmg+2*N2*W2*Cov＝C2；其中，C1为所述第一电容，C2为所述第二电容；Cov为所述单位沟道宽度电容，所述单位沟道宽度电容为第一轻掺杂漏区与第一栅极结构下方基底之间的电容与第一鳍部宽度的比值；Cmg为单位插塞电容，所述单位插塞电容为第一漏插塞与第一栅极结构之间的寄生电容与第一栅极结构长度之间的比值，所述第一栅极结构长度为第一栅极结构沿第一栅极结构延伸方向的尺寸；W1在所述第一半导体结构中第一鳍部和第二鳍部的宽度，F1为所述第一半导体结构中第一鳍部之间、第二鳍部之间以及所述第一鳍部和第二鳍部之间的间距，N1为所述第一鳍部的个数，M1为所述第二鳍部的个数；W2为在所述第二半导体结构中所述第一鳍部和第二鳍部的宽度，F2为所述第一鳍部之间、第二鳍部之间以及所述第一鳍部和第二鳍部之间的间距，N2为所述第一鳍部的个数，M2为所述第二鳍部的个数。
可选的，所述第一半导体结构中的第一晶体管个数与第二晶体管个数之和等于第二半导体结构中的第一晶体管个数与第二晶体管个数之和；在所述第一半导体结构和第二半导体结构中，第二鳍部的个数小于第一鳍部的个数，且大于第一鳍部个数的一半，所述第一鳍部的个数大于8小于80，所述第二鳍部的个数大于4小于40。
此外，本发明还提供一种半导体结构的形成方法，包括：提供基底，所述基底包括器件区和隔离区；在所述隔离区基底中形成隔离层；在所述器件区基底表面形成第一栅极结构；在所述隔离区隔离层表面形成第二栅极结构，所述第二栅极结构与所述第一栅极结构电相连；在所述第一栅极结构两侧的器件区基底中分别形成第一轻掺杂漏区和第一轻掺杂源区；在所述第一轻掺杂漏区中形成第一漏区；在所述第一轻掺杂源区中形成第一源区；
在所述第二栅极结构一侧的基底中形成第二漏区；形成连接所述第一漏区的第一漏插塞；形成连接所述第一源区的第一源插塞；形成连接所述第二漏区的第二漏插塞，所述第二漏插塞与所述第一漏插塞电连接；形成第二源结构或形成栅极导电结构，所述第二源结构包括第二源区和第二源插塞，所述第二源区位于所述第二栅极结构另一侧的隔离区基底中，所述第二源插塞与所述第一源插塞电连接；所述栅极导电结构连接所述第一栅极结构和所述第二栅极结构。
可选的，所述基底包括：衬底；位于所述器件区衬底上的第一鳍部；位于所述隔离区衬底上的第二鳍部，所述第二鳍部中具有开口，所述开口沿垂直于所述第二鳍部延伸方向的方向贯穿所述第二鳍部；形成所述基底的步骤包括：提供初始衬底；对所述初始衬底进行图形化，形成衬底和位于所述器件区衬底和隔离区衬底上的初始鳍部；对隔离区初始鳍部进行刻蚀，在所述器件区形成第一鳍部，并在所述隔离区衬底上形成第二鳍部和位于所述第二鳍部中的所述开口。
可选的，形成所述第一栅极结构和第二栅极结构之前，还包括：在所述器件区和隔离区基底中形成隔离结构，所述隔离结构覆盖所述第一鳍部部分侧壁和第二鳍部部分侧壁，所述隔离层位于所述开口底部的隔离结构上；形成所述隔离结构和所述隔离层的步骤包括：在所述器件区和隔离区衬底上形成隔离材料层，所述隔离材料层覆盖所述第一鳍部和第二鳍部侧壁；在所述开口中的隔离材料层上形成保护层；以所述保护层为掩膜对所述隔离材料层进行刻蚀，形成隔离结构和位于所述开口中的隔离结构上的隔离层。
可选的，形成所述保护层的步骤包括：在所述隔离材料层上形成牺牲层，所述牺牲层暴露出所述开口中的隔离材料层；在所述牺牲层暴露出的隔离材料层上和所述牺牲层上形成初始保护层；去除所述牺牲上的初始保护层，形成保护层；去除所述牺牲上的初始保护层之后，去除所述牺牲层。
可选的，所述基底包括：衬底；位于所述器件区衬底上的第一鳍部；位于所述隔离区衬底上的第二鳍部，所述第二鳍部中具有开口，所述开口在垂直于所述第二鳍部延伸方向上贯穿所述第二鳍部，所述隔离层位于所述开口中；所述形成方法还包括：分别在所述第二栅极结构两侧的隔离区基底中形成第二轻掺杂源区和第二轻掺杂漏区，所述第二漏区位于所述第一轻掺杂漏区中；形成所述第一轻掺杂漏区、第一轻掺杂源区、第二轻掺杂漏区和第二轻掺杂源区的步骤包括：对所述第一栅极结构两侧的基底，以及所述第二栅极结构两侧的基底进行轻掺杂注入；形成所述第一源插塞、第一漏插塞、第二源插塞和第二漏插塞的步骤包括：在所述器件区和隔离区的基底上形成介质层，所述介质层覆盖所述第一栅极结构和第二栅极结构侧壁；在所述介质层中形成源接触孔和漏接触孔，所述源接触孔暴露出所述第一源区和第二源区，所述漏接触孔暴露出所述第一漏区和第二漏区；在所述漏接触孔中形成漏插塞，所述漏插塞连接所述第一漏区和第二漏区，所述漏插塞包括：连接所述第一漏区的第一漏插塞，以及连接所述第二漏区的第二漏插塞；在所述源接触孔中形成源插塞，所述源插塞连接所述第一源区和第二源区，所述源插塞包括：连接所述第一源区的第一源插塞，以及连接所述第二源区的第二源插塞。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体结构中，所述第一栅极结构与所述第一漏插塞之间的总电容包括：第一栅极结构与第一漏插塞之间的寄生电容，以及所述第一轻掺杂漏区与第一晶体管沟道之间的电容；所述隔离区基底中具有隔离层，所述第二栅极结构位于所述隔离层表面，因此所述第二晶体管不存在沟道，也就不存在沟道与第二轻掺杂漏区之间的电容，从而使所述第二栅极结构与所述第二漏插塞之间的总电容不包括沟道与第二轻掺杂漏区之间的电容。通过改变所述第二晶体管和第一晶体管的个数，能够测量第一轻掺杂漏区与第一晶体管沟道之间的电容，从而对第一轻掺杂漏区的位置进行测量和控制，从而能够改善半导体结构性能。
本发明技术方案提供的测量电容的方法中，在所述第一晶体管中，所述第一栅极结构与第二漏插塞之间具有寄生电容，所述第一轻掺杂漏区与第一晶体管沟道之间也具有电容；在所述第二晶体管中，所述隔离区基底上具有隔离层，所述第二栅极结构位于所述隔离层表面，因此所述第二晶体管不存在沟道，也就不存在沟道与第二轻掺杂漏区之间的电容。此外，在所述第一半导体结构与所述第二半导体结构中，第一晶体管的个数与第二晶体管的个数的比值不相同，通过获取第一电容、第二电容、以及所述第一比值和第二比值可以计算获得第一轻掺杂漏区与第一晶体管沟道之间的所述单位沟道宽度电容，从而对第一轻掺杂漏区的位置进行测量和控制，进而改善半导体结构的性能。
本发明技术方案提供的半导体结构的形成方法中，所述第一栅极结构与所述第一漏插塞之间的总电容包括：第一栅极结构与第一漏插塞之间的寄生电容，以及所述第一轻掺杂漏区与第一晶体管沟道之间的电容；所述隔离区基底中具有隔离层，所述第二栅极结构形成于所述隔离层表面，因此所述第二栅极结构下方基底中不存在沟道，也就不存在沟道与第二轻掺杂漏区之间的电容，从而使所述第二栅极结构与所述第二漏插塞之间的总电容不包括沟道与第二轻掺杂漏区之间的电容，进而能够对第一轻掺杂漏区与第一晶体管沟道之间的电容进行测量和控制，实现对第一轻掺杂漏区的位置进行测量和控制，从而能够改善半导体结构性能。
附图说明
图1和图2是一种半导体结构的结构示意图；
图3至图22是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
现有的半导体结构存在诸多问题，例如：难以对晶体管沟道与轻掺杂区之间的电容进行测量。
以下结合图1和图2分析所述半导体结构难以对晶体管沟道与轻掺杂区之间的电容进行测量的原因。
图1和图2是一种半导体结构的结构示意图。
请参考图1和图2，图2是图1沿切割线11-12的剖面图，所述半导结构包括：衬底100；位于所述衬底100上的鳍部101；横跨所述鳍部101的栅极结构120，所述栅极结构120覆盖所述鳍部101部分侧壁和顶部表面；分别位于所述栅极结构120两侧鳍部101中的轻掺杂源区142和轻掺杂漏区141；位于所述轻掺杂源区142中的源区112；位于所述轻掺杂漏区141中的漏区111；覆盖所述鳍部101的介质层140(图1中未示出)，所述介质层140覆盖所述栅极结构120侧壁；位于所述介质层140中的第一插塞131和第二插塞132，所述第一插塞131连接所述漏区111，所述第二插塞132连接所述源区112。
其中，要测量所述轻掺杂漏区141到晶体管沟道之间的距离，就需要对所述轻掺杂漏区141与晶体管沟道之间的电容进行测量，从而需要获取所述第一插塞131和所述第二插塞132之间的总电容。然而所述总电容包括：第二插塞132与栅极结构120之间的寄生电容、第一插塞131与栅极结构120之间的寄生电容、所述漏区111与所述栅极结构120之间的寄生电容、所述源区112与所述栅极结构120之间的寄生电容、所述轻掺杂漏区141与晶体管沟道之间的电容、以及所述轻掺杂源区142与晶体管沟道之间的电容。很难将所述轻掺杂漏区141与晶体管沟道之间的电容、以及所述轻掺杂源区142与晶体管沟道之间的电容从所述总电容中分离出来，从而很难得到轻掺杂漏区141与晶体管沟道之间的电容，或者所述轻掺杂源区142与晶体管沟道之间的寄生电容。
为解决所述技术问题，本发明提供了一种半导体结构，包括：基底，所述基底包括器件区和隔离区；位于所述器件区的第一晶体管，所述第一晶体管包括：位于所述器件区基底表面的第一栅极结构；分别位于所述第一栅极结构两侧的器件区基底中的第一轻掺杂源区和第一轻掺杂漏区；位于所述第一轻掺杂漏区中的第一漏区；位于器件区第一轻掺杂源区中的第一源区；连接所述第一漏区的第一漏插塞；连接所述第一源区的第一源插塞；位于所述隔离区基底中的隔离层；位于所述隔离区的第二晶体管，所述第二晶体管包括：位于所述隔离层表面的第二栅极结构，所述第二栅极结构与所述第一栅极结构电相连；位于所述第二栅极结构一侧基底中的第二漏区；连接所述第二漏区的第二漏插塞，所述第二漏插塞与所述第一漏插塞电连接；第二源结构或栅极导电结构，所述第二源结构包括第二源区和第二源插塞，所述第二源区位于所述第二栅极结构另一侧的隔离区基底中，所述第二源区与第二源插塞连接，所述第二源插塞与所述第一源插塞电连接，所述栅极导电结构与所述第一栅极结构和第二栅极结构电连接。
其中，所述第一栅极结构与所述第一漏插塞之间的总电容包括：第一栅极结构与第一漏插塞之间的寄生电容，以及所述第一轻掺杂漏区与第一晶体管沟道之间的电容；所述隔离区基底中具有隔离层，所述第二栅极结构位于所述隔离层表面，因此所述第二晶体管不存在沟道，也就不存在沟道与第二轻掺杂漏区之间的电容，从而使所述第二栅极结构与所述第二漏插塞之间的总电容不包括沟道与第二轻掺杂漏区之间的电容。通过改变所述第二晶体管和第一晶体管的个数，能够测量第一轻掺杂漏区与第一晶体管沟道之间的电容，从而对第一轻掺杂漏区的位置进行测量和控制，从而能够改善半导体结构性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图22是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图3至图6，图4是图3沿切割线21-22的剖面图，图5是图3沿切割线23-24的剖面图，图6是图3沿切割线5-6的剖面图，提供基底，所述基底包括器件区A和隔离区B。
所述器件区A用于形成第一晶体管，所述隔离区B用于形成第二晶体管。
本实施例中，所述基底包括：衬底200；位于所述器件区A衬底200上的第一鳍部201；位于所述隔离区B衬底200上的第二鳍部202，所述第二鳍部202中具有开口203，所述开口203在垂直于所述第二鳍部202延伸方向上贯穿所述第二鳍部202。在其他实施例中，所述基底还可以为平面基底，所述隔离区基底中具有开口。
本实施例中，形成所述基底的步骤包括：提供初始衬底；对所述初始衬底进行图形化，形成衬底200和位于所述器件区A衬底200和隔离区B衬底200上的初始鳍部；对隔离区B初始鳍部进行刻蚀，在所述器件区A形成第一鳍部201，并在所述隔离区B衬底200上形成第二鳍部202和位于所述第二鳍部202中的所述开口203。
所述器件区A包括第一器件区和第二器件区，所述第一器件区和第二器件区分别位于所述隔离区B两侧。在其他实施例中，所述器件区还可以仅包括第一器件区或第二器件区。
本实施例中，所述第一器件区第一鳍部201的个数与第二器件区第一鳍部201的个数相同。在其他实施例中，所述第一器件区与所述第二器件中第一鳍部的个数还可以不相同。
在其他实施例中，形成所述基底的步骤还可以包括：提供初始衬底；对所述初始衬底进行图形化，形成衬底和位于所述衬底上的第一鳍部和第二鳍部。
本实施例中，所述第一鳍部201和第二鳍部202的延伸方向相互平行。且所述第一鳍部201之间的间距、第二鳍部202之间的间距以及所述第一鳍部201和第二鳍部202之间的间距相同。
本实施例中，对隔离区B初始鳍部进行刻蚀的工艺包括干法刻蚀。
如果所述第一鳍部201的个数过少，容易使后续形成的第一晶体管的个数过少，从而容易使后续形成的第一轻掺杂漏区与第一晶体管沟道之间的电容较小，不容易检测；如果所述第一鳍部201的个数过多，容易降低所形成半导体结构的集成度。具体的，本实施例中，所述第一鳍部201的个数大于8小于80。
本实施例中，所述第一器件区第一鳍部201的个数与第二器件区第一鳍部202的个数相同。具体的，所述第一器件区第一鳍部201的个数大于4且小于40，所述第二器件区第二鳍部201的个数大于4且小于40。
如果所述第二鳍部202的个数过少，容易使后续形成的第二晶体管的个数过少，从而容易使后续形成的第二漏插塞与第二栅极结构之间的电容较小，不容易检测；如果所述第二鳍部202的个数过多，容易降低所形成半导体结构的集成度。本实施例中，第二鳍部202的个数小于第一鳍部201的个数，且大于第一鳍部201个数的一半，具体的，所述第二鳍部202的个数大于4小于40。
本实施例中，所述形成方法还包括：在对所述第一鳍部201进行阱区离子注入，在所述第一鳍部201中形成阱区。
本实施例中，所述阱区中具有沟道掺杂离子，所述沟道掺杂离子为N型离子。具体的，所述沟道掺杂离子为磷离子或砷离子。在其他实施例中，所述沟道掺杂离子还可以为P型离子，例如硼离子或BF2-离子。
后续在所述隔离区B基底中形成隔离层。
本实施例中，所述形成方法还包括：在所述器件区A和隔离区B基底中形成隔离结构；所述隔离结构覆盖所述第一鳍部201部分侧壁和第二鳍部202部分侧壁；所述隔离层位于所述开口203底部暴露出的隔离结构上。具体的，形成所述隔离结构和隔离层的步骤如图7至图13所示。
请参考图7，图7是在图4基础上的后续步骤示意图，在所述器件区A和隔离区B衬底200上形成隔离材料层210，所述隔离材料层210覆盖所述第一鳍部201和第二鳍部202侧壁。
所述隔离材料层210用于后续形成隔离结构和隔离层。
本实施例中，所述隔离材料层210的材料为氧化硅。在其他实施例中，所述隔离材料层的材料还可以为氮氧化硅或氮化硅。
本实施例中，形成所述隔离材料层210的工艺包括：化学气相沉积工艺、物理气相沉积工艺或原子层气相沉积工艺。
本实施例中，所述隔离材料层210表面与所述第一鳍部201和第二鳍部202顶部表面齐平，在其他实施例中，所述隔离材料层表面还可以高于所述第一鳍部和第二鳍部顶部表面。
后续在所述开口203(如图5所示)中的隔离材料层210上形成保护层。
本实施例中，形成所述保护层的步骤如图8至图11所示。
请参考图8，在所述隔离材料层210上形成牺牲层204，所述牺牲层204暴露出所述开口203(如图5所示)中的隔离材料层210。
所述牺牲层204用作后续平坦化处理的停止层。
所述牺牲层204的材料与所述隔离材料层210的材料不相同。具体的，本实施例中，所述牺牲层204的材料为氮化硅。在其他实施例中，所述隔离材料层的材料为氮化硅，所述牺牲层的材料还可以为氧化硅或氮氧化硅。
本实施例中，形成所述牺牲层204的步骤包括：在所述隔离材料层210、所述第一鳍部201顶部和第二鳍部202顶部上形成初始牺牲层；对所述初始牺牲层进行图形化去除所述开口203中隔离材料层210上的初始牺牲层，形成牺牲层204。
请参考图9，在所述牺牲层204暴露出的隔离材料层210上和所述牺牲层204上形成初始保护层220。
所述初始保护层220用于后续形成保护层，从而在后续刻蚀隔离材料层210的过程中，对所述开口203(如图5所示)中的隔离材料层210进行保护。
所述初始保护层220的材料与所述牺牲层204的材料不相同。本实施例中，所述初始保护层220的材料与所述隔离材料层210的材料相同，具体的，所述初始保护层220的材料为氧化硅。
在其他实施例中，所述初始保护层的材料还可以与初始隔离层的材料不相同。具体的，所述初始保护层的材料还可以为氮化硅或氮氧化硅。
本实施例中，形成所述初始保护层220的工艺包括化学气相沉积工艺或原子层气相沉积工艺。
请参考图10，去除所述牺牲层204上的初始保护层220(如图9所示)，形成保护层221。
所述保护层221用于在后续刻蚀隔离材料层210的过程中，对所述开口203(如图5所示)中的隔离材料层210进行保护。
本实施例中，所述保护层221的材料为氧化硅。在其他实施例中，所述保护层的材料还可以为氮化硅或氮氧化硅。
本实施例中，去除所述牺牲层204上的初始保护层220的工艺包括化学机械研磨工艺或干法刻蚀工艺。
请参考图11，去除所述牺牲层204上的初始保护层220之后，去除所述牺牲层204(如图10所示)
本实施例中，通过干法刻蚀工艺或湿法刻蚀工艺去除所述牺牲层204。
请参考图12和图13，图13是图12沿切割线1-2的剖面图，以所述保护层221为掩膜对所述隔离材料层210(如图11所示)进行刻蚀，形成隔离结构211和位于所述开口203(如图5所示)中的隔离结构211上的隔离层212。
所述隔离结构211用于实现第一鳍部201之间、第二鳍部202之间以及第一鳍部201和第二鳍部202之间的电绝缘；所述隔离层212用于实现后续形成的第二栅极结构与隔离区B衬底200之间的电绝缘。
所述隔离区B基底中具有隔离层212，所述第二栅极结构252形成于所述隔离层212表面，因此所述第二栅极结构252下方基底中不存在沟道，也就不存在沟道与后续形成的第二轻掺杂漏区后第二轻掺杂源区之间的电容，从而使后续形成第二栅极结构与第二漏插塞之间的总电容不包括沟道与第二轻掺杂漏区之间的电容。
本实施例中，所述隔离结构211和所述隔离层212的材料为氧化硅，氧化硅具有很好的绝缘性。在其他实施例中，所述隔离结构和所述隔离层的材料还可以为氮化硅或氮氧化硅。
本实施例中，对所述隔离材料层210进行刻蚀的工艺包括干法刻蚀工艺。
请参考图14和图15，图14是图3基础上的后续步骤示意图，图15是图14沿切割线3-4的剖面图，在所述器件区A基底表面形成第一栅极结构251；在所述隔离区B隔离层212表面形成第二栅极结构252，所述第二栅极结构252与所述第一栅极结构251电相连。
本实施例中，所述第一栅极结构251横跨所述第一鳍部201，且所述第一栅极结构251位于所述第一鳍部201部分侧壁和顶部表面。所述第二栅极结构252沿垂直于所述第二鳍部202的方向横跨所述隔离层212。
本实施例中，所述第二栅极结构252与所述第一栅极结构251相互接触，构成栅极组，所述栅极组250延伸方向垂直于所述第一鳍部201和第二鳍部202的延伸方向，且横跨所述第一鳍部201和隔离层212。
本实施例中，所述栅极组250包括：横跨所述第一鳍部201和隔离层212的栅介质层，所述栅介质层位于所述第一鳍部201部分侧壁和顶部表面以及所述隔离层212部分顶部表面；位于所述栅介质层上的栅极。
本实施例中，所述栅介质层的材料为氧化硅。在其他实施例中，所述栅介质层的材料还可以为高K(K大于3.9)介质材料，例如，HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4。
本实施例中，所述栅极的材料为多晶硅。在其他实施例中，所述栅极的材料还可以为金属，例如Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。
本实施例中，形成所述第一栅极结构251和第二栅极结构252的步骤包括：形成覆盖所述隔离区B和器件区A基底的栅极层；对所述栅极层进行图形化，形成横跨所述隔离层212和第一鳍部201的栅极组250，所述栅极组250覆盖所述第一鳍部201部分侧壁和顶部表面以及所述隔离层212部分表面，所述栅极组250包括：位于所述隔离层212表面的第二栅极结构252以及位于所述第一鳍部201部分侧壁和顶部表面的第一栅极结构251，所述第一栅极结构251覆盖所述第一鳍部201部分侧壁和顶部表面。
请参考图16和图17，图16是12基础上的后续步骤示意图，图17是在图12基础上的后续步骤示意图，分别在所述第一栅极结构251两侧的器件区A基底中形成第一轻掺杂漏区261和第一轻掺杂源区262。
所述第一轻掺杂漏区261用于降低后续形成的第一漏区与第一晶体管沟道之间的接触电阻，所述第一轻掺杂源区262用于降低后续形成的第一源区与第一晶体管沟道之间的接触电阻。
本实施例中，所述形成方法还包括：分别在所述第二栅极结构252两侧的隔离区B基底中形成第二轻掺杂漏区263和第二轻掺杂源区264，所述第二轻掺杂漏区263和第二轻掺杂源区264中也具有所述轻掺杂离子。
本实施例中，所述第一轻掺杂漏区261和第一轻掺杂源区262分别位于所述第一栅极结构251两侧的第一鳍部201中。
本实施例中，所述第二轻掺杂漏区263和第二轻掺杂源区264分别位于所述第二栅极结构252两侧的第二鳍部202中。
本实施例中，所述第一轻掺杂源区262、第一轻掺杂漏区261、第二轻掺杂源区264与所述第二轻掺杂漏区263中具有轻掺杂离子。
本实施例中，所述轻掺杂离子为P型离子，具体的，所述轻掺杂离子为硼离子或BF2-离子。在其他实施例中，所述轻掺杂离子为N型离子，例如磷离子或砷离子。
本实施例中，形成所述第一轻掺杂漏区261、第一轻掺杂源区262、第二轻掺杂漏区263和第二轻掺杂源区264的步骤包括：以所述第一栅极结构251和所述第二栅极结构252为掩膜对所述第一鳍部201和第二鳍部202进行轻掺杂注入。
请参考图18和图19，图18是在图16基础上的后续步骤示意图，图19是在图17基础上的后续步骤示意图，在所述第一轻掺杂漏区261中形成第一漏区271；在所述第一轻掺杂源区262中形成第一源区272。
本实施例中，所述形成方法还包括：在所述第二轻掺杂源区264中形成第二源区274。在其他实施例中，还可以不形成所述第二源区。
本实施例中，形成所述第一漏区271、第一源区272、第二漏区273和第二源区274的步骤包括：在所述第一栅极结构251两侧的基底中、以及第二栅极结构252两侧的基底中形成凹槽；通过外延生长工艺在第一栅极结构251两侧的凹槽中分别形成第一漏区271和第一源区272，并在所述第二栅极结构252两侧的凹槽中分别形成第二漏区273和第二源区274。
本实施例中，形成所述凹槽的工艺包括：干法刻蚀和湿法刻蚀的共同作用。
本实施例中，所述第一漏区271、第一源区272、第二漏区273和第二源区274的材料相同。具体的，所述第一漏区271、第一源区272、第二漏区273和第二源区274的材料为硅锗或硅。在其他实施例中，所述第一漏区、第一源区、第二漏区和第二源区的材料还可以为硅碳。
本实施例中，所述第一漏区271、第一源区272、第二漏区273和第二源区274中具有掺杂离子，所述第一漏区271、第一源区272、第二漏区273和第二源区274中的掺杂离子的导电类型相同。具体的，所述掺杂离子的导电类型与所述轻掺杂离子的导电类型相同。具体的，所述掺杂离子为硼离子或FB2-离子。在其他实施例中，所述掺杂离子还可以为磷离子或砷离子。
本实施例中，所述第一栅极结构251、第一轻掺杂漏区261、第一轻掺杂源区262、第一漏区271和第一源区272构成第一晶体管；所述第二栅极结构252、第二轻掺杂漏区263、第二轻掺杂源区264、第二漏区273和第二源区274构成第二晶体管。
请参考图20至图22，图21是图20沿切割线25-26的剖面图，图22是图20沿切割线27-28的剖面图，形成连接所述第一漏区271的第一漏插塞281；形成连接所述第一源区272的第一源插塞282；形成连接所述第二漏区273的第二漏插塞291，所述第二漏插塞291与所述第一漏插塞281电连接。
所述第一漏插塞281用于实现第一漏区271与外界的电连接，所述第一源插塞282用于实现第一源区272与外界的电连接，所述第二漏插塞291用于实现第二漏区273与外界的电连接。
本实施例中，形成介质层280之后，所述形成方法还包括：形成连接所述第二源区274的第二源插塞292。在其他实施例中，所述形成方法还可以不包括形成所述第二源插塞的步骤。
具体的，本实施例中，形成所述第一源插塞282、第一漏插塞281、第二源插塞292和第二漏插塞291的步骤包括：在所述器件区A和隔离区B的基底上形成介质层280，所述介质层280覆盖所述第一栅极结构251和第二栅极结构251侧壁；在所述介质层280中形成源接触孔和漏接触孔，所述源接触孔暴露出所述第一源区272和第二源区，所述漏接触孔暴露出所述第一漏区271和第二漏区273；在所述漏接触孔中形成漏插塞，所述漏插塞连接所述第一漏区271和第二漏区273，所述漏插塞包括：连接所述第一漏区271的第一漏插塞281，以及连接所述第二漏区273的第二漏插塞291；在所述源接触孔中形成源插塞，所述源插塞连接所述第一源区272和第二源区274，所述源插塞包括：连接所述第一源区272的第一源插塞282，以及连接所述第二源区274的第二源插塞292。
本实施例中，所述介质层280位于所述第一漏区271上和第二漏区273上以及所述第一漏区271和第二漏区273之间的基底上，所述介质层280覆盖所述第一栅极结构251和第二栅极结构252侧壁。
所述第一栅极结构251与所述第一漏插塞281之间的总电容包括：第一栅极结构251与第一漏插塞281之间的寄生电容，以及所述第一轻掺杂漏区261与第一晶体管沟道之间的电容；所述隔离区B基底上具有隔离层212，所述第二栅极结构252形成于所述隔离层212表面，因此所述第二栅极结构252下方基底中不存在沟道，也就不存在沟道与第二轻掺杂漏区263之间的电容，从而使所述第二栅极结构252与所述第二漏插塞291之间的总电容不包括沟道与所述第二轻掺杂漏区263之间的电容，进而能够对第一轻掺杂漏区261与第一晶体管沟道之间的电容进行测量和控制，从而对第一轻掺杂漏区261的位置进行测量和控制，因此，所述形成方法能够改善半导体结构性能。
具体的，本实施例中，可以通过测量所述第一漏插塞281和第一源插塞282之间的电容，并根据所述第一鳍部201和第二鳍部202的个数计算所述第一轻掺杂漏区261与晶体管沟道之间的单位沟道宽度电容，所述单位沟道宽度电容为所述第一轻掺杂漏区261与第一栅极结构251下方基底之间的电容与第一轻掺杂漏区261的宽度之间的比值，所述第一轻掺杂漏区261的宽度为第一轻掺杂漏区261在第一栅极结构251延伸方向上的尺寸。
本实施例中，所述第一轻掺杂漏区261的宽度即为所述第一鳍部201的宽度。因此，所述单位沟道宽度电容为第一轻掺杂漏区261与第一栅极结构251下方基底之间的电容与鳍部201宽度的比值。
在其他实施例中，所述形成方还可以包括：在所述介质层中形成连接所述第二栅极结构和第一栅极结构的栅极导电结构。具体的，可以通过测量所述第一漏插塞和第一栅极导电结构之间的电容，并根据所述第一鳍部和第二鳍部的个数计算所述第一轻掺杂漏区与晶体管沟道之间的单位沟道宽度电容，所述单位沟道宽度电容为所述第一轻掺杂漏区与第一栅极结构下方基底之间的电容与第一轻掺杂漏区的宽度之间的比值，所述第一轻掺杂漏区的宽度为第一轻掺杂漏区在第一栅极结构延伸方向上的尺寸。
本实施例中，所述第一漏插塞281、第二漏插塞291、第一源插塞282和第二源插塞292的材料为钨或铝。在其他实施例中，所述第一漏插塞、第二漏插塞、第一源插塞和第二源插塞的材料还可以为铜。
综上，本发明实施例提供的半导体结构的形成方法中，所述第一栅极结构与所述第一漏插塞之间的总电容包括：第一栅极结构与第一漏插塞之间的寄生电容，以及所述第一轻掺杂漏区与第一晶体管沟道之间的电容；所述隔离区基底中具有隔离层，所述第二栅极结构形成于所述隔离层表面，因此所述第二栅极结构下方基底中不存在沟道，也就不存在沟道与第二轻掺杂漏区之间的电容，从而使所述第二栅极结构与所述第二漏插塞之间的总电容不包括沟道与第二轻掺杂漏区之间的电容，进而能够对第一轻掺杂漏区与第一晶体管沟道之间的电容进行测量和控制，实现对第一轻掺杂漏区的位置进行测量和控制，从而能够改善半导体结构性能。
继续参考图20至22，本发明的实施例还提供一种半导体结构，包括：基底，所述基底包括器件区A和隔离区B；
位于所述器件区A的第一晶体管，所述第一晶体管包括：位于所述器件区A基底表面的第一栅极结构251，分别位于所述第一栅极结构251两侧的器件区A基底中的第一轻掺杂源区262和第一轻掺杂漏区261，位于器件区A第一轻掺杂源区262中的第一源区272，位于所述第一轻掺杂漏区261中的第一漏区271；连接所述第一漏区271的第一漏插塞281；
连接所述第一源区272的第一源插塞282；
位于所述隔离区B基底中的隔离层212；位于所述隔离区B的第二晶体管，所述第二晶体管包括：位于所述隔离层212表面的第二栅极结构252，所述第二栅极结构252与所述第一栅极结构251电相连；位于所述第二栅极结构252一侧基底中的第二漏区273；连接所述第二源区274的第二漏插塞291，所述第二漏插塞291与所述第一漏插塞281电连接；
第二源结构或栅极导电结构，所述第二源结构包括第二源区274和第二源插塞292，所述第二源区274位于所述第二栅极结构252另一侧的隔离区A基底中，所述第二源区274与第二源插塞292连接，所述第二漏插塞291与所述第一漏插塞281电连接，栅极导电结构与所述第一栅极结构251和第二栅极结构252电连接。
所述器件区A用于形成第一晶体管，所述隔离区B用于形成第二晶体管。
本实施例中，所述基底包括：衬底200；位于所述器件区A衬底200上的第一鳍部201；位于所述隔离区B衬底200衬底上的第二鳍部202，所述第二鳍部202中具有开口，所述开口在垂直于所述第二鳍部202延伸方向上贯穿所述第二鳍部202。在其他实施例中，所述基底还可以为平面基底，所述隔离区基底中具有开口。
所述器件区A包括第一器件区和第二器件区，所述第一器件区和第二器件区分别位于所述隔离区B两侧。在其他实施例中，所述器件区还可以仅包括第一器件区或第二器件区。
本实施例中，所述第一鳍部201和第二鳍部202的延伸方向相互平行。且所述第一鳍部201之间的间距、第二鳍部202之间的间距以及所述第一鳍部201和第二鳍部202之间的间距相同。
本实施例中，所述第一器件区第一鳍部201的个数与第二器件区第一鳍部201的个数相同。在其他实施例中，所述第一器件区与所述第二器件中第一鳍部的个数还可以不相同。
如果所述第一鳍部201的个数过少，容易使第一晶体管的个数过少，从而容易使第一漏区271与第一晶体管沟道之间的电容较小，不容易检测；如果所述第一鳍部201的个数过多，容易降低所形成半导体结构的集成度。具体的，本实施例中，所述第一鳍部201的个数大于8且小于80。
本实施例中，所述第一器件区第一鳍部201的个数与第二器件区第一鳍部202的个数相同。具体的，所述第一器件区第一鳍部201的个数大于4小于40，所述第二器件区第二鳍部201的个数大于4且小于40。
如果所述第二鳍部202的个数过少，容易使第二晶体管的个数过少，从而容易使第二漏插塞291与第二栅极结构252之间的电容较小，不容易检测；如果所述第二鳍部202的个数过多，容易降低所形成半导体结构的集成度。
本实施例中，第二鳍部202的个数小于第一鳍部201的个数，且大于第一鳍部201个数的一半，具体的，所述第二鳍部202的个数大于4且小于40。
本实施例中，所述半导体结构还包括：位于所述第一鳍部201和第二鳍部202中的阱区，所述阱区中具有沟道掺杂离子。
本实施例中，所述沟道掺杂离子为N型离子，具体的，所述沟道掺杂离子为磷离子或砷离子。在其他实施例中，所述沟道掺杂离子还可以为P型离子。
所述半导体结构还包括：位于所述器件区A和隔离区B基底中的隔离结构211，所述隔离层212位于所述开口中的隔离结构211上。
所述隔离结构211用于实现第一鳍部201之间、第二鳍部202之间以及第一鳍部201和第二鳍部202之间的电绝缘；所述隔离层212用于实现第二栅极结构252与隔离区B衬底200之间的电绝缘。
本实施例中，所述隔离结构211和所述隔离层212的材料相同，具体的，所述隔离结构211和所述隔离层212的材料为氧化硅，氧化硅具有很好的绝缘性。在其他实施例中，述隔离结构和所述隔离层的材料还可以不相同，所述隔离结构和所述隔离层的材料还可以为氮化硅或氮氧化硅。
本实施例中，所述第一栅极结构251横跨所述第一鳍部201，所述第二栅极结构252沿垂直于所述第二鳍部202的方向横跨所述隔离层212。
本实施例中，所述第二栅极结构252与所述第一栅极结构251相互接触连接，构成栅极组250，所述栅极组250延伸方向垂直于所述第一鳍部201和第二鳍部202的延伸方向，且横跨所述第一鳍部201和隔离层212。
本实施例中，所述栅极组250包括：横跨所述第一鳍部201和隔离层212的栅介质层，所述栅介质层位于所述第一鳍部201部分侧壁和顶部表面以及所述隔离层212部分顶部表面；位于所述栅介质层上的栅极。
本实施例中，所述栅介质层的材料为氧化硅。在其他实施例中，所述栅介质层的材料还可以为高K(K大于3.9)介质材料，例如，HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4。
本实施例中，所述栅极的材料为多晶硅。在其他实施例中，所述栅极的材料还可以为金属，例如Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。
所述第一轻掺杂漏区261用于降低第一漏区271与第一晶体管沟道之间的接触电阻，所述第一轻掺杂源区262用于降低第一源区272与第一晶体管沟道之间的接触电阻。
本实施例中，所述第一轻掺杂漏区261和第一轻掺杂源区262分别位于所述第一栅极结构251两侧的第一鳍部201中。
本实施例中，所述第一轻掺杂漏区261、第一轻掺杂源区262中具有轻掺杂离子。
本实施例中，所述半导体结构还包括：分别位于所述第二栅极结构252两侧基底中第二轻掺杂漏区263和第二轻掺杂源区264，所述第二轻掺杂漏区263和第二轻掺杂源区264中也具有所述轻掺杂离子。
本实施例中，所述轻掺杂离子为P型离子，具体的，所述轻掺杂离子为硼离子或BF2-离子。在其他实施例中，所述轻掺杂离子为N型离子，例如磷离子或砷离子。
本实施例中，所述半导体结构还包括：位于所述第二轻掺杂源区264中形成第二源区274。在其他实施例中，所述半导体结构还可以不具有所述第二源区。
本实施例中，所述第一漏区271、第一源区272、第二漏区273和第二源区274的材料相同。具体的，所述第一漏区271、第一源区272、第二漏区273和第二源区274的材料为硅锗或硅。在其他实施例中，所述第一漏区、第一源区、第二漏区和第二源区的材料还可以为硅碳。
本实施例中，所述第一漏区271、第一源区272、第二漏区273和第二源区274中具有掺杂离子，所述第一漏区271、第一源区272、第二漏区273和第二源区274中的掺杂离子的导电类型相同。具体的，所述掺杂离子的导电类型与所述轻掺杂离子的导电类型相同。所述掺杂离子为硼离子或BF2-离子。在其他实施例中，所述掺杂离子还可以为磷离子或砷离子。
所述第一漏插塞281用于实现第一漏区271与外界的电连接，所述第一源插塞282用于实现第一源区272与外界的电连接，所述第二漏插塞291用于实现第二漏区273与外界的电连接。
所述第一栅极结构251与所述第一漏插塞281之间的总电容包括：第一栅极结构251与第一漏插塞281之间的寄生电容，以及所述第一轻掺杂漏区261与第一晶体管沟道之间的电容；所述隔离区B基底上具有隔离层212，所述第二栅极结构252位于所述隔离层212表面，因此所述第二晶体管不存在沟道，也就不存在沟道与第二轻掺杂漏区263之间的电容，从而使所述第二栅极结构252与所述第二漏插塞291之间的总电容不包括第二轻掺杂漏区263与沟道之间的电容。综上，可以通过改变所述第一晶体管和第二晶体管的个数，对第一轻掺杂漏区261与第一晶体管沟道之间的电容进行测量和控制，从而对第一轻掺杂漏区261的位置进行测量和控制，从而能够改善半导体结构性能。
具体的，本实施例中，可以通过测量所述第一漏插塞281与所述第一源插塞282之间的电容值，根据所述第一鳍部201和第二鳍部202的个数计算第一轻掺杂漏区261与晶体管沟道之间的单位沟道宽度电容，所述单位沟道宽度电容为所述第一轻掺杂漏区261与第一栅极结构251下方基底之间的电容与第一轻掺杂漏区261的宽度之间的比值，所述第一轻掺杂漏区261的宽度为第一轻掺杂漏区261在第一栅极结构251延伸方向上的尺寸。
本实施例中，所述半导体结构还包括：位于所述器件区A和隔离区B基底上的介质层280，所述介质层280覆盖所述第一栅极结构251和第二栅极结构252侧壁。
本实施例中，所述半导体结构还包括：连接所述第二源区274的第二源插塞292。
本实施例中，所述第一漏插塞281、第一源插塞282、第二漏插塞291和第二源插塞292位于所述介质层280中。
在其他实施例中，所述半导体结构还可以包括：位于所述介质层中的栅极导电结构，所述栅极导电结构连接所述第二栅极结构和第一栅极结构，所述栅极导电结构包括连接所述第一栅极结构的第一栅极线和连接所述第二栅极结构的第二栅极线。具体的，可以通过测量所述第一漏插塞与所述第一栅极结构之间的电容值，根据所述第一鳍部和第二鳍部的个数计算第一轻掺杂漏区与晶体管沟道之间的单位沟道宽度电容，所述单位沟道宽度电容为所述第一轻掺杂漏区与第一栅极结构下方基底之间的电容与第一轻掺杂漏区的宽度之间的比值，所述第一轻掺杂漏区的宽度为第一轻掺杂漏区在第一栅极结构延伸方向上的尺寸。
本实施例中，所述第一漏插塞281、第二漏插塞283、第一源插塞282和第二源插塞284的材料为钨或铝。在其他实施例中，所述第一漏插塞、第二漏插塞、第一源插塞和第二源插塞的材料还可以为铜。
综上，本发明实施例提供的半导体结构中，所述第一栅极结构与所述第一漏插塞之间的总电容包括：第一栅极结构与第一漏插塞之间的寄生电容，以及所述第一轻掺杂漏区与第一晶体管沟道之间的电容；所述隔离区基底中具有隔离层，所述第二栅极结构位于所述隔离层表面，因此所述第二晶体管不存在沟道，也就不存在沟道与第二轻掺杂漏区之间的电容，从而使所述第二栅极结构与所述第二漏插塞之间的总电容不包括沟道与第二轻掺杂漏区之间的电容。通过改变所述第二晶体管和第一晶体管的个数，能够测量第一轻掺杂漏区与第一晶体管沟道之间的电容，从而对第一轻掺杂漏区的位置进行测量和控制，从而能够改善半导体结构性能。
继续参考图20至22，本发明的实施例还提供一种电容测量方法。
继续参考图20至22，提供第一半导体结构和第二半导体结构，所述第一半导体结构和第二半导体结构如上一实施例所述，且在所述第二半导体结构与所述第一半导体结构中，第一晶体管的个数与第二晶体管的个数的比值不相同。
具体的，所述第一半导体结构包括：基底，所述基底包括器件区A和隔离区B；位于所述器件区A的第一晶体管，所述第一晶体管包括：位于所述器件区A基底表面的第一栅极结构251；分别位于所述第一栅极结构251两侧的器件区A基底中的第一轻掺杂源区262和第一轻掺杂漏261；位于器件区A第一轻掺杂源区262中的第一源区272；位于所述第一轻掺杂漏区261中的第一漏区271；连接所述第一漏区271的第一漏插塞281；连接所述第一源区262的第一源插塞282；位于所述隔离区A基底中的隔离层212；位于所述隔离区B的第二晶体管，所述第二晶体管包括：位于所述隔离层B表面的第二栅极结构252，所述第二栅极结构252与所述第一栅极结构251电相连；位于所述第二栅极结构252一侧基底中的第二漏区273；连接所述第二漏区273的第二漏插塞291，所述第二漏插塞291与所述第一漏插塞281电连接；第二源区274或栅极导电结构，所述第二源区274位于所述第二栅极结构252另一侧的隔离区B基底中，所述第二源区274与第二源插塞292连接，所述第二源插塞292与所述第一源插塞282电连接，栅极导电结构与所述第一栅极结构251和第二栅极结构252电连接；在所述第一半导体结构中，所述第一晶体管的个数与第二晶体管的个数的比值为第一比值；
所述第二半导体结构包括：基底，所述基底包括器件区A和隔离区B；位于所述器件区A的第一晶体管，所述第一晶体管包括：位于所述器件区A基底表面的第一栅极结构251；分别位于所述第一栅极结构251两侧的器件区A基底中的第一轻掺杂源区262和第一轻掺杂漏261；位于器件区A第一轻掺杂源区262中的第一源区272；位于所述第一轻掺杂漏区261中的第一漏区271；连接所述第一漏区271的第一漏插塞281；连接所述第一源区272的第一源插塞282；位于所述隔离区A基底中的隔离层212；位于所述隔离区B的第二晶体管，所述第二晶体管包括：位于所述隔离层B表面的第二栅极结构252，所述第二栅极结构252与所述第一栅极结构251电相连；位于所述第二栅极结构252一侧基底中的第二漏区273；连接所述第二漏区273的第二漏插塞291，所述第二漏插塞291与所述第一漏插塞281电连接；第二源结构或栅极导电结构，所述第二源结构包括：第二源区274和第二源插塞292，所述第二源区274位于所述第二栅极结构252另一侧的隔离区B基底中，所述第二源区274与第二源插塞292连接，所述第二源插塞292与所述第一源插塞282电连接，栅极导电结构与所述第一栅极结构251和第二栅极结构252电连接；在所述第二半导体结构中，所述第一晶体管的个数与第二晶体管的个数的比值为第二比值；所述第一比值与所述第二比值不相同。
本实施例中，所述第一半导体结构和第二半导体结构与上一实施例中的半导体结构相同。在此不多做赘述。
本实施例中，所述第一半导体结构包括：第二源区274和第二源插塞292，所述第二源区274与第二源插塞292连接，所述第二源插塞292与所述第一源插塞282电连接。所述第一半导体结构不包括：所述栅极导电结构。在其他实施例中，所述第一半导体结构还可以包括所述栅极导电结构，不包括所述第二源区和第二源插塞。
本实施例中，所述第二半导体结构包括：第二源区274和第二源插塞292，所述第二源区274与第二源插塞292连接，所述第二源插塞292与所述第一源插塞282电连接。所述第一半导体结构不包括：所述栅极导电结构。在其他实施例中，所述第一半导体结构还可以包括所述栅极导电结构，不包括所述第二源区和第二源插塞。
本实施例中，所述第一半导体结构与所述第二半导体结构的不同之处在于：在所述第二半导体结构与所述第一半导体结构中，所述第一比值与所述第二比值不相同，即第一晶体管的个数与第二晶体管的个数的比值不相同。
本实施例中，所述第一半导体结构中的第一晶体管个数和第二晶体管个数之和等于所述第二半导体结构中的第一晶体管个数和第二晶体管个数之和。
具体的，在所述第一半导体结构和第二半导体结构中，第二鳍部202的个数小于第一鳍部201的个数，且大于第一鳍部201个数的一半；所述第一鳍部201的个数大于8小于80，所述第二鳍部202的个数大于4小于40。
本实施例中，所述第一半导体结构和所述第二半导体结构包括：分别位于所述为第一栅极结构251两侧基底中的第二轻掺杂漏区263和第二轻掺杂源区264，所述第二漏区273位于所述第二轻掺杂漏区263中；位于所述第二轻掺杂源区264中的第二源区274；连接所述第二源区274的第二源插塞292，所述第二源插塞292与所述第一源插塞282电连接。
在其他实施例中，所述第一半导体结构和所述第二半导体结构还可以不包括：所述第二轻掺杂漏区、第二轻掺杂源区、第二源区或第二源插塞。
在其他实施例中，所述第一半导体结构和所述第二半导体结构还可以包括：连接所述第二栅极结构和第一栅极结构的栅极导电结构。所述栅极导电结构包括：连接所述第一栅极结构的第一栅极线；连接所述第二栅极结构的第二栅极线。
继续参考图20至22，获取所述第一半导体结构的第一电容，所述第一电容为所述第一半导体结构中第一漏插塞281与所述第一源插塞282之间的电容，或者第一电容为所述第一半导体结构中所述第一漏插塞281与所述栅极导电结构之间的电容。
本实施例中，所述第一电容为第一半导体结构中，第一源插塞282与所述第一漏插塞281之间的电容。
在其他实施例中，所述第一半导体结构和第二半导体结构还包括：连接所述第一栅极结构的第一栅极线；连接所述第二栅极结构的第二栅极线，所述第二栅极线与所述第一栅极线电连接。所述第一电容还可以为第一半导体结构中第一栅极线与第一插塞之间的电容。
本实施例中，获取所述第一电容的步骤包括：对第一半导体结构中第一源插塞282和第一漏插塞281之间的电容进行测量，获取第一电容。
在其他实施例中，还可以通过对第一半导体结构中第一漏插塞和导电栅极结构之间的电容进行测量，获取第一电容。
继续参考图20至22，获取所述第二半导体结构的第二电容，所述第二电容为所述第二半导体结构中第一漏插塞281与所述第一源插塞282之间的电容，或者所述第二电容为所述第二半导体结构中所述第一漏插塞281与所述栅极导电结构之间的电容。
本实施例中，所述第二电容为第二半导体结构中，第一源插塞282与所述第一漏插塞281之间的电容。
在其他实施例中，第二半导体结构还可以包括：连接所述第一栅极结构的第一栅极线；连接所述第二栅极结构的第二栅极线，所述第二栅极线与所述第一栅极线电连接。所述第二电容为第二半导体结构中第一栅极线与第一插塞之间的电容。
本实施例中，获取所述第二电容的步骤包括：对第二半导体结构中第一源插塞282和第一漏插塞281之间的电容进行测量，获取第二电容。
在其他实施例中，获取所述第二电容的步骤包括：对第二半导体结构中第一源插塞和第一栅极线之间的电容进行测量，获取第二电容。
根据所述第一电容、第二电容、所述第一比值和第二比值容获取单位沟道宽度电容，所述单位沟道宽度电容为所述第一轻掺杂漏区261与第一栅极结构251下方基底之间的电容与第一轻掺杂漏区261的宽度之间的比值，所述第一轻掺杂漏区261的宽度为第一轻掺杂漏区261在第一栅极结构251延伸方向上的尺寸。
本实施例中，还包括：获取所述第一半导体结构中第二晶体管的个数M1，所述第一半导体结构中第一晶体管的个数N1，所述第二半导体结构中第二晶体管的个数M2，所述第二半导体结构中第一晶体管的个数N2。
所述第一电容为C1，所述第二电容为C2，则获取单位沟道宽度电容的步骤包括：根据第一电容等式(1)和第二电容等式(2)获取所述单位沟道宽度电容Cov：
2*M1*D1*Cmg+2*N1*(D1*Cmg+H1*Cov)＝C1 (1)
2*M2*D2*Cmg+2*N2*(D2*Cmg+H2*Cov)＝C2 (2)
其中，C1为所述第一电容，C2为所述第二电容，Cov为所述单位沟道宽度电容。
Cov为所述单位沟道宽度电容，Cmg为单位插塞电容，所述单位插塞电容为第一漏插塞281与所述第一栅极结构251之间的电容与第一漏插塞281宽度的比值，所述第一漏插塞281宽度为第一漏插塞281在沿第一栅极结构251延伸方向之间的比值。
D1为所述第一半导体结构中第一漏插塞281在所述第一栅极结构251延伸方向上的尺寸，H1为第一半导体结构中所述第一轻掺杂漏区261在所述第一栅极结构251延伸方向上的尺寸；D2为所述第二半导体结构中第二漏插塞291在所述第二栅极结构252延伸方向上的尺寸，H2为所述第二半导体结构中第二轻掺杂漏区263在所述第二栅极结构252延伸方向上的尺寸。
具体的，本实施例中，所述第一半导体结构和第二半导体结构中，所述第一晶体管的个数等于所述第一鳍部201的个数，所述第二晶体管的个数等于所述第二鳍部202的个数。
具体的，所述第一半导体结构中，所述第一鳍部201的个数为N1，所述第二鳍部202的个数为M1；在所述第二半导体结构中，所述第一鳍部201的个数为N2，所述第二鳍部202的个数为M2。
所述第一漏插塞281宽度为第一鳍部201的宽度与第一鳍部201之间的间距之和。
所述第一轻掺杂漏区261在沿所述第一栅极结构251延伸方向上的尺寸为所述第一鳍部201的宽度。
所述第二漏插塞291在所述第二栅极结构252延伸方向上的尺寸为第二鳍部202的宽度与相邻第二鳍部202之间的间距之和。
所述第二轻掺杂漏区263在所述第二栅极结构252延伸方向上的尺寸为第二鳍部202的宽度。
在所述第一半导体结构中，所述第一鳍部201和第二鳍部202的宽度相同，所述第一鳍部201之间、第二鳍部202之间以及所述第一鳍部201和第二鳍部202之间的间距相同；
在所述第二半导体结构中，所述第一鳍部201和第二鳍部202的宽度相同，所述第一鳍部201之间、第二鳍部202之间以及所述第一鳍部201和第二鳍部202之间的间距相同。
本实施例中，所述第一轻掺杂漏区261的宽度即为所述第一鳍部201的宽度。因此，所述单位沟道宽度电容为所述第一轻掺杂漏区261与第一栅极结构251下方基底之间的电容与第一鳍部201的宽度之间的比值。
本实施例中，所述第一漏插塞281宽度为第一鳍部201的宽度与第一鳍部201之间间距之和。所述单位插塞电容第一漏插塞281与所述第一栅极结构251之间的电容比第一鳍部201宽度和第一鳍部201之间间距之和。
获取单位沟道宽度电容的步骤包括：根据第一电容等式(3)和第二电容等式(4)获取所述单位沟道宽度电容Cov：
2*[W1*(N1+M1)+F1*(N1+M1-1)]*Cmg+2*N1*W1*Cov＝C1 (3)
2*[W2*(N2+M2)+F2*(N2+M2-1)]*Cmg+2*N2*W2*Cov＝C2 (4)
其中，Cov为所述单位沟道宽度电容，Cmg为单位插塞电容，所述单位插塞电容为第一漏插塞281与所述第一栅极结构251之间的电容与第一漏插塞281宽度的比值，所述第一漏插塞281宽度为第一漏插塞281在沿第一栅极结构251延伸方向上的尺寸。
W1为在所述第一半导体结构中第一鳍部201和第二鳍部202的宽度，F1为所述第一半导体结构中第一鳍部201之间、第二鳍部202之间以及第一鳍部201和第二鳍部202之间的间距，N1为所述第一半导体结构中第一鳍部201的个数，M1为所述第二鳍部202的个数；
W2为在所述第二半导体结构中所述第一鳍部201和第二鳍部202的宽度，F2为所述第二半导体结构中第一鳍部201之间、第二鳍部202之间以及第一鳍部201和第二鳍部202之间的间距，N2为所述第二半导体结构中第一鳍201的个数，M2为所述第二半导体结构中第二鳍部202的个数。
本实施例中，所述第一半导体结构和第二半导体结构中，所述第一鳍部201的宽度相等；所述第一半导体结构和第二半导体结构中，第二鳍部202的宽度相等；所述第一半导体结构和第二半导体结构中，第一鳍部201之间的间距相等；所述第一半导体结构和第二半导体结构中，第二鳍部202之间的间距相等；所述第一半导体结构和第二半导体结构中，第一鳍部201与第二鳍部202之间的间距相等。即W1＝W2，F1＝F2。
此外，本实施例中，所述第一半导体结构中的第一晶体管个数与第二晶体管个数之和等于所述第二半导体结构中的第一晶体管个数与第二晶体管个数之和，即N1+M1＝N2+M2，则，Cov＝(C1-C2)/[2*W1*(N2-N1)]。
在其他实施例中，所述第一半导体结构和第二半导体结构还包括：连接所述第一栅极结构的第一栅极线；连接所述第二栅极结构的第二栅极线，所述第二栅极线与所述第一栅极线电连接。
所述第一电容为第一半导体结构中第一栅极线与第一插塞之间的电容，所述第二电容为第二半导体结构中第一栅极线与第一插塞之间的电容。
获取所述第一电容的步骤包括：对第一半导体结构中第一源插塞和第一栅极线之间的电容进行测量，获取第一电容；获取所述第二电容的步骤包括：对第二半导体结构中第一源插塞和第一栅极线之间的电容进行测量，获取第二电容。
获取所述第一半导体结构中第二晶体管的个数M1，所述第一半导体结构中第一晶体管的个数N1，所述第二半导体结构中第二晶体管的个数M2，所述第二半导体结构中第一晶体管的个数N2，
获取单位沟道宽度电容的步骤包括：根据以下第一电容等式(5)和第二电容等式(6)获取所述单位沟道宽度电容Cov：
M1*D1*Cmg+N1*(D1*Cmg+H1*Cov)＝C1 (5)
M2*D2*Cmg+N2*(D2*Cmg+H2*Cov)＝C2 (6)
其中，C1为所述第一电容，C2为所述第二电容。
Cov为所述单位沟道宽度电容，Cmg为单位插塞电容，所述单位插塞电容为第一漏插塞281与所述第一栅极结构251之间的电容与第一漏插塞281宽度的比值，所述第一漏插塞281宽度为第一漏插塞281在沿第一栅极结构251延伸方向上的尺寸。
D1为所述第一半导体结构中第一漏插塞281在所述第一栅极结构延伸方向上的尺寸，H1为第一半导体结构中所述第一轻掺杂漏区在所述第一栅极结构延伸方向上的尺寸；D2为所述第二半导体结构中第二漏插塞在所述第二栅极结构延伸方向上的尺寸，H2为所述第二半导体结构中第二轻掺杂漏区在所述第二栅极结构延伸方向上的尺寸。
综上，本发明实施例提供的测量电容的方法中，在所述第一晶体管中，所述第一栅极结构与第二漏插塞之间具有寄生电容，所述第一轻掺杂漏区与第一晶体管沟道之间也具有电容；在所述第二晶体管中，所述隔离区基底上具有隔离层，所述第二栅极结构位于所述隔离层表面，因此所述第二晶体管不存在沟道，也就不存在沟道与第二轻掺杂漏区之间的电容。此外，在所述第一半导体结构与所述第二半导体结构中，第一晶体管的个数与第二晶体管的个数的比值不相同，通过获取第一电容、第二电容、以及所述第一比值和第二比值可以计算获得第一轻掺杂漏区与第一晶体管沟道之间的所述单位沟道宽度电容，从而对第一轻掺杂漏区的位置进行测量和控制，进而改善半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
基底，所述基底包括器件区和隔离区；
位于所述器件区的第一晶体管，所述第一晶体管包括：位于所述器件区基底表面的第一栅极结构；分别位于所述第一栅极结构两侧的器件区基底中的第一轻掺杂源区和第一轻掺杂漏区；位于所述第一轻掺杂漏区中的第一漏区；位于器件区第一轻掺杂源区中的第一源区；
连接所述第一漏区的第一漏插塞；
连接所述第一源区的第一源插塞；
位于所述隔离区基底中的隔离层；
位于所述隔离区的第二晶体管，所述第二晶体管包括：位于所述隔离层表面的第二栅极结构，所述第二栅极结构与所述第一栅极结构电相连；位于所述第二栅极结构一侧基底中的第二漏区；
连接所述第二漏区的第二漏插塞，所述第二漏插塞与所述第一漏插塞电连接；
第二源结构或栅极导电结构，所述第二源结构包括第二源区和第二源插塞，所述第二源区位于所述第二栅极结构另一侧的隔离区基底中，所述第二源区与第二源插塞连接，所述第二源插塞与所述第一源插塞电连接，所述栅极导电结构与所述第一栅极结构和第二栅极结构电连接。
2.如权利要求1所述的半导体结构，其特征在于，所述基底包括：衬底；位于所述器件区衬底上的第一鳍部；位于所述隔离区衬底上的第二鳍部，所述第二鳍部中具有开口，所述隔离层位于所述开口中。
3.如权利要求2所述的半导体结构，其特征在于，所述第一鳍部的个数为一个或多个；所述第二鳍部的个数为一个或多个。
4.如权利要求2所述的半导体结构，其特征在于，所述第一栅极结构横跨所述第一鳍部；所述第一源区和第一漏区分别位于所述第一鳍部中；所述第二栅极结构沿垂直于所述第二鳍部延伸方向的方向横跨所述隔离层，所述第一源区位于所述第二栅极结构一侧的第二鳍部中。
5.如权利要求1所述的半导体结构，其特征在于，所述器件区包括第一器件区和第二器件区，所述第一器件区和第二器件区分别位于所述隔离区两侧。
6.如权利要求1所述的半导体结构，其特征在于，所述第一晶体管的个数为一个或多个；所述第二晶体管的个数为一个或多个。
7.如权利要求1所述的半导体结构，其特征在于，所述第二晶体管还包括：分别位于所述第二栅极结构两侧基底中的第二轻掺杂源区和第二轻掺杂漏区，所述第二漏区位于所述第二轻掺杂漏区中，所述第二轻掺杂漏区与所述第二轻掺杂源区中具有轻掺杂离子。
8.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述器件区和隔离区基底上的介质层，所述第一漏插塞和第二漏插塞位于所述介质层中。
9.如权利要求1所述的半导体结构，其特征在于，所述第一栅极结构下方基底中具有沟道掺杂离子；所述第一轻掺杂漏区以及所述第一轻掺杂源区中具有轻掺杂离子，所述轻掺杂离子与所述沟道掺杂离子的导电类型不同。
10.如权利要求1所述的半导体结构，其特征在于，所述隔离层的材料为氧化硅、氮氧化硅或氮化硅。
11.一种测量电容的方法，其特征在于，包括：
提供第一半导体结构，所述第一半导体结构包括如权利要求1所述的半导体结构，在所述第一半导体结构中，所述第一晶体管的个数与第二晶体管的个数的比值为第一比值；
提供第二半导体结构，所述第二半导体结构包括如权利要求1所述的半导体结构，在所述第二半导体结构中，所述第一晶体管的个数与第二晶体管的个数的比值为第二比值，所述第二比值与所述第一比值不相同；
获取第一电容，所述第一电容为所述第一半导体结构中第一漏插塞与所述第一源插塞之间的电容，或者所述第一电容为所述第一半导体结构中所述第一漏插塞与所述栅极导电结构之间的电容；
获取第二电容，所述第二电容为所述第二半导体结构中第一漏插塞与所述第一源插塞之间的电容，或者所述第二电容为所述第二半导体结构中所述第一漏插塞与所述栅极导电结构之间的电容；
根据所述第一电容、第二电容、所述第一比值和第二比值获取第一半导体结构或第二半导体结构中，第一轻掺杂漏区与所述第一栅极结构下方基底之间的单位沟道宽度电容。
12.如权利要求11所述的测量电容的方法，其特征在于，所述第一半导体结构和所述第二半导体结构包括：位于所述隔离区基底中的第二源区，所述第二源区与所述第二漏区分别位于所述第二栅极结构两侧；连接所述第二源区的第二源插塞，所述第二源插塞与所述第一源插塞电连接；
所述第一电容为第一半导体结构中第一源插塞与所述第一漏插塞之间的电容，所述第二电容为第二半导体结构中第二源插塞与所述第二漏插塞之间的电容；
获取所述第一电容的步骤包括：对第一半导体结构中第一源插塞和第一漏插塞之间的电容进行测量，获取第一电容；获取所述第二电容的步骤包括：对第二半导体结构中第一源插塞和第一漏插塞之间的电容进行测量，获取第二电容；
所述的测量电容的方法还包括：获取所述第一半导体结构中第二晶体管的个数M1，所述第一半导体结构中第一晶体管的个数N1；获取所述第二半导体结构中第二晶体管的个数M2，所述第二半导体结构中第一晶体管的个数N2；
获取单位沟道宽度电容的步骤包括：根据第一电容等式和第二电容等式获取所述单位沟道宽度电容Cov：
2*M1*D1*Cmg+2*N1*(D1*Cmg+H1*Cov)＝C1；
2*M2*D2*Cmg+2*N2*(D2*Cmg+H2*Cov)＝C2；
其中，C1为所述第一电容，C2为所述第二电容，Cov为所述单位沟道宽度电容，所述单位沟道宽度电容为所述第一轻掺杂漏区与第一栅极结构下方基底之间的电容与第一轻掺杂漏区的宽度之间的比值，所述第一轻掺杂漏区的宽度为第一轻掺杂漏区在第一栅极结构延伸方向上的尺寸；Cmg为单位插塞电容，所述单位插塞电容为所述第一漏插塞与第一栅极结构之间的寄生电容与第一漏插塞的宽度之间的比值，所述第一漏插塞的宽度为第一漏插塞在第一栅极结构延伸方向上的尺寸；
D1为第一半导体结构中所述第一漏插塞在所述第一栅极结构延伸方向上的尺寸，H1为第一半导体结构中第一轻掺杂漏区在所述第一栅极结构延伸方向上的尺寸；D2为所述第二半导体结构中第二漏插塞在所述第二栅极结构延伸方向上的尺寸，H2为所述第二半导体结构中第二轻掺杂漏区在所述第二栅极结构延伸方向上的尺寸。
13.如权利要求11所述的测量电容的方法，其特征在于，所述第一半导体结构和第二半导体结构包括：连接所述第一栅极结构和第二栅极结构的栅极导电结构；
所述第一电容为第一半导体结构中栅极导电结构与第一插塞之间的电容，所述第二电容为第二半导体结构中栅极导电结构与第一插塞之间的电容；
获取所述第一电容的步骤包括：对第一半导体结构中第一漏插塞和栅极导电结构之间的电容进行测量，获取第一电容；获取所述第二电容的步骤包括：对第二半导体结构中第一漏插塞和栅极导电结构之间的电容进行测量，获取第二电容；
还包括：获取所述第一半导体结构中第二晶体管的个数M1，所述第一半导体结构中第一晶体管的个数N1；获取所述第二半导体结构中第二晶体管的个数M2，所述第二半导体结构中第一晶体管的个数N2；
获取所述单位沟道宽度电容的步骤包括：根据第一电容等式和第二电容等式获取所述单位沟道宽度电容Cov：
M1*D1*Cmg+N1*(D1*Cmg+H1*Cov)＝C1；
M2*D2*Cmg+N2*(D2*Cmg+H2*Cov)＝C2；
其中，C1为所述第一电容，C2为所述第二电容，Cov为所述单位沟道宽度电容，所述单位沟道宽度电容为所述第一轻掺杂漏区与第一栅极结构下方基底之间的电容与第一轻掺杂漏区的宽度之间的比值，所述第一轻掺杂漏区的宽度为第一轻掺杂漏区在第一栅极结构延伸方向上的尺寸；Cmg为单位插塞电容，所述单位插塞电容为所述第一漏插塞与第一栅极结构之间的寄生电容与第一漏插塞的宽度之间的比值，所述第一漏插塞的宽度为第一漏插塞在第一栅极结构延伸方向上的尺寸；
D1为第一半导体结构中所述第一漏插塞在所述第一栅极结构延伸方向上的尺寸，H1为在第一半导体结构中第一轻掺杂漏区在所述第一栅极结构延伸方向上的尺寸；D2为所述第二半导体结构中第二漏插塞在所述第二栅极结构延伸方向上的尺寸，H2为所述第二半导体结构中第二轻掺杂漏区在所述第二栅极结构延伸方向上的尺寸。
14.如权利要求11所述的测量电容的方法，其特征在于，所述第一半导体结构和所述第二半导体结构还包括：位于所述隔离区基底中的第二源区，所述第二源区与所述第二漏区分别位于所述第二栅极结构两侧；连接所述第二源区的第二源插塞，所述第二源插塞与所述第一源插塞电连接；所述第一电容为第一半导体结构中，第一源插塞与所述第一漏插塞之间的电容，所述第二电容为第二半导体结构中，第一源插塞与所述第一漏插塞之间的电容；
在所述第一半导体结构和第二半导体结构中，所述基底包括：衬底；位于所述器件区衬底上的第一鳍部；位于所述隔离区衬底上的第二鳍部，所述第二鳍部中具有开口，所述隔离层位于所述开口中，所述开口在垂直于所述第二鳍部方向上贯穿所述第二鳍部；所述第一鳍部与第二鳍部相互平行，且沿垂直于所述第一鳍部延伸方向的方向排列；
在第一半导体结构中，第一鳍部和第二鳍部的宽度相同，第一鳍部之间的间距、第二鳍部之间的间距以及第一鳍部和第二鳍部之间的间距相同；在第二半导体结构中，第一鳍部和第二鳍部的宽度相同，第一鳍部之间的间距、第二鳍部之间的间距以及第一鳍部和第二鳍部之间的间距相同；
所述第一漏插塞和第二漏插塞相互接触，构成漏插塞，所述漏插塞横跨所述第一漏区和第二漏区，且位于所述第一漏区和第二漏区之间的基底上；
所述第一源插塞和第二源插塞相互接触，构成源插塞，所述源插塞横跨所述第一源区和第二源区，且位于所述第一源区和第二源区之间的基底上；
所述第一栅极结构与所述第二栅极结构接触，构成栅极组，所述栅极组横跨所述第一鳍部和隔离层，所述栅极组位于所述第一鳍部部分侧壁和顶部表面、所述隔离层表面、所述隔离层与第一鳍部之间的基底上，以及所述第一鳍部之间的基底上；
获取单位沟道宽度电容的步骤包括：根据第一电容等式和第二电容等式获取所述单位沟道宽度电容Cov：
2*[W1*(N1+M1)+F1*(N1+M1-1)]*Cmg+2*N1*W1*Cov＝C1；
2*[W2*(N2+M2)+F2*(N2+M2-1)]*Cmg+2*N2*W2*Cov＝C2；
其中，C1为所述第一电容，C2为所述第二电容；Cov为所述单位沟道宽度电容，所述单位沟道宽度电容为第一轻掺杂漏区与第一栅极结构下方基底之间的电容与第一鳍部宽度的比值；Cmg为单位插塞电容，所述单位插塞电容为第一漏插塞与第一栅极结构之间的寄生电容与第一栅极结构长度之间的比值，所述第一栅极结构长度为第一栅极结构沿第一栅极结构延伸方向的尺寸；W1在所述第一半导体结构中第一鳍部和第二鳍部的宽度，F1为所述第一半导体结构中第一鳍部之间、第二鳍部之间以及所述第一鳍部和第二鳍部之间的间距，N1为所述第一鳍部的个数，M1为所述第二鳍部的个数；W2为在所述第二半导体结构中所述第一鳍部和第二鳍部的宽度，F2为所述第一鳍部之间、第二鳍部之间以及所述第一鳍部和第二鳍部之间的间距，N2为所述第一鳍部的个数，M2为所述第二鳍部的个数。
15.如权利要求14所述的测量电容的方法，其特征在于，所述第一半导体结构中的第一晶体管个数与第二晶体管个数之和等于第二半导体结构中的第一晶体管个数与第二晶体管个数之和；
在所述第一半导体结构和第二半导体结构中，第二鳍部的个数小于第一鳍部的个数，且大于第一鳍部个数的一半，所述第一鳍部的个数大于8且小于80，所述第二鳍部的个数大于4且小于40。
16.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括器件区和隔离区；
在所述隔离区基底中形成隔离层；
在所述器件区基底表面形成第一栅极结构；
在所述隔离区隔离层表面形成第二栅极结构，所述第二栅极结构与所述第一栅极结构电相连；
在所述第一栅极结构两侧的器件区基底中分别形成第一轻掺杂漏区和第一轻掺杂源区；
在所述第一轻掺杂漏区中形成第一漏区；
在所述第一轻掺杂源区中形成第一源区；
在所述第二栅极结构一侧的基底中形成第二漏区；
形成连接所述第一漏区的第一漏插塞；
形成连接所述第一源区的第一源插塞；
形成连接所述第二漏区的第二漏插塞，所述第二漏插塞与所述第一漏插塞电连接；
形成第二源结构或形成栅极导电结构，所述第二源结构包括第二源区和第二源插塞，所述第二源区位于所述第二栅极结构另一侧的隔离区基底中，所述第二源插塞与所述第一源插塞电连接；所述栅极导电结构连接所述第一栅极结构和所述第二栅极结构。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述基底包括：衬底；位于所述器件区衬底上的第一鳍部；位于所述隔离区衬底上的第二鳍部，所述第二鳍部中具有开口，所述开口沿垂直于所述第二鳍部延伸方向的方向贯穿所述第二鳍部；
形成所述基底的步骤包括：提供初始衬底；对所述初始衬底进行图形化，形成衬底和位于所述器件区衬底和隔离区衬底上的初始鳍部；对隔离区初始鳍部进行刻蚀，在所述器件区形成第一鳍部，并在所述隔离区衬底上形成第二鳍部和位于所述第二鳍部中的所述开口。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，形成所述第一栅极结构和第二栅极结构之前，还包括：在所述器件区和隔离区基底中形成隔离结构，所述隔离结构覆盖所述第一鳍部部分侧壁和第二鳍部部分侧壁，所述隔离层位于所述开口底部的隔离结构上；
形成所述隔离结构和所述隔离层的步骤包括：在所述器件区和隔离区衬底上形成隔离材料层，所述隔离材料层覆盖所述第一鳍部和第二鳍部侧壁；在所述开口中的隔离材料层上形成保护层；以所述保护层为掩膜对所述隔离材料层进行刻蚀，形成隔离结构和位于所述开口中的隔离结构上的隔离层。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤包括：在所述隔离材料层上形成牺牲层，所述牺牲层暴露出所述开口中的隔离材料层；在所述牺牲层暴露出的隔离材料层上和所述牺牲层上形成初始保护层；去除所述牺牲上的初始保护层，形成保护层；去除所述牺牲上的初始保护层之后，去除所述牺牲层。
20.如权利要求16所述的半导体结构的形成方法，其特征在于，所述基底包括：衬底；位于所述器件区衬底上的第一鳍部；位于所述隔离区衬底上的第二鳍部，所述第二鳍部中具有开口，所述开口在垂直于所述第二鳍部延伸方向上贯穿所述第二鳍部，所述隔离层位于所述开口中；
所述形成方法还包括：分别在所述第二栅极结构两侧的隔离区基底中形成第二轻掺杂源区和第二轻掺杂漏区，所述第二漏区位于所述第一轻掺杂漏区中；
形成所述第一轻掺杂漏区、第一轻掺杂源区、第二轻掺杂漏区和第二轻掺杂源区的步骤包括：对所述第一栅极结构两侧的基底，以及所述第二栅极结构两侧的基底进行轻掺杂注入；
形成所述第一源插塞、第一漏插塞、第二源插塞和第二漏插塞的步骤包括：在所述器件区和隔离区的基底上形成介质层，所述介质层覆盖所述第一栅极结构和第二栅极结构侧壁；在所述介质层中形成源接触孔和漏接触孔，所述源接触孔暴露出所述第一源区和第二源区，所述漏接触孔暴露出所述第一漏区和第二漏区；在所述漏接触孔中形成漏插塞，所述漏插塞连接所述第一漏区和第二漏区，所述漏插塞包括：连接所述第一漏区的第一漏插塞，以及连接所述第二漏区的第二漏插塞；在所述源接触孔中形成源插塞，所述源插塞连接所述第一源区和第二源区，所述源插塞包括：连接所述第一源区的第一源插塞，以及连接所述第二源区的第二源插塞。
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