KR20120035017A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법에서, 기판 상에 고유전 물질을 포함하는 게이트 절연막을 형성한다. 게이트 절연막 상에 식각 저지막을 형성한다. 식각 저지막 상에 금속막을 형성한다. 금속막 상에 비정질 실리콘을 포함하는 하드 마스크를 형성한다. 하드 마스크를 식각 마스크로 사용하여 금속막을 패터닝함으로써 금속막 패턴을 형성한다. 상기 반도체 소자의 제조 방법에서 하드 마스크와 식각 저지막을 사용함으로써 게이트 절연막을 보호하고 게이트 패터닝 정밀도를 향상시킬 수 있다.

Description

반도체 소자의 제조 방법{Methods of manufacturing semiconductor devices}
본 발명은 반도체 소자의 제조 방법에 관한 것이다. 보다 상세하게는, 금속 게이트 전극을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
트랜지스터의 게이트 절연막을 통한 누설 전류 감소를 위해, 고유전 물질을 사용하여 상기 게이트 절연막을 형성하는 방법이 사용되고 있다. 하지만 고유전막 상에 폴리실리콘을 포함하는 게이트 전극을 형성할 경우, 페르미 레벨 피닝 현상에 의해 트랜지스터의 문턱 전압의 상승, 전자 이동도 감소 및 플랫 밴드 감소 등의 문제점이 발생한다. 이에 따라, 금속을 사용하여 게이트 전극을 형성하는 방법이 개발되고 있으나, 금속 게이트 전극을 포함하는 반도체 소자를 효과적으로 형성하는 것은 용이하지 않다.
본 발명의 목적은 우수한 전기적 특성을 갖는 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에서, 기판 상에 고유전 물질을 포함하는 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 식각 저지막을 형성한다. 상기 식각 저지막 상에 금속막을 형성한다. 상기 금속막 상에 비정질 실리콘을 포함하는 하드 마스크를 형성한다. 상기 하드 마스크를 식각 마스크로 사용하여 상기 금속막을 패터닝함으로써 금속막 패턴을 형성한다.
예시적인 실시예들에 따르면, 상기 식각 저지막은 탄탈륨 또는 탄탈륨 질화물을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 식각 저지막은 20Å 이하의 두께를 갖도록 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 금속막은 티타늄, 티타늄 질화물, 텅스텐, 탄탈륨 또는 루테늄을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 하드 마스크를 형성하는 단계는,상기 금속막 상에 비정질 실리콘을 포함하는 하드 마스크층을 형성하고, 상기 하드 마스크층 상에 포토레지스트 패턴을 형성하며, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 하드 마스크층을 패터닝함으로써 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 하드 마스크층을 패터닝하는 단계는 암모니아수를 포함하는 식각액을 사용하는 제1 습식 식각 공정을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 하드 마스크층을 패터닝하는 단계는, 상기 제1 습식 식각 공정 이전에, 불산을 포함하는 식각액을 사용하는 제2 습식 식각 공정을 더 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 금속막을 패터닝하는 단계는 암모니아수, 과산화수소 및 증류수를 포함하는 식각액을 사용하는 습식 식각 공정을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 하드 마스크를 제거하고, 상기 금속막 패턴 및 상기 식각 저지막 상에 폴리실리콘막을 형성하며, 상기 폴리실리콘막, 상기 금속막 패턴, 상기 식각 저지막 및 상기 게이트 절연막을 패터닝하여 게이트 구조물을 형성하는 단계를 더 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에서, 제1 영역 및 제2 영역으로 구분되는 기판 상에 고유전 물질을 포함하는 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 식각 저지막을 형성한다. 상기 식각 저지막 상에 금속막을 형성한다. 상기 금속막 상에 비정질 실리콘을 포함하는 하드 마스크를 형성한다. 상기 식각 저지막이 노출될 때까지 상기 하드 마스크를 식각 마스크로 사용하여 상기 금속막을 제거함으로써, 상기 제1 영역의 상기 식각 저지막 상에 제1 금속막 패턴을 형성한다. 상기 하드 마스크를 제거한다.
예시적인 실시예들에 따르면, 상기 제1 영역은 PMOS 트랜지스터 영역이고 상기 제2 영역은 NMOS 트랜지스터 영역일 수 있다.
예시적인 실시예들에 따르면, 상기 식각 저지막은 탄탈륨 또는 탄탈륨 질화물을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 금속막은 티타늄, 티타늄 질화물, 텅스텐, 탄탈륨 실리사이드 또는 루테늄을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 하드 마스크를 형성하는 단계는, 상기 금속막 상에 비정질 실리콘을 포함하는 하드 마스크층을 형성하고, 상기 제1 영역의 상기 하드 마스크층 상에 포토레지스트 패턴을 형성하며, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 하드 마스크층을 패터닝함으로써 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 하드 마스크층을 패터닝하는 단계는 암모니아수를 포함하는 식각액을 사용할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 금속막 패턴 및 상기 식각 저지막 상에 폴리실리콘막을 형성하고, 상기 폴리실리콘막, 상기 제1 금속막 패턴, 상기 식각 저지막 및 상기 게이트 절연막을 패터닝하여 상기 제1 및 제2 영역들에 각각 제1 및 제2 게이트 구조물들을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 게이트 구조물은 상기 기판 상에 순차적으로 적층된 제1 게이트 절연막 패턴, 제1 식각 저지막 패턴, 제1 금속막 패턴 및 제1 폴리실리콘막 패턴을 포함하고, 상기 제2 게이트 구조물은 상기 기판 상에 순차적으로 적층된 제2 게이트 절연막 패턴, 제2 식각 저지막 패턴 및 제2 폴리실리콘막 패턴을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 및 제2 게이트 구조물에 인접한 상기 제1 및 제2 영역의 상기 기판 상부에 불순물을 주입함으로써 제1 및 제2 불순물 영역을 각각 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 금속막 패턴 및 상기 식각 저지막 상에 제2 금속막을 형성하고, 상기 제2 금속막 상에 폴리실리콘막을 형성하며, 상기 폴리실리콘막, 상기 제2 금속막, 상기 제1 금속막 패턴, 상기 식각 저지막 및 상기 게이트 절연막을 패터닝하여 상기 제1 및 제2 영역들에 각각 제3 및 제4 게이트 구조물들을 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 제3 게이트 구조물은 상기 기판 상에 순차적으로 적층된 제1 게이트 절연막 패턴, 제1 식각 저지막 패턴, 제1 금속막 패턴, 제3 금속막 패턴 및 제1 폴리실리콘막 패턴을 포함하고, 상기 제4 게이트 구조물은 상기 기판 상에 순차적으로 적층된 제2 게이트 절연막 패턴, 제2 식각 저지막 패턴, 제2 금속막 패턴 및 제2 폴리실리콘막 패턴을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 제조 방법에서, 게이트 절연막 상에 식각 저지막을 형성하고 비정질 실리콘을 포함하는 하드 마스크를 사용하여 게이트 전극막을 패터닝함으로써, 상기 패터닝 공정 시 상기 게이트 절연막의 손실을 방지하고 상기 게이트 전극막에 대한 식각 정밀도를 향상시킬 수 있다. 이에 따라, 상기 반도체 소자는 향상된 신뢰성 및 우수한 전기적 특성을 가질 수 있다.
도 1 내지 도 7은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 8 내지 도 9은 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10 내지 도 14는 또 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 15 내지 도 21은 또 다른 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 또는 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 또는 아래에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1 내지 도 7은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 소자 분리막(110)이 형성된 기판(100) 상에 게이트 절연막(120) 및 식각 저지막(130)을 순차적으로 형성한다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 등을 포함할 수 있다. 또한, 기판(100)은 제1 영역(I) 및 제2 영역(II)으로 구분될 수 있다. 예시적인 실시예들에 따르면, 제1 영역(I)은 피모스(P-channel Metal Oxide Semiconductor: PMOS) 트랜지스터가 형성되는 PMOS 영역이고, 제2 영역(II)은 엔모스(N-channel Metal Oxide Semiconductor: NMOS) 트랜지스터가 형성되는 NMOS 영역이다. 한편, 기판(100)의 제1 및 제2 영역들(I, II)에는 각각 n형 및 p형 불순물들을 도핑하여 n형 및 p형 웰들(도시되지 않음)을 형성할 수 있다. 예시적인 실시예들에 따르면, 소자 분리막(110)은 에스티아이(Shallow Trench Isolation: STI) 공정에 의해 형성될 수 있으며, 이에 따라 기판(100)에는 액티브 영역과 필드 영역이 정의될 수 있다.
게이트 절연막(120)은 고유전 물질을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 게이트 절연막(120)은 기판(100) 상에 저유전막 및 고유전막을 순차적으로 증착함으로써 형성할 수 있다.
저유전막은 실리콘 산화물, 실리콘 산질화물 등을 사용하여 형성할 수 있다. 일 실시예에 따르면, 저유전막은 기판(100) 상면에 열산화 공정을 수행하여 실리콘 산화물을 포함하도록 형성될 수 있다. 다른 실시예에 따르면, 저유전막은 상기 열산화 공정 이후에 플라즈마 질화 공정 혹은 열질화 공정을 더 수행하여 실리콘 산질화물을 포함하도록 형성될 수 있다.
고유전막은 고유전율을 갖는 금속 산화물, 금속 산질화물 등을 사용하여 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 스퍼터링(sputtering) 공정 등을 수행함으로써 형성될 수 있다. 예를 들어, 고유전막은 하프늄 산화물, 하프늄 실리콘 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 하프늄 산질화물, 하프늄 실리콘 산질화물, 지르코늄 산질화물, 지르코늄 실리콘 산질화물 알루미늄 산화물, 하프늄 알루미늄 산화물, 란탄 산화물, 하프늄 란탄 산화물, 지르코늄 알루미늄 산화물, 알루미늄 산질화물, 하프늄 알루미늄 산질화물, 란탄 산질화물, 하프늄 란탄 산질화물, 지르코늄 알루미늄 산질화물 등을 사용하여 형성될 수 있고, 이들은 단독 또는 둘 이상을 혼합하여 사용될 수 있다.
식각 저지막(130)은 금속, 금속 질화물 등을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 식각 저지막(130)은 티타늄, 티타늄 질화물, 텅스텐, 텅스텐 질화물, 탄탈륨 질화물, 티타늄 알루미늄 질화물 등과 같이 전기 전도도가 높은 물질을 사용하여 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 스퍼터링 공정 등을 수행함으로써 형성될 수 있다. 식각 저지막(130)은 단일막 혹은 다층막으로 형성될 수 있다.
예시적인 실시예들에 따르면, 식각 저지막(130)은 1 내지 50Å의 두께로 형성될 수 있다. 바람직하게는, 식각 저지막(130)은 5 내지 20Å의 두께를 갖도록 형성될 수 있다. 식각 저지막(130)의 두께가 5Å 이하인 경우, 식각 두께를 조절하기 어렵고 식각 저지막(130)으로서의 효과가 크지 않다. 식각 저지막(130)의 두께가 20Å 이상인 경우, 게이트 전극의 일함수 변화를 가져올 수 있다.
도 2를 참조하면, 식각 저지막(130) 상에 제1 금속막(140)을 형성할 수 있다.
제1 금속막(140)은 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 스퍼터링 공정 등을 수행함으로써 형성할 수 있다. 예를 들어, 제1 금속막(140)은 몰리브덴, 티타늄, 탄탈륨, 하프늄, 지르코늄, 알루미늄, 텅스텐, 탄탈륨 실리사이드, 탄탈륨 알루미늄, 티타늄 실리사이드, 티타늄 알루미늄, 몰리브덴 질화물, 티타늄 질화물, 탄탈륨 질화물, 하프늄 질화물, 지르코늄 질화물, 알루미늄 질화물, 텅스텐 질화물, 탄탈륨 실리사이드 질화물, 탄탈륨 알루미늄 질화물, 티타늄 실리사이드 질화물, 티타늄 알루미늄 질화물 등을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 제1 금속막(140)은 식각 저지막(130)과 상이한 물질을 사용하여 형성될 수 있다. 제1 금속막(140)과 식각 저지막(130)은 후속 공정에서 수행되는 습식 식각 공정에서 사용될 식각액에 대하여 식각 선택비를 가지는 물질을 사용하여 형성될 수 있다.
제1 금속막(140)은 게이트 절연막(120) 및 후속 공정에서 형성될 폴리실리콘막 사이에 형성됨에 따라, 상기 폴리실리콘막이 게이트 절연막(120)과 접촉하지 않으므로 페르미 레벨 피닝(Fermi level pinning) 현상이 방지될 수 있다.
도 3을 참조하면, 제1 금속막(140) 상에 하드 마스크층(150) 및 마스크 패턴(160)을 순차적으로 형성할 수 있다.
하드 마스크층(150)은 제1 금속막(140) 상에 비정질 실리콘을 사용하여 스퍼터링 공정, 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정 등을 수행함으로써 형성될 수 있다. 예시적인 실시예들에 따르면, 하드 마스크층(150)은 비정질 실리콘을 사용하여 클러스터(cluster) 타입의 물리 기상 증착 공정으로 진행할 수 있으며, 이 경우 제1 금속막과 연속으로 진행할 수 있다.
마스크 패턴(160)은 하드 마스크층(150) 상에 포토레지스트 패턴을 형성함으로써 수행될 수 있다.
도 4를 참조하면, 마스크 패턴(160)을 식각 마스크로 사용하여 하드 마스크층(150)을 부분적으로 식각함으로써, 제1 영역(I) 상에 하드 마스크(155)를 형성한다. 예시적인 실시예들에 따르면, 하드 마스크(155)는 암모니아수를 1 내지 50％ 포함하는 식각액을 사용한 습식 식각 공정을 수행함으로써 형성될 수 있다. 일 실시예에 따르면, 상기 습식 식각 공정은 상온 내지 60도의 온도에서 수행될 수 있다.
상기 암모니아수를 포함하는 식각액은 비정질 실리콘을 포함하는 하드 마스크층(150) 및 하드 마스크층(150) 하부의 제1 금속막(140) 사이에 높은 식각 선택비를 가지므로, 상기 습식 식각 공정에서 제1 금속막(140)이 식각되지 않고 하드 마스크층(150)만을 용이하게 제거할 수 있다.
하드 마스크(155)를 형성한 이후, 스트립 공정을 수행함으로써 마스크 패턴(160)을 제거한다.
도 5를 참조하면, 하드 마스크(155)를 식각 마스크로 사용하여 제1 금속막(140)을 부분적으로 식각함으로써, 제1 영역(I) 상에 제1 금속막 패턴(142)을 형성한다. 하드 마스크(155)를 식각 마스크로 사용하는 식각 공정을 통해 제1 금속막 패턴(142)을 형성하므로, 포토레지스트 패턴을 식각 마스크로 사용하는 식각 공정에 비해 측면 식각이 방지되어, 제1 금속막 패턴(142)이 균일한 수직 프로파일을 갖도록 형성될 수 있다.
제1 금속막(140)을 식각하는 공정은 건식 또는 습식 식각 공정에 의하여 수행될 수 있다. 본 발명의 예시적인 실시예들에 따르면, 제1 금속막 패턴(142)은 과산화수소 및 암모니아수를 포함하는 식각액을 사용한 습식 식각 공정을 수행함으로써 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 습식 식각 공정은 암모니아수 : 과산화수소 : 증류수의 중량비가 1 : 1 내지 5 : 5 내지 100인 식각액을 사용하여 수행될 수 있다.
상기 식각액은 제1 금속막(140)에 대하여 높은 식각율을 가지며, 식각 저지막(130)에 대하여 낮은 식각율을 가진다. 즉, 상기 식각액은 식각 저지막(130) 및 제1 금속막(140)에 대해 높은 식각 선택비를 갖는다. 상기 식각액으로 제1 금속막(140)을 식각하는 경우, 제1 금속막(140)이 제거된 부분에 노출되는 식각 저지막(130)은 낮은 식각속도를 갖는다. 따라서, 식각 저지막(130)은 게이트 절연막(120)의 식각을 방지하는 보호막으로 작용한다. 즉, 식각 저지막(130)은 상기 식각 공정의 식각 정지점(etching ending point)으로서 기능할 수 있으며, 이에 따라, 게이트 절연막(120)의 손상 없이 제1 금속막(140)을 충분히 제거할 수 있다.
도 6을 참조하면, 제1 영역(I) 상의 하드 마스크(155)를 제거할 수 있다.
하드 마스크(155)를 제거하는 공정은 건식 또는 습식 식각 공정에 의하여 수행될 수 있다. 예시적인 실시예들에 따르면, 하드 마스크(155)는 암모니아수를 포함하는 식각액을 사용한 습식 식각 공정을 수행함으로써 제거될 수 있다. 예시적인 실시예들에 따르면, 상기 습식 식각 공정을 수행하기 전에, 불산을 포함하는 식각액을 사용한 습식 식각 공정을 더 수행할 수 있다. 상기 습식 공정은 상온 내지 60도의 온도에서 수행될 수 있다.
예시적인 실시예들에 따르면, 불산을 포함하는 식각액을 사용한 제1 식각 공정 및 암모니아수를 포함하는 식각액을 사용한 제2 식각 공정을 순차적으로 수행함으로써 제2 영역(II)의 하드 마스크(155)가 제거될 수 있다. 불산을 포함하는 식각액은 하드 마스크(155) 표면에 형성되는 자연 산화막을 제거하는데 사용되며, 암모니아수를 포함하는 식각액은 비정질 실리콘을 포함하는 하드 마스크(155)를 제거하는데 사용될 수 있다.
상기 불산을 포함하는 식각액은 산화물, 산질화물 등을 사용하여 형성되는 게이트 절연막(120)에 대하여 높은 식각률을 가지므로, 비정질 실리콘을 포함하는 하드 마스크(155)를 제거하는 과정에서 제2 영역(II)의 게이트 절연막(120)도 함께 식각될 수 있다. 하지만 본 발명의 실시예들에 따르면, 게이트 절연막(120) 상에 식각 저지막(130)을 형성함으로써 게이트 절연막(120)과 상기 불산을 포함한 식각액의 직접 접촉을 방지하여 게이트 절연막(120) 손실을 방지할 수 있다. 또한, 식각 저지막(130)은 상기 불산을 포함한 식각액 및 암모니아를 포함하는 식각액에 대하여 낮은 식각률을 가지므로, 하드 마스크(155) 제거 과정에서 게이트 절연막(120)의 손실을 방지하는 데 효과적이다.
도 7을 참조하면, 제1 금속막 패턴(142) 및 식각 저지막(130) 상에 상기 폴리실리콘막을 형성하고, 게이트 마스크(도시되지 않음)를 식각 마스크로 사용하여 상기 폴리실리콘막, 제1 금속막 패턴(142), 식각 저지막(130) 및 게이트 절연막(120)을 순차적으로 패터닝함으로써, 기판(100)의 제1 및 제2 영역들(I, II) 상에 각각 제1 및 제2 게이트 구조물들(192, 194)을 형성할 수 있다. 이때, 제1 게이트 구조물(192)은 기판(100) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(122), 제1 식각 저지막 패턴(132), 제1 금속막 패턴(142) 및 제1 폴리실리콘막 패턴(182)을 포함하고, 제2 게이트 구조물(194)은 기판(100) 상에 순차적으로 적층된 제2 게이트 절연막 패턴(124), 제2 식각 저지막 패턴(134) 및 제2 폴리실리콘막 패턴(184)을 포함한다. 한편, 제1 및 제2 게이트 구조물들(192, 194)은 잔류하는 상기 게이트 마스크를 더 포함할 수도 있다.
이후, 제1 및 제2 게이트 구조물들(192, 194)을 이온 주입 마스크로 사용하여 기판(100)의 제1 및 제2 영역들(I, II) 상부에 불순물을 주입함으로써, 제1 및 제2 게이트 구조물들(192, 194)에 인접한 기판(100) 상부에 각각 제1 불순물 영역(102) 및 제2 불순물 영역(104)을 형성한다.
전술한 공정들을 수행함으로써, 상기 반도체 소자가 완성된다.
본 발명의 실시예들에 따르면, 비정질 실리콘을 포함하는 하드 마스크(155)를 식각 마스크로 사용하여 게이트 전극을 패터닝함으로써, 포토레지스트 패턴 및 DBARC 막 패턴을 식각 마스크로 사용하여 제1 금속막(140)을 패터닝하는 경우 발생할 수 있는 측면 식각을 방지하고, 또한 상기 DBARC 막 패턴의 잔류물에 의한 제1 금속막 패턴(142) 및 폴리실리콘막 패턴(182)의 계면 특성 저하를 방지한다. 또한, 게이트 절연막(120) 상에 식각 저지막(130)을 형성함으로써, 제1 금속막 패터닝 공정과 하드 마스크(155) 제거 공정에서 게이트 절연막(120)이 손상되는 것을 방지할 수 있다.
도 8 내지 도 9는 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 본 실시예에 따른 반도체 소자의 제조 방법은 제1 금속막 패턴 상에 제2 금속막을 더 형성한 것을 제외하면 도 1 내지 도 7을 참조로 설명한 반도체 소자의 제조 방법과 유사하므로, 동일한 참조부호를 사용하여 전술한 차이점을 중심으로 설명한다.
먼저 도 1 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
구체적으로, 제1 영역(I) 및 제2 영역(II)으로 구분되는 기판(100) 상에 게이트 절연막(120), 식각 저지막(130), 제1 금속막(140) 및 하드 마스크 층(150)을 순차적으로 형성하고, 하드 마스크층(150)을 패터닝하여 제1 영역(I)에 하드 마스크(155)를 형성한다. 이후, 하드 마스크(155)를 식각 마스크로 사용하여 제1 금속막(140)을 패터닝함으로써 제1 영역(I)의 식각 저지막(130) 상에 제1 금속막 패턴(142)을 형성한다.
도 8을 참조하면, 제1 금속막 패턴(142) 및 식각 저지막(130) 상에 제2 금속막(170)을 형성한다.
제2 금속막(170)은 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 스퍼터링 공정 등을 수행함으로써 형성할 수 있다. 예를 들어, 제2 금속막(170)은 몰리브덴, 티타늄, 하프늄, 지르코늄, 알루미늄, 텅스텐, 란타늄, 탄탈륨 실리사이드, 탄탈륨 알루미늄, 티타늄 실리사이드, 티타늄 알루미늄, 몰리브덴 질화물, 티타늄 질화물, 하프늄 질화물, 지르코늄 질화물, 알루미늄 질화물, 텅스텐 질화물, 탄탈륨 실리사이드 질화물, 탄탈륨 알루미늄 질화물, 티타늄 실리사이드 질화물, 티타늄 알루미늄 질화물 등을 사용하여 형성될 수 있다. 또는 둘 이상의 상기 금속막이 적층되어 형성될 수 있다.
예시적인 실시예들에 따르면, 제2 금속막(170)은 제1 금속막(140)과 동일한 물질을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 제2 금속막(170)은 제2 영역(II)에 형성될 NMOS 트랜지스터에 적합한 일함수를 갖는 금속을 사용하여 형성될 수 있다.
도 9를 참조하면, 제2 금속막(170) 상에 폴리실리콘막(도시되지 않음)을 형성하고, 게이트 마스크(도시되지 않음)를 식각 마스크로 사용하여 상기 폴리실리콘막, 제2 금속막(170), 제1 금속막 패턴(142), 식각 저지막(130), 게이트 절연막(120)을 순차적으로 패터닝함으로써 제1 및 제2 영역들(I, II) 상에 각각 제3 및 제4 게이트 구조물들(196, 198)을 형성한다.
이때, 제3 게이트 구조물(196)은 기판(100)의 제1 영역(I) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(122), 제1 식각 저지막 패턴(132), 제1 금속막 패턴(142), 제3 금속막 패턴(172) 및 제1 폴리실리콘막 패턴(182)을 포함한다. 제4 게이트 구조물(198)은 기판(100)의 제2 영역(II) 상에 순차적으로 적층된 제2 게이트 절연막 패턴(124), 제2 식각 저지막 패턴(134), 제2 금속막 패턴(174) 및 제2 폴리실리콘막 패턴(184)을 포함한다. 한편, 제3 및 제4 게이트 구조물들(196, 198)은 잔류하는 상기 게이트 마스크를 더 포함할 수도 있다.
이후, 제3 및 제4 게이트 구조물들(196, 198)을 이온 주입 마스크로 사용하여 기판(100)의 제1 및 제2 영역들(I, II) 상부에 불순물을 주입함으로써, 제3 및 제4 게이트 구조물들(196, 198)에 인접한 기판(100) 상부에 각각 제1 및 제2 불순물 영역들(102, 104)을 형성한다.
전술한 공정들을 수행함으로써, 상기 반도체 소자가 완성된다.
도 10 내지 도 14는 또 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 본 실시예에 따른 반도체 소자의 제조 방법은 제2 하드 마스크를 이용하여 제2 금속막을 패터닝하는 것을 제외하면 도 1 내지 도 7을 참조로 설명한 반도체 소자의 제조 방법과 유사하므로, 전술한 차이점을 중심으로 설명한다.
먼저, 도 1 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
구체적으로, 제1 영역(I) 및 제2 영역(II)으로 구분되는 기판(200) 상에 게이트 절연막(220), 식각 저지막(230), 제1 금속막(240) 및 하드 마스크 층(250)을 순차적으로 형성하고, 제1 영역(I)에 제1 하드 마스크(255)를 형성하고 이를 이용하여 제1 금속막(240)을 패터닝함으로써 제1 영역(I)의 식각 저지막(230) 상에 제1 금속막 패턴(242)을 형성한다.
도 10을 참조하면, 제1 금속막 패턴(242), 제1 하드 마스크(255) 및 식각 저지막(230) 상에 제2 금속막(270)을 형성한다.
제2 금속막(270)은 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 스퍼터링 공정 등을 수행함으로써 형성할 수 있다. 예시적인 실시예들에 따르면, 제2 금속막(270)은 제1 금속막(240)과 동일한 물질을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 제2 금속막(270)은 제2 영역(II)에 형성될 NMOS 트랜지스터에 적합한 일함수를 갖는 금속을 사용하여 형성될 수 있다.
도 11을 참조하면, 제2 영역(II)의 제2 금속막(270) 상에 비정질 실리콘을 포함하는 제2 하드 마스크(257)를 형성한다. 제2 하드 마스크(257)를 형성하는 공정은 도 3 내지 도 4를 참조로 설명한 하드 마스크(155)를 형성하는 공정과 실질적으로 동일하므로 자세한 설명은 생략한다.
도 12를 참조하면, 제2 영역(II) 상의 제2 하드 마스크(257)를 식각 마스크로 사용하여 제1 영역(I) 및 제2 영역(II)의 제2 금속층(270)을 식각함으로써제2 영역(II)에 제2 금속막 패턴(274)을 형성한다. 이때, 제1 영역(I)에는 이미 형성된 제1 금속막 패턴(242) 및 제1 하드 마스크(255)가 잔류한다. 예시적인 실시예들에 따르면, 제2 금속막 패턴(274)은 과산화수소 및 암모니아수를 포함하는 식각액을 사용한 습식 식각 공정을 수행함으로써 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 습식 식각 공정은 암모니아수 : 과산화수소 : 증류수의 중량비가 1 : 1 내지 5 : 5 내지 100인 식각액을 사용하여 수행될 수 있다.
도 13을 참조하면, 제1 영역(I)의 제1 하드 마스크(255) 및 제 2 영역(II)의 제2 하드 마스크(257)를 제거한다. 예시적인 실시예들에 따르면, 제1 및 제2 하드 마스크들(255, 257)은 암모니아수를 포함하는 식각액을 사용한 습식 식각 공정을 수행함으로써 제거될 수 있고, 상기 습식 식각 공정을 수행하기 전에 불산을 포함하는 식각액을 사용한 습식 식각 공정을 더 수행할 수 있다.
도 14를 참조하면, 식각 저지막(230), 제1 및 제2 금속막 패턴들(242, 274) 상에 폴리실리콘막(도시되지 않음)을 형성하고, 게이트 마스크(도시되지 않음)를 식각 마스크로 사용하여 상기 폴리실리콘막, 제1 및 제2 금속막 패턴들(242, 274), 식각 저지막(230) 및 게이트 절연막(220)을 순차적으로 패터닝함으로써, 제5 게이트 구조물(292) 및 제 6 게이트 구조물(294)을 기판(200)의 제1 및 제2 영역들(I, II) 상에 각각 형성한다.
이때, 제5 게이트 구조물(292)은 기판(200)의 제1 영역(I) 상에 순차적으로 형성된 제1 게이트 절연막 패턴(222), 제1 식각 저지막 패턴(232), 제1 금속막 패턴(242) 및 제1 폴리실리콘막 패턴(282)을 포함하고, 제6 게이트 구조물(294)은 기판(200)의 제2 영역(II) 상에 순차적으로 형성된 제2 게이트 절연막 패턴(224), 제2 식각 저지막 패턴(234), 제2 금속막 패턴(244) 및 제2 폴리실리콘막 패턴(284)을 포함한다. 한편, 제5 및 제6 게이트 구조물들(292, 294)은 잔류하는 상기 게이트 마스크를 더 포함할 수도 있다.
이후, 제5 및 제6 게이트 구조물들(292, 294)을 이온 주입 마스크로 사용하여 기판(200)의 제1 및 제2 영역들(I, II) 상부에 불순물을 주입함으로써, 제5 및 제6 게이트 구조물들(292, 294)에 인접한 기판(200) 상부에 각각 제5 불순물 영역(202) 및 제6 불순물 영역(204)을 형성한다.
전술한 공정들을 수행함으로써, 상기 반도체 소자가 완성된다.
도 15 내지 도 18은 예시적인 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다. 상기 반도체 소자 제조 방법에서, 상보형 트랜지스터는 도 1 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 방법으로 형성되므로, 이에 대해서는 간략히 설명한다.
도 15를 참조하면, 제1 영역(I), 제2 영역(II) 및 제3 영역(III)을 구비하는 기판(500)에 소자 분리막(510)을 형성한다. 예시적인 실시예들에 따르면, 제3 영역(III)은 셀 영역일 수 있고, 제1 영역(I)은 주변 회로 영역의 PMOS 영역일 수 있으며, 제2 영역(II)은 주변 회로 영역의 NMOS 영역일 수 있다.
기판(500)의 제1 영역(I), 제2 영역(II) 및 제3 영역(III) 상에 게이트 절연막(520) 및 식각 저지막(530)을 순차적으로 형성한다. 게이트 절연막(520)은 고유전 물질을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 기판(500) 상에 저유전막(도시되지 않음) 및 고유전막(도시되지 않음)을 순차적으로 형성함으로써 게이트 절연막(520)을 형성할 수 있다. 저유전막은 실리콘 산화물, 실리콘 산질화물 등을 사용하여 형성할 수 있고, 고유전막은 고유전율을 갖는 금속 산화물, 금속 산질화물 등을 사용하여 형성할 수 있다. 식각 저지막(530)은 금속, 금속 질화물 등을 사용하여 단일막 혹은 다층막으로 형성될 수 있다.
도 16을 참조하면, 식각 저지막(530) 상에 제1 금속막(540) 및 하드 마스크층(550)을 순차적으로 형성하고, 제1 영역(I)의 하드 마스크층(550) 상에 포토레지스트 패턴(561)을 형성한다.
제1 금속막(540)은 식각 저지막(530) 상에 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 화학 기상 증착 공정, 원자층 증착 공정, 스퍼터링 공정 등을 수행함으로써 형성할 수 있다. 하드 마스크층(550)은 제1 금속막(540) 상에 비정질 실리콘을 사용하여 스퍼터링 공정, 물리 기상 증착 공정, 화학 기상 증착 공정 등을 수행함으로써 형성될 수 있다.
도 17을 참조하면, 포토레지스트 패턴(561)을 식각 마스크로 사용하여 하드 마스크층(550)을 부분적으로 제거함으로써, 제1 영역(I)에 하드 마스크(555)를 형성한다. 예시적인 실시예들에 따르면, 하드 마스크(555)는 암모니아수를 1 내지 50％ 포함하는 식각액을 사용한 습식 식각 공정을 수행함으로써 형성될 수 있다. 암모니아수를 포함하는 식각액은 제1 금속막(540) 및 하드 마스크(555) 사이에 높은 식각 선택비를 갖는다.
이후, 제1 영역(I)의 포토레지스트 패턴(561)은 제거될 수 있다.
도 18을 참조하면, 제1 영역(I)의 하드 마스크(555)를 식각 마스크로 사용하여 제1 금속막(540)을 부분적으로 제거함으로써, 제1 영역(I)에 제1 금속막 패턴(542)을 형성한다. 제1 금속막 패턴(542)은 과산화수소 및 암모니아수를 포함하는 식각액을 사용한 습식 식각 공정을 수행함으로써 형성될 수 있다. 상기 식각액은 식각 저지막(530) 및 제1 금속막(540) 사이에 높은 식각 선택비를 가질 수 있다. 본 발명의 실시예들에 따르면, 식각 저지막(530)을 형성함으로써, 상기 식각 공정에 의한 게이트 절연막(520)의 손실을 방지할 수 있다.
도 19를 참조하면, 식각 저지막(530) 및 제1 금속막 패턴(542) 상에 폴리실리콘막(도시되지 않음)을 형성한다. 상기 폴리실리콘막 상에 게이트 마스크막을 형성하고, 사진 식각 공정을 통해 상기 게이트 마스크막을 패터닝함으로써, 제1 내지 제3 영역들(I, II, III) 상에 각각 제1 내지 제3 게이트 마스크들(622, 624, 626)을 형성한다. 제1 내지 제3 게이트 마스크들(622, 624, 626)을 식각 마스크로 사용하여 상기 폴리실리콘막, 제1 금속막 패턴(542), 식각 저지막(530) 및 게이트 절연막(520)을 순차적으로 패터닝함으로써, 제1 내지 제3 영역들(I)에 각각 제1 내지 제3 게이트 구조물들(602, 604, 606)을 형성한다. 예시적인 실시예들에 따르면, 각 게이트 구조물들(602, 604, 606)은 제1 방향으로 연장되며, 상기 제1 방향과 실질적으로 수직한 제2 방향을 따라 복수 개로 형성될 수 있다. 제1 게이트 구조물(602)은 기판(500)의 제1 영역(I) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(522), 제1 식각 저지막 패턴(532), 제1 금속막 패턴(542), 제1 폴리실리콘막 패턴(582) 및 제1 게이트 마스크(592)를 포함하도록 형성되고, 제2 게이트 구조물(604)은 기판(500)의 제2 영역(II) 상에 순차적으로 적층된 제2 게이트 절연막 패턴(524), 제2 식각 저지막 패턴(534), 제2 폴리실리콘막 패턴(584) 및 제2 게이트 마스크(594)를 포함하도록 형성되며, 제3 게이트 구조물(606)은 기판(500)의 제3 영역(III) 상에 순차적으로 적층된 제3 게이트 절연막 패턴(526), 제3 식각 저지막 패턴(536), 제3 폴리실리콘막 패턴(586) 및 제3 게이트 마스크(596)를 포함하도록 형성된다.
이후, 제1 내지 제3 게이트 구조물들(602, 604, 606)의 측벽 상에 제1 스페이서(622), 제2 스페이서(624) 및 제3 스페이서(626)를 각각 형성한다. 구체적으로, 제1 내지 제3 게이트 구조물들(602, 604, 606)을 커버하는 스페이서 막을 형성한 후, 상기 스페이서 막을 이방성 식각 공정을 통해 부분적으로 제거함으로써 제1 내지 제3 스페이서들(622, 624, 626)을 형성할 수 있다.
제1 게이트 구조물(602)을 커버하는 제1 마스크(도시되지 않음)를 기판(500)의 제1 영역(I) 상에 형성하고, 제2 및 제3 게이트 구조물들(604, 606) 및 제2 및 제3 스페이서들(624, 626)을 이온 주입 마스크로 사용하여 기판(500)의 제2 및 제3 영역들(II, III) 상부에 불순물을 주입함으로써, 제2 및 제3 게이트 구조물들(602, 606)에 인접한 기판(500) 상부에 각각 제2 불순물 영역(704) 및 제3 불순물 영역(706)을 형성한다. 상기 제3 불순물 영역(706)은 제1 소스/드레인 영역(706a) 및 제2 소스/드레인 영역(706b)을 포함할 수 있다. 예시적인 실시예들에 따르면, 상기 불순물은 인, 비소 등과 같은 n형 불순물일 수 있다.
이후, 상기 제1 마스크는 제거된다.
제2 및 제3 게이트 구조물들(604, 606)을 커버하는 제2 마스크(도시되지 않음)를 기판(500)의 제2 및 제3 영역(II, III) 상에 형성하고, 제1 게이트 구조물(602) 및 제1 스페이서(622)를 이온 주입 마스크로 사용하여 기판(500)의 제1 영역(I) 상부에 불순물을 주입함으로써, 제1 게이트 구조물(602)에 인접한 기판(500) 상부에 제1 불순물 영역(704)을 형성한다. 예시적인 실시예들에 따르면, 상기 불순물은 붕소와 같은 p형 불순물일 수 있다.
이후, 상기 제2 마스크는 제거된다.
도 20을 참조하면, 게이트 구조물들(602, 604, 606) 및 스페이서들(622, 624, 626)을 커버하는 제1 층간 절연막(720)을 기판(500) 상에 형성한다. 제1 층간 절연막(720)은 비피에스지(Boro-phosphor Silicate Glass; BPSG), 유에스지(Undoped Silicate Glass; USG) 및 에스오지(Spin On Glass; SOG) 등과 같은 산화물을 사용하여 형성될 수 있다.
제1 층간 절연막(720)을 관통하는 제1 개구들(도시하지 않음)을 형성하여 제1 및 제2 소스/드레인 영역들(706a, 706b)을 노출시키고, 상기 개구들을 채우는 제1 도전막을 기판(500) 및 제1 층간 절연막(720) 상에 형성한다. 상기 제1 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다. 제1 층간 절연막(720)의 상면이 노출될 때까지 상기 제1 도전막 상부를 평탄화하여, 제1 및 제2 소스/드레인 영역들(706a, 706b)에 각각 전기적으로 연결되는 제1 및 제2 플러그들(732, 734)을 형성한다.
제1 층간 절연막(720) 및 제1 및 제2 플러그들(732, 734) 상에 제2 층간 절연막(740)을 형성하고, 제2 층간 절연막을 관통하는 제2 개구들(도시하지 않음)을 형성하여, 제1 플러그(732) 및 제4 및 제5 불순물 영역들(704, 705)을 노출시킨다. 상기 제2 개구들을 채우는 제2 도전막을 기판(500), 제1 플러그(732) 및 제2 층간 절연막(740) 상에 형성한다. 상기 제2 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다. 제2 층간 절연막(740)의 상면이 노출될 때까지 상기 제2 도전막 상부를 평탄화하여, 제1 플러그(732)에 전기적으로 연결되는 비트 라인 콘택(750)을 형성하고, 제1 및 제2 불순물 영역들(704, 705)에 각각 전기적으로 연결되는 제3 및 제4 플러그들(762, 764)을 형성한다.
이후, 비트 라인 콘택(750) 및 제3 및 제4 플러그들(762, 764)에 접촉하는 제3 도전막을 제2 층간 절연막(740) 상에 형성하고 패터닝하여, 비트 라인 콘택(750)에 전기적으로 연결되는 비트 라인(770) 및 제3 및 제4 플러그들(762, 764)에 각각 전기적으로 연결되는 제1 및 제2 배선들(782, 784)을 형성한다. 예시적인 실시예들에 따르면, 비트 라인(770)은 상기 제2 방향으로 연장되도록 형성될 수 있다. 상기 제3 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다.
비트 라인(770) 및 제1 및 제2 배선들(782, 784)을 커버하는 제3 층간 절연막(800)을 제2 층간 절연막(740) 상에 형성한다.
도 21을 참조하면, 제2 및 제3 층간 절연막들(740, 800)을 관통하는 제3 개구들(도시하지 않음)을 형성하여 제2 플러그들(734)을 노출시킨다. 상기 제3 개구들을 채우는 제4 도전막을 제2 플러그들(734) 및 제3 층간 절연막(800) 상에 형성한다. 상기 제4 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다. 제3 층간 절연막(800)의 상면이 노출될 때까지 상기 제4 도전막 상부를 평탄화하여, 제2 플러그들(734)에 전기적으로 연결되는 커패시터 콘택들(810)을 형성한다.
커패시터 콘택들(810) 및 제3 층간 절연막(800) 상에 식각 저지막(820) 및 몰드막(도시하지 않음)을 형성한다. 예시적인 실시예들에 따르면, 식각 저지막(820)은 실리콘 질화물을 사용하여 형성될 수 있고, 상기 몰드막 실리콘 산화물을 사용하여 형성될 수 있다. 상기 몰드막 및 식각 저지막(820)을 관통하는 제4 개구들(도시하지 않음)을 형성하여 커패시터 콘택들(810)을 노출시킨다. 상기 제4 개구들의 내벽 및 상기 몰드막 상에 제5 도전막을 형성하고, 상기 제4 개구들을 채우는 희생막(도시하지 않음)을 상기 제5 도전막 상에 형성한다. 상기 제5 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다. 상기 몰드막 상면이 노출될 때까지, 상기 희생막 및 제5 도전막 상부를 평탄화하고, 상기 희생막을 제거한다. 이에 따라, 상기 제4 개구들 내벽 상에 하부 전극(830)이 형성된다.
하부 전극(830) 및 식각 저지막(820) 상에 유전막(840)을 형성한다. 유전막(940)은 실리콘 질화물 또는 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질, 예를 들어, 탄탈륨 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물 등을 사용하여 형성할 수 있다.
유전막(840) 상에 상부 전극(850)을 형성한다. 상부 전극(850)은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다.
하부 전극(830), 유전막(840) 및 상부 전극(850)은 커패시터(860)를 형성할 수 있다.
커패시터(860)를 커버하는 제4 층간 절연막(870)을 제3 층간 절연막(800) 상에 형성한다. 제4 층간 절연막(870)을 관통하는 제5 개구들(도시하지 않음)을 형성하여 제1 및 제2 배선들(782, 784)을 노출시킨다. 상기 제5 개구들을 채우는 제6 도전막을 제1 및 제2 배선들(782, 784) 및 제4 층간 절연막(870) 상에 형성한다. 제4 층간 절연막(870) 상면이 노출될 때까지 상기 제6 도전막 상부를 평탄화하여, 제1 및 제2 배선들(782, 784)에 각각 전기적으로 연결되는 제5 및 제6 플러그들(882, 884)을 형성한다.
이후, 제5 및 제6 플러그들(882, 884)에 각각 전기적으로 연결되는 제3 및 제4 배선들(892, 894)을 형성하고, 제3 및 제4 배선들(892, 894)을 보호하는 보호막(도시하지 않음)을 더 형성하여, 상기 반도체 소자를 완성한다.
상기 반도체 소자는 우수한 전기적 특성을 갖는 상보형 트랜지스터를 구비하므로, 우수한 전기적 특성을 가질 수 있다.
상술한 바와 같이 본 발명의 예시적인 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 기판 상에 고유전 물질을 포함하는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 식각 저지막을 형성하는 단계;
    상기 식각 저지막 상에 금속막을 형성하는 단계;
    상기 금속막 상에 비정질 실리콘을 포함하는 하드 마스크를 형성하는 단계; 및
    상기 하드 마스크를 식각 마스크로 사용하여 상기 금속막을 패터닝함으로써 금속막 패턴을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서, 상기 식각 저지막은 탄탈륨 또는 탄탈륨 질화물을 사용하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제2항에 있어서, 상기 식각 저지막은 20Å 이하의 두께를 갖도록 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제1항에 있어서, 상기 금속막은 티타늄, 티타늄 질화물, 텅스텐, 탄탈륨 또는 루테늄을 사용하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제1항에 있어서, 상기 하드 마스크를 형성하는 단계는,
    상기 금속막 상에 비정질 실리콘을 포함하는 하드 마스크층을 형성하는 단계;
    상기 하드 마스크층 상에 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 하드 마스크층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제5항에 있어서, 상기 하드 마스크층을 패터닝하는 단계는 암모니아수를 포함하는 식각액을 사용하는 제1 습식 식각 공정을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제6항에 있어서, 상기 하드 마스크층을 패터닝하는 단계는, 상기 제1 습식 식각 공정 이전에, 불산을 포함하는 식각액을 사용하는 제2 습식 식각 공정을 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제1항에 있어서, 상기 금속막을 패터닝하는 단계는 암모니아수, 과산화수소 및 증류수를 포함하는 식각액을 사용하는 습식 식각 공정을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제1 영역 및 제2 영역으로 구분되는 기판 상에 고유전 물질을 포함하는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 식각 저지막을 형성하는 단계;
    상기 식각 저지막 상에 금속막을 형성하는 단계;
    상기 금속막 상에 비정질 실리콘을 포함하는 하드 마스크를 형성하는 단계;
    상기 식각 저지막이 노출될 때까지 상기 하드 마스크를 식각 마스크로 사용하여 상기 금속막을 제거함으로써, 상기 제1 영역의 상기 식각 저지막 상에 제1 금속막 패턴을 형성하는 단계; 및
    상기 하드 마스크를 제거하는 단계를 포함하는 반도체 소자 제조 방법.
  10. 제1 영역 및 제2 영역으로 구분되는 기판 상에 고유전 물질을 포함하는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 식각 저지막을 형성하는 단계;
    상기 식각 저지막 상에 금속막을 형성하는 단계;
    상기 금속막 상에 비정질 실리콘을 포함하는 하드 마스크를 형성하는 단계;
    상기 식각 저지막이 노출될 때까지 상기 하드 마스크를 식각 마스크로 사용하여 상기 금속막을 제거함으로써, 상기 제1 영역의 상기 식각 저지막 상에 제1 금속막 패턴을 형성하는 단계;
    상기 하드 마스크를 제거하는 단계;
    상기 제1 금속막 패턴 및 상기 식각 저지막 상에 제2 금속막을 형성하는 단계;
    상기 제2 금속막 상에 폴리실리콘막을 형성하는 단계; 및
    상기 폴리실리콘막, 상기 제2 금속막, 상기 제1 금속막 패턴, 상기 식각 저지막 및 상기 게이트 절연막을 패터닝하여 상기 제1 및 제2 영역들에 각각 제3 및 제4 게이트 구조물들을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
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