KR102411804B1 - 반도체 디바이스들의 소스/드레인들 및 그 형성 방법들 - Google Patents

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    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane

Abstract

방법은, 실리콘 온 절연체(SOI, silicon on insulator) 기판 위에 게이트 구조물을 형성하는 단계를 포함한다. SOI 기판은, 베이스 반도체 층; 베이스 반도체 층 위의 절연체 층; 및 절연체 층 위의 상단 반도체 층을 포함한다. 방법은, 게이트 구조물의 상부면 위에 그리고 게이트 구조물의 측벽을 따라 게이트 스페이서 층을 성막하는 단계; 게이트 구조물의 측벽 상에 게이트 스페이서를 정의(define)하기 위해 게이트 스페이서 층을 에칭하는 단계; 게이트 스페이서 층을 에칭한 후, 제1 에칭 프로세스를 사용하여 상단 반도체 층 내에 리세스를 에칭하는 단계; 및 제1 에칭 프로세스 후, 제2 에칭 프로세스를 사용하여 상단 반도체 층 내로 추가로 리세스를 연장시키는 단계를 더 포함한다. 제1 에칭 프로세스는 제2 에칭 프로세스와 상이하다. 방법은, 제2 에칭 프로세스 후, 리세스에 소스/드레인 영역을 형성하는 단계를 더 포함한다.

Description

반도체 디바이스들의 소스/드레인들 및 그 형성 방법들{SOURCE/DRAINS IN SEMICONDUCTOR DEVICES AND METHODS OF FORMING THEREOF}
반도체 디바이스들은 예를 들어 개인용 컴퓨터들, 휴대 전화들, 디지털 카메라들, 및 다른 전자 장비와 같은 다양한 전자 애플리케이션들에서 사용된다. 반도체 디바이스들은 통상적으로 반도체 기판 위에서 절연 층들 또는 유전체 층들, 도전 층들, 및 반도체 재료 층들을 순차적으로 성막하고, 리소그래피를 이용하여 다양한 재료 층들을 패터닝하여 기판 상에서 회로 컴포넌트들 및 엘리먼트들을 형성함으로써 제조된다.
반도체 산업은 최소 피처 크기의 계속적인 감소에 의해 계속해서 다양한 전자 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 레지스터들, 커패시터들 등)의 집적 밀도를 향상시켜왔으며, 이것은 주어진 면적 내로 보다 많은 컴포넌트들이 집적되도록 해준다. 그러나, 최소 피처 사이즈들이 감소함에 따라, 처리되어야 하는 부가적인 문제들이 발생한다.
본 개시물의 양상들은 첨부 도면들과 함께 읽을 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 6, 도 7a, 도 7b, 도 7c, 및 도 10 내지 도 15는 몇몇 실시예들에 따른 트랜지스터 디바이스를 제조하는 다양한 중간 단계들을 예시한다.
도 8은 몇몇 실시예들에 따른 트랜지스터 디바이스를 제조하는 중간 단계를 예시한다.
도 9는 몇몇 실시예들에 따른 트랜지스터 디바이스를 제조하는 중간 단계를 예시한다.
아래의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
다양한 실시예들은 상승된 소스/드레인 영역들(예를 들어, 기판의 상부면 위로 연장되는)을 갖는 완전 공핍된 실리콘 온 절연체(FDSOI, fully depleted silicon on insulator) 트랜지스터를 포함한다. FDSOI 트랜지스터는 실리콘 온 절연체(SOI, Silicon on Insulator) 기판의 실리콘의 상단 실리콘 층 상에 형성될 수 있다. 소스/드레인 영역들을 형성하기 위해, 예를 들어 불소-오존 혼합물(FOM, fluorine-ozone mixture) 프로세스를 사용하여 소스/드레인 리세스들을 정의하기 위해 상단 실리콘 층이 에칭될 수 있다. 에칭은 소스/드레인 영역이 상단 실리콘 층으로 더 깊게 연장되도록 허용하는 소스/드레인 리세스들을 제공하여, 결과적인 트랜지스터의 기생 저항을 감소시키고 전기적 성능을 향상시킨다. 또한, 상단 실리콘 층의 충분히 두꺼운 부분은 소스/드레인 영역 아래에 남아있으며, 이는 유리하게는 후속 프로세싱 단계들 동안 위에 놓인 피처들에 대한 지원을 제공한다. 예를 들어, 다양한 실시예들에서, 약 20 Å 내지 약 30 Å와 같은 약 10 Å 내지 약 50 Å의 상단 실리콘 층이 소스/드레인 리세스 아래에 남아있다. 따라서, 제조 결함들(예를 들어, 상단 실리콘 층과 아래 놓인 매립 산화물(BOX, buried oxide) 층 사이의 열팽창 계수(CTE, coefficient of thermal expansion) 미스매치에 의해 야기된 SOI 기판 균열)은 유리하게 감소될 수 있다.
본 명세서에서는 평면 트랜지스터의 문맥에서 다양한 실시예들이 설명되지만, 실시예들은 평면 트랜지스터로 제한되지 않음을 이해해야 한다. 예를 들어, 다양한 실시예들은 또한 듀얼-게이트 디바이스들, 핀 전계 효과 트랜지스터(FinFET, fin field effect transistor) 디바이스들, 나노구조물들(게이트 올 어라운드로도 지칭됨) 디바이스들 등에 적용될 수 있다.
도 1 내지 도 6, 도 7a, 도 7b, 도 7c, 및 도 10 내지 도 15는 다양한 실시예들에 따른 디바이스(100)를 제조하는 중간 단계들의 단면도들을 예시한다. 다양한 실시예들에서, 디바이스(100)는 다수의 디바이스 영역들을 갖는 반도체 웨이퍼의 일부로서 제조될 수 있다. 트랜지스터들은 디바이스 영역들 각각에서 제조되고, 상호연결 구조물들은 기능 회로들을 제공하기 위해 트랜지스터들 위에 형성된다. 기능 회로들이 제조된 후, 개별 디바이스 영역들은 적절한 싱귤레이션(singulation) 프로세스를 사용하여 반도체 웨이퍼의 다른 디바이스 영역들로부터 분리될 수 있다. 따라서, 개별 반도체 다이들(때때로 베어(bare) 다이들로도 지칭됨)은 싱귤레이팅된 디바이스 영역들의 회로들로부터 형성된다.
도 1을 참조하면, 기판(102)이 예시된다. 기판(102)은 베이스 반도체 층(104), 절연체 층(106), 및 상단 반도체 층(108)을 포함하는 SOI 기판일 수 있다. 일반적으로, SOI 기판은 절연체 층(예를 들어, 절연체 층(106)) 상에 형성된 반도체 재료의 층(예를 들어, 상단 반도체 층(108))이다. 베이스 반도체 층(104)은 다른 피처들(절연체 층(106) 및 상단 반도체 층(108)을 포함)이 형성되는 지지 기판을 제공한다. 몇몇 실시예들에서,베이스 반도체 층(104)은 실리콘 기판 또는 유리 기판이다. 다른 재료들도 또한 사용될 수 있다.
절연체 층(106)은 예를 들어, 매립 산화물(BOX) 층, 실리콘 산화물 층 등일 수 있다. 몇몇 실시예들에서, 절연체 층(106)은 상대적으로 얇을 수 있다. 결과적으로, 몸체 바이어싱은 베이스 반도체 층(104)을 통해 후속적으로 형성되는 트랜지스터들에 보다 효율적으로 적용될 수 있고, 결과적인 트랜지스터들의 스위칭 속도는 개선될 수 있다. 또한, 절연체 층(106)의 포함은 더 높은 바이어싱 전압이 인가되도록 허용하고, 이는 결과적인 트랜지스터들이 더 효과적으로 제어될 수 있게 한다. 예를 들어, 결과적인 트랜지스터들의 전기적 거동은 그 게이트를 통해서 뿐만 아니라 아래 놓인 베이스 반도체 층(104)의 분극화를 통해 제어될 수 있다. 결과적으로, 결과적인 트랜지스터는 듀얼 게이트 디바이스와 기능적으로 유사할 수 있다. 예를 들어, 실시예에서, 절연체 층(106)의 두께(T1)는 약 50nm 내지 약 300nm 범위일 수 있다. 다른 실시예들에서, 절연체 층(106)은 다른 치수들을 가질 수 있다.
상단 반도체 층(108)은 실리콘 층과 같은 반도체 층일 수 있다. 몇몇 실시예들에서, 상단 반도체 층(108)은 상단 반도체 층(108) 상에 형성된 트랜지스터들의 이동성을 향상시키기 위해 상대적으로 얇다. 예를 들어, 실시예에서, 상단 반도체 층(108)의 두께(T1)는 약 6nm 내지 약 8nm 범위일 수 있다. 다른 실시예들에서, 상단 반도체 층(108)은 다른 치수들을 가질 수 있다. 상단 반도체 층(108)의 두께로 인해, 결과적인 트랜지스터의 채널 영역은 완전히 비 도핑될 수 있고, 포켓 주입은 수행될 필요가 없다. 또한, 아래 놓인 절연체 층(106)을 갖는 얇은 상단 반도체 층(108)은 결과적인 트랜지스터의 소스 영역과 드레인 영역 사이의 전자들의 흐름을 제한하며, 이는 누설 전류를 감소시킨다.
기판(102)의 한 영역이 예시되어 있지만, 기판(102)은 상이한 타입의 디바이스들(예를 들어, n 타입 디바이스들 및 p 타입 디바이스들)이 제조되는 많은 영역들을 포함할 수 있다는 것을 이해해야 한다. 임의의 수의 피처들(예를 들어, 격리 영역들 등)이 n 타입 디바이스 영역과 p 타입 디바이스 영역 사이에 배치될 수 있다. 나머지 도면들에 예시된 구조물들은 n 타입 디바이스 영역들과 p 타입 디바이스 영역들 모두에 적용가능할 수 있다. n 타입 디바이스 영역들 및 p 타입 디바이스 영역들의 구조물들에 있어서의 차이들(만약 있다면)은 각각의 도면에 첨부된 텍스트에 설명되어 있다.
도 2에서, 더미 유전체 층(110)이 상단 반도체 층(108) 상에 형성된다. 더미 유전체 층(110)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있으며, 허용가능한 기법들에 따라 성막되거나 열적으로 성장될 수 있다.
더미 게이트 층(112)은 더미 유전체 층(110) 위에 형성된다. 더미 게이트 층(112)은 비도전성 재료일 수 있으며, 다결정-실리콘(폴리실리콘), 다결정 실리콘-게르마늄(폴리-SiGe), 금속성 질화물들, 금속성 실리사이드들, 금속성 산화물들, 및 금속들을 포함하는 그룹으로부터 선택될 수 있다. 일 실시예에서, 비정질 실리콘이 성막되고 재결정화되어 폴리실리콘을 생성한다. 더미 게이트 층(112)은 물리 기상 증착(PVD), 화학 기상 증착(CVD), 스퍼터 증착, 또는 도전성 재료들을 성막하기 위한 다른 기법들에 의해 성막될 수 있다.
마스크 층(114)은 더미 게이트 층(112) 위에 성막될 수 있다. 마스크 층(114)은 예를 들어, SiN, SiON 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(112) 및 단일 마스크 층(114)이 형성된다. 몇몇 실시예들에서, 별도의 더미 게이트 층들이 n 타입 디바이스 영역들 대 p 타입 디바이스 영역들에 형성될 수 있고, 별도의 마스크 층들이 n 타입 디바이스 영역들 대 p 타입 디바이스 영역들에 형성될 수 있다.
도 3에서, 마스크 층(114)(도 7 참조)은 마스크들(115)을 형성하기 위해 허용가능한 포토리소그래피 및 에칭 기법들을 사용하여 패터닝될 수 있다. 마스크들(115)의 패턴은 그 후 더미 게이트 전극들(118)을 형성하기 위하여 더미 게이트 층(112)에 전사될 수 있다. 마스크들(115)의 패턴은 또한 더미 게이트 유전체들(116)을 형성하기 위하여 허용가능한 에칭 기법에 의해 더미 유전체 층(110)에 전사될 수 있다. 따라서, 더미 게이트 전극들(118) 및 더미 게이트 유전체들(116)을 포함하는 더미 게이트들(120)이 형성된다. 더미 게이트들(120)은 상단 반도체 층(108)의 각각의 채널 영역들(150)을 커버한다. 마스크들(115)의 패턴은 인접한 더미 게이트들로부터 더미 게이트들(120) 각각을 물리적으로 분리하기 위해 사용될 수 있다. 순전히 설명의 편의를 위해, 단일 더미 게이트(120)만이 예시되었지만, 다수의 더미 게이트들(120)이 기판(102) 상에 형성된다는 것을 이해해야 한다.
몇몇 실시예들에서, 채널 영역들(150)은 도핑되지 않는다. 예를 들어, 후속적으로 형성된 소스/드레인 영역들의 성장까지(도 10 참조) 상단 반도체 층(108)에 주입 프로세스가 수행되지 않을 수 있다. 몇몇 실시예들에서, 저농도 도핑된 드레인 영역들(LDD 영역들)이 상단 반도체 층(108)에 형성되지 않고, 포켓 주입이 수행되지 않는다.
마스크(115)의 한 층이 예시되어 있지만, 더미 게이트들(120)을 형성하기 위한 다양한 패터닝 기법들은 마스크들(115)의 다중 층들을 사용할 수 있다. 예를 들어, 더미 게이트들(120)은 이중 패터닝 또는 다중 패터닝 프로세스들을 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자기 정렬 프로세스를 결합하여, 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 더 작은 피치들을 갖는 패턴들이 생성되도록 허용한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서들은 자기 정렬 프로세스를 사용하여 패터닝된 희생 층과 함께 형성된다. 희생 층은 그 후 제거되고, 나머지 스페이서들은 그 후 더미 게이트들(120)을 패터닝하는데 사용될 수 있다.
예시된 실시예에서, 마스크들(115)은 더미 게이트들(120) 상에 남아있을 수 있다. 다른 실시예들에서, 마스크들(115)은 더미 게이트들(120)이 형성된 후에 그리고 다른 피처들(예를 들어, 게이트 스페이서 층(122), 도 4 참조)의 형성 전에 제거될 수 있다.
도 4에서, 게이트 스페이서 층(122)이 더미 게이트들(120)의 측벽들 위에 그리고 측벽들을 따라 성막된다. 마스크들(115)이 제거되지 않는 실시예들에서, 게이트 스페이서 층(112)은 또한 마스크들(115) 위에 성막된다. CVD, 원자 층 증착(ALD) 등과 같은 적합한 프로세스를 사용하여 컨포멀한 성막에 의해 게이트 스페이서 층(122)이 형성된다. 게이트 스페이서 층(122)의 절연 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 이들의 다층들 등일 수 있다.
도 5에서, 게이트 스페이서 층(122)은 게이트 스택들(120)의 측벽들 상에 게이트 스페이서들(124)을 정의하도록 패터닝된다. 게이트 스페이서 층(122)을 패터닝하는 것은 예를 들어, 이방성 에칭 프로세스(126)를 포함할 수 있다. 몇몇 실시예들에서, 에칭 프로세스(126)는 염소계 에천트와 같은 적합한 에천트를 사용하는 건식 에칭 프로세스이다. 에칭 프로세스(126)는 몇몇 실시예들에서 플라즈마 프로세스일 수 있다. 몇몇 실시예들에서, 에칭 프로세스(126)는 약 10KW 내지 약 100KW 범위의 RF 전력을 사용하는 고전력 에칭 프로세스일 수 있다. 또한, 에칭 프로세스(126)는 게이트 스페이서들(124)의 형상을 정의하기 위한 시간 기한(timed) 에칭 프로세스일 수 있다. 예를 들어, 에칭 프로세스(126)의 길이는 약 30 초 내지 약 150 초 범위일 수 있다. 다른 실시예들에서, 스페이서들(124)을 정의하기 위해 사용되는 에칭 프로세스(126)는 상이한 세트의 파라미터들을 포함할 수 있다.
도 6에서, 추가적인 에칭 프로세스(128)가 적용될 수 있다. 에칭 프로세스(128)는 에칭 프로세스(126) 후에 인-시투로(in-situ)(예를 들어, 동일한 프로세싱 챔버에서) 형성될 수 있다. 몇몇 실시예들에서, 도 5에 설명된 에칭 프로세스(126)는 상단 반도체 층(108)의 노출된 표면들(108')(예를 들어, 게이트 스택들(120) 또는 게이트 스페이서들(124)에 의해 커버되지 않은 상단 반도체 층(108)의 표면들)을 손상시킬 수 있다. 에칭 프로세스(128)는 상단 반도체 층(108)의 표면 손상을 감소시키기 위해 상단 반도체 층(108)의 노출된 표면들(108')을 에칭할 수 있다. 예를 들어, 에칭 프로세스(128)는 후속적으로 형성된 소스/드레인 영역들(도 10의 소스/드레인 영역들(142) 참조)이 더 적은 결함들로 성장될 수 있도록, 노출된 표면들(108')의 거칠기를 감소시킬 수 있다.
몇몇 실시예들에서, 에칭 프로세스(128)는 염소계 에천트와 같은 적합한 에천트를 사용하는 건식 에칭 프로세스이다. 에칭 프로세스(126)는 몇몇 실시예들에서 플라즈마 프로세스일 수 있다. 에칭 프로세스(!28)는 에칭 프로세스(126)보다 낮은 RF 전력을 사용하는 저전력 에칭 프로세스일 수 있다. 예를 들어, 에칭 프로세스(128)는 약 15W 내지 약 1KW 범위의 RF 전력을 사용할 수 있다. 뿐만 아니라, 에칭 프로세스(128)는 시간 기한 에칭 프로세스일 수 있다. 예를 들어, 에칭 프로세스(126)의 길이는 약 5 초 내지 약 150 초 범위일 수 있다. 다른 실시예들에서, 에칭 프로세스(128)는 상이한 세트의 파라미터들을 포함할 수 있다.
다른 실시예들에서, 에칭 프로세스(128)는 건식 에칭 프로세스에 추가하여 또는 그 대신에 하나 이상의 습식 에칭 프로세스(들)를 포함할 수 있다. 예를 들어, 습식 에칭 프로세스(들)는 건식 에칭 프로세스 후에 적용될 수 있거나, 또는 습식 에칭 프로세스(들)는 건식 에칭 프로세스 대신 적용될 수 있다. 습식 에칭 프로세스(들)는 상단 반도체 층(108)의 노출된 표면들(108') 상에 형성된 표면 입자들, 천연 산화물 층들 등을 제거하는 세정 프로세스(들)일 수 있다. 습식 에칭 프로세스(들)는 상단 반도체 층(108)의 노출된 표면들(108')을 추가로 패시베이팅할 수 있다. 습식 에칭 프로세스(들)는 다음 에천트들의 임의의 조합을 사용할 수 있다: 트리스-보레이트-에틸렌 디아민 테트라아세트산(TBE, tris-borate-ethylene diamine tetraacetic acid), 과산화황 혼합물(SPM, Sulphur peroxide mixture), SC-1 용액(예를 들어, 암모니아, 탈이온수, 및 과산화수소 포함), SC-2 용액(예를 들어, 암모니아, 탈이온수, 및 과산화수소 포함) 등. 예를 들어, TBE, SC-1 용액, 및 SC-2 용액을 사용하는 제1 습식 에칭 프로세스는 노출된 표면들(108')에 적용될 수 있고, SPM 및 SC-1 용액을 사용하는 제2 습식 에칭 프로세스는 그 후 노출된 표면들(108')에 적용될 수 있다. 습식 에칭 프로세스(들)가 사용되는 실시예들에서, 건조 및 스피닝 프로세스가 습식 프로세스(들) 후에 반도체 웨이퍼에 적용될 수 있다.
에칭 프로세스들(126 및 128)의 조합은 상단 반도체 층(108)의 노출된 표면들(108')을 리세스할 수 있다. 예를 들어, 에칭 프로세스들(126 및 128)은 상단 반도체 층(108)에 리세스들(130)을 형성할 수 있다. 리세스들(130)은 깊이(D1)를 연장시킬 수 있으며, 이 깊이는 상단 반도체 층(108)의 최상부면과 리세스들(130)의 하부면 사이의 높이차일 수 있다. 몇몇 실시예들에서, 깊이(D1)는 약 5 Å 내지 약 50 Å의 범위일 수 있다. 몇몇 실시예들에서, 깊이(D1)는 0 초과 6 Å 미만의 범위일 수 있다. 리세스들(130)은 다른 실시예들에서 상이한 깊이로 연장될 수 있다. 에칭 프로세스(128)는 상단 반도체 층(108)의 표면 상의 결함들을 제거하고 상단 반도체 층(108)을 약간 평평하게 하기 위한 약한 에칭 프로세스일 수 있다.
에칭 프로세스(128)에서, 게이트 스페이서들(124)은 게이트 스택들(120)에 인접한 상단 반도체 층(108)의 하나 이상의 부분을 마스킹할 수 있다. 따라서, 각각의 리세스(130)는 상단 반도체 층(108)에 의해 게이트 스택들(120) 및 그 아래 놓인 더미 게이트 유전체들(116)로부터 분리된다. 예를 들어, 리세스들(130)은 더미 게이트 유전체들(116)까지 수평으로 연장되지 않을 수 있다.
도 7a 내지 도 7c에서, 리세스들(130)은 상단 반도체 층(108)으로 더 연장된다. 리세스들(130)을 연장함으로써, 리세스(130) 내의 후속적으로 성장된 소스/드레인 영역들(예를 들어, 소스/드레인 영역들(142, 도 10 참조))은 기판(102) 내로 더 연장될 수 있다. 그 결과, 결과적인 트랜지스터의 전기적 성능이 향상될 수 있다. 예를 들어, 결과적인 디바이스들의 기생 커패시턴스는 기판(102) 내로 깊게 연장되지 않는 소스/드레인 영역들에 비해 감소될 수 있다는 것이 관찰되었다.
리세스들(130)은 연장시키는 것은 순환(cyclical) FOM 프로세스를 포함할 수 있다. FOM 프로세스는 에칭 프로세스(128) 후에 인-시츄로 수행될 수 있거나, 또는 FOM 프로세스는 에칭 프로세스(128)로서 엑스-시튜로(ex-situ)(예를 들어, 상이한 프로세싱 챔버에서) 수행될 수 있다.
도 7a 및 도 7b는 FOM 프로세스의 한 사이클을 예시한다. 먼저, 도 7a에 예시된 바와 같이, 산화 프로세스(132)는 리세스들(130)의 노출된 표면들에 적용될 수 있다. 산화 프로세스(132)는 리세스들(130)에 의해 노출된 상단 반도체 층(108)의 부분들에 산화물 영역들(134)을 형성한다. 상단 반도체 층(108)이 실리콘 층인 실시예들에서, 산화물 영역들(134)은 실리콘 산화물 영역들이다.
산화 프로세스(132)는 오존(O3)을 포함하는 프로세스 가스를 리세스들(130)의 표면들 위로 유동시키는 단계를 포함할 수 있다. 프로세스 가스는 20 ppm(parts per million) 내지 40 ppm 범위의 농도로 오존을 가질 수 있다. 산화 프로세스(132)는 몇몇 실시예들에서 20 초 내지 30 초의 지속기간 동안 수행될 수 있다. 산화 프로세스(132)는 자기 제어(self-limiting) 프로세스일 수 있다. 예를 들어, 산화 프로세스(132)는 상단 반도체 층(108)의 상부 부분들이 산소로 포화될 때까지, 상단 반도체 층(108)에 산화물 영역들(134)을 계속해서 형성한다. 리세스들(130)은 에칭 프로세스(128) 후에 게이트 스택들(120)로부터 분리되고, 게이트 스페이서들(124)은 또한 게이트 스택들(120)에 인접한 상단 반도체 층(108)의 하나 이상의 부분을 마스킹하기 때문에, 각각의 산화물 영역(134)은 상단 반도체 층(108)에 의해 게이트 스택들(120) 및 그 아래 놓인 더미 게이트 유전체들(116)로부터 여전히 분리될 수 있다. 산화물 영역들(134)은 더미 게이트 유전체들(116)까지 수평으로 연장되지 않을 수 있다.
다음으로, 도 7b에 예시된 바와 같이, 에칭 프로세스(136)는 산화물 영역들(134)을 제거한다. 에칭 프로세스(136)는 예를 들어, 희석 불화 수소(dHF)를 사용하는 습식 에칭일 수 있다. 불화 수소는 물(예를 들어, 탈 이온수 등)에서 약 50 : 1 내지 약 150 : 1 범위의 희석으로 희석될 수 있다. 다른 실시예들에서, 상이한 에천트가 사용될 수 있다. 에칭 프로세스(136)는 몇몇 실시예들에서 20 초 내지 40 초의 지속기간 동안 수행될 수 있다. 에칭 프로세스(136)는 에칭 프로세스(136)가 나머지(예를 들어, 산화되지 않은) 상단 반도체 층(108)을 두드러지게 에칭하지 않고 산화물 영역들(134)을 제거하도록, 산화물 영역들(134)과 상단 반도체 층(108) 사이에서 선택적일 수 있다.
산화 프로세스(132)는 자기 제어 프로세스이고 에칭 프로세스(136)는 선택적 프로세스이기 때문에, FOM 프로세스의 각각의 사이클 동안 제거되는 상단 반도체 층(108)의 양은 정밀하게 제어될 수 있다. 도 7a 및 도 7b에 예시된 사이클(예를 들어, 산화 프로세스(132) 및 에칭 프로세스(136))은 리세스들(130)이 원하는 두께로 상단 반도체 층(108)으로 연장될 때까지 임의의 횟수로 반복될 수 있다. 일례에서, 리세스들(130)을 상단 반도체 층(108)으로 연장시키기 위해 2 개 사이클의 산화 및 에칭이 수행된다. 다른 실시예들에서, 상이한 수의 사이클들이 사용될 수 있다.
원하는 수의 FOM 프로세스의 사이클들이 수행 된 후, 결과적인 구조물이 도 7c에 예시된다. FOM 프로세스의 결과로, 개구들(130)은 상단 반도체 층(108) 내로 깊이(D2)로 연장된다. 몇몇 실시예들에서, 깊이(D2)는 약 10 Å 내지 약 100 Å의 범위, 예컨대 약 20 Å 내지 약 30 Å 또는 약 17 Å 내지 약 25 Å이다. 리세스들(130)을 상단 반도체 층(108) 내로 상기 범위의 깊이로 연장시킴으로써, 결과적인 트랜지스터의 전기적 성능이 향상될 수 있다는 것이 관찰되었다. 예를 들어, 소스/드레인 영역들(도 10 참조)은 리세스들(130)에 후속하여 형성된다. 더 깊은 리세스들(130)(예를 들어, 상기 깊이를 갖는 리세스들)은 소스/드레인 영역들이 상단 반도체 층(108) 내로 더 연장되도록 허용하고, 이는 소스/드레인 영역으로부터 트랜지스터의 비도핑된 채널 영역(예를 들어, 영역(150), 도 15 참조)으로의 도펀트들의 확산을 감소시킨다. 도펀트 확산을 감소시킴으로써, 채널 영역(150)의 기생 저항은 유리하게 감소될 수 있다. 예를 들어, 리세스들(130)이 약 20 Å의 깊이(D2)를 가질 때, 기생 저항이 μm 당 약 40 Ω만큼 감소된다는 것이 시뮬레이션 데이터에서 관찰되었다. 또한 시뮬레이션 데이터에서는, 소스/드레인 영역들이 위에서 설명된 깊이만큼 상단 반도체 층(108)으로 연장되는 실시예로 nMOS 트랜지스터들에서 6 % 이상의 성능 향상이 달성될 수 있다는 것이 관찰되었다. 따라서, 상단 반도체 층(108)의 리세스들(130)은 게이트 스페이서들(124) 아래로 수평으로 연장되고, FOM 프로세스 후에 더미 게이트 유전체들(116)까지 연장되지 않는다.
그러나, 상단 반도체 층(108)의 일부분이 리세스들(130) 아래에 남아있는 것이 바람직하다는 것도 관찰된다. 예를 들어, 리세스들(130)은 상단 반도체 층(108)에 의해 절연체 층(106)으로부터 분리될 수 있고, 리세스들(130)과 절연체 층(106) 사이의 상단 반도체 층(108)의 두께(T3)는 약 10 Å 내지 약 50 Å, 예컨대 약 20 Å 내지 약 30 Å의 범위일 수 있다. 상단 반도체 층(108)(예를 들어, 실리콘을 포함함)과 절연체 층(106)(예를 들어, 실리콘 산화물을 포함함)의 CTE의 차이로 인해, 상단 반도체 층(108)은 지나치게 얇을 때 균열이 생기기 쉽다. 웨이퍼의 가열을 포함하는 후속 프로세스들 동안 균열의 위험은 증가될 수 있다. 상단 반도체 층(108)의 일부분을 상기 두께 범위로 남겨두면, 제조 결함들(예를 들어, 균열)이 방지될 수 있다. 두께(T3)가 상기 범위들을 벗어나도록, 리세스들(130)이 상단 반도체 층(108)으로 더 깊게 연장될 때, 기판(102)의 증가된 균열을 초래하는 것으로 관찰되었다.
도 7a 및 도 7b는 도 7c의 실시예 구조물을 달성하는 하나의 방법을 예시한다. 다른 방법들도 또한 사용될 수 있다. 예를 들어, 도 8은 다른 실시예에 따른 디바이스에서 개구들(130)을 연장시키는 방법을 예시한다. 도 8에서, 구조물은 도 7a와 유사할 수 있고, 유사한 참조 번호는 유사한 프로세스들을 사용하여 형성된 유사한 엘리먼트들을 나타낸다. 건식 에칭 프로세스(138)는 개구들(130)을 연장시키기 위해 사용된다. 건식 에칭 프로세스(138)는 염소계 에천트와 같은 적합한 에천트를 사용한다. 건식 에칭 프로세스(138)는 플라즈마 프로세스일 수 있다. 몇몇 실시예들에서, 건식 에칭 프로세스(138)는 예를 들어, 약 15 W 내지 약 1 KW 범위의 RF 전력을 사용하는 저전력 에칭 프로세스일 수 있다. 뿐만 아니라, 건식 에칭 프로세스(138)는 시간 기한 에칭 프로세스일 수 있다. 예를 들어, 건식 에칭 프로세스(138)의 길이는 5 초 내지 약 150 초 범위일 수 있다. 다른 실시예들에서, 건식 에칭 프로세스(138)는 상이한 세트의 파라미터들을 포함할 수 있다. 건식 에칭 프로세스(138)는 도 7c에 예시된 것과 유사한 구조물을 초래한다. 후속 프로세싱(예를 들어, 도 10 내지 도 15에서 하기에 설명되는 바와 같은)은 디바이스를 완성하기 위해 수행될 수 있다.
도 9는 개구들(130)을 연장시키는 또 다른 방법을 예시한다. 도 9에서, 습식 에칭 프로세스(140)는 개구들(130)을 연장시키는데 사용된다. 도 9에서, 구조물은 도 7a와 유사할 수 있고, 유사한 참조 번호는 유사한 프로세스들을 사용하여 형성된 유사한 엘리먼트들을 나타낸다. 습식 에칭 프로세스(140)는 H3PO4 포함 용액 등과 같은 적합한 에천트를 사용한다. 뿐만 아니라, 습식 에칭 프로세스(140)는 시간 기한 에칭 프로세스일 수 있다. 예를 들어, 습식 에칭 프로세스(140)의 길이는 10 초 내지 약 180 초 범위일 수 있다. 다른 실시예들에서, 습식 에칭 프로세스(140)는 상이한 세트의 파라미터들을 포함할 수 있다. 습식 에칭 프로세스(140)는 도 7c에 예시된 것과 유사한 구조물을 초래한다. 후속 프로세싱(예를 들어, 도 10 내지 도 15에서 하기에 설명되는 바와 같은)은 디바이스를 완성하기 위해 수행될 수 있다.
도 10에서, 에피택셜 소스/드레인 영역들(142)이 리세스들(130) 내에 형성된다. 에피택셜 소스/드레인 영역들(142)은 결과적인 트랜지스터의 각각의 채널 영역들에 응력을 가하여 성능을 향상시킬 수 있다. 각각의 더미 게이트(120)가 에피택셜 소스/드레인 영역들(142)의 각각의 이웃한 쌍들 사이에 배치되도록, 에피택셜 소스/드레인 영역들(142)이 상단 반도체 층(108)에 형성된다. 몇몇 실시예들에서, 게이트 스페이서들(124)은 에피택셜 소스/드레인 영역들(142)을 더미 게이트들(120)로부터 적절한 측방향 거리만큼 분리시키는데 사용되어, 에피택셜 소스/드레인 영역들(142)은 결과적인 트랜지스터들의 후속적으로 형성된 게이트들을 단락시키지 않는다. 에피택셜 소스/드레인 영역들(142)은 이들이 기판(102)의 최상부면 위로 연장하기 때문에, 상승된 소스/드레인 영역들로 지칭될 수 있다. 따라서, 에피택셜 소스/드레인 영역들(142)은 게이트 스페이서들(124)의 하단 팁(tip)들 아래 및 위로 수평으로 연장될 수 있고, 에피택셜 소스/드레인 영역들(142)은 더미 게이트 유전체들(116)까지 연장되지 않을 수 있다.
웨이퍼의 n 타입 디바이스 영역들의 에피택셜 소스/드레인 영역들(142)은 상부 반도체 층(108)에 리세스들(130)(예를 들어, 상기 설명된 바와 같은)을 형성하기 위하여 웨이퍼의 p 타입 디바이스 영역들을 마스킹하고 n 타입 디바이스 영역들의 상단 반도체 층(108)을 에칭함으로써 형성될 수 있다. 그 후, n 타입 디바이스 영역들의 에피택셜 소스/드레인 영역들(142)은 리세스들(130)에서 에피택셜하게 성장된다. 에피택셜 소스/드레인 영역들(142)을 형성하기 위해 사용되는 에피택셜 성장 프로세스는 몇몇 실시예들에서 저온 프로세스일 수 있다. 예를 들어, 에피택셜 성장 프로세스는 약 400 ℃ 내지 약 600 ℃의 온도에서 수행될 수 있다. 이 온도 범위에서 에피택시를 수행함으로써, 기판에 가해지는 응력은 유리하게 감소될 수 있다.
에피택셜 소스/드레인 영역들(142)은 n 타입 트랜지스터들에 적합한 것과 같은 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, n 타입 디바이스 영역들의 에피택셜 소스/드레인 영역들(142)은 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같은, 채널 영역들에서 인장 변형을 나타내는 재료들을 포함할 수 있다. n 타입 디바이스 영역들 내의 에피택셜 소스/드레인 영역들(142)은 상단 반도체 층(108)의 각각의 표면들로부터 상승된 표면들을 가질 수 있고, 패싯(facet)들을 가질 수 있다.
웨이퍼의 p 타입 디바이스 영역들의 에피택셜 소스/드레인 영역들(142)은 상부 반도체 층(108)에 리세스들(130)(예를 들어, 상기 설명된 바와 같은)을 형성하기 위하여 웨이퍼의 n 타입 디바이스 영역들을 마스킹하고 p 타입 디바이스 영역들의 상단 반도체 층(108)을 에칭함으로써 형성될 수 있다. 그 후, p 타입 디바이스 영역들의 에피택셜 소스/드레인 영역들(142)은 리세스들(130)에서 에피택셜하게 성장된다. 에피택셜 소스/드레인 영역들(142)을 형성하기 위해 사용되는 에피택셜 성장 프로세스는 몇몇 실시예들에서 저온 프로세스일 수 있다. 예를 들어, 에피택셜 성장 프로세스는 약 400 ℃ 내지 약 600 ℃의 온도에서 수행될 수 있다. 이 온도 범위에서 에피택시를 수행함으로써, 기판에 가해지는 응력은 유리하게 감소될 수 있다.
에피택셜 소스/드레인 영역들(142)은 p 타입 트랜지스터들에 적합한 것과 같은 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, p 타입 디바이스 영역들의 에피택셜 소스/드레인 영역들(142)은 실리콘-게르마늄, 붕소 도핑된 실리콘-게르마늄, 게르마늄, 게르마늄 주석 등과 같은, 채널 영역들에서 압축 변형을 가하는 재료들을 포함할 수 있다. p 타입 디바이스 영역들 내의 에피택셜 소스/드레인 영역들(142)은 상단 반도체 층(108)의 각각의 표면들로부터 상승된 표면들을 Ehgks 가질 수 있고, 패싯들을 가질 수 있다.
에피택셜 소스/드레인 영역들(142)에는 소스/드레인 영역들(80)을 형성하기 위해 도펀트들이 주입되고 어닐링이 후속될 수 있다. 소스/드레인 영역들은 약 1019 cm-3 내지 약 1021 cm-3의 불순물 농도를 가질 수 있다. p 타입 불순물들은 붕소, 붕소 불화물, 인듐 등일 수 있다. n 타입 불순물들은 인, 비소, 안티몬 등일 수 있다. 몇몇 실시예들에서, 에피택셜 소스/드레인 영역들(142)은 성장 동안에 인 시츄 도핑될 수 있다.
에피택셜 소스/드레인 영역들(142)은 상단 반도체 층(108) 내로 깊이(D2)로 연장된다. 상기 논의된 바와 같이, 깊이(D2)는 약 10 Å 내지 약 100 Å의 범위일 수 있다. 소스/드레인 영역들(142)을 상단 반도체 층(108)에서 더 깊게 연장시킴으로써, 소스/드레인 영역(142)으로부터 트랜지스터의 비 도핑된 채널 영역(150)으로의 도펀트들의 확산은 감소될 수 있다. 도펀트 확산을 감소시킴으로써, 채널 영역(150)의 기생 저항은 유리하게 감소될 수 있다. 예를 들어, 소스/드레인 영역들(142)이 약 20 Å의 깊이(D2)로 연장될 때, 기생 저항이 μm 당 약 40 Ω만큼 감소된다는 것이 시뮬레이션 데이터에서 관찰되었다. 또한 시뮬레이션 데이터에서는, 소스/드레인 영역들(142)이 위에서 설명된 깊이(D2)만큼 상단 반도체 층(108)으로 연장되는 실시예로 nMOS 트랜지스터들에서 6 % 이상의 성능 향상이 달성될 수 있다는 것이 관찰되었다.
도 11에서, 제1 층간 유전체(ILD, interlayer dielectric)(146)가 도 10에 예시된 구조물 위에 성막된다. 제1 ILD(146)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(PECVD) 또는 FCVD와 같은 임의의 적합한 방법에 의해 성막될 수 있다. 유전체 재료들은 포스포-실리케이트 유리(PSG, phospho-silicate glass), 보로-실리케이트 유리(BSG, boro-silicate glass), 붕소 도핑된 포스포-실리케이트 유리(BPSG, boron-doped phospho-silicate glass), 비 도핑된 실리케이트 유리(USG, undoped silicate glass) 등을 포함할 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료들이 사용될 수 있다. 몇몇 실시예들에서, 콘택 에칭 스탑 층(CESL, contact etch stop layer)(144)은 제1 ILD(146)와 에피택셜 소스/드레인 영역들(142), 마스크들(115), 및 게이트 스페이서들(124) 사이에 배치된다. CESL(144)은 위에 놓인 제1 ILD(146)의 재료와 상이한 에칭 속도를 갖는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 재료를 포함할 수 있다.
도 12에서, CMP와 같은 평탄화 프로세스가 제1 ILD(146)의 상부면을 더미 게이트들(120) 또는 마스크들(115)의 상부면들과 수평하게 하기 위해 수행될 수 있다. 평탄화 프로세스는 또한 더미 게이트들(120) 상의 마스크들(115) 및 마스크들(115)의 측벽들을 따른 게이트 스페이서들(124)을 제거할 수 있다. 평탄화 프로세스 후, 더미 게이트들(120), 게이트 스페이서들(124), 및 제1 ILD(146)의 상부면들은 같은 높이이다. 따라서, 더미 게이트들(120)의 상부면들은 제1 ILD(146)를 통해 노출된다. 몇몇 실시예들에서, 마스크들(115)은 남아있을 수 있으며, 이 경우 평탄화 프로세스는 마스크들(115)의 상부면들과 제1 ILD(146)의 상부면을 같은 높이가 되게 한다.
도 13에서, 더미 게이트 전극들(118) 및 존재한다면 마스크들(115)이 에칭 단계(들)에서 제거되어, 리세스들(148)이 형성된다. 몇몇 실시예들에서, 더미 게이트 전극들(118)만이 제거되며, 더미 게이트 유전체들(116)은 남아 있고 리세스들(148)에 의해 노출된다. 몇몇 실시예들에서, 더미 게이트 유전체들(116)은 다이의 제1 영역(예를 들어, 코어 로직 영역)의 리세스들(148)로부터 제거되고, 다이의 제2 영역(예를 들어, 입력/출력 영역)의 리세스들(148)에 남아있다. 몇몇 실시예들에서, 더미 게이트 전극들(118)은 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD(146) 또는 게이트 스페이서들(124)을 에칭하지 않고 더미 게이트 전극들(118)을 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각각의 리세스(148)는 상단 반도체 층(108)의 채널 영역(150)을 노출시키고 그리고/또는 그 위에 놓인다. 더미 게이트 전극들(118)이 에칭될 때 에칭 스탑 층으로서 사용될 수 있는 더미 게이트 유전체들(116)의 인접한 쌍들 사이에 각각의 채널 영역(150)이 배치된다. 그 후, 더미 게이트 유전체들(116)은 더미 게이트 전극들(118)의 제거 후에 옵션적으로 제거될 수 있다.
도 14에서, 게이트 유전체 층들(152) 및 게이트 전극들(154)은 대체 게이트들을 위해 형성된다. 게이트 유전체 층(152)은 리세스들(148) 내에, 예컨대 상단 반도체 층(108)의 상부면들 상에 그리고 게이트 스페이서들(124)의 측벽들 상에 컨포멀하게 성막된다. 게이트 유전체 층들(152)은 또한 제1 ILD(146)의 상부면 상에 형성될 수 있다. 몇몇 실시예들에 따르면, 게이트 유전체 층들(152)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중층들을 포함한다. 몇몇 실시예들에서, 게이트 유전체 층들(152)은 하이-k 유전체 재료를 포함하고, 이들 실시예들에서, 게이트 유전체 층들(152)은 약 7.0보다 큰 k 값을 가질 수 있고,하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납, 및 이들의 조합들의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체 층들(152)의 형성 방법들은 분자 빔 증착(MBD, molecular beam deposition), ALD, PECVD 등을 포함할 수 있다. 더미 게이트 유전체들(116)의 부분들이 리세스들(148)에 남아있는 실시예들에서, 게이트 유전체 층들(152)은 더미 게이트 유전체들(116)의 재료(예를 들어, SiO2)를 포함한다.
게이트 전극들(154)은 게이트 유전체 층들(152) 위에 각각 성막되고, 리세스들(148)의 나머지 부분들을 충전한다. 게이트 전극들(154)은 티타늄 질화물, 티타늄 산화물, 탄탈 질화물, 탄탈 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합들, 또는 이들의 다층들과 같은 금속 함유 재료를 포함할 수 있다. 예를 들어, 게이트 전극들(154)은 임의의 수의 라이너 층들(154A), 임의의 수의 일함수 튜닝 층들(154B), 및 충전 재료(154C)를 포함할 수 있다. 리세스들(148)를 충전한 후, CMP와 같은 평탄화 프로세스가 수행되어 게이트 유전체 층들(152)의 초과 부분들 및 게이트 전극들(154)의 재료를 제거할 수 있으며, 초과 부분들은 ILD(146)의 상부면 위에 있다. 따라서 게이트 전극들(154) 및 게이트 유전체 층들(152)의 재료의 나머지 부분들은 결과적인 트랜지스터들의 대체 게이트들을 형성한다. 게이트 전극들(154) 및 게이트 유전체 층들(152)은 총칭하여 "게이트 스택"으로 지칭될 수 있다.
n 타입 디바이스 영역들 및 p 타입 디바이스 영역들에서의 게이트 유전체 층들(152)의 형성은 각각의 영역의 게이트 유전체 층들(152)이 동일한 재료들로 형성되도록 동시에 발생할 수 있고, 게이트 전극들(154)의 형성은 각각의 타입의 영역의 게이트 전극들(154)이 동일한 재료들로 형성되도록 동시에 발생할 수 있다. 몇몇 실시예들에서, 각각의 타입의 영역의 게이트 유전체 층들(152)은 게이트 유전체 층들(152)이 상이한 재료들일 수 있도록 별개의 프로세스들에 의해 형성될 수 있고, 그리고/또는 각각의 영역의 게이트 전극들(154)은 게이트 전극들(154)이 상이한 재료들일 수 있도록 별개의 프로세스들에 의해 형성될 수 있다. 다양한 마스킹 단계들이 사용되어 별개의 프로세스를 사용할 때 적절한 영역들을 마스킹하고 노출시킬 수 있다.
도 13 및 도 14는 대체 게이트 프로세스를 예시한다. 다른 실시예들에서, 대체 게이트 프로세스는 생략될 수 있고, 더미 게이트 전극들(118) 및 더미 게이트 유전체들(116)은 결과적인 트랜지스터의 기능 게이트 전극 및 게이트 유전체 층들로서 사용될 수 있다.
도 15에서, 제2 ILD(156)는 제1 ILD(146) 위에 성막된다. 몇몇 실시예들에서, 제2 ILD(156)는 우동성 CVD 방법에 의해 형성된 유동성 막이다. 몇몇 실시예들에서, 제2 ILD(156)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD 및 PECVD와 같은 임의의 적합한 방법에 의해 성막될 수 있다. 몇몇 실시예들에 따라, 제2 ILD(156)의 형성 전에, 게이트 스택(게이트 유전체 층(152) 및 대응하는 위에 놓인 게이트 전극(154)을 포함함)이 리세스되어, 도 15에 예시된 바와 같이 리세스가 게이트 스택 바로 위에 그리고 게이트 스페이서들(124)의 대향 부분들 사이에 형성된다. 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 재료의 하나 이상의 층을 포함하는 게이트 마스크(155)가 리세스에 충전된 다음, 평탄화 프로세스가 수행되어 제1 ILD(146) 위로 연장되는 유전체 재료의 초과 부분들을 제거한다. 후속하여 형성된 게이트 콘택들(158)은 게이트 마스크(155)를 관통하여, 리세스된 게이트 전극(154)의 상부면과 접촉한다.
도 14에서, 몇몇 실시예들에 따르면, 게이트 콘택들(158) 및 소스/드레인 콘택들(160)은 제2 ILD(156) 및 제1 ILD(146)를 통해 형성된다. 소스/드레인 콘택들(160)용 개구들은 제1 및 제2 ILD들(146 및 156)을 통해 형성되고, 게이트 콘택(110)용 개구들은 제2 ILD(156) 및 게이트 마스크(155)를 통해 형성된다. 개구들은 허용가능한 포토리소그래피 및 에칭 기법들을 사용하여 형성될 수 있다. 확산 배리어 층, 접착 층 등과 같은 라이너 및 도전성 재료가 개구들에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 도전성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. ILD(156)의 표면으로부터 초과 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 나머지 라이너 및 도전성 재료는 개구들에 소스/드레인 콘택들(160) 및 게이트 콘택들(158)을 형성한다. 어닐링 프로세스가 수행되어 에피택셜 소스/드레인 영역들(142)과 소스/드레인 콘택들(160) 사이의 계면에서 실리사이드를 형성할 수 있다. 소스/드레인 콘택들(160)은 에피택셜 소스/드레인 영역들(142)에 물리적 및 전기적으로 커플링되고, 게이트 콘택들(158)은 게이트 전극들(106)에 물리적 및 전기적으로 커플링된다. 소스/드레인 콘택들(160) 및 게이트 콘택들(158)은 상이한 프로세스들에서 형성될 수 있거나 또는 동일한 프로세스에서 형성될 수 있다. 동일한 단면으로 형성되는 것으로 도시되어 있지만, 소스/드레인 콘택들(160) 및 게이트 콘택들(158) 각각은 콘택들의 단락을 방지할 수 있는 상이한 단면들로 형성될 수 있음을 이해해야 한다.
따라서, 실시예 디바이스(100)가 형성된다. 디바이스는 상승된 소스/드레인 영역들(142)을 갖는 FDSOI 트랜지스터들을 포함할 수 있다. FDSOI 트랜지스터들은 SOI 기판(102)의 상단 실리콘 층(108) 상에 형성될 수 있다. 소스/드레인 영역들(142)을 형성하기 위해, 예를 들어 다중 에칭 프로세스를 사용하여 소스/드레인 리세스들(130)을 정의하기 위해 상단 실리콘 층(108)이 에칭될 수 있다. 에칭은 소스/드레인 영역(142)이 상단 실리콘 층(108)으로 더 깊게 연장되도록 허용하는 소스/드레인 리세스들(130)을 제공하여, 트랜지스터의 기생 저항을 감소시키고 전기적 성능을 향상시킨다. 또한, 적어도 약 10 Å 내지 약 50 Å의 상단 실리콘(108)이 소스/드레인 영역(142) 아래에 남아 있으며, 이는 유리하게는 후속 프로세싱 단계들 동안 위에 놓인 피처들을 지원하기에 충분히 두꺼운 상단 실리콘 층(108)을 제공한다. 따라서, 제조 결함들(예를 들어, 상단 실리콘 층과 아래 놓인 매립 산화물(BOX) 층 사이의 CTE 미스매치에 의해 야기된 SOI 기판 균열)은 유리하게 감소될 수 있다.
몇몇 실시예들에서, 방법은, 실리콘 온 절연체(SOI, silicon on insulator) 기판 위에 게이트 구조물을 형성하는 단계 ― SOI 기판은: 베이스 반도체 층; 베이스 반도체 층 위의 절연체 층; 및 절연체 층 위의 상단 반도체 층을 포함함 ― ; 게이트 구조물의 상부면 위에 그리고 게이트 구조물의 측벽을 따라 게이트 스페이서 층을 성막하는 단계; 게이트 구조물의 측벽 상에 게이트 스페이서를 정의(define)하기 위해 게이트 스페이서 층을 에칭하는 단계; 게이트 스페이서 층을 에칭한 후, 제1 에칭 프로세스를 사용하여 상단 반도체 층 내에 리세스를 에칭하는 단계; 제1 에칭 프로세스 후, 제2 에칭 프로세스를 사용하여 상단 반도체 층 내로 추가로 리세스를 연장시키는 단계 ― 제1 에칭 프로세스는 제2 에칭 프로세스와 상이함 ― ; 및 제2 에칭 프로세스 후, 리세스에 소스/드레인 영역을 형성하는 단계를 포함한다. 몇몇 실시예들에서, 제1 에칭 프로세스 후에 그리고 제2 에칭 프로세스 전에, 리세스는 상단 반도체 층 내로 6 Å 미만의 깊이로 연장된다. 몇몇 실시예들에서, 제2 에칭 프로세스 후, 리세스는 상단 반도체 층 내로 10 Å 내지 100 Å의 깊이로 연장된다. 몇몇 실시예들에서, 제2 에칭 프로세스 후, 리세스 아래에 상단 반도체 층의 두께는 0 Å 내지 50 Å의 범위이다. 몇몇 실시예들에서, 제2 에칭 프로세스 후, 리세스 아래에 상단 반도체 층의 두께는 20 Å 내지 30 Å의 범위이다. 몇몇 실시예들에서, 제2 에칭 프로세스는 불소-오존 혼합물(FOM, fluorine-ozone mixture) 프로세스이다. 몇몇 실시예들에서, FOM 프로세스는 순환 프로세스이고, FOM 프로세스의 각각의 사이클은: 상단 반도체 층에 산화물 영역을 형성하기 위하여 오존을 사용하여 리세스에 의해 노출된 상단 반도체 층의 부분들을 산화시키는 단계; 및 희석 플루오르화 수소(dHF, diluted hydrogen fluoride)를 사용하여 산화물 영역을 에칭하는 단계를 포함한다. 몇몇 실시예들에서, 제2 에칭 프로세스는 염소 포함 가스를 사용하는 건식 에칭 프로세스이다. 몇몇 실시예들에서, 제2 에칭 프로세스는 H3PO4를 사용하는 습식 에칭 프로세스이다. 몇몇 실시예들에서, 게이트 스페이서 층을 에칭하는 단계는 제3 에칭 프로세스를 포함하고, 제3 에칭 프로세스 및 제1 에칭 프로세스는 각각 건식 에칭 프로세스들이고, 제3 에칭 프로세스는 제1 에칭 프로세스보다 더 높은 RF 전력에서 수행된다.
몇몇 실시예들에서, 방법은, 실리콘 온 절연체(SOI) 기판 상에 게이트 스택을 형성하는 단계 ― SOI 기판은 절연체 층 상에 상단 반도체 층을 포함함 ― ; 게이트 스택의 측벽 상에 게이트 스페이서를 형성하는 단계; 게이트 스페이서를 형성한 후, 상단 반도체 층에 리세스를 정의하기 위해 상단 반도체 층을 에칭하는 단계; 불소-오존 혼합물(FOM) 프로세스를 사용하여 상단 반도체 층 내로 추가로 리세스를 연장시키는 단계 ― FOM 프로세스의 각각의 사이클은: 상단 반도체 층에 산화물 영역을 형성하는 단계; 및 산화물 영역을 에칭 제거하는 단계를 포함하고, 산화물 영역은 리세스의 측벽들 및 하부면 상에 있음 ―; 및 FOM 프로세스 후, 리세스에 소스/드레인 영역을 성장시키는 단계를 포함한다. 몇몇 실시예들에서, 소스/드레인 영역은 상단 반도체 층 내로 10 Å 내지 100 Å의 거리만큼 연장된다. 몇몇 실시예들에서, 상단 반도체 층의 일부분은 소스/드레인 영역 아래에 있고, 절연체 층으로부터 소스/드레인 영역을 분리시키며, 상단 반도체 층의 일부분의 두께는 10 Å 내지 50 Å의 범위이다. 몇몇 실시예들에서, 상단 반도체 층의 일부분의 두께는 20 Å 내지 30 Å의 범위이다.
몇몇 실시예들에서, 디바이스는, 실리콘 온 절연체(SOI) 기판 ― SOI 기판은: 베이스 반도체 층; 베이스 반도체 층 위의 절연체 층; 및 절연체 층 위의 상단 반도체 층을 포함함 ― ; SOI 기판 상의 게이트 스택; 게이트 스택의 측부 상의 소스/드레인 영역 ― 소스/드레인 영역은 상단 반도체 층 내로 제1 거리만큼 연장되고, 제1 거리는 10 Å 내지 100 Å의 범위이고, 상단 반도체 층의 일부분은 소스/드레인 영역 아래에 있고 절연체 층으로부터 소스/드레인 영역을 분리시키며, 상단 반도체 층의 일부분의 두께는 10 Å 내지 50 Å의 범위임 ― 을 포함한다. 몇몇 실시예들에서, 소스/드레인 영역은 상단 반도체 층의 최상부면 위로 연장된다. 몇몇 실시예들에서, 상단 반도체 층의 일부분의 두께는 20 Å 내지 30 Å의 범위이다. 몇몇 실시예들에서, 제1 거리는 20 Å 내지 30 Å의 범위이다. 몇몇 실시예들에서, 제1 거리는 17 Å 내지 25 Å의 범위이다. 몇몇 실시예들에서, 디바이스는 게이트 스택의 측벽 상의 게이트 스페이서를 더 포함하고, 게이트 스페이서는 소스/드레인 영역과 게이트 스택 사이에 있고, 소스/드레인 영역은 게이트 스페이서 아래로 연장된다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
실리콘 온 절연체(SOI, silicon on insulator) 기판 위에 게이트 구조물을 형성하는 단계 ― 상기 SOI 기판은:
베이스 반도체 층;
상기 베이스 반도체 층 위의 절연체 층; 및
상기 절연체 층 위의 상단 반도체 층
을 포함함 ― ;
상기 게이트 구조물의 상부면 위에 그리고 상기 게이트 구조물의 측벽을 따라 게이트 스페이서 층을 성막하는 단계;
상기 게이트 구조물의 측벽 상에 게이트 스페이서를 정의(define)하기 위해 상기 게이트 스페이서 층을 에칭하는 단계;
상기 게이트 스페이서 층을 에칭한 후, 제1 에칭 프로세스를 사용하여 상기 상단 반도체 층 내에 리세스를 에칭하는 단계;
상기 제1 에칭 프로세스 후, 제2 에칭 프로세스를 사용하여 상기 상단 반도체 층 내로 추가로 상기 리세스를 연장시키는 단계 ― 상기 제1 에칭 프로세스는 상기 제2 에칭 프로세스와 상이함 ― ; 및
상기 제2 에칭 프로세스 후, 상기 리세스에 소스/드레인 영역을 형성하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 제1 에칭 프로세스 후에 그리고 상기 제2 에칭 프로세스 전에, 상기 리세스는 상기 상단 반도체 층 내로 6 Å 미만의 깊이로 연장되는 것인, 방법.
실시예 3. 실시예 1에 있어서,
상기 제2 에칭 프로세스 후, 상기 리세스는 상기 상단 반도체 층 내로 10 Å 내지 100 Å의 깊이로 연장되는 것인, 방법.
실시예 4. 실시예 1에 있어서,
상기 제2 에칭 프로세스 후, 상기 리세스 아래에 상기 상단 반도체 층의 두께는 0 Å 내지 50 Å의 범위인 것인, 방법.
실시예 5. 실시예 1에 있어서,
상기 제2 에칭 프로세스 후, 상기 리세스 아래에 상기 상단 반도체 층의 두께는 20 Å 내지 30 Å의 범위인 것인, 방법.
실시예 6. 실시예 1에 있어서,
상기 제2 에칭 프로세스는 불소-오존 혼합물(FOM, fluorine-ozone mixture) 프로세스인 것인, 방법.
실시예 7. 실시예 6에 있어서,
상기 FOM 프로세스는 순환 프로세스이고, 상기 FOM 프로세스의 각각의 사이클은:
상기 상단 반도체 층에 산화물 영역을 형성하기 위하여 오존을 사용하여 상기 리세스에 의해 노출된 상기 상단 반도체 층의 부분들을 산화시키는 단계; 및
희석 플루오르화 수소(dHF, diluted hydrogen fluoride)를 사용하여 상기 산화물 영역을 에칭하는 단계
를 포함하는 것인, 방법.
실시예 8. 실시예 1에 있어서,
상기 제2 에칭 프로세스는 염소 포함 가스를 사용하는 건식 에칭 프로세스인 것인, 방법.
실시예 9. 실시예 1에 있어서,
상기 제2 에칭 프로세스는 H3PO4를 사용하는 습식 에칭 프로세스인 것인, 방법.
실시예 10. 실시예 1에 있어서,
상기 게이트 스페이서 층을 에칭하는 단계는 제3 에칭 프로세스를 포함하고, 상기 제3 에칭 프로세스 및 상기 제1 에칭 프로세스는 각각 건식 에칭 프로세스들이고, 상기 제3 에칭 프로세스는 상기 제1 에칭 프로세스보다 더 높은 RF 전력에서 수행되는 것인, 방법.
실시예 11. 방법에 있어서,
실리콘 온 절연체(SOI) 기판 상에 게이트 스택을 형성하는 단계 ― 상기 SOI 기판은 절연체 층 상에 상단 반도체 층을 포함함 ― ;
상기 게이트 스택의 측벽 상에 게이트 스페이서를 형성하는 단계;
상기 게이트 스페이서를 형성한 후, 상기 상단 반도체 층에 리세스를 정의하기 위해 상기 상단 반도체 층을 에칭하는 단계;
불소-오존 혼합물(FOM) 프로세스를 사용하여 상기 상단 반도체 층 내로 추가로 상기 리세스를 연장시키는 단계 ― 상기 FOM 프로세스의 각각의 사이클은:
상기 상단 반도체 층에 산화물 영역을 형성하는 단계; 및
상기 산화물 영역을 에칭 제거하는 단계
를 포함하고, 상기 산화물 영역은 상기 리세스의 측벽들 및 하부면 상에 있음 ― ; 및
상기 FOM 프로세스 후, 상기 리세스에 소스/드레인 영역을 성장시키는 단계
를 포함하는, 방법.
실시예 12. 실시예 11에 있어서,
상기 소스/드레인 영역은 상기 상단 반도체 층 내로 10 Å 내지 100 Å의 거리만큼 연장되는 것인, 방법.
실시예 13. 실시예 11에 있어서,
상기 상단 반도체 층의 일부분은 상기 소스/드레인 영역 아래에 있고, 상기 절연체 층으로부터 상기 소스/드레인 영역을 분리시키며, 상기 상단 반도체 층의 일부분의 두께는 10 Å 내지 50 Å의 범위인 것인, 방법.
실시예 14. 실시예 13에 있어서,
상기 상단 반도체 층의 일부분의 두께는 20 Å 내지 30 Å의 범위인 것인, 방법.
실시예 15. 디바이스에 있어서,
실리콘 온 절연체(SOI) 기판 ― 상기 SOI 기판은:
베이스 반도체 층;
상기 베이스 반도체 층 위의 절연체 층; 및
상기 절연체 층 위의 상단 반도체 층
을 포함함 ― ;
상기 SOI 기판 상의 게이트 스택;
상기 게이트 스택의 측부 상의 소스/드레인 영역 ― 상기 소스/드레인 영역은 상기 상단 반도체 층 내로 제1 거리만큼 연장되고, 상기 제1 거리는 10 Å 내지 100 Å의 범위이고, 상기 상단 반도체 층의 일부분은 상기 소스/드레인 영역 아래에 있고 상기 절연체 층으로부터 상기 소스/드레인 영역을 분리시키며, 상기 상단 반도체 층의 일부분의 두께는 10 Å 내지 50 Å의 범위임 ―
을 포함하는, 디바이스.
실시예 16. 실시예 15에 있어서,
상기 소스/드레인 영역은 상기 상단 반도체 층의 최상부면 위로 연장되는 것인, 디바이스.
실시예 17. 실시예 15에 있어서,
상기 상단 반도체 층의 일부분의 두께는 20 Å 내지 30 Å의 범위인 것인, 디바이스.
실시예 18. 실시예 15에 있어서,
상기 제1 거리는 20 Å 내지 30 Å의 범위인 것인, 디바이스.
실시예 19. 실시예 15에 있어서,
상기 제1 거리는 17 Å 내지 25 Å의 범위인 것인, 디바이스.
실시예 20. 실시예 15에 있어서,
상기 게이트 스택의 측벽 상의 게이트 스페이서를 더 포함하고, 상기 게이트 스페이서는 상기 소스/드레인 영역과 상기 게이트 스택 사이에 있고, 상기 소스/드레인 영역은 상기 게이트 스페이서 아래로 연장되는 것인, 디바이스.

Claims (10)

  1. 방법에 있어서,
    실리콘 온 절연체(SOI, silicon on insulator) 기판 위에 게이트 구조물을 형성하는 단계 - 상기 SOI 기판은:
    베이스 반도체 층;
    상기 베이스 반도체 층 위의 절연체 층; 및
    상기 절연체 층 위의 상단 반도체 층
    을 포함함 - ;
    상기 게이트 구조물의 상부면 위에 그리고 상기 게이트 구조물의 측벽을 따라 게이트 스페이서 층을 성막하는 단계;
    상기 게이트 구조물의 측벽 상에 게이트 스페이서를 정의(define)하기 위해 상기 게이트 스페이서 층을 에칭하는 단계;
    상기 게이트 스페이서 층을 에칭한 후, 제1 에칭 프로세스를 사용하여 상기 상단 반도체 층 내에 리세스를 에칭하는 단계;
    상기 제1 에칭 프로세스 후, 제2 에칭 프로세스를 사용하여 상기 상단 반도체 층 내로 추가로 상기 리세스를 연장시키는 단계 - 상기 제1 에칭 프로세스는 상기 제2 에칭 프로세스와 상이함 - ; 및
    상기 제2 에칭 프로세스 후, 상기 리세스에 소스/드레인 영역을 형성하는 단계
    를 포함하고,
    상기 제2 에칭 프로세스는 불소-오존 혼합물(FOM, fluorine-ozone mixture) 프로세스를 포함하고,
    상기 FOM 프로세스는 순환 프로세스이고, 상기 FOM 프로세스의 각각의 사이클은:
    상기 상단 반도체 층에 산화물 영역을 형성하기 위하여 상기 리세스에 의해 노출된 상기 상단 반도체 층의 부분들을 산화시키는 단계; 및
    상기 산화물 영역을 에칭하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 제1 에칭 프로세스 후에 그리고 상기 제2 에칭 프로세스 전에, 상기 리세스는 상기 상단 반도체 층 내로 6 Å 미만의 깊이로 연장되는 것인, 방법.
  3. 제1항에 있어서,
    상기 제2 에칭 프로세스는 염소 포함 가스를 사용하는 건식 에칭 프로세스 및 H3PO4를 사용하는 습식 에칭 프로세스 중 적어도 하나를 더 포함하는 것인, 방법.
  4. 제1항에 있어서,
    상기 상단 반도체 층의 부분들을 산화시키는 단계는, 오존을 사용하여 상기 리세스에 의해 노출된 상기 상단 반도체 층의 부분들을 산화시키는 단계를 포함하고,
    상기 산화물 영역을 에칭하는 단계는, 희석 플루오르화 수소(dHF, diluted hydrogen fluoride)를 사용하여 상기 산화물 영역을 에칭하는 단계
    를 포함하는 것인, 방법.
  5. 제1항에 있어서,
    상기 게이트 스페이서 층을 에칭하는 단계는 제3 에칭 프로세스를 포함하고, 상기 제3 에칭 프로세스 및 상기 제1 에칭 프로세스는 각각 건식 에칭 프로세스들이고, 상기 제3 에칭 프로세스는 상기 제1 에칭 프로세스보다 더 높은 RF 전력에서 수행되는 것인, 방법.
  6. 방법에 있어서,
    실리콘 온 절연체(SOI) 기판 상에 게이트 스택을 형성하는 단계 - 상기 SOI 기판은 절연체 층 상에 상단 반도체 층을 포함함 - ;
    상기 게이트 스택의 측벽 상에 게이트 스페이서를 형성하는 단계;
    상기 게이트 스페이서를 형성한 후, 상기 상단 반도체 층에 리세스를 정의하기 위해 상기 상단 반도체 층을 에칭하는 단계;
    불소-오존 혼합물(FOM) 프로세스를 사용하여 상기 상단 반도체 층 내로 추가로 상기 리세스를 연장시키는 단계 - 상기 FOM 프로세스의 각각의 사이클은:
    상기 상단 반도체 층에 산화물 영역을 형성하는 단계; 및
    상기 산화물 영역을 에칭 제거하는 단계
    를 포함하고, 상기 산화물 영역은 상기 리세스의 측벽들 및 하부면 상에 있음 -: 및
    상기 FOM 프로세스 후, 상기 리세스에 소스/드레인 영역을 성장시키는 단계
    를 포함하는, 방법.
  7. 디바이스에 있어서,
    실리콘 온 절연체(SOI) 기판 - 상기 SOI 기판은:
    베이스 반도체 층;
    상기 베이스 반도체 층 위의 절연체 층; 및
    상기 절연체 층 위의 상단 반도체 층
    을 포함함 - ;
    상기 SOI 기판 상의 게이트 스택;
    상기 게이트 스택의 측벽 상에 배치되고, 상기 상단 반도체 층 위에 배치된 게이트 스페이서;
    상기 게이트 스페이서의 측부 상의 소스/드레인 영역 - 상기 소스/드레인 영역은 상기 상단 반도체 층 내로 제1 거리만큼 연장되고, 상기 제1 거리는 10 Å 내지 100 Å의 범위이고, 상기 상단 반도체 층의 일부분은 상기 소스/드레인 영역 아래에 있고 상기 절연체 층으로부터 상기 소스/드레인 영역을 분리시키며, 상기 상단 반도체 층의 일부분의 두께는 10 Å 내지 50 Å의 범위임 -
    을 포함하고,
    상기 게이트 스페이서의 바닥부는, 상기 상단 반도체 층의 최상부 부분의 가장자리를 넘어 측방으로 돌출된 것인, 디바이스.
  8. 제7항에 있어서,
    상기 소스/드레인 영역은 상기 상단 반도체 층의 최상부면 위로 연장되는 것인, 디바이스.
  9. 제7항에 있어서,
    상기 상단 반도체 층의 일부분의 두께는 20 Å 내지 30 Å의 범위인 것인, 디바이스.
  10. 제7항에 있어서,
    상기 제1 거리는 20 Å 내지 30 Å의 범위인 것인, 디바이스.
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