CN114038802A - 半导体装置的形成方法 - Google Patents

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游国丰
杨丰诚
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Abstract

公开半导体装置的形成方法。例示性的半导体装置包括第一半导体堆叠与第二半导体堆叠于基板上，其中第一半导体堆叠与第二半导体堆叠的每一者包括向上堆叠且彼此分开的半导体层、位于第一半导体堆叠与第二半导体堆叠之间的虚置间隔物，其中虚置间隔物接触第一半导体堆叠与第二半导体堆叠的每一半导体层的第一侧壁；以及栅极结构包覆第一半导体堆叠与第二半导体堆叠的每一半导体层的第二侧壁、上表面、与下表面。

Description

半导体装置的形成方法
技术领域
本发明实施例涉及半导体装置与其制作方法，更特别涉及鳍状场效晶体管或其他三维半导体装置的制作方法。
背景技术
集成电路产业已经历指数成长。集成电路材料与设计的技术进展，使每一代的集成电路比前一代具有更小且更复杂的电路。在集成电路演进中，功能密度(比如单位芯片面积的内连线装置数目)通常随着几何尺寸(比如采用的制作制程所能产生的最小构件或线路)减少而增加。尺寸缩小的制程通常有利于增加产能与降低相关成本。
尺寸缩小亦会增加处理与制造集成电路的复杂度。为实现这些进展，集成电路的处理与制造亦须类似发展。举例来说，已导入三维晶体管如鳍状场效晶体管以置换平面晶体管。虽然现有的鳍状场效晶体管装置与制作鳍状场效晶体管装置的方法通常适用于预期目的，但无法符合所有方面的需求。举例来说，目前的鳍状场效晶体管装置面临栅极漏电流的问题，期会增加能耗并降低集成电路可信度，使鳍状场效晶体管的效能劣化。综上所述，需要改善装置。
发明内容
例示性的半导体装置的形成方法包括形成半导体鳍状物于基板上；形成多个间隔物于半导体鳍状物上，其中间隔物形成沟槽于半导体鳍状物上；沉积高介电常数的介电层于沟槽中；在制程工具中形成盖层于高介电常数的介电层上；对盖层进行退火制程；移除盖层以露出高介电常数的介电层；以及形成金属栅极于高介电常数的介电层上。
另一例示性的半导体装置的形成方法包括形成半导体鳍状物于基板上；形成多个间隔物于半导体鳍状物上，其中间隔物形成沟槽于半导体鳍状物上；形成界面层于沟槽中；沉积高介电常数的介电层于界面层上；对高介电常数的介电层进行退火制程；在制程工具中形成盖层于该高介电常数的介电层上；对盖层进行另一退火制程；移除盖层以露出高介电常数的介电层；以及形成金属栅极于高介电常数的介电层上。
另一例示性的半导体装置的形成方法包括：形成半导体鳍状物于基板上；形成多个间隔物于半导体鳍状物上，其中间隔物形成沟槽于半导体鳍状物上；沉积高介电常数的介电层于沟槽中；沉积高介电常数的盖材料于高介电常数的介电层上；将制程气体通入高介电常数的盖材料的上表面上，以形成盖层；对盖层进行退火制程；移除盖层以露出高介电常数的介电层；以及形成金属栅极于高介电常数的介电层上。
附图说明
图1、图10、及图18是本发明一些实施例中，制造半导体装置的方法的流程图。
图2是本发明一些实施例中，半导体装置的三维透视图。
图3A至图9A、图11A至图17A、及图19A至图26A是本发明一些实施例中，半导体装置在方法的中间阶段沿着图2中的剖线A-A'的剖视图。
图3B至图9B、图11B至图17B、及图19B至图26B是本发明一些实施例中，半导体装置在方法的中间阶段沿着图2中的剖线B-B'的剖视图。
其中，附图标记说明如下：
A-A'，B-B'：剖线
T1，T2：厚度
102，104，106，108，110，112，114，114'，116，116'，118，118'，120，120'，122，122'，124，124'，126，126'，128'：步骤
200：装置
202：基板
202N：n型场效晶体管区
202P：p型场效晶体管区
204：隔离结构
210：半导体鳍状物
210D：漏极区
210G：通道区
210S：源极区
212：虚置介电层
220：虚置栅极结构
222：栅极间隔物
226：源极/漏极沟槽
230：源极/漏极结构
234，264：层间介电层
236：栅极沟槽
240：栅极界面层
242：栅极介电层
244：盖层
246：栅极
250：源极/漏极接点
260：通孔
具体实施方式
下述详细描述可搭配图式说明，以利理解本发明的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
下述内容提供的不同实施例或例子可实施本发明实施例的不同结构。特定构件与排列的实施例是用以简化本公开而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。
此外，本发明的多种实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。此外，本发明实施例的结构形成于另一结构上、连接至另一结构、及/或耦接至另一结构中，结构可直接接触另一结构，或可形成额外结构于结构及另一结构之间。此外，空间性的相对用语如“下方”、“其下”、“下侧”、“上方”、“上侧”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。此外，当数值或数值范围的描述有“约”、“近似”、或类似用语时，除非特别说明否则其包含所述数值的+/-10％。举例来说，用语“约5nm”包含的尺寸范围为4.5nm至5.5nm。
导入的三维半导体装置之一为鳍状场效晶体管。鳍状场效晶体管的名称来自于自基板延伸的鳍状结构，其可用于形成场效晶体管的通道。制作三维半导体装置的方法包括栅极置换制程，以将虚置栅极结构置换成含有高介电常数的介电层与栅极的金属栅极结构。高介电常数的介电材料可增进栅极控制能力。制作制程亦可包含形成与移除盖层于高介电常数的介电层上，以调整装置(特别是p型场效晶体管)的临界电压、迁移率、与负偏压温度不稳定性。然而形成与移除盖层的方法的成本高，且移除盖层的方法可能损伤高介电常数的介电层，其会增加栅极漏电流并劣化装置效能。
在本发明实施例中，可导入高介电常数的介电层后的制程以改善高介电常数的介电层的有效氧化物厚度尺寸，以缓解栅极漏电流的问题、改善可信度、并降低制作成本。举例来说，本发明实施例在形成高介电常数的介电层之后，可在单一工具中形成含高介电常数的盖层与硅盖层材料于高介电常数的介电层上。退火盖层之后，以仅湿式蚀刻制程移除盖层。由于移除盖层的方法与干蚀刻制程无关，可保护高介电常数的介电层，并可改善高介电常数的介电层的有效氧化物厚度尺寸。此外，本发明实施例中形成与移除盖层的方法，可减少制作成本。
图1搭配图10或图18，可显示本发明一些实施例制造半导体装置所用的一些方法的流程图。方法仅为举例而非局限本发明实施例至权利要求未实际记载处。可在方法之前、之中、与之后进行额外步骤，且方法的额外实施例可置换、省略、或调换一些所述步骤。方法将搭配其他图式说明如下，其显示装置200在方法的中间步骤时的多种三维图与剖视图。具体而言，图2显示本发明一些实施例中，半导体装置的初始结构的三维图。图3A至图9A及图11A至图17A是本发明一些实施例中，半导体装置在图1及图10的方法的中间阶段沿着图2中的剖线A-A'(如Y-Z平面)的剖视图。图3B至图9B及图11B至图17B是本发明一些实施例中，半导体装置在图1及图10的方法的中间阶段沿着图2中的剖线B-B'(如X-Z平面)的剖视图。图3A至图9A与图16A至图26A是本发明一些实施例中，半导体装置在图1及图18的方法的中间阶段沿着图2中的剖线A-A'(如Y-Z平面)的剖视图。图3B至图9B与图16B至图26B是本发明一些实施例中，半导体装置在图1及图18的方法的中间阶段沿着图2中的剖线B-B'(如X-Z平面)的剖视图。已简化图式使图式清楚，以利理解本发明实施例的发明概念。
图2显示本发明一些实施例中，初始的装置200的三维图。装置200通常视作任何鳍状物为主的装置，其可包含于微处理器、存储器单元、及/或其他集成电路装置中。在一些实施方式中，装置200为集成电路芯片的一部分、单芯片系统、或其部分，其可包含多种被动与主动微电子装置，比如电阻、电容器、电感、二极管、p型场效晶体管、n型场效晶体管、金属氧化物半导体场效晶体管、互补式金属氧化物半导体晶体管、双极接面晶体管、横向扩散金属氧化物半导体晶体管、高电压晶体管、高频晶体管、其他合适构件、或上述的组合。本发明实施例并不限于任何特定数目的装置或装置区，或任何特定的装置设置。举例来说，虽然图式中的装置200为鳍状场效晶体管装置，本发明实施例亦可用于制作其他三维半导体装置如纳米片装置(亦可称作纳米线装置、纳米环装置、栅极围绕装置、全绕式栅极装置、或多通道桥装置)，其通道结构包括多个半导体通道层，且栅极结构可延伸包覆通道层以接触通道区的所有侧。装置200可新增额外结构，且装置200的其他实施例可置换、调整、或省略一些下述结构。
如图1、图2、图3A、及图3B所示，步骤102形成装置200的初始半导体结构。如图2、图3A、及图3B所示，装置200包括基板202。在所述实施例中，基板202为基体硅基板。基板202可改为或额外包括另一单晶半导体(如锗)、半导体化合物、半导体合金、或上述的组合。基板202可改为绝缘层上半导体基板，比如绝缘层上硅基板、绝缘层上硅锗基板、或绝缘层上锗基板。基板202可掺杂不同掺质已形成多种掺杂区于其中。在所述实施例中，基板202包括n型场效晶体管区202N，其包括掺杂p型掺质如硼(如11B或二氟化硼)、铟、其他p型掺质、或上述的组合的p型掺杂基板区(如p型井)。基板202亦包含p型场效晶体管区202P，其包含掺杂n型掺质如磷(31P)、砷、其他n型掺质、或上述的组合的n型掺杂基板区(如n型井)。在一些实施例中，基板202包括p型掺质与n型掺质的组合所形成的掺杂区。可进行离子布植制程、扩散制程、及/或其他合适掺杂制程，以形成多种掺杂区。
装置200亦包含隔离结构204位于基板202上。隔离结构204可电性隔离装置200的主动装置区及/或被动装置区。隔离结构204可设置为不同结构，比如浅沟槽隔离结构、深沟槽隔离结构、局部氧化硅结构、或上述的组合。隔离结构204包括隔离材料如氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(比如含硅、氧、氮、碳、及/或其他合适的隔离组成)、或上述的组合。
装置200还包含自基板202凸起的半导体鳍状物210，且半导体鳍状物210的下侧部分隔有隔离结构204。每一半导体鳍状物210适用于提供n型场效晶体管或p型场效晶体管。在本发明实施例中，半导体鳍状物210用于p型场效晶体管。半导体鳍状物210的取向实质上彼此平行。每一半导体鳍状物210具有至少一通道区210G、至少一源极区210S、与至少一漏极区210D，其长度沿着X方向定义。在一些实施例中，半导体鳍状物210为基板202的一部分(比如)基板202的材料层的一部分)。举例来说，所述实施例的基板202包括硅时，半导体鳍状物210包括硅。在一些其他实施例中，半导体鳍状物210定义于材料层中，比如基板202上的一或多个半导体材料层。举例来说，半导体鳍状物210包含的半导体层堆叠可具有多种半导体层(如异质结构)位于基板202上。半导体层可包含任何合适的半导体材料，比如硅、锗、硅锗、其他合适的半导体材料、或上述的组合。半导体层可包含相同或不同的材料、蚀刻速率、组成原子％、组成重量％、厚度、及/或设置，端视装置200的设计需求而定。半导体鳍状物210的形成方法可为任何合适制程，包括多种沉积、光微影、及/或蚀刻制程。在一些实施例中，半导体鳍状物210的形成方法可为双重图案化微影制程。应理解可由类似方式形成多个平行的半导体鳍状物210。
如图1、图2、图4A、及图4B所示，步骤104形成虚置栅极结构220于半导体鳍状物210上。虚置栅极结构220可作为后续形成的金属栅极结构所用的占位物。在一些实施例中，虚置栅极结构220沿着Y方向延伸，并越过个别的半导体鳍状物210。虚置栅极结构220覆盖半导体鳍状物210的通道区，其位于源极区与漏极区(均视作源极/漏极区)之间。虚置栅极结构220可包含多种虚置栅极层，比如虚置栅极(比如含多晶硅)位于半导体鳍状物210的通道区上，以及一或多个硬遮罩层位于虚置栅极上，及/或其他合适层状物。在形成虚置栅极结构220之前，可沉积组成为氧化硅的虚置介电层212于半导体鳍状物210与隔离结构204上，且其沉积方法可为化学气相沉积、物理气相沉积、原子层沉积、及/或其他合适的沉积制程。之后可沉积虚置栅极层于虚置介电层212上。接着进行微影制程形成遮罩以覆盖半导体鳍状物210的通道区。之后可采用微影遮罩并蚀刻不同的虚置栅极层，以形成虚置栅极结构220。接着可采用任何合适方法移除微影遮罩。
步骤104沿着虚置栅极结构220的侧壁形成栅极间隔物222。栅极间隔物222可包含多种层状物，比如一或多个介电层与图案层。在一些实施例中，栅极间隔物222可包含任何合适的介电材料，比如硅、氧、碳、氮、其他合适材料、或上述的组合(如氧化硅、氮化硅、氮氧化硅、或碳化硅)。栅极间隔物222的形成方法可为多种合适方法，比如多种沉积制程(如原子层沉积、化学气相沉积、物理气相沉积、其他合适方法、或上述的组合)、多种微影制程、及/或多种蚀刻制程(如干蚀刻、湿蚀刻、或上述的组合)。
如图1、图5A、图5B、图6A、及图6B所示，步骤106形成外延的源极/漏极结构230于鳍状物210的源极/漏极区上。如图5A及图5B所示，首先沿着栅极间隔物222的侧壁使半导体鳍状物210的源极/漏极区凹陷，以形成源极/漏极沟槽226。进行源极/漏极蚀刻制程以移除半导体鳍状物210在源极/漏极区上的部分。源极/漏极蚀刻制程可为干蚀刻(如反应性离子蚀刻)、湿蚀刻、或上述的组合。
之后如图6A及图6B所示，外延成长源极/漏极结构230于源极/漏极沟槽226中。外延的源极/漏极结构可包含不同的半导体材料以用于不同型态(如n型或p型)的源极/漏极结构。举例来说，n型外延的源极/漏极结构的材料可包含硅及/或碳，其中含硅的外延层或含硅与碳的外延层可掺杂磷、砷、其他n型掺质、或上述的组合，以形成磷化硅外延层、碳化硅外延层、或碳磷化硅外延层。p型外延的源极/漏极结构的材料可包含硅及/或锗，其中含硅与锗的外延层可掺杂硼、碳、其他p型掺质、或上述的组合，比如形成硼化硅锗外延层或碳化硅锗外延层。在一些实施例中，源极/漏极结构230包括一个接一个的结晶层。在一些实施例中，外延的源极/漏极结构230包括的材料及/或掺质可达通道区中所需的拉伸应力及/或压缩应力。在多种实施例中，外延的源极/漏极结构230的不同外延层可包含相同或不同的半导体材料。实施外延制程以成长源极/漏极结构230于源极/漏极沟槽226中。外延制程包括化学气相沉积(如气相外延、超高真空化学气相沉积、低压化学气相沉积、及/或等离子体辅助化学气相沉积)、分子束外延、其他合适的选择性外延成长制程、或上述的组合。
如图1、图7A、及图7B所示，步骤108形成层间介电层234于基板202上。在一些实施例中，层间介电层234包括低介电常数的介电材料，比如四乙氧基硅烷的氧化物、未掺杂的硅酸盐玻璃、或掺杂的氧化硅(如硼磷硅酸盐玻璃、氟硅酸盐玻璃、磷硅酸盐玻璃、或硼硅酸盐玻璃)、其他合适的介电材料、或上述的组合。层间介电层234的形成方法可为沉积制程如化学气相沉积、可流动的化学气相沉积、旋转涂布玻璃、其他合适方法、或上述的组合。在一些实施例中，可形成蚀刻停止层(未图示)于层间介电层234与栅极间隔物222之间，以及层间介电层234与源极/漏极结构230之间。之后可进行平坦化制程(如化学机械研磨制程)以移除装置200的顶部(比如层间介电层234与虚置栅极结构220的顶部)，以露出虚置栅极。
如图1、图8A、及图8B所示，步骤110移除虚置栅极结构220的残留部分，可形成栅极沟槽236以露出半导体鳍状物210的通道区。在一些实施例中，移除虚置栅极结构220的方法包括一或多道蚀刻制程，比如湿蚀刻、干蚀刻、或上述的组合。在一些实施例中，步骤110亦移除虚置介电层212位于半导体鳍状物210的通道区上的一部分。之后可形成金属栅极结构于栅极沟槽236中，以取代虚置栅极结构220。
如图1、图9A、及图9B所示，步骤112形成栅极界面层240于栅极沟槽236中。栅极界面层240包括介电材料，比如氧化硅、氮氧化硅、硅酸铪、其他合适的介电材料、或上述的组合。栅极界面层240亦可视作界面层。栅极界面层240的形成方法可为热氧化、化学氧化、原子层沉积、化学气相沉积、其他合适制程、或上述的组合。在所述实施例中，栅极界面层240的形成方法可采用湿式氧化制程，且可显择性形成栅极界面层240于半导体鳍状物210的露出表面上。在未图示的其他实施例中，栅极界面层240的形成方法可采用化学气相沉积、原子层沉积、或合适的沉积技术，且栅极界面层240亦可沉积于隔离结构204的表面上。
如图10、图11A、及图11B所示，步骤114形成栅极介电层242于栅极沟槽236中的栅极界面层240上。在一些实施例中，栅极介电层242包括高介电常数(>3.9)的介电材料，比如氧化铪、氧化铪硅、硅酸铪、氮氧化铪硅、氧化铪镧、氧化铪钽、氧化铪钛、氧化铪锆、氧化铪铝、氧化锆、二氧化锆、氧化锆硅、氧化铝、氧化铝硅、三氧化二铝、氧化钛、二氧化钛、氧化镧、氧化镧硅、三氧化二钽、五氧化二钽、氧化钇、钛酸锶、氧化钡锆、钛酸钡、钛酸钡锶、氮化硅、氧化铪-氧化铝合金、其他合适的高介电常数的介电材料、或上述的组合。因此栅极介电层242亦可视作高介电常数的介电层。高介电常数的介电层如栅极介电层242的沉积方法可为原子层沉积、化学气相沉积、物理气相沉积、氧化物为主的沉积制程、其他合适制程、或上述的组合。在一些实施例中，高介电常数的介电层如栅极介电层242的厚度T1为约1nm至约2nm。
如图10、图12A、及图12B所示，步骤116形成盖层244于栅极沟槽236中的栅极介电层242上。在一些实施例中，盖层244包括高介电常数的盖材料如氮化钛、氮化钽、氮化
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其他合适材料、或上述的组合。盖层244亦包括硅盖材料于高介电常数的盖材料上。盖层244的形成方法为原位制程，比如在单一制程工具如沉积工具中进行多个步骤。举例来说，先在沉积工具中以原子层沉积法或其他沉积制程，沉积高介电常数的盖材料于高介电常数的介电层如栅极介电层242上。之后在相同工具中，使含有硅烷的制程气体通过高介电常数的盖材料的上表面，以形成硅盖层于高介电常数的盖材料上。在一些实施例中，硅烷气体的制程压力可为约4torr至约6torr，流速为约300sccm至约500sccm，且历时约100秒至约200秒。因此可在单一制程工具中形成含有高介电常数盖层与硅盖层的盖层244。
在现有形成盖层的制程中，在第一制程工具(如原子层沉积工具)中沉积高介电常数的盖材料，并在第二制程工具(如化学气相沉积工具)中形成硅盖层。在自第一制程工具移动装置至第二制程工具时，可能氧化高介电常数的盖层，其将增加后续硅盖层的形成方法的难度与成本。在本发明实施例中，可在相同制程工具中形成高介电常数的盖层与硅盖层，以缓解或甚至避免高介电常数的盖层氧化。因此硅盖层的形成方法更有效，且盖层总厚度(如高介电常数的盖层与硅盖层)比现有方法所形成的盖层总厚度薄。在一些实施例中，盖层的厚度T2为约2nm至约3.5nm，其可为约1.3倍至约2.3倍的高介电常数的介电层的厚度T1。盖层的厚度T2不应过厚或过薄，使盖层可微调装置的临界电压与迁移率。若厚度T2大于3.5nm，则无法与鳍状物间距细小与栅极间距细小所需的先进制程节点相容。若厚度T2小于2nm，因硅盖层沉积于高介电常数的盖层上而无法达到均匀厚度的硅盖层。此外，由于形成盖层的方法为原位制程，因此可降低制程成本。
如图10、图13A、及图13B所示，步骤118对装置200进行盖层后退火制程。退火制程可减少p型场效晶体管的临界电压并增加装置的迁移率。在一些实施例中，退火制程为峰值退火制程，其温度为约850℃至约950℃。
如图10、图14A、及图14B所示，步骤120移除盖层244以露出栅极沟槽236中的高介电常数的介电层如栅极介电层242。在本发明实施例中，盖层244的移除方法为仅湿式蚀刻。步骤120与干蚀刻无关。在一些实施例中，湿蚀刻为选择性蚀刻，其包含采用稀释氢氟酸约30秒至40秒的湿蚀刻步骤，与采用氢氧化铵、过氧化氢、或水约120秒至210秒的湿蚀刻步骤。
在现有移除盖层的制程中，需要采用干蚀刻与湿蚀刻。干蚀刻时的自由基能量相当高，其可能损伤高介电常数的介电层。然而在本发明实施例中，由于原位制程时可缓解或甚至避免高介电常数的盖层材料氧化，且盖层总厚度小于现有的盖层厚度，需要采用仅湿式蚀刻制程以移除盖层。仅湿式蚀刻制程可保护高介电常数的介电层，因此可增加高介电常数的介电层知有效氧化物厚度，其可缓解栅极漏电流并促进装置效能。此外，由于采用仅湿式蚀刻以移除盖层，因此可降低制程成本。
如图10、图15A、及图15B所示，步骤122对装置200进行沉积后退火制程。退火制程可使高介电常数的介电层如栅极介电层242致密化，以得最佳的最大临界电压，使装置的时间相关的介电崩溃改善。在一些实施例中，退火制程为峰值退火制程，其温度为约850℃至约900℃。
之后如图10、图16A、及图16B所示，步骤124形成栅极246于高介电常数的介电层如栅极介电层242上，以填入栅极沟槽236。在一些实施例中，栅极246包括一或多个功函数金属层与基体金属。设置功函数金属层可调整对应晶体管的功函数，以达所需的临界电压。此外，设置基体金属以作为功能栅极结构的主要导电部分。在一些实施例中，功函数金属层的材料可包含钛铝、碳化钛铝、碳化钽铝、氮化钛铝、氮化钛、氮化钛硅、氮化钽、碳氮化钨、钼、其他材料、或上述的组合。功函数金属层的形成方法可为任何合适方法，比如化学气相沉积、原子层沉积、物理气相沉积、电镀、化学氧化、热氧化、其他合适方法、或上述的组合。之后可形成基体金属(比如包含铝、钨、铜、或上述的组合)于功函数金属层上的栅极沟槽236中。基体金属的形成方法可为任何合适方法，比如化学气相沉积、原子层沉积、物理气相沉积、电镀、化学氧化、热氧化、其他合适方法、或上述的组合。接着可进行平坦化制程(如化学机械研磨)以移除多于的基体金属材料。
如图10、图17A、及图17B所示，步骤126进行后续制程制作装置200。举例来说，可形成其他多层内连线结构如源极/漏极接点250、通孔260、金属线路(未图示)、以及层间介电层264及/或蚀刻停止层(未图示)于装置200上，其设置以连接多种结构而形成含有不同半导体装置的功能电路。
图18、图19A至26A、及图19B至图26B搭配图1、图2、图3A至图9A、及图3B至图9B，是本发明一些其他实施例形成装置200的另一方法。为了简化说明，相同标号指的是相同或类似结构。形成相同或类似结构的制作方法相同，除非特别说明如下。此外，制作步骤102至112与图1、图2、图3A至图9A、及图3B至图9B所示的步骤类似，因此此处不重述这些形成制程的细节。
如图18、图19A、及图19B所示，步骤114'在形成栅极界面层240之后，对装置200进行退火制程。可在氮气、氢气、或氨环境中进行退火制程，以增进栅极界面层240的品质。
如图18、图20A、及图20B所示，步骤116'形成栅极介电层242(亦可视作高介电常数的介电层)于栅极沟槽236中的栅极界面层240上。在一些实施例中，高介电常数的介电层如栅极介电层242的厚度T1为约1nm至约2nm。
如图18、图21A、及图21B所示，步骤118'进行沉积后退火制程，使高介电常数的介电层如栅极介电层242致密化，进而改善装置200的时间相关的介电崩溃。在一些实施例中，退火制程为峰值退火制程，其温度为约850℃至约900℃。
如图18、图22A、及图22B所示，步骤120'形成盖层244于栅极沟槽236中的栅极介电层242上。盖层244的形成方法可为与图10的步骤116类似的原位制程。盖层244(含高介电常数的盖层与硅盖层)的形成方法可为在单一制程工具(如沉积工具)中进行多个步骤。举例来说，可在沉积工具中先以原子层沉积或其他沉积制程，沉积高介电常数的盖材料于栅极介电层242上。之后可在相同工具中使含硅烷的制程气体通过高介电常数的盖材料的上表面，以形成硅盖层。在一些实施例中，硅烷的制程压力为约4torr至约6torr，流速为约300sccm至约500sccm，且历时约100秒至约200秒。由于原位制程的缘故，可缓解或甚至避免高介电常数的盖层氧化，且盖层总厚度(如高介电常数的盖层与硅盖层)比现有方法所形成的盖层总厚度薄。盖层的厚度T2不应过厚或过薄，使盖层可微调装置的临界电压与迁移率。在一些实施例中，盖层的厚度T2为约2nm至约3.5nm，其可为约1.3倍至约2.3倍的高介电常数的介电层的厚度T1。
如图18、图23A、及图23B所示，步骤122'对装置200进行盖层后退火制程。在一些实施例中，退火制程微峰值退火制程，其温度为约850℃至约950℃。
如图18、图24A、及图24B所示，步骤124'以仅湿式蚀刻制程移除盖层244，使高介电常数的介电层如栅极介电层242露出。步骤124'与干蚀刻无关。在一些实施例中，湿蚀刻为选择性蚀刻，其为采用稀释氢氟酸约30秒至40秒的湿蚀刻步骤，与采用氢氧化铵、过氧化氢、或水约120秒至210秒的湿蚀刻步骤。此湿蚀刻制程可保护高介电常数的介电层，可增加高介电常数的介电层的有效氧化物厚度、缓解栅极漏电流的问题、并改善装置效能。此外，可降低制作成本。
之后如图18、图25A、及图25B所示，步骤126'形成栅极246于高介电常数的介电层如栅极介电层242上，以填入栅极沟槽236。此外，如图18、图26A、及图26B所示，步骤128'进行后续制程以完成制作装置200。举例来说，可形成其他多层内连线结构如源极/漏极接点250、通孔260、金属线路(未图示)、以及层间介电层264及/或蚀刻停止层(未图示)于装置200上，其设置以连接多种结构而形成含有不同半导体装置的功能电路。
本发明的一或多个实施例可提供许多优点至半导体装置与其形成制程，但不局限于此。举例来说，本发明实施例提供栅极介电层后的制程方法以形成半导体装置，其以原位制程形成盖层，比如在相同的制程工具中形成高介电常数的盖层与硅盖层。因此可缓解或甚至避免氧化高介电常数的盖层，并减少盖层厚度。后续移除盖层的制程可包含仅湿式蚀刻制程。在移除盖层的制程时省略干蚀刻，可保护高介电常数的栅极介电层免于损伤。因此可增加高介电常数的栅极介电层的有效氧化物厚度尺寸、缓解栅极漏电流的问题、并改善装置的时间相关的介电崩溃。此外，原位形成盖层与之后的仅湿式蚀刻制程，可减少制作成本。
本发明提供许多不同实施例。例示性的半导体装置的形成方法包括形成半导体鳍状物于基板上；形成多个间隔物于半导体鳍状物上，其中间隔物形成沟槽于半导体鳍状物上；沉积高介电常数的介电层于沟槽中；在制程工具中形成盖层于高介电常数的介电层上；对盖层进行退火制程；移除盖层以露出高介电常数的介电层；以及形成金属栅极于高介电常数的介电层上。
在一些实施例中，形成盖层于高介电常数的介电层上的步骤包括：在制程工具中沉积高介电常数的盖材料于高介电常数的介电层上；以及将制程气体通入制程工具的高介电常数的盖材料的上表面上，以形成盖层。在一些实施例中，高介电常数的盖材料包括氮化钛、氮化钽、或氮化
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在一些实施例中，制程气体为硅烷，其压力为约4torr至6torr，流速为约300sccm至500sccm，并历时约100秒至200秒。在一些实施例中，盖层与高介电常数的介电层的厚度比例为约1.3至约2.3。在一些实施例中，移除盖层的步骤包括仅湿式蚀刻制程。在一些实施例中，对盖层进行退火制程的步骤包括对盖层进行峰值退火制程，其温度为约850℃至约950℃。在一些实施例中，方法还包括在移除盖层之后对高介电常数的介电层进行另一退火制程。
另一例示性的半导体装置的形成方法包括形成半导体鳍状物于基板上；形成多个间隔物于半导体鳍状物上，其中间隔物形成沟槽于半导体鳍状物上；形成界面层于沟槽中；沉积高介电常数的介电层于界面层上；对高介电常数的介电层进行退火制程；在制程工具中形成盖层于该高介电常数的介电层上；对盖层进行另一退火制程；移除盖层以露出高介电常数的介电层；以及形成金属栅极于高介电常数的介电层上。
在一些实施例中，方法还包括在沉积高介电常数的介电层之前，对界面层进行又一退火制程。在一些实施方式中，对界面层进行又一退火制程的步骤的环境包括氮气、氢气、与氨气中至少一者。在一些例子中，形成间隔物于半导体鳍状物上的步骤包括：形成虚置栅极结构于半导体鳍状物上；沿着虚置栅极结构的侧壁形成间隔物；以及移除虚置栅极结构以形成沟槽于半导体鳍状物上。在一些实施例中，形成盖层于高介电常数的介电层上的步骤包括：在制程工具中沉积高介电常数的盖材料于高介电常数的介电层上；以及将制程气体通入制程工具中的高介电常数的盖材料的顶部，以形成盖层。在一些例子中，盖层的厚度为约2nm至约3.5nm。在一些实施例中，移除盖层的步骤包括选择性的仅湿式蚀刻制程，其中选择性的仅湿式蚀刻制程包括采用第一蚀刻剂且历时约30秒至40秒的蚀刻步骤，以及采用第二蚀刻剂且历时约120秒至210秒的蚀刻步骤。在一些实施例中，第一蚀刻剂为稀释氢氟酸，而第二蚀刻剂为氢氧化铵、过氧化氢、或水。
另一例示性的半导体装置的形成方法包括：形成半导体鳍状物于基板上；形成多个间隔物于半导体鳍状物上，其中间隔物形成沟槽于半导体鳍状物上；沉积高介电常数的介电层于沟槽中；沉积高介电常数的盖材料于高介电常数的介电层上；将制程气体通入高介电常数的盖材料的上表面上，以形成盖层；对盖层进行退火制程；移除盖层以露出高介电常数的介电层；以及形成金属栅极于高介电常数的介电层上。
在一些实施例中，沉积高介电常数的盖材料的步骤为原子层沉积制程。在一些实施方式中，方法还包括对高介电常数的介电层进行另一退火制程。在一些实施例中，沉积高介电常数的盖材料于高介电常数的介电层上的步骤，以及将制程气体通入高介电常数的盖材料的上表面上的步骤，是进行于相同工具中。
上述实施例的特征有利于本技术领域中具有通常知识者理解本发明。本技术领域中具有通常知识者应理解可采用本发明作基础，设计并变化其他制程与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中具有通常知识者亦应理解，这些等效置换并未脱离本发明精神与范畴，并可在未脱离本发明的精神与范畴的前提下进行改变、替换、或更动。

Claims (10)

1.一种半导体装置的形成方法，包括：
形成一半导体鳍状物于一基板上；
形成多个间隔物于该半导体鳍状物上，其中所述间隔物形成一沟槽于该半导体鳍状物上；
沉积一高介电常数的介电层于该沟槽中；
在一制程工具中形成一盖层于该高介电常数的介电层上；
对该盖层进行一退火制程；
移除该盖层以露出该高介电常数的介电层；以及
形成一金属栅极于该高介电常数的介电层上。
2.如权利要求1所述的半导体装置的形成方法，其中，形成该盖层于该高介电常数的介电层上的步骤包括：
在该制程工具中沉积一高介电常数的盖材料于该高介电常数的介电层上；以及
将一制程气体通入该制程工具的该高介电常数的盖材料的上表面上，以形成该盖层。
3.如权利要求1所述的半导体装置的形成方法，其中，移除该盖层的步骤包括一仅湿式蚀刻制程。
4.如权利要求1所述的半导体装置的形成方法，还包括：在移除该盖层之后对该高介电常数的介电层进行另一退火制程。
5.一种半导体装置的形成方法，包括：
形成一半导体鳍状物于一基板上；
形成多个间隔物于该半导体鳍状物上，其中所述间隔物形成一沟槽于该半导体鳍状物上；
形成一界面层于该沟槽中；
沉积一高介电常数的介电层于该界面层上；
对该高介电常数的介电层进行一退火制程；
在一制程工具中形成一盖层于该高介电常数的介电层上；
对该盖层进行另一退火制程；
移除该盖层以露出该高介电常数的介电层；以及
形成一金属栅极于该高介电常数的介电层上。
6.如权利要求5所述的半导体装置的形成方法，还包括：在沉积该高介电常数的介电层之前，对该界面层进行又一退火制程。
7.如权利要求5所述的半导体装置的形成方法，其中，形成该盖层于该高介电常数的介电层上的步骤包括：
在该制程工具中沉积一高介电常数的盖材料于该高介电常数的介电层上；以及
将一制程气体通入该制程工具中的该高介电常数的盖材料的顶部，以形成该盖层。
8.一种半导体装置的形成方法，包括：
形成一半导体鳍状物于一基板上；
形成多个间隔物于该半导体鳍状物上，其中所述间隔物形成一沟槽于该半导体鳍状物上；
沉积一高介电常数的介电层于该沟槽中；
沉积一高介电常数的盖材料于该高介电常数的介电层上；
将一制程气体通入该高介电常数的盖材料的上表面上，以形成一盖层；
对该盖层进行一退火制程；
移除该盖层以露出该高介电常数的介电层；以及
形成一金属栅极于该高介电常数的介电层上。
9.如权利要求8所述的半导体装置的形成方法，还包括：对该高介电常数的介电层进行另一退火制程。
10.如权利要求8所述的半导体装置的形成方法，其中，沉积该高介电常数的盖材料于该高介电常数的介电层上的步骤，以及将该制程气体通入该高介电常数的盖材料的上表面上的步骤，是进行于一相同工具中。
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US10008386B2 (en) * 2016-09-12 2018-06-26 International Business Machines Corporation Formation of pure silicon oxide interfacial layer on silicon-germanium channel field effect transistor device
US10665685B2 (en) * 2017-11-30 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabrication method thereof
US10541317B2 (en) * 2018-03-01 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a metal gate using monolayers

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