TW202243030A - 半導體裝置 - Google Patents

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戴安閎
詹詠翔
廖善美
蔡昕翰
陳建豪
游國豐
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台灣積體電路製造股份有限公司
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Abstract

半導體裝置包括界面層，位於基板上；閘極介電層，位於界面層上；以及功函數金屬層，位於閘極介電層上。界面層與閘極介電層之間的界面具有偶極誘發元素的濃度。半導體裝置亦包括氧阻擋層，位於功函數金屬層上；以及金屬填充層，位於氧阻擋層上。

Description

半導體裝置
本發明實施例一般關於半導體裝置，更特別關於調整積體電路的不同區域中的電晶體的臨界電壓的方法。
半導體積體電路產業已經歷指數成長。積體電路材料與設計的技術進展，使每一代的積體電路比前一代具有更小且更複雜的電路。在積體電路演進中，功能密度(單位晶片面積的內連線裝置數目)通常隨著幾何尺寸(比如採用的製作製程所能產生的最小構件或線路)縮小而增加。尺寸縮小的製程亦有利於增加產能與降低相關成本。尺寸縮小亦增加處理與製造積體電路的複雜度。
積體電路裝置包括不同區域中的電晶體，其可用於不同功能。這些不同功能需要不同臨界電壓的電晶體。舉例來說，輸入/輸出功能與核心功能需要不同的臨界電壓以分別支援低漏電流與高速的應用。與此同時，製作不同電晶體的製程與製程容許範圍類似，有利於降低成本與改善良率。雖然現有的多閘極場效電晶體與製程通常適用於其發展目的，但無法符合所有方面的需求。如何持續減少不同區域中的裝置所用的閘極堆疊的尺寸，並具有寬廣的臨界電壓調整範圍，屬於半導體產業需面對的挑戰。本發明實施例有助於解決上述問題與其他相關問題。
本發明一例示性的實施例關於半導體裝置。半導體裝置包括界面層，位於基板上；閘極介電層，位於界面層上，其中界面層與閘極介電層之間的第一界面具有第一濃度的偶極誘發元素。半導體裝置亦包括功函數金屬層，位於閘極介電層上；氧阻擋層，位於功函數金屬層上；以及金屬填充層，位於氧阻擋層上。
本發明另一例示性的實施例關於半導體裝置。半導體裝置包括基板、第一電晶體、與第二電晶體。第一電晶體包括第一界面層，位於基板上；第一閘極介電層，位於第一界面層上，其中第一界面層與第一閘極介電層之間的第一界面具有第一濃度的第一偶極誘發元素；第一功函數金屬層，位於第一閘極介電層上；以及第一氧阻擋層，位於第一功函數金屬層上。第二電晶體包括第二界面層，位於基板上；第二閘極介電層，位於第二界面層上，其中第二界面層與第二閘極介電層之間的第二界面具有第二濃度的第二偶極誘發元素，且其中第二濃度與第一濃度不同；第二功函數金屬層，位於第二閘極介電層上；以及第二氧阻擋層，位於第二功函數金屬層上。
本發明又一例示性的實施例關於半導體裝置的形成方法。方法包括沉積界面層於基板上；沉積閘極介電層於界面層上；形成摻雜層於閘極介電層上，且摻雜層包括偶極誘發元素；退火摻雜層以驅動偶極誘發元素穿過閘極介電層；移除摻雜層；形成功函數金屬層於閘極介電層上；沉積氧阻擋層於功函數金屬層上；以及形成閘極金屬填充層於氧阻擋層上。
下述詳細描述可搭配圖式說明，以利理解本發明的各方面。值得注意的是，各種結構僅用於說明目的而未按比例繪製，如本業常態。實際上為了清楚說明，可任意增加或減少各種結構的尺寸。
下述內容提供的不同實施例或實例可實施本發明的不同結構。下述特定構件與排列的實施例係用以簡化本發明內容而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸的實施例，或兩者之間隔有其他額外構件而非直接接觸的實施例。此外，本發明之多個實例可重複採用相同標號以求簡潔，但多種實施例及/或設置中具有相同標號的元件並不必然具有相同的對應關係。
此外，空間相對用語如「在…下方」、「下方」、「較低的」、「上方」、「較高的」、或類似用詞，用於描述圖式中一些元件或結構與另一元件或結構之間的關係。這些空間相對用語包括使用中或操作中的裝置之不同方向，以及圖式中所描述的方向。當裝置轉向不同方向時(旋轉90度或其他方向)，則使用的空間相對形容詞也將依轉向後的方向來解釋。此外，當數值或數值範圍的描述有「約」、「近似」、或類似用語時，除非特別說明否則其包含所述數值的+/-10%。舉例來說，用語「約5 nm」包含的尺寸範圍介於4.5 nm至5.5 nm之間。
本發明實施例一般關於半導體裝置，更特別關於調整積體電路的不同區域中的電晶體的臨界電壓的方法。在一些實施例中，形成摻雜層於閘極介電層上，且退火製程可驅動摻雜層的偶極誘發元素(如鋁、鈦、鋯、鉿、鎂、鍺、釔、鎦、鑭、鍶、或類似物)自摻雜層穿過閘極介電層，造成界面層與閘極介電層之間的偶極界面。接著移除摻雜層。形成功函數金屬層於閘極介電層上，之後形成氧阻擋層於功函數金屬層上。藉由形成氧阻擋層，可阻擋大氣環境的氧原子擴散至偶極界面。因此偶極密度不會因氧原子擴散而減弱。如此一來，可控制後續形成的裝置的臨界電壓。
圖1係一些實施例中，鰭狀場效電晶體的三維圖。鰭狀場效電晶體包括鰭狀物108於基板102上。隔離區106形成於基板102上，且鰭狀物108自相鄰的隔離區之間凸起高於隔離區106。閘極介電層122沿著鰭狀物108的側壁與上表面，且閘極150位於閘極介電層122上。源極/汲極區110相對於閘極介電層122與閘極150，位於鰭狀物108的兩側中。圖1更顯示後續圖式所用的參考剖面。參考剖面A-A越過鰭狀場效電晶體的通道、閘極介電層122、與閘極150。參考剖面B-B垂直於參考剖面A-A，沿著鰭狀物108的縱軸且在源極/汲極區110之間的電流方向中。參考剖面C-C平行於參考剖面A-A，且延伸穿過鰭狀場效電晶體的源極/汲極區。後續圖式將依據這些參考剖面說明以求圖式清楚。
此處所述的一些內容關於採用閘極後製製程所形成的鰭狀場效電晶體。在其他實施例中，可採用閘極優先製程。此外，一些實施例可實施於其他種類的多閘極裝置如全繞式閘極場效電晶體或平面裝置如平面場效電晶體。
圖2至6係一些實施例中，製造鰭狀場效電晶體的中間階段的剖視圖。圖2至6係沿著圖1所示的參考剖面A-A的圖式，差別在於多個鰭狀物或鰭狀場效電晶體。
在圖2中，鰭狀物108形成於基板102中。基板102可為半導體基板，比如基體半導體、絕緣層上半導體基板、或類似物，其可摻雜(如摻雜p型或n型摻質)或未摻雜。基板102可為晶圓如矽晶圓。一般而言，絕緣層上半導體基板為半導體材料層形成於絕緣層上。舉例來說，絕緣層可為埋置氧化物層、氧化矽層、或類似物。可提供絕緣層於基板上，通常為矽基板或玻璃基板。亦可採用其他基板如多層基板或組成漸變基板。在一些實施例中，基板102的半導體材料可包括矽、鍺、半導體化合物(如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦)、半導體合金(如矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦)、或上述之組合。
基板102具有區域102B與區域102C。區域102B可用於形成n型裝置如n型金氧半電晶體(比如n型鰭狀場效電晶體)。區域102C可用於形成p型裝置如p型金氧半電晶體(比如p型鰭狀場效電晶體)。區域102B與區域102C可物理分開(如圖示的分隔線)，且任何數目的裝置結構(如其他主動區、摻雜區、隔離結構、或類似物)可位於區域102B與區域102C之間。在一些實施例中，區域102C與區域102C用於形成相同型態的裝置，比如均用於形成n型裝置(或p型裝置)。
鰭狀物108可為半導體帶狀物。在一些實施例中，可蝕刻溝槽於基板102中，以形成鰭狀物108於基板102中。蝕刻可為任何可接受的蝕刻製程，比如反應性離子蝕刻、中性束蝕刻、類似製程、或上述之組合。蝕刻可為非等向。
在圖3中，形成絕緣材料104於基板102之上與相鄰的鰭狀物108之間。絕緣材料104可為氧化物如氧化矽、氮化物、類似物、或上述之組合，且其形成方法可為高密度電漿化學氣相沉積、可流動的化學氣相沉積(比如在遠端電漿系統中沉積化學氣相沉積為主的材料，之後固化材料使其轉變為另一材料如氧化物)、類似方法、或上述之組合。亦可採用任何可接受的製程所形成的其他絕緣材料。在所述實施例中，絕緣材料104為可流動的化學氣相沉積製程所形成的氧化矽。一旦形成絕緣材料，即可進行退火製程。一實施例中形成絕緣材料104，使多餘的絕緣材料覆蓋鰭狀物108。
在圖4中，可對絕緣材料104進行平坦化製程。在一些實施例中，平坦化製程包括化學機械研磨製程、回蝕刻製程、上述之組合、或類似製程。平坦化製程可露出鰭狀物108。完成平坦化製程之後，鰭狀物108與絕緣材料104的上表面齊平。
在圖5中，使絕緣材料104凹陷以形成淺溝槽隔離區106。使絕緣材料104凹陷，因此區域102B與區域102C中的鰭狀物可自相鄰的淺溝槽隔離區106之間凸起。此外，淺溝槽隔離區106的上表面可為圖示的平坦表面、凸出表面、凹入表面(如碟化)、或上述之組合。藉由合適蝕刻，可使淺溝槽隔離區106的上表面平坦、凸出、及/或凹入。使淺溝槽隔離區106凹陷的方法，可採用可接受的蝕刻製程，比如對絕緣材料104具有選擇性的蝕刻製程。舉例來說，可採用CERTAS®蝕刻的化學氧化物移除法、Applied Materials SICONI工具、或稀氫氟酸。
本技術領域中具有通常知識者應可輕易理解圖2至5所示的製程僅為如何形成鰭狀物108的一例。在一些實施例中，可形成介電層於基板102的上表面上，可蝕刻溝槽以穿過介電層，可磊晶成長同質磊晶結構於溝槽中，且可使介電層凹陷，因此同質磊晶結構可自介電層凸起以形成鰭狀物。在一些實施例中，異質磊晶結構可用於鰭狀物。舉例來說，可使圖4中的鰭狀物凹陷，並磊晶成長不同於基板102的材料於凹陷中。在其他實施例中，可形成介電層於基板102的上表面上，可蝕刻溝槽穿過介電層，可磊晶成長不同於基板102的材料之異質磊晶結構於溝槽中，且可使介電層凹陷，因此異質磊晶結構自介電層凸起以形成鰭狀物108。在一些實施例中，磊晶成長同質磊晶結構或異質磊晶結構，且可在成長時原位摻雜成長的材料，以省略之前或之後的佈植。不過原位摻雜與佈植摻雜可搭配使用。此外，磊晶成長於n型金氧半區中的材料不同於磊晶成長於p型金氧半區中的材料具有優點。在多種實施例中，鰭狀物108的組成可為矽鍺、碳化矽、純鍺或實質上純鍺、III-V族半導體化合物、II-VI族半導體化合物、或類似物。舉例來說，用於形成III-V族半導體化合物的可行材料包括但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化鎵銦、砷化鋁銦、銻化鎵、銻化鋁、磷化鋁、磷化鎵、或類似物。
此外，可形成適當的摻雜區(未圖示，有時可視作井區)於鰭狀物108及/或基板102中。在一些實施例中，p型摻雜區可形成於區域102B中，而n型摻雜區可形成於區域102C中。在一些實施例中，只形成p型摻雜區(或n型摻雜區)於區域102B與區域102C中。
在具有不同型態的摻雜區的實施例中，可採用光阻或其他遮罩(未圖示)以達區域102B與區域102C所用的不同佈植步驟。舉例來說，可形成光阻於區域102B中的鰭狀物108與淺溝槽隔離區106上。可圖案化光阻以露出基板102的區域102C如p型金氧半區。可採用旋轉塗佈技術形成光阻，且可採用可接受的光微影技術圖案化光阻。一旦圖案化光阻，可進行n型雜質佈植於區域102C中，而光阻可作為遮罩以實質上避免n型雜質佈植至區域102B如n型金氧半區中。n型雜質可為磷、砷、或類似物，且其佈植至區域中的濃度可小於或等於10 18cm -3，比如約10 17cm -3至約10 18cm -3。在佈植之後可移除光阻，且移除方法可為可接受的灰化製程。在佈植區域102C之後，可形成光阻於區域102C中的鰭狀物108與淺溝槽隔離區106上。可圖案化光阻以露出基板102的區域102B如n型金氧半區。可採用旋轉塗佈技術形成光阻，並採用可接受的光微影技術以圖案化光阻。一旦圖案化光阻，即可進行p型雜質的佈植於區域102B中，而光阻可作為遮罩以實質上避免p型雜質佈植至區域102C如p型金氧半區中。p型雜質可為硼、二氟化硼、或類似物，且其佈植至區域中的濃度可小於或等於10 18cm -3，比如約10 17cm -3至約10 18cm -3。在佈植之後可移除光阻，且移除方法可為可接受的灰化製程。在佈植區域102B與區域102C之後，可進行退火以活化佈植的p型雜質及/或n型雜質。在一些實施例中，可在成長時原位摻雜磊晶鰭狀物的成長材料以省略佈植。不過原位摻雜與佈植摻雜可搭配使用。
在圖6中，虛置介電層160形成於鰭狀物108上。舉例來說，虛置介電層160可為氧化矽、氮化矽、上述之組合、或類似物，且其形成方法可為依據可接受的技術進行的沉積或熱成長。虛置閘極層162形成於虛置介電層160上，且遮罩層164形成於虛置閘極層162上。可沉積虛置閘極層162於虛置介電層160上，接著以化學機械研磨等方法平坦化虛置閘極層162。虛置閘極層162可為導電材料，其可為多晶矽、多晶矽鍺、金屬氮化物、金屬矽化物、金屬氧化物、或金屬。在一實施例中，沉積與再結晶非晶矽以產生多晶矽。虛置閘極層162的沉積方法可為物理氣相沉積、化學氣相沉積、濺鍍沉積、或本技術領域中用於沉積導電材料的其他已知技術。虛置閘極層162的組成可為其他材料，其對隔離區的蝕刻具有高蝕刻選擇性。可沉積遮罩層164於虛置閘極層162上。舉例來說，遮罩層164可包括氮化矽、氮氧化矽、或類似物。在此例中，單一虛置閘極層162與單一遮罩層164越過區域102B與區域102C上。在一些實施例中，可形成分開的虛置閘極層於區域102B與區域102C中，且可形成分開的遮罩層於區域102B與區域102C中。
圖7至18與圖20至23係一些實施例中，製造鰭狀場效電晶體的中間階段的剖視圖。圖7至9A、10至18、及20至23沿著圖1所示的參考剖面B-B，差別在於多個鰭狀物或鰭狀場效電晶體。圖9B沿著圖1所示的參考剖面C-C，差別在於多個鰭狀物或鰭狀場效電晶體。圖7至9A、10至18、及20至23顯示一或多個鰭狀物108的區域108B與區域108C。區域108B及108C可在相同的鰭狀物108或不同的鰭狀物108中。區域108B及108C可均在區域102B (如n型金氧半區)中、均在區域102C (如p型金氧半區)中、或一者在區域102B中而另一者在區域102C中。不同區域108B及108C中的裝置可具有不同臨界電壓。
在圖7中，採用可接受的光微影與蝕刻技術圖案化遮罩層164 (圖6)以形成遮罩174。接著可由可接受的蝕刻技術將遮罩174的圖案轉移至虛置閘極層162與虛置介電層160，以分別形成虛置閘極172與虛置閘極介電層170。虛置閘極172與虛置閘極介電層170覆蓋鰭狀物108的個別通道區。遮罩174的圖案可用於物理分開每一虛置閘極172以及與其相鄰的虛置閘極。虛置閘極172的長度方向可實質上垂直個別鰭狀物108的長度方向。
在圖8中，可形成閘極密封間隔物180於虛置閘極172及/或鰭狀物108的露出表面上。熱氧化或沉積之後可進行非等向蝕刻，以形成閘極密封間隔物180。在一些實施例中，閘極密封間隔物180的組成可為氮化物(如氮化矽、氮氧化矽、或碳氮化矽)、碳化矽、類似物、或上述之組合。閘極密封間隔物可密封後續形成的閘極堆疊的側壁，且可作為額外的閘極間隔物層。
此外，可進行輕摻雜源極/汲極區182所用的佈植。在不同裝置型態的實施例中，與圖5所示的上述佈植類似，可形成遮罩如光阻於區域108B上，並露出區域108C。可佈植適當型態(如n型或p型)的雜質至區域108C其露出的鰭狀物108中。接著可移除遮罩。之後可形成遮罩如光阻於區域108C上，並露出區域108B。可佈植適當型態的雜質至區域108B其露出的鰭狀物108中。接著可移除遮罩。n型雜質可為任何前述的n型雜質，而p型雜質可為任何前述的p型雜質。輕摻雜源極/汲極區的雜質濃度可為約10 15cm -3至約10 16cm -3。可進行退火以活化佈植的雜質。
此外，閘極間隔物184形成於沿著虛置閘極172的側壁的閘極密封間隔物180上，以及輕摻雜源極/汲極區182上。閘極間隔物184的形成方法可為順性應沉積材料，之後非等向蝕刻材料。閘極間隔物184的材料可為氮化矽、碳氮化矽、上述之組合、或類似物。蝕刻可對閘極間隔物184的材料具有選擇性，因此在形成閘極間隔物184時不蝕刻輕摻雜源極/汲極區182。
如圖9A所示，形成磊晶源極/汲極區186於鰭狀物108中。磊晶源極/汲極區186形成於鰭狀物108中，使每一虛置閘極172位於個別相鄰成對的磊晶源極/汲極區186之間。在一些實施例中，磊晶源極/汲極區186可延伸穿過輕摻雜源極/汲極區182。在一些實施例中，閘極密封間隔物180與閘極間隔物184用於使磊晶源極/汲極區186與虛置閘極172隔有合適的橫向距離，因此磊晶源極/汲極區186不向外短接至最終鰭狀場效電晶體其後續形成的閘極。
如圖9B所示，區域102B如n型金氧半區中的磊晶源極/汲極區186的形成方法，可為遮罩區域102C如p型金氧半區，並蝕刻區域102B中的鰭狀物108的源極/汲極區，以形成凹陷於鰭狀物108中。接著可磊晶成長區域102B中的磊晶源極/汲極區186於凹陷中。磊晶源極/汲極區186可包括任何可接受的材料，比如適用於n型鰭狀場效電晶體的材料。舉例來說，若鰭狀物108為矽，區域108B中的磊晶源極/汲極區186可包括矽、碳化矽、碳磷化矽、磷化矽、或類似物。區域102B中的磊晶源極/汲極區186可具有自鰭狀物108的個別表面隆起的表面，且可具有晶面。
區域102C (如p型金氧半區)中的磊晶源極/汲極區186的形成方法可為遮罩區域102B (如n型金氧半區)，並蝕刻區域102C中的鰭狀物108的源極/汲極區以形成凹陷於鰭狀物108中。接著磊晶成長區域102C中的磊晶源極/汲極區186於凹陷中。磊晶源極/汲極區186可包含任何可接受的材料，比如適用於p型鰭狀場效電晶體的材料。舉例來說，若鰭狀物108為矽，則區域102C中的磊晶源極/汲極區186可包含矽鍺、硼化矽鍺、鍺、鍺錫、或類似物。區域102C中的磊晶源極/汲極區186亦可具有自鰭狀物108的個別表面隆起的表面，且可具有晶面。
在成長磊晶源極/汲極區186時可原位摻雜，以形成源極/汲極區。磊晶源極/汲極區186與個別的輕摻雜源極/汲極區182具有相同的摻雜型態，且可摻雜相同或不同的摻質。磊晶源極/汲極區186的雜質濃度可介於約10 19cm -3至約10 21cm -3之間。源極/汲極區所用的n型雜質及/或p型雜質可為任何前述雜質。由於在成長時原位摻雜磊晶源極/汲極區186，可不佈植摻雜磊晶源極/汲極區186。然而一些實施例所產生的輕摻雜源極/汲極區182的摻雜輪廓與濃度，可與佈植摻雜磊晶源極/汲極區186所產生的摻雜輪廓與濃度類似。改善輕摻雜源極/汲極區182的摻雜輪廓與濃度，可改善最終半導體裝置的效能與可信度。
用於形成區域102B與區域102C中的磊晶源極/汲極區186的磊晶製程，造成磊晶源極/汲極區的上表面具有晶面，其橫向向外超出鰭狀物108的側壁。在一些實施例中，這些晶面造成相同鰭狀場效電晶體的相鄰的磊晶源極/汲極區186合併，比如區域102C中的p型鰭狀場效電晶體所用的磊晶的源極/汲極區186。在其他實施例中，對n型區域102B中的n型鰭狀場效電晶體而言，完成磊晶製程之後的相鄰的磊晶源極/汲極區186可維持分開。
在圖10中，沉積層間介電層190於鰭狀物108上。層間介電層190的組成可為介電材料或半導體材料，且其沉積方法可為任何合適方法如化學氣相沉積、電漿輔助化學氣相沉積、或可流動的化學氣相沉積。介電材料可包括磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、或類似物。半導體材料可包括非經矽、矽鍺、純鍺、或類似物。亦可採用任何可接受的製程所形成的其他絕緣材料或半導體材料。在一些實施例中，沉積接點蝕刻停止層(未圖示)於層間介電層190與磊晶源極/汲極區186、閘極間隔物184、閘極密封間隔物180、及遮罩174之間。
在圖11中，可進行平坦化製程如化學機械研磨，使層間介電層190的上表面與虛置閘極172的上表面齊平。平坦化製程亦可移除虛置閘極172上的遮罩174，以及閘極密封間隔物180與閘極間隔物184沿著遮罩174的側壁的部分。在平坦化製程之後，虛置閘極172、閘極密封間隔物180、閘極間隔物184、與層間介電層190的上表面齊平。綜上所述，可自層間介電層190露出虛置閘極172的上表面。
在圖12中，蝕刻步驟可移除虛置閘極172與直接位於露出的虛置閘極172之下的虛置閘極介電層170的部分，以形成凹陷192。在一些實施例中，移除虛置閘極172的方法可為非等向乾蝕刻製程。舉例來說，蝕刻製程可包括乾蝕刻製程，其採用反應氣體以選擇性蝕刻虛置閘極172而不蝕刻層間介電層190、閘極間隔物184、或閘極密封間隔物180。凹陷192各自露出個別鰭狀物108的通道區。通道區各自位於相鄰成對的磊晶源極/汲極區186之間。在移除蝕刻虛置閘極172時，虛置閘極介電層170可作為蝕刻停止層。在移除虛置閘極172之後，可移除虛置閘極介電層170。
在圖13中，界面層120形成於凹陷192中。界面層120可順應性地形成於鰭狀物108上，因此界面層120可襯墊凹陷192的側壁與下表面。界面層120亦可覆蓋層間介電層190的上表面。在一些實施例中，界面層120為鰭狀物108的材料的氧化物，且其形成方法可為氧化凹陷192中的鰭狀物108。界面層120的形成方法可為沉積製程如化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、或類似製程。
此外，閘極介電層122形成於界面層120上。閘極介電層122亦可順應性地沉積於凹陷192中，比如沉積於凹陷192中的界面層120的側壁之上以及鰭狀物108的上表面與側壁之上。閘極介電層122亦可沿著層間介電層190的上表面。在一些實施例中，閘極介電層122為介電常數大於約7.0的高介電常數的介電材料，且可包括鉿、鋁、鋯、鑭、鎂、鋇、鈦、鉛、或上述之組合的金屬氧化物或矽酸鹽。閘極介電層122的形成方法可包括分子束沉積、原子層沉積、電漿輔助化學氣相沉積、或類似方法。
此外，可形成摻雜層124於閘極介電層122上。摻雜層124的組成可為偶極誘發元素如鋁、鈦、鋯、鉿、鎂、鍺、釔、鎦、鑭、鍶、鈧、釕、鉺、或上述之組合的氧化物、氮化物、或碳化物。摻雜層124的形成方法可為物理氣相沉積、化學氣相沉積、原子層沉積、或其他合適的沉積方法。在具體實施例中，摻雜層124的組成可為鑭的氧化物如氧化鑭，其可誘發n型場效電晶體所用的n型偶極。
在圖14中，形成遮罩層126於摻雜層124上。遮罩層126的組成可為硬遮罩材料，且可包含金屬及/或介電層。在遮罩層126包括金屬的實施例中，其組成可為氮化鈦、鈦、氮化鉭、鉭、氧化鋁、或類似物。在遮罩層126包括介電層的實施例中，其組成可為氧化物、氮化物、或類似物。遮罩層126的形成方法可為物理氣相沉積、射頻物理氣相沉積、原子層沉積、或類似方法。
此外，光阻128形成於遮罩層126上。光阻128可為單層光阻、三層光阻、或類似物。在一實施例中，光阻128為三層光阻，其包括底層、中間層、與上側層(未圖示)。上側層的組成可為光敏材料如光阻，其可包含有機材料。底層可為底抗反射塗層。中間層的組成可為或包括無機材料，比如氮化物如氮化矽、氮氧化物如氮氧化矽、氧化物如氧化矽、或類似物。中間層相對於上側層與底層，具有高蝕刻選擇性。如此一來，上側層可作為圖案化中間層所用的蝕刻遮罩，而中間層可作為圖案化底層所用的蝕刻遮罩。
在形成光阻之後，可採任何合適的光微影技術圖案化光阻，以形成開口130而露出區域108C中的凹陷192。舉例來說，蝕刻製程可採用蝕刻劑如四氟化碳、氟化甲烷、氫氣、氮氣、氬氣、類似物、或上述之組合，以移除光阻128的部分而實質上不損傷遮罩層126。在圖示的實施例中，開口130形成於鰭狀物108的區域108C中。形成於覆蓋的區域108B中的裝置的炸即可具有調整的功函數。如此一來，區域108B及108C中的最終裝置將具有不同的臨界電壓。
在圖15中，可進行多道蝕刻製程以轉移光阻128的圖案至摻雜層124，進而延伸開口130穿過摻雜層124。如此一來，摻雜層124的保留部分位於區域108B中，以調整金屬閘極的功函數。在一實施例中，一或多道濕蝕刻製程可採用蝕刻劑如氨與過氧化氫的混合物、硫酸與過氧化氫的混合物、氯化氫與過氧化氫的混合物、過氧化氫、臭氧、或類似物。在一實施例中，第一蝕刻製程採用氯化氫與過氧化氫的混合物以轉移光阻128的圖案至遮罩層126，而第二蝕刻製程採用氨與過氧化氫的混合物以轉移遮罩層126的圖案至摻雜層124。
在圖16中，移除光阻128與遮罩層126的其餘部分，以露出區域108B中的凹陷192。光阻128的其餘部分的移除方法可為可接受的灰化製程，而遮罩層126的其餘部分的移除方法可重複第一蝕刻製程(比如以氨與過氧化氫的混合物蝕刻遮罩層126)。
在圖17中，進行退火製程以驅動摻雜層124的偶極誘發元素穿入區域108B中的閘極介電層122的部分。退火製程的溫度可為約550℃至約1050℃。退火製程的時間小於約5分鐘，且退火時間可取決於退火溫度。應理解可進行其他退火製程，其具有其他溫度與其他時間。在退火製程之後，可移除摻雜層124的多餘部分。移除步驟可重複第二蝕刻製程，比如以氯化氫與過氧化氫的混合物蝕刻摻雜層。
在退火製程時，摻雜層124的一些偶極誘發元素可驅入閘極介電層122。因此摻雜層124所覆蓋的閘極介電層122的部分(比如在區域108B中)可摻雜偶極誘發元素。如此一來，退火製程之後的區域108B中的閘極介電層122的第一部分122A的偶極誘發元素濃度，高於區域108C中的閘極介電層122的第二部分122B的偶極誘發元素濃度。
此外，退火製程時可驅動摻雜層124的一些偶極誘發元素穿過閘極介電層122，使偶極誘發元素位於區域108B中的界面層120與閘極介電層122的界面。偶極誘發元素可產生偶極界面於界面層120與閘極介電層122之間，其可調整後續形成的金屬閘極的有效功函數。
在圖18中，沉積功函數金屬層132於閘極介電層122上。可分開形成n型電晶體與p型電晶體所用的功函數金屬層132，使n型電晶體與p型電晶體可採用不同的金屬層。對相同的n型場效電晶體區或p型場效電晶體區中的區域108B及108C而言，功函數金屬層132的第一部分132A與第二部分132B，可為越過區域108B及108C的相同種類的單一功函數金屬層的部分。對n型場效電晶體中的區域108B與p型場效電晶體區中的區域108C而言，區域108B中的功函數金屬層132的第一部分132A為n型功函數金屬層，而區域108C中的功函數金屬層132的第二部分132B為p型功函數金屬層。n型功函數層可包括足夠低的有效功函數的金屬，其可為但不限於鈦、鋁、氮化鈦、氮化鉭、碳化鉭、碳氮化鉭、氮化鉭矽、氮化鈦矽、或上述之組合。p型功函數層可包括足夠大功函數的金屬，其可為但不限於氮化鈦、氮化鉭、釕、鉬、鎢、鉑、或上述之組合。在一實施例中，第一部分132A包括碳化鈦鋁，而第二部分132B包括氮化鈦。在一些實施例中，功函數金屬層132的第一部分132A與第二部分132B各自包括多個子層，比如第一金屬層以及第二金屬層位於第一金屬層上，且第一金屬層與第二金屬層的材料組成不同。功函數金屬層132的組成可為沉積製程如原子層沉積或化學氣相沉積。在一實施例中，功函數金屬層132的厚度可為約10 Å至約100 Å。
雖然在沉積功函數金屬層132之前進行蝕刻製程以移除摻雜層124，移除蝕刻製程之後仍可能保留摻雜層124的一些殘留部分。具體而言，偶極誘發元素的一些顆粒(如殘留物或原子)可保留於區域108B中的閘極介電層122的上表面中。功函數金屬層132的下表面的功函數金屬可與偶極誘發元素反應(如鍵結或作用)，使含有氮化物或碳化物形式的金屬合金之金屬合金薄膜位於區域108B中的閘極介電層122與功函數金屬層132之間。金屬合金薄膜包括偶極誘發元素，且厚度可為約1 Å至約5 Å。在一實施例中，金屬合金薄膜包括碳化鈦鋁鑭。作為比較，區域108C中實質上無偶極誘發元素，因為在退火製程之前即移除摻雜層124，因此不含金屬合金薄膜。在其他實施例中，在沉積功函數金屬層132之前可自區域108B充分移除摻雜層124，因此不形成金屬合金薄膜於區域108B中。
圖19顯示與鰭狀物108的通道區隔有不同距離的偶極誘發元素濃度。如圖所示，界面層120的濃度逐漸增加至第一距離D1的第一濃度C1。閘極介電層122的一部份的濃度逐漸減少至第二距離D2的第二濃度C2，而閘極介電層122的其餘部分的濃度接著開始再次增加至第三距離D3的第三濃度C3。最後金屬合金薄膜的濃度減少至第四距離D4的濃度0。
在圖20中，氧阻擋層134沉積於區域108B中的功函數金屬層132上。在一實施例中，順應性地沉積氧阻擋層134於區域108B及108C中的功函數金屬層132上，接著以光微影圖案化製程自區域108C移除氧阻擋層134。沉積方法包括物理氣相沉積、化學氣相沉積、原子層沉積、或其他合適方法。氧阻擋層134的材料可阻氧(比如非晶矽、低溫氮化鈦、氮化鉭、或上述之組合)或吸收氧(比如鈦鋁、氮化鈦鋁、或上述之組合)。氧阻擋層134可避免大氣環境中的氧穿透功函數金屬層132與閘極介電層122 (其可由偶極界面擴大臨界電壓的調整範圍)。理由之一為界面層120與閘極介電層122的漸變氧密度可誘發形成偶極界面。然而氧原子自大氣環境向下擴散，可能減少氧密度漸變並影響偶極界面的形成。如此一來，來自大氣環境的氧原子可能損傷偶極界面的臨界電壓調整能力。氧阻擋層134的厚度選擇為層狀物的氧阻擋能力與其電阻的折衷。氧阻擋層134的厚度可為約3 Å至約30 Å。厚度小於3 Å可能無法提供足夠的氧阻擋能力。厚度大於30 Å可能會導入過高的電阻於功函數金屬層132與欲形成的閘極金屬填充層之間，並損傷閘極驅動效能。
在形成氧阻擋層134的製程例子中，可視情況先採用原子層沉積製程沉積金屬氮化物層如氮化鈦層於功函數金屬層132上。氮化鈦層的原子層沉積製程可採用含鈦前驅物如四(二甲基胺基)鈦或四氯化鈦以及含氮前驅物如氨，且其第一製程溫度介於約250℃至約400℃之間。氮化鈦層可作為阻障層以保護下方的功函數金屬層132。在一例中，氧阻擋層134為原位形成的非晶矽(在製程時不破真空)。在一些實施例中，可採用含矽氣體(如乙矽烷或丙矽烷)作為前驅物氣體以沉積非晶矽層。舉例來說，沉積非晶矽層的流速可為約1000 sccm至約2000 sccm，溫度可為約350℃至約600℃，而壓力可為約400 mTorr至約1 Torr。形成非晶矽層的這些製程條件僅用於說明而非侷限本發明實施例。相反地，可採用任何合適製程與相關的製程條件。所述製程中沉積於氮化鈦層上的矽原子，傾向形成缺乏大範圍結晶秩序的非晶固體。在另一例中，氧阻擋層134為原子層沉積製程所沉積的鈦鋁層，其可採用含鈦前驅物(如四(二乙基胺基)鈦或四氯化鈦)與含鋁前驅物(如(三(第三丁基)鋁或四乙基鋁)。在又一例中，氧阻擋層134為原子層沉積製程所沉積的氮化鈦鋁層，其採用含鈦前驅物(如四(二乙基胺基)鈦或四氯化鈦)、含鋁前驅物(如(三(第三丁基)鋁或四乙基鋁)、與含氮前驅物(如氨)。在一些例子中，由於氮化鈦鋁的抗腐蝕性高於鈦鋁的抗腐蝕性，但氮化鈦鋁的強度低於鈦鋁的強度且氮化鈦鋁比鈦鋁脆，氧阻擋層134可包括鈦鋁層與其上的氮化鈦鋁層的多層膜堆疊。在其他實施例中，多層膜堆疊可包括非晶矽層與其上的鈦鋁層。兩種氧阻擋材料的組合可改善機械、化學、與電性性質。
在一些例子中，氧阻擋層134的厚度小於約10 Å，而功函數金屬層132的厚度為氧阻擋層134的厚度的至少六倍(比如大於約60 Å)。與上述內容類似，功函數金屬層132與氧阻擋層134的厚度比例大於6:1，以平衡氧阻擋與閘極驅動的需求。由於氧阻擋層134薄且後續製程可能消耗氧阻擋層134，導入氧阻擋層134不必然增加最終閘極結構的電阻。
在圖21中，沉積閘極金屬填充層136於氧阻擋層134之上與凹陷192之中。閘極金屬填充層136可包括鋁、鎢、鈷、及/或其他合適材料。在多種實施例中，閘極金屬填充層136的形成方法可為電鍍、原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍、或其他合適製程。可先視情況形成密封層(未圖示)於氧阻擋層134與閘極金屬填充層136之間，以保護下方的氧阻擋層134。在其他實施例中，密封層可在區域108B中，但光微影圖案化製程自區域108C移除密封層。密封層的組成可為鈦鋁、氮化鈦、氮化鈦鋁、摻雜矽的氮化鈦、氮化鉭、或其他合適材料，且其形成方法可為沉積製程如原子層沉積或化學氣相沉積。在一例中，密封層包括原子層沉積所沉積的氮化鈦。雖然在氧阻擋層134之前形成的金屬氮化物層可包括氮化鈦，密封層與金屬氮化物層至少具有晶粒尺寸的差別。由於較大的晶粒尺寸比較小的晶粒尺寸更有利於密封層，沉積密封層的原子層沉積的第二製程溫度可介於約400℃至約500℃之間。第二製程溫度高於上述的第一製程溫度。在沉積密封層之後，氧阻擋層134之下的金屬氮化物的晶粒尺寸小於氧阻擋層134之上的金屬氮化物的晶粒尺寸。在氧阻擋層134包括非晶矽的例子中，氧阻擋層134的上表面與下表面可形成金屬矽化物(如鈦矽化物)的界面於氧阻擋層134與其之上或之下的個別的金屬氮化物層之間，且可由穿隧式電子顯微鏡見到上述界面。密封層的厚度小於氧阻擋層134的厚度。若密封層的厚度大於氧阻擋層134的厚度，則功函數金屬層132與欲形成閘極金屬填充層之間的較大距離可能劣化閘極驅動效能。
在沉積密封層之後，可視情況退火密封層。在退火密封層的實施例中，可在沉積製程之後原位進行退火製程，比如在相同腔室中進行退火，而沉積與退火製程之間不破真空。退火製程的溫度可為約550℃至約1050℃。退火製程的時間可小於約5分鐘，且退火時間可取決於退火溫度。
在圖22中，進行平坦化製程如化學機械研磨製程，以移除界面層120、閘極介電層122、功函數金屬層132、氧阻擋層134、與閘極金屬填充層136位於層間介電層190的上表面上的多餘部分。功函數金屬層132、氧阻擋層134、與閘極金屬填充層136的保留部分可形成閘極150，其可與其他層組合以形成最終鰭狀場效電晶體的置換閘極。界面層120、閘極介電層122、與閘極150可一起視作最終鰭狀場效電晶體的炸及或閘極堆疊。閘極堆疊可沿著鰭狀物108的通道區的側壁延伸。
在圖23中，形成層間介電層191於閘極堆疊與層間介電層190上。在一實施例中，層間介電層191為可流動的化學氣相沉積法所形成的可流動膜。在一些實施例中，層間介電層191的組成為介電材料如磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、或類似物，且其沉積方法可為任何合適方法如化學氣相沉積或電漿輔助化學氣相沉積。
可形成源極/汲極接點194與閘極接點196以穿過層間介電層191及190。可形成源極/汲極接點194所用的開口穿過層間介電層191及190，並形成閘極接點196所用的開口穿過層間介電層191。可採用可接受的光微影與蝕刻技術形成開口。襯墊層(如擴散阻障層、黏著層、或類似物)與導電材料可形成於開口中。襯墊層可包括鈦、氮化鈦、鉭、氮化鉭、或類似物。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳、或類似物。可進行平坦化製程如化學機械研磨以自層間介電層191的表面移除多餘材料。保留的襯墊層與導電材料可形成源極/汲極接點194與閘極接點196於開口中。可進行退火製程以形成矽化物於磊晶源極/汲極區186與源極/汲極接點194之間的界面。源極/汲極接點194物理與電性耦接至磊晶源極/汲極區186，而閘極接點196物理與電性耦接至閘極150。源極/汲極接點194與閘極接點196可形成於不同製程中，或形成於相同製程中。雖然圖式中的源極/汲極接點194與閘極接點196形成於相同剖面中，應理解源極/汲極接點194與閘極接點196可形成於不同剖面中，以避免接點短接。
圖24至28係一些其他實施例中，製造鰭狀場效電晶體的中間階段的剖視圖。圖24至28所示的實施例中，在不同區域中重複形成摻雜層124與驅動偶極誘發元素至閘極介電層122中的製程。不同區域中的摻質可視情況具有不同濃度。此外，不同區域中的摻質可能不同。在驅動偶極元素的退火製程與移除區域108B中的摻雜層124 (圖17)之後，且在形成功函數金屬層132 (圖18)之前，可進行圖24至28所示的製程。
在圖24中，形成第二摻雜層138於閘極介電層122上。第二摻雜層138的組成可為偶極誘發元素如鋁、鈦、鋯、鉿、鎂、鍺、釔、鎦、鍶、鈧、釕、鉺、或上述之組合的氧化物、氮化物、或碳化物。第二摻雜層138的形成方法可為物理氣相沉積、化學氣相沉積、原子層沉積、或其他合適的沉積方法。在特定實施例中，第二摻雜層138的組成為鑭的氧化物如氧化鑭，其包括n型場效電晶體所用的n型偶極。第二摻雜層138的組成亦可為鋯的氧化物如氧化鋯，其包括p型場效電晶體所用的p型偶極。第二摻雜層138的厚度可與摻雜層124的厚度不同，使閘極介電層122的不同區摻雜不同濃度的偶極誘發元素。在一實施例中，第二摻雜層138與摻雜層124包括相同的偶極誘發元素，但第二摻雜層138的厚度不同以導入不同的摻雜濃度。鰭狀場效電晶體裝置的臨界電壓可隨摻雜濃度不同而改變。
第二遮罩層140形成於第二摻雜層138上。第二遮罩層140可與遮罩層126類似。光阻142形成於第二遮罩層140上。光阻142可與光阻128類似，且可圖案化光阻142以形成開口144而露出區域108B中的凹陷192。接著進行多個蝕刻製程以將光阻142的圖案轉移至第二摻雜層138。蝕刻製程可與圖案化摻雜層124所用的蝕刻製程類似。
在圖25中，進行退火製程以驅動第二摻雜層138的偶極誘發元素穿入區域108C中的閘極介電層122的部分。第二摻雜層138所覆蓋的閘極介電層122的部分(比如在區域108C中)因此可摻雜偶極誘發元素。因此在退火製程之後，區域108C中的閘極介電層122的第二部分122B與區域108B中的閘極介電層122的第一部分122A具有不同的偶極極性及/或不同的偶極誘發元素濃度(比如不同的偶極濃度)。
在圖26中，功函數金屬層132沉積於閘極介電層122上。可分開形成n型電晶體與p型電晶體所用的功函數金屬層132，使n型電晶體與p型電晶體可採用不同的金屬層。區域108B中的功函數金屬層132的第一部分132A可為n型功函數金屬層，而區域108C中的功函數金屬層132的第二部分132B可為p型功函數金屬層。若保留摻雜層124與第二摻雜層138，則第一金屬合金薄膜(包括n型功函數金屬與擴散的第一偶極誘發元素)形成於區域108B中的閘極介電層的第一部分122A與功函數金屬層的第一部分132A之間，而第二金屬合金薄膜(包括p型功函數金屬與擴散的第二偶極誘發元素)形成於區域108C中的閘極介電層的第二部分122B與功函數金屬層的第二部分132B之間。在其他實施例中，可形成單一功函數金屬層132 (如n型功函數金屬層或p型功函數金屬層)以越過區域108B與區域108C，而越過區域108B與區域108C的金屬合金薄膜可包括相同的金屬材料但不同的偶極誘發元素濃度。
在圖27中，沉積氧阻擋層134於區域108B中，並沉積第二氧阻擋層146於區域108C中。如上所述，可視情況沉積氮化鈦層於氧阻擋層134與第二氧阻擋層146之下。在一些實施例中，氧阻擋層134與第二氧阻擋層146為越過區域102B與區域102C的單一氧阻擋層。在特定實施例中，氧阻擋層134與第二氧阻擋層146為非晶矽，且厚度可為約3 Å至約30 Å。在一些其他實施例中，第二氧阻擋層146與氧阻擋層134的材料組成及/或厚度不同。在特定實施例中，氧阻擋層134為非晶矽，第二氧阻擋層146為氮化鉭，且第二氧阻擋層146的厚度大於氧阻擋層134的厚度。
在圖28中，沉積閘極金屬填充層136於氧阻擋層134與第二氧阻擋層146上。可視情況形成密封層(未圖示)於氧阻擋層與閘極金屬填充層136之間，以保護下方的氧阻擋層。如上所述，密封層的金屬氮化物(如氮化鈦)的晶粒尺寸，可大於形成氧阻擋層之前所形成的金屬氮化物層的金屬氮化物的晶粒尺寸。在形成閘極金屬填充層136之後，可繼續進行上述製程以形成鰭狀場效電晶體裝置。
應理解可改變摻雜參數。此外，應理解一些區域可不進行偶極摻雜。舉例來說，第一區(如區域108B)中的閘極介電層122可具有偶極誘發元素的第一摻質濃度並具有第一臨界電壓，第二區(如區域108C)中的閘極介電層122可具有偶極誘發元素的第二摻質濃度並具有第二臨界電壓，而第三區(未圖示)中的閘極介電層122可不具有偶極誘發元素並具有第三臨界電壓。此外，不同區域中的閘極介電層122可摻雜不同的偶極誘發元素，以具有不同的偶極極性以用於個別的n型場效電晶體與p型場效電晶體。此外，應理解不同區域可位於相同鰭狀物108中(如此處所述)，或不同鰭狀物108中(未圖示)。在不同區域位於不同鰭狀物108中的實施例中，摻雜的閘極介電層122可跨過多個鰭狀物108。
實施其他種類的多閘極裝置(特別是全繞式閘極電晶體)的其他實施例，如圖29所示。為了說明清楚與一致，圖1至28中的類似單元將以相同標號標示於圖29中。在圖29中，多個第一通道組件109A形成於基板102的區域102B上，而多個第二通道組件109B形成於基板102的區域102C上。如上所述，區域102B可用於形成n型裝置如n型金氧半電晶體(比如n型全繞式閘極場效電晶體)，而區域102C可用於形成p型裝置如p型金氧半電晶體(比如p型全繞式閘極場效電晶體)。區域102B可與區域102C物理分開(如圖示的分隔線)，且任何數目的裝置結構(如其他主動裝置、摻雜區、隔離結構、或類似物)可位於區域102B與區域102C之間。在一些實施例中，區域102B與區域102C均用於形成相同型態的裝置，比如均用於n型裝置(或p型裝置)。多個第一通道組件109A與多個第二通道組件109B可為不同形狀的奈米結構如奈米片(寬度大於厚度)或奈米管(寬度與厚度實質上類似)，端視設計而定。
多個第一通道組件109A與多個第二通道組件109B可夾設於相鄰的介電鰭狀物1600之間，而介電鰭狀物1600可位於淺溝槽隔離區106上。在一些實施例中，介電鰭狀物1600的材料可包括四乙氧基矽烷的氧化物、未摻雜的矽酸鹽玻璃、或摻雜的氧化矽(如硼磷矽酸鹽玻璃、氟矽酸鹽玻璃、磷矽酸鹽玻璃、或硼矽酸鹽玻璃)、及/或其他合適的介電材料。
在區域102B中，界面層120包覆每一第一通道組件109A，而閘極介電層的第一部分122A包覆界面層120。閘極介電層的第一部分122A可摻雜第一偶極誘發元素如鑭。功函數金屬層的第一部分132A如n型功函數金屬層，可包覆閘極介電層的第一部分122A。氧阻擋層134沉積於功函數金屬層的第一部分132A上。氮化鈦層可視情況形成於功函數金屬層的第一部分132A與氧阻擋層134之間。閘極金屬填充層136位於氧阻擋層134上。密封層如金屬氮化物層可視情況形成於氧阻擋層134與閘極金屬填充層136之間。
在區域102C中，界面層120包覆每一第二通道組件109B，而閘極介電層的第二部分122B包覆界面層120。閘極介電層的第二部分122B可摻雜第二偶極誘發元素如鋯。在一例中，第一偶極誘發元素與第二偶極誘發元素可提供相反極性的偶極。在另一例中，第一偶極誘發元素與第二偶極誘發元素提供相同極性但不同濃度的偶極。功函數金屬層的第二部分132B如p型功函數金屬層包覆閘極介電層的第二部分122B。第二氧阻擋層146沉積於功函數金屬層的第二部分132B上。氮化鈦層可視情況形成於功函數金屬層的第二部分132B與第二氧阻擋層146之間。閘極金屬填充層136位於第二氧阻擋層146上。密封層如金屬氮化物層可視情況形成於第二氧阻擋層146與閘極金屬填充層136之間。在又一實施例中，閘極介電層的第二部分122B可實質上不具有偶極誘發元素，因此不需第二氧阻擋層146。換言之，閘極金屬填充層136可直接沉積於區域102C中的功函數金屬層的第二部分132B上，而氧阻擋層134仍提供氧阻擋功能於區域102B中。
實施例可達到一些優點。驅動偶極誘發元素至閘極介電層中，可形成偶極於界面層與閘極介電層之間以調整閘極的有效功函數，以在不同區域中產生不同臨界電壓的閘極。此外，氧阻擋層可避免氧擴散穿過功函數金屬層至偶極界面中而劣化偶極的形成，進而維持偶極界面的完整性並擴大臨界電壓的調整範圍。
本發明一例示性的實施例關於半導體裝置。半導體裝置包括界面層，位於基板上；閘極介電層，位於界面層上，其中界面層與閘極介電層之間的第一界面具有第一濃度的偶極誘發元素。半導體裝置亦包括功函數金屬層，位於閘極介電層上；氧阻擋層，位於功函數金屬層上；以及金屬填充層，位於氧阻擋層上。在一些實施例中，氧阻擋層包括非晶矽。在一些實施例中，氧阻擋層的厚度為約3 Å至約30 Å。在一些實施例中，功函數金屬層的厚度與氧阻擋層的厚度的比例大於6:1。在一些實施例中，功函數金屬層為n型功函數金屬層且偶極誘發元素為鑭。在一些實施例中，功函數金屬層為p型功函數金屬層且偶極誘發元素為鋯。在一些實施例中，半導體裝置更包括：金屬合金薄膜位於閘極介電層與功函數金屬層之間，其中閘極介電層與金屬合金薄膜之間的第二界面具有第二濃度的偶極誘發元素，且第二濃度大於第一濃度。在一些實施例中，金屬合金薄膜與功函數金屬層之間的第三界面實質上無偶極誘發元素。在一些實施例中，半導體裝置更包括密封層，位於氧阻擋層與金屬填充層之間。在一些實施例中，密封層的厚度小於氧阻擋層的厚度。
本發明另一例示性的實施例關於半導體裝置。半導體裝置包括基板、第一電晶體、與第二電晶體。第一電晶體包括第一界面層，位於基板上；第一閘極介電層，位於第一界面層上，其中第一界面層與第一閘極介電層之間的第一界面具有第一濃度的第一偶極誘發元素；第一功函數金屬層，位於第一閘極介電層上；以及第一氧阻擋層，位於第一功函數金屬層上。第二電晶體包括第二界面層，位於基板上；第二閘極介電層，位於第二界面層上，其中第二界面層與第二閘極介電層之間的第二界面具有第二濃度的第二偶極誘發元素，且其中第二濃度與第一濃度不同；第二功函數金屬層，位於第二閘極介電層上；以及第二氧阻擋層，位於第二功函數金屬層上。在一些實施例中，第一電晶體與第二電晶體為相同導電型態，且第一偶極誘發元素與第二偶極誘發元素為相同的金屬元素。在一些實施例中，第一電晶體與第二電晶體為不同導電型態，且第一偶極誘發元素與第二偶極誘發元素不同。在一些實施例中，第一電晶體為n型電晶體且第一偶極誘發元素為鑭，而第二電晶體為p型電晶體且第二偶極誘發元素為鋯。在一些實施例中，第一氧阻擋層與第二氧阻擋層為越過第一電晶體與第二電晶體的單一氧阻擋層的部分。在一些實施例中，單一氧阻擋層為非晶矽層。在一些實施例中，第一氧阻擋層與第二氧阻擋層包括不同的材料組成。
本發明又一例示性的實施例關於半導體裝置的形成方法。方法包括沉積界面層於基板上；沉積閘極介電層於界面層上；形成摻雜層於閘極介電層上，且摻雜層包括偶極誘發元素；退火摻雜層以驅動偶極誘發元素穿過閘極介電層；移除摻雜層；形成功函數金屬層於閘極介電層上；沉積氧阻擋層於功函數金屬層上；以及形成閘極金屬填充層於氧阻擋層上。在一些實施例中，氧阻擋層包括非晶矽。在一些實施例中，氧阻擋層的厚度為約3 Å至約30 Å。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
A-A,B-B,C-C:參考剖面 C1:第一濃度 C2:第二濃度 C3:第三濃度 D1:第一距離 D2:第二距離 D3:第三距離 D4:第四距離 102:基板 102B,102C,108B,108C:區域 104:絕緣材料 106:隔離區 108:鰭狀物 109A:第一通道組件 109B:第二通道組件 110:源極/汲極區 120:界面層 122:閘極介電層 122A,132A:第一部分 122B,132B:第二部份 124:摻雜層 126,164:遮罩層 128,142:光阻 130,144:開口 132:功函數金屬層 134:氧阻擋層 136:閘極金屬填充層 138:第二摻雜層 140:第二遮罩層 146:第二氧阻擋層 150:閘極 160:虛置介電層 162:虛置閘極層 170:虛置閘極介電層 172:虛置閘極 174:遮罩 180:閘極密封間隔物 182:輕摻雜源極/汲極區 184:閘極間隔物 186:磊晶源極/汲極區 190,191:層間介電層 192:凹陷 194:源極/汲極接點 196:閘極接點 1600:介電鰭狀物
圖1係一些實施例中，鰭狀場效電晶體的三維圖。 圖2、3、4、5、6、7、8、9A、9B、10、11、12、13、14、15、16、17、18、20、21、22、及23係一些實施例中，製造鰭狀場效電晶體的中間階段的剖視圖。 圖19係一些實施例中，摻雜濃度的圖式。 圖24、25、26、27、及28係一些實施例中，製造鰭狀場效電晶體的中間階段的剖視圖。 圖29係一些其他實施例中，製造全繞式閘極電晶體的中間階段的剖視圖。
108B,108C:區域
108:鰭狀物
120:界面層
122A,132A:第一部分
122B,132B:第二部份
134:氧阻擋層
136:閘極金屬填充層
150:閘極
180:閘極密封間隔物
182:輕摻雜源極/汲極區
184:閘極間隔物
186:磊晶源極/汲極區
190:層間介電層

Claims (1)

  1. 一種半導體裝置，包括： 一界面層，位於一基板上； 一閘極介電層，位於該界面層上，其中該界面層與該閘極介電層之間的一第一界面具有第一濃度的偶極誘發元素； 一功函數金屬層，位於該閘極介電層上； 一氧阻擋層，位於該功函數金屬層上；以及 一金屬填充層，位於該氧阻擋層上。
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US10497571B2 (en) * 2018-04-27 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Device having work function metal stack and method of forming the same
US10304835B1 (en) * 2018-08-15 2019-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10720431B1 (en) * 2019-01-25 2020-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices having gate-all-around structure with oxygen blocking layers
US11011372B2 (en) * 2019-08-23 2021-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture
US11342188B2 (en) * 2019-09-17 2022-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping high-k metal gates for tuning threshold voltages

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