TWI789743B - 半導體裝置及其製造方法 - Google Patents

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TWI789743B
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林文凱
張哲豪
志安 徐
盧永誠
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台灣積體電路製造股份有限公司
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Abstract

提出了半導體裝置及其製造方法，其中在用於半導體裝置之閘極之側壁上製造間隔物。在實施例中，該些間隔物包括一第一密封件、一第二密封件及一接觸蝕刻停止層，其中該第一密封件包括一第一殼與一第一體材料，該第二密封件包括一第二殼與一第二體材料，且該接觸蝕刻停止層包括一第三體材料及一第二介電材料。

Description

半導體裝置及其製造方法
本揭露內容關於半導體裝置及製造半導體裝置的方法。
半導體裝置用於多種電子應用(諸如例如個人電腦、手機、數位攝影機及其他電子設備)中。半導體裝置通常藉由以下方式來製造：按順序在半導體基板之上沉積材料之絕緣或介電層、導電層及半導體層，及使用微影術對各種材料層進行圖案化以在其上形成電路組件及元件。
半導體業藉由不斷減小最小特徵大小來不斷改良各種電子組件(例如，電晶體、二極體、電阻器、電容器等)之積體密度，這允許將更多的組件積體至給定區域中。
本揭示之一態樣是提供一種半導體裝置包含：一第 一間隔物層，該第一間隔物層包括設置在兩個外層之間的一內層，其中該內層及該些兩個外層各自包括一第一材料，其中該些兩個外層之一碳含量大於該內層之一碳含量，且該些兩個外層之一氧含量小於該內層之一氧含量；及一第二間隔物層，該第二間隔物層包括一第一層及一第二層，該第一層係該第一材料且與該些兩個外層中之一者接觸。
本揭示之一態樣是提供一種半導體裝置包含：一第一密封件，該第一密封件與一閘極疊堆相鄰，該第一密封件包括：一第一材料之具有一第一組成物之一第一殼；及該第一材料之具有不同於該第一組成物的一第二組成物之一第一體材料；一第二密封件，該第二密封件與該第一密封件物理接觸，該第二密封件包括：該第一材料之具有一第三組成物之一第二殼；及該第一材料之具有不同於該第三組成物的一第四組成物之一第二體材料；及一接觸蝕刻停止層，該接觸蝕刻停止層與該第二密封件物理接觸，該接觸蝕刻停止層包括：該第一材料之具有一第五組成物之一第三體材料；及不同於該第一材料的一第二材料之一第三殼。
本揭示之一態樣是提供一種製造一半導體裝置之方法包括以下步驟：在一半導體鰭之上圖案化出一虛設閘極電極；使用一第一組曝露時間按順序將一第一組前驅物引入至該虛設閘極電極以形成一第一殼層；使用不同於該第一組曝露時間的一第二組曝露時間按順序將該第一組前驅物引入至該虛設閘極電極以形成一第一體介電材料；使 用一第三組曝露時間按順序將該第一組前驅物引入至該虛設閘極電極以形成一第二體介電材料；使用不同於該第一組曝露時間的一第四組曝露時間按順序將該第一組前驅物引入至該虛設閘極電極以形成一第二殼層；使用一第五組曝露時間按順序將該第一組前驅物引入至該虛設閘極電極以形成一第三體介電材料；及在該使用該第五組曝露時間按順序將該第一組前驅物引入至該虛設閘極電極之後沉積一介電材料。
50:基板
50N:n型區
50P:p型區
51:分隔器
52:鰭
54:絕緣材料
56:淺溝槽隔離區/STI區
58:通道區
59:第二半導體材料
60:虛設介電層
62:虛設閘極層
64:遮罩層
72:虛設閘極
73:第一密封件
74:遮罩
75:第二密封件
77:遮罩層
81:第一外殼
82:磊晶源極/汲極區
83:第一體介電材料
84:磊晶源極/汲極區
85:第二體介電材料
87:第二外殼
88:第一層間介電質/第一ILD
89:區
90:凹陷部
91:第三體介電材料
92:閘極介電層
93:第三外殼
94:閘極電極
94A:襯裡層
94B:功函數調諧層
94C:填充材料
95:多層間隔物
96:閘極遮罩
97:接觸蝕刻停止層
108:第二ILD
110:閘極觸點
112:源極/汲極觸點
當與附圖一起閱讀以下詳細描述時可最好地理解本揭露之態樣。應注意，根據業內之標準慣例，各種特徵並未按比例繪製。事實上，為了討論清楚起見，可任意增大或減小各種特徵之尺寸。
第1圖以立體圖例示出根據一些實施例之FinFET之一實例。
第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8A圖、第8B圖、第8C圖、第8D圖、第9A圖、第9B圖、第9C圖、第9D圖、第10A圖、第10B圖、第10C圖、第10D圖、第11A圖、第11B圖、第11C圖、第11D圖、第12A圖、第12B圖、第12C圖、第12D圖、第13A圖、第13B圖、第13C圖、第13D圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第17C圖、第18A圖、 第18B圖、第19A圖及第19B圖係根據一些實施例之製造FinFET的中間階段的橫截面圖。
以下揭露提供許多不同的實施例或實例以用於實施本揭露之不同特徵。在下面描述組件及配置之具體實例以簡化本揭露。當然，此等組件及配置僅僅係實例且並不意欲進行限制。例如，在隨後的描述中，在第二特徵之上或在其上形成第一特徵可包含將第一特徵與第二特徵形成為直接接觸的實施例，且亦可包含可在第一特徵與第二特徵之間形成附加特徵以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各個實例中重複參考數字及/或字母。此重複係為了簡單及清楚之目的，且本身並不決定所討論之各種實施例及/或組態之間的關係。
此外，為便於描述，在本文中可使用空間相對術語(諸如「在......之下」、「在......下方」、「下部」、「在......上方」、「上部」及類似者)來描述如圖中所例示之一個元件或特徵與另一個(另一些)元件或特徵之關係。除了圖中所描繪之定向之外，空間相對術語意欲涵蓋元件在使用中或操作中的不同定向。可以其他方式來定向裝置(旋轉90度或以其他定向)，且同樣可相應地解釋本文所使用之空間相對描述詞。
現將參照如以下所描述之其中利用密封間隔物來幫助減少損壞同時亦保持合適介電常數的特定實施例來討 論實施例。然而，所描述之實施例係並不意欲限制本文所提出之想法的具體實施例。相反，該些想法可在廣泛範圍之實施例中利用，且所有此類實施例意欲完全包含在描述之範疇內。
第1圖以立體圖例示出根據一些實施例之FinFET之一實例。FinFET包括鰭52，該鰭52位於基板50(例如，半導體基板)上。隔離區56設置在基板50中，且鰭52在鄰近之隔離區56上方且自其之間突出。儘管將隔離區56描述/例示出為與基板50分離，但如本文所使用，術語「基板」可用於指代僅半導體基板或包含隔離區的半導體基板。另外，儘管將鰭52例示為作為基板50的單一連續材料，但鰭52及/或基板50可包括單一材料或複數種材料。在此上下文中，鰭52係指在鄰近之隔離區56之間延伸的部分。
閘極介電層92沿著側壁且位於鰭52之頂表面上，且閘極電極94位於閘極介電層92之上。磊晶源極/汲極區82設置在鰭52之相對於閘極介電層92及閘極電極94的相對側中。第1圖進一步例示出在後面的圖中使用的參考橫截面。橫截面A-A沿著閘極電極94之縱軸，且在例如與FinFET之磊晶源極/汲極區82之間的電流流動之方向垂直的方向上。橫截面B-B垂直於橫截面A-A，且沿著鰭52之縱軸，且在例如FinFET之磊晶源極/汲極區82之間的電流流動之方向上。橫截面C-C平行於橫截面A-A，且延伸穿過FinFET之源極/汲極區。為清楚起見，後續圖 涉及此等參考橫截面。
本文所討論之一些實施例係在使用閘極後製程形成的FinFET的上下文中討論的。在其他實施例中，可使用閘極先製程。此外，一些實施例涵蓋平面裝置中使用的態樣，該些平面裝置諸如平面FET、奈米結構(例如，奈米片、奈米線、全環繞閘極或類似者)場效電晶體(nanostructure field effect transistor；NSFET)或類似者。
第2圖至第19B圖係根據一些實施例之製造FinFET的中間階段的橫截面圖。第2圖至第7圖例示出第1圖所例示之參考橫截面A-A，多個鰭/FinFET除外。第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖及第19A圖係沿著第1圖所例示之參考橫截面A-A例示出，且第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖及第19B圖係沿著第1圖所例示之相似橫截面B-B例示出，多個鰭/FinFET除外。第8C圖、第8D圖、第9C圖、第9D圖、第10C圖、第10D圖、第11C圖、第11D圖、第12C圖、第12D圖、第13C圖及第13D圖係沿著第1圖所例示之參考橫截面C-C例示出，不同區中之多個鰭/FinFET除外。
在第2圖中，提供基板50。基板50可以係半導體基板，諸如體半導體、絕緣體上半導體 (semiconductor-on-insulator；SOI)基板或類似者，該半導體基板可以係摻雜的(例如，具有p型或n型摻雜劑)或無摻雜的。基板50可以係晶圓，諸如矽晶圓。一般而言，SOI基板係在絕緣體層上形成的半導體材料層。絕緣體層可以係例如埋入式氧化物(buried oxide；BOX)層、氧化矽層或類似者。在基板上提供絕緣體層，該基板通常為矽或玻璃基板。亦可使用其他基板，諸如多層或梯度基板。在一些實施例中，基板50之半導體材料可包含：矽；鍺；包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的化合物半導體；包含矽鍺、磷化鎵砷、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷化鎵銦砷的合金半導體；或其組合。
基板50具有n型區50N及p型區50P。n型區50N可用於形成諸如NMOS電晶體的n型裝置，例如，n型FinFET。p型區50P可用於形成諸如PMOS電晶體的p型裝置，例如，p型FinFET。n型區50N可與p型區50P物理分離(如分隔器51所例示)，且任何數目的裝置特徵(例如，其他有源裝置、摻雜區、隔離結構等)可設置在n型區50N與p型區50P之間。
在第3圖中，在基板50中形成鰭52。鰭52係半導體條。在一些實施例中，鰭52可藉由在基板50中蝕刻溝槽形成在基板50中。蝕刻可以係任何可接受的蝕刻製程，諸如反應離子蝕刻(reactive ion etch；RIE)、中性束蝕刻(neutral beam etch；NBE)、類似者或其組合。 蝕刻可以係各向異性的。
鰭可藉由任何合適的方法來圖案化。例如，鰭52可使用包含雙重圖案化或多重圖案化製程的一或多個光微影製程來圖案化。一般而言，雙重圖案化或多重圖案化製程組合了光微影製程及自對準製程，從而允許待創建的圖案具有例如比原本使用單個直接光微影製程可獲得的間距小的間距。例如，在一些實施例中，在基板之上形成犧牲層且使用光微影製程對其進行圖案化。使用自對準製程在所圖案化之犧牲層旁邊形成間隔物。然後去除犧牲層，且然後可使用剩餘間隔物對鰭進行圖案化。在一些實施例中，遮罩(或其他層)可保留在鰭52上。
在第4圖中，在基板50之上且在鄰近之鰭52之間形成絕緣材料54。絕緣材料54可為氧化物(諸如氧化矽)、氮化物、類似者或其組合，且可藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition；HDP-CVD)、可流動CVD(flowable CVD；FCVD)(例如，在遠距電漿系統中進行CVD為基的材料沉積且進行後固化以轉換成另一種材料，諸如氧化物)、類似者或其組合來形成。可使用藉由任何可接受的製程形成的其他絕緣材料。在所例示之實施例中，絕緣材料54係藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，便可執行退火製程。在一實施例中，絕緣材料54經形成為使得過量絕緣材料54覆蓋鰭52。儘管將絕緣材料54例示出為單個層，但一些實施例可利用多個層。例如，在一 些實施例中，可首先沿著基板50之表面及鰭52形成襯裡(未示出)。之後，可在襯裡之上形成填充材料，諸如以上所討論之彼等材料。
在第5圖中，對絕緣材料54施加去除製程以去除鰭52之上的過量絕緣材料54。在一些實施例中，可利用平坦化製程，諸如化學機械研磨(chemical mechanical polish；CMP)、深蝕刻製程、其組合或類似者。平坦化製程曝露鰭52，使得在平坦化製程完成之後鰭52及絕緣材料54之頂表面是水準的。在其中遮罩保留在鰭52上的實施例中，平坦化製程可曝露遮罩或去除遮罩，使得在平坦化製程完成之後遮罩或鰭52及絕緣材料54之頂表面分別是水準的。
在第6圖中，使絕緣材料54凹陷以形成淺溝槽隔離(shallow trench isolation；STI)區56。絕緣材料54經凹陷為使得n型區50N及p型區50P中之鰭52之上部部分自鄰近之STI區56之間突出。此外，STI區56之頂表面可具有如圖所例示之平面、凸面、凹面(諸如碟狀)或其組合。可藉由適當的蝕刻將STI區56之頂表面形成為扁平、凸起及/或凹入的。可使用可接受的蝕刻製程來使STI區56凹陷，該蝕刻製程諸如對絕緣材料54之材料具有選擇性(例如，相比鰭52之材料以更快的速率蝕刻絕緣材料54之材料)的蝕刻製程。例如，可使用例如使用稀釋氫氟酸(dHF)的氧化物去除。
關於第2圖至第6圖描述的製程僅僅係可如何形 成鰭52的一個實例。在一些其他實施例中，可藉由磊晶生長製程來形成鰭。例如，可在基板50之頂表面之上形成介電層，且可穿過介電層蝕刻溝槽以曝露基本基板50。可在溝槽中磊晶生長同質磊晶結構，且可將介電層凹陷為使得同質磊晶結構自介電層突出以形成鰭。另外，在一些實施例中，同質磊晶結構可用於鰭52。例如，可使第5圖中之鰭52凹陷，且可在所凹陷之鰭52之上磊晶生長不同於鰭52的材料。在此類實施例中，鰭52包括經凹陷之材料及設置在經凹陷之材料之上的經磊晶生長之材料。在甚至另一實施例中，可在基板50之頂表面之上形成介電層，且可穿過介電層蝕刻溝槽。然後可使用不同於基板50的材料在溝槽中磊晶生長異質磊晶結構，且可將介電層凹陷為使得異質磊晶結構自介電層突出以形成鰭52。在其中磊晶生長同質磊晶結構或異質磊晶結構的一些實施例中，可在生長期間對所磊晶生長之材料進行原位摻雜，這可避免先前佈植及或後續佈植，但原位摻雜及佈植摻雜可一起使用。
更進一步地，在其中期望異質磊晶結構的一些實施例中，可磊晶生長第二半導體材料59作為與n型區50N中之材料不同的p型區50P中之鰭52之一部分。例如，p型區50P中之鰭52之上部部分可由矽鍺(SixGe1-x，其中x可在0至1之範圍內)、碳化矽、純或實質上純的鍺、III-V族化合物半導體、II-VI族化合物半導體或類似者形成。例如，用於形成III-V族化合物半導體之可用材料包含但不限於：砷化銦、砷化鋁、砷化鎵、磷化銦、氮化 鎵、砷化銦鎵、砷化鋁銦、銻化鎵、銻化鋁、磷化鋁、磷化鎵及類似者。然而，可利用任何合適的材料及任何合適的製程。
此外，關於第6圖，可在鰭52及/或基板50中形成適當的阱(未示出)。在一些實施例中，可在n型區50N中形成P阱，且可在p型區50P中形成N阱。在一些實施例中，在n型區50N及p型區50P二者中形成P阱或N阱。
在具有不同阱類型的實施例中，可使用光阻劑或其他遮罩(未示出)來達成用於n型區50N及p型區50P之不同佈植步驟。例如，可在n型區50N中之鰭52及STI區56之上形成光阻劑。可對光阻劑進行圖案化以曝露基板50之p型區50P。光阻劑可藉由使用旋塗技術來形成且可使用可接受的光刻技術來圖案化。一旦光阻劑經圖案化，便在p型區50P中執行n型雜質佈植，且光阻劑可充當遮罩以實質上防止n型雜質佈植至n型區50N中。n型雜質可以係在該區中佈植至等於或小於1018cm-3(諸如介於約1016cm-3與約1018cm-3之間)之濃度的磷、砷、銻或類似者。在佈植之後，諸如藉由可接受的灰化製程來去除光阻劑。
在對p型區50P進行佈植之後，在p型區50P中之鰭52及STI區56之上形成光阻劑。對光阻劑進行圖案化以曝露基板50之n型區50N。光阻劑可藉由使用旋塗技術來形成且可使用可接受的光刻技術來圖案化。一旦光 阻劑經圖案化，便可在n型區50N中執行p型雜質佈植，且光阻劑可充當遮罩以實質上防止p型雜質佈植至p型區50P中。p型雜質可以係在該區中佈植至等於或小於1018cm-3(諸如介於約1016cm-3與約1018cm-3之間)之濃度的硼、氟化硼、銦或類似者。在佈植之後，可諸如藉由可接受的灰化製程來去除光阻劑。
在對n型區50N及p型區50P進行佈植之後，可執行退火以修復佈植損壞且激活所佈植之p型雜質及/或n型雜質。在一些實施例中，可在生長期間對經生長之磊晶鰭材料進行原位摻雜，這可避免佈植，但原位摻雜及佈植摻雜可一起使用。
在第7圖中，在鰭52上形成虛設介電層60。虛設介電層60可以係例如氧化矽、氮化矽、其組合或類似者，且可根據可接受的技術來沉積或熱生長。在虛設介電層60之上形成虛設閘極層62，且在虛設閘極層62之上形成遮罩層64。虛設閘極層62可沉積在虛設介電層60之上，且然後諸如藉由CMP來平坦化。遮罩層64可沉積在虛設閘極層62之上。虛設閘極層62可以係導電或不導電的材料，且可選自包含非晶矽、多晶矽(聚矽)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬之群。虛設閘極層62可藉由物理氣相沉積(physical vapor deposition；PVD)、CVD、濺射沉積或用於沉積所選擇之材料的其他技術來沉積。虛設閘極層62可由對隔離區(例如，STI區域56及/或虛設介電層60)之蝕刻具 有高蝕刻選擇性的其他材料製成。遮罩層64可包含例如氮化矽、氧氮化矽或類似者之一或多個層。在此實例中，跨n型區50N及p型區50P形成單個虛設閘極層62及單個遮罩層64。應注意，僅出於例示性目的，將虛設介電層60示出為僅覆蓋鰭52。在一些實施例中，可將虛設介電層60沉積為使得虛設介電層60覆蓋STI區56，從而在STI區之上且在虛設閘極層62與STI區56之間延伸。
第8A圖至第19B圖例示出製造實施例裝置的各個附加步驟，其中為方便起見，僅例示出n型區50N中之單個鰭52及p型區50P內之單個鰭52。在第8A圖及第8B圖中，可使用可接受的光微影及蝕刻技術對遮罩層64(參見第7圖)進行圖案化以形成遮罩74。然後，可將遮罩74之圖案轉移至虛設閘極層62以形成虛設閘極72。在一些實施例(未例示出)中，亦可將遮罩74之圖案轉移至虛設介電層60。虛設閘極72覆蓋鰭52之各別通道區58。遮罩74之圖案可用於將虛設閘極72中之各虛設閘極與相鄰虛設閘極物理分離。虛設閘極72亦可具有實質上與各別磊晶鰭52之縱向方向垂直的縱向方向。
第8C圖及第8D圖例示出沿著線C-C的鰭52之橫截面圖(參見第1圖)，其中第8C圖例示出定位於n型區50N內的視圖，且第8D圖例示出定位於p型區50P內的視圖。如此時在製造製程中可看出，p型區50P中之鰭52之半導體材料頂部部部分已替換為第二半導體材料59。另外，甚至在對虛設閘極72進行圖案化之後(參見第 8A圖至第8B圖)，遮罩74之一部分仍可沿著鰭52之側壁定位。
第9A圖至第9D圖例示出：一旦虛設閘極72已經圖案化，便可在虛設閘極72之上沉積第一密封件73(或第一間隔物)。在一實施例中，第一密封件73可以係介電材料(諸如SiCON)，該介電材料經製造為既具有與虛設閘極72相鄰的第一外殼81以幫助第一密封件73減少蝕刻損失，且亦具有與第一外殼81相鄰的第一體介電材料83以減小裝置之有效電容(Ceff)，以便改良裝置之綜合效能。然而，可利用程任何組態的任何數目的層。
在一實施例中，第一密封件73之第一外殼81使用諸如原子層沉積的沉積製程來沉積，但亦可利用任何合適的沉積製程，諸如化學氣相沉積、物理氣相沉積或類似者。在使用原子層沉積的此種實施例中，按順序將數種前驅物引入至結構(在各種前驅物之間進行適當的淨化)，該些前驅物各自將以自限反應發生反應以逐單層地循環堆積所要材料(例如，SiCON)之個別層。
在其中第一外殼81使用原子層沉積由SiCON形成的一極特定實施例中，第一前驅物可以係含矽前驅物(諸如六氯乙矽烷)。在此實施例中，可將六氯乙矽烷引入至結構，其中六氯乙矽烷將以自限反應與結構表面上之曝露位置發生反應。在此種實施例中，可以介於約0.2slm與約1.0slm之間的流動速率將六氯乙矽烷引入至結構達約20秒(+/- 15秒)的時間。另外，反應期間的溫度可保持在介 於約500℃與約680℃之間的溫度下。然而，可利用任何合適的製程參數。
第二前驅物可以係含碳前驅物(諸如丙烷)，且可在引入第一前驅物之後將第二前驅物引入至結構。在引入後，第二前驅物(例如，丙烷)將以另一種自限反應與六氯乙矽烷反應之生成物發生反應。在此種實施例中，可以介於約0.5slm與約5.0slm之間的流動速率引入丙烷達約90秒(+/- 30秒)的時間。另外，反應期間的溫度可保持在介於約500℃與約680℃之間的溫度下。然而，可利用任何合適的製程參數。
第三前驅物可以係含氧前驅物(諸如氧(O2))，且可在引入第二前驅物之後將第三前驅物引入至結構。在引入至結構後，第三前驅物(例如，氧)將以另一種自限反應與前一反應之生成物發生反應。在此種實施例中，可以介於約1slm與約5slm之間的流動速率引入氧達約15秒(+/- 10秒)的時間。另外，反應期間的溫度可保持在介於約500℃與約680℃之間的溫度下。然而，可利用任何合適的製程參數。
第四前驅物可以係含氮前驅物(諸如氨)，且可在引入第三前驅物之後將第四前驅物引入至結構。在引入至結構後，第四前驅物(例如，氨)將以另一種自限反應與前一反應之生成物發生反應。在此種實施例中，可以介於約0.5slm與約5.0slm之間的流動速率引入氨達約30秒(+/- 15秒)的時間。另外，反應期間的溫度可保持在介於約500 ℃與約680℃之間的溫度下。然而，可利用任何合適的製程參數。
一旦首次已經引入第四前驅物，便已經完成了原子層沉積製程之第一循環，且可開始第二循環以便堆積所要材料之第二單層。該些循環可任意地經常重複以便將第一外殼81形成至諸如介於約0.2nm與約1nm之間的所要厚度。然而，可利用任何合適的厚度。
藉由如所描述地形成第一密封件73之第一外殼81，第一外殼可形成為對後續蝕刻製程(在下面進一步描述)所引起的損壞更具抵抗性。例如，第一外殼81可在最後生成物中形成為具有介於約2.5g/cm3與約2.7g/cm3之間的密度且具有介於約5.1與約5.5之間的介電常數。另外，在如以上所描述之製程條件的情況下，第一密封件73之第一外殼81可形成為富碳及富氮的，其中碳濃度介於約5原子%與約20原子%之間(例如，12原子%)，且氮濃度介於約24原子%與約45原子%之間(例如，25原子%)。另外，第一外殼81可具有介於約24原子%與約40原子%之間(例如，32原子%)的氧濃度及介於約27原子%與約37原子%之間(例如，32原子%)的矽濃度。然而，可利用任何合適的特性。
一旦第一密封件73之第一外殼81已經形成，便可將第一體介電材料83與第一外殼81一起原位沉積。在一實施例中，第一體介電材料83可以係與第一外殼81相似的材料，諸如係具有不同組成物之相同材料。例如，在 其中第一密封件73之第一外殼81係SiCON的一實施例中，第一體介電材料83亦可以係SiCON，但具有不同組成物以便幫助減少第一密封件73之介電常數。
在一實施例中，可使用與第一外殼81相似的製程(諸如原子層沉積)用相似前驅物(諸如第一前驅物(例如，六氯乙矽烷)、第二前驅物(例如，丙烷)、第三前驅物(例如，氧)及第四前驅物(例如，氨))來沉積第一體介電材料83。然而，為了具有不同組成物，允許各前驅物接觸結構的時間量經修改為使得第一組曝露時間不同於新的一組曝露時間。另外，在其他實施例中，亦可改變前驅物之順序。
在形成第一體介電材料83的一個特定實施例中，可以介於約0.2slm與約1.0slm之間的流動速率引入第一前驅物達約20秒(+/- 8秒)的時間，同時可以介於約0.5slm與約5.0slm之間的流動速率引入第二前驅物達約90秒(+/- 30秒)的時間。另外，可在引入第三前驅物之前以介於約0.5slm與約5.0slm之間的流動速率引入第四前驅物(例如，氮)達約9秒(+/- 5秒)的時間。最後，可在第四前驅物(例如，氮)之後以介於約0.5slm與約5.0slm之間的流動速率引入第三前驅物(例如，氧)達約18秒(+/- 10秒)的時間。然而，可利用任何合適的流動速率及時間。
一旦首次已經引入第四前驅物，便已經完成了原子層沉積製程之第一循環，且可開始第二循環以便堆積所要材料之第二單層。該些循環可任意地經常重複以便將第一 體介電材料83形成至諸如介於約3nm與約5nm之間的所要厚度。然而，可利用任何合適的厚度。
藉由利用此等參數，第一體介電材料83可形成為具有更適合於減少介電常數而又不如第一外殼81一樣對蝕刻製程具有抵抗性的特性。例如，第一體介電材料83可在最後生成物中形成為具有小於約5.0的介電常數。另外，第一體介電材料83可形成至介於約2.0g/cm3與約2.4g/cm3之間的密度，且可以係富氧膜，其中氧濃度介於約40原子%與約65原子%之間(例如，53原子%，大於第一外殼81之氧含量)。最後，第一體介電材料83可具有小於2原子%(例如，1原子%，小於第一外殼81之碳含量)的碳濃度、介於約5原子%與約14原子%(例如，12原子%)之間的氮濃度及介於約24原子%與約40原子%(例如，32原子%)之間的矽濃度。然而，可利用任何合適的特性。
藉由沉積第一外殼81及第一體介電材料83，可用允許第一密封件73既具有抗蝕刻部分(例如，第一外殼81)且亦具有介電減小部分(例如，第一體介電材料83)的材料沉積第一密封件73。另外，第一密封件73可具有其中兩個層部分地向彼此之中擴散約0.5nm至約1nm的梯度區。此種配置允許整個第一密封件73在不完全犧牲較低介電常數的情況下具有對蝕刻損壞的所要抵抗性，從而導致在製造製程期間可能出現的缺陷更少。
在形成第一密封件73之後，可執行針對輕摻雜源 極/汲極(lightly doped source/drain；LDD)區(未明確例示出)的佈植。在具有不同裝置類型的實施例中，與以上在第6圖中所討論的佈植相似，可在n型區50N之上形成遮罩(諸如光阻劑)，同時曝露p型區50P，且可將適當類型(例如，p型)的雜質佈植至p型區50P中之所曝露之鰭52中。然後可去除遮罩。隨後，可在p型區50P之上形成遮罩(諸如光阻劑)，同時曝露n型區50N，且可將適當類型(例如，n型)的雜質佈植至n型區50N中之所曝露之鰭52中。然後可去除遮罩。n型雜質可以係先前所討論之n型雜質中之任一者，且p型雜質可以係先前所討論之p型雜質中之任一者。輕摻雜源極/汲極區可具有自約1015cm-3至約191019cm-3的雜質濃度。可使用退火來修復佈植損壞且激活所佈植之雜質。
在LDD區已經形成之後，在第一密封件73之上形成第二密封件75。在一實施例中，第二密封件75可由與第一密封件73相似的材料且使用相似的製程形成。例如，第二密封件75可由SiCON形成，且亦可包括第二體介電材料85及第二外殼87。然而，可利用任何合適的材料。
在一實施例中，可如以上關於第一體介電材料83所描述地原位沉積第二體介電材料85，以便獲得相似的物理特性。然而，在沉積第二外殼87之前沉積第二體介電材料85，使得第二體介電材料85與第一體介電材料83物理接觸。
例如，在一些實施例中，第二體介電材料85可在 最後生成物中形成至介於約3nm與約5nm之間的厚度。另外，第二體介電材料85可形成至介於約2.0g/cm3與約2.4g/cm3之間的密度，且可以係富氧膜，其中氧濃度介於約40%與約65%之間。最後，第二體介電材料85可具有小於2%的碳濃度及介於約5%與約12%之間的氮濃度。然而，可利用任何合適的組成物。
一旦第二體介電材料85已經形成為與第一體介電材料83物理接觸，便可沉積第二外殼87，以便保護第二體介電材料85在後續蝕刻製程期間免受損壞。在一實施例中，可如以上關於第一外殼81之沉積所描述地沉積第二外殼87。
例如，在一實施例中，第二外殼87可形成為對蝕刻損壞具有抵抗性。在一個特定實施例中，第二外殼87可在最後生成物中形成至介於約0.2nm與約1nm之間的厚度，且可形成為具有介於約2.5g/cm3與約2.7g/cm3之間的密度。另外，在如以上所描述之製程條件的情況下，第二外殼87可形成為富碳及富氮的，其中碳濃度介於約5原子%與約20原子%之間(例如，12原子%)，且氮濃度介於約24原子%與約45原子%之間(例如，25原子%)。另外，在第二外殼87與第二體介電材料85之間存在梯度區，第二密封件75可具有其中兩個層部分地向彼此之中擴散約0.5nm至約1nm的梯度區。然而，可利用任何合適的濃度。
藉由沉積第二外殼87及第二體介電材料85，可 用允許第二密封件75既具有抗蝕刻部分(例如，第二外殼87)且亦具有介電減小部分(例如，第二體介電材料85)的材料沉積第二密封件75。此種特性分佈允許增加抵抗後續蝕刻的綜合能力，同時亦保持低介電常數。
另外，雖然上面描述了其中形成第一密封件73、形成LDD區且然後在形成LDD區之後形成第二密封件75的一特定實施例，但這意欲係例示性的且並不意欲進行限制。例如，在其他實施例中，第一密封件73及第二密封件75原位且背靠背形成，且僅在形成第二密封件75之後才形成LDD區域。可利用步驟的任何合適的組合，且所有此類實施例意欲完全在實施例之範疇內。
第9A圖至第9D圖亦例示出：一旦第二密封件75已經形成，便在結構之上沉積遮罩層77。在一實施例中，遮罩層77可以係使用沉積製程(諸如原子層沉積、化學氣相沉積、濺射、此等製程之組合或類似者)沉積的介電層(諸如氮化矽、氧化鋁)。然而，可利用任何合適的材料及製造方法。
在第10A圖至第10D圖中，在n型FinFET之鰭52中形成磊晶源極/汲極區82。磊晶源極/汲極區82在鰭52中形成為使得各虛設閘極72設置在各別磊晶源極/汲極區82之鄰近對之間。在一些實施例中，磊晶源極/汲極區82可延伸至鰭52中且亦可穿伸穿過鰭52。在一些實施例中，第一密封件73及第二密封件75用於藉由適當的側向距離將磊晶源極/汲極區82與虛設閘極72分離， 使得磊晶源極/汲極區82不會與所得FinFET之隨後形成之閘極發生短路。磊晶源極/汲極區82之材料可選擇為在各別通道區58中施加應力，從而改良效能。
p型區50P中之磊晶源極/汲極區82可藉由遮蔽n型區50N及p型區50P內之虛設閘極72且進行蝕刻以曝露基本鰭52(例如，第二半導體材料59)來形成。然後，在鰭52上磊晶生長p型區50P中之磊晶源極/汲極區82。磊晶源極/汲極區82可包含諸如適於p型FinFET的任何可接受的材料。例如，若鰭52係矽鍺，p型區50P中之磊晶源極/汲極區82可包括在通道區58中施加應變的材料，諸如矽、摻硼矽鍺、矽鍺、鍺錫或類似者。p型區50P中之磊晶源極/汲極區82可具有自鰭52之各別表面升高的表面，且可具有刻面。
一旦磊晶源極/汲極區82已經形成，便可去除遮罩層77之任何剩餘部分(例如用蝕刻劑(諸如H3PO4))。在一實施例中，遮罩層77之任何剩餘部分可使用例如一或多種蝕刻製程(諸如濕式蝕刻製程)來去除。然而，可利用任何合適的方法。在一些實施例中，多個蝕刻製程(例如，去除鰭52的蝕刻及/或去除遮罩層77的蝕刻)可進一步將第一密封件73及第二密封件75之部分去除至低於遮罩74的地步。
第11A圖至第11D圖例示出：一旦p型區50P中之磊晶源極/汲極區82已經形成，便形成第二遮罩層79以便開始形成n型區50N中之磊晶源極/汲極區84。在一 實施例中，第二遮罩層79可使用與遮罩層77相似的製程及相似的材料來形成。然而，可利用任何合適的方法及材料。
第12A圖至第12D圖例示出：一旦形成第二遮罩層79，便對n型區50N中之鰭52進行曝露，且在鰭52上磊晶生長n型區50N中之磊晶源極/汲極區84。磊晶源極/汲極區84可包含諸如適於n型FinFET的任何可接受的材料。例如，若鰭52係矽，則n型區50N中之磊晶源極/汲極區84可包含在通道區58上施加拉伸應變的材料，諸如矽、碳化矽、摻磷碳化矽、磷化矽或類似者。n型區50N中之磊晶源極/汲極區84可具有自鰭52之各別表面升高的表面，且可具有刻面。
一旦磊晶源極/汲極區84已經形成，便可去除第二遮罩層79之任何剩餘部分。在一實施例中，第二遮罩層79之任何剩餘部分可使用例如一或多種蝕刻製程(諸如濕式蝕刻製程)來去除。然而，可利用任何合適的方法。在一些實施例中，多個蝕刻製程(例如，去除鰭52的蝕刻、去除遮罩層77的蝕刻)可進一步將第一密封件73及第二密封件75之部分去除至低於遮罩74的地步。
另外，雖然上面描述了其中在鰭52上形成磊晶源極/汲極區84及磊晶源極/汲極區82的一特定實施例，但這意欲係例示性的且並不意欲進行限制。相反，可利用任何合適的製程，諸如對鰭52進行曝露，使鰭52凹陷，且然後在凹陷部中重新生長磊晶源極/汲極區84及磊晶源極 /汲極區82。所有此類製程均意欲完全包含在實施例中。
與先前針對形成輕摻雜源極/汲極區所討論的製程相似，磊晶源極/汲極區84及/或鰭52可佈植有摻雜劑以形成源極/汲極區，之後進行退火。源極/汲極區可具有介於約1019cm-3與約1021cm-3之間的雜質濃度。用於源極/汲極區之n型及/或p型雜質可以係先前所討論之雜質中之任一者。在一些實施例中，可在生長期間對磊晶源極/汲極區84進行原位摻雜。
作為用於形成p型區50P中之磊晶源極/汲極區82及n型區50N中之磊晶源極/汲極區84之磊晶製程的結果，磊晶源極/汲極區之上表面具有側向向外擴展超出鰭52之側壁的刻面。在一些實施例中，該等刻面可致使相同FinFET之相鄰源極/汲極區合併。在其他實施例中，相鄰源極/汲極區在磊晶製程完成之後保持分離。
在用於曝露鰭52及/或使鰭52凹陷以便形成LDD區及磊晶源極/汲極區82及磊晶源極/汲極區84的所有蝕刻製程期間，第一密封件73及第二密封件75之殼工作以保護第一密封件73及第二密封件75之內部分(至少將保留在最後生成物中的部分)。例如，雖然可使用蝕刻劑(諸如硫酸、(H2SO4)、過氧化物(H2O2)、稀氫氟酸(dHF)及氧電漿)來蝕刻、灰化或以其他方式去除結構之部分，但第一外殼81及第二外殼87將工作以將第一體介電材料83及第二體介電材料85夾在中間且保護它們免受此等蝕刻劑影響。另外，然而，雖然第二外殼87工作以在蝕 刻製程期間保護內材料，但第二外殼87之一部分本身可能在蝕刻製程期間被蝕刻和/或損壞。
因此，第13A圖至第13D圖例示出可藉以使用接觸蝕刻停止層(contact etch stop layer；CESL)97來補充第二密封件75之外層的製程。在此實施例中，一旦磊晶源極/汲極區82及磊晶源極/汲極區84已經形成且已經執行使用稀氫氟酸進行的可選之預潔淨(例如，以1：100進行60秒)，便在基板之上沉積接觸蝕刻停止層(contact etch stop layer；CESL)97且使其與第二密封件75之第二外殼87物理接觸。在一實施例中，CESL 97可與第一密封件73及第二密封件75相似，諸如具有與第二密封件75相鄰沉積的第三體介電材料91及與第三體介電材料91相鄰的第三外殼93。
在一實施例中，可如以上關於第一體介電材料83及第二體介電材料85所描述地形成第三體介電材料91，以便獲得相似的物理特性。例如，第三體介電材料91可在最後生成物中形成至介於約1.0nm與約3.5nm之間的厚度。另外，第三體介電材料91可形成至介於約2.0g/cm3與約2.4g/cm3之間的密度，且可以係富氧膜，其中氧濃度介於約40原子%與約65原子%之間。最後，第三體介電材料91可具有小於2原子%的碳濃度及介於約5原子%與約12原子%之間的氮濃度。然而，可利用任何合適的組成物。
一旦第三體介電材料91已經形成，便可在第三體 介電材料91之上沉積第三外殼93。在一實施例中，第三外殼93可沉積為介電材料，該介電材料可用於幫助保護基本層(例如，第三體介電材料91)免受後續蝕刻製程影響。因此，在特定實施例中，第三外殼93可以係使用沉積製程(諸如原子層沉積、化學氣相沉積、物理氣相沉積、此等製程之組合或類似者)沉積的介電材料(諸如氮化矽)。另外，第三體介電材料91可形成至介於約1.5nm與約4.0nm之間的厚度。然而，可利用任何合適的介電材料及厚度。
藉由沉積第三外殼93及第三體介電材料91，可用允許CESL 97既具有抗蝕刻部分(例如，第三外殼93)且亦具有介電減小部分(例如，第三體介電材料91)的材料沉積CESL 97。另外，CESL 97可具有由沉積製程期間的循環造成的介於約0.5nm與約2.0nm之間的梯度區。
藉由形成第一密封件73、第二密封件75及CESL 97，包含第一密封件73、第二密封件75及CESL 97的多層間隔物95可形成至介於約4.5nm與約8.0nm之間的厚度。另外，多層間隔物95可提供增強的抗蝕刻性(尤其是對諸如O2電漿灰、硫酸、過氧化氫、稀氫氟酸及磷酸的蝕刻劑)，同時仍保持合適的介電常數且具有較大間隔物符合度(例如，在大於20的高寬比的情況下內間隔物符合度<= 95%)。在一些實施例中，間隔物之總介電常數可介於約4.2與約5.5之間。另外，藉由如以上所描述地彼此原位形成層，在不同的膜之間不形成層間氧化膜。藉由如以上所描述地形成層，總Ceff(RO%)可增加約1%至約 2%。
在第14A圖及第14B圖中，在第13A圖及第13B圖所例示之結構之上沉積第一層間介電質(interlayer dielectric；ILD)88。第一ILD 88可由介電材料形成，且可藉由任何合適的方法(諸如CVD、電漿增強CVD(plasma-enhanced CVD；PECVD)或FCVD)來沉積。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass；PSG)、硼矽酸鹽玻璃(boro-silicate glass；BSG)、摻硼磷矽酸鹽玻璃(boron-doped phospho-silicate glass；BPSG)、無摻雜矽酸鹽玻璃(undoped silicate glass；USG)或類似者。可使用藉由任何可接受的製程形成的其他絕緣材料。
一旦第一ILD 88已經沉積，便可利用退火製程來使第一ILD 88之材料緻密化。在一實施例中，退火製程可以係濕式退火，其中在介於約400℃與約600℃之間的溫度下的含水分環境中對第一ILD 88進行退火達介於約0.5小時與約3小時之間的時間，且然後在介於約500℃與約700℃之間的溫度下進行乾燥達介於約0.5小時與約3小時之間的時間。然而，可利用任何合適的時間及溫度。
在第15A圖至第15B圖中，可執行平坦化製程(諸如CMP)以使第一ILD 88之頂表面與虛設閘極72或遮罩74之頂表面成水準。平坦化製程亦可去除虛設閘極72上之遮罩74及第一密封件73、第二密封件75及CESL 97 沿著遮罩74之側壁的部分。在平坦化製程之後，虛設閘極72、第一密封件73、第二密封件75、CESL 97及第一ILD 88之頂表面是水準的。因此，穿過第一ILD 88曝露虛設閘極72之頂表面。在一些實施例中，遮罩74可保留，在此種情況下，平坦化製程使第一ILD 88之頂表面與遮罩74之頂表面成水準。
在第16A圖及第16B圖中，在一或多個蝕刻步驟中去除虛設閘極72及遮罩74(若存在的話)，使得形成凹陷部90。亦可去除虛設閘極介電層60在凹陷部90中的部分。在一些實施例中，僅虛設閘極72被去除，且虛設介電層60保留且藉由凹陷部90曝露。在一些實施例中，虛設介電層60自晶粒之第一區(例如，核心邏輯區)中之凹陷部90去除，且保留在晶粒之第二區(例如，輸入/輸出區)中之凹陷部90中。在一些實施例中，虛設閘極72藉由各向異性乾式蝕刻製程來去除。例如，蝕刻製程可包含使用在很少或不蝕刻第一ILD 88或多層間隔物95的情況下選擇性地蝕刻虛設閘極72的一或多種反應氣體(諸如氨(NH3)及氫氟酸(HF))的乾式蝕刻製程。各凹陷部90曝露及/或上覆於各別鰭52之通道區58。各通道區58設置在鄰近之磊晶源極/汲極區82或磊晶源極/汲極區84對之間。在去除期間，虛設介電層60可用作對虛設閘極72進行蝕刻時的蝕刻終止層。然後，可在去除虛設閘極72之後去除虛設介電層60。
然而，隨著凹陷部90形成，抗蝕刻第一外殼81 之存在幫助減少對多層間隔物95之剩餘部分的損壞。例如，在去除虛設介電層60期間，第一外殼81可能損失少於14Å的材料(而其他材料可能損失多於14Å)，同時仍保護第一體介電材料83之材料(其可能損失多達40Å)。對多層間隔物95的此種保護具有亦使LDD區之損失最小化的附加效益，該LDD區將僅看到9Å或更少的損失。
在第17A圖至第17B圖中，形成閘極介電層92及閘極電極94以用於替換閘極。第17C圖例示出第17B圖之區89之詳細視圖。閘極介電層92、一或多個層沉積在凹陷部90中，諸如在鰭52之頂表面及側壁上及在多層間隔物95之側壁上。閘極介電層92亦可形成在第一ILD 88之頂表面上。在一些實施例中，閘極介電層92包括一或多個介電層，諸如氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽或類似者之一或多個層。例如，在一些實施例中，閘極介電層92包含藉由熱氧化或化學氧化形成的氧化矽界面層及上覆高介電常數介電材料(諸如鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合之金屬氧化物或矽酸鹽)。閘極介電層92可包含具有大於約7.0的介電常數值的介電層。閘極介電層92之形成方法可包含分子束沉積(molecular-beam deposition；MBD)、ALD、PECVD及類似者。在其中虛設介電層60之部分保留在凹陷部90中的實施例中，閘極介電層92包含虛設介電層60之材料(例如，SiO2)。
在閘極介電層92之上分別設置閘極電極94，且 填充凹陷部90之剩餘部分。閘極電極94可包含含金屬材料，諸如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合或其多層。例如，儘管在第17B圖中例示出單層閘極電極94，但閘極電極94可包括任何數目的襯裡層94A、任何數目的功函數調諧層94B及一填充材料94C，如第17C圖所例示。在填充凹陷部90之後，可執行諸如CMP的平坦化製程以去除閘極介電層92之過量部分及閘極電極94之材料之過量部分，此類過量部分位於第一ILD 88之頂表面之上。閘極電極94之材料及閘極介電層92之剩餘部分因此形成所得FinFET之替換閘極。閘極電極94及閘極介電層92可統稱為「閘極疊堆」，且閘極堆疊可具有介於約10nm與約20nm之間的閘極高度，且閘極電極94可具有介於約14.5nm與約17nm之間的閘極長度Lg。閘極及閘極堆疊可沿著鰭52之通道區58之側壁。
n型區50N及p型區50P中之閘極介電層92之形成可同時發生，使得各區中之閘極介電層92由相同的材料形成，且閘極電極94之形成可同時發生，使得各區中之閘極電極94由相同的材料形成。在一些實施例中，各區中之閘極介電層92可藉由不同的製程形成，使得閘極介電層92可以係不同的材料，且/或各區中之閘極電極94可藉由不同的製程來形成，使得閘極電極94可以係不同的材料。當使用不同的製程時，可使用各種遮蔽步驟來遮蔽及曝露適當的區。
在第18A圖及第18B圖中，在閘極疊堆(包含閘極介電層92及對應的閘極電極94)之上形成閘極遮罩96，且可在多層間隔物95之相對部分之間設置閘極遮罩。在一些實施例中，形成閘極遮罩96包含使閘極疊堆凹陷為使得在閘極疊堆正上方且在多層間隔物95之相對部分之間形成凹陷部。在凹陷部中填充包含介電材料(諸如氮化矽、氮氧化矽或類似者)之一或多個層的閘極遮罩96，之後進行平坦化製程以去除介電材料延伸至第一ILD 88之上的過量部分。
亦如第18A圖及第18B圖所例示，在第一ILD 88之上沉積第二ILD 108。在一些實施例中，第二ILD 108係藉由可流動CVD方法形成的可流動膜。在一些實施例中，第二ILD 108由介電材料(諸如PSG、BSG、BPSG、USG或類似者)形成，且可藉由任何合適的方法(諸如CVD及PECVD)來沉積。隨後形成之閘極觸點110(第19A圖及第19B圖)穿伸穿過第二ILD 108及閘極遮罩96以接觸所凹陷之閘極電極94之頂表面。
在第19A圖及第19B圖中，根據一些實施例，穿過第二ILD 108及第一ILD 88形成閘極觸點110及源極/汲極觸點112。穿過第一ILD 88及第二ILD 108形成用於源極/汲極觸點112之開口，且穿過第二ILD 108及閘極遮罩96形成用於閘極觸點110之開口。開口可使用可接受的光微影及蝕刻技術來形成。在開口中形成襯裡(未示出)(諸如擴散阻障層、黏附層或類似者)及導電材料。 襯裡可包含鈦、氮化鈦、鉭、氮化鉭或類似者。導電材料可以係銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似者。可執行平坦化製程(諸如CMP)以將過量材料自第二ILD 108之表面去除。剩餘襯裡及導電材料在開口中形成源極/汲極觸點112及閘極觸點110。可執行退火製程以在磊晶源極/汲極區82及磊晶源極/汲極區84與源極/汲極觸點112之間的界面處形成矽化物。源極/汲極觸點112物理及電耦合至磊晶源極/汲極區82及磊晶源極/汲極區84，且閘極觸點110物理及電耦合至閘極電極94。源極/汲極觸點112及閘極觸點110可在不同的製程中形成，或者可在相同的製程中形成。儘管示出為形成為相同的橫截面，但應瞭解，源極/汲極觸點112及閘極觸點110中之各者可形成為不同的橫截面，這可避免觸點短路。
藉由形成如本文所描述之多層間隔物95，可獲得效益。特定而言，藉由使用各層包括殼部分及體部分二者的多個層，可在不過度增加總介電常數的情況下提高抗蝕刻性。因此，將發生較少的損壞，且可提高裝置之綜合效能。
在一實施例中，一種半導體裝置包含：一第一間隔物層，該第一間隔物層包括設置在兩個外層之間的一內層，其中該內層及該些兩個外層各自包括一第一材料，其中該些兩個外層之一碳含量大於該內層之一碳含量，且該些兩個外層之一氧含量小於該內層之一氧含量；及一第二間隔物層，該第二間隔物層包括一第一層及一第二層，該第一 層係該第一材料且與該些兩個外層中之一者接觸。在一實施例中，該第一材料包括SiOCN。在一實施例中，該第二層包括氮化矽。在一實施例中，該第二間隔物層之該第一層之該碳含量小於約2%。在一實施例中，該些兩個外層中之一者具有介於約2.5g/cm3與約2.7g/cm3之間的一密度。在一實施例中，該內層具有介於約5%與約12%之間的一氮濃度。在一實施例中，該些兩個外層中之一者具有介於約25%與約45%之間的一氮濃度。
在另一個實施例中，一種半導體裝置包含：一第一密封件，該第一密封件與一閘極疊堆相鄰，該第一密封件包括：一第一材料之具有一第一組成物之一第一殼；及該第一材料之具有不同於該第一組成物的一第二組成物之一第一體材料；一第二密封件，該第二密封件與該第一密封件物理接觸，該第二密封件包括：該第一材料之具有一第三組成物之一第二殼；及該第一材料之具有不同於該第三組成物的一第四組成物之一第二體材料；及一接觸蝕刻停止層，該接觸蝕刻停止層與該第二密封件物理接觸，該接觸蝕刻停止層包括：該第一材料之具有一第五組成物之一第三體材料；及不同於該第一材料的一第二材料之一第三殼。在一實施例中，該第一材料包括氧氮化矽碳。在一實施例中，該第一組成物相比該第二組成物具有一更小的氧濃度。在一實施例中，該第一組成物相比該第二組成物具有一更大的氮濃度。在一實施例中，該第一組成物相比該第二組成物具有一更大的碳濃度。在一實施例中，該第二 材料包括氮化矽。在一實施例中，該第一組成物具有介於約5%與約20%之間的一碳濃度。
在又另一個實施例中，一種製造一半導體裝置之方法包括以下步驟：在一半導體鰭之上圖案化出一虛設閘極電極；使用一第一組曝露時間按順序將一第一組前驅物引入至該虛設閘極電極以形成一第一殼層；使用不同於該第一組曝露時間的一第二組曝露時間按順序將該第一組前驅物引入至該虛設閘極電極以形成一第一體介電材料；使用一第三組曝露時間按順序將該第一組前驅物引入至該虛設閘極電極以形成一第二體介電材料；使用不同於該第一組曝露時間的一第四組曝露時間按順序將該第一組前驅物引入至該虛設閘極電極以形成一第二殼層；使用一第五組曝露時間按順序將該第一組前驅物引入至該虛設閘極電極以形成一第三體介電材料；及在該使用該第五組曝露時間按順序將該第一組前驅物引入至該虛設閘極電極之後沉積一介電材料。在一實施例中，該第一殼層係氧氮化矽碳。在一實施例中，該介電材料係氮化矽。在一實施例中，該使用該第三組曝露時間按順序將該第一組前驅物引入至該虛設閘極電極發生在一輕摻雜源極/汲極區之一形成之後。在一實施例中，該使用該第三組曝露時間按順序將該第一組前驅物引入至該虛設閘極電極發生在一輕摻雜源極/汲極區之一形成之前。在一實施例中，該第一殼層相比該第一體介電材料具有更高的氮濃度。
前述內容概述若干實施例之特徵，使得熟習此項技 術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，他們可容易地將本揭露用作設計或修改用於實施相同目的及/或達成本文所介紹之實施例之優點的其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造不脫離本揭露之精神及範疇，且他們可在不脫離本揭露之精神及範疇的情況下在本文中作出各種改變、取代及變更。
50:基板
50N:n型區
50P:p型區
51:分隔器
52:鰭
58:通道區
59:第二半導體材料
73:第一密封件
75:第二密封件
81:第一外殼
82:磊晶源極/汲極區
83:第一體介電材料
84:磊晶源極/汲極區
85:第二體介電材料
87:第二外殼
88:第一層間介電質/第一ILD
91:第三體介電材料
92:閘極介電層
93:第三外殼
94:閘極電極
95:多層間隔物
96:閘極遮罩
97:接觸蝕刻停止層
108:第二ILD
110:閘極觸點
112:源極/汲極觸點

Claims (10)

  1. 一種半導體裝置，包括：一第一間隔物層，該第一間隔物層包括設置在兩個外層之間的一內層，其中該內層及該些兩個外層各自包括一第一材料，其中該些兩個外層之一碳含量大於該內層之一碳含量，且該些兩個外層之一氧含量小於該內層之一氧含量；及一第二間隔物層，該第二間隔物層包括一第一層及一第二層，該第一層係該第一材料且與該些兩個外層中之一者接觸，其中該第二間隔物層之該第一層之該碳含量小於約2%。
  2. 如請求項1所述之半導體裝置，其中該第二層包括氮化矽。
  3. 如請求項1所述之半導體裝置，其中該些兩個外層中之一者具有介於約2.5g/cm3與約2.7g/cm3之間的一密度。
  4. 如請求項1所述之半導體裝置，其中該內層具有介於約5%與約12%之間的一氮濃度。
  5. 如請求項1所述之半導體裝置，其中該些兩個外層中之一者具有介於約25%與約45%之間的一氮濃 度。
  6. 一種半導體裝置，包括：一第一密封件，該第一密封件與一閘極疊堆相鄰，該第一密封件包括：一第一材料之具有一第一組成物之一第一殼；及該第一材料之具有不同於該第一組成物的一第二組成物之一第一體材料；一第二密封件，該第二密封件與該第一密封件物理接觸，該第二密封件包括：該第一材料之具有一第三組成物之一第二殼；及該第一材料之具有不同於該第三組成物的一第四組成物之一第二體材料；及一接觸蝕刻停止層，該接觸蝕刻停止層與該第二密封件物理接觸，該接觸蝕刻停止層包括：該第一材料之具有一第五組成物之一第三體材料；及不同於該第一材料的一第二材料之一第三殼。
  7. 如請求項6所述之半導體裝置，其中該第一組成物具有介於約5%與約20%之間的一碳濃度。
  8. 一種製造一半導體裝置之方法，該方法包括以下步驟：在一半導體鰭之上圖案化出一虛設閘極電極； 使用一第一組曝露時間按順序將一第一組前驅物引入至該虛設閘極電極以形成一第一殼層；使用不同於該第一組曝露時間的一第二組曝露時間按順序將該第一組前驅物引入至該虛設閘極電極以形成一第一體介電材料；使用一第三組曝露時間按順序將該第一組前驅物引入至該虛設閘極電極以形成一第二體介電材料；使用不同於該第一組曝露時間的一第四組曝露時間按順序將該第一組前驅物引入至該虛設閘極電極以形成一第二殼層；使用一第五組曝露時間按順序將該第一組前驅物引入至該虛設閘極電極以形成一第三體介電材料；及在該使用該第五組曝露時間按順序將該第一組前驅物引入至該虛設閘極電極之後沉積一介電材料。
  9. 如請求項8所述之方法，其中該使用該第三組曝露時間按順序將該第一組前驅物引入至該虛設閘極電極發生在一輕摻雜源極/汲極區之一形成之後。
  10. 如請求項8所述之方法，其中該使用該第三組曝露時間按順序將該第一組前驅物引入至該虛設閘極電極發生在一輕摻雜源極/汲極區之一形成之前。
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