TWI843525B - 半導體裝置及其形成方法 - Google Patents
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Abstract
在一實施例中，一種方法包括：在一半導體基板上方形成一第一鰭狀物及一第二鰭狀物；在該第一鰭狀物與該第二鰭狀物之間形成一隔離區域，形成該隔離區域包含：沿著該第一鰭狀物、該第二鰭狀物及該半導體基板沉積一氧化物襯墊，該氧化物襯墊包含沿著該第一鰭狀物的一第一上方部分及一第一下方部分，該第一下方部分處於該第一上方部分與該半導體基板之間；薄化該氧化物襯墊；在該氧化物襯墊上方沉積一絕緣材料；及使該絕緣材料凹陷；及在該第一鰭狀物、該第二鰭狀物及該隔離區域上方形成一閘極結構。
Description
本揭露關於半導體裝置及其形成方法。
半導體裝置用於例如個人電腦、手機、數位相機及其他電子設備的多種電子應用中。半導體裝置通常藉由在半導體基板上方順序地沉積絕緣層或介電層、導電層及材料的半導體層及使用微影術對各種材料層進行圖案化以在該等材料層上形成電路組件及元件來製造。
半導體工業繼續藉由繼續縮減最小特徵尺寸來改良各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，此允許將更多組件整合至給定面積中。
根據本揭露的一些實施例，一種半導體裝置的形成方法包含：在一半導體基板上方形成一第一鰭狀物及一第二鰭狀物；在該第一鰭狀物與該第二鰭狀物之間形成一隔離區域，形成該隔離區域包含以下步驟：沿著該第一鰭狀物、該第二鰭狀物及該半導體基板沉積一氧化物襯墊，該氧化物襯墊包含沿著該第一鰭狀物的一第一上方部分及一
第一下方部分，該第一下方部分處於該第一上方部分與該半導體基板之間；薄化該氧化物襯墊；在該氧化物襯墊上方沉積一絕緣材料；及使該絕緣材料凹陷；及在該第一鰭狀物、該第二鰭狀物及該隔離區域上方形成一閘極結構。
根據本揭露的一些實施例，一種半導體裝置的形成方法包含：在一基板上方形成一第一半導體鰭狀物；在該第一半導體鰭狀物上方沉積一氧化物層以形成包含該氧化物層的一第一部分及該第一半導體鰭狀物的一第一組合式鰭狀物，在一橫截面中，該第一組合式鰭狀物具有一上部區域及一中間區域，該上部區域在該第一組合式鰭狀物的頂部，該中間區域在該上部區域與該基板之間居中，該上部區域的一第一上部寬度大於該中間區域的一第一中間寬度；對該氧化物層執行一電漿製程，其中在執行該電漿製程之後：該上部區域的一第二上部寬度小於該第一上部寬度；且該中間區域的一第二中間寬度小於該第一中間寬度；在該第一組合式鰭狀物上方沉積一絕緣材料；及使該絕緣材料及該氧化物層凹陷至低於該第一半導體鰭狀物的一頂表面。
根據本揭露的一些實施例，一種半導體裝置包含：一第一鰭狀物及一第二鰭狀物，在一基板上方；一隔離區域，在該基板上方且在該第一鰭狀物與該第二鰭狀物之間，該隔離區域包含：一氧化物襯墊，自該第一鰭狀物的一第一上部區域至該第二鰭狀物的一第二上部區域連續地延伸，該氧化物襯墊具有鄰近於該第一上部區域的一第一厚度、
鄰近於該第二上部區域的一第二厚度及鄰近於該基板的一第三厚度，該第三厚度小於該第一厚度；及一絕緣材料，在該氧化物襯墊的一U形內；一閘極介電質，自該第一上部區域至該第二上部區域連續地延伸；及一閘極電極，在該閘極介電質上方且在該第一上部區域與該第二上部區域之間。
50:基板
50N:n型區域
50P:p型區域
51:分隔器
52:鰭狀物
53:遮罩
54:絕緣材料
56:隔離區域/STI區域
58:通道區域
60:虛設介電層
62:虛設閘極層
64:遮罩層
72:虛設閘極
74:遮罩
80:閘極密封間隔物
82:源極/汲極區域
86:閘極間隔物
87:接觸蝕刻終止層(CESL)
88:第一層間介電質(ILD)
89:區域
90:凹部
92:閘極介電層
94:閘極電極
94A:襯墊層
94B:功函數調諧層
94C:填充材料
96:閘極遮罩
106:閘極電極
108:第二層間介電質(ILD)
110:閘極觸點
112:源極/汲極觸點
130:凹部
132:氧化物襯墊
141:前驅物
142:前驅物
143:環境材料
144:電漿產生器
A-A:參考橫截面
B-B:參考橫截面
C-C:參考橫截面
D1:橫向距離
D2:橫向距離
D3:橫向距離
D4:橫向距離
D5:橫向距離
D6:橫向距離
D7:橫向距離
T1:厚度
T2:厚度
T3:厚度
T4:厚度
T5:厚度
T6:厚度
T7:厚度
T8:厚度
T9:厚度
W1:寬度
W2:寬度
W3:寬度
W4:寬度
W5:寬度
W6:寬度
本揭示內容的態樣將在結合附圖閱讀時自以下詳細描述最佳地瞭解。請注意，根據產業中的標準方法，各種特徵未按比例繪製。實際上，為了論述清楚起見，各種特徵的尺寸可任意地增大或減小。
第1圖根據一些實施例在三維視圖中圖示FinFET的實例。
第2圖、第3A圖、第3B圖、第4A圖、第4C圖、第5A圖、第5C圖、第6圖、第7圖、第8A圖、第8B圖、第9圖、第10A圖、第10B圖、第11A圖、第11B圖、第12A圖、第12B圖、第12C圖、第12D圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第16C圖、第17A圖、第17B圖、第18A圖及第18B圖為根據一些實施例的製造FinFET中的中間階段的橫截面圖。
第4B圖及第5B圖為根據一些實施例的製造FinFET中的中間製程的圖。
以下揭示內容提供用於實現本揭露的不同特徵的許多不同實施例或實例。組件及配置的特定實例將在下文描述以簡化本揭示內容。當然，這些僅為實例且不欲為限制性的。舉例而言，在隨後的描述中的第一特徵形成於第二特徵上方或上可包括第一特徵及第二特徵係直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間，使得第一特徵及第二特徵不可直接接觸的實施例。另外，本揭示內容可在各種實例中重複參考數字及/或字母。此重複係出於簡單及清楚的目的且本身並不規定所論述的各種實施例及/或組態之間的關係。
此外，為了方便用於描述如諸圖中圖示的一個元件或特徵與另一元件或特徵的關係的描述，在本文中可使用空間相關術語，例如「在......下面」、「在......下」、「下部」、「在......之上」、「上部」及類似術語。空間相關術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。設備可另外定向(旋轉90度或處於其他定向)，且本文中所使用的空間相關描述符可類似地加以相應解釋。
本文中描述的實施例提供包括鰭式場效電晶體(fin field effect transistor，FinFET)的半導體裝置的形成。特別地，在相鄰的半導體鰭狀物之間形成隔離區域，使得無空隙地沉積絕緣填充材料的沉積。舉例而言，可在半導體鰭狀物上方且在處於半導體鰭狀物之間的凹部
內形成氧化物襯墊。處於半導體鰭狀物的上部區域的氧化物襯墊的部分可突出至凹部中，此可阻礙後續材料沉積至凹部中。可執行沉積後處理以薄化且重塑氧化物襯墊至可沉積隨後形成的絕緣填充材料以填充凹部的剩餘部分而具有較少空隙或無空隙的足夠程度。實施例導致半導體裝置以較高良率及較高效率製造，由此降低製造成本。然而，所描述的實施例意欲為說明性的而不欲為限制性的，此係因為本文中提出的想法可應用於廣泛多種實施例中。舉例而言，本文中描述的方法可應用於在凹部中沉積其他預層(例如，襯墊)及間隙填充材料，該等凹部在半導體裝置的製造中一直具有高縱橫比。
第1圖根據一些實施例在三維視圖中圖示FinFET的實例。FinFET包含在基板50(例如，半導體基板)上的鰭狀物52(例如，半導體鰭狀物)。隔離區域56安置在基板50中，且鰭狀物52在相鄰的隔離區域56以上且自相鄰的隔離區域56突起。隔離區域56可包括複數個介電層，例如氧化物襯墊132、絕緣材料54及一或多個其他層(未明確圖示)。儘管隔離區域56被描述/圖示為與基板50分開，但如本文所用，術語「基板」可用於意指僅半導體基板或不包括隔離區域的半導體基板。另外，儘管鰭狀物52如基板50一樣圖示為單一的連續材料，但鰭狀物52及/或基板50可包含單一的材料或複數種材料。在此情況下，鰭狀物52係指在相鄰的隔離區域56之間延伸的部分。
閘極介電層92沿著鰭狀物52的側壁且在鰭狀物52的頂表面上方，且閘極電極94在閘極介電層92上方。源極/汲極區域82安置在相對於閘極介電層92及閘極電極94的鰭狀物52的對側中。源極/汲極區域82可視上下文而個別地或共同地意指源極或汲極。第1圖進一步圖示在稍後圖中使用的參考橫截面。橫截面A-A沿著閘極電極94的縱向軸線且在例如垂直於FinFET的源極/汲極區域82之間的電流方向的方向上。橫截面B-B垂直於橫截面A-A且沿著鰭狀物52的縱向軸線且在例如FinFET的源極/汲極區域82之間的電流方向的方向上。橫截面C-C平行於橫截面A-A且延伸穿過FinFET的源極/汲極區域。為清楚起見，後續圖參考這些參考橫截面。
本文中論述的一些實施例係在使用後閘極(gate-last)製程形成的FinFET的上下文中論述。在其他實施例中，可使用先閘極(gate-first)製程。而且，一些實施例考慮平面裝置中所用的態樣，該等平面裝置例如平面FET、奈米結構(例如，奈米片、奈米線、閘極全環或類似結構)場效電晶體(nanostructure field effect transistor，NSFET)或類似物。
第2圖至第18B圖根據一些實施例包括製造FinFET中的中間製程的橫截面圖。第2圖、第3A圖、第3B圖、第4A圖、第4C圖、第5A圖、第5C圖、第6圖、第7圖、第8A圖、第9圖圖示第1圖中所示的FinFET的參考橫截面A-A，多個鰭狀物/FinFET除外。
第10A圖、第8B圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖及第18A圖係沿著第1圖中所示的參考橫截面A-A圖示，且第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第15B圖、第16B圖、第16C圖、第17B圖及第18B圖係沿著第1圖中所示的類似橫截面B-B圖示，多個鰭狀物/FinFET除外。第12C圖及第12D圖係沿著第1圖中所示的參考橫截面C-C圖示，多個鰭狀物/FinFET除外。
在第2圖中，提供基板50。基板50可為半導體基板，例如體半導體、絕緣體上半導體基板(semiconductor-on-insulator，SOI)或類似者，該基板可為經摻雜(例如，具有p型或n型摻雜劑)或未摻雜的。基板50可為晶圓，例如矽晶圓。通常，SOI基板為形成於絕緣體層上的一層半導體材料。絕緣體層可為例如埋入式氧化物(buried oxide，BOX)層、氧化矽層或類似層。絕緣體層設置在通常為矽或玻璃基板的基板上。亦可使用其他基板，例如多層或梯度基板。在一些實施例中，基板50的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，例如矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷砷化鎵銦；或其組合。
基板50具有n型區域50N及p型區域50P。n型區域50N可用於形成n型裝置，例如NMOS電晶體，
例如，n型FinFET。p型區域50P可用於形成p型裝置，例如PMOS電晶體，例如，p型FinFET。n型區域50N可與p型區域50P實體地分開(如分隔器51所圖示)，且任何數目個裝置特徵(例如，其他主動裝置、摻雜區域、隔離結構等)可安置在n型區域50N與p型區域50P之間。
在第3A圖至第3B圖中，鰭狀物52在基板50中形成。鰭狀物52為半導體條狀物。在一些實施例中，鰭狀物52可藉由在基板50中蝕刻溝槽而在基板50中形成。蝕刻可為任何可接受的蝕刻製程，例如反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似者或其組合。蝕刻可為各向異性的。
鰭狀物可藉由任何合適的方法來圖案化。舉例而言，鰭狀物52可使用包括雙重圖案化製程或多次圖案化製程的一或多個光微影製程來圖案化。通常，雙重圖案化製程或多次圖案化製程組合光微影製程及自對準製程，從而允許創造具有例如小於使用單一的直接光微影製程另外可獲得的間距的間距的圖案。舉例而言，在一個實施例中，犧牲層形成於基板上方且使用光微影製程來圖案化。遮罩53(例如，間隔物)係使用自對準製程沿著圖案化的犧牲層形成。然後將犧牲層移除，且剩餘的遮罩53可接著用於對鰭狀物進行圖案化。在一些實施例中，遮罩53(或其他層)可保留在鰭狀物52上。在形成後，相鄰鰭狀物52可由凹部130彼此分開。
參考第3B圖，圖示一對相鄰的鰭狀物52(例如，
來自n型區域50N或p型區域50P)的放大視圖。鰭狀物52的上部區域可具有寬度W1(例如，平行於基板50的主表面量測的直徑)且彼此分開橫向距離D1(例如，最短橫向距離)。另外，鰭狀物52的中間區域可具有寬度W2(例如，直徑)且彼此分開橫向距離D2。在一些實施例中，寬度W2中的每一者可等於或小於寬度W1。另外，橫向距離D2可等於或大於橫向距離D1。
在第4A圖至第4C圖中，氧化物襯墊132形成於在基板50上方且沿著鰭狀物52的凹部130中。氧化物襯墊132亦可在遮罩53上方且在遮罩53周圍形成。根據一些實施例，氧化物襯墊132可為氧化矽、氧氮化矽或類似物，且可藉由例如原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(chemical vapor deposition，CVD)、其組合、類似方法或合適的製程保形地沉積。
參考第4B圖，在一些實施例中，氧化物襯墊132可藉由ALD形成且利用第一前驅物141、第二前驅物142、環境材料143及電漿產生器144。第一、二前驅物141、142及環境材料143中的每一者可儲存在可為供應容器的氣體或液體供應器(例如氣體或液體儲存槽)中，該儲存槽在反應室本地或可遠離反應室定位。在一些實施例(未明確說明)中，供應容器(或遠端儲存器)可藉由供應線路連接至流量控制器，且流量控制器可藉由歧管連接至反應室。
舉例而言，第一前驅物141可為氧前驅物且可為
氧氣(O2)、二氧化碳(CO2)、其組合或類似物，第二前驅物142可為矽前驅物且可為具有或不具各種附接基團(例如SiH4、SAM24、其組合或類似物)的矽烷。另外，環境材料143可為氬氣、氦氣、其他惰性氣體、其組合或類似物。在一些實施例中，環境材料143(例如，氬氣)及氧前驅物142(例如，O2)可貫穿ALD製程流動至反應室(未明確圖示)中。ALD製程的每一循環可包括在矽沉積與氧沉積之間交替的子循環。舉例而言，第一子循環可包括使矽前驅物(例如，SAM24)流至反應室中持續一段時間以將含矽分子沉積至結構上(例如，藉由化學鍵附接)，且每一ALD循環的第二子循環可包括暫時打開電漿產生器144以將氧或含氧分子沉積至結構上(例如，藉由化學鍵附接至沉積的矽)。
在一些實施例中，氧前驅物142的流動速率可為恆定的，且環境材料143的流動速率亦可為恆定的。另外，可貫穿ALD循環調整那些流動速率中的一個或兩者以在反應室內維持各種材料的恆定或受控的總壓力(例如在2托至6托的範圍內)或期望的分壓力。另外，電漿產生器144可用小於或等於400瓦特(Watt，W)的射頻(radio frequency，RF)功率(例如在165W至600W的範圍)打開。用於形成氧化物襯墊132的ALD製程可在範圍在75℃至390℃的溫度下執行。然而，可利用任何合適的製程條件。可執行期望數目個循環以形成平均厚度在15Å至30Å的範圍內(例如20Å)的氧化物襯墊132。
參考第4C圖，圖示出成對的相鄰鰭狀物52(參見第3B圖)的放大視圖。在一些實施例中，氧化物襯墊132的厚度可例如由於在鰭狀物52及基板50的輪廓上方的沉積而在結構中變化。如所圖示，沿著鰭狀物52的上部區域的氧化物襯墊132可具有厚度T1，該厚度T1可大於沿著鰭狀物52的中間區域的氧化物襯墊132的厚度T2。另外，厚度T1亦可大於沿著鰭狀物52的下部區域的氧化物襯墊132的厚度T3及/或大於沿著基板50的氧化物襯墊132的厚度T4。此外，厚度T3、T4(例如，分別沿著鰭狀物52的下部區域及基板50)中的每一者可大於厚度T2(例如，沿著鰭狀物52的中間區域)。舉例而言，厚度T1、T4中的每一者可等於或大於上文論述的氧化物襯墊132的平均厚度(例如，20Å)，且厚度T2、T3中的每一者可等於氧化物襯墊132的平均厚度。
如所圖示，在一些實施例中，在形成氧化物襯墊132後，相鄰鰭狀物52可由凹部130保持彼此分開。另外，組合式鰭狀物可被稱為包括鰭狀物52的組合，該組合包括氧化物襯墊132的鄰近相應部分。組合式鰭狀物的上部區域的寬度W3係計算為寬度W1加上兩倍的厚度T1，且組合式鰭狀物的中間區域的寬度W4係計算為寬度W2加上兩倍的厚度T2。此外，相鄰的組合式鰭狀物的上部區域可彼此分開橫向距離D3，且相鄰的組合式鰭狀物的中間區域可分開橫向距離D4。由於以下原因中的任一個或兩者，寬度W3可大於寬度W4：(A)氧化物襯墊132的厚度T1
可大於氧化物襯墊的厚度T2，及/或(B)鰭狀物52的上部區域的寬度W1可大於鰭狀物52的中間區域的寬度W2。因此，組合式鰭狀物的中間區域之間的橫向距離D4可大於組合式鰭狀物的上部區域之間的橫向距離D3以將凹部130的剩餘部分塑形成凹陷或淚滴形狀。舉例而言，橫向距離D3可小於2nm，例如小於2nm，或在1nm至3nm的範圍內。
此外，鰭狀物52的形狀及氧化物襯墊132的變化厚度可導致氧化物襯墊132突出至凹部130中。舉例而言，沿著鰭狀物52的上部區域的氧化物襯墊132的上方部分與低於該上方部分的氧化物襯墊132的其他部分(例如沿著鰭狀物52的中間區域的氧化物襯墊132的中間部分)相比可突出。在一些實施例中，氧化物襯墊132的上方部分可沿著鰭狀物52的上部25nm(例如，鰭狀物52的上部15%至20%及遮罩53，若存在)延伸，且氧化物襯墊132的中間部分可沿著自鰭狀物52的頂部起60nm至80nm處的鰭狀物52的中間區域(例如，自鰭狀物52的頂部起40%至55%及遮罩53，若存在)。在一些實施例中，氧化物襯墊132的上方部分可突出在4Å至6Å的範圍內的距離，例如5Å。
在第5A圖至第5C圖中，根據一些實施例，對氧化物襯墊132執行沉積後處理。沉積後處理可為形成氧化物襯墊132的ALD製程的繼續，例如在沉積氧化物襯墊132後在反應腔室內執行的ALD後子循環。在一些實施
例中，沉積後處理使用沉積前驅物中的某些前驅物(例如，氧前驅物142及/或環境材料143)的電漿蝕刻氧化物襯墊132(例如，非等向性蝕刻)。另外，沉積後處理可重塑及/或薄化氧化物襯墊132的某些部分以便改良後續層的一或多次沉積。舉例而言，氧化物襯墊132的上方部分可被蝕刻比氧化物襯墊132的其他部分多的量以便加寬凹部130的口部。此外，沉積後處理藉由移除雜質(例如，氮及/或碳)及密化氧化物襯墊132來改良結構的穩固性及對鰭狀物52的保護。在一些實施例中，處於相鄰的組合式鰭狀物(例如，鰭狀物52及氧化物襯墊132的部分)之間的凹部130的口部可藉由主要薄化沿著鰭狀物52的側壁(例如沿著鰭狀物52的上部區域)的氧化物襯墊132(例如，在遮罩53處或接近遮罩53)而加寬。視情況，在沉積後處理的末尾可對氧化物襯墊132執行退火製程。在沉積後處理後，氧化物襯墊132可具有在18Å至20Å的範圍內的平均厚度。
參考第5B圖，氧化物襯墊132的沉積後處理可藉由維持進入反應室中的氧前驅物142(例如，O2)及環境材料143(例如，氬氣)的流動速率及打開電漿產生器144來執行。在一些實施例中，氧前驅物142及環境材料143的流動速率中的每一者可保持不變或增大至相應的沉積流動速率的150%至200%，例如增大至相應的沉積流動速率的200%。舉例而言，如所圖示，氧前驅物142的處理流動速率可增大至其沉積流動速率的200%，且環境
材料143的處理流動速率可保持與其沉積流動速率相同。另外，電漿產生器144可用在165W至600W的範圍內的RF功率(例如400W或更大)打開。在一些實施例中，處理RF功率可大於或等於沉積RF功率的11倍，例如為沉積RF功率的25倍。此外，沉積後處理可在例如範圍在2托至6托內的恆定或受控的總壓力下及在範圍在75℃至390℃內的溫度下執行。
參考第5C圖，圖示出成對的相鄰鰭狀物52(參見第3B圖及第4C圖)的放大視圖。如上文所論述，沉積後處理可以較快速率蝕刻氧化物襯墊132的上方部分(例如，沿著鰭狀物52的上部區域)及氧化物襯墊132的沿著基板50的部分，而可以較慢速率蝕刻沿著鰭狀物52的中間區域及下部區域的氧化物襯墊132的中間部分及下方部分。因此，沉積後處理藉由改變不同位置處的量(例如，由於氧化物襯墊132係沿著鰭狀物52及基板50的輪廓沉積)而使氧化物襯墊132的厚度減小。
舉例而言，在執行沉積後處理之後，氧化物襯墊132的上方部分可具有厚度T5，厚度T5可大於氧化物襯墊132的中間部分的厚度T6。另外，厚度T5亦可大於沿著鰭狀物52的下部區域的氧化物襯墊132的下方部分的厚度T7且大於沿著基板50的氧化物襯墊132的厚度T8。此外，厚度T6、T7(例如，分別沿著鰭狀物52的中間區域及下部區域)中的每一者可大於厚度T8(例如，沿著基板50)。因此，在沉積後處理之後，相鄰的組合式鰭狀物(例
如，鰭狀物52及氧化物襯墊132)的上部區域可彼此分開橫向距離D5(例如，大於沉積處理之前的橫向距離D3)，橫向距離D5在1nm至3nm的範圍內，例如大於2nm。
另外，在沉積後處理之後，組合式鰭狀物(例如，鰭狀物52及氧化物襯墊132的部分)具有上部區域中的寬度W5及中間區域中的寬度W6。上部區域的寬度W5係計算為鰭狀物52的上部區域的寬度W1加上兩倍的厚度T5，且中間區域的寬度W6係計算為鰭狀物52的中間區域的寬度W2加上兩倍的厚度T6。此外，相鄰的組合式鰭狀物的上部區域可彼此分開橫向距離D5，且相鄰的組合式鰭狀物的中間區域可分開橫向距離D6。寬度W5可與寬度W6相同，或大於寬度W6，儘管在程度上小於寬度W3大於寬度W4(例如，在沉積後處理之前)。因此，組合式鰭狀物的中間區域之間的橫向距離D6可等於或大於組合式鰭狀物的上部區域之間的橫向距離D5。舉例而言，橫向距離D5可大於2nm，例如大於或等於2nm，或在1nm至3nm的範圍內。相鄰的組合式鰭狀物的中間區域彼此分開橫向距離D6，該橫向距離D6可大於橫向距離D4(例如，在沉積後處理之前)另外，橫向距離D6可等於或大於橫向距離D5。此外，上部區域之間的橫向距離D3至D5的增加可大於中間區域之間的橫向距離D4至D6的增加。
此外，沉積後處理導致氧化物襯墊132的上方部分的突出與氧化物襯墊132的其他部分(例如，在上方部分以下，例如中間部分)相比減小。舉例而言，氧化物襯墊
132的上方部分可經蝕刻，使得厚度T5在厚度T1的80%至90%的範圍內(例如，在沉積後處理之前)，使得厚度T6在厚度T2的90%至100%的範圍，使得厚度T7在厚度T3的85%至95%的範圍內，且使得厚度T8在厚度T4的60%至80%的範圍內。另外，與氧化物襯墊132的中間部分相比的氧化物襯墊132的上方部分的突出可減小至在0.8Å至2.3Å的範圍內的距離，例如減小至在執行沉積後處理之前的突出的15%至45%。
在第6圖中，絕緣材料54在基板50上方且在相鄰鰭狀物52之間形成。絕緣材料54可為例如氧化矽的氧化物、氮化物、類似物或其組合，且可藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDP-CVD)、可流動化學氣相沉積(flowable CVD，FCVD)(例如，遠端電漿系統中的基於CVD的材料沉積及用以使材料轉化為例如氧化物的另一種材料的後固化)、類似方法或其組合形成。可使用由任何可接受製程形成的其他絕緣材料。在所說明的實施例中，絕緣材料54為藉由FCVD製程形成的氧化矽。退火製程可在絕緣材料形成後立即執行。在一實施例中，絕緣材料54形成，使得過量的絕緣材料54覆蓋鰭狀物52。儘管絕緣材料54圖示為單一層，但一些實施例可利用多個層。舉例而言，在一些實施例中，初始襯墊(未示出)可首先沿著氧化物襯墊132的表面形成。此後，例如上文論述的那些材料的填充材料可在初始襯墊上方形成以形成絕緣材料
54。
在第7圖中，將移除製程應用於絕緣材料54以移除鰭狀物52上方的過量絕緣材料54。在一些實施例中，可利用平坦化製程，例如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、其組合或類似者。平坦化製程使鰭狀物52暴露，使得鰭狀物52的頂表面與絕緣材料54在平坦化製程完成之後齊平。在遮罩53保留在鰭狀物52上的實施例中，平坦化製程可使遮罩53暴露(如所示)或移除遮罩，使得遮罩53或鰭狀物52各自的頂表面與絕緣材料54在平坦化製程完成之後齊平。
在第8A圖及第8B圖中，絕緣材料54及氧化物襯墊132凹陷以形成淺溝槽隔離(Shallow Trench Isolation，STI)區域56(例如，隔離區域)。絕緣材料54及氧化物襯墊132凹陷，使得在n型區域50N中及在p型區域50P中的鰭狀物52的上方部分在相鄰的STI區域56之間突起。此外，STI區域56的頂表面可具有如圖示的平面、凸面、凹面(例如碟形)或其組合。STI區域56的頂表面可藉由適當蝕刻而形成為平、凸及/或凹的。可使用可接受的蝕刻製程使STI區域56凹陷，例如對絕緣材料54及氧化物襯墊132的材料具選擇性(例如，相比遮罩53及/或鰭狀物52的材料以更快速率蝕刻絕緣材料54的材料)的蝕刻製程。舉例而言，可使用氧化物移除，其使用例如稀釋的氫氯(dilute hydrofluoric，dHF)酸。在一些實施例中，使用各向異性乾式蝕刻製程使絕緣材料54及
氧化物襯墊132凹陷，其中遮罩53(若存在)保護鰭狀物52不被蝕刻。遮罩53可藉由蝕刻製程移除或隨後藉由合適的製程移除。
參考第8B圖，圖示出成對的相鄰鰭狀物52(參見第3B圖、第4C圖及第5C圖)的放大視圖。在一些實施例中，在使絕緣材料54及氧化物襯墊132凹陷之後，鰭狀物52的上方部分的一部分可保持由氧化物襯墊132的上方部分的一部分覆蓋。因此，氧化物襯墊132的剩餘上方部分可具有小於厚度T5且大於氧化物襯墊132的中間部分的厚度T6的厚度T9。
關於第2圖至第6圖描述的製程僅為鰭狀物52可如何形成的一個實例。在一些實施例中，鰭狀物可藉由磊晶生長製程形成。舉例而言，介電層可在基板50的頂表面上方形成，且溝槽可貫穿介電層蝕刻以暴露下伏的基板50。均質磊晶結構可在溝槽中以磊晶方式生長，且介電層可凹陷，使得均質磊晶結構突出於介電層以形成鰭狀物。另外，在一些實施例中，異質磊晶結構可用於鰭狀物52。舉例而言，第5A圖中的鰭狀物52可為凹陷的，且不同於鰭狀物52的材料可在凹陷鰭狀物52上方以磊晶方式生長。在此類實施例中，鰭狀物52包含凹陷材料以及沉積在凹陷材料上方的磊晶生長的材料。在更另外的實施例中，介電層可在基板50的頂表面上方形成，且溝槽可貫穿介電層蝕刻。異質磊晶結構可接著使用不同於基板50的材料在溝槽中以磊晶方式生長，且介電層可凹陷，使得異質磊晶結構突
出於介電層以形成鰭狀物52。在均質磊晶結構或異質磊晶結構以磊晶方式生長的一些實施例中，磊晶生長的材料可在生長期間原位摻雜，此可消除先前及後續的佈植，儘管原位摻雜及佈植摻雜可一起使用。
更另外地，以磊晶方式生長不同於p型區域50P(例如，PMOS區域)中的材料的n型區域50N(例如，NMOS區域)中的材料可為有利的。在各種實施例中，鰭狀物52的上方部分可由矽鍺(SixGe1-x，其中x可在0至1的範圍內)、碳化矽、純鍺或實質上純的鍺、III-V族化合物半導體、II-VI族化合物半導體或類似物形成。舉例而言，用於形成III-V族化合物半導體的可用材料包括但不限於砷化銦、砷化鋁、砷化物鎵、磷化銦、氮化鎵、砷化銦鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化銦、磷化鎵以及類似物。
此外，在第8A圖及第8B圖中，恰當的井(未示出)可在鰭狀物52及/或基板50中形成。在一些實施例中，P井可在n型區域50N中形成，且N井可在p型區域50P中形成。在一些實施例中，P井及N井在n型區域50N及p型區域50P兩者中形成。
在具有不同的井類型的實施例中，針對n型區域50N及p型區域50P的不同佈植步驟可使用光阻劑及/或其他遮罩(未示出)來達成。舉例而言，光阻劑可在n型區域50N中的鰭狀物52及STI區域56上方形成。光阻劑經圖案化以暴露襯底50的p型區域50P。光阻劑可藉由
使用旋塗技術形成且可使用可接受的光微影技術。一旦光阻劑經圖案化，即在p型區域50P中執行n型雜質佈植，且光阻劑可充當遮罩以實質上防止n型雜質被佈植至n型區域50N中。n型雜質可為在區域中佈植至等於或小於1018cm-3(例如在約1016cm-3與約1018cm-3之間)的濃度的磷、砷、銻或類似物。在佈植之後，例如藉由可接受的灰化製程將光阻劑移除。
在p型區域50P的佈植之後，在p型區域50P中的鰭狀物52及STI區域56上方形成光阻劑。光阻劑經圖案化以暴露襯底50的n型區域50N。光阻劑可藉由使用旋塗技術形成且可使用可接受的光微影技術來圖案化。一旦光阻劑經圖案化，即在n型區域50N中執行n型雜質佈植，且光阻劑可充當遮罩以實質上防止p型雜質被佈植至p型區域50P中。p型雜質可為在區域中佈植至等於或小於1018cm-3(例如在約1016cm-3與約1018cm-3之間)的濃度的硼、氟化硼、銦或類似物。在佈植之後，可例如藉由可接受的灰化製程將光阻劑移除。
在n型區域50N及p型區域50P的佈植之後，可執行退火以修復佈植損傷且活化所佈植的p型雜質及/或n型雜質。在一些實施例中，磊晶鰭狀物的生長材料可在生長期間原位摻雜，此可消除佈植，儘管原位摻雜及佈植摻雜可一起使用。
在第9圖中，虛設介電層60(例如，虛設閘極介電層)在鰭狀物52上形成。虛設介電層60可為例如氧化
矽、氮化矽、其組合或類似物，且可根據可接受技術來沉積或熱生長。虛設閘極層62在虛設介電層60上方形成，且遮罩層64在虛設閘極層62上方形成。虛設閘極層62可在虛設介電層60上方沉積且接著例如藉由CMP來平坦化。遮罩層64可在虛設閘極層62上方沉積。虛設閘極層62可為導電材料或非導電材料且可選自包括非晶矽、多晶矽(聚矽)、多晶矽鍺(聚SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬的群組。虛設閘極層62可藉由物理氣相沉積(physical vapor deposition，PVD)、CVD、濺射沉積或用於沉積所選材料的其他技術來沉積。虛設閘極層62可由對於例如STI區域56及/或虛設介電層60的隔離區域的蝕刻具有高蝕刻選擇性的其他材料製成。遮罩層64可包括一層或多層的例如氮化矽、氧氮化矽或類似物。在此實例中，單個虛設閘極層62及單個遮罩層64跨n型區域50N及p型區域50P形成。請注意，僅出於說明目的，虛設介電層60展示為僅覆蓋鰭狀物52。在一些實施例中，可沉積虛設介電層60，使得虛設介電層60覆蓋STI區域56(例如，絕緣材料54及氧化物襯墊132)，從而在STI區域上方延伸且處於虛設閘極層62與STI區域56之間。
第10A圖至第18B圖圖示製造實施例裝置時的各種額外步驟。第10A圖至第18B圖圖示n型區域50N及p型區域50P中的任一者中的特徵。舉例而言，第10A圖至第18B圖所示的結構可適用於n型區域50N及p型區
域50P兩者。用伴隨每一圖的文字來描述n型區域50N及p型區域50P的結構上的差異(若存在)。
在第10A圖及第10B圖中，可使用可接受的光微影術及蝕刻技術來圖案化遮罩層64(參見第9圖)以形成遮罩74。接著可將遮罩74的圖案轉印至虛設閘極層62。在一些實施例(未說明)中，亦可藉由可接受的蝕刻技術將遮罩74的圖案轉印至虛設介電層60以形成虛設閘極72。虛設閘極72覆蓋鰭狀物52的各個通道區域58。遮罩74的圖案可用於將虛設閘極72中的每一者與鄰近的虛設閘極實體上分開。虛設閘極72亦可具有實質上垂直於各個磊晶鰭狀物52的縱向方向的縱向方向。
此外，在第10A圖及第10B圖中，可在虛設閘極72、遮罩74及/或鰭狀物52的暴露表面上形成閘極密封間隔物80。跟隨有非等向性蝕刻的熱氧化或沉積可形成閘極密封間隔物80。閘極密封間隔物80可由氧化矽、氮化矽、氧氮化矽或類似物製成。
在閘極密封間隔物80形成之後，可執行針對輕摻雜源極/汲極(lightly doped source/drain，LDD)區域的佈植(未明確圖示)。在類似於第8A圖中在上文論述的佈植的具有不同裝置類型的實施例中，可在n型區域50N上方形成例如光阻劑的遮罩，同時暴露p型區域50P，且可將恰當類型(例如，p型)雜質佈植至p型區域50P中的暴露鰭狀物52中。接著可移除遮罩。隨後，可在p型區域50P上方形成例如光阻劑的遮罩，同時暴露n型區域
50N，且可將恰當類型雜質(例如，n型)佈植至n型區域50N中的暴露鰭狀物52中。接著可移除遮罩。n型雜質可為先前論述的n型雜質中的任一者，且p型雜質可為先前論述的p型雜質中的任一者。輕摻雜源極/汲極區域可具有約1015cm-3至約1019cm-3的雜質濃度。退火可用於以修復佈植損傷且活化所佈植的雜質。
在第11A圖及第11B圖中，沿著虛設閘極72及遮罩74的側壁在閘極密封間隔物80上形成閘極間隔物86。可藉由保形地形成一絕緣材料且隨後各向異性地蝕刻該絕緣材料來形成閘極間隔物86。閘極間隔物86的絕緣材料可為氧化矽、氮化矽、氧氮化矽、碳氮化矽、其組合或類似物。
請注意，以上揭示內容通常描述形成間隔物及LDD區域的製程。可使用其他製程及順序。舉例而言，可使用更少或額外的間隔物，且可利用步驟的不同順序(例如，在形成閘極間隔物86之前不可以蝕刻閘極密封間隔物80)，從而產生「L形」閘極密封間隔物，可形成且移除間隔物，及/或類似步驟。此外，可使用不同的結構及步驟來形成n型裝置及p型裝置。舉例而言，可在形成閘極密封間隔物80之前形成n型區域的LDD區域，而可在形成閘極密封間隔物80之後形成p型區域的LDD區域。
在第12A圖及第12B圖中，在鰭狀物52中形成磊晶源極/汲極區域82。在鰭狀物52中形成磊晶源極/汲極區域82，使得每一虛設閘極72安置在磊晶源極/汲極區
域82的各個相鄰對之間。在一些實施例中，磊晶源極/汲極區域82可延伸至鰭狀物52中，且亦可穿透通過鰭狀物52。在一些實施例中，閘極間隔物86用於將磊晶源極/汲極區域82與虛設閘極72分開恰當的橫向距離，使得磊晶源極/汲極區域82不因為所得FinFET的後續形成的閘極而短路。磊晶源極/汲極區域82的材料可經選擇以在各自的通道區域58中施加應力，由此改良效能。
可藉由遮蔽p型區域50P且蝕刻n型區域50N中的鰭狀物52的源極/汲極區域以在鰭狀物52中形成凹部來形成n型區域50N中的磊晶源極/汲極區域82。接著，在凹部中磊晶生長n型區域50N中的磊晶源極/汲極區域82。磊晶源極/汲極區域82可包括例如適合n型FinFET的任何可接受的材料。舉例而言，若鰭狀物52為矽，則n型區域50N中的磊晶源極/汲極區域82可包括在通道區域58中施加拉伸應變的材料，例如矽、碳化矽、磷摻雜的碳化矽、磷化矽或類似物。n型區域50N中的磊晶源極/汲極區域82可具有自鰭狀物52的各個表面升高的表面且可具有小刻面。
可藉由遮蔽n型區域50N且蝕刻p型區域50P中的鰭狀物52的源極/汲極區域以在鰭狀物52中形成凹部來形成p型區域50P中的磊晶源極/汲極區域82。接著，在凹部中磊晶生長p型區域50P中的磊晶源極/汲極區域82。磊晶源極/汲極區域82可包括例如適合p型FinFET的任何可接受的材料。舉例而言，若鰭狀物52為矽，則p
型區域50P中的磊晶源極/汲極區域82可包含在通道區域58中施加壓縮應變的材料，例如矽鍺、硼摻雜的矽鍺、鍺、鍺錫或類似物。p型區域50P中的磊晶源極/汲極區域82可具有自鰭狀物52的各個表面升高的表面且可具有小刻面。
可用摻雜劑佈植磊晶源極/汲極區域82及/或鰭狀物52以形成源極/汲極區域，類似於先前論述的用於形成輕摻雜源極/汲極區域的製程，接著退火。源極/汲極區域可具有在約1019cm-3與約1021cm-3之間的雜質濃度。源極/汲極區域的n型雜質及/或p型雜質可為先前論述的雜質中的任一者。在一些實施例中，磊晶源極/汲極區域82可在生長期間經原位摻雜。
由於用於在n型區域50N及p型區域50P中形成磊晶源極/汲極區域82的磊晶製程，磊晶源極/汲極區域的上部表面具有向外橫向擴展超出鰭狀物52的側壁的小刻面。在一些實施例中，此等小刻面導致同一個FinFET的鄰近源極/汲極區域82融合，如第12C圖所示。在其他實施例中，鄰近源極/汲極區域82在磊晶製程完成之後保持分開，如第12D圖所示。在第12C圖及第12D圖所示的實施例中，形成覆蓋在STI區域56之上延伸的鰭狀物52的側壁的一部分的閘極間隔物86，由此阻斷磊晶生長。在一些其他實施例中，可調整用於形成閘極間隔物86的間隔物蝕刻以移除間隔物材料以允許磊晶生長的區域延伸至STI區域56的表面。
在第13A圖及第13B圖中，在第12A圖及第12B圖所示的結構上方第一層間介電質(interlayer dielectric，ILD)88。第一ILD 88可由一介電材料形成，且可藉由例如CVD、電漿增強CVD(plasma-enhanced CVD，PECVD)或FCVD的任何合適方法來沉積。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、硼摻雜磷矽酸鹽玻璃(boron-doped phospho-silicate glass，BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass，USG)或類似物。可使用由任何可接受製程形成的其他絕緣材料。在一些實施例中，在第一ILD 88與磊晶源極/汲極區域82、遮罩74及閘極間隔物86之間安置接觸蝕刻終止層(contact etch stop layer，CESL)87。CESL 87可包含蝕刻速度低於上覆的第一ILD 88的材料的介電材料，例如氮化矽、氧化矽、氧氮化矽或類似物。
在第14A圖及第14B圖中，可執行例如CMP的平坦化製程以使第一ILD 88的頂表面與虛設閘極72的頂表面或遮罩74齊平。平坦化製程亦可移除虛設閘極72上的遮罩74，及沿著遮罩74的側壁的閘極密封間隔物80及閘極間隔物86的部分。在平坦化製程之後，虛設閘極72的頂表面、閘極密封間隔物80、閘極間隔物86以及第一ILD 88齊平。相應地，虛設閘極72的頂表面經由第一ILD 88暴露。在一些實施例中，遮罩74可保留，在
此情況下，平坦化製程使第一ILD 88的頂表面與遮罩74的頂表面的頂表面齊平。
在第15A圖及第15B圖中，在蝕刻步驟中移除虛設閘極72及遮罩74(若存在)，使得形成凹部90。亦可移除凹部90中的虛設介電層60的部分。在一些實施例中，僅移除虛設閘極72，且虛設介電層60保留且藉由凹部90暴露。在一些實施例中，虛設介電層60係自晶粒的第一區域(例如，核心邏輯區域)中的凹部90移除且保留在晶粒的第二區域(例如，輸入/輸出區域)中的凹部90中。在一些實施例中，藉由各向異性乾式蝕刻製程來移除虛設閘極72。舉例而言，蝕刻製程可包括使用反應氣體的乾式蝕刻製程，反應氣體選擇性地蝕刻虛設閘極72而很少蝕刻或不蝕刻第一ILD 88或閘極間隔物86。每一凹部90暴露及/或上覆於各個鰭狀物52的通道區域58。每一通道區域58安置在磊晶源極/汲極區域82的相鄰對之間。在移除期間，當蝕刻虛設閘極72時，虛設介電層60可用作蝕刻終止層。在移除虛設閘極72之後，接著可視情況移除虛設介電層60。
在第16A圖及第16B圖中，形成閘極介電層92及閘極電極94以作為替換閘極。第16C圖圖示第16B圖的區域89的詳細視圖。閘極介電層92，沉積在凹部90中的一或多個層，例如在鰭狀物52的頂表面及側壁上及在閘極密封間隔物80/閘極間隔物86的側壁上。亦可在第一ILD 88的頂表面上形成閘極介電層92。在一些實施例中，
閘極介電層92包含一或多個介電層，例如一層或多層的氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽或類似物。舉例而言，在一些實施例中，閘極介電層92包括藉由熱或化學氧化形成的氧化矽的界面層及上覆的高k介電材料，例如金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的矽酸鹽。閘極介電層92可包括k值大於約7.0的介電層。閘極介電層92的形成方法可包括分子束沉積(Molecular-Beam Deposition，MBD)、ALD、PECVD及類似方法。在虛設介電層60的部分保留在凹部90中的實施例中，閘極介電層92包括虛設介電層60的材料(例如，SiO2)。
閘極電極94分別沉積在閘極介電層92上方，且填充凹部90的剩餘部分。閘極電極94可包括含金屬的材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合或其多層。舉例而言，儘管在第16B圖中圖示單層的閘極電極94，但閘極電極94可包含任何數目個襯墊層94A、任何數目個功函數調諧層(work function tuning layer)94B及填充材料94C，如第16C圖所示。在填充凹部90之後，可執行例如CMP的平坦化製程以移除閘極介電層92及閘極電極94的材料多餘部分，該等多餘部分在第一ILD 88的頂表面上方。閘極電極94及閘極介電層92的材料的剩餘部分因此形成所得FinFET的替換閘極。閘極電極94及閘極介電層92可共同被稱為「閘極堆疊」。閘極及閘極堆疊可沿著鰭狀物52的通道區域
58的側壁延伸。
n型區域50N及p型區域50P中的閘極介電層92的形成可同時發生，使得每一區域中的閘極介電層92由相同材料形成，且閘極電極94的形成可同時發生，使得每一區域中的閘極電極94由相同材料形成。在一些實施例中，每一區域中的閘極介電層92可藉由不同製程形成，使得閘極介電層92可為不同材料，及/或每一區域中的閘極電極94可藉由不同製程形成，使得閘極電極94可為不同材料。各種遮蔽步驟可用於在使用不同製程時遮蔽且暴露恰當區域。
在第17A圖及第17B圖中，在閘極堆疊(包括閘極介電層92及對應的閘極電極94)上方形成閘極遮罩96，且該閘極遮罩可安置在閘極間隔物86的相對部分之間。在一些實施例中，形成閘極遮罩96包括使閘極堆疊凹陷，使得凹部直接在閘極堆疊上方且在閘極間隔物86的相對部分之間形成。在凹部中填充包含一層或多層介電材料(例如氮化矽、氧氮化矽或類似物)的閘極遮罩96，繼而進行平坦化製程以移除在第一ILD 88上方延伸的介電材料的多餘部分。閘極遮罩96係可選的且在一些實施例中可省略。在此等實施例中，閘極堆疊可保持與第一ILD 88的頂表面齊平。
如第17A圖及第17B圖亦圖示，在第一ILD 88上方沉積第二ILD 108。在一些實施例中，第二ILD 108為藉由可流動CVD方法形成的可流動膜。在一些實施例中，
第二ILD 108由例如PSG、BSG、BPSG、USG或類似物的介電材料形成，且可藉由例如CVD及PECVD的任何合適方法來沉積。隨後形成的閘極觸點110(第18A圖及第18B圖)穿過第二ILD 108及閘極遮罩96(若存在)以接觸凹陷的閘極電極94的頂表面。
在第18A圖及第18B圖中，根據一些實施例，穿過第二ILD 108及第一ILD 88形成閘極觸點110及源極/汲極觸點112。用於源極/汲極觸點112的開口穿過第一ILD 88及第二ILD 108形成，且用於閘極觸點110的開口穿過第二ILD 108及閘極遮罩96(若存在)形成。該等開口可使用可接受的光微影術及蝕刻技術來形成。在該等開口中形成例如擴散阻障層、黏合層或類似物的襯墊(未示出)及導電材料。襯墊可包括鈦、氮化鈦、鉭、氮化鉭或類似物。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似物。可執行例如CMP的平坦化製程以自第二ILD 108的表面移除多餘材料。剩餘的襯墊及導電材料在該等開口中形成源極/汲極觸點112及閘極觸點110。可執行退火製程以在磊晶源極/汲極區域82與源極/汲極觸點112之間的界面處形成矽化物。源極/汲極觸點112實體上且電耦接至磊晶源極/汲極區域82，且閘極觸點110實體上且電耦接至閘極電極106。源極/汲極觸點112及閘極觸點110可在不同製程中形成，或可在同一個製程中形成。儘管展示為在相同橫截面中形成，但應瞭解，源極/汲極觸點112及閘極觸點110中的每一者可在不同橫截面
中形成，此可避免觸點的短路。
可達成多個優點。用於沉積及處理氧化物襯墊132的製程改良後續步驟(例如在相鄰鰭狀物52之間的凹部130中沉積絕緣材料54)的效率。特別地，在保形地沉積氧化物襯墊132之後，相鄰鰭狀物上的氧化物襯墊132的上方部分可足夠厚以部分地封閉凹部130的口部。藉由執行沉積後處理以蝕刻氧化物襯墊132的那些上方部分，凹部130的口部變寬以為沉積絕緣材料54以填充凹部130的剩餘部分提供更大空間。因此，絕緣材料54沒有空隙，且STI區域56以較高產率形成。實施例可提高製造半導體裝置的效率，降低成本，且改良半導體裝置的效能。
所揭示的FinFET實施例亦可應用於奈米結構裝置，例如奈米結構(例如，奈米片、奈米線、閘極全環或類似結構)場效電晶體(nanostructure field effect transistor，NSFET)。在NSFET實施例中，鰭狀物由藉由圖案化通道層及犧牲層的交替層的堆疊形成的奈米結構取代。虛設閘極堆疊及源極/汲極區域係以與上述實施例類似的方式形成。在移除虛設閘極堆疊之後，可在通道區域中部分地或完全地移除犧牲層。替換閘極結構係以與上述實施例類似的方式形成，替換閘極結構可藉由移除犧牲層而部分地或完全地填充開口，且替換閘極結構可部分地或完全地包圍NSFET裝置的通道區域中的通道層。ILD及至替換閘極結構及源極/汲極區域的觸點可以與上述實施例類似的方式形成。奈米結構裝置可如美國專利第
9,647,071號中揭示地形成，該美國專利係以全文引用的方式併入本文中。
在一實施例中，一種方法包括：在一半導體基板上方形成一第一鰭狀物及一第二鰭狀物；在該第一鰭狀物與該第二鰭狀物之間形成一隔離區域，形成該隔離區域包含：沿著該第一鰭狀物、該第二鰭狀物及該半導體基板沉積一氧化物襯墊，該氧化物襯墊包含沿著該第一鰭狀物的一第一上方部分及一第一下方部分，該第一下方部分處於該第一上方部分與該半導體基板之間；薄化該氧化物襯墊；在該氧化物襯墊上方沉積一絕緣材料；及使該絕緣材料凹陷；及在該第一鰭狀物、該第二鰭狀物及該隔離區域上方形成一閘極結構。在另一實施例中，薄化該氧化物襯墊包含對該氧化物襯墊執行一沉積後電漿製程。在另一實施例中，該沉積後電漿製程包含一非等向性蝕刻。在另一實施例中，在薄化該氧化物襯墊之前，該氧化物襯墊的該第一上方部分突出於該氧化物襯墊的該第一下方部分一第一距離，其中在薄化該氧化物襯墊之後，該氧化物襯墊的該第一上方部分突出於該氧化物襯墊的該第一下方部分一第二距離，且其中該第一距離大於該第二距離。在另一實施例中，薄化該氧化物襯墊包含減薄該第一上方部分的量大於減薄該第一下方部分的量。在另一實施例中，該氧化物襯墊進一步包含沿著該第二鰭狀物的一第二上方部分及一第二下方部分，其中薄化該氧化物襯墊包含增大該氧化物襯墊的該第一上方部分與該第二上方部分之間的一第一橫向距離。
在另一實施例中，薄化該氧化物襯墊包含增大該氧化物襯墊的該第一下方部分與該第二下方部分之間的一第二橫向距離，且其中增大該第一橫向距離的量大於增大該第二橫向距離的量。
在一實施例中，一種方法包括：在一基板上方形成一第一半導體鰭狀物；在該第一半導體鰭狀物上方沉積一氧化物層以形成包含該氧化物層的一第一部分及該第一半導體鰭狀物的一第一組合式鰭狀物，在一橫截面中，該第一組合式鰭狀物具有一上部區域及一中間區域，該上部區域在該第一組合式鰭狀物的頂部，該中間區域在該上部區域與該基板之間居中，該上部區域的一第一上部寬度大於該中間區域的一第一中間寬度；對該氧化物層執行一電漿製程，其中在執行該電漿製程之後：該上部區域的一第二上部寬度小於該第一上部寬度；且該中間區域的一第二中間寬度小於該第一中間寬度；在該第一組合式鰭狀物上方沉積一絕緣材料；及使該絕緣材料及該氧化物層凹陷至低於該第一半導體鰭狀物的一頂表面。在另一實施例中，沉積該氧化物層包含一原子層沉積，其中該原子層沉積包含使一第一前驅物及一第二前驅物的一電漿流動。在另一實施例中，該第一前驅物為一矽前驅物，且其中該第二前驅物為一氧前驅物。在另一實施例中，該電漿製程包含使該第二前驅物的該電漿流動。在另一實施例中，該原子層沉積包含使一環境材料及該環境材料的一電漿流動，且其中該電漿製程包含使該環境材料的該電漿流動。在另一實施
例中，該原子層沉積包含設定至一第一功率的一電漿產生器，其中該電漿製程包含設定至一第二功率的該電漿產生器，且其中該第二功率大於該第一功率的十倍。在另一實施例中，該方法進一步包括：在該基板上方形成一第二半導體鰭狀物，一凹部處於該第一半導體鰭狀物與該第二半導體鰭狀物之間；及在該第二半導體鰭狀物上方沉積該氧化物層以形成包含該氧化物層的一第二部分及該第二半導體鰭狀物的一第二組合式鰭狀物，其中在執行該電漿製程之前，該第一組合式鰭狀物與該第二組合式鰭狀物分開一第一最短橫向距離，其中在執行該電漿製程之後，該第一組合式鰭狀物與該第二組合式鰭狀物彼此分開一第二最短橫向距離，且其中該第二最短橫向距離大於該第一最短橫向距離。在另一實施例中，執行該電漿製程使該氧化物層更緻密。
在一實施例中，一種半導體裝置包括：在一基板上方的一第一鰭狀物及一第二鰭狀物；在該基板上方且在該第一鰭狀物與該第二鰭狀物之間的一隔離區域，該隔離區域包含：自該第一鰭狀物的一第一上部區域至該第二鰭狀物的一第二上部區域連續地延伸的一氧化物襯墊，該氧化物襯墊具有鄰近於該第一上部區域的一第一厚度、鄰近於該第二上部區域的一第二厚度及鄰近於該基板的一第三厚度，該第三厚度小於該第一厚度；及在該氧化物襯墊的一U形內的一絕緣材料；自該第一上部區域至該第二上部區域連續地延伸的一閘極介電質；及在該閘極介電質上方且
在該第一上部區域與該第二上部區域之間的一閘極電極。在另一實施例中，該氧化物襯墊具有鄰近於該第一鰭狀物的一第一中間區域的一第四厚度，其中該第一厚度大於該第四厚度。在另一實施例中，該第二厚度大於該第三厚度。在另一實施例中，該閘極介電質與該氧化物襯墊及該絕緣材料實體接觸。在另一實施例中，該絕緣材料沒有空隙。
前述內容概述幾個實施例的特徵，使得熟習此項技術者可更好地理解本揭露的態樣。熟習此項技術者應瞭解，該些技術者可容易將本揭露用作為設計或修改用於實現與本文中介紹的實施例的相同目的及/或達成與本文中介紹的實施例的相同優點的其他製程及結構的基礎。熟習此項技術者亦應認識到，此等等效構造不背離本揭露的精神及範疇，且該些技術者可在不背離本揭露的精神及範疇的情況下作出本文中的各種改變、取代及改動。
58:通道區域
60:虛設介電層
80:閘極密封間隔物
86:閘極間隔物
89:區域
92:閘極介電層
94:閘極電極
94A:襯墊層
94B:功函數調諧層
94C:填充材料
Claims (10)
- 一種半導體裝置的形成方法，包含：在一半導體基板上方形成一第一鰭狀物及一第二鰭狀物；在該第一鰭狀物與該第二鰭狀物之間形成一隔離區域，形成該隔離區域包含以下步驟：沿著該第一鰭狀物、該第二鰭狀物及該半導體基板沉積一氧化物襯墊，該氧化物襯墊包含沿著該第一鰭狀物的一第一上方部分及一第一下方部分，該第一下方部分處於該第一上方部分與該半導體基板之間；對該氧化物襯墊執行一沉積後電漿製程以薄化該氧化物襯墊；在該氧化物襯墊上方沉積一絕緣材料；及使該絕緣材料凹陷；及在該第一鰭狀物、該第二鰭狀物及該隔離區域上方形成一閘極結構。
- 如請求項1所述之方法，還包含：對該氧化物襯墊執行一沉積後退火製程。
- 如請求項1所述之方法，其中該沉積後電漿製程包含一非等向性蝕刻。
- 如請求項1所述之方法，其中在薄化該氧化 物襯墊之前，該氧化物襯墊的該第一上方部分突出於該氧化物襯墊的該第一下方部分一第一距離，其中在薄化該氧化物襯墊之後，該氧化物襯墊的該第一上方部分突出於該氧化物襯墊的該第一下方部分一第二距離，且其中該第一距離大於該第二距離。
- 如請求項1所述之方法，其中薄化該氧化物襯墊的步驟包含以下步驟：減薄該第一上方部分的量大於減薄該第一下方部分的量。
- 如請求項1所述之方法，其中該氧化物襯墊進一步包含沿著該第二鰭狀物的一第二上方部分及一第二下方部分，其中薄化該氧化物襯墊的步驟包含以下步驟：增大該氧化物襯墊的該第一上方部分與該第二上方部分之間的一第一橫向距離。
- 如請求項6所述之方法，其中薄化該氧化物襯墊的步驟包含以下步驟：增大該氧化物襯墊的該第一下方部分與該第二下方部分之間的一第二橫向距離，且其中增大該第一橫向距離的量大於增大該第二橫向距離的量。
- 一種半導體裝置的形成方法，包含：在一基板上方形成一第一半導體鰭狀物；在該第一半導體鰭狀物上方沉積一氧化物層以形成包含 該氧化物層的一第一部分及該第一半導體鰭狀物的一第一組合式鰭狀物，在一橫截面中，該第一組合式鰭狀物具有一上部區域及一中間區域，該上部區域在該第一組合式鰭狀物的頂部，該中間區域在該上部區域與該基板之間居中，該上部區域的一第一上部寬度大於該中間區域的一第一中間寬度，其中該氧化物層包含沿著該第一半導體鰭狀物的一第一上方部分及一第一下方部分，該第一下方部分處於該第一上方部分與該基板之間；對該氧化物層執行一電漿製程以減薄該第一上方部分的量大於減薄該第一下方部分的量，其中在執行該電漿製程之後：該上部區域的一第二上部寬度小於該第一上部寬度；且該中間區域的一第二中間寬度小於該第一中間寬度；在該第一組合式鰭狀物上方沉積一絕緣材料；及使該絕緣材料及該氧化物層凹陷至低於該第一半導體鰭狀物的一頂表面。
- 如請求項8所述之方法，進一步包含以下步驟：形成一第二半導體鰭狀物在該基板上方，形成一凹部處於該第一半導體鰭狀物與該第二半導體鰭狀物之間；及沉積該氧化物層在該第二半導體鰭狀物上方以形成包含該氧化物層的一第二部分及該第二半導體鰭狀物的一第二 組合式鰭狀物，其中在執行該電漿製程之前，該第一組合式鰭狀物與該第二組合式鰭狀物分開一第一最短橫向距離，其中在執行該電漿製程之後，該第一組合式鰭狀物與該第二組合式鰭狀物彼此分開一第二最短橫向距離，且其中該第二最短橫向距離大於該第一最短橫向距離。
- 一種半導體裝置，包含：一第一鰭狀物及一第二鰭狀物，在一基板上方；一隔離區域，在該基板上方且在該第一鰭狀物與該第二鰭狀物之間，該隔離區域包含：一氧化物襯墊，自該第一鰭狀物的一第一上部區域至該第二鰭狀物的一第二上部區域連續地延伸，該氧化物襯墊具有鄰近於該第一上部區域的一第一厚度、鄰近於該第二上部區域的一第二厚度、鄰近於該基板的一第三厚度及鄰近於該第一鰭狀物的一第一中間區域的一第四厚度，該第三厚度小於該第一厚度，且該第四厚度大於該第三厚度；及一絕緣材料，在該氧化物襯墊的一U形內；一閘極介電質，自該第一上部區域至該第二上部區域連續地延伸；及一閘極電極，在該閘極介電質上方且在該第一上部區域與該第二上部區域之間。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US63/385,649 | 2022-12-01 | ||
| US18/152,557 | 2023-01-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI843525B true TWI843525B (zh) | 2024-05-21 |
| TW202425101A TW202425101A (zh) | 2024-06-16 |
Family
ID=
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW202243263A (zh) | 2021-04-16 | 2022-11-01 | 台灣積體電路製造股份有限公司 | 半導體裝置 |
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW202243263A (zh) | 2021-04-16 | 2022-11-01 | 台灣積體電路製造股份有限公司 | 半導體裝置 |
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