TW202207368A - 形成半導體裝置的方法 - Google Patents

形成半導體裝置的方法 Download PDF

Info

Publication number
TW202207368A
TW202207368A TW110126878A TW110126878A TW202207368A TW 202207368 A TW202207368 A TW 202207368A TW 110126878 A TW110126878 A TW 110126878A TW 110126878 A TW110126878 A TW 110126878A TW 202207368 A TW202207368 A TW 202207368A
Authority
TW
Taiwan
Prior art keywords
layer
semiconductor material
dielectric
spacer
spacer layer
Prior art date
Application number
TW110126878A
Other languages
English (en)
Other versions
TWI794900B (zh
Inventor
林文凱
張哲豪
盧永誠
志安 徐
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202207368A publication Critical patent/TW202207368A/zh
Application granted granted Critical
Publication of TWI794900B publication Critical patent/TWI794900B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H01L29/4991—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material comprising an air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

一種形成半導體裝置的方法，包括：在奈米結構上形成虛設閘極結構，其中奈米結構覆蓋在突出於基板之上的鰭片上，其中奈米結構包括第一半導體材料及第二半導體材料的交疊層；在虛設閘極結構的相對側上的奈米結構中形成開口，開口曝露第一半導體材料的端部及第二半導體材料的端部；凹陷第一半導體材料的曝露端部以形成第一側壁凹陷；以多層間隔膜填充第一側壁凹陷；移除多層間隔膜的至少一個子層以形成第二側壁凹陷；以及在移除至少一個子層之後，在開口中形成源極/汲極區，其中源極/汲極區密封第二側壁凹陷以形成密封氣隙。

Description

奈米片場效電晶體裝置及其形成方法
無
半導體裝置用於各種電子應用，如個人電腦、手機、數位相機及其他電子設備。半導體裝置通常是透過在半導體基板上依次沉積絕緣或介電層、導電層及半導體層材料，並使用光微影術圖案化各種材料層以在半導體基板上形成電路部件及元件而製造的。
半導體工業藉由不斷減小最小特徵尺寸，持續提高各種電子元件（例如，電晶體、二極體、電阻器、電容器等)的整合密度，允許更多元件被整合到給定的區域中。然而，隨著最小特徵尺寸的減小，出現了應該解決的額外問題。
無
以下揭示內容提供了用於實施本揭示實施例之不同特徵的許多不同實施例或實例。下文描述了元件及佈置的特定實例以簡化本揭示實施例。此等當然僅僅是實例，而並非意欲為限制性的。例如，在後續描述中在第二特徵上方或之上形成第一特徵可包括其中第一及第二特徵形成為直接接觸的實施例，並且亦可包括其中可在第一與第二特徵之間形成有額外特徵，以使得第一與第二特徵無法直接接觸的實施例。
此外，為便於描述，本案可用空間相對術語，如「在……下方」、「在……之下」、「下部」、「在……上方」、「上部」等來描述一元件或特徵與一或更多個其他元件或特徵的關係，如附圖中所示。空間相對術語意欲涵蓋除了附圖所繪示的定向之外，裝置在使用或操作中的不同定向。裝置可以其他方式定向（旋轉90度或在其他定向上），並且本文中所使用的空間相對描述詞同樣可相應被解釋。在本文的全文論述中，除非另有說明，否則不同圖式中相同或相似的元件符號指示使用相同或相似的材料透過相同或相似的製程形成的相同或相似的元件。
根據一些實施例，形成半導體裝置的方法包括：在奈米結構上形成虛設閘極結構，其中奈米結構覆蓋在於基板上方突出的鰭片上，其中奈米結構包括第一半導體材料及第二半導體材料的交疊層；在虛設閘極結構的相對側上的奈米結構中形成開口，此些開口曝露第一半導體材料的端部及第二半導體材料的端部；使第一半導體材料的曝露端部凹陷以形成第一側壁凹陷；用多層間隔膜填充第一側壁凹陷；移除多層間隔膜的至少一個子層以形成第二側壁凹陷；以及在移除至少一個子層之後在開口中形成源極/汲極區，其中源極/汲極區密封第二側壁凹陷以形成密封氣隙。密封的氣隙有助於降低所形成裝置的寄生電容。
第1圖示出了根據一些實施例的三維視圖中的奈米片場效電晶體(nanosheet field-effect transistor; NSFET)的實例。奈米片場效電晶體裝置包括在基板50上方突出的半導體鰭片90（亦稱為鰭片）。閘極電極122（例如，金屬閘極）設置在鰭片上，而源極/汲極區112形成在閘極電極122的相對側。複數個奈米片54形成在鰭片90上方及源極/汲極區112之間。隔離區96形成在鰭片90的相對側上。閘極介電層120形成在奈米片54周圍。閘極電極122在閘極介電層120之上及周圍。
第1圖進一步示出了在後續圖式中使用的參考橫截面。橫截面A-A沿閘極電極122的縱軸設置，並位於例如垂直於在奈米片場效電晶體裝置的源極/汲極區98之間的電流方向的方向上。橫截面B-B垂直於橫截面A-A，且沿鰭片的縱軸設置，並位於例如奈米片場效電晶體裝置的源極/汲極區112之間的電流方向上。為清晰起見，隨後的圖式是指這些參考橫截面。
第2圖、第3A圖、第3B圖、第4A圖、第4B圖、第5A圖、第5B圖、第6圖至第11圖、第12A圖、第12B圖及第13圖至第15圖是根據一實施例的奈米片場效電晶體(nanosheet field-effect transistor; NSFET)裝置100在不同製造階段的橫剖面圖。
在第2圖中，提供了基板50。基板50可為半導體基板，如塊體半導體、絕緣體上半導體(semiconductor-on-insulator; SOI)基板，此基板可經摻雜（例如，摻雜p型或n型摻雜劑）或未經摻雜。基板50可為晶圓，如矽晶圓。一般而言，絕緣體上半導體基板是形成在絕緣層上的半導體材料層。絕緣層可為例如埋置式氧化物(buried oxide; BOX)層、氧化矽層或其類似者。絕緣層設置在基板上，此基板一般為矽基板或玻璃基板。亦可使用其他基板，如多層或梯度基板。在一些實施例中，基板50的半導體材料可包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或鎵銦砷磷；或上述各者的組合。
在基板50上形成多層堆疊64。多層堆疊64包括第一半導體材料52與第二半導體材料54的交疊層。在第2圖中，由第一半導體材料52形成的層標記為52A、52B、52C及52D，由第二半導體材料54形成的層標記為54A、54B、54C及54D。由第2圖所示的第一及第二半導體材料52、54形成的層數僅僅是非限制性的實例。其他層數亦是可能的，並且完全意欲包括在本揭示實施例的範疇內。
在一些實施例中，第一半導體材料52是適用於形成通道區域的磊晶材料，例如p型場效電晶體，如矽鍺（Six Ge1-x ，其中x可在0至1的範圍內），第二半導體材料54是適用於形成通道區域的磊晶材料，例如n型場效電晶體，如矽。多層堆疊64（亦可稱為磊晶材料堆疊）將被圖案化，以在後續處理中形成奈米片場效電晶體通道區域。特定而言，多層堆疊64將被圖案化以形成水平奈米片，所得到的奈米片場效電晶體通道區域包括多個水平奈米片。
多層堆疊64可透過磊晶生長製程形成，磊晶生長製程可在生長腔室中進行。在一些實施例中，在磊晶生長製程中，生長腔室週期性地曝露於第一組前驅物以用於選擇性生長第一半導體材料52，隨後曝露於第二組前驅物以用於選擇性生長第二半導體材料54。第一組前驅物包括用於第一半導體材料的前驅物（例如，矽鍺），第二組前驅物包括用於第二半導體材料的前驅物（例如，矽）。在一些實施例中，第一組前驅物包括矽前驅物（例如，矽烷(silane)）及鍺前驅物（例如，鍺烷(germane)），而第二組前驅物包括矽前驅物，但省略了鍺前驅物。磊晶生長製程因此可包括連續地使矽前驅物流向生長腔室，隨後週期性地：(1)在生長第一半導體材料52時，使鍺前驅物流向生長腔室；以及(2)在生長第二半導體材料54時，禁止鍺前驅物流向生長腔室。可重複週期性曝露，直至形成目標數量的層為止。
第3A圖、第3B圖、第4A圖、第4B圖、第5A圖、第5B圖、第6圖至第11圖、第12A圖、第12B圖及第13、14圖是根據一實施例的在後續製造階段的奈米片場效電晶體裝置100的橫剖面圖。第3A圖、第4A圖、第5A圖、第6圖至第11圖、第12A圖及第13圖至第14圖是沿第1圖中截面B-B截取的橫剖面圖。第3B圖、第4B圖及第5B圖是沿第1圖中的截面A-A截取的橫剖面圖。第12B圖是第12A圖所示的奈米片場效電晶體設備100的一部分的放大視圖。儘管在圖式中示出了一鰭片及一閘極結構作為非限制性實例，但是應當理解，亦可形成其他數目的鰭片及其他數目的閘極結構。
在第3A圖及第3B圖中，鰭片結構91從基板50突出而形成。鰭片結構91包括半導體鰭片90及覆蓋半導體鰭片90的奈米結構92。奈米結構92及半導體鰭片90可透過分別在多層堆疊64及基板50中蝕刻溝槽來形成。
鰭片結構91可藉由任何合適的方法圖案化。例如，鰭片結構91可藉由使用包括雙重圖案化或多重圖案化製程在內的一或更多種光微影製程而圖案化。一般而言，雙重圖案化或多重圖案化製程結合光微影術及自對準製程，以使形成的圖案具有間距例如小於使用單一直接光微影製程可獲得的間距。例如，在一實施例中，犧牲層在基板上形成，並藉由使用光微影製程而圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。隨後移除犧牲層，而剩餘的間隔物可隨後用以圖案化例如鰭片結構91。
在一些實施例中，剩餘的間隔物用於圖案化遮罩94，隨後遮罩94用於圖案化鰭片結構91。遮罩94可為單層遮罩，或者可為多層遮罩，如包括第一遮罩層94A及第二遮罩層94B的多層遮罩。第一遮罩層94A及第二遮罩層94B可各自由介電材料形成，如氧化矽、氮化矽、上述各者的組合或其類似者，且此兩者可根據適用的技術沉積或熱生長。第一遮罩層94A及第二遮罩層94B為具有高蝕刻選擇性的不同材料。例如，第一遮罩層94A可為氧化矽，而第二遮罩層94B可為氮化矽。可透過使用任何可接受的蝕刻製程圖案化第一遮罩層94A及第二遮罩層94B來形成遮罩94。遮罩94隨後可用作蝕刻遮罩來蝕刻基板50及多層堆疊64。蝕刻可為任何可接受的蝕刻製程，如反應性離子蝕刻(reactive ion etch; RIE)、中性束蝕刻(neutral beam etch; NBE)等，或上述各者的組合。在一些實施例中，蝕刻是各向異性蝕刻製程。在蝕刻製程之後，圖案化的多層堆疊64形成奈米結構92，而圖案化的基板50形成半導體鰭片90，如第3A圖及第3B圖所示。因此，在所示實施例中，奈米結構92亦包括第一半導體材料52及第二半導體材料54的交疊層，且半導體鰭片90由與基板50相同的材料（例如，矽）形成。
接下來，在第4A圖及第4B圖中，淺溝槽隔離(Shallow Trench Isolation; STI)區96形成在基板50上及鰭片結構91的相對側上。作為形成淺溝槽隔離區96的實例，可在基板50上形成絕緣材料。絕緣材料可為氧化物，如氧化矽、氮化物、其類似者或其組合，且可透過高密度電漿化學氣相沉積(high density plasma chemical vapor deposition; HDP-CVD)、可流動化學氣相沉積(flowable CVD; FCVD)（例如，在遠端電漿系統中的基於化學氣相沉積的材料沉積及後固化，以使其轉化為另一種材料，諸如氧化物）、其相似者或其組合形成。可使用由任何可接受的製程形成的其他絕緣材料。在圖示的實施例中，絕緣材料是藉由可流動化學氣相沉積製程形成的氧化矽。在形成絕緣材料後，可執行退火製程。
在一實施例中，形成絕緣材料，使得過量的絕緣材料覆蓋鰭片結構91。在一些實施例中，首先沿著基板50及鰭片結構91的表面形成襯墊，並在襯墊上形成填充材料，如上文所論述的那些材料。在一些實施例中，襯墊被省略。
隨後，對絕緣材料施加移除製程以移除鰭片結構91上的過量絕緣材料。在一些實施例中，可利用諸如化學機械研磨(chemical mechanical polish; CMP)、回蝕製程、上述各者的組合或其類似者的平坦化製程。平坦化製程曝露奈米結構92，以使得在平坦化製程完成之後，奈米結構92的頂表面與絕緣材料平齊。接下來，絕緣材料凹陷以形成淺溝槽隔離區96。使絕緣材料凹陷，以使得奈米結構92從相鄰的淺溝槽隔離區96之間突出。半導體鰭片90的頂部亦可從相鄰的淺溝槽隔離區96之間突出。此外，淺溝槽隔離區96的頂表面可具有如圖所示的平坦表面、凸面、凹面（如碟狀凹陷）或上述各者的組合。藉由適合的蝕刻，淺溝槽隔離區96的頂表面可形成為平坦狀、凸狀及/或凹狀。可使用可接受的蝕刻製程使淺溝槽隔離區96凹陷，如對絕緣材料的材料具有選擇性的蝕刻製程（例如，以比蝕刻半導體鰭片90及奈米結構92的材料更快的速率蝕刻絕緣材料的材料）。例如，可使用以合適的蝕刻劑（如稀氫氟酸(dHF)）進行的化學氧化物去除。
仍參考第4A圖及第4B圖，在奈米結構92上及淺溝槽隔離區96上形成虛設介電層97。虛設介電層97可由例如氧化矽、氮化矽、上述各者的組合、或其類似者形成，且可根據可接受的技術沉積或熱生長。在一個實施例中，矽層共形地形成在奈米結構92上及淺溝槽隔離區96的上表面上，並執行熱氧化製程以將沉積的矽層轉換成氧化物層作為虛設介電層97。
接下來，在第5A圖及第5B圖中，在鰭片90及奈米結構92上形成虛設閘極102。為了形成虛設閘極102，可在虛設介電層97上形成虛設閘極層。虛設閘極層可沉積在虛設介電層97上，隨後如藉由化學機械研磨進行平坦化。虛設閘極層可由導電材料形成，且可選自包含非晶矽、多晶矽、多晶矽鍺或其類似者的群組。虛設閘極層可藉由物理氣相沉積(physical vapor deposition; PVD)、化學氣相沉積(chemical vapor deposition; CVD)、濺射沉積或其他本領域中已知或使用的技術形成。虛設閘極層可由對淺溝槽隔離區96具有高蝕刻選擇性的其他材料製成。
隨後在虛設閘極層上形成遮罩104。遮罩104可由氮化矽、氮氧化矽、上述各者的組合或其類似者形成，且可使用可接受的光微影及蝕刻技術來圖案化。在所示實施例中，遮罩104包括第一遮罩層104A（例如，氧化矽層）及第二遮罩層104B（例如，氮化矽層）。遮罩104的圖案隨後藉由可接受的蝕刻技術轉移到虛設閘極層，以形成虛設閘極102，且隨後藉由可接受的蝕刻技術轉移到虛設介電層，以形成虛設閘極介電質97。虛設閘極102覆蓋奈米結構92的相應通道區域。遮罩104的圖案可用於將虛設閘極102與相鄰的虛設閘極102實體分離。虛設閘極102亦可具有一長度方向，此方向大體上垂直於鰭90的縱向方向。在一些實施例中，虛設閘極102及虛設閘極介電質97統稱為虛設閘極結構。
接下來，透過在奈米結構92、淺溝槽隔離區96及虛設閘極102上共形沉積絕緣材料來形成閘極間隔層107。絕緣材料可為氮化矽、碳氮化矽、上述各者的組合或其類似者。在一些實施例中，閘極間隔層107包括多個子層。例如，第一子層108（有時稱為閘極密封間隔層）可透過熱氧化或沉積形成，而第二子層109（有時稱為主閘極間隔層）可共形地沉積在第一子層108上。第5B圖示出了第5A圖中的奈米片場效電晶體裝置100的橫剖面圖，但此圖是沿著第1圖中的截面A-A截取。
接下來，在第6圖中，透過各向異性蝕刻製程蝕刻閘極間隔層107以形成閘極間隔物107。各向異性蝕刻製程可移除閘極間隔層107的水平部分（例如，淺溝槽隔離區96及虛設閘極102上的部分），閘極間隔層107的剩餘垂直部分（例如，沿著虛設閘極102及虛設閘極介電質97的側壁）形成閘極間隔物107。
在形成閘極間隔物107之後，可執行輕摻雜源極/汲極(lightly doped source/drain; LDD)區（未示出）的佈植。合適的類型（例如，p型或n型）雜質可佈植入曝露的奈米結構92及/或半導體鰭片90。n型雜質可為任何合適的n型雜質，如磷、砷、銻或其類似者，而p型雜質可為任何合適的p型雜質，如硼、BF2 、銦或其類似者。輕摻雜源極/汲極區可具有一雜質濃度，此濃度可在約1015 cm-3 至約1016 cm-3 的範圍內。退火製程可用於活化佈植的雜質。
接下來，在第7圖中，開口110（亦可稱為凹陷）形成在奈米結構92中。開口110可延伸穿過奈米結構92並進入半導體鰭片90。開口110可透過任何可接受的蝕刻技術形成，例如使用虛設閘極102作為蝕刻遮罩。開口110曝露第一半導體材料52的端部及第二半導體材料54的端部。
接下來，在第8圖中，在形成開口110之後，執行選擇性蝕刻製程（例如，使用蝕刻化學品的濕式蝕刻製程）來凹陷由開口110曝露的第一半導體材料52的端部，而基本上不侵蝕第二半導體材料54。在選擇性蝕刻製程之後，凹陷52R1形成在第一半導體材料52中被移除的端部曾經的位置處。注意，由於凹陷52R1，第一半導體材料52的側壁從第二半導體材料54的側壁54S凹陷，因此，凹陷52R1亦可被稱為側壁凹陷52R1（或第一側壁凹陷52R1）。
接下來，在第9圖中，在開口110中形成多層間隔膜58，並填充側壁凹陷52R1。在第9圖的非限制性實例中，多層間隔膜58包括第一介電層55（亦稱為第一間隔層）及不同於第一介電層55的第二介電層57（亦稱為第二間隔層）。在所示實施例中，第一介電層55（例如，共形地）形成在開口110及側壁凹陷52R1中，且第二介電層57（例如，共形地）形成在第一介電層55上。值得注意的是，第二介電層57填充（例如，完全填充）側壁凹陷52R1。
在一些實施例中，第一介電層55是具有第一介電常數的第一介電材料，第二介電層57是具有第二介電常數的第二介電材料，第二介電常數小於第一介電材料。在示例性實施例中，第一介電常數在約5.0與約7.0之間，第二介電常數在約4.2與約5.7之間。在一些實施例中，第一介電層55中氧的原子百分比低於第二介電層57中氧的原子百分比。例如，第一介電層55中氧的原子百分比可小於約30原子百分比（原子%），而第二介電層57中氧的原子百分比可在約30原子%與約60原子%之間。第二介電層57中較低的介電常數及/或較高的氧原子百分比可對應於在隨後的選擇性蝕刻製程中比第一介電層55更高的蝕刻速率，以形成內部間隔物55（見第11圖），因此，可為隨後的選擇性蝕刻製程提供蝕刻選擇性。另外，或者可替換地，第一介電層55可由具有一密度的介電材料形成（例如，在約2.5g/cm3 與約2.9g/cm3 之間），此密度高於第二介電層57（例如，具有在約2.0g/cm3 與約2.4g/cm3 之間的密度），以使得第一介電層55在後續選擇性蝕刻製程中被蝕刻（例如，移除）的速率比第二介電層57慢。例如，第一介電層55可為富含碳（例如，具有介於約5%與約20%之間的碳原子百分比）的介電材料，及/或富含氮（例如，具有介於約25%與約45%之間的氮原子百分比）的介電材料。
第一介電層55可為，例如碳氮化矽 (SiCN)、氮化矽(SiN)、碳氮氧化矽(SiCON)，第二介電層57可為例如碳氮氧化矽(SiCON)、氮氧化矽(SiON)或碳氧化矽(SiCO)。在一些實施例中，第一介電層55及第二介電層57皆由SiCON形成，但第一介電層55及第二介電層57中的碳原子百分比（碳原子%）及/或氮原子百分比（氮原子%）不同，以在後續蝕刻製程中提供蝕刻選擇性。第一介電層55及第二介電層57可各自透過合適的形成方法形成，諸如原子層沉積。在一個示例性實施例中，使用高度共形的沉積製程來形成第一介電層55及第二介電層57，上述沉積製程諸如對於深寬比大於20的開口，沉積共形率大於或等於95%的熱原子層沉積。例如，共形沉積製程的溫度可在約500℃與約680℃之間。
第9圖示出了具有兩個介電層（例如，55及57）的多層間隔膜58作為非限制性實例。多層間隔膜58可具有多於兩個不同的介電層（例如，具有兩到四個不同的介電層），每個介電層由與第一介電層55或第二介電層57相同或相似的材料形成。在多層間隔膜58在開口110中具有連續形成的多於兩個不同介電層的一些實施例中，在開口110中較早形成的介電層可具有比隨後在開口110中形成的另一介電層更高的介電常數、更低的氧原子百分比及/或更高的密度。用於多層間隔膜58的材料的此種選擇可有利地在用於形成內部間隔物的後續選擇性蝕刻製程中提供蝕刻選擇性（參見第11圖中的55）。
接下來，在第10圖中，執行修整製程（亦稱為內部間隔物修整製程）以移除（例如，完全移除）設置在側壁凹陷52R1外部的多層間隔膜58的部分，如沿著開口110的側壁及底部的部分及沿著虛設閘極102的上表面的部分。在修整製程之後，保留側壁凹陷52R1內的多層間隔膜58的部分。
在一些實施例中，修整製程是合適的蝕刻製程，如乾式蝕刻製程或濕式蝕刻製程。在示例性實施例中，使用包括CHF3 及O2 的混合物、CF4 及O2 的混合物、NF3 、CH3 F及CHF3 的混合物或其類似者的氣源執行乾式蝕刻製程，以移除設置在側壁凹陷52R1外部的多層間隔膜58的部分。調諧乾式蝕刻製程的參數，如氣源中氣體間的混合比、壓力及/或氣體的流速，以調整乾式蝕刻製程的橫向蝕刻速率。在第10圖的實例中，在修整製程之後，第二介電層57的剩餘部分的側壁從第二半導體材料54的側壁54S凹陷，以形成凹陷57R。在其他實施例中，第二介電層57的剩餘部分的側壁與側壁54S齊平，或者朝向開口110延伸超過第二半導體材料54的側壁54S。這些及其他變化完全意欲包括在本揭示實施例的範疇內。
接下來，在第11圖中，執行蝕刻製程，其可為用於後續磊晶製程以形成源極/汲極區112的預清潔製程。在圖示的實施例中，蝕刻製程選擇性地移除第二介電層57的剩餘部分。在蝕刻製程之後，第一介電層55的剩餘部分（例如，第一側壁凹陷52R1內的部分）形成內部間隔物55。
在第11圖中，內部間隔物55沿著凹陷的第一半導體材料52的側壁延伸並與其接觸。內部間隔物55具有從第二半導體材料54的側壁54S凹陷的彎曲側壁，因此形成凹陷52R2（亦稱為側壁凹陷52R2或第二側壁凹陷52R2）。注意，在所示實施例中，第二側壁凹陷52R2大於凹陷57R（見第10圖），但小於第一側壁凹陷52R1（見第8圖）。在第11圖的實例中，第二介電層57透過蝕刻製程被完全移除。在其他實施例中，在蝕刻製程之後，第二介電層57的薄層（例如，厚度小於約1奈米）保留在內部間隔物55上。這些及其他變化完全意欲包括在本揭示實施例的範疇內。
在一些實施例中，用以移除第二介電層57的剩餘部分的蝕刻製程（例如，選擇性蝕刻製程）是使用包括三氟化氮(NF3 )、氨(NH3 )、氟化氫(HF)、上述各者的組合或其類似者的氣源執行的乾式蝕刻製程。氣源可進一步包括載氣，如惰性氣體。例如，可使用包含氟化氫及載氣（例如，N2 、Ar）的氣源執行蝕刻製程。氟化氫與載氣之間的混合比（例如，體積比）可為約1:100，且蝕刻製程可進行約60秒的持續時間。透過蝕刻製程可實現每分鐘15埃或更高的蝕刻速率及10埃或更高的蝕刻選擇性。換言之，在選擇性蝕刻製程期間，第二介電層57的蝕刻速率可比第一介電層55的蝕刻速率高10倍或更多。
接下來，在第12A圖中，源極/汲極區112形成在開口110中。如第12A圖所示，源極/汲極區112填充開口110，並密封第二側壁凹陷52R2以形成氣隙56。在一些實施例中，氣隙56是設置在源極/汲極區112與各個內部間隔物55之間的封閉空腔（或封閉空間）。在第12A圖的實例中，每個氣隙56垂直設置在第二半導體材料54的相鄰層之間，或者第二半導體材料54的層與鰭片90之間。
在一些實施例中，源極/汲極區112由磊晶材料形成，因此，亦可稱為磊晶源極/汲極區112。在一些實施例中，磊晶源極/汲極區112形成在開口110中，以在所形成的奈米片場效電晶體裝置的相應通道區中施加應力，從而提高效能。形成磊晶源極/汲極區112，使得虛設閘極102設置在成對的相鄰磊晶源極/汲極區112之間。在一些實施例中，閘極間隔物107用於將磊晶源極/汲極區112與虛設閘極102隔開適當的橫向距離，使得磊晶源極/汲極區112不會使所產生的奈米片場效電晶體裝置後續形成的閘極短路。
在一些實施例中，磊晶源極/汲極區112在開口110中磊晶生長。磊晶源極/汲極區112可包括任何可接受的材料，如適合於n型或p型裝置的材料。例如，當形成n型元件時，磊晶源極/汲極區112可包括在通道區中施加拉伸應變的材料，如矽、SiC、SiCP、SiP或其類似者。類似地，當形成p型裝置時，磊晶源極/汲極區112可包括在通道區中施加壓縮應變的材料，如SiGe、SiGeB、Ge、GeSn或其類似者。磊晶源極/汲極區112可具有從鰭片的相應表面凸起的表面，並且可具有刻面(facet)。
磊晶源極/汲極區112及/或鰭片可佈植摻雜劑以形成源極/汲極區，類似於上文論述的形成輕摻雜源極/汲極區的製程，隨後進行退火。源極/汲極區可具有一雜質濃度，此濃度可在約1019 cm-3 與約1021 cm-3 之間。源極/汲極區的n型及/或p型雜質可為上文論述的任何雜質。在一些實施例中，磊晶源極/汲極區112可在生長期間原位摻雜。
作為用於形成磊晶源極/汲極區112的磊晶製程的結果，磊晶源極/汲極區112的上表面具有橫向向外擴展超過鰭片90的側壁的刻面。在一些實施例中，在磊晶製程完成後，設置在相鄰鰭片90上的相鄰磊晶源極/汲極區112保持分隔。在其他實施例中，此些刻面導致設置在同一奈米片場效電晶體相鄰鰭片90上方的相鄰磊晶源極/汲極區112合併。
第12B圖示出了第12A圖中的區域60的放大視圖。如第12B圖所示，在氣隙56的上表面與下表面之間測得的氣隙56的高度L1可在約2奈米與約8奈米之間，並且在源極/汲極區112與橫向遠離源極/汲極區112的氣隙56的側壁之間測得的氣隙56的寬度W1可在約0.5奈米與約5.5奈米之間。此外，在內部間隔物55的上表面與下表面之間測得的內部間隔物55的高度L2可在約9奈米與約13奈米之間，且在源極/汲極區112與內部間隔物55的橫向遠離源極/汲極區112的側壁之間測得的內部間隔物55的寬度W2可在約3奈米與約6奈米之間。
第12A圖及第12B圖中的每個氣隙56及相應的內部間隔件55統稱為氣隙間隔件63。氣隙56與相應的氣隙間隔件63之間的體積比在約20%與約80%之間。由於空氣的介電常數約為1，小於通常用於形成內部間隔物的介電材料的介電常數，因此在氣隙間隔物63中具有氣隙56降低了氣隙間隔物63的整體（例如，平均）介電常數，此有利地降低了所形成的裝置的寄生電容。例如，與用相同尺寸但由單層SiCN（其具有約7.0的介電常數）形成的內部間隔物代替氣隙間隔物63的參考設計相比，實現了寄生電容的5%~10%的減小。在一些實施例中，氣隙間隔物63的整體（例如，平均）介電常數在約2.0與約4.5之間。
藉由用多層間隔膜58填充側壁凹陷52R1，本案揭示的實施例實現了介電常數及抗蝕刻性之間的平衡。為了理解當前揭示案的實施例的優點，考慮兩種參考設計，其中第一參考設計使用具有相對低介電常數的單層介電材料（例如，SiCON、SiON或SiO）填充側壁凹陷52R1，隨後蝕刻單層以形成內部間隔物，而第二參考設計使用具有相對高介電常數的單層介電材料（例如，SiCN或SiN），以填充側壁凹陷52R1，隨後蝕刻單層以形成內部間隔物。儘管第一參考設計可實現內部間隔物的較低介電常數，但是內部間隔物可能容易損壞，例如在蝕刻製程期間，由於具有低介電常數的介電材料的高蝕刻速率，因過蝕刻而損壞。第二參考設計可形成實體上堅固的（例如，緻密的）內部間隔物，但是可能受高介電常數影響。本案揭示的實施例透過使用多層間隔膜58，由於透過從側壁凹陷52R1移除第二介電層57而形成的氣隙56，使氣隙間隔物63獲得了降低的介電常數。同時，堅固（例如，更緻密）的內部間隔物由第一介電層55的介電材料形成。
接下來，在第13圖中，接觸蝕刻停止層(contact etch stop layer; CESL) 116（例如，共形地）形成在源極/汲極區112上及虛設閘極102上，隨後在接觸蝕刻停止層116上沉積第一層間介電質114。接觸蝕刻停止層116由具有不同於第一層間介電質114的蝕刻速率的材料形成，並且可使用電漿增強化學氣相沉積由氮化矽形成，儘管可使用其他介電材料，如氧化矽、氮氧化矽、上述各材料的組合或其類似者，及形成接觸蝕刻停止層116的替代技術，如低壓化學氣相沉積(low pressure CVD; LPCVD)、物理氣相沉積。
第一層間介電質114可由介電材料形成，並且可透過任何合適的方法沉積，如化學氣相沉積、電漿增強化學氣相沉積或可流動化學氣相沉積。第一層間介電質114的介電材料可包括氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜磷矽酸鹽玻璃(BPSG)、未摻雜矽酸鹽玻璃(USG) 或其類似者。可使用由任何可接受的製程形成的其他絕緣材料。
接下來，移除虛設閘極102。為了移除虛設閘極102，可執行平坦化製程，如化學機械研磨，以使第一層間介電質114及接觸蝕刻停止層116的頂表面與虛設閘極102及閘極間隔物107的頂表面齊平。平坦化製程亦可移除虛設閘極102上的遮罩104（見第5A圖）（若遮罩104沒有被各向異性蝕刻製程移除以形成閘極間隔物107），及沿著遮罩104的側壁的閘極間隔物107的部分。在平坦化製程之後，虛設閘極102、閘極間隔物107及第一層間介電質114的頂面是齊平的。因此，虛設閘極102的頂面曝露在第一層間介電質114的上表面。
在平坦化製程之後，在蝕刻步驟中移除虛設閘極102，使得在閘極間隔物107之間形成凹陷103（亦可稱為開口103）。在一些實施例中，虛設閘極102透過各向異性乾式蝕刻製程移除。例如，蝕刻製程可包括使用反應氣體的乾式蝕刻製程，此製程選擇性地蝕刻虛設閘極102，而不蝕刻第一層間介電質114或閘極間隔物107。凹陷103曝露出奈米片場效電晶體的通道區。通道區設置在成對的相鄰磊晶源極/汲極區112之間。在移除虛設閘極102期間，當蝕刻虛設閘極102時，虛設閘極介電質97可用作蝕刻停止層。隨後，在移除虛設閘極102之後，可移除虛設閘極介電質97。在移除虛設閘極102之後，設置在虛設閘極102下方的第一半導體材料52及第二半導體材料54被凹陷103曝露。
接下來，移除第一半導體材料52以釋放第二半導體材料54。在移除第一半導體材料52之後，第二半導體材料54形成水平延伸的複數個奈米片54（例如，平行於基板50的主要上表面）。奈米片54可統稱為所形成的奈米片場效電晶體裝置100的通道區或通道層。如第13圖所示，間隙53（例如，空白空間）透過移除第一半導體材料52而形成在奈米片54之間。在一些實施例中，奈米片54亦可被稱為奈米線，並且奈米片場效電晶體裝置100亦可被稱為環繞閘極(gate-all-around; GAA)裝置。
在一些實施例中，透過使用對第一半導體材料52具有選擇性（例如具有較高的蝕刻速率）的蝕刻劑進行選擇性蝕刻製程移除第一半導體材料52，而基本上不侵蝕第二半導體材料54。在一個實施例中，執行各向同性蝕刻製程以移除第一半導體材料52。各向同性蝕刻製程可使用蝕刻氣體及可選的載氣來執行。在一些實施例中，蝕刻氣體包括HF、F2及HF的混合物或其類似者，載氣可為惰性氣體，如Ar、He、N2、上述各者的組合。在一些實施例中，使用諸如溶解在去離子水中的臭氧(de-ionized water; DIO)的蝕刻劑來選擇性地移除第一半導體材料52。
接下來，在第14圖中，閘極介電層120（例如，共形地）形成在凹陷103及間隙53中。閘極介電層120環繞奈米片54，在內部間隔物55的側壁及閘極間隔物107的側壁上形成襯墊，並沿著鰭90的上表面及側壁延伸。根據一些實施例，閘極介電層120包括氧化矽、氮化矽或此兩者的多層。在一些實施例中，閘極介電層120包括高介電常數介電材料，並且在此些實施例中，閘極介電層120可具有大於約7.0的介電常數，可包括鉿、鋁、鋯、鑭、鎂、鋇、鈦或鉛的金屬氧化物或矽酸鹽，或者上述各者的組合。閘極介電層120的形成方法可包括分子束沉積(Molecular-Beam Deposition; MBD)、原子層沉積、電漿增強化學氣相沉積等。
接下來，閘極電極材料（例如，導電材料）形成在凹陷103及間隙53中，以形成閘極電極122。閘極電極122填充凹陷103及間隙53的剩餘部分。閘極電極122可由諸如銅、鋁、鎢等的含金屬材料、其組合或其多層製成，並且可透過例如電鍍、電化學鍍或其他合適的方法形成。在填充閘極電極122之後，可執行平坦化製程，如化學機械研磨，以移除閘極介電層120及閘極電極122的材料的多餘部分，此些多餘部分及材料在第一層間介電質114的頂表面上。閘極電極122的材料及閘極介電層120的剩餘部分因此形成所產生的奈米片場效電晶體裝置100的替換閘。閘極電極122及對應的閘極介電層120可統稱為閘堆疊123、替換閘極結構123或金屬閘極結構123。每個閘堆疊123在各自的奈米片54之上及周圍延伸。
儘管在第14圖的實例中閘極電極122被圖示為單層，但熟悉本領域技術的人員將容易理解，閘極電極122可具有多層結構，並且可包括複數個層，如阻障層、功函數層、種晶層及填充金屬。
例如，阻障層可共形地形成在閘極介電層120上。阻障層可包括導電材料，如氮化鈦，但亦可使用其他材料，如氮化鉭、鈦、鉭或其類似者。功函數層可形成在阻障層上。示例性的p型功函數材料（亦可稱作p型功函數金屬）包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2 、MoSi2 、TaSi2 、NiSi2 、WN、其他合適的p型功函數材料，或其組合。示例性的n型功函數金屬（亦可稱作n型功函數材料）包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的n型功函數材料，或其組合。功函數值與功函數層的材料組分相關聯，因此，選擇功函數層來調諧其功函數值，使得在要形成的裝置中實現目標臨限電壓VTH 。接下來，可在功函數層上形成種晶層。種晶層可由鎢、銅或銅合金形成，但亦可使用其他合適的材料。一旦種晶層已經形成，填充金屬可形成在種晶層上，填充開口103及間隙53。填充金屬可包括鎢，儘管亦可替換使用其他合適的材料，諸如鋁、銅、氮化鎢、釕、銀、金、銠、鉬、鎳、鈷、鎘、鋅、上述各材料的合金、上述各者的組合等。
仍然參看第14圖，在一些實施例中，奈米片場效電晶體裝置100的通道長度Lg在約14奈米與約17奈米之間。在一些實施例中，閘極間隔物107的厚度T1在約3.5奈米與約5奈米之間。介電常數（例如，在一些實施例中，閘極間隔物107的總介電常數）在約4.0與5.5之間。
如一般技術人員所容易理解，可執行額外的處理來完成奈米片場效電晶體裝置100的製造，因此此處不再重複細節。例如，第二層間介電質可沉積在第一層間介電質114上。此外，可形成延伸穿過第二層間介電質及/或第一層間介電質114的閘極觸點及源極/汲極觸點，以分別電耦合到閘極電極122及源極/汲極區112。
本揭示的實施例的變型是可能的，並且完全意欲包括在本揭示實施例的範疇內。例如，取決於所形成的裝置的類型（例如，n型或p型元件），可移除第二半導體材料54，並且可保留第一半導體材料52以形成奈米片以用作所形成的奈米片場效電晶體裝置的通道區。在保留第一半導體材料52以形成奈米片的實施例中，如一般技術人員所容易理解的，在移除第二半導體材料54之前，沿著第二半導體材料54的端部形成內部間隔物55。
實施例可實現多種優點。本揭示實施例的方法或結構透過在內部間隔物55與源極/汲極區112之間形成氣隙56來減小奈米片場效電晶體裝置的寄生電容。此外，內部間隔物55由實體堅固（例如，緻密）之材料形成，此材料抵抗蝕刻製程以形成內部間隔物55。因此，實現了介電常數與抗蝕刻性之間的良好平衡。
第15圖圖示根據一些實施例的製造半導體裝置的方法的流程圖。應當理解，第15圖所示的實施例方法僅為許多可能的實施例方法的實例。本領域一般技術人員將認識到諸多變化、更改及潤飾。例如，可增添、移除、替換、重新排列或重複如第15圖所示的各種步驟。
參考第15圖，在方塊1010處，在奈米結構上形成虛設閘極結構，其中奈米結構覆蓋在突出於基板上的鰭片上，其中奈米結構包括第一半導體材料及第二半導體材料的交疊層。在方塊1020處，在虛設閘極結構的相對側上的奈米結構中形成開口，開口曝露第一半導體材料的端部及第二半導體材料的端部。在方塊1030處，凹陷第一半導體材料的曝露端部以形成第一側壁凹陷。在方塊1040處，以多層間隔膜填充第一側壁凹陷。在方塊1050處，移除多層間隔膜的至少一個子層以形成第二側壁凹陷。在方塊1060處，在移除至少一個子層之後，於開口中形成源極/汲極區，其中源極/汲極區密封第二側壁凹陷以形成密封氣隙。
在一實施例中，形成半導體裝置的方法包括：在奈米結構上形成虛設閘極結構，其中奈米結構覆蓋在突出於基板之上的鰭片上，其中奈米結構包括第一半導體材料及第二半導體材料的交疊層；在虛設閘極結構的相對側上的奈米結構中形成開口，開口曝露第一半導體材料的端部及第二半導體材料的端部；凹陷第一半導體材料的曝露端部以形成第一側壁凹陷；以多層間隔膜填充第一側壁凹陷；移除多層間隔膜的至少一個子層以形成第二側壁凹陷；以及在移除至少一個子層之後於開口中形成源極/汲極區，其中源極/汲極區密封第二側壁凹陷以形成密封氣隙。在一實施例中，多層間隔膜包括第一介電層及第二介電層，其中第二介電層及第一介電層包括不同的介電材料，其中填充第一側壁凹陷包括：在開口中及第一側壁凹陷中共形地形成第一介電層；以及在第一介電層上的開口中形成第二介電層以填充第一側壁凹陷。在一實施例中，第一介電層由SiCN、SiN，或SiCON形成，第二介電層由SiCON、SiON或SiCO形成。在一實施例中，第一介電層具有第一介電常數，第二介電層具有小於第一介電常數的第二介電常數。在一實施例中，第一介電層具有第一氧原子百分比，第二介電層具有高於第一氧原子百分比的第二氧原子百分比。在一實施例中，移除多層間隔膜的至少一個子層包括：執行第一蝕刻製程以移除第一介電層的第一部分及設置在第一側壁凹陷外部的第二介電層的第一部分；以及在執行第一蝕刻製程之後，使用對第二介電層有選擇性的蝕刻劑執行第二蝕刻製程，其中在第二蝕刻製程之後，第一介電層的剩餘部分形成內部間隔物。在一實施例中，第二介電層對蝕刻劑的第二蝕刻速率是第一介電層對蝕刻劑的第一蝕刻速率的十倍或更多倍。在一實施例中，第一蝕刻製程是第一乾式蝕刻製程，第二蝕刻製程是第二乾式蝕刻製程，其中第一乾式蝕刻製程及第二乾式蝕刻製程使用不同的蝕刻氣體來執行。在一實施例中，使用包含NF3 、NH3 或HF的氣體來執行第二蝕刻製程。在一實施例中，此方法進一步包括：在形成源極/汲極區之後，移除虛設閘極結構以曝露設置在虛設閘極結構下方的第一半導體材料及第二半導體材料；移除曝露的第一半導體材料，其中在移除曝露的第一半導體材料之後，第二半導體材料保留並形成複數個奈米片；以及在複數個奈米片周圍形成金屬閘極結構。在一實施例中，形成金屬閘極結構包括：在複數個奈米片周圍共形地形成閘極介電材料；以及在複數個奈米片周圍的閘極介電材料上形成導電材料。
在一實施例中，形成半導體裝置的方法包括：在奈米結構上形成第一閘極結構，其中奈米結構包括與第二半導體材料的多層交錯的第一半導體材料的多層，其中奈米結構設置在鰭片上；在第一閘極結構的相對側上的奈米結構中形成凹陷；移除由凹陷曝露的第一半導體材料的部分以形成第一側壁凹陷；用多層間隔膜填充此些第一側壁凹陷，其中多層間隔膜包括由不同材料形成的第一間隔層及第二間隔層；從第一側壁凹陷移除第二間隔層，其中在移除第二間隔層之後，第一側壁凹陷中的第一間隔層的部分形成內部間隔層；以及在凹陷中形成源極/汲極區，其中氣隙被源極/汲極區及內部間隔物圍封。在一實施例中，第一間隔層由第一介電材料形成，第二間隔層由第二介電材料形成，其中第一介電材料的第一介電常數高於第二介電材料的第二介電常數。在一實施例中，第一間隔層形成在第一側壁凹陷中並且與第一半導體材料實體接觸，其中第二間隔層透過第一間隔層與第一半導體材料分隔。在一實施例中，第一間隔層中的氧原子百分比低於第二間隔層中的氧原子百分比。在一實施例中，移除第二間隔層包括執行選擇性蝕刻製程以移除第二間隔層。
在一實施例中，一種形成半導體裝置的方法包括：在突出於基板之上的鰭片上形成奈米結構，此奈米結構包括第一半導體材料及第二半導體材料的交疊層；在奈米結構上形成第一閘極結構；在第一閘極結構的相對側上形成延伸到奈米結構中的源極/汲極開口；使源極/汲極開口曝露出的第一半導體材料的部分凹陷，以形成第一側壁凹陷；在源極/汲極開口及第一側壁凹陷中共形地形成第一間隔層；在第一間隔層上形成第二間隔層，第二間隔層填充第一側壁凹陷；執行修整製程以移除第一間隔層的第一部分及設置在第一側壁凹陷外部的第二間隔層的第一部分；在執行修整製程之後，執行清潔製程，其中清潔製程移除設置在第一側壁凹陷中的第二間隔層的第二部分，其中在清潔製程之後，第一側壁凹陷中的第一間隔層的剩餘部分形成內部間隔層；以及在源極/汲極開口中形成源極/汲極區，其中源極/汲極區密封源極/汲極區與內部間隔物之間的氣隙。在一實施例中，第一間隔層由具有第一介電常數的第一介電材料形成，第二間隔層由具有第二介電常數的第二介電材料形成，其中第二介電常數小於第一介電常數。在一實施例中，執行清潔製程包括使用對第二間隔層具有比第一間隔層更高的蝕刻速率的蝕刻劑來執行選擇性蝕刻製程。在一實施例中，此方法進一步包括：在第一閘極結構周圍形成介電層；移除第一閘極結構以曝露設置在第一閘極結構下方的第一半導體材料及第二半導體材料；選擇性地移除第一半導體材料，其中在選擇性地移除第一半導體材料之後，第二半導體材料保留並形成奈米片；以及在奈米片周圍及上方形成替換閘極結構。
上文概述了數個實施例的特徵，使得本領域的技藝人士可更好地理解本揭示實施例內容的各態樣。本領域的技藝人士應當理解，他們可容易地將本揭示實施例內容用作設計或修改用於執行本文介紹的實施例的相同目的及/或實現相同優點的其他製程及結構的基礎。本領域的技藝人士亦應意識到，此類等效的結構不脫離本揭示實施例的精神及範疇，並且在不脫離本揭示實施例的精神及範疇的情況下，本領域的技藝人士可在此進行各種改變、替換及變更。
50:基板 52:第一半導體材料 52/52A:第一半導體材料層 52/52B:第一半導體材料層 52/52C:第一半導體材料層 52/52D:第一半導體材料層 52R1:凹陷 52R2:第二側壁凹陷 54:奈米片 54/54A:第二半導體材料層 54/54B:第二半導體材料層 54/54C:第二半導體材料層 54/54D:第二半導體材料層 54S:側壁 55:第一介電層 56:氣隙 57:第二介電層 57R:凹陷 58:多層間隔膜 63:氣隙間隔物 64:多層堆疊 90:半導體鰭片 91:鰭片結構 92:奈米結構 94:遮罩 94A:第一遮罩層 94B:第二遮罩層 96:間隔區 97:虛設介電層 100:奈米片場效電晶體裝置 102:虛設閘極 104:遮罩 104A:第一遮罩層 104B:第二遮罩層 107:閘極間隔層 108:第一子層 109:第二子層 110:開口 112:源極/汲極區 114:第一層間介電質 116:接觸蝕刻停止層 120:閘極介電層 122:閘極電極 123:閘堆疊/替換閘極結構/金屬閘極結構 1000:方法 1010:方塊 1020:方塊 1030:方塊 1040:方塊 1050:方塊 1060:方塊 L1:高度 L2:高度 W1:寬度 W2:寬度 VTH :目標臨限電壓 T1:厚度 Lg:通道長度
當結合附圖閱讀時，從以下詳細描述可最好地理解本揭示實施例的各態樣。值得注意的是，根據行業中的標準慣例，並未按比例繪製各個特徵。事實上，為了論述的清楚性，可任意地增大或縮小各個特徵的尺寸。 第1圖示根據一些實施例的三維視圖中的奈米片場效電晶體(nanosheet field-effect transistor; NSFET)的實例。 第2圖、第3A圖、第3B圖、第4A圖、第4B圖、第5A圖、第5B圖、第6圖至第11圖、第12A圖、第12B圖及第13圖至第14圖是根據一實施例的奈米片場效電晶體裝置在不同製造階段的橫剖面圖。 第15圖是一些實施例中形成半導體裝置的方法的流程圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
1000:方法
1010:方塊
1020:方塊
1030:方塊
1040:方塊
1050:方塊
1060:方塊

Claims (20)

  1. 一種形成半導體裝置的方法，包含： 在一奈米結構上形成一虛設閘極結構，其中該奈米結構覆蓋在突出於一基板之上的一鰭片上方，其中該奈米結構包括一第一半導體材料及一第二半導體材料的一交疊層； 在該虛設閘極結構的相對側的該奈米結構中形成複數個開口，該複數個開口曝露該第一半導體材料的複數個端部及該第二半導體材料的複數個端部； 凹陷該第一半導體材料的該複數個曝露的端部，以形成複數個第一側壁凹陷； 以一多層間隔膜填充該複數個第一側壁凹陷； 移除該多層間隔膜的至少一個子層，以形成複數個第二側壁凹陷；以及 在移除至少一個子層之後，在該複數個開口中形成複數個源極/汲極區，其中該複數個源極/汲極區密封該複數個第二側壁凹陷以形成複數個密封氣隙。
  2. 如請求項1所述之方法，其中該多層間隔膜包括一第一介電層及一第二介電層，其中該第二介電層及該第一介電層包括不同的介電材料，其中填充該複數個第一側壁凹陷包括： 在該複數個開口及該複數個第一側壁凹陷中共形地形成該第一介電層；以及 在該第一介電層上的該複數個開口中形成該第二介電層，以填充該複數個第一側壁凹陷。
  3. 如請求項2所述之方法，其中該第一介電層由SiCN、SiN或SiCON形成，該第二介電層由SiCON、SiON或SiCO形成。
  4. 如請求項2所述之方法，其中該第一介電層具有一第一介電常數，該第二介電層具有小於該第一介電常數的一第二介電常數。
  5. 如請求項4所述之方法，其中該第一介電層具有一第一氧原子百分比，該第二介電層具有高於該第一氧原子百分比的一第二氧原子百分比。
  6. 如請求項2所述之方法，其中移除該多層間隔膜的至少一個子層包括： 執行一第一蝕刻製程以移除該第一介電層的一第一部分及設置在該複數個第一側壁凹陷外部的該第二介電層的一第一部分；以及 在執行該第一蝕刻製程之後，使用對該第二介電層有選擇性的一蝕刻劑執行一第二蝕刻製程，其中在該第二蝕刻製程之後，該第一介電層的一餘部分形成複數個內部間隔物。
  7. 如請求項6所述之方法，其中該第二介電層對於該蝕刻劑的一第二蝕刻速率是該第一介電層對於該蝕刻劑的一第一蝕刻速率的十倍或更多。
  8. 如請求項6所述之方法，其中該第一蝕刻製程是一第一乾式蝕刻製程，該第二蝕刻製程是一第二乾式蝕刻製程，其中該第一乾式蝕刻製程及該第二乾式蝕刻製程是使用不同的蝕刻氣體來執行。
  9. 如請求項8所述之方法，其中該第二蝕刻製程是使用包含NF3 、NH3 或HF的一氣體來執行。
  10. 如請求項1所述之方法，進一步包括： 在形成該複數個源極/汲極區之後，移除該虛設閘極結構以曝露設置在該虛設閘極結構下方的該第一半導體材料及該第二半導體材料； 移除該曝露的第一半導體材料，其中在移除該曝露的第一半導體材料之後，該第二半導體材料保留並形成複數個奈米片；以及 在該複數個奈米片周圍形成一金屬閘極結構。
  11. 如請求項10所述之方法，其中形成該金屬閘極結構包括： 在該複數個奈米片周圍共形地形成一閘極介電材料；以及 在該複數個奈米片周圍的該閘極介電材料上形成一導電材料。
  12. 一種形成半導體裝置的方法，包括： 在一奈米結構上形成一第一閘極結構，其中該奈米結構包括與一第二半導體材料的多層交錯的一第一半導體材料的多層，其中該奈米結構設置在一鰭片上； 在該第一閘極結構的相對側上的該奈米結構中形成複數個凹陷； 移除由該複數個凹陷曝露的該第一半導體材料的部分以形成複數個第一側壁凹陷； 以一多層間隔膜填充該複數個第一側壁凹陷，其中該多層間隔膜包括由不同材料形成的一第一間隔層及一第二間隔層； 從該複數個第一側壁凹陷移除該第二間隔層，其中在移除該第二間隔層之後，該複數個第一側壁凹陷中的該第一間隔層的部分形成複數個內部間隔層；以及 在該複數個凹陷中形成複數個源極/汲極區，其中複數個氣隙被該複數個源極/汲極區及該複數個內部間隔物圍封。
  13. 如請求項12所述之方法，其中該第一間隔層由一第一介電材料形成，該第二間隔層由一第二介電材料形成，其中該第一介電材料的一第一介電常數高於該第二介電材料的一第二介電常數。
  14. 如請求項13所述之方法，其中該第一間隔層形成在該複數個第一側壁凹陷中，並且與該第一半導體材料實體接觸，其中該第二間隔層透過該第一間隔層與該第一半導體材料分隔。
  15. 如請求項14所述之方法，其中該第一間隔層中的一氧原子百分比低於該第二間隔層中的一氧原子百分比。
  16. 如請求項14所述之方法，其中移除該第二間隔層包括執行一選擇性蝕刻製程以移除該第二間隔層。
  17. 一種形成半導體裝置的方法，包括： 在一鰭片上形成一奈米結構，該鰭片突出於一基板之上，該奈米結構包括一第一半導體材料及一第二半導體材料的一交疊層； 在該奈米結構上形成一第一閘極結構； 在該第一閘極結構的相對側上形成延伸到該奈米結構中的複數個源極/汲極開口； 使該複數個源極/汲極開口曝露出的該第一半導體材料的部分凹陷，以形成複數個第一側壁凹陷； 在該複數個源極/汲極開口及該複數個第一側壁凹陷中共形地形成一第一間隔層； 在該第一間隔層上形成一第二間隔層，該第二間隔層填充該複數個第一側壁凹陷； 執行一修整製程以移除該第一間隔層的一第一部分及設置在該複數個第一側壁凹陷外部的該第二間隔層的一第一部分； 在執行該修整製程之後，執行一清潔製程，其中該清潔製程移除設置在該複數個第一側壁凹陷中的該第二間隔層的一第二部分，其中在該清潔製程之後，該複數個第一側壁凹陷中的該第一間隔層的一剩餘部分形成內部間隔層；以及 在該複數個源極/汲極開口中形成複數個源極/汲極區，其中該複數個源極/汲極區密封該複數個源極/汲極區與該複數個內部間隔物之間的複數個氣隙。
  18. 如請求項17所述之方法，其中該第一間隔層由具有一第一介電常數的一第一介電材料形成，該第二間隔層由具有一第二介電常數的一第二介電材料形成，其中該第二介電常數小於該第一介電常數。
  19. 如請求項17所述之方法，其中執行該清潔製程包括使用對該第二間隔層具有比該第一間隔層更高的一蝕刻速率的一蝕刻劑來執行一選擇性蝕刻製程。
  20. 如請求項17所述之方法，進一步包括： 在該第一閘極結構周圍形成一介電層； 移除該第一閘極結構以曝露設置在該第一閘極結構下方的該第一半導體材料及該第二半導體材料； 選擇性地移除該第一半導體材料，其中在選擇性地移除該第一半導體材料之後，該第二半導體材料保留並形成奈米片；以及 在該複數個奈米片周圍及上方形成一替換閘極結構。
TW110126878A 2020-08-13 2021-07-21 形成半導體裝置的方法 TWI794900B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063065126P 2020-08-13 2020-08-13
US63/065,126 2020-08-13
US17/238,656 US11664441B2 (en) 2020-08-13 2021-04-23 Nanosheet field-effect transistor device and method of forming
US17/238,656 2021-04-23

Publications (2)

Publication Number Publication Date
TW202207368A true TW202207368A (zh) 2022-02-16
TWI794900B TWI794900B (zh) 2023-03-01

Family

ID=80000668

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110126878A TWI794900B (zh) 2020-08-13 2021-07-21 形成半導體裝置的方法

Country Status (5)

Country Link
US (3) US11664441B2 (zh)
KR (1) KR102575960B1 (zh)
CN (1) CN114078708A (zh)
DE (1) DE102021110710A1 (zh)
TW (1) TWI794900B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI803375B (zh) * 2022-04-19 2023-05-21 南亞科技股份有限公司 具有接觸結構之半導體元件的製備方法
US11903179B2 (en) 2022-04-19 2024-02-13 Nanya Technology Corporation Method of manufacturing semiconductor structure having contact structure
US11942425B2 (en) 2022-04-19 2024-03-26 Nanya Technology Corporation Semiconductor structure having contact structure

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240022102A (ko) 2022-08-11 2024-02-20 충북대학교 산학협력단 나노시트 반도체소자 제조방법 및 이에 의하여 제조된 나노시트 반도체소자
US20240120193A1 (en) * 2022-10-05 2024-04-11 Applied Materials, Inc. Carbon replenishment of silicon-containing material

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9764950B2 (en) 2013-08-16 2017-09-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement with one or more semiconductor columns
US9224833B2 (en) 2014-02-13 2015-12-29 Taiwan Semiconductor Manufacturing Company Limited Method of forming a vertical device
US9653563B2 (en) 2014-04-18 2017-05-16 Taiwan Semiconductor Manufacturing Company Limited Connection structure for vertical gate all around (VGAA) devices on semiconductor on insulator (SOI) substrate
US9251888B1 (en) 2014-09-15 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells with vertical gate-all-round MOSFETs
US10269983B2 (en) 2017-05-09 2019-04-23 Globalfoundries Inc. Stacked nanosheet field-effect transistor with air gap spacers
KR102277610B1 (ko) 2017-06-29 2021-07-14 삼성전자주식회사 반도체 장치의 제조 방법
CN109216454A (zh) * 2017-07-07 2019-01-15 中芯国际集成电路制造(北京)有限公司 纳米线晶体管及其形成方法
US10651291B2 (en) 2017-08-18 2020-05-12 Globalfoundries Inc. Inner spacer formation in a nanosheet field-effect transistor
DE102017124637A1 (de) 2017-08-30 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Herstellungsverfahren für ein Halbleiter-Bauelement und ein Halbleiter-Bauelement
US10361278B2 (en) 2017-08-30 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
KR102399071B1 (ko) 2017-11-17 2022-05-17 삼성전자주식회사 반도체 장치
KR102381197B1 (ko) 2017-12-08 2022-04-01 삼성전자주식회사 반도체 소자

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI803375B (zh) * 2022-04-19 2023-05-21 南亞科技股份有限公司 具有接觸結構之半導體元件的製備方法
US11903179B2 (en) 2022-04-19 2024-02-13 Nanya Technology Corporation Method of manufacturing semiconductor structure having contact structure
US11942425B2 (en) 2022-04-19 2024-03-26 Nanya Technology Corporation Semiconductor structure having contact structure

Also Published As

Publication number Publication date
US11664441B2 (en) 2023-05-30
DE102021110710A1 (de) 2022-02-17
US20230275140A1 (en) 2023-08-31
KR102575960B1 (ko) 2023-09-06
US12009407B2 (en) 2024-06-11
CN114078708A (zh) 2022-02-22
KR20220021404A (ko) 2022-02-22
TWI794900B (zh) 2023-03-01
US20220052181A1 (en) 2022-02-17
US20240297237A1 (en) 2024-09-05

Similar Documents

Publication Publication Date Title
TWI762129B (zh) 半導體裝置及其形成方法
TWI794900B (zh) 形成半導體裝置的方法
US11551969B2 (en) Integrated circuit structure with backside interconnection structure having air gap
US12062695B2 (en) Transistor gate structures and methods of forming the same
TW202217974A (zh) 半導體裝置及其形成方法
TWI807431B (zh) 半導體結構及其製造方法
US11615965B2 (en) Semiconductor FinFET device and method
US12125922B2 (en) Nanosheet field-effect transistor device and method of forming
TWI843525B (zh) 半導體裝置及其形成方法
TWI852433B (zh) 半導體裝置及其製造方法
TWI844225B (zh) 半導體元件形成的方法
TWI844100B (zh) 半導體裝置的形成方法
US20240355882A1 (en) Transistor gate structures and methods of forming the same
US20230411480A1 (en) Method of forming semiconductor device with implanted nanosheets
US20240282816A1 (en) Nanosheet field-effect transistor device and method of forming
KR20220109268A (ko) 트랜지스터 게이트 구조체들 및 그것들을 형성하는 방법들
TW202335070A (zh) 半導體裝置及其製造方法
TW202406140A (zh) 半導體裝置及其形成方法
CN113130653A (zh) 纳米片场效应晶体管器件及其形成方法
TW202221772A (zh) 填充結構及其製造方法
CN118841372A (zh) 互补场效应晶体管器件及其形成方法