KR20220021404A - 나노시트 전계 효과 트랜지스터 디바이스 및 형성 방법 - Google Patents

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    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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Abstract

반도체 디바이스를 형성하는 방법은: 나노구조물 위에 더미 게이트 구조물을 형성하는 단계 ― 나노구조물은 기판 위에 돌출되어 있는 핀 위에 놓이고, 나노구조물은 제1 반도체 재료 층과 제2 반도체 재료 층을 교대로 포함함 ―; 더미 게이트 구조물의 양측 상에서 나노구조물 내에 개구부를 형성하는 단계 ― 개구부는 제1 반도체 재료의 단부 부분 및 제2 반도체 재료의 단부 부분을 노출시킴 ―; 제1 측벽 리세스를 형성하기 위해 상기 제1 반도체 재료의 노출된 단부 부분을 리세싱하는 단계; 제1 측벽 리세스를 다층 스페이서 막으로 채우는 단계; 제2 측벽 리세스를 형성하기 위해 다층 스페이서 막의 적어도 하나의 서브 층을 제거하는 단계; 및 적어도 하나의 서브 층을 제거한 후에 개구부 내에 소스/드레인 영역을 형성하는 단계 ― 소스/드레인 영역은 밀봉된 에어 갭을 형성하기 위해 제2 측벽 리세스를 밀봉함 ―를 포함한다.

Description

나노시트 전계 효과 트랜지스터 디바이스 및 형성 방법{NANOSHEET FIELD-EFFECT TRANSISTOR DEVICE AND METHOD OF FORMING}
본 출원은 2020년 8월 13일 출원된 미국 가출원 번호 제63/065,126호에 대한 우선권을 주장하며, 이 미국 가출원은 본원에 참고로 포함된다.
반도체 디바이스는, 예를 들어, 퍼스널 컴퓨터, 셀폰, 디지털 카메라, 및 다른 전자 장비와 같은 다양한 전자 애플리케이션에서 사용된다. 반도체 디바이스는 전형적으로, 반도체 기판 위에 절연 층 또는 유전체 층, 전도성 층, 및 반도체 재료 층을 순차적으로 퇴적하고, 그 위에 회로 컴포넌트 및 요소를 형성하기 위해 리소그래피를 사용하여 다양한 재료 층을 패터닝함으로써 제조된다.
반도체 산업은 최소 피처 사이즈(minimum feature size)를 지속적으로 축소함으로써 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도를 지속적으로 향상시켜, 더 많은 컴포넌트가 주어진 구역에 집적될 수 있도록 한다. 그러나, 최소 피처 사이즈가 축소됨에 따라, 해결해야 할 추가 문제들이 발생한다.
본 개시 내용의 양태는 첨부된 도면과 함께 읽게 되면 다음의 상세한 설명으로부터 최상으로 이해된다. 주목할 것은 본 산업의 표준 관행에 따라 다양한 피처들(features)이 축척대로 도시되는 것은 아니라는 것이다. 실제로, 다양한 피처들의 치수는 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따라, 나노시트 전계 효과 트랜지스터(nanosheet field-effect transistor)(NSFET) 디바이스의 일 예를 3 차원 도면(three-dimensional view)으로 도시한 것이다.
도 2, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6 내지 도 11, 도 12a, 도 12b, 및 도 13 내지 도 14는 일 실시예에 따른 다양한 제조 스테이지에서의 나노시트 전계 효과 트랜지스터 디바이스의 단면도를 도시한 것이다.
도 15는 일부 실시예에서, 반도체 디바이스를 형성하는 방법의 플로우차트이다.
이하의 개시 내용은 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 예의 컴포넌트 및 배열체가 기술된다. 이들은 물론 예시에 불과할 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 피처와 제2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예를 포함할 수 있다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 기술하기 위한 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다. 본원에서의 논의를 통틀어, 달리 특정되지 않는 한, 상이한 도면들에서 동일하거나 유사한 참조 번호는 동일하거나 유사한 재료(들)를 사용하여 동일하거나 유사한 공정에 의해 형성된 동일하거나 유사한 요소를 지칭한다.
일부 실시예에 따르면, 반도체 디바이스를 형성하는 방법은 나노구조물 위에 더미 게이트 구조물을 형성하는 단계 ― 나노구조물은 기판 위에 돌출되어 있는 핀 위에 놓이고, 나노구조물은 제1 반도체 재료 층과 제2 반도체 재료 층을 교대로 포함함 ―; 더미 게이트 구조물의 양측 상에서 나노구조물 내에 개구부를 형성하는 단계 ― 개구부는 제1 반도체 재료의 단부 부분 및 제2 반도체 재료의 단부 부분을 노출시킴 ―; 제1 측벽 리세스를 형성하기 위해 제1 반도체 재료의 노출된 단부 부분을 리세싱하는 단계; 다층 스페이서 막으로 제1 측벽 리세스를 채우는 단계; 제2 측벽 리세스를 형성하기 위해 다층 스페이서 막의 적어도 하나의 서브 층을 제거하는 단계; 및 적어도 하나의 서브 층을 제거한 후에 개구부 내에 소스/드레인 영역을 형성하는 단계 ― 소스/드레인 영역은 밀봉된 에어 갭을 형성하기 위해 제2 측벽 리세스를 밀봉함 ―를 포함한다. 밀봉된 에어 갭은 형성된 디바이스의 기생 캐패시턴스를 감소시키는 데 도움을 준다.
도 1은 일부 실시예에 따라, 나노시트 전계 효과 트랜지스터(NSFET) 디바이스의 일 예를 3 차원 도면으로 도시한 것이다. NSFET 디바이스는 기판(50) 위에 돌출되어 있는 반도체 핀(90)(핀이라고 지칭되기도 함)을 포함한다. 핀 위에는 게이트 전극(122)(예컨대, 금속 게이트)이 배치되고, 게이트 전극(122)의 양측 상에는 소스/드레인 영역(112)이 형성된다. 핀(90) 위에 그리고 소스/드레인 영역(112) 사이에는 복수의 나노시트(54)가 형성된다. 핀(90)의 양측 상에는 격리 영역(96)이 형성된다. 나노시트(54) 주위에는 게이트 유전체 층(120)이 형성된다. 게이트 유전체 층(120) 위와 주위에는 게이트 전극(122)이 형성된다.
도 1은 이후의 도면에서 사용되는 기준 단면을 추가로 도시하고 있다. 단면 A-A는 게이트 전극(122)의 길이 방향 축을 따라 존재하고, 그리고, 예를 들어, NSFET 디바이스의 소스/드레인 영역(112) 사이의 전류 흐름 방향에 수직인 방향으로 존재한다. 단면 B-B는 단면 A-A에 수직이고, 핀의 길이 방향 축을 따르고, 그리고, 예를 들어, NSFET 디바이스의 소스/드레인 영역(112) 사이의 전류 흐름의 방향을 따른다. 후속 도면은 명확성을 위해 이들 기준 단면을 참조한다.
도 2, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6 내지 도 11, 도 12a, 도 12b, 및 도 13 내지 도 15는 일 실시예에 따른 다양한 제조 스테이지에서의 나노시트 전계 효과 트랜지스터(NSFET) 디바이스(100)의 단면도를 도시한 것이다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 (예컨대, p 타입 또는 n 타입 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는 반도체 기판, 예를 들어, 벌크 반도체, 또는 반도체 온 절연체(semiconductor-on-insulator)(SOI) 기판 등일 수 있다. 기판(50)은 웨이퍼, 예를 들어, 실리콘 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은, 예를 들어, 매립 산화물(buried oxide)(BOX) 층, 또는 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 기판 또는 글래스 기판 상에 제공된다. 다른 기판, 예를 들어, 다층 또는 구배 기판(multi-layered or gradient substrate)이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함한다.
기판(50) 상에는 다층 스택(multi-layer stack)(64)이 형성된다. 다층 스택(64)은 제1 반도체 재료 층(52)과 제2 반도체 재료 층(54)을 교대로 포함한다. 도 2에서, 제1 반도체 재료(52)에 의해 형성된 층은 52A, 52B, 52C, 및 52D로 표시되고, 제2 반도체 재료(54)에 의해 형성된 층은 54A, 54B, 54C, 및 54D로 표시된다. 도 2에 도시된 제1 및 제2 반도체 재료에 의해 형성된 층의 수는 단지 비 제한적인 예일 뿐이다. 다른 개수의 층이 또한 가능하며, 본 개시 내용의 범위 내에 완전히 포함되는 것으로 의도된다.
일부 실시예에서, 제1 반도체 재료(52)는 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위에 있을 수 있음)과 같이, 예컨대, p 타입 FET의 채널 영역을 형성하는 데 적합한 에피택셜 재료이고, 제2 반도체 재료(54)는 실리콘과 같이, 예컨대, n 타입 FET의 채널 영역을 형성하는 데 적합한 에피택셜 재료이다. 다층 스택(64)(에피택셜 재료 스택으로도 지칭될 수 있음)은 후속 공정에서 NSFET의 채널 영역을 형성하도록 패터닝될 것이다. 특히, 다층 스택(64)은 수평 나노시트를 형성하도록 패터닝될 것이며, 결과적인 NSFET의 채널 영역은 다중 수평 나노시트를 포함한다.
다층 스택(64)은 성장 챔버에서 수행될 수 있는 에피택셜 성장 공정에 의해 형성될 수 있다. 에피택셜 성장 공정 동안, 성장 챔버는 일부 실시예에서, 제1 반도체 재료(52)를 선택적으로 성장시키기 위한 제1 전구체 세트에, 그리고 이어서 제2 반도체 재료(54)를 선택적으로 성장시키기 위한 제2 전구체 세트에 주기적으로 노출된다. 제1 전구체 세트는 제1 반도체 재료(예컨대, 실리콘 게르마늄)를 위한 전구체를 포함하고, 제2 전구체 세트는 제2 반도체 재료(예컨대, 실리콘)를 위한 전구체를 포함한다. 일부 실시예에서, 제1 전구체 세트는 실리콘 전구체(예컨대, 실란) 및 게르마늄 전구체(예컨대, 저메인(germane))를 포함하고, 제2 전구체 세트는 실리콘 전구체를 포함하지만 게르마늄 전구체는 생략한다. 따라서, 에피택셜 성장 공정은 성장 챔버로의 실리콘 전구체의 흐름을 연속적으로 활성화하는 것, 및 그 후, 주기적으로: (1) 제1 반도체 재료(52)를 성장시킬 때 성장 챔버로의 게르마늄 전구체의 흐름을 활성화하는 것; 및 (2) 제2 반도체 재료(54)를 성장시킬 때 성장 챔버로의 게르마늄 전구체의 흐름을 비활성화하는 것을 포함할 수 있다. 주기적 노광(cyclical exposure)은 목표 수량의 층이 형성될 때까지 반복될 수 있다.
도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6 내지 도 11, 도 12a, 도 12b, 및 도 13 내지 도 14는 일 실시예에 따른 후속 제조 스테이지에서의 NSFET 디바이스(100)의 단면도를 도시한 것이다. 도 3a, 도 4a, 도 5a, 도 6 내지 도 11, 도 12a, 및 도 13 내지 도 14는 도 1의 단면 B-B에 따른 단면도이다. 도 3b, 도 4b, 및 도 5b는 도 1의 단면 A-A에 따른 단면도이다. 도 12b는 도 12a에 도시된 NSFET 디바이스(100)의 일부를 확대한 도면이다. 하나의 핀 및 하나의 게이트 구조물이 비 제한적인 예로서 도면에 도시되어 있지만, 다른 수의 핀 및 다른 수의 게이트 구조물이 또한 형성될 수 있음을 이해해야 한다.
도 3a 및 도 3b에서, 핀 구조물(91)은 기판(50) 위에 돌출되게 형성된다. 핀 구조물(91)은 반도체 핀(90) 및 반도체 핀(90) 위에 놓인 나노구조물(92)을 포함한다. 나노구조물(92) 및 반도체 핀(90)은 다층 스택(64) 및 기판(50) 각각 내에 트렌치를 에칭하여 형성될 수 있다.
핀 구조물(91)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀 구조물(91)은 이중 패터닝 또는 다중 패터닝 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피 및 자체 정렬 공정을 결합하여, 예를 들어, 단일 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 생성할 수 있다. 예를 들어, 일 실시예에서, 희생 층은 기판 위에 형성되고, 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자체 정렬 공정을 사용하여 패터닝된 희생 층 옆에 형성된다. 그 다음 희생 층이 제거되고, 남아 있는 스페이서는, 예를 들어, 핀 구조물(91)을 패터닝하는 데 사용될 수 있다.
일부 실시예에서, 남아 있는 스페이서는 마스크(94)를 패터닝하는 데 사용되며, 마스크(94)는 핀 구조물(91)을 패터닝하는 데 사용된다. 마스크(94)는 단일 층 마스크일 수 있거나, 제1 마스크 층(94A) 및 제2 마스크 층(94B)을 포함하는 다층 마스크와 같은 다층 마스크일 수 있다. 제1 마스크 층(94A) 및 제2 마스크 층(94B)은 각각 실리콘 산화물, 실리콘 질화물, 이들의 조합 등과 같은 유전체 재료로 형성될 수 있고, 적합한 기법에 따라 퇴적되거나 열적으로 성장될 수 있다. 제1 마스크 층(94A)과 제2 마스크 층(94B)은 에칭 선택도가 높은 상이한 재료들이다. 예를 들어, 제1 마스크 층(94A)은 실리콘 산화물일 수 있고, 제2 마스크 층(94B)은 실리콘 질화물일 수 있다. 마스크(94)는 임의의 허용 가능한 에칭 공정을 사용하여 제1 마스크 층(94A) 및 제2 마스크 층(94B)을 패터닝함으로써 형성될 수 있다. 그 다음, 마스크(94)는 기판(50) 및 다층 스택(64)을 에칭하기 위한 에칭 마스크로서 사용될 수 있다. 에칭은 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 일부 실시예에서, 에칭은 이방성 에칭 공정이다. 에칭 공정 후에, 도 3a 및 도 3b에 도시된 바와 같이, 패터닝된 다층 스택(64)은 나노구조물(92)을 형성하고, 패터닝된 기판(50)은 반도체 핀(90)을 형성한다. 따라서, 도시된 실시예에서, 나노구조물(92)은 또한 제1 반도체 재료 층(52)과 제2 반도체 재료 층(54)을 교대로 포함하고, 반도체 핀(90)은 기판(50)과 동일한 재료(예컨대, 실리콘)로 형성된다.
다음, 도 4a 및 도 4b에서, 기판(50) 위에 그리고 핀 구조물(91)의 양측 상에는 얕은 트렌치 격리(Shallow Trench Isolation)(STI) 영역(96)이 형성된다. STI 영역(96)을 형성하기 위한 일 예로서, 절연 재료가 기판(50) 위에 형성될 수 있다. 절연 재료는 산화물, 예를 들어, 실리콘 산화물, 질화물 등, 또는 이들의 조합일 수 있고, 고밀도 플라즈마 화학 기상 증착(high density plasma chemical vapor deposition)(HDP-CVD), 유동성 CVD (flowable CVD)(FCVD)(예컨대, 원격 플라즈마 시스템에서의 CVD 기반 재료 퇴적 및 그 재료를 다른 재료, 예를 들어, 산화물로 변환시키는 사후 경화(post curing)) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성되는 다른 절연 재료가 사용될 수 있다. 도시된 실시예에서, 절연 재료는 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성된 후에 어닐링 공정이 수행될 수 있다.
일 실시예에서, 절연 재료는 과잉 절연 재료가 핀 구조물(91)을 덮도록 형성된다. 일부 실시예에서, 라이너가 먼저 기판(50) 및 핀 구조물(91)의 표면들을 따라 형성되고, 위에서 논의된 것과 같은 충전 재료가 라이너 위에 형성된다. 일부 실시예에서, 라이너는 생략된다.
다음, 핀 구조물(91) 위의 과잉 절연 재료를 제거하기 위해 절연 재료에 대해 제거 공정이 적용된다. 일부 실시예에서, 화학 기계적 연마(CMP), 에치백 공정, 이들의 조합 등과 같은 평탄화 공정이 이용될 수 있다. 평탄화 공정은 평탄화 공정이 완료된 후 나노구조물(92) 및 절연 재료의 상단 표면들이 동일한 레벨이 되도록 나노구조물(92)을 노출시킨다. 다음, 절연 재료는 STI 영역(96)을 형성하기 위해 리세싱된다. 절연 재료는 나노구조물(92)이 이웃하는 STI 영역(96) 사이에서 돌출되도록 리세싱된다. 반도체 핀(90)의 상단 부분은 또한 이웃하는 STI 영역(96) 사이에서 돌출될 수 있다. 또한, STI 영역(96)의 상단 표면은 (도시된 바와 같은) 평탄한 표면, 볼록한 표면, 오목한 표면(예컨대, 디싱), 또는 이들의 조합을 가질 수 있다. STI 영역(96)의 상단 표면은 적절한 에칭에 의해 평탄하고, 볼록하고, 및/또는 오목하게 형성될 수 있다. STI 영역(96)은 절연 재료의 재료에 대해 선택적인(예컨대, 반도체 핀(90) 및 나노구조물(92)의 재료보다 더 빠른 레이트로 절연 재료의 재료를 에칭하는) 것과 같은 허용 가능한 에칭 공정을 사용하여 리세싱될 수 있다. 예를 들어, 희석된 플루오르화 수소(dHF) 산과 같은 적합한 에칭제를 이용한 화학적 산화물 제거가 사용될 수 있다.
여전히 도 4a 및 도 4b를 참조하면, 더미 유전체 층(97)이 나노구조물(92) 및 STI 영역(96) 위에 형성된다. 더미 유전체 층(97)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합 등일 수 있고, 허용 가능한 기법에 따라 퇴적되거나 열적으로 성장될 수 있다. 일 실시예에서, 실리콘 층은 나노구조물(92) 위에 그리고 STI 영역(96)의 상부 표면 위에 컨포멀하게 형성되고, 퇴적된 실리콘 층을 더미 유전체 층(97)으로서의 산화물 층으로 변환하기 위해 열 산화 공정이 수행된다.
다음, 도 5a 및 도 5b에서, 더미 게이트(102)가 핀(90) 및 나노구조물(92) 위에 형성된다. 더미 게이트(102)를 형성하기 위해, 더미 게이트 층이 더미 유전체 층(97) 위에 형성될 수 있다. 더미 게이트 층은 더미 유전체 층(97) 위에 퇴적된 다음 CMP에 의해 평탄화될 수 있다. 더미 게이트 층은 전도성 재료일 수 있으며, 비정질 실리콘, 다결정 실리콘(polysilicon), 다결정 실리콘 게르마늄(poly-SiGe) 등을 포함하는 그룹에서 선택될 수 있다. 더미 게이트 층은 물리 기상 증착(PVD), CVD, 스퍼터 퇴적, 또는 본 기술 분야에서 공지되고 사용되는 다른 기법에 의해 퇴적될 수 있다. 더미 게이트 층은 격리 영역(96)보다 높은 에칭 선택도를 갖는 다른 재료로 제조될 수 있다.
그 후, 마스크(104)가 더미 게이트 층 위에 형성된다. 마스크(104)는 실리콘 질화물, 실리콘 옥시 질화물, 이들의 조합 등으로 형성될 수 있고, 허용 가능한 포토리소그래피 및 에칭 기법을 사용하여 패터닝될 수 있다. 도시된 실시예에서, 마스크(104)는 제1 마스크 층(104A)(예컨대, 실리콘 산화물 층) 및 제2 마스크 층(104B)(예컨대, 실리콘 질화물 층)을 포함한다. 마스크(104)의 패턴은 더미 게이트(102)를 형성하기 위해 허용 가능한 에칭 기법에 의해 더미 게이트 층으로 전사되고, 그 후, 더미 게이트 유전체(97)를 형성하기 위해 허용 가능한 에칭 기법에 의해 더미 유전체 층으로 전사된다. 더미 게이트(102)는 나노구조물(92)의 제각기의 채널 영역을 덮는다. 마스크(104)의 패턴은 인접한 더미 게이트로부터 더미 게이트(102)를 물리적으로 분리하는 데 사용될 수 있다. 더미 게이트(102)는 또한 핀(90)의 길이 방향에 대해 실질적으로 수직인 길이 방향을 가질 수 있다. 더미 게이트(102) 및 더미 게이트 유전체(97)는 일부 실시예에서 집합적으로 더미 게이트 구조물로 지칭된다.
다음, 게이트 스페이서 층(107)은 나노구조물(92), STI 영역(96), 및 더미 게이트(102) 위에 절연 재료를 컨포멀하게 퇴적함으로써 형성된다. 절연 재료는 실리콘 질화물, 실리콘 탄질화물, 이들의 조합 등일 수 있다. 일부 실시예에서, 게이트 스페이서 층(107)은 다중 서브 층을 포함한다. 예를 들어, 제1 서브 층(108)(때때로 게이트 밀봉 스페이서 층으로 지칭됨)은 열 산화 또는 퇴적에 의해 형성될 수 있고, 제1 서브 층(108) 상에 제2 서브 층(109)(때때로 메인 게이트 스페이서 층으로 지칭됨)이 컨포멀하게 퇴적될 수 있다. 도 5b는 도 5a의 NSFET 디바이스(100)의 단면도를 도시하지만, 도 1의 단면 A-A를 따른다.
다음, 도 6에서, 게이트 스페이서 층(107)은 게이트 스페이서(107)를 형성하기 위해 이방성 에칭 공정에 의해 에칭된다. 이방성 에칭 공정은 게이트 스페이서 층(107)의 수평 부분(예컨대, STI 영역(96) 및 더미 게이트(102) 위의 부분)을 제거할 수 있고, (예컨대, 더미 게이트(102) 및 더미 게이트 유전체(97)의 측벽을 따르는) 게이트 스페이서 층(107)의 남아 있는 수직 부분은 게이트 스페이서(107)를 형성한다.
게이트 스페이서(107)의 형성 후에, 저농도로 도핑된 소스/드레인(LDD) 영역(미도시)에 대한 주입이 수행될 수 있다. 노출된 나노구조물(92) 및/또는 반도체 핀(90) 내로 적절한 타입(예컨대, p 타입 또는 n 타입) 불순물이 주입될 수 있다. n 타입 불순물은 인, 비소, 안티몬 등과 같은 임의의 적합한 n 타입 불순물일 수 있고, p 타입 불순물은 붕소, BF2, 인듐 등과 같은 임의의 적합한 p 타입 불순물일 수 있다. 저농도로 도핑된 소스/드레인 영역은 약 1015 cm-3 내지 약 1016 cm-3의 불순물 농도를 가질 수 있다. 어닐링 공정은 주입된 불순물을 활성화하는 데 사용될 수 있다.
다음, 도 7에서, 나노구조물(92) 내에 개구부(110)(리세스라고 지칭될 수도 있음)가 형성된다. 개구부(110)는 나노구조물(92)을 관통하여 반도체 핀(90) 내로 연장될 수 있다. 개구부(110)는, 예컨대, 더미 게이트(102)를 에칭 마스크로서 사용하는 임의의 허용 가능한 에칭 기법에 의해 형성될 수 있다. 개구부(110)는 제1 반도체 재료(52)의 단부 부분 및 제2 반도체 재료(54)의 단부 부분을 노출시킨다.
다음, 도 8에서, 개구부(110)가 형성된 후에, 제2 반도체 재료(54)를 실질적으로 공격하지 않고도 개구부(110)에 의해 노출된 제1 반도체 재료(52)의 단부 부분을 리세싱하기 위해 선택적 에칭 공정(예컨대, 에칭 화학제를 사용한 습식 에칭 공정)이 수행된다. 선택적 에칭 공정 후에, 제거된 단부 부분이 존재했었던 위치에서의 제1 반도체 재료(52)에 리세스(52R1)가 형성된다. 주목할 것은 제1 반도체 재료(52)의 측벽이 리세스(52R1)로 인해 제2 반도체 재료(54)의 측벽(54S)으로부터 리세싱되므로, 리세스(52R1)는 또한 측벽 리세스(52R1)(또는 제1 측벽 리세스(52R1))라고 지칭될 수 있다는 것이다.
다음, 도 9에서, 다층 스페이서 막(58)이 개구부(110) 내에 형성되고, 측벽 리세스(52R1)를 채운다. 도 9의 비 제한적인 예에서, 다층 스페이서 막(58)은 제1 유전체 층(55)(또한 제1 스페이서 층이라고 지칭되기도 함) 및 제1 유전체 층(55)과는 상이한 제2 유전체 층(57)(또한 제2 스페이서 층이라고 지칭되기도 함)을 포함한다. 도시된 실시예에서, 제1 유전체 층(55)은 개구부(110) 내 및 측벽 리세스(52R1) 내에 (예컨대, 컨포멀하게) 형성되고, 제2 유전체 층(57)은 제1 유전체 층(55) 위에 (예컨대, 컨포멀하게) 형성된다. 특히, 제2 유전체 층(57)은 측벽 리세스(52R1)를 채운다(예컨대, 완전히 채운다).
일부 실시예에서, 제1 유전체 층(55)은 제1 유전 상수를 갖는 제1 유전체 재료이고, 제2 유전체 층(57)은 제1 유전체 재료의 제1 유전 상수보다 더 작은 제2 유전 상수를 갖는 제2 유전체 재료이다. 예시적인 실시예에서, 제1 유전 상수는 약 5.0 내지 약 7.0이고, 제2 유전 상수는 약 4.2 내지 약 5.7이다. 일부 실시예에서, 제1 유전체 층(55) 내의 산소 원자 백분율은 제2 유전체 층(57) 내의 산소 원자 백분율보다 더 낮다. 예를 들어, 제1 유전체 층(55) 내의 산소 원자 백분율은 약 30 원자 백분율(at %) 미만일 수 있고, 제2 유전체 층(57) 내의 산소 원자 백분율은 약 30 at % 내지 약 60 at %일 수 있다. 제2 유전체 층(57)에서의 더 낮은 유전 상수 및/또는 더 높은 산소 원자 백분율은 후속 선택적 에칭 공정에서 내부 스페이서(55)(도 11 참조)를 형성하기 위해 제1 유전체 층(55)보다 더 높은 에칭 레이트에 대응할 수 있고, 따라서, 후속 선택적 에칭 공정을 위한 에칭 선택도를 제공할 수 있다. 추가적으로, 또는 대안적으로, 제1 유전체 층(55)은 (예컨대, 약 2.0 g/cm3 내지 약 2.4 g/cm3의 밀도를 갖는) 제2 유전체 층(57)보다 더 높은 밀도(예컨대, 약 2.5 g/cm3 내지 약 2.9 g/cm3)를 갖는 유전체 재료로 형성될 수 있으므로, 제1 유전체 층(55)은 후속 선택적 에칭 공정에서 제2 유전체 층(57)보다 더 느린 레이트로 에칭(예컨대, 제거)된다. 예를 들어, 제1 유전체 층(55)은 탄소가 풍부한 (예컨대, 약 5 at % 내지 약 20 at %의 탄소 원자 백분율을 갖는) 유전체 재료, 및/또는 질소가 풍부한 (예컨대, 약 25 at % 내지 약 45 at %의 질소 원자 백분율을 갖는) 유전체 재료일 수 있다.
제1 유전체 층(55)은, 예컨대, 실리콘 탄소 질화물(SiCN), 실리콘 질화물(SiN), 실리콘 탄소 옥시 질화물(SiCON)일 수 있고, 제2 유전체 층(57)은, 예컨대, 실리콘 탄소 옥시 질화물(SiCON), 실리콘 옥시 질화물(SiON), 또는 실리콘 탄소 산화물(SiCO)일 수 있다. 일부 실시예에서, 제1 유전체 층(55) 및 제2 유전체 층(57)은 모두 SiCON으로 형성되지만, 제1 유전체 층(55) 및 제2 유전체 층(57)의 탄소 원자 백분율(C at %) 및/또는 질소 원자 백분율(N at %)은 후속 에칭 공정에서 에칭 선택도를 제공하기 위해 상이하다. 제1 유전체 층(55) 및 제2 유전체 층(57)은 각각 원자 층 퇴적(ALD)과 같은 적합한 형성 방법에 의해 형성될 수 있다. 예시적인 실시예에서, 20보다 큰 종횡비를 갖는 개구부에 대해 95 % 이상의 퇴적 컨포멀성(deposition conformity)을 갖는 열 ALD와 같은 고도로 컨포멀한 퇴적 공정이 제1 유전체 층(55) 및 제2 유전체 층(57)을 형성하는 데 사용된다. 컨포멀 퇴적 공정의 온도는 일 예로서 약 500 ℃ 내지 약 680 ℃일 수 있다.
도 9는 비 제한적인 예로서 2 개의 유전체 층(예컨대, 55 및 57)을 갖는 다층 스페이서 막(58)을 도시한 것이다. 다층 스페이서 막(58)은 2 개 초과의 상이한 유전체 층(예컨대, 2 개 내지 4 개의 상이한 유전체 층을 가짐)을 가질 수 있으며, 각각의 유전체 층은 제1 유전체 층(55) 또는 제2 유전체 층(57)의 재료와 동일하거나 유사한 재료로 형성된다. 다층 스페이서 막(58)이 개구부(110) 내에 연속적으로 형성된 2 개 초과의 상이한 유전체 층을 갖는 일부 실시예에서, 개구부(110) 내에 초기에 형성된 유전체 층은 개구부(110) 내에서 나중에 형성되는 다른 유전체 층보다 더 높은 유전 상수, 더 낮은 산소 원자 백분율, 및/또는 더 높은 밀도를 가질 수 있다. 다층 스페이서 막(58)을 위한 이러한 재료의 선택은 유리하게는 후속 선택적 에칭 공정에서 내부 스페이서(도 11의 55 참조)를 형성하기 위한 에칭 선택도를 제공할 수 있다.
다음, 도 10에서, 측벽 리세스(52R1) 외부에 배치된 다층 스페이서 막(58)의 부분, 예를 들어, 개구부(110)의 측벽 및 하단에 따른 부분 및 더미 게이트(102)의 상부 표면에 따른 부분을 제거(예컨대, 완전히 제거)하기 위해 트리밍 공정(또한 내부 스페이서 트리밍 공정이라고 지칭되기도 함)이 수행된다. 트리밍 공정 후에, 측벽 리세스(52R1) 내부에는 다층 스페이서 막(58)의 부분이 남아 있다.
일부 실시예에서, 트리밍 공정은 건식 에칭 공정 또는 습식 에칭 공정과 같은 적합한 에칭 공정이다. 예시적인 실시예에서, 측벽 리세스(52R1) 외부에 배치된 다층 스페이서 막(58)의 부분을 제거하기 위해, CHF3과 O2의 혼합물, CF4와 O2의 혼합물, NF3, CH3F, 및 CHF3의 혼합물 등을 포함하는 가스 소스를 사용하는 건식 에칭 공정이 수행된다. 건식 에칭 공정의 파라미터, 예를 들어, 가스 소스 내의 가스들 간의 혼합 비율, 압력, 및/또는 가스의 흐름 레이트는 건식 에칭 공정의 측방 에칭 레이트를 조절하도록 조정된다. 도 10의 예에서, 트리밍 공정 후에, 제2 유전체 층(57)의 남아 있는 부분의 측벽은 리세스(57R)를 형성하기 위해 제2 반도체 재료(54)의 측벽(54S)으로부터 리세싱된다. 다른 실시예에서, 제2 유전체 층(57)의 남아 있는 부분의 측벽은 측벽(54S)과 수평을 이루거나, 제2 반도체 재료(54)의 측벽(54S)을 넘어 개구부(110)를 향해 연장된다. 이들 및 다른 변형은 본 개시 내용의 범위 내에 완전히 포함되는 것으로 의도된다.
다음, 도 11에서, 소스/드레인 영역(112)을 형성하기 위한 후속 에피택셜 공정에 대한 세정 전 공정일 수 있는 에칭 공정이 수행된다. 도시된 실시예에서, 에칭 공정은 제2 유전체 층(57)의 남아 있는 부분을 선택적으로 제거한다. 에칭 공정 후, 제1 유전체 층(55)의 남아 있는 부분(예컨대, 제1 측벽 리세스(52R1) 내부의 부분)은 내부 스페이서(55)를 형성한다.
도 11에서, 내부 스페이서(55)는 리세싱된 제1 반도체 재료(52)의 측벽을 따라 연장되고 이 측벽과 접촉한다. 내부 스페이서(55)는 제2 반도체 재료(54)의 측벽(54S)으로부터 리세싱된 곡선 측벽을 갖고, 따라서 리세스(52R2)(측벽 리세스(52R2) 또는 제2 측벽 리세스(52R2)라고 지칭되기도 함)가 형성된다. 주목할 것은 도시된 실시예에서, 제2 측벽 리세스(52R2)는 리세스(57R)(도 10 참조)보다 크지만 제1 측벽 리세스(52R1)(도 8 참조)보다 더 작다는 것이다. 도 11의 예에서, 제2 유전체 층(57)은 에칭 공정에 의해 완전히 제거된다. 다른 실시예에서, 에칭 공정 후에, (예컨대, 약 1 nm 미만의 두께를 갖는) 제2 유전체 층(57)의 얇은 층이 내부 스페이서(55) 위에 남는다. 이들 및 다른 변형은 본 개시 내용의 범위 내에 완전히 포함되는 것으로 의도된다.
일부 실시예에서, 제2 유전체 층(57)의 남아 있는 부분을 제거하기 위한 에칭 공정(예컨대, 선택적 에칭 공정)은 질소 삼불화물(NF3), 암모니아(NH3), 수소 불화물(HF), 이들의 조합 등을 포함하는 가스 소스를 사용하여 수행되는 건식 에칭 공정이다. 가스 소스는 불활성 가스와 같은 캐리어 가스를 더 포함할 수 있다. 예를 들어, 에칭 공정은 HF 및 캐리어 가스(예컨대, N2, Ar)를 포함하는 가스 소스를 사용하여 수행될 수 있다. HF와 캐리어 가스 간의 혼합 비율(예컨대, 볼륨 비율)은 약 1:100일 수 있으며, 에칭 공정은 약 60 초의 지속 시간 동안 수행될 수 있다. 에칭 공정에 의해, 분당 15 옹스트롬 이상의 에칭 레이트와 10 이상의 에칭 선택도가 달성될 수 있다. 즉, 선택적 에칭 공정 동안, 제2 유전체 층(57)에 대한 에칭 레이트는 제1 유전체 층(55)에 대한 에칭 레이트보다 10배 이상 더 높을 수 있다.
다음, 도 12a에서, 개구부(110) 내에는 소스/드레인 영역(112)이 형성된다. 도 12a에 도시된 바와 같이, 소스/드레인 영역(112)은 개구부(110)를 채우고, 제2 측벽 리세스(52R2)를 밀봉하여 에어 갭(56)을 형성한다. 일부 실시예에서, 에어 갭(56)은 소스/드레인 영역(112)과 제각기의 내부 스페이서(55) 사이에 배치된 폐쇄된 공동(또는 폐쇄된 공간)이다. 도 12a의 예에서, 각각의 에어 갭(56)은 제2 반도체 재료(54)의 인접한 층들 사이에 또는 제2 반도체 재료(54)의 층과 핀(90) 사이에 수직으로 배치된다.
일부 실시예에서, 소스/드레인 영역(112)은 에피택셜 재료(들)로 형성되고, 따라서 에피택셜 소스/드레인 영역(112)으로도 지칭될 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(112)은 개구부(110) 내에 형성되어, 형성된 NSFET 디바이스의 제각기의 채널 영역에 응력을 가함으로써 성능을 향상시킨다. 에피택셜 소스/드레인 영역(112)은 더미 게이트(102)가 이웃하는 에피택셜 소스/드레인 영역(112) 쌍 사이에 배치되도록 형성된다. 일부 실시예에서, 게이트 스페이서(107)는 에피택셜 소스/드레인 영역(112)을 더미 게이트(102)로부터 적절한 측방 거리만큼 분리하는 데 사용되고, 그에 따라 에피택셜 소스/드레인 영역(112)은 결과적인 NSFET 디바이스의 후속적으로 형성된 게이트와 단락되지 않게 된다.
일부 실시예에서, 에피택셜 소스/드레인 영역(112)은 개구부(110) 내에서 에피택셜로 성장된다. 에피택셜 소스/드레인 영역(112)은 n 타입 또는 p 타입 디바이스에 적절한 것과 같은 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, n 타입 디바이스가 형성될 때, 에피택셜 소스/드레인 영역(112)은 채널 영역에 인장 변형을 가하는 재료, 예를 들어, 실리콘, SiC, SiCP, SiP 등을 포함할 수 있다. 마찬가지로, p 타입 디바이스가 형성될 때, 에피택셜 소스/드레인 영역(112)은 채널 영역에 압축 변형을 가하는 재료, 예를 들어, SiGe, SiGeB, Ge, GeSn 등을 포함할 수 있다. 에피택셜 소스/드레인 영역(112)은 핀의 제각기의 표면으로부터 융기된 표면을 가질 수 있고, 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(112) 및/또는 핀은, 저농도로 도핑된 소스/드레인 영역을 형성하기 위해 이미 논의된 공정과 유사하게, 소스/드레인 영역을 형성하기 위한 도펀트가 주입될 수 있고, 이에 후속적으로 어닐링이 수행될 수 있다. 소스/드레인 영역은 약 1019 cm-3 내지 약 1021 cm-3의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n 타입 및/또는 p 타입 불순물은 이전에 논의된 불순물 중 임의의 것일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(112)은 성장 동안 인시츄(in situ)로 도핑될 수 있다.
에피택셜 소스/드레인 영역(112)을 형성하는 데 사용된 에피택시 공정의 결과로서, 에피택셜 소스/드레인 영역(112)의 상부 표면은 핀(90)의 측벽을 넘어 외측으로 측방으로 확장되는 패싯을 갖는다. 일부 실시예에서, 인접한 핀 위에 배치된 인접한 에피택셜 소스/드레인 영역(112)은 에피택시 공정이 완료된 후에 분리된 상태로 유지된다. 다른 실시예에서, 이러한 패싯은 동일한 NSFET의 인접한 핀 위에 배치된 인접한 에피택셜 소스/드레인 영역(112)이 병합되도록 한다.
도 12b는 도 12a의 구역(60)의 확대도를 도시한 것이다. 도 12b에 도시된 바와 같이, 에어 갭(56)의 상부 표면과 하부 표면 사이에서 측정된 에어 갭(56)의 높이(L1)는 약 2 nm 내지 약 8 nm일 수 있고, 소스/드레인 영역(112)과 소스/드레인 영역(112)으로부터 측방으로 원위에 위치한 에어 갭(56)의 측벽 사이에서 측정된 에어 갭(56)의 폭(W1)은 약 0.5 nm 내지 약 5.5 nm일 수 있다. 또한, 내부 스페이서(55)의 상부 표면과 하부 표면 사이에서 측정된 내부 스페이서(55)의 높이(L2)는 약 9 nm 내지 약 13 nm일 수 있고, 소스/드레인 영역(112)과 소스/드레인 영역(112)으로부터 측방으로 원위에 위치한 내부 스페이서(55)의 측벽 사이에서 측정된 내부 스페이서(55)의 폭(W2)은 약 3 nm 내지 약 6 nm일 수 있다.
도 12a 및 도 12b에서 각각의 에어 갭(56) 및 제각기의 내부 스페이서(55)는 집합적으로 에어 갭 스페이서(63)로 지칭된다. 에어 갭(56)과 제각기의 에어 갭 스페이서(63) 사이의 볼륨 비율은 약 20 % 내지 약 80 %이다. 공기의 유전 상수는 약 1이며, 이는 내부 스페이서를 형성하는 데 일반적으로 사용되는 유전체 재료의 유전 상수보다 더 작기 때문에, 에어 갭 스페이서(63)에서 에어 갭(56)을 가지게 되면 에어 갭 스페이서(63)의 전체(예컨대, 평균) 유전 상수가 감소하며, 이는 형성된 디바이스의 기생 캐패시턴스를 유리하게 감소시킨다. 예를 들어, 에어 갭 스페이서(63)가 동일한 사이즈를 갖는 내부 스페이서로 대체되지만 (유전 상수가 약 7.0인) SiCN의 단일 층으로 형성되는 기준 설계와 비교하여, 기생 캐패시턴스는 5 % 내지 10 % 감소된다. 일부 실시예에서, 에어 갭 스페이서(63)의 전체(예컨대, 평균) 유전 상수는 약 2.0 내지 약 4.5이다.
다층 스페이서 막(58)으로 측벽 리세스(52R1)를 채움으로써, 개시된 실시예는 유전 상수와 에칭 내성 간의 밸런스를 달성한다. 본 개시된 실시예의 이점을 이해하기 위해, 두 개의 기준 설계가 고려되며, 여기서 제1 기준 설계는 상대적으로 낮은 유전 상수를 갖는 유전체 재료(예컨대, SiCON, SiON, 또는 SiO)의 단일 층을 사용하여 측벽 리세스(52R1)를 채우고, 그 후 그 단일 층을 에칭하여 내부 스페이서를 형성하고, 제2 기준 설계는 상대적으로 높은 유전 상수를 갖는 유전체 재료(예컨대, SiCN 또는 SiN)의 단일 층을 사용하여 측벽 리세스(52R1)를 채우고, 그 후 그 단일 층을 에칭하여 내부 스페이서를 형성한다. 제1 기준 설계는 내부 스페이서를 위해 보다 낮은 유전 상수를 달성할 수 있지만, 그 내부 스페이서는 낮은 유전 상수를 갖는 유전체 재료에 대한 높은 에칭 레이트로 인해, 에칭 공정 동안, 예컨대, 오버 에칭에 의해 쉽게 손상될 수 있다. 제2 기준 설계는 물리적으로 강한(예컨대, 고밀화된) 내부 스페이서를 형성할 수 있지만, 높은 유전 상수로부터 문제를 겪을 수 있다. 본 개시된 실시예는, 다층 스페이서 막(58)을 사용하게 되면, 측벽 리세스(52R1)로부터 제2 유전체 층(57)을 제거함으로써 형성된 에어 갭(56)으로 인해 에어 갭 스페이서(63)에 대한 유전 상수를 감소시킬 수 있다. 동시에, 제1 유전체 층(55)의 유전체 재료에 의해 강한 (예컨대, 보다 고밀화된) 내부 스페이서가 형성된다.
다음, 도 13에서, 소스/드레인 영역(112) 및 더미 게이트(102) 위에 컨택트 에칭 정지 층(contact etch stop layer)(CESL)(116)이 (예컨대, 컨포멀하게) 형성되고, 그 후, CESL(116) 위에 제1 층간 유전체(ILD)(114)가 퇴적된다. CESL(116)은 제1 ILD(114)와는 상이한 에칭 레이트를 갖는 재료로 형성되며, PECVD를 사용하여 실리콘 질화물로 형성될 수 있지만, 실리콘 산화물, 실리콘 옥시 질화물, 이들의 조합 등과 같은 다른 유전체 재료, 및 저압 CVD (LPCVD), PVD 등과 같이, CESL(116)을 형성하는 대안의 기법이 사용될 수 있다.
제1 ILD(114)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD (PECVD), 또는 FCVD와 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 제1 ILD(114)를 위한 유전체 재료는 실리콘 산화물, 포스포 실리케이트 글래스(Phospho-Silicate Glass)(PSG), 보로 실리케이트 글래스(Boro-Silicate Glass)(BSG), 붕소 도핑된 포스포 실리케이트 글래스(Boron-Doped Phospho-Silicate Glass)(BPSG), 도핑되지 않은 실리케이트 글래스(Undoped Silicate Glass)(USG) 등을 포함할 수 있다. 임의의 허용 가능한 공정에 의해 형성되는 다른 절연 재료가 사용될 수 있다.
다음, 더미 게이트(102)가 제거된다. 더미 게이트(102)를 제거하기 위해, CMP와 같은 평탄화 공정을 수행하여 제1 ILD(114) 및 CESL(116)의 상단 표면들을 더미 게이트(102) 및 게이트 스페이서(107)의 상단 표면들과 동일한 레벨이 되게 할 수 있다. 평탄화 공정은 또한 더미 게이트(102) 상의 마스크(104)(도 5a 참조)(만약 마스크(104)가 게이트 스페이서(107)를 형성하기 위한 이방성 에칭 공정에 의해 제거되지 않은 경우), 및 마스크(104)의 측벽을 따른 게이트 스페이서(107)의 부분을 제거할 수 있다. 평탄화 공정 후에, 더미 게이트(102), 게이트 스페이서(107), 및 제1 ILD(114)의 상단 표면들은 동일한 레벨이 된다. 따라서, 제1 ILD(114)의 상부 표면에서 더미 게이트(102)의 상단 표면이 노출된다.
평탄화 공정 후에, 더미 게이트(102)는 에칭 단계(들)에서 제거되어, 리세스(103)(개구부(103)라고 지칭될 수도 있음)가 게이트 스페이서(107) 사이에 형성된다. 일부 실시예에서, 더미 게이트(102)는 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은 제1 ILD(114) 또는 게이트 스페이서(107)를 에칭하지 않고 더미 게이트(102)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 공정을 포함할 수 있다. 리세스(103)는 NSFET의 채널 영역을 노출시킨다. 채널 영역은 이웃하는 에피택셜 소스/드레인 영역(112) 쌍 사이에 배치된다. 더미 게이트(102)의 제거 동안, 더미 게이트 유전체(97)는 더미 게이트(102)가 에칭될 때 에칭 정지 층으로서 사용될 수 있다. 그 후, 더미 게이트 유전체(97)는 더미 게이트(102)의 제거 후에 제거될 수 있다. 더미 게이트(102)를 제거한 후에, 더미 게이트(102) 아래에 배치된 제1 반도체 재료(52) 및 제2 반도체 재료(54)는 리세스(103)에 의해 노출된다.
다음, 제1 반도체 재료(52)를 제거하여 제2 반도체 재료(54)를 방출한다. 제1 반도체 재료(52)가 제거된 후에, 제2 반도체 재료(54)는 수평으로 (예컨대, 기판(50)의 주 상부 표면에 평행하게) 연장되는 복수의 나노시트(54)를 형성한다. 나노시트(54)는 집합적으로, 형성된 NSFET 디바이스(100)의 채널 영역 또는 채널 층으로 지칭될 수 있다. 도 13에 도시된 바와 같이, 갭(53)(예컨대, 빈 공간)은 제1 반도체 재료(52)의 제거에 의해 나노시트(54) 사이에 형성된다. 일부 실시예에서, 나노시트(54)는 또한 나노와이어로 지칭될 수 있고, NSFET 디바이스(100)는 또한 게이트-올-어라운드(gate-all-around)(GAA) 디바이스로 지칭될 수 있다.
일부 실시예에서, 제1 반도체 재료(52)는 제1 반도체 재료(52)에 대해 선택적인 (예컨대, 더 높은 에칭 레이트를 갖는) 에칭제를 사용하는 선택적 에칭 공정에 의해 제거되므로, 제1 반도체 재료(52)는 제2 반도체 재료(54)를 실질적으로 공격하지 않고도 제거된다. 일 실시예에서, 제1 반도체 재료(52)를 제거하기 위해 등방성 에칭 공정이 수행된다. 등방성 에칭 공정은 에칭 가스 및 선택적으로 캐리어 가스를 사용하여 수행될 수 있다. 일부 실시예에서, 에칭 가스는 HF, F2와 HF의 혼합물 등을 포함하며, 캐리어 가스는 Ar, He, N2, 이들의 조합 등과 같은 불활성 가스일 수 있다. 일부 실시예에서, 탈 이온수(de-ionized water)(DIO)에 용해된 오존과 같은 에칭제는 제1 반도체 재료(52)를 선택적으로 제거하는 데 사용된다.
다음, 도 14에서, 리세스(103) 내 및 갭(53) 내에 게이트 유전체 층(120)이 (예컨대, 컨포멀하게) 형성된다. 게이트 유전체 층(120)은 나노시트(54) 주위를 감싸고, 내부 스페이서(55)의 측벽 및 게이트 스페이서(107)의 측벽을 라이닝하고, 핀(90)의 상부 표면 및 측벽을 따라 연장된다. 일부 실시예에 따라, 게이트 유전체 층(120)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층들을 포함한다. 일부 실시예에서, 게이트 유전체 층(120)은 하이-k 유전체 재료를 포함하고, 이들 실시예에서, 게이트 유전체 층(120)은 약 7.0보다 큰 유전 상수를 가질 수 있고, 금속 산화물 또는 Hf, Al, Zr, La, Mg, Ba, Ti, 또는 Pb의 실리케이트, 또는 이들의 조합을 포함할 수 있다. 게이트 유전체 층(120)의 형성 방법은 분자 빔 퇴적(Molecular-Beam Deposition)(MBD), ALD, 및 PECVD 등을 포함할 수 있다.
다음, 게이트 전극 재료(예컨대, 전기 전도성 재료)가 게이트 전극(122)을 형성하기 위해 리세스(103) 및 갭(53) 내에 형성된다. 게이트 전극(122)은 리세스(103) 및 갭(53)의 남아 있는 부분을 채운다. 게이트 전극(122)은 Cu, Al, W 등과 같은 금속 함유 재료, 이들의 조합, 또는 이들의 다층으로 형성될 수 있으며, 예컨대, 전기 도금, 무전해 도금, 또는 다른 적합한 방법에 의해 형성될 수 있다. 게이트 전극(122)을 채운 후에, CMP와 같은 평탄화 공정을 수행하여 게이트 유전체 층(120) 및 게이트 전극(122) 재료의 과잉 부분들을 제거할 수 있으며, 이들 과잉 부분들은 제1 ILD(114)의 상단 표면 위에 존재한다. 따라서, 게이트 전극(122) 재료 및 게이트 유전체 층(120)의 남아 있는 부분들은 결과적인 NSFET 디바이스(100)의 대체 게이트를 형성한다. 게이트 전극(122) 및 대응하는 게이트 유전체 층(120)은 집합적으로 게이트 스택(123), 대체 게이트 구조물(123), 또는 금속 게이트 구조물(123)로 지칭될 수 있다. 각각의 게이트 스택(123)은 제각기의 나노시트(54) 위와 주위로 연장된다.
게이트 전극(122)이 도 14의 예에서 단일 층으로 예시되어 있지만, 본 기술 분야의 기술자는 게이트 전극(122)이 다층 구조물을 가질 수 있고, 장벽 층, 일함수 층, 시드 층 및 충전 금속과 같은 복수의 층을 포함할 수 있다는 것을 쉽게 이해할 것이다.
예를 들어, 장벽 층은 게이트 유전체 층(120) 위에 컨포멀하게 형성될 수 있다. 장벽 층은 티타늄 질화물과 같은 전기 전도성 재료를 포함할 수 있지만, 탄탈 질화물, 티타늄, 탄탈 등과 같은 다른 재료가 대안적으로 이용될 수 있다. 일함수 층은 장벽 층 위에 형성될 수 있다. 예시적인 p 타입 일함수 재료(p 타입 일함수 금속이라고 지칭될 수도 있음)는 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적합한 p 타입 일함수 재료, 또는 이들의 조합을 포함한다. 예시적인 n 타입 일함수 재료(n 타입 일함수 금속이라고 지칭될 수도 있음)는 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적합한 n 타입 일함수 재료, 또는 이들의 조합을 포함한다. 일함수 값은 일함수 층의 재료 조성과 연관되고, 따라서 일함수 층은 자신의 일함수 값을 조정하여, 목표 임계 전압(VTH)이 형성될 디바이스에서 달성되도록 선택된다. 다음, 일함수 층 위에 시드 층이 형성될 수 있다. 시드 층은 텅스텐, 구리, 또는 구리 합금으로 형성될 수 있지만, 다른 적합한 재료가 대안적으로 사용될 수 있다. 일단 시드 층이 형성되면, 시드 층 상에 충전 금속이 형성되어 개구부(103) 및 갭(53)을 채울 수 있다. 충전 금속은 텅스텐을 포함할 수 있지만, 알루미늄, 구리, 텅스텐 질화물, 루테늄, 은, 금, 로듐, 몰리브덴, 니켈, 코발트, 카드뮴, 아연, 이들의 합금, 이들의 조합 등과 같은 다른 적합한 재료가 대안적으로 이용될 수 있다.
여전히 도 14를 참조하면, 일부 실시예에서, NSFET 디바이스(100)의 채널 길이(Lg)는 약 14 nm 내지 약 17 nm이다. 일부 실시예에서, 게이트 스페이서(107)의 두께(T1)는 약 3.5 nm 내지 약 5 nm이다. 일부 실시예에서, 게이트 스페이서(107)의 유전 상수(예컨대, 전체 유전 상수)는 약 4.0 내지 5.5이다.
본 기술 분야의 기술자가 쉽게 이해하는 바와 같이, NSFET 디바이스(100)의 제조를 완료하기 위해 추가 공정이 수행될 수 있으므로, 여기서 세부 사항은 반복되지 않을 수 있다. 예를 들어, 제2 ILD는 제1 ILD(114) 위에 퇴적될 수 있다. 또한, 게이트 컨택트 및 소스/드레인 컨택트는 제2 ILD 및/또는 제1 ILD(114)를 관통하게 연장되어 게이트 전극(122) 및 소스/드레인 영역(112)에 각각 전기적으로 연결되도록 형성될 수 있다.
개시된 실시예의 변형이 가능하며, 본 개시 내용의 범위 내에 완전히 포함되도록 의도된다. 예를 들어, 형성된 디바이스(예컨대, n 타입 또는 p 타입 디바이스)의 타입에 따라, 제2 반도체 재료(54)가 제거될 수 있고, 제1 반도체 재료(52)는 형성된 NSFET 디바이스의 채널 영역으로서 기능하는 나노시트를 형성하도록 남을 수 있다. 제1 반도체 재료(52)가 나노시트를 형성하도록 남아 있는 실시예에서, 통상의 기술자가 쉽게 이해하는 바와 같이, 제2 반도체 재료(54)가 제거되기 전에 제2 반도체 재료(54)의 단부 부분을 따라 내부 스페이서(55)가 형성된다.
실시예는 이점을 달성할 수 있다. 개시된 방법 또는 구조물은 내부 스페이서(55)와 소스/드레인 영역(112) 사이에 에어 갭(56)을 형성함으로써 형성되는 NSFET 디바이스의 기생 캐패시턴스를 감소시킨다. 또한, 내부 스페이서(55)는 내부 스페이서(55)를 형성하기 위해 에칭 공정에 대한 내성이 있는 물리적으로 강한(예컨대, 고밀화된) 재료(들)로 형성된다. 결과적으로, 유전 상수와 에칭 내성 사이의 양호한 밸런스가 달성된다.
도 15는 일부 실시예에 따른 반도체 디바이스를 제조하는 방법의 플로우차트를 도시한 것이다. 도 15에 도시된 실시예 방법은 단지 많은 가능한 실시예 방법의 일 예에 불과하다는 것을 이해해야 한다. 본 기술 분야의 통상의 기술자는 많은 변형, 대안, 및 수정을 인식할 것이다. 예를 들어, 도 15에 도시된 바와 같은 다양한 단계가 추가, 제거, 대체, 재배열, 또는 반복될 수 있다.
도 15를 참조하면, 블럭(1010)에서, 나노구조물 위에 더미 게이트 구조물을 형성하고, 나노구조물은 기판 위에 돌출되어 있는 핀 위에 놓이고, 나노구조물은 제1 반도체 재료 층과 제2 반도체 재료 층을 교대로 포함한다. 블럭(1020)에서, 더미 게이트 구조물의 양측 상에서 나노구조물 내에 개구부를 형성하고, 개구부는 제1 반도체 재료의 단부 부분 및 제2 반도체 재료의 단부 부분을 노출시킨다. 블럭(1030)에서, 제1 측벽 리세스를 형성하기 위해 제1 반도체 재료의 노출된 단부 부분을 리세싱한다. 블럭(1040)에서, 다층 스페이서 막으로 제1 측벽 리세스를 채운다. 블럭(1050)에서, 제2 측벽 리세스를 형성하기 위해 다층 스페이서 막의 적어도 하나의 서브 층을 제거한다. 블럭(1060)에서, 적어도 하나의 서브 층을 제거한 후에, 개구부 내에 소스/드레인 영역을 형성하고, 소스/드레인 영역은 밀봉된 에어 갭을 형성하기 위해 제2 측벽 리세스를 밀봉한다.
일 실시예에서, 반도체 디바이스를 형성하는 방법은 나노구조물 위에 더미 게이트 구조물을 형성하는 단계 ― 나노구조물은 기판 위에 돌출되어 있는 핀 위에 놓이고, 나노구조물은 제1 반도체 재료 층과 제2 반도체 재료 층을 교대로 포함함 ―; 더미 게이트 구조물의 양측 상에서 나노구조물 내에 개구부를 형성하는 단계 ― 개구부는 제1 반도체 재료의 단부 부분 및 제2 반도체 재료의 단부 부분을 노출시킴 ―; 제1 측벽 리세스를 형성하기 위해 제1 반도체 재료의 노출된 단부 부분을 리세싱하는 단계; 다층 스페이서 막으로 제1 측벽 리세스를 채우는 단계; 제2 측벽 리세스를 형성하기 위해 다층 스페이서 막의 적어도 하나의 서브 층을 제거하는 단계; 및 적어도 하나의 서브 층을 제거한 후에 개구부 내에 소스/드레인 영역을 형성하는 단계 ― 소스/드레인 영역은 밀봉된 에어 갭을 형성하기 위해 제2 측벽 리세스를 밀봉함 ―를 포함한다. 일 실시예에서, 다층 스페이서 막은 제1 유전체 층 및 제2 유전체 층을 포함하고, 제2 유전체 층과 제1 유전체 층은 상이한 유전체 재료를 포함하고, 제1 측벽 리세스를 채우는 단계는 개구부 내 및 제1 측벽 리세스 내에 제1 유전체 층을 컨포멀하게 형성하는 단계; 및 제1 측벽 리세스를 채우기 위해 개구부 내에서 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계를 포함한다. 일 실시예에서, 제1 유전체 층은 SiCN, SiN, 또는 SiCON으로 형성되고, 제2 유전체 층은 SiCON, SiON, 또는 SiCO로 형성된다. 일 실시예에서, 제1 유전체 층은 제1 유전 상수를 갖고, 제2 유전체 층은 제1 유전 상수보다 더 작은 제2 유전 상수를 갖는다. 일 실시예에서, 제1 유전체 층은 제1 산소 원자 백분율을 갖고, 제2 유전체 층은 제1 산소 원자 백분율보다 더 높은 제2 산소 원자 백분율을 갖는다. 일 실시예에서, 다층 스페이서 막의 적어도 하나의 서브 층을 제거하는 단계는: 제1 측벽 리세스 외부에 배치된 제1 유전체 층의 제1 부분 및 제2 유전체 층의 제1 부분을 제거하기 위해 제1 에칭 공정을 수행하는 단계; 및 제1 에칭 공정을 수행한 후에, 제2 유전체 층에 대해 선택적인 에칭제를 사용하여 제2 에칭 공정을 수행하는 단계 ― 제2 에칭 공정 후에, 제1 유전체 층의 남아 있는 부분은 내부 스페이서를 형성함 ―를 포함한다. 일 실시예에서, 에칭제에 대한 제2 유전체 층의 제2 에칭 레이트는 에칭제에 대한 제1 유전체 층의 제1 에칭 레이트보다 10배 이상이다. 일 실시예에서, 제1 에칭 공정은 제1 건식 에칭 공정이고, 제2 에칭 공정은 제2 건식 에칭 공정이며, 제1 건식 에칭 공정과 제2 건식 에칭 공정은 상이한 에칭 가스를 사용하여 수행된다. 일 실시예에서, 제2 에칭 공정은 NF3, NH3, 또는 HF를 포함하는 가스를 사용하여 수행된다. 일 실시예에서, 방법은: 소스/드레인 영역을 형성한 후에, 더미 게이트 구조물 아래에 배치된 제1 반도체 재료 및 제2 반도체 재료를 노출시키기 위해 더미 게이트 구조물을 제거하는 단계; 노출된 제1 반도체 재료를 제거하는 단계 ― 노출된 제1 반도체 재료를 제거한 후에, 제2 반도체 재료는 남아서 복수의 나노시트를 형성함 ―; 및 복수의 나노시트 주위에 금속 게이트 구조물을 형성하는 단계를 더 포함한다. 일 실시예에서, 금속 게이트 구조물을 형성하는 단계는: 복수의 나노시트 주위에 게이트 유전체 재료를 컨포멀하게 형성하는 단계; 및 복수의 나노시트 주위의 게이트 유전체 재료 상에 전기 전도성 재료를 형성하는 단계를 포함한다.
일 실시예에서, 반도체 디바이스를 형성하는 방법은: 나노구조물 위에 제1 게이트 구조물을 형성하는 단계 ― 나노구조물은 제2 반도체 재료의 층과 인터리빙되는 제1 반도체 재료의 층을 포함하고, 나노구조물은 핀 위에 배치됨 ―; 제1 게이트 구조물의 양측 상에서 나노구조물 내에 리세스를 형성하는 단계; 제1 측벽 리세스를 형성하기 위해 리세스에 의해 노출된 제1 반도체 재료의 부분을 제거하는 단계; 다층 스페이서 막으로 제1 측벽 리세스를 채우는 단계 ― 다층 스페이서 막은 상이한 재료로 형성된 제1 스페이서 층 및 제2 스페이서 층을 포함함 ―; 제1 측벽 리세스로부터 제2 스페이서 층을 제거하는 단계 ― 제2 스페이서 층을 제거한 후에, 제1 측벽 리세스 내의 제1 스페이서 층의 부분은 내부 스페이서를 형성함 ―; 및 리세스 내에 소스/드레인 영역을 형성하는 단계 ― 소스/드레인 영역 및 내부 스페이서에 의해 에어 갭이 폐쇄됨 ―를 포함한다. 일 실시예에서, 제1 스페이서 층은 제1 유전체 재료로 형성되고, 제2 스페이서 층은 제2 유전체 재료로 형성되며, 제1 유전체 재료의 제1 유전 상수는 제2 유전체 재료의 제2 유전 상수보다 더 높다. 일 실시예에서, 제1 스페이서 층은 제1 측벽 리세스 내에 형성되고 제1 반도체 재료와 물리적으로 접촉하며, 제2 스페이서 층은 제1 스페이서 층에 의해 제1 반도체 재료로부터 분리된다. 일 실시예에서, 제1 스페이서 층 내의 산소 원자 백분율은 제2 스페이서 층 내의 산소 원자 백분율보다 더 낮다. 일 실시예에서, 제2 스페이서 층을 제거하는 단계는 제2 스페이서 층을 제거하기 위해 선택적 에칭 공정을 수행하는 단계를 포함한다.
일 실시예에서, 반도체 디바이스를 형성하는 방법은: 핀 위에 나노구조물을 형성하는 단계 ― 핀은 기판 위에 돌출되어 있으며, 나노구조물은 제1 반도체 재료 층과 제2 반도체 재료 층을 교대로 포함함 ―; 나노구조물 위에 제1 게이트 구조물을 형성하는 단계; 제1 게이트 구조물의 양측 상에서 나노구조물 내로 연장되는 소스/드레인 개구부를 형성하는 단계; 제1 측벽 리세스를 형성하기 위해 소스/드레인 개구부에 의해 노출된 제1 반도체 재료의 부분을 리세싱하는 단계; 소스/드레인 개구부 내 및 제1 측벽 리세스 내에 제1 스페이서 층을 컨포멀하게 형성하는 단계; 제1 스페이서 층 위에 제2 스페이서 층을 형성하는 단계 ― 제2 스페이서 층은 제1 측벽 리세스를 채움 ―; 제1 측벽 리세스 외부에 배치된 제1 스페이서 층의 제1 부분 및 제2 스페이서 층의 제1 부분을 제거하기 위해 트리밍 공정을 수행하는 단계; 트리밍 공정을 수행한 후에, 세정 공정을 수행하는 단계 ― 세정 공정은 제1 측벽 리세스 내에 배치된 제2 스페이서 층의 제2 부분을 제거하고, 세정 공정 후에, 제1 측벽 리세스 내의 제1 스페이서 층의 남아 있는 부분은 내부 스페이서를 형성함 ―; 및 소스/드레인 개구부 내에 소스/드레인 영역을 형성하는 단계 ― 소스/드레인 영역은 소스/드레인 영역과 내부 스페이서 사이의 에어 갭을 밀봉함 ―를 포함한다. 일 실시예에서, 제1 스페이서 층은 제1 유전 상수를 갖는 제1 유전체 재료로 형성되고, 제2 스페이서 층은 제2 유전 상수를 갖는 제2 유전체 재료로 형성되고, 제2 유전 상수는 제1 유전 상수보다 더 작다. 일 실시예에서, 세정 공정을 수행하는 단계는 제1 스페이서 층보다 제2 스페이서 층에 대해 더 높은 에칭 레이트를 갖는 에칭제를 사용하여 선택적 에칭 공정을 수행하는 단계를 포함한다. 일 실시예에서, 방법은 제1 게이트 구조물 주위에 유전체 층을 형성하는 단계; 제1 게이트 구조물 아래에 배치된 제1 반도체 재료 및 제2 반도체 재료를 노출시키기 위해 제1 게이트 구조물을 제거하는 단계; 제1 반도체 재료를 선택적으로 제거하는 단계 ― 제1 반도체 재료를 선택적으로 제거한 후에, 제2 반도체 재료는 남아서 나노시트를 형성함 ―; 및 나노시트 주위 및 위에 대체 게이트 구조물을 형성하는 단계를 더 포함한다.
전술한 내용은 본 기술 분야의 기술자가 본 개시 내용의 양태를 더 잘 이해할 수 있도록 몇몇 실시예의 특징을 개략적으로 설명하고 있다. 본 기술 분야의 기술자는 본원에 도입된 실시예와 동일한 목적을 수행하고 및/또는 동일한 효과를 달성하는 다른 공정 및 구조물을 설계하거나 수정하기 위한 토대로서 본 개시 내용을 용이하게 사용할 수 있다는 것을 이해해야 한다. 본 기술 분야의 기술자는 또한 이러한 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 인식해야 한다.
실시예들
실시예 1. 반도체 디바이스를 형성하는 방법으로서,
나노구조물 위에 더미 게이트 구조물을 형성하는 단계 ― 나노구조물은 기판 위에 돌출되어 있는 핀(fin) 위에 놓이며, 나노구조물은 제1 반도체 재료 층과 제2 반도체 재료 층을 교대로 포함함 ―;
더미 게이트 구조물의 양측 상에서 나노구조물 내에 개구부를 형성하는 단계 ― 개구부는 제1 반도체 재료의 단부 부분 및 제2 반도체 재료의 단부 부분을 노출시킴 ―;
제1 측벽 리세스를 형성하기 위해 제1 반도체 재료의 노출된 단부 부분을 리세싱하는 단계;
제1 측벽 리세스를 다층 스페이서 막으로 채우는 단계;
제2 측벽 리세스를 형성하기 위해 다층 스페이서 막의 적어도 하나의 서브 층을 제거하는 단계; 및
적어도 하나의 서브 층을 제거한 후에, 개구부 내에 소스/드레인 영역을 형성하는 단계 ― 소스/드레인 영역은 밀봉된 에어 갭을 형성하기 위해 제2 측벽 리세스를 밀봉함 ―
를 포함하는, 반도체 디바이스를 형성하는 방법.
실시예 2. 실시예 1에 있어서,
다층 스페이서 막은 제1 유전체 층 및 제2 유전체 층을 포함하고,
제2 유전체 층과 제1 유전체 층은 상이한 유전체 재료를 포함하며,
제1 측벽 리세스를 채우는 단계는:
개구부 내 및 제1 측벽 리세스 내에 제1 유전체 층을 컨포멀하게 형성하는 단계; 및
제1 측벽 리세스를 채우기 위해 개구부 내에서 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
실시예 3. 실시예 2에 있어서,
제1 유전체 층은 SiCN, SiN, 또는 SiCON으로 형성되고, 제2 유전체 층은 SiCON, SiON, 또는 SiCO로 형성되는 것인, 반도체 디바이스를 형성하는 방법.
실시예 4. 실시예 2에 있어서,
제1 유전체 층은 제1 유전 상수를 갖고, 제2 유전체 층은 제1 유전 상수보다 더 작은 제2 유전 상수를 갖는 것인, 반도체 디바이스를 형성하는 방법.
실시예 5. 실시예 4에 있어서,
제1 유전체 층은 제1 산소 원자 백분율을 갖고, 제2 유전체 층은 제1 산소 원자 백분율보다 더 높은 제2 산소 원자 백분율을 갖는 것인, 반도체 디바이스를 형성하는 방법.
실시예 6. 실시예 2에 있어서,
다층 스페이서 막의 적어도 하나의 서브 층을 제거하는 단계는:
제1 측벽 리세스 외부에 배치된 제1 유전체 층의 제1 부분 및 제2 유전체 층의 제1 부분을 제거하기 위해 제1 에칭 공정을 수행하는 단계; 및
제1 에칭 공정을 수행한 후에, 제2 유전체 층에 대해 선택적인 에칭제를 사용하여 제2 에칭 공정을 수행하는 단계 ― 제2 에칭 공정 후에, 제1 유전체 층의 남아 있는 부분이 내부 스페이서를 형성함 ―
를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
실시예 7. 실시예 6에 있어서,
에칭제에 대한 제2 유전체 층의 제2 에칭 레이트는 에칭제에 대한 제1 유전체 층의 제1 에칭 레이트보다 10배 이상인 것인, 반도체 디바이스를 형성하는 방법.
실시예 8. 실시예 6에 있어서,
제1 에칭 공정은 제1 건식 에칭 공정이고, 제2 에칭 공정은 제2 건식 에칭 공정이며, 제1 건식 에칭 공정 및 제2 건식 에칭 공정은 상이한 에칭 가스를 사용하여 수행되는 것인, 반도체 디바이스를 형성하는 방법.
실시예 9. 실시예 8에 있어서,
제2 에칭 공정은 NF3, NH3, 또는 HF를 포함하는 가스를 사용하여 수행되는 것인, 반도체 디바이스를 형성하는 방법.
실시예 10. 실시예 1에 있어서,
소스/드레인 영역을 형성한 후에, 더미 게이트 구조물 아래에 배치된 제1 반도체 재료 및 제2 반도체 재료를 노출시키기 위해 더미 게이트 구조물을 제거하는 단계;
노출된 제1 반도체 재료를 제거하는 단계 ― 노출된 제1 반도체 재료를 제거한 후에, 제2 반도체 재료는 남아서 복수의 나노시트를 형성함 ―; 및
복수의 나노시트 주위에 금속 게이트 구조물을 형성하는 단계
를 더 포함하는, 반도체 디바이스를 형성하는 방법.
실시예 11. 실시예 10에 있어서,
금속 게이트 구조물을 형성하는 단계는:
복수의 나노시트 주위에 게이트 유전체 재료를 컨포멀하게 형성하는 단계; 및
복수의 나노시트 주위의 게이트 유전체 재료 상에 전기 전도성 재료를 형성하는 단계를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
실시예 12. 반도체 디바이스를 형성하는 방법으로서,
나노구조물 위에 제1 게이트 구조물을 형성하는 단계 ― 나노구조물은 제2 반도체 재료의 층과 인터리빙되는(interleaved) 제1 반도체 재료의 층을 포함하며, 나노구조물은 핀 위에 배치됨 ―;
제1 게이트 구조물의 양측 상에서 나노구조물 내에 리세스를 형성하는 단계;
제1 측벽 리세스를 형성하기 위해 리세스에 의해 노출된 제1 반도체 재료의 부분을 제거하는 단계;
제1 측벽 리세스를 다층 스페이서 막으로 채우는 단계 ― 다층 스페이서 막은 상이한 재료로 형성되는 제1 스페이서 층 및 제2 스페이서 층을 포함함 ―;
제1 측벽 리세스로부터 제2 스페이서 층을 제거하는 단계 ― 제2 스페이서 층을 제거한 후에, 제1 측벽 리세스 내의 제1 스페이서 층의 부분이 내부 스페이서를 형성함 ―; 및
리세스 내에 소스/드레인 영역을 형성하는 단계 ― 소스/드레인 영역 및 내부 스페이서에 의해 에어 갭이 폐쇄됨 ―
를 포함하는, 반도체 디바이스를 형성하는 방법.
실시예 13. 실시예 12에 있어서,
제1 스페이서 층은 제1 유전체 재료로 형성되고, 제2 스페이서 층은 제2 유전체 재료로 형성되며, 제1 유전체 재료의 제1 유전 상수는 제2 유전체 재료의 제2 유전 상수보다 더 높은 것인, 반도체 디바이스를 형성하는 방법.
실시예 14. 실시예 13에 있어서,
제1 스페이서 층은 제1 측벽 리세스 내에 형성되고 제1 반도체 재료와 물리적으로 접촉하며, 제2 스페이서 층은 제1 스페이서 층에 의해 제1 반도체 재료로부터 분리되는 것인, 반도체 디바이스를 형성하는 방법.
실시예 15. 실시예 14에 있어서,
제1 스페이서 층 내의 산소 원자 백분율은 제2 스페이서 층 내의 산소 원자 백분율보다 더 낮은 것인, 반도체 디바이스를 형성하는 방법.
실시예 16. 실시예 14에 있어서,
제2 스페이서 층을 제거하는 단계는 제2 스페이서 층을 제거하기 위해 선택적 에칭 공정을 수행하는 단계를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
실시예 17. 반도체 디바이스를 형성하는 방법으로서,
핀 위에 나노구조물을 형성하는 단계 ― 핀은 기판 위에 돌출되어 있으며, 나노구조물은 제1 반도체 재료 층과 제2 반도체 재료 층을 교대로 포함함 ―;
나노구조물 위에 제1 게이트 구조물을 형성하는 단계;
제1 게이트 구조물의 양측 상에서 나노구조물 내로 연장되는 소스/드레인 개구부를 형성하는 단계;
제1 측벽 리세스를 형성하기 위해 소스/드레인 개구부에 의해 노출된 제1 반도체 재료의 부분을 리세싱하는 단계;
소스/드레인 개구부 내 및 제1 측벽 리세스 내에 제1 스페이서 층을 컨포멀하게 형성하는 단계;
제1 스페이서 층 위에 제2 스페이서 층을 형성하는 단계 ― 제2 스페이서 층은 제1 측벽 리세스를 채움 ―;
제1 측벽 리세스 외부에 배치된 제1 스페이서 층의 제1 부분 및 제2 스페이서 층의 제1 부분을 제거하기 위해 트리밍 공정을 수행하는 단계;
트리밍 공정을 수행한 후에, 세정 공정을 수행하는 단계 ― 세정 공정은 제1 측벽 리세스 내에 배치된 제2 스페이서 층의 제2 부분을 제거하며, 세정 공정 후에, 제1 측벽 리세스 내의 제1 스페이서 층의 남아 있는 부분이 내부 스페이서를 형성함 ―; 및
소스/드레인 개구부 내에 소스/드레인 영역을 형성하는 단계 ― 소스/드레인 영역은 소스/드레인 영역과 내부 스페이서 사이의 에어 갭을 밀봉함 ―
를 포함하는, 반도체 디바이스를 형성하는 방법.
실시예 18. 실시예 17에 있어서,
제1 스페이서 층은 제1 유전 상수를 갖는 제1 유전체 재료로 형성되고, 제2 스페이서 층은 제2 유전 상수를 갖는 제2 유전체 재료로 형성되며, 제2 유전 상수는 제1 유전 상수보다 더 작은 것인, 반도체 디바이스를 형성하는 방법.
실시예 19. 실시예 17에 있어서,
세정 공정을 수행하는 단계는 제1 스페이서 층보다 제2 스페이서 층에 대해 더 높은 에칭 레이트를 갖는 에칭제를 사용하여 선택적 에칭 공정을 수행하는 단계를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
실시예 20. 실시예 17에 있어서,
제1 게이트 구조물 주위에 유전체 층을 형성하는 단계;
제1 게이트 구조물 아래에 배치된 제1 반도체 재료 및 제2 반도체 재료를 노출시키기 위해 제1 게이트 구조물을 제거하는 단계;
제1 반도체 재료를 선택적으로 제거하는 단계 ― 제1 반도체 재료를 선택적으로 제거한 후에, 제2 반도체 재료는 남아서 나노시트를 형성함 ―; 및
나노시트 주위 및 위에 대체 게이트 구조물을 형성하는 단계
를 더 포함하는, 반도체 디바이스를 형성하는 방법.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법으로서,
    나노구조물 위에 더미 게이트 구조물을 형성하는 단계 ― 상기 나노구조물은 기판 위에 돌출되어 있는 핀(fin) 위에 놓이며, 상기 나노구조물은 제1 반도체 재료 층과 제2 반도체 재료 층을 교대로 포함함 ―;
    상기 더미 게이트 구조물의 양측 상에서 상기 나노구조물 내에 개구부를 형성하는 단계 ― 상기 개구부는 상기 제1 반도체 재료의 단부 부분 및 상기 제2 반도체 재료의 단부 부분을 노출시킴 ―;
    제1 측벽 리세스를 형성하기 위해 상기 제1 반도체 재료의 상기 노출된 단부 부분을 리세싱하는 단계;
    상기 제1 측벽 리세스를 다층 스페이서 막으로 채우는 단계;
    제2 측벽 리세스를 형성하기 위해 상기 다층 스페이서 막의 적어도 하나의 서브 층을 제거하는 단계; 및
    적어도 하나의 서브 층을 제거한 후에, 상기 개구부 내에 소스/드레인 영역을 형성하는 단계 ― 상기 소스/드레인 영역은 밀봉된 에어 갭을 형성하기 위해 상기 제2 측벽 리세스를 밀봉함 ―
    를 포함하는, 반도체 디바이스를 형성하는 방법.
  2. 제1항에 있어서,
    상기 다층 스페이서 막은 제1 유전체 층 및 제2 유전체 층을 포함하고,
    상기 제2 유전체 층과 상기 제1 유전체 층은 상이한 유전체 재료를 포함하며,
    상기 제1 측벽 리세스를 채우는 단계는:
    상기 개구부 내 및 상기 제1 측벽 리세스 내에 상기 제1 유전체 층을 컨포멀하게 형성하는 단계; 및
    상기 제1 측벽 리세스를 채우기 위해 상기 개구부 내에서 상기 제1 유전체 층 위에 상기 제2 유전체 층을 형성하는 단계를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  3. 제2항에 있어서,
    상기 제1 유전체 층은 SiCN, SiN, 또는 SiCON으로 형성되고, 상기 제2 유전체 층은 SiCON, SiON, 또는 SiCO로 형성되는 것인, 반도체 디바이스를 형성하는 방법.
  4. 제2항에 있어서,
    상기 제1 유전체 층은 제1 유전 상수를 갖고, 상기 제2 유전체 층은 상기 제1 유전 상수보다 더 작은 제2 유전 상수를 갖는 것인, 반도체 디바이스를 형성하는 방법.
  5. 제4항에 있어서,
    상기 제1 유전체 층은 제1 산소 원자 백분율을 갖고, 상기 제2 유전체 층은 상기 제1 산소 원자 백분율보다 더 높은 제2 산소 원자 백분율을 갖는 것인, 반도체 디바이스를 형성하는 방법.
  6. 제2항에 있어서,
    상기 다층 스페이서 막의 적어도 하나의 서브 층을 제거하는 단계는:
    상기 제1 측벽 리세스 외부에 배치된 상기 제1 유전체 층의 제1 부분 및 상기 제2 유전체 층의 제1 부분을 제거하기 위해 제1 에칭 공정을 수행하는 단계; 및
    상기 제1 에칭 공정을 수행한 후에, 상기 제2 유전체 층에 대해 선택적인 에칭제를 사용하여 제2 에칭 공정을 수행하는 단계 ― 상기 제2 에칭 공정 후에, 상기 제1 유전체 층의 남아 있는 부분이 내부 스페이서를 형성함 ―
    를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  7. 제6항에 있어서,
    상기 에칭제에 대한 상기 제2 유전체 층의 제2 에칭 레이트는 상기 에칭제에 대한 상기 제1 유전체 층의 제1 에칭 레이트보다 10배 이상인 것인, 반도체 디바이스를 형성하는 방법.
  8. 제6항에 있어서,
    상기 제1 에칭 공정은 제1 건식 에칭 공정이고, 상기 제2 에칭 공정은 제2 건식 에칭 공정이며, 상기 제1 건식 에칭 공정 및 상기 제2 건식 에칭 공정은 상이한 에칭 가스를 사용하여 수행되는 것인, 반도체 디바이스를 형성하는 방법.
  9. 반도체 디바이스를 형성하는 방법으로서,
    나노구조물 위에 제1 게이트 구조물을 형성하는 단계 ― 상기 나노구조물은 제2 반도체 재료의 층과 인터리빙되는(interleaved) 제1 반도체 재료의 층을 포함하며, 상기 나노구조물은 핀 위에 배치됨 ―;
    상기 제1 게이트 구조물의 양측 상에서 상기 나노구조물 내에 리세스를 형성하는 단계;
    제1 측벽 리세스를 형성하기 위해 상기 리세스에 의해 노출된 상기 제1 반도체 재료의 부분을 제거하는 단계;
    상기 제1 측벽 리세스를 다층 스페이서 막으로 채우는 단계 ― 상기 다층 스페이서 막은 상이한 재료로 형성되는 제1 스페이서 층 및 제2 스페이서 층을 포함함 ―;
    상기 제1 측벽 리세스로부터 상기 제2 스페이서 층을 제거하는 단계 ― 상기 제2 스페이서 층을 제거한 후에, 상기 제1 측벽 리세스 내의 상기 제1 스페이서 층의 부분이 내부 스페이서를 형성함 ―; 및
    상기 리세스 내에 소스/드레인 영역을 형성하는 단계 ― 상기 소스/드레인 영역 및 상기 내부 스페이서에 의해 에어 갭이 폐쇄됨 ―
    를 포함하는, 반도체 디바이스를 형성하는 방법.
  10. 반도체 디바이스를 형성하는 방법으로서,
    핀 위에 나노구조물을 형성하는 단계 ― 상기 핀은 기판 위에 돌출되어 있으며, 상기 나노구조물은 제1 반도체 재료 층과 제2 반도체 재료 층을 교대로 포함함 ―;
    상기 나노구조물 위에 제1 게이트 구조물을 형성하는 단계;
    상기 제1 게이트 구조물의 양측 상에서 나노구조물 내로 연장되는 소스/드레인 개구부를 형성하는 단계;
    제1 측벽 리세스를 형성하기 위해 상기 소스/드레인 개구부에 의해 노출된 제1 반도체 재료의 부분을 리세싱하는 단계;
    상기 소스/드레인 개구부 내 및 상기 제1 측벽 리세스 내에 제1 스페이서 층을 컨포멀하게 형성하는 단계;
    상기 제1 스페이서 층 위에 제2 스페이서 층을 형성하는 단계 ― 상기 제2 스페이서 층은 상기 제1 측벽 리세스를 채움 ―;
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