CN114078708A - 纳米片场效应晶体管器件及其形成方法 - Google Patents

纳米片场效应晶体管器件及其形成方法 Download PDF

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林文凯
张哲豪
卢永诚
徐志安
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开涉及纳米片场效应晶体管器件及其形成方法。一种形成半导体器件的方法包括：在纳米结构之上形成虚设栅极结构，其中，纳米结构在突出高于衬底的鳍上方，其中，纳米结构包括第一半导体材料和第二半导体材料的交替层；在纳米结构中在虚设栅极结构的相对侧上形成开口，这些开口暴露第一半导体材料的端部和第二半导体材料的端部；使第一半导体材料的暴露的端部凹陷，以形成第一侧壁凹部；用多层间隔件膜来填充第一侧壁凹部；去除多层间隔件膜的至少一个子层，以形成第二侧壁凹部；以及在去除至少一个子层之后，在开口中形成源极/漏极区域，其中，源极/漏极区域密封第二侧壁凹部以形成密封的气隙。

Description

纳米片场效应晶体管器件及其形成方法
技术领域
本公开总体涉及纳米片场效应晶体管器件及其形成方法。
背景技术
半导体器件被用于各种电子应用，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上顺序沉积材料的绝缘或电介质层、导电层和半导体层，并使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来持续改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件集成到给定区域中。然而，随着最小特征尺寸的减小，出现了应该解决的其他问题。
发明内容
根据本公开的一个实施例，提供了一种形成半导体器件的方法，所述方法包括：在纳米结构之上形成虚设栅极结构，其中，所述纳米结构在突出高于衬底的鳍上方，其中，所述纳米结构包括第一半导体材料和第二半导体材料的交替层；在所述纳米结构中在所述虚设栅极结构的相对侧上形成开口，所述开口暴露所述第一半导体材料的端部和所述第二半导体材料的端部；使所述第一半导体材料的暴露的端部凹陷，以形成第一侧壁凹部；用多层间隔件膜来填充所述第一侧壁凹部；去除所述多层间隔件膜的至少一个子层，以形成第二侧壁凹部；以及在去除所述至少一个子层之后，在所述开口中形成源极/漏极区域，其中，所述源极/漏极区域密封所述第二侧壁凹部以形成密封的气隙。
根据本公开的另一实施例，提供了一种形成半导体器件的方法，所述方法包括：在纳米结构之上形成第一栅极结构，其中，所述纳米结构包括交错的第一半导体材料层和第二半导体材料层，其中，所述纳米结构被设置在鳍之上；在所述纳米结构中在所述第一栅极结构的相对侧上形成凹部；去除所述第一半导体材料的由所述凹部暴露的部分，以形成第一侧壁凹部；用多层间隔件膜来填充所述第一侧壁凹部，其中，所述多层间隔件膜包括由不同的材料形成的第一间隔件层和第二间隔件层；从所述第一侧壁凹部去除所述第二间隔件层，其中，在去除所述第二间隔件层之后，所述第一间隔件层的位于所述第一侧壁凹部中的部分形成内部间隔件；以及在所述凹部中形成源极/漏极区域，其中，气隙被所述源极/漏极区域和所述内部间隔件包围。
根据本公开的又一实施例，提供了一种形成半导体器件的方法，所述方法包括：在鳍之上形成纳米结构，所述鳍突出高于衬底，所述纳米结构包括第一半导体材料和第二半导体材料的交替层；在所述纳米结构之上形成第一栅极结构；在所述第一栅极结构的相对侧上形成延伸到所述纳米结构中的源极/漏极开口；使所述第一半导体材料的由所述源极/漏极开口暴露的部分凹陷，以形成第一侧壁凹部；在所述源极/漏极开口中以及在所述第一侧壁凹部中共形地形成第一间隔件层；在所述第一间隔件层之上形成第二间隔件层，所述第二间隔件层填充所述第一侧壁凹部；执行修整工艺，以去除设置在所述第一侧壁凹部外部的所述第一间隔件层的第一部分和所述第二间隔件层的第一部分；在执行所述修整工艺之后，执行清洁工艺，其中，所述清洁工艺去除设置在所述第一侧壁凹部中的所述第二间隔件层的第二部分，其中，在所述清洁工艺之后，所述第一间隔件层的位于所述第一侧壁凹部中的剩余部分形成内部间隔件；以及在所述源极/漏极开口中形成源极/漏极区域，其中，所述源极/漏极区域密封所述源极/漏极区域与所述内部间隔件之间的气隙。
附图说明
在结合附图阅读时，可以从下面的具体实施方式中最佳地理解本公开的各方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小了。
图1以三维视图示出了根据一些实施例的纳米片场效应晶体管(NSFET)器件的示例。
图2、图3A、图3B、图4A、图4B、图5A、图5B、图6-11、图12A、图12B和图13-14是根据实施例的在各个制造阶段的纳米片场效应晶体管器件的截面图。
图15是一些实施例中的形成半导体器件的方法的流程图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个元件或特征相对于另外(一个或多个)元件或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。在本文的整个讨论中，除非另有说明，否则不同附图中的相同或相似附图标记指代使用(一种或多种)相同或相似材料通过相同或相似工艺而形成的相同或相似组件。
根据一些实施例，一种形成半导体器件的方法包括：在纳米结构之上形成虚设栅极结构，其中，纳米结构在突出高于衬底的鳍上方，其中，纳米结构包括第一半导体材料和第二半导体材料的交替层；在纳米结构中在虚设栅极结构的相对侧上形成开口，开口暴露第一半导体材料的端部和第二半导体材料的端部；使第一半导体材料的暴露的端部凹陷，以形成第一侧壁凹部；用多层间隔件膜来填充第一侧壁凹部；去除多层间隔件膜的至少一个子层，以形成第二侧壁凹部；以及在去除至少一个子层之后，在开口中形成源极/漏极区域，其中，源极/漏极区域密封第二侧壁凹部以形成密封的气隙。密封的气隙有助于减少所形成器件的寄生电容。
图1以三维视图示出了根据一些实施例的纳米片场效应晶体管(NSFET)器件的示例。NSFET器件包括突出高于衬底50的半导体鳍90(也称为鳍)。栅极电极122(例如，金属栅极)设置在鳍之上，并且源极/漏极区域112形成在栅极电极122的相对侧上。在鳍90之上和源极/漏极区域112之间形成多个纳米片54。在鳍90的相对侧上形成隔离区域96。围绕纳米片54形成栅极电介质层120。栅极电极122位于栅极电介质层120之上和周围。
图1进一步示出了在后续附图中使用的参考截面。截面A-A’沿着栅极电极122的纵轴，并且在例如与NSFET器件的源极/漏极区域112之间的电流流动方向垂直的方向上。截面B-B’垂直于截面A-A’并且沿着鳍的纵轴，并且在例如NSFET器件的源极/漏极区域112之间的电流流动的方向上。为了清楚起见，后续附图参考这些参考截面。
图2、图3A、图3B、图4A、图4B、图5A、图5B、图6-11、图12A、图12B和图13-15是根据实施例的在各个制造阶段的纳米片场效应晶体管(NSFET)器件100的截面图。
在图2中，提供衬底50。衬底50可以是半导体衬底，例如，体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，掺杂有p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如，硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，该衬底通常是硅衬底或玻璃衬底。也可以使用其他衬底，例如，多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或其组合。
多层堆叠64形成在衬底50上。多层堆叠64包括第一半导体材料52和第二半导体材料54的交替层。在图2中，由第一半导体材料52形成的层被标记为52A、52B、52C和52D，以及由第二半导体材料54形成的层被标记为54A、54B、54C和54D。图2所示的由第一半导体材料和第二半导体材料形成的层的数量仅是非限制性示例。其他数量的层也是可能的，并且完全旨在包括在本公开的范围内。
在一些实施例中，第一半导体材料52是适合于形成例如p型FET的沟道区域的外延材料，例如，硅锗(SixGe1-x，其中x可以在0到1的范围内)，并且第二半导体材料54是适合于形成例如n型FET的沟道区域的外延材料，例如，硅。在后续处理中，多层堆叠64(也可以称为外延材料堆叠)将被图案化以形成NSFET的沟道区域。具体地，多层堆叠64将被图案化以形成水平纳米片，并且所得NSFET的沟道区域包括多个水平纳米片。
多层堆叠64可以通过外延生长工艺来形成，其可以在生长室中执行。在一些实施例中，在外延生长工艺期间，生长室被周期性地暴露于用于选择性地生长第一半导体材料52的第一组前体，并且然后暴露于用于选择性地生长第二半导体材料54的第二组前体。第一组前体包括用于第一半导体材料(例如，硅锗)的前体，并且第二组前体包括用于第二半导体材料(例如，硅)的前体。在一些实施例中，第一组前体包括硅前体(例如，硅烷)和锗前体(例如，锗烷)，并且第二组前体包括硅前体但省略了锗前体。因此，外延生长工艺可以包括持续地使硅前体流到生长室，并且然后循环地进行以下操作：(1)在生长第一半导体材料52时，使锗前体流到生长室；以及(2)在生长第二半导体材料54时，禁止锗前体流到生长室。可以重复该周期性暴露，直到形成目标数量的层为止。
图3A、图3B、图4A、图4B、图5A、图5B、图6-11、图12A、图12B和图13-14是根据实施例的在后续制造阶段的NSFET器件100的截面图。图3A、图4A、图5A、图6-11、图12A和图13-14是沿着图1中的截面B-B’的截面图。图3B、图4B和图5B是沿着图1中的截面A-A’的截面图。图12B是图12A所示的NSFET器件100的一部分的放大图。尽管在附图中示出了一个鳍和一个栅极结构作为非限制性示例，但是应当理解，也可以形成其他数量的鳍和其他数量的栅极结构。
在图3A和图3B中，形成突出高于衬底50的鳍结构91。鳍结构91包括半导体鳍90和在半导体鳍90上方的纳米结构92。纳米结构92和半导体鳍90可以通过分别在多层堆叠64和衬底50中蚀刻沟槽来形成。
可以通过任何适当的方法来对鳍结构91进行图案化。例如，可以使用一个或多个光刻工艺来对鳍结构91进行图案化，包括双图案化工艺或多图案化工艺。通常，双图案化或多图案化工艺组合了光刻工艺和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层并使用光刻工艺对该牺牲层进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来对例如鳍结构91进行图案化。
在一些实施例中，使用剩余的间隔件来图案化掩模94，并且然后使用掩模94来图案化鳍结构91。掩模94可以是单层掩模，或者可以是多层掩模，例如，包括第一掩模层94A和第二掩模层94B的多层掩模。第一掩模层94A和第二掩模层94B可以各自由诸如氧化硅、氮化硅、其组合等之类的电介质材料形成，并且可以根据适当的技术来沉积或热生长。第一掩模层94A和第二掩模层94B是具有高蚀刻选择性的不同材料。例如，第一掩模层94A可以是氧化硅，并且第二掩模层94B可以是氮化硅。掩模94可以通过使用任何可接受的蚀刻工艺图案化第一掩模层94A和第二掩模层94B来形成。然后可以将掩模94用作蚀刻掩模来蚀刻衬底50和多层堆叠64。蚀刻可以是任何可接受的蚀刻工艺，例如，反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或它们的组合。在一些实施例中，蚀刻是各向异性蚀刻工艺。在蚀刻工艺之后，经图案化的多层堆叠64形成纳米结构92，并且经图案化的衬底50形成半导体鳍90，如图3A和图3B所示。因此，在所示的实施例中，纳米结构92也包括第一半导体材料52和第二半导体材料54的交替层，并且半导体鳍90由与衬底50相同的材料(例如，硅)形成。
接下来，在图4A和图4B中，在衬底50之上以及鳍结构91的相对侧上形成浅沟槽隔离(STI)区域96。作为形成STI区域96的示例，可以在衬底50之上形成绝缘材料。绝缘材料可以是氧化物(例如，氧化硅)、氮化物等、或它们的组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中进行基于CVD的材料沉积，并进行后固化以使其转变为另一种材料，例如，氧化物)等、或其组合来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。可以在形成绝缘材料之后执行退火工艺。
在实施例中，绝缘材料被形成为使得过量的绝缘材料覆盖鳍结构91。在一些实施例中，首先沿着衬底50和鳍结构91的表面形成衬里，并在衬里之上形成诸如上述的填充金属。在一些实施例中，衬里被省略。
接下来，对绝缘材料施加去除工艺以去除鳍结构91之上的过量的绝缘材料。在一些实施例中，可以采用诸如化学机械抛光(CMP)、回蚀工艺、其组合等之类的平坦化工艺。该平坦化工艺暴露纳米结构92，使得纳米结构92和绝缘材料的顶表面在平坦化工艺完成之后是齐平的。接下来，使绝缘材料凹陷以形成STI区域96。绝缘材料被凹陷为使得纳米结构92从相邻的STI区域96之间突出。半导体鳍90的顶部也可以从相邻的STI区域96之间突出。此外，STI区域96的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如，碟形)、或其组合。STI区域96的顶表面可以通过适当的蚀刻而形成为平坦的、凸的、和/或凹的。STI区域96可以使用可接受的蚀刻工艺来凹陷，例如，对绝缘材料的材料具有选择性(例如，以比半导体鳍90和纳米结构92的材料更快的速率来蚀刻绝缘材料的材料)的蚀刻工艺。例如，可以使用具有合适的蚀刻剂(例如，稀释氢氟酸(dHF))的化学氧化物去除。
仍参考图4A和图4B，在纳米结构92之上和STI区域96之上形成虚设电介质层97。虚设电介质层97可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的技术来沉积或热生长。在实施例中，在纳米结构92之上以及STI区域96的上表面之上共形地形成硅层，并且执行热氧化工艺以将所沉积的硅层转换为氧化物层来作为虚设电介质层97。
接下来，在图5A和图5B中，在鳍90之上和纳米结构92之上形成虚设栅极102。为了形成虚设栅极102，可以在虚设电介质层97之上形成虚设栅极层。虚设栅极层可以被沉积在虚设电介质层97之上，并且然后例如通过CMP来进行平坦化。虚设栅极层可以是导电材料，并且可以选自包括以下项的组：非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)等。虚设栅极层可以通过物理气相沉积(PVD)、CVD、溅射沉积、或本领域已知和使用的其他技术来沉积。虚设栅极层可以由相对于隔离区域96具有高蚀刻选择性的其他材料制成。
然后在虚设栅极层之上形成掩模104。掩模104可以由氮化硅、氮氧化硅、它们的组合等形成，并且可以使用可接受的光刻和蚀刻技术来图案化。在所示的实施例中，掩模104包括第一掩模层104A(例如，氧化硅层)和第二掩模层104B(例如，氮化硅层)。掩模104的图案然后通过可接受的蚀刻技术被转移到虚设栅极层以形成虚设栅极102，并且然后通过可接受的蚀刻技术被转移到虚设电介质层以形成虚设栅极电介质97。虚设栅极102覆盖纳米结构92的各个沟道区域。掩模104的图案可以用于将虚设栅极102与相邻的虚设栅极实体分离。虚设栅极102还可以具有与鳍90的长度方向基本垂直的长度方向。在一些实施例中，虚设栅极102和虚设栅极电介质97被统称为虚设栅极结构。
接下来，通过在纳米结构92、STI区域96和虚设栅极102之上共形地沉积绝缘材料来形成栅极间隔件层107。绝缘材料可以是氮化硅、碳氮化硅、其组合等。在一些实施例中，栅极间隔件层107包括多个子层。例如，可以通过热氧化或沉积来形成第一子层108(有时被称为栅极密封间隔件层)，并且可以在第一子层108上共形地沉积第二子层109(有时被称为主栅极间隔件层)。图5B示出了图5A中的NSFET器件100的截面图，但沿着图1中的截面A-A’。
接下来，在图6中，通过各向异性蚀刻工艺来蚀刻栅极间隔件层107以形成栅极间隔件107。该各向异性蚀刻工艺可以去除栅极间隔件层107的水平部分(例如，在STI区域96和虚设栅极102之上的部分)，并且栅极间隔件层107的剩余的垂直部分(例如，沿着虚设栅极102和虚设栅极电介质97的侧壁)形成栅极间隔件107。
在形成栅极间隔件107之后，可以执行针对轻掺杂源极/漏极(LDD)区域(未示出)的注入。可以将适当类型(例如，p型或n型)的杂质注入到暴露的纳米结构92和/或半导体鳍90中。n型杂质可以是诸如磷、砷、锑等之类的任何合适的n型杂质，并且p型杂质可以是诸如硼、BF2、铟等之类的任何合适的p型杂质。轻掺杂源极/漏极区域可以具有约1015cm-3至约1016cm-3的杂质浓度。可以使用退火工艺来激活所注入的杂质。
接下来，在图7中，在纳米结构92中形成开口110(也可称为凹部)。开口110可以延伸穿过纳米结构92并进入半导体鳍90。可以使用例如虚设栅极102作为蚀刻掩模来通过任何可接受的蚀刻技术形成开口110。开口110暴露第一半导体材料52的端部和第二半导体材料54的端部。
接下来，在图8中，在形成开口110之后，执行选择性蚀刻工艺(例如，使用蚀刻化学品的湿法蚀刻工艺)来使第一半导体材料52的被开口110暴露的端部凹陷，而基本上不侵蚀第二半导体材料54。在该选择性蚀刻工艺之后，在第一半导体材料52中在被去除的端部曾经所在的位置处形成凹部52R1。注意，由于凹部52R1，第一半导体材料52的侧壁从第二半导体材料54的侧壁54S凹进，并且因此凹部52R1也可以被称为侧壁凹部52R1(或第一侧壁凹部52R1)。
接下来，在图9中，多层间隔件膜58被形成在开口110中并填充侧壁凹部52R1。在图9的非限制性示例中，多层间隔件膜58包括第一电介质层55(也称为第一间隔件层)，以及与第一电介质层55不同的第二电介质层57(也称为第二间隔件层)。在所示的实施例中，第一电介质层55被(例如，共形地)形成在开口110中和侧壁凹部52R1中，并且第二电介质层57被(例如，共形地)形成在第一电介质层55之上。注意，第二电介质层57填充(例如，完全填充)侧壁凹部52R1。
在一些实施例中，第一电介质层55是具有第一介电常数的第一电介质材料，并且第二电介质层57是具有第二介电常数的第二电介质材料，该第二介电常数小于第一电介质材料的第一介电常数。在示例实施例中，第一介电常数在约5.0与约7.0之间，并且第二介电常数在约4.2与约5.7之间。在一些实施例中，第一电介质层55中的氧原子百分比低于第二电介质层57中的氧原子百分比。例如，第一电介质层55中的氧原子百分比可以小于约30原子百分比(at％)，并且第二电介质层57中的氧原子百分比可以在约30at％与约60at％之间。在形成内部间隔件55(参见图11)的后续选择性蚀刻工艺中，第二电介质层57中的较低介电常数和/或较高氧原子百分比可以对应于比第一电介质层55更高的蚀刻速率，并且因此可以针对该后续选择性蚀刻工艺提供蚀刻选择性。另外或替代地，第一电介质层55可以由具有比第二电介质层57(例如，具有约2.0g/cm3和约2.4g/cm3之间的密度)更高的密度(例如，在约2.5g/cm3和约2.9g/cm3之间)的电介质材料形成，使得在后续选择性蚀刻工艺中，第一电介质层55以比第二电介质层57更慢的速率被蚀刻(例如，去除)。例如，第一电介质层55可以是富碳(例如，具有约5at％和约20at％之间的碳原子百分比)电介质材料，和/或富氮(例如，具有约25at％和约45at％之间的氮原子百分比)电介质材料。
第一电介质层55可以是例如碳氮化硅(SiCN)、氮化硅(SiN)、碳氮氧化硅(SiCON)，并且第二电介质层57可以是例如碳氮氧化硅(SiCON)、氮氧化硅(SiON)、或碳氧化硅(SiCO)。在一些实施例中，第一电介质层55和第二电介质层57均由SiCON形成，但第一电介质层55和第二电介质层57中的碳原子百分比(C at％)和/或氮原子百分比(N at％)是不同的，以在后续蚀刻工艺中提供蚀刻选择性。第一电介质层55和第二电介质层57均可以通过诸如原子层沉积(ALD)之类的合适的形成方法来形成。在示例实施例中，使用高度共形沉积工艺来形成第一电介质层55和第二电介质层57，例如，对于长宽比大于20的开口具有大于或等于95％的沉积一致性的热ALD。例如，该共形沉积工艺的温度可以在约500℃至约680℃之间。
图9示出了具有两个电介质层(例如，55和57)的多层间隔件膜58来作为非限制性示例。多层间隔件膜58可以具有多于两个的不同电介质层(例如，具有两个至四个不同电介质层)，其中每个电介质层由与第一电介质层55或第二电介质层57相同或相似的材料形成。在其中多层间隔件膜58具有依次形成在开口110中的多于两个的不同电介质层的一些实施例中，较早形成在开口110中的电介质层可以具有比稍后形成在开口110中的另一电介质层更高的介电常数、更低的氧原子百分比、和/或更高的密度。多层间隔件膜58的这种材料选择可以有利地在用于形成内部间隔件(参见图11中的55)的后续选择性蚀刻工艺中提供蚀刻选择性。
接下来，在图10中，执行修整(trimming)工艺(也称为内部间隔件修整工艺)以去除(例如，完全去除)多层间隔件膜58的设置在侧壁凹部52R1外部的部分，例如，沿着开口110的侧壁和底部的部分以及沿着虚设栅极102的上表面的部分。在修整工艺之后，多层间隔件膜58的在侧壁凹部52R1内部的部分保留。
在一些实施例中，该修整工艺是诸如干法蚀刻工艺或湿法蚀刻工艺之类的合适的蚀刻工艺。在示例实施例中，执行使用包括以下项的气体源的干法蚀刻工艺，以去除多层间隔件膜58的设置在侧壁凹部52R1外部的部分：CHF3和O2的混合物；CF4和O2的混合物；NF3、CH3F和CHF3的混合物等。调节干法蚀刻工艺的参数(例如，气体源中的气体之间的混合比、压力、和/或气体的流速)以调整干法蚀刻工艺的横向蚀刻速率。在图10的示例中，在该修整工艺之后，第二电介质层57的剩余部分的侧壁从第二半导体材料54的侧壁54S凹进，以形成凹部57R。在其他实施例中，第二电介质层57的剩余部分的侧壁与侧壁54S齐平，或朝着开口110延伸超过第二半导体材料54的侧壁54S。这些及其他变型完全旨在包括在本公开的范围内。
接下来，在图11中，执行蚀刻工艺，该蚀刻工艺可以是预清洁工艺，其用于后续外延工艺以形成源极/漏极区域112。在所示实施例中，该蚀刻工艺选择性地去除第二电介质层57的剩余部分。在该蚀刻工艺之后，第一电介质层55的剩余部分(例如，第一侧壁凹部52R1内部的部分)形成内部间隔件55。
在图11中，内部间隔件55沿着凹进的第一半导体材料52的侧壁延伸并与其接触。内部间隔件55具有从第二半导体材料54的侧壁54S凹进的弯曲侧壁，并且因此形成凹部52R2(也称为侧壁凹部52R2或第二侧壁凹部52R2)。注意，在所示实施例中，第二侧壁凹部52R2大于凹部57R(参见图10)，但小于第一侧壁凹部52R1(参见图8)。在图11的示例中，第二电介质层57被蚀刻工艺完全去除。在其他实施例中，在蚀刻工艺之后，第二电介质层57的薄层(例如，具有小于约1nm的厚度)保留在内部间隔件55之上。这些及其他变型完全旨在包括在本公开的范围内。
在一些实施例中，去除第二电介质层57的剩余部分的蚀刻工艺(例如，选择性蚀刻工艺)是使用包括以下项的气体源执行的干法蚀刻工艺：三氟化氮(NF3)、氨(NH3)、氟化氢(HF)、其组合等。气体源可以进一步包括载气，例如，惰性气体。例如，可以使用包括HF和载气(例如，N2、Ar)的气体源来执行该蚀刻工艺。HF与载气之间的混合比(例如，体积比)可以为约1:100，并且该蚀刻工艺可以被执行约60秒的持续时间。可以通过该蚀刻工艺来实现每分钟15埃或更多的蚀刻速率，以及10或更高的蚀刻选择性。换句话说，在该选择性蚀刻工艺期间，第二电介质层57的蚀刻速率可以是第一电介质层55的蚀刻速率的10倍或更多倍。
接下来，在图12A中，在开口110中形成源极/漏极区域112。如图12A所示，源极/漏极区域112填充开口110，并密封第二侧壁凹部52R2以形成气隙56。在一些实施例中，气隙56是设置在源极/漏极区域112与相应的内部间隔件55之间的封闭腔(或封闭空间)。在图12A的示例中，每个气隙56被垂直地设置在第二半导体材料54的相邻层之间、或第二半导体材料54的层与鳍90之间。
在一些实施例中，源极/漏极区域112由(一种或多种)外延材料形成，并且因此也可以被称为外延源极/漏极区域112。在一些实施例中，外延源极/漏极区域112被形成在开口110中以在所形成的NSFET器件的各个沟道区域中施加应力，从而提高性能。外延源极/漏极区域112被形成为使得虚设栅极102被设置在外延源极/漏极区域112的相邻对之间。在一些实施例中，栅极间隔件107用于将外延源极/漏极区域112与虚设栅极102分开适当的横向距离，使得外延源极/漏极区域112不会使所得NSFET器件的随后形成的栅极短路。
在一些实施例中，外延源极/漏极区域112被外延生长在开口110中。外延源极/漏极区域112可以包括任何可接受的材料，例如，适合于n型或p型器件的材料。例如，当形成n型器件时，外延源极/漏极区域112可以包括在沟道区域中施加拉伸应变的材料，例如，硅、SiC、SiCP、SiP等。类似地，当形成p型器件时，外延源极/漏极区域112可以包括在沟道区域中施加压缩应变的材料，例如，SiGe、SiGeB、Ge、GeSn等。外延源极/漏极区域112可以具有从鳍的相应表面凸起的表面，并且可以具有小平面。
外延源极/漏极区域112和/或鳍可以被注入有掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，然后进行退火。源极/漏极区域可以具有约1019cm-3至约1021cm-3之间的杂质浓度。用于源极/漏极区域的n型和/或p型杂质可以是任何先前讨论的杂质。在一些实施例中，外延源极/漏极区域112可以在生长期间被原位掺杂。
作为用于形成外延源极/漏极区域112的外延工艺的结果，外延源极/漏极区域112的上表面具有小平面，这些小平面横向向外扩展超过鳍90的侧壁。在一些实施例中，设置在相邻的鳍之上的相邻的外延源极/漏极区域112在该外延工艺完成之后保持分离。在其他实施例中，这些小平面使得设置在同一NSFET的相邻的鳍之上的相邻的外延源极/漏极区域112合并。
图12B示出了图12A中的区域60的放大图。如图12B所示，气隙56的高度L1(在气隙56的上表面和下表面之间测量)可以在约2nm至约8nm之间，并且气隙56的宽度W1(在源极/漏极区域112和气隙56的横向远离源极/漏极区域112的侧壁之间测量)可以在约0.5nm至约5.5nm之间。此外，内部间隔件55的高度L2(在内部间隔件55的上表面和下表面之间测量)可以在约9nm至约13nm之间，并且内部间隔件55的宽度W2(在源极/漏极区域112和内部间隔件55的横向远离源极/漏极区域112的侧壁之间测量)可以在约3nm至约6nm之间。
图12A和图12B中的每个气隙56和相应的内部间隔件55被统称为气隙间隔件63。气隙56和相应的气隙间隔件63之间的体积比在约20％和约80％之间。由于空气的介电常数约为1，其小于通常用于形成内部间隔件的电介质材料的介电常数，因此在气隙间隔件63中具有气隙56降低了气隙间隔件63的整体(例如，平均)介电常数，这有利地减小了所形成的器件的寄生电容。例如，与参考设计(其中气隙间隔件63被具有相同尺寸但由单层SiCN(其介电常数约为7.0)形成的内部间隔件代替)相比，寄生电容减小了5％～10％。在一些实施例中，气隙间隔件63的总体(例如，平均)介电常数在约2.0与约4.5之间。
通过用多层间隔件膜58来填充侧壁凹部52R1，所公开的实施例实现了介电常数和抗蚀刻性之间的平衡。为了理解当前公开的实施例的优点，考虑两个参考设计，其中，第一参考设计使用单层具有相对低的介电常数的电介质材料(例如，SiCON、SiON或SiO)来填充侧壁凹部52R1，并且然后蚀刻该单层以形成内部间隔件，并且第二参考设计使用单层具有相对高的介电常数的电介质材料(例如，SiCN或SiN)来填充侧壁凹部52R1，并且然后蚀刻该单层以形成内部间隔件。尽管第一参考设计可以针对内部间隔件实现较低介电常数，但是由于具有低介电常数的电介质材料的高蚀刻速率，所以内部间隔件在蚀刻工艺期间可能容易例如被过度蚀刻而损坏。第二参考设计可以形成物理上坚固(例如，致密)的内部间隔件，但是可能会受到高介电常数的影响。通过使用多层间隔件膜58，当前公开的实施例由于通过从侧壁凹部52R1去除第二电介质层57所形成的气隙56而降低了气隙间隔件63的介电常数。同时，通过第一电介质层55的电介质材料形成了坚固(例如，更致密)的内部间隔件。
接下来，在图13中，在源极/漏极区域112之上和虚设栅极102之上(例如，共形地)形成接触蚀刻停止层(CESL)116，并且然后在CESL116之上沉积第一层间电介质(ILD)114。CESL 116由具有与第一ILD114不同的蚀刻速率的材料形成，并且可以使用PECVD而由氮化硅形成，但是可以使用诸如氧化硅、氮氧化硅、其组合等之类的其他电介质材料，以及形成CESL 116的替代技术，例如，低压CVD(LPCVD)、PVD等。
第一ILD 114可以由电介质材料形成，并且可以通过诸如CVD、等离子体增强CVD(PECVD)或FCVD之类的任何合适的方法来沉积。用于第一ILD 114的电介质材料可以包括氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。
接下来，去除虚设栅极102。为了去除虚设栅极102，可以执行诸如CMP之类的平坦化工艺以使第一ILD 114和CESL 116的顶表面与虚设栅极102和栅极间隔件107的顶表面齐平。该平坦化工艺还可以去除虚设栅极102上的掩模104(参见图5A)(如果该掩模104尚未被形成栅极间隔件107的各向异性蚀刻工艺去除的话)，以及栅极间隔件107的沿着掩模104的侧壁的部分。在该平坦化工艺之后，虚设栅极102、栅极间隔件107和第一ILD 114的顶表面是齐平的。因此，虚设栅极102的顶表面在第一ILD 114的上表面处暴露。
在平坦化工艺之后，在(一个或多个)蚀刻步骤中去除虚设栅极102，从而在栅极间隔件107之间形成凹部103(也可称为开口103)。在一些实施例中，通过各向异性干法蚀刻工艺来去除虚设栅极102。例如，该蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，该(一种或多种)反应气体选择性地蚀刻虚设栅极102而不蚀刻第一ILD 114或栅极间隔件107。凹部103暴露NSFET的沟道区域。沟道区域被设置在外延源极/漏极区域112的相邻对之间。在去除虚设栅极102期间，虚设栅极电介质97可以在虚设栅极102被蚀刻时用作蚀刻停止层。然后可以在去除虚设栅极102之后去除虚设栅极电介质97。在去除虚设栅极102之后，设置在虚设栅极102下方的第一半导体材料52和第二半导体材料54被凹部103暴露。
接下来，去除第一半导体材料52以释放第二半导体材料54。在去除第一半导体材料52之后，第二半导体材料54形成水平延伸(例如，平行于衬底50的主要上表面)的多个纳米片54。纳米片54可以被统称为所形成的NSFET器件100的沟道区域或沟道层。如图13所示，通过去除第一半导体材料52而在纳米片54之间形成间隙53(例如，空的空间)。在一些实施例中，纳米片54也可以称为纳米线，并且NSFET器件100也可以称为栅极全环绕(GAA)器件。
在一些实施例中，通过选择性蚀刻工艺来去除第一半导体材料52，该选择性蚀刻工艺使用对第一半导体材料52具有选择性(例如，具有更高的蚀刻速率)的蚀刻剂，使得第一半导体材料52被去除而基本上不侵蚀第二半导体材料54。在实施例中，执行各向同性蚀刻工艺以去除第一半导体材料52。该各向同性蚀刻工艺可以使用蚀刻气体以及(可选地)载气来执行。在一些实施例中，蚀刻气体包括HF；F2和HF的混合物等，并且载气可以是惰性气体，例如，Ar、He、N2、其组合等。在一些实施例中，使用诸如去离子水中的溶解臭氧(DIO)之类的蚀刻剂来选择性地去除第一半导体材料52。
接下来，在图14中，在凹部103和间隙53中(例如，共形地)形成栅极电介质层120。栅极电介质层120环绕纳米片54，内衬于内部间隔件55的侧壁以及栅极间隔件107的侧壁，并沿着鳍90的上表面和侧壁延伸。根据一些实施例，栅极电介质层120包括氧化硅、氮化硅、或其多层。在一些实施例中，栅极电介质层120包括高k电介质材料，并且在这些实施例中，栅极电介质层120可以具有大于约7.0的介电常数，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、或Pb、或其组合的金属氧化物或硅酸盐。栅极电介质层120的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。
接下来，在凹部103和间隙53中形成栅极电极材料(例如，导电材料)以形成栅极电极122。栅极电极122填充凹部103和间隙53的剩余部分。栅极电极122可以由诸如Cu、Al、W等、其组合、或其多层之类的含金属材料制成，并且可以通过例如电镀、化学镀、或其他合适的方法形成。在填充栅极电极122之后，可以执行诸如CMP之类的平坦化工艺以去除栅极电极122的材料和栅极电介质层120的多余部分，这些多余部分在第一ILD 114的顶表面之上。栅极电极122的材料和栅极电介质层120的剩余部分因此形成所得NSFET器件100的替换栅极。栅极电极122和相应的栅极电介质层120可以被统称为栅极堆叠123、替换栅极结构123或金属栅极结构123。每个栅极堆叠123在相应的纳米片54之上和周围延伸。
尽管在图14的示例中将栅极电极122示为单层，但本领域技术人员将容易理解，栅极电极122可以具有多层结构并且可以包括多个层，例如，阻挡层、功函数层、晶种层和填充金属。
例如，可以在栅极电介质层120之上共形地形成阻挡层。该阻挡层可以包括诸如氮化钛之类的导电材料，但可以替代地使用其他材料，例如，氮化钽、钛、钽等。可以在阻挡层之上形成功函数层。示例性的p型功函数材料(也可以称为p型功函数金属)包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函数金属、或其组合。示例性的n型功函数材料(也可以称为n型功函数金属)包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函数材料、或其组合。功函数值与功函数层的材料成分相关联，因此选择功函数层以调节其功函数值，从而在要形成的器件中实现目标阈值电压VTH。接下来，可以在功函数层之上形成晶种层。晶种层可以由钨、铜、或铜合金形成，但可以替代地使用其他合适的材料。一旦形成晶种层，则可以在晶种层上形成填充金属，从而填充开口103和间隙53。填充金属可以包括钨，但可以替代地使用其他合适的材料，例如，铝、铜、氮化钨、钌、银、金、铑、钼、镍、钴、镉、锌、它们的合金、其组合等。
仍参考图14，在一些实施例中，NSFET器件100的沟道长度Lg在约14nm至约17nm之间。在一些实施例中，栅极间隔件107的厚度T1在约3.5nm至约5nm之间。在一些实施例中，栅极间隔件107的介电常数(例如，总介电常数)在约4.0至5.5之间。
如本领域普通技术人员容易理解的，可以执行附加处理以完成NSFET器件100的制造，因此这里可不再重复细节。例如，可以在第一ILD 114之上沉积第二ILD。此外，可以形成栅极接触件和源极/漏极接触件，其分别延伸穿过第二ILD和/或第一ILD 114而电耦合至栅极电极122和源极/漏极区域112。
所公开实施例的变型是可能的并完全旨在包括在本公开的范围内。例如，取决于所形成的器件的类型(例如，n型还是p型器件)，第二半导体材料54可以被去除，并且第一半导体材料52可以保留以形成纳米片来用作所形成的NSFET器件的沟道区域。如本领域普通技术人员容易理解的那样，在其中第一半导体材料52保留以形成纳米片的实施例中，在去除第二半导体材料54之前，沿着第二半导体材料54的端部形成内部间隔件55。
实施例可以实现优点。所公开的方法或结构通过在内部间隔件55与源极/漏极区域112之间形成气隙56而减小了所形成的NSFET器件的寄生电容。此外，内部间隔件55由物理上坚固(例如，致密)的(一种或多种)材料形成，这些材料具有对形成内部间隔件55的蚀刻工艺的抗性。结果，在介电常数和抗蚀刻性之间实现了良好的平衡。
图15示出了根据一些实施例的制造半导体器件的方法的流程图。应理解，图15所示的实施例方法仅是许多可能的实施例方法的示例。本领域普通技术人员将认识到许多变化、替代和修改。例如，图15所示的各个步骤可被添加、移除、替换、重新布置、或重复。
参考图15，在框1010，在纳米结构之上形成虚设栅极结构，其中，纳米结构在突出高于衬底的鳍上方，其中，纳米结构包括第一半导体材料和第二半导体材料的交替层。在框1020，在纳米结构中在虚设栅极结构的相对侧上形成开口，这些开口暴露第一半导体材料的端部和第二半导体材料的端部。在框1030，使第一半导体材料的暴露的端部凹陷，以形成第一侧壁凹部。在框1040，用多层间隔件膜来填充第一侧壁凹部。在框1050，去除多层间隔件膜的至少一个子层，以形成第二侧壁凹部。在框1060，在去除至少一个子层之后，在开口中形成源极/漏极区域，其中，源极/漏极区域密封第二侧壁凹部以形成密封的气隙。
在一个实施例中，一种形成半导体器件的方法包括：在纳米结构之上形成虚设栅极结构，其中，纳米结构在突出高于衬底的鳍上方，其中，纳米结构包括第一半导体材料和第二半导体材料的交替层；在纳米结构中在虚设栅极结构的相对侧上形成开口，这些开口暴露第一半导体材料的端部和第二半导体材料的端部；使第一半导体材料的暴露的端部凹陷，以形成第一侧壁凹部；用多层间隔件膜来填充第一侧壁凹部；去除多层间隔件膜的至少一个子层，以形成第二侧壁凹部；以及在去除至少一个子层之后，在开口中形成源极/漏极区域，其中，源极/漏极区域密封第二侧壁凹部以形成密封的气隙。在一个实施例中，多层间隔件膜包括第一电介质层和第二电介质层，其中，第二电介质层和第一电介质层包括不同的电介质材料，其中，填充第一侧壁凹部包括：在开口中以及在第一侧壁凹部中共形地形成第一电介质层；以及在开口中在第一电介质层之上形成第二电介质层，以填充第一侧壁凹部。在一个实施例中，第一电介质层由SiCN、SiN或SiCON形成，并且第二电介质层由SiCON、SiON或SiCO形成。在一个实施例中，第一电介质层具有第一介电常数，并且第二电介质层具有小于第一介电常数的第二介电常数。在一个实施例中，第一电介质层具有第一氧原子百分比，并且第二电介质层具有高于第一氧原子百分比的第二氧原子百分比。在一个实施例中，去除多层间隔件膜的至少一个子层包括：执行第一蚀刻工艺，以去除设置在第一侧壁凹部外部的第一电介质层的第一部分以及第二电介质层的第一部分；以及在执行第一蚀刻工艺之后，使用对第二电介质层具有选择性的蚀刻剂来执行第二蚀刻工艺，其中，在第二蚀刻工艺之后，第一电介质层的剩余部分形成内部间隔件。在一个实施例中，第二电介质层对于该蚀刻剂的第二蚀刻速率是第一电介质层对于该蚀刻剂的第一蚀刻速率的十倍或更多倍。在一个实施例中，第一蚀刻工艺是第一干法蚀刻工艺，并且第二蚀刻工艺是第二干法蚀刻工艺，其中，第一干法蚀刻工艺和第二干法蚀刻工艺是使用不同的蚀刻气体来执行的。在一个实施例中，第二蚀刻工艺是使用包括NF3、NH3或HF的气体来执行的。在一个实施例中，该方法还包括：在形成源极/漏极区域之后，去除虚设栅极结构以暴露设置在虚设栅极结构下方的第一半导体材料和第二半导体材料；去除暴露的第一半导体材料，其中，在去除暴露的第一半导体材料之后，第二半导体材料保留并形成多个纳米片；以及围绕该多个纳米片形成金属栅极结构。在一个实施例中，形成金属栅极结构包括：围绕该多个纳米片来共形地形成栅极电介质材料；以及围绕该多个纳米片在栅极电介质材料上形成导电材料。
在一个实施例中，一种形成半导体器件的方法包括：在纳米结构之上形成第一栅极结构，其中，纳米结构包括交错的第一半导体材料层和第二半导体材料层，其中，纳米结构被设置在鳍之上；在纳米结构中在第一栅极结构的相对侧上形成凹部；去除第一半导体材料的由凹部暴露的部分，以形成第一侧壁凹部；用多层间隔件膜来填充第一侧壁凹部，其中，多层间隔件膜包括由不同的材料形成的第一间隔件层和第二间隔件层；从第一侧壁凹部去除第二间隔件层，其中，在去除第二间隔件层之后，第一间隔件层的位于第一侧壁凹部中的部分形成内部间隔件；以及在凹部中形成源极/漏极区域，其中，气隙被源极/漏极区域和内部间隔件包围。在一个实施例中，第一间隔件层由第一电介质材料形成，并且第二间隔件层由第二电介质材料形成，其中，第一电介质材料的第一介电常数高于第二电介质材料的第二介电常数。在一个实施例中，第一间隔件层被形成在第一侧壁凹部中并与第一半导体材料实体接触，其中，第二间隔件层通过第一间隔件层与第一半导体材料分隔开。在一个实施例中，第一间隔件层中的氧原子百分比低于第二间隔件层中的氧原子百分比。在一个实施例中，去除第二间隔件层包括执行选择性蚀刻工艺以去除第二间隔件层。
在一个实施例中，一种形成半导体器件的方法包括：在鳍之上形成纳米结构，鳍突出高于衬底，纳米结构包括第一半导体材料和第二半导体材料的交替层；在纳米结构之上形成第一栅极结构；在第一栅极结构的相对侧上形成延伸到纳米结构中的源极/漏极开口；使第一半导体材料的由源极/漏极开口暴露的部分凹陷，以形成第一侧壁凹部；在源极/漏极开口中以及在第一侧壁凹部中共形地形成第一间隔件层；在第一间隔件层之上形成第二间隔件层，第二间隔件层填充第一侧壁凹部；执行修整工艺，以去除设置在第一侧壁凹部外部的第一间隔件层的第一部分和第二间隔件层的第一部分；在执行修整工艺之后，执行清洁工艺，其中，清洁工艺去除设置在第一侧壁凹部中的第二间隔件层的第二部分，其中，在清洁工艺之后，第一间隔件层的位于第一侧壁凹部中的剩余部分形成内部间隔件；以及在源极/漏极开口中形成源极/漏极区域，其中，源极/漏极区域密封源极/漏极区域与内部间隔件之间的气隙。在一个实施例中，第一间隔件层由具有第一介电常数的第一电介质材料形成，并且第二间隔件层由具有第二介电常数的第二电介质材料形成，其中，第二介电常数小于第一介电常数。在一个实施例中，执行清洁工艺包括：使用对第二间隔件层具有比第一间隔件层更高的蚀刻速率的蚀刻剂来执行选择性蚀刻工艺。在一个实施例中，该方法还包括：围绕第一栅极结构形成电介质层；去除第一栅极结构以暴露设置在第一栅极结构下方的第一半导体材料和第二半导体材料；选择性地去除第一半导体材料，其中，在选择性地去除第一半导体材料之后，第二半导体材料保留并形成纳米片；以及围绕纳米片并在纳米片之上形成替换栅极结构。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种形成半导体器件的方法，所述方法包括：在纳米结构之上形成虚设栅极结构，其中，所述纳米结构在突出高于衬底的鳍上方，其中，所述纳米结构包括第一半导体材料和第二半导体材料的交替层；在所述纳米结构中在所述虚设栅极结构的相对侧上形成开口，所述开口暴露所述第一半导体材料的端部和所述第二半导体材料的端部；使所述第一半导体材料的暴露的端部凹陷，以形成第一侧壁凹部；用多层间隔件膜来填充所述第一侧壁凹部；去除所述多层间隔件膜的至少一个子层，以形成第二侧壁凹部；以及在去除所述至少一个子层之后，在所述开口中形成源极/漏极区域，其中，所述源极/漏极区域密封所述第二侧壁凹部以形成密封的气隙。
示例2是示例1所述的方法，其中，所述多层间隔件膜包括第一电介质层和第二电介质层，其中，所述第二电介质层和所述第一电介质层包括不同的电介质材料，其中，填充所述第一侧壁凹部包括：在所述开口中以及在所述第一侧壁凹部中共形地形成所述第一电介质层；以及在所述开口中在所述第一电介质层之上形成所述第二电介质层，以填充所述第一侧壁凹部。
示例3是示例2所述的方法，其中，所述第一电介质层由SiCN、SiN或SiCON形成，并且所述第二电介质层由SiCON、SiON或SiCO形成。
示例4是示例2所述的方法，其中，所述第一电介质层具有第一介电常数，并且所述第二电介质层具有小于所述第一介电常数的第二介电常数。
示例5是示例4所述的方法，其中，所述第一电介质层具有第一氧原子百分比，并且所述第二电介质层具有高于所述第一氧原子百分比的第二氧原子百分比。
示例6是示例2所述的方法，其中，去除所述多层间隔件膜的至少一个子层包括：执行第一蚀刻工艺，以去除设置在所述第一侧壁凹部外部的所述第一电介质层的第一部分以及所述第二电介质层的第一部分；以及在执行所述第一蚀刻工艺之后，使用对所述第二电介质层具有选择性的蚀刻剂来执行第二蚀刻工艺，其中，在所述第二蚀刻工艺之后，所述第一电介质层的剩余部分形成内部间隔件。
示例7是示例6所述的方法，其中，所述第二电介质层对于所述蚀刻剂的第二蚀刻速率是所述第一电介质层对于所述蚀刻剂的第一蚀刻速率的十倍或更多倍。
示例8是示例6所述的方法，其中，所述第一蚀刻工艺是第一干法蚀刻工艺，并且所述第二蚀刻工艺是第二干法蚀刻工艺，其中，所述第一干法蚀刻工艺和所述第二干法蚀刻工艺是使用不同的蚀刻气体来执行的。
示例9是示例8所述的方法，其中，所述第二蚀刻工艺是使用包括NF3、NH3或HF的气体来执行的。
示例10是示例1所述的方法，还包括：在形成所述源极/漏极区域之后，去除所述虚设栅极结构以暴露设置在所述虚设栅极结构下方的所述第一半导体材料和所述第二半导体材料；去除暴露的所述第一半导体材料，其中，在去除暴露的所述第一半导体材料之后，所述第二半导体材料保留并形成多个纳米片；以及围绕所述多个纳米片来形成金属栅极结构。
示例11是示例10所述的方法，其中，形成所述金属栅极结构包括：围绕所述多个纳米片来共形地形成栅极电介质材料；以及围绕所述多个纳米片在所述栅极电介质材料上形成导电材料。
示例12是一种形成半导体器件的方法，所述方法包括：在纳米结构之上形成第一栅极结构，其中，所述纳米结构包括交错的第一半导体材料层和第二半导体材料层，其中，所述纳米结构被设置在鳍之上；在所述纳米结构中在所述第一栅极结构的相对侧上形成凹部；去除所述第一半导体材料的由所述凹部暴露的部分，以形成第一侧壁凹部；用多层间隔件膜来填充所述第一侧壁凹部，其中，所述多层间隔件膜包括由不同的材料形成的第一间隔件层和第二间隔件层；从所述第一侧壁凹部去除所述第二间隔件层，其中，在去除所述第二间隔件层之后，所述第一间隔件层的位于所述第一侧壁凹部中的部分形成内部间隔件；以及在所述凹部中形成源极/漏极区域，其中，气隙被所述源极/漏极区域和所述内部间隔件包围。
示例13是示例12所述的方法，其中，所述第一间隔件层由第一电介质材料形成，并且所述第二间隔件层由第二电介质材料形成，其中，所述第一电介质材料的第一介电常数高于所述第二电介质材料的第二介电常数。
示例14是示例13所述的方法，其中，所述第一间隔件层被形成在所述第一侧壁凹部中并与所述第一半导体材料实体接触，其中，所述第二间隔件层通过所述第一间隔件层与所述第一半导体材料分隔开。
示例15是示例14所述的方法，其中，所述第一间隔件层中的氧原子百分比低于所述第二间隔件层中的氧原子百分比。
示例16是示例14所述的方法，其中，去除所述第二间隔件层包括执行选择性蚀刻工艺以去除所述第二间隔件层。
示例17是一种形成半导体器件的方法，所述方法包括：在鳍之上形成纳米结构，所述鳍突出高于衬底，所述纳米结构包括第一半导体材料和第二半导体材料的交替层；在所述纳米结构之上形成第一栅极结构；在所述第一栅极结构的相对侧上形成延伸到所述纳米结构中的源极/漏极开口；使所述第一半导体材料的由所述源极/漏极开口暴露的部分凹陷，以形成第一侧壁凹部；在所述源极/漏极开口中以及在所述第一侧壁凹部中共形地形成第一间隔件层；在所述第一间隔件层之上形成第二间隔件层，所述第二间隔件层填充所述第一侧壁凹部；执行修整工艺，以去除设置在所述第一侧壁凹部外部的所述第一间隔件层的第一部分和所述第二间隔件层的第一部分；在执行所述修整工艺之后，执行清洁工艺，其中，所述清洁工艺去除设置在所述第一侧壁凹部中的所述第二间隔件层的第二部分，其中，在所述清洁工艺之后，所述第一间隔件层的位于所述第一侧壁凹部中的剩余部分形成内部间隔件；以及在所述源极/漏极开口中形成源极/漏极区域，其中，所述源极/漏极区域密封所述源极/漏极区域与所述内部间隔件之间的气隙。
示例18是示例17所述的方法，其中，所述第一间隔件层由具有第一介电常数的第一电介质材料形成，并且所述第二间隔件层由具有第二介电常数的第二电介质材料形成，其中，所述第二介电常数小于所述第一介电常数。
示例19是示例17所述的方法，其中，执行所述清洁工艺包括：使用对所述第二间隔件层具有比所述第一间隔件层更高的蚀刻速率的蚀刻剂来执行选择性蚀刻工艺。
示例20是示例17所述的方法，还包括：围绕所述第一栅极结构形成电介质层；去除所述第一栅极结构以暴露设置在所述第一栅极结构下方的所述第一半导体材料和所述第二半导体材料；选择性地去除所述第一半导体材料，其中，在选择性地去除所述第一半导体材料之后，所述第二半导体材料保留并形成纳米片；以及围绕所述纳米片并在所述纳米片之上形成替换栅极结构。

Claims (10)

1.一种形成半导体器件的方法，所述方法包括：
在纳米结构之上形成虚设栅极结构，其中，所述纳米结构在突出高于衬底的鳍上方，其中，所述纳米结构包括第一半导体材料和第二半导体材料的交替层；
在所述纳米结构中在所述虚设栅极结构的相对侧上形成开口，所述开口暴露所述第一半导体材料的端部和所述第二半导体材料的端部；
使所述第一半导体材料的暴露的端部凹陷，以形成第一侧壁凹部；
用多层间隔件膜来填充所述第一侧壁凹部；
去除所述多层间隔件膜的至少一个子层，以形成第二侧壁凹部；以及
在去除所述至少一个子层之后，在所述开口中形成源极/漏极区域，其中，所述源极/漏极区域密封所述第二侧壁凹部以形成密封的气隙。
2.根据权利要求1所述的方法，其中，所述多层间隔件膜包括第一电介质层和第二电介质层，其中，所述第二电介质层和所述第一电介质层包括不同的电介质材料，其中，填充所述第一侧壁凹部包括：
在所述开口中以及在所述第一侧壁凹部中共形地形成所述第一电介质层；以及
在所述开口中在所述第一电介质层之上形成所述第二电介质层，以填充所述第一侧壁凹部。
3.根据权利要求2所述的方法，其中，所述第一电介质层由SiCN、SiN或SiCON形成，并且所述第二电介质层由SiCON、SiON或SiCO形成。
4.根据权利要求2所述的方法，其中，所述第一电介质层具有第一介电常数，并且所述第二电介质层具有小于所述第一介电常数的第二介电常数。
5.根据权利要求4所述的方法，其中，所述第一电介质层具有第一氧原子百分比，并且所述第二电介质层具有高于所述第一氧原子百分比的第二氧原子百分比。
6.根据权利要求2所述的方法，其中，去除所述多层间隔件膜的至少一个子层包括：
执行第一蚀刻工艺，以去除设置在所述第一侧壁凹部外部的所述第一电介质层的第一部分以及所述第二电介质层的第一部分；以及
在执行所述第一蚀刻工艺之后，使用对所述第二电介质层具有选择性的蚀刻剂来执行第二蚀刻工艺，其中，在所述第二蚀刻工艺之后，所述第一电介质层的剩余部分形成内部间隔件。
7.根据权利要求6所述的方法，其中，所述第二电介质层对于所述蚀刻剂的第二蚀刻速率是所述第一电介质层对于所述蚀刻剂的第一蚀刻速率的十倍或更多倍。
8.根据权利要求6所述的方法，其中，所述第一蚀刻工艺是第一干法蚀刻工艺，并且所述第二蚀刻工艺是第二干法蚀刻工艺，其中，所述第一干法蚀刻工艺和所述第二干法蚀刻工艺是使用不同的蚀刻气体来执行的。
9.一种形成半导体器件的方法，所述方法包括：
在纳米结构之上形成第一栅极结构，其中，所述纳米结构包括交错的第一半导体材料层和第二半导体材料层，其中，所述纳米结构被设置在鳍之上；
在所述纳米结构中在所述第一栅极结构的相对侧上形成凹部；
去除所述第一半导体材料的由所述凹部暴露的部分，以形成第一侧壁凹部；
用多层间隔件膜来填充所述第一侧壁凹部，其中，所述多层间隔件膜包括由不同的材料形成的第一间隔件层和第二间隔件层；
从所述第一侧壁凹部去除所述第二间隔件层，其中，在去除所述第二间隔件层之后，所述第一间隔件层的位于所述第一侧壁凹部中的部分形成内部间隔件；以及
在所述凹部中形成源极/漏极区域，其中，气隙被所述源极/漏极区域和所述内部间隔件包围。
10.一种形成半导体器件的方法，所述方法包括：
在鳍之上形成纳米结构，所述鳍突出高于衬底，所述纳米结构包括第一半导体材料和第二半导体材料的交替层；
在所述纳米结构之上形成第一栅极结构；
在所述第一栅极结构的相对侧上形成延伸到所述纳米结构中的源极/漏极开口；
使所述第一半导体材料的由所述源极/漏极开口暴露的部分凹陷，以形成第一侧壁凹部；
在所述源极/漏极开口中以及在所述第一侧壁凹部中共形地形成第一间隔件层；
在所述第一间隔件层之上形成第二间隔件层，所述第二间隔件层填充所述第一侧壁凹部；
执行修整工艺，以去除设置在所述第一侧壁凹部外部的所述第一间隔件层的第一部分和所述第二间隔件层的第一部分；
在执行所述修整工艺之后，执行清洁工艺，其中，所述清洁工艺去除设置在所述第一侧壁凹部中的所述第二间隔件层的第二部分，其中，在所述清洁工艺之后，所述第一间隔件层的位于所述第一侧壁凹部中的剩余部分形成内部间隔件；以及
在所述源极/漏极开口中形成源极/漏极区域，其中，所述源极/漏极区域密封所述源极/漏极区域与所述内部间隔件之间的气隙。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11942425B2 (en) 2022-04-19 2024-03-26 Nanya Technology Corporation Semiconductor structure having contact structure
US11903179B2 (en) 2022-04-19 2024-02-13 Nanya Technology Corporation Method of manufacturing semiconductor structure having contact structure
TWI803375B (zh) * 2022-04-19 2023-05-21 南亞科技股份有限公司 具有接觸結構之半導體元件的製備方法
KR20240022102A (ko) 2022-08-11 2024-02-20 충북대학교 산학협력단 나노시트 반도체소자 제조방법 및 이에 의하여 제조된 나노시트 반도체소자
US20240120193A1 (en) * 2022-10-05 2024-04-11 Applied Materials, Inc. Carbon replenishment of silicon-containing material

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9764950B2 (en) 2013-08-16 2017-09-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement with one or more semiconductor columns
US9224833B2 (en) 2014-02-13 2015-12-29 Taiwan Semiconductor Manufacturing Company Limited Method of forming a vertical device
US9653563B2 (en) 2014-04-18 2017-05-16 Taiwan Semiconductor Manufacturing Company Limited Connection structure for vertical gate all around (VGAA) devices on semiconductor on insulator (SOI) substrate
US9251888B1 (en) 2014-09-15 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells with vertical gate-all-round MOSFETs
US10269983B2 (en) 2017-05-09 2019-04-23 Globalfoundries Inc. Stacked nanosheet field-effect transistor with air gap spacers
KR102277610B1 (ko) 2017-06-29 2021-07-14 삼성전자주식회사 반도체 장치의 제조 방법
US10651291B2 (en) 2017-08-18 2020-05-12 Globalfoundries Inc. Inner spacer formation in a nanosheet field-effect transistor
DE102017124637A1 (de) 2017-08-30 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Herstellungsverfahren für ein Halbleiter-Bauelement und ein Halbleiter-Bauelement
US10361278B2 (en) 2017-08-30 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
KR102399071B1 (ko) 2017-11-17 2022-05-17 삼성전자주식회사 반도체 장치
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