CN114975440A - 纳米片场效应晶体管器件及其形成方法 - Google Patents

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李欣怡
张文
徐志安
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本申请涉及纳米片场效应晶体管器件及其形成方法。一种半导体器件，包括：鳍，突出得高于衬底；源极/漏极区域，位于鳍之上；纳米片，位于源极/漏极区域之间；以及栅极结构，位于鳍之上并且在源极/漏极区域之间，该栅极结构包括：栅极电介质材料，位于纳米片中的每个纳米片的周围；功函数材料，位于栅极电介质材料的周围；衬里材料，位于功函数材料的周围，其中，衬里材料具有不均匀的厚度并且在纳米片之间的第一位置处比在沿着纳米片的侧壁的第二位置处更厚；以及栅极电极材料，位于衬里材料的至少一些部分的周围。

Description

纳米片场效应晶体管器件及其形成方法
技术领域
本公开总体涉及纳米片场效应晶体管器件及其形成方法。
背景技术
半导体器件用于各种电子应用中，例如个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上沉积绝缘层或电介质层、导电层、和半导体层的材料，并使用光刻来图案化各种材料层以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来持续改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定面积中。然而，随着最小特征尺寸的减小，出现了需要解决的其他问题。
发明内容
根据本发明的一方面，提供一种半导体器件，包括：鳍，突出得高于衬底；源极/漏极区域，位于鳍之上；纳米片，位于源极/漏极区域之间；以及栅极结构，位于鳍之上并且在源极/漏极区域之间，该栅极结构包括：栅极电介质材料，位于纳米片中的每个纳米片的周围；功函数材料，位于栅极电介质材料的周围；衬里材料，位于功函数材料的周围，其中，衬里材料具有不均匀的厚度并且在纳米片之间的第一位置处比在沿着纳米片的侧壁的第二位置处更厚；以及栅极电极材料，位于衬里材料的至少一些部分的周围。
根据本发明的另一方面，提供一种半导体器件，包括：鳍，突出得高于衬底；栅极结构，位于鳍之上；源极/漏极区域，位于鳍之上并且在栅极结构的相对侧上；以及第一沟道层和第二沟道层，设置在源极/漏极区域之间并且位于鳍之上，其中，第一沟道层位于第二沟道层和鳍之间，其中，栅极结构包括：栅极电介质材料，位于第一沟道层的周围和第二沟道层的周围；功函数材料，位于栅极电介质材料的周围；衬里材料，位于功函数材料的周围，其中，衬里材料在第二沟道层的远离鳍的上表面之上具有第一厚度，并且在第一沟道层和第二沟道层之间具有第二厚度，其中，第一厚度小于所述第二厚度；以及栅极电极。
附图说明
当结合附图进行阅读时，从以下具体描述可最佳地理解本公开的各方面。应当注意，根据该行业的标准实践，各种特征没有按比例绘制。事实上，为了讨论的清楚，各种特征的尺寸可能被任意地增大或缩小了。
图1以三维视图示出了根据一些实施例的纳米片场效应晶体管(NSFET)器件的示例。
图2、图3A、图3B、图4A、图4B、图5A-图5C、图6A-图6C、图7A-图7C、图8A、图8B、图9A、图9B、图10A、图10B、图11-图14、图15A和图15B是根据一个实施例的处于制造的不同阶段的纳米片场效应晶体管器件的截面图。
图16、图17、图18A和图18B是根据另一实施例的处于制造的各个阶段的纳米片场效应晶体管器件的截面图。
图19是在一些实施例中形成半导体器件的方法的流程图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，并不旨在进行限制。例如，在下面的描述中在第二特征之上或上方形成第一特征可以包括第一特征和第二特征以直接接触方式形成的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。
此外，本文可以使用空间相关术语(例如，“下方”、“之下”、“低于”、“高于”、“上部”等)以易于描述图中所示的一个元件或特征相对于另外(一个或多个)元件或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用或操作中的除了图中所示的定向之外的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，并且本文使用的空间相关描述符也可以相应地解释。在本文的整个讨论中，除非另有说明，否则不同附图中的相同的附图标记表示通过相同或相似的形成方法、使用(一种或多种)相同或相似的材料而形成的相同或相似的组件。此外，具有相同附图标记但不同字母的图(例如，图5A、图5B和图5C)示出了在相同处理阶段的半导体器件的不同视图。
根据一些实施例，在纳米片器件的功函数材料周围形成衬里材料。衬里材料包裹在功函数材料的周围，该功函数材料位于纳米片中的每个纳米片的周围，并且衬里材料防止相邻纳米片之间的功函数材料合并在一起并形成比其他位置处的功函数材料更厚的功函数材料。由于具有不均匀厚度的功函数材料可能导致所形成的器件的阈值电压VTH变化，所公开的方法避免或减少了由于功函数材料的不均匀厚度引起的阈值电压变化，从而提高了所形成的器件的性能。此外，衬里材料防止或减少了铝从功函数材料扩散到其他层。
图1以三维视图示出了根据一些实施例的纳米片场效应晶体管(Nnosheet Field-Effect Transistor,NSFET)器件的示例。NSFET器件包括突出得高于衬底50的半导体鳍90(也称为鳍)。栅极电极122(例如，金属栅极)设置在鳍之上，并且源极/漏极区域112形成在栅极电极122的相对侧上。多个纳米片54形成在鳍90之上并且在源极/漏极区域112之间。隔离区域96形成在鳍90的相对侧上。在纳米片54周围形成栅极层堆叠120(其可以包括例如栅极电介质材料、功函数材料)。栅极电极122位于栅极层堆叠120之上并位于其周围。
图1还示出了在后面的图中使用的参考截面。截面A-A沿着栅极电极122的纵轴并且在例如垂直于NSFET器件的源极/漏极区域112之间的电流流动方向的方向上。截面B-B垂直于截面A-A并且沿着鳍的纵轴并且在例如NSFET器件的源极/漏极区域112之间的电流流动的方向上。截面C-C平行于截面B-B并且位于两个相邻的鳍之间。截面D-D平行于截面A-A并且延伸穿过NSFET器件的源极/漏极区域112。为了清楚起见，后续附图参考这些参考截面。
图2、图3A、图3B、图4A、图4B、图5A-图5C、图6A-图6C、图7A-图7C、图8A、图8B、图9A、图9B、图10A、图10B、图11-图14、图15A和图15B是根据一个实施例的处于制造的各个阶段的纳米片场效应晶体管(NSFET)器件100的截面图。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(Semiconductor-on-Insulator,SOI)衬底等，其可以是掺杂的(例如，掺杂有p型掺杂剂或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如埋置氧化物(Buried Oxide BOX)层、氧化硅层等。绝缘层被设置在衬底(通常是硅衬底或玻璃衬底)上。也可以使用诸如多层衬底或梯度衬底之类的其他衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。
在衬底50上形成多层堆叠64。多层堆叠64包括交替的第一半导体材料52和第二半导体材料54的层。在图2中，由第一半导体材料52形成的层被标记为52A、52B和52C，并且由第二半导体材料54形成的层被标记为54A、54B和54C。由图2所示的第一半导体材料和第二半导体材料形成的层数仅为非限制性示例。其他数量的层也是可能的并且完全旨在包括在本公开的范围内。
在一些实施例中，第一半导体材料52是适合于形成例如p型FET的沟道区域的外延材料，例如硅锗(SixGe1-x，其中x可以在0到1的范围内)，并且第二半导体材料54是适合于形成例如n型FET的沟道区域的外延材料，例如硅。多层堆叠64(也可以称为外延材料堆叠)将被图案化以在后续处理中形成NSFET的沟道区域。具体地，多层堆叠64将被图案化以形成水平纳米片，并且所得NSFET的沟道区域包括多个水平纳米片。
多层堆叠64可以通过外延生长工艺形成，该外延生长工艺可以在生长室中执行。在一个实施例中，在外延生长工艺期间，生长室循环地暴露于用于选择性生长第一半导体材料52的第一组前驱物并且然后暴露于用于选择性生长第二半导体材料54的第二组前驱物。在一些实施例中，第一组前驱物包括用于第一半导体材料的前驱物(例如，硅锗)，并且第二组前驱物包括用于第二半导体材料的前驱物(例如，硅)。在一些实施例中，第一组前驱物包括硅前驱物(例如，硅烷)和锗前驱物(例如，锗烷)，并且第二组前驱物包括硅前驱物但省略了锗前驱物。因此，外延生长工艺可以包括连续地使得硅前驱物能够流入生长室，并且然后循环地：(1)当生长第一半导体材料52时，使得锗前驱物能够流入生长室；以及(2)当生长第二半导体材料54时，禁止锗前驱物流入生长室。可以重复循环暴露直到形成目标数量的层。
图3A、图3B、图4A、图4B、图5A-5C、图6A-图6C、图7A-图7C、图8A、图8B、图9A、图9B、图10A、图10B、图11-图14、图15A和图15B是根据一个实施例的处于制造的后续阶段的NSFET器件100的截面图。图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A和图15A是沿着图1中的截面B-B的截面图。图3B、图4B、图5C、图6C、图7C、图8B、图9B、图10B和图15B是沿着图1中的截面A-A的截面图。图5B、图6B和图7B是沿着图1中的截面D-D的截面图。图11-图14是NSFET器件沿着图1中的截面A-A的部分的截面图。尽管在图中作为非限制性示例示出了两个鳍和两个栅极结构，但是应当理解，也可以形成其他数量的鳍和其他数量的栅极结构。
在图3A和图3B中，鳍结构91形成为突出得高于衬底50。每个鳍结构91包括半导体鳍90和覆盖半导体鳍90的纳米结构92。纳米结构92和半导体鳍90可以分别通过在多层堆叠64和衬底50中蚀刻沟槽来形成。
可以通过任何适当的方法来对鳍结构91进行图案化。例如，可以使用一个或多个光刻工艺(包括双图案化或多图案化工艺)来对鳍结构91进行图案化。通常，双图案化或多图案化工艺将光刻和自对准工艺相结合，允许创建具有例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，牺牲层形成在衬底之上并且使用光刻工艺来图案化。使用自对准工艺沿着经图案化的牺牲层来形成间隔件。然后去除牺牲层，并且然后可以使用余下的间隔件来对例如鳍结构91进行图案化。
在一些实施例中，余下的间隔件用于对掩模94进行图案化，掩模然后用于对鳍结构91进行图案化。掩模94可以是单层掩模，或者可以是多层掩模，例如包括第一掩模层94A和第二掩模层94B的多层掩模。第一掩模层94A和第二掩模层94B各自可以由诸如氧化硅、氮化硅、其组合等之类的电介质材料形成，并且可以根据合适的技术来沉积或热生长。第一掩模层94A和第二掩模层94B是不同的具有高蚀刻选择性的材料。例如，第一掩模层94A可以是氧化硅，并且第二掩模层94B可以是氮化硅。可以通过使用任何可接受的蚀刻工艺而对第一掩模层94A和第二掩模层94B进行图案化来形成掩模94。掩模94然后可以用作蚀刻掩模以蚀刻衬底50和多层堆叠64。该蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(Reactive Ion Etch,RIE)、中性束蚀刻(Neutral Beam Etch NBE)等、或其组合。在一些实施例中，蚀刻是各向异性蚀刻工艺。在该蚀刻工艺之后，经图案化的多层堆叠64形成纳米结构92，并且经图案化的衬底50形成半导体鳍90，如图3A和图3B所示。因此，在所示实施例中，纳米结构92还包括交替的第一半导体材料52和第二半导体材料54的层，并且半导体鳍90由与衬底50相同的材料(例如，硅)形成。
接下来，在图4A和图4B中，浅沟槽隔离(Shallow Trench Isolation,STI)区域96形成在衬底50之上并且在鳍结构91的相对侧上。作为用于形成STI区域96的示例，可以在衬底50之上形成绝缘材料。绝缘材料可以是氧化物(例如，氧化硅)、氮化物等、或其组合，并且可以通过高密度等离子体化学气相沉积(High Density Plasma Chemical VaporDeposition,HDP-CVD)、可流动CVD(Flowable CVD,FCVD)(例如，远程等离子体系统中的基于CVD的材料沉积以及后固化以使其转化为另一材料，例如氧化物)等、或其组合来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。在形成绝缘材料之后，可以执行退火工艺。
在一个实施例中，绝缘材料被形成为使得多余的绝缘材料覆盖鳍结构91。在一些实施例中，首先沿着衬底50和鳍结构91的表面来形成衬里，并且诸如上面讨论的填充材料被形成在衬里之上。在一些实施例中，省略了衬里。
接下来，对绝缘材料应用去除工艺以去除鳍结构91之上的多余绝缘材料。在一些实施例中，可以使用平坦化工艺，例如化学机械抛光(Chemical Mechanical Polish CMP)、回蚀工艺、其组合等。平坦化工艺使纳米结构92暴露，使得在平坦化工艺完成之后，纳米结构92和绝缘材料的顶表面是齐平的。接下来，使绝缘材料凹陷以形成STI区域96。绝缘材料被凹陷为使得纳米结构92从相邻的STI区域96之间突出。半导体鳍90的顶部也可以从相邻的STI区域96之间突出。此外，STI区域96的顶表面可以具有如图所示的平坦表面、凸表面、凹表面(例如，凹陷)或其组合。STI区域96的顶表面可以通过适当的蚀刻而形成为平坦的、凸的、和/或凹的。STI区域96可以使用可接受的蚀刻工艺进行凹陷，例如对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比蚀刻半导体鳍90和纳米结构92的材料更快的速率来蚀刻绝缘材料的材料)。例如，可以使用合适的蚀刻剂(例如，稀氢氟酸(dHF))进行化学氧化物去除。
仍然参考图4A和图4B，在纳米结构92之上和STI区域96之上形成虚设电介质层97。例如，虚设电介质层97可以是氧化硅、氮化硅、其组合等，并且可以根据可接受的技术被沉积或热生长。在一个实施例中，在纳米结构92之上和STI区域96的上表面之上共形地形成硅层，并且执行热氧化工艺以将所沉积的硅层转换为氧化物层作为虚设电介质层97。
接下来，在图5A-图5C中，在鳍90之上和纳米结构92之上形成虚设栅极102。为了形成虚设栅极102，可以在虚设电介质层97之上形成虚设栅极层。虚设栅极层可以被沉积在虚设电介质层97之上，并且然后(例如，通过CMP)被平坦化。虚设栅极层可以是导电材料并且可以选自包括以下项的组：非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)等。可以通过物理气相沉积(Physical Vapor Deposition PVD)、CVD、溅射沉积或本领域中已知和使用的其他技术来沉积虚设栅极层。虚设栅极层可以由对隔离区域96具有高蚀刻选择性的其他材料制成。
然后在虚设栅极层之上形成掩模104。掩模104可以由氮化硅、氮氧化硅、其组合等形成，并且可以使用可接受的光刻和蚀刻技术来图案化。在所示的实施例中，掩模104包括第一掩模层104A(例如，氧化硅层)和第二掩模层104B(例如，氮化硅层)。然后通过可接受的蚀刻技术将掩模104的图案转移到虚设栅极层以形成虚设栅极102，并且然后通过可接受的蚀刻技术转移到虚设电介质层以形成虚设栅极电介质97。虚设栅极102覆盖纳米结构92的相应沟道区域。掩模104的图案可以用于将每个虚设栅极102与相邻的虚设栅极实体地分开。虚设栅极102的长度方向也可以基本上垂直于鳍90的长度方向。在一些实施例中，虚设栅极102和虚设栅极电介质97统称为虚设栅极结构。
接下来，通过在纳米结构92、STI区域96和虚设栅极102之上共形地沉积绝缘材料来形成栅极间隔件层108。绝缘材料可以是氮化硅、碳氮化硅、其组合等。在一些实施例中，栅极间隔件层108包括多个子层。例如，可以通过热氧化或沉积来形成第一子层(有时称为栅极密封间隔件层)，并且可以在第一子层上共形地沉积第二子层(有时称为主栅极间隔件层)。
图5B和图5C示出了图5A中的NSFET器件100的截面图，但是分别沿着图5A中的截面E-E和F-F。截面E-E和F-F分别对应于图1中的截面D-D和A-A。
接下来，在图6A-图6C中，通过各向异性蚀刻工艺来蚀刻栅极间隔件层108以形成栅极间隔件108。各向异性蚀刻工艺可以去除栅极间隔件层108的水平部分(例如，在STI区域96和虚设栅极102之上的部分)，并且栅极间隔件层108的剩余垂直部分(例如，沿着虚设栅极102和虚设栅极电介质97的侧壁)形成栅极间隔件108。
图6B和图6C示出了图6A中的NSFET器件100的截面图，但是分别沿着截面E-E和F-F。在图6B中，栅极间隔件层108的部分被示出为在相邻鳍之间位于STI区域96的上表面上。由于相邻鳍之间的小距离降低了上述各向异性蚀刻工艺的效率，因此各向异性蚀刻工艺可能不会完全去除设置在相邻鳍之间的栅极间隔件层108，所以栅极间隔件层108的这些部分可以保留。在其他实施例中，通过各向异性蚀刻工艺来完全去除设置在相邻鳍之间位于STI区域96的上表面上的栅极间隔件层108的部分。
在形成栅极间隔件108之后，可以执行针对轻掺杂源极/漏极(LDD)区域(未示出)的注入。适当类型(例如，p型或n型)的杂质可以被注入到暴露的纳米结构92和/或半导体鳍90中。n型杂质可以是任何合适的n型杂质，例如磷、砷、锑等，并且p型杂质可以是任何合适的p型杂质，例如硼、BF2、铟等。轻掺杂源极/漏极区域可以具有约1015cm-3至约1016cm-3的杂质浓度。可以使用退火工艺来激活所注入的杂质。
接下来，在纳米结构92中形成开口110(也可以称为凹部)。开口110可以延伸穿过纳米结构92并且延伸到半导体鳍90中。开口110可以通过任何可接受的蚀刻技术来形成，例如使用虚设栅极102作为蚀刻掩模。
在形成开口110之后，执行选择性蚀刻工艺以使第一半导体材料52的由开口110暴露的端部凹陷，而基本上不侵蚀第二半导体材料54。在选择性蚀刻工艺之后，在第一半导体材料52中在被去除的端部曾经所在的位置处形成凹部。
接下来，在开口110中(例如，共形地)形成内部间隔件层。内部间隔件层还填充通过先前的选择性蚀刻工艺而形成的第一半导体材料52中的凹部。内部间隔件层可以是通过合适的沉积方法(例如，PVD、CVD、ALD等)形成的合适的电介质材料，例如碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)等。接下来，执行诸如各向异性蚀刻工艺之类的蚀刻工艺，以去除内部间隔件层的设置在第一半导体材料52中的凹部外部的部分。内部间隔件层的剩余部分(例如，设置在第一半导体材料52中的凹部内部的部分)形成内部间隔件55。图6B和图6C示出了图6A中的NSFET器件100的截面图，但是分别沿着图6A中的截面E-E和F-F。
接下来，在图7A-图7C中，在开口110中形成源极/漏极区域112。在所示的实施例中，源极/漏极区域112由(一种或多种)外延材料形成，并且因此，也可以称为外延源极/漏极区域112。在一些实施例中，外延源极/漏极区域112形成在开口110中以在所形成的NSFET器件的相应沟道区域中施加应力，从而提高性能。外延源极/漏极区域112被形成为使得每个虚设栅极102设置在相应的相邻成对外延源极/漏极区域112之间。在一些实施例中，栅极间隔件108被用于将外延源极/漏极区域112与虚设栅极102分开适当的横向距离，使得外延源极/漏极区域112不会使所得NSFET器件的随后形成的栅极短路。
外延源极/漏极区域112在开口110中外延生长。外延源极/漏极区域112可以包括任何可接受的材料，例如适用于n型或p型器件的材料。例如，当形成n型器件时，外延源极/漏极区域112可以包括在沟道区域中施加拉伸应变的材料，例如硅、SiC、SiCP、SiP等。同样，当形成p型器件时，外延源极/漏极区域112可以包括在沟道区域中施加压缩应变的材料，例如SiGe、SiGeB、Ge、GeSn等。外延源极/漏极区域112可以具有从相应的鳍的表面凸起的表面，并且可以具有小平面(facet)。
外延源极/漏极区域112和/或鳍可以注入有掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，然后进行退火。源极/漏极区域的杂质浓度可以在约1019cm-3至约1021cm-3之间。用于源极/漏极区域的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，外延源极/漏极区域112可以在生长期间被原位掺杂。
作为用于形成外延源极/漏极区域112的外延工艺的结果，外延源极/漏极区域112的上表面具有小平面，这些小平面横向向外扩展超过鳍90的侧壁。在所示的实施例中，在外延工艺完成之后，相邻的外延源极/漏极区域112保持分离(参见图7B)。在其他实施例中，这些小平面导致同一NSFET的相邻外延源极/漏极区域112合并。
接下来，在源极/漏极区域112之上和虚设栅极102之上(例如，共形地)形成接触蚀刻停止层(Contact Etch Stop Layer,CESL)116，并且然后在CESL 116之上沉积第一层间电介质(Inter-Layer Dielectric ILD)114。CESL 116由具有与第一ILD 114不同的蚀刻速率的材料形成，并且可以使用PECVD由氮化硅形成，但是可以替代地使用诸如氧化硅、氮氧化硅、其组合等之类的其他电介质材料以及形成CESL 116的替代技术，例如低压CVD(LowPressure CVD,LPCVD)、PVD等。
第一ILD 114可以由电介质材料形成，并且可以通过任何合适的方法(例如，CVD、等离子体增强CVD(Plasma-Enhanced CVD,PECVD)或FCVD)来沉积。用于第一ILD 114的电介质材料可以包括氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺而形成的其他绝缘材料。图7B和图7C示出了图7A的NSFET器件100的截面图，但是分别沿着图7A中的截面E-E和F-F。
接下来，在图8A和图8B中，去除虚设栅极102。为了去除虚设栅极102，执行诸如CMP之类的平坦化工艺以使第一ILD 114和CESL 116的顶表面与虚设栅极102和栅极间隔件108的顶表面齐平。该平坦化工艺还可以去除虚设栅极102上的掩模104(参见图7A)，以及栅极间隔件108的沿着掩模104的侧壁的部分。在平坦化工艺之后，虚设栅极102、栅极间隔件108以及第一ILD层114的顶表面是齐平的。因此，虚设栅极102的顶表面贯通第一ILD 114而暴露。
接下来，在(一个或多个)蚀刻步骤中去除虚设栅极102，从而形成凹部103。在一些实施例中，通过各向异性干法蚀刻工艺来去除虚设栅极102。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，这些反应气体选择性地蚀刻虚设栅极102而不蚀刻第一ILD 114或栅极间隔件108。每个凹部103暴露NSFET的沟道区域。每个沟道区域设置在相邻成对的外延源极/漏极区域112之间。在去除虚设栅极102期间，虚设栅极电介质97可以用作对虚设栅极102进行蚀刻时的蚀刻停止层。然后可以在去除虚设栅极102之后去除虚设栅极电介质97。图8B示出了图8A的NSFET器件100的截面图，但是沿着截面F-F。
接下来，在图9A和图9B中，去除凹部103中的虚设栅极电介质97。可以执行诸如各向同性蚀刻工艺之类的蚀刻工艺，以去除虚设栅极电介质97。在一个实施例中，使用包括HF和NH3的蚀刻气体的各向同性蚀刻工艺被执行以去除虚设栅极电介质97。
接下来，在图10A和图10B中，去除第一半导体材料52以释放第二半导体材料54。在去除第一半导体材料52之后，第二半导体材料54形成水平延伸(例如，平行于衬底50的主要上表面)的多个纳米片54。纳米片54可以统称为所形成的NSFET器件100的沟道区域93或沟道层93。如图10A所示，通过去除第一半导体材料52而在纳米片54之间形成间隙53(例如，空的空间)。
在一些实施例中，通过使用对第一半导体材料52具有选择性(例如，具有更高蚀刻速率)的蚀刻剂的选择性蚀刻工艺来去除第一半导体材料52，使得第一半导体材料52被去除而基本上不侵蚀第二半导体材料54。在一个实施例中，执行各向同性蚀刻工艺以去除第一半导体材料52。各向同性蚀刻工艺可以使用蚀刻气体(并且可选地，使用载气)来执行，其中蚀刻气体包括F2和HF，并且载气可以是诸如Ar、He、N2、其组合等之类的惰性气体。
图10A示出了NSFET器件100沿着鳍的纵轴(例如，沿着鳍中的电流流动方向)的截面图，并且图10B示出了NSFET器件100沿着截面F-F的截面图，截面F-F是沿着垂直于鳍的纵轴并穿过纳米片54的中间部分的方向的截面。
图11-图13示出了用于在纳米片54周围并且沿着凹部103的侧壁形成栅极层堆叠120(参见例如图15A和图15B)的后续处理步骤，在所示的实施例中，其中栅极层堆叠120包括界面电介质材料121、栅极电介质材料123、功函数材料125和衬里材料129。为了简单起见，图11-图13示出了NSFET器件100的在图10B的区域56内的部分的截面图。
接下来，参考图11，界面电介质材料121和栅极电介质材料123相继地形成在每个纳米片54的周围。尽管在图11-图13中未示出(但在图15B中示出)，栅极层堆叠120的不同构成材料也形成在鳍90的暴露表面之上和STI区域96的上表面之上，如图15B中所示。
界面电介质材料121是合适的电介质材料，例如通过合适的方法(例如，CVD、PVD、ALD、热氧化等)形成的氧化硅。在一个实施例中，界面电介质材料121通过以下方式形成：通过热氧化工艺将纳米片54(例如，硅)的外部部分转换为氧化物(例如，氧化硅)。作为示例，界面电介质材料121的厚度在约5埃至约20埃之间。
接下来，栅极电介质材料123(例如，共形地)形成在纳米片54的周围和界面电介质材料121的周围。根据一些实施例，栅极电介质材料123包括氧化硅、氮化硅或其多层。在一些实施例中，栅极电介质材料123包括高k电介质材料，并且在这些实施例中，栅极电介质材料123可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb或其组合的金属氧化物或硅酸盐。栅极电介质材料123的形成方法可以包括分子束沉积(Molecular-BeamDeposition,MBD)、ALD、PECVD等。作为示例，栅极电介质材料的厚度可以在约5埃和约35埃之间。
接下来，在图12中，功函数材料125形成在纳米片54的周围和栅极电介质材料123的周围。示例性p型功函数材料(也可以称为p型功函数金属)包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函数材料或其组合。示例性n型功函数材料(也可以称为n型功函数金属)包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函数材料、或其组合。功函数值与功函数材料的材料成分相关联，并且因此，选择功函数材料以调整其功函数值，从而在要形成的器件中实现目标阈值电压VTH。(一种或多种)功函数材料可以通过ALD、CVD、物理气相沉积(Physical Vapor Deposition PVD)和/或其他合适的工艺来沉积。在一个实施例中，NSFET器件100为n型器件，并且功函数材料125为通过ALD形成的钛铝(TiAl)。在一些实施例中，功函数材料125的厚度在约10埃至约40埃之间。如果功函数材料125的厚度太小(例如，小于约10埃)，则功函数材料125可能不会形成连续的膜(例如，可能具有针孔)，并且功函数材料125(例如，TiAl)中的铝可能不足以调整功函数材料125的功函数。如果功函数材料125的厚度太大(例如，大于约40埃)，则功函数材料125可能占据太多空间并且可能难以在相邻纳米片54之间形成其他层。
接下来，在图13中，衬里材料129(例如，共形地)形成在纳米片54的周围和功函数材料125的周围。在所示的实施例中，衬里材料129由能够防止或减少铝从功函数材料125(例如，TiAl)扩散到NSFET器件100的其他层的材料形成。作为示例，衬里材料129可以由氧化铝、氧化硅或硅形成。任何合适的形成方法(例如，ALD、PVD、CVD等)可以用于形成衬里材料129。在一些实施例中，衬里材料129的厚度在约5埃至约30埃之间。上面公开的衬里材料129的厚度范围的下限确保形成没有针孔的连续层，并且上面公开的范围的上限可以由设计约束来确定，例如相邻纳米片54之间余留的空间。在本文的讨论中，界面电介质材料121、栅极电介质材料123、功函数材料125和衬里材料129统称为栅极层堆叠120。
在一个实施例中，衬里材料129是氧化铝。可以使用任何合适的形成方法来形成氧化铝。例如，可以执行使用三甲基铝(例如，Al2(CH3)6，也称为TMA)作为第一前驱物(例如，含铝前驱物)和H2O作为第二前驱物(例如，含氧前驱物)的ALD工艺以形成衬里材料129。第一前驱物和第二前驱物之间的化学反应可以通过以下化学方程式来描述：
Al2(CH3)6+H2O→AlO+CH3+CH4
作为另一示例，用于衬里材料129的氧化铝可以通过例如使用二甲基异丙醇铝(例如，(CH3)2AlOCH(CH3)2，也称为DMAI)和H2O作为前驱物的ALD或CVD工艺来形成。作为又一示例，用于衬里材料129的氧化铝可以通过例如使用AlCl3和H2O作为前驱物的ALD或CVD工艺来形成。
在一个实施例中，衬里材料129是硅，并且可以使用合适的形成方法(例如，PVD、CVD、ALD等)形成。可以使用含硅前驱物(例如，硅烷、乙硅烷等)来形成硅作为衬里材料129。在又一实施例中，衬里材料129是氧化硅，并且可以通过以下方式来形成：首先形成硅，然后使所形成的硅氧化以形成氧化硅作为衬里材料129。例如，衬里材料129(例如，氧化硅)可以通过将硅烷或乙硅烷浸泡在温度介于约250℃至约650℃之间的含氧环境空气中来形成。
在美国专利申请No.16/904,751中，两层衬里材料(例如，氮化钛、氮化钽或碳化钛)形成在每个纳米片的周围，并且每个纳米片周围的功函数材料夹在两层衬里材料之间。本公开公开了用于衬里材料的不同结构。此外，本公开中公开的材料(例如，氧化铝、氧化硅或硅)提供了改进的防止铝在功函数材料中的扩散的能力。
在图13的示例中，相邻纳米片54之间的衬里材料129合并在一起(例如，彼此实体地接触)。例如，在图13的区域130B(即相邻纳米片54之间的区域)中，栅极层堆叠120完全填充相邻纳米片54之间的空间。结果，随后形成的栅极电极122(参见图15B)不会延伸到相邻纳米片54之间的空间中。换句话说，相邻纳米片54之间的空间没有栅极电极材料。两个相邻纳米片54(例如，54A和54B)之间的材料层列表因此包括：界面电介质材料层121、栅极电介质材料层123、功函数材料层125、(合并的)衬里材料层129、功函数材料层125、栅极电介质材料层123以及界面电介质材料层121。
仍然参考图13，请注意，在区域130A(即远离鳍90的最上面的纳米片54(例如，54C)之上的区域)中，栅极层堆叠120具有第一厚度，而在区域130B中，栅极层堆叠120具有第二厚度，第二厚度大于第一厚度。这是因为，如上所述，在区域130B中，两个相邻纳米片54周围的栅极层堆叠120合并(例如，实体地接触)并且形成更厚(合并的)栅极层堆叠120。此外，由于相邻纳米片54之间的衬里材料129合并在一起，所以相邻纳米片54之间(例如，在区域130B中)的衬里材料129大约是其他位置(例如，在最上面的纳米片54(例如，在区域130A中)之上，或沿着纳米片54的侧壁)处的衬里材料129的两倍厚。例如，在图13中，在相邻纳米片54之间测量的衬里材料129的厚度T2介于在最上面的纳米片54C之上测量的衬里材料129的厚度T1的约150％至约250％之间，例如在约180％至约220％之间。在一些实施例中，功函数材料125的厚度T3与衬里材料129的厚度T2之间的比率在约1至约2之间的范围内。这样的比率确保功函数材料125和衬里材料129两者形成为连续层(例如，没有针孔)，同时确保功函数材料125具有足够的铝来调整功函数，并且衬里材料129的厚度足以防止或减少铝的扩散。
通过在功函数材料125的周围形成衬里材料129，在两个相邻纳米片54周围的功函数材料125彼此分离，并且在各纳米片54周围的每一层功函数材料125保持具有基本上均匀的厚度(例如，在制造过程的约束内均匀)的共形层。在一些实施例中，功函数材料125中的铝在确定NSFET器件100的阈值电压VTH方面起重要作用。在没有当前公开的方法的情况下(例如，没有衬里材料129)，两个相邻纳米片54之间的功函数材料125可以合并在一起并且在区域130B中形成比在例如区域130A中更厚的功函数材料层125，这可能会导致所形成的器件中的阈值电压变化。相反，当前公开的方法防止了相邻纳米片54之间的功函数材料125的合并，并且因此确保在每个纳米片54周围的功函数材料125具有基本上均匀的厚度。结果，避免或减少了阈值电压变化。
衬里材料129还防止或减少了功函数材料125(例如，TiAl)的铝的移动(例如，扩散)，因此也可以被称为阻挡层。请注意，虽然衬里材料129可以是含铝材料(例如，氧化铝)，但是氧化铝中的铝和氧之间的分子键比钛铝中的铝和钛之间的分子键强得多，并且因此，衬里材料129没有铝扩散问题。
现在参考图14，在一些实施例中，在形成功函数材料125之后和形成衬里材料129之前，在功函数材料125周围形成帽盖层127以保护功函数材料125。帽盖层127可以使用诸如ALD、CVD等之类的合适形成方法由诸如氮化钛之类的合适材料来形成。帽盖层127的厚度可以小于约20埃(例如，在0埃至约20埃之间)。因此，与图13中的栅极层堆叠120相比，图14中的栅极层堆叠120具有额外的帽盖层127。结果，在图14的示例中，两个相邻纳米片54(例如，54A和54B)之间的材料层列表因此包括：界面电介质材料层121、栅极电介质材料层123、功函数材料层125、帽盖层127、(合并的)衬里材料层129、帽盖层127、功函数材料层125、栅极电介质材料层123和界面电介质材料层121。在图14中，区域130B中的栅极层堆叠120的厚度(或衬里材料129的厚度)约为区域130A中的两倍，细节与图13类似，因此不再赘述。下面的讨论以图13中的栅极层堆叠120为例，可以理解，图14中的栅极层堆叠120可以用在所有的示例中以代替图13的栅极层堆叠120。
接下来，在图15A和图15B中，在凹部103(参见图10A)中形成栅极电极材料(例如，导电材料)以形成栅极电极122。栅极电极材料填充凹部103的剩余部分。栅极电极材料可以是含金属材料，例如TiN、TiO、TaN、TaC、Co、Ru、Al、W、其组合或其多层。在用栅极电极材料填充凹部103之后，可以执行诸如CMP之类的平坦化工艺，以去除栅极层堆叠120的多余部分和栅极电极材料的多余部分，这些多余部分位于第一ILD 114的顶表面之上。栅极电极材料和栅极层堆叠120的剩余部分因此形成所得NSFET器件100的替换栅极。每个栅极电极122和相应栅极层堆叠120可以统称为栅极堆叠、替换栅极结构或金属栅极结构。每个栅极堆叠围绕相应纳米片54延伸。
请注意，为了简单起见，栅极层堆叠120的各种组成材料未在图15A中示出，但在图15B中示出，图15B是NSFET器件100沿着图15A的截面F-F的截面图。在图15A中，还示出了与图13中的区域130A和130B相对应的区域130A和130B。如图15B所示，栅极层堆叠120也完全填充最下面的纳米片54(例如，54A)和鳍90之间的空间，并且栅极电极122围绕栅极层堆叠120的至少一些部分延伸。换句话说，栅极电极122沿着栅极层堆叠120的位于纳米片54的侧壁上和最上面的纳米片54C的上表面上的部分延伸(并且与其实体地接触)，但是栅极电极122不在两个垂直相邻的纳米片54之间(或者在鳍90和最下面的纳米片54A之间)的空间之间延伸。
如普通技术人员容易理解的那样，可以执行附加处理以完成NSFET器件100的制造，因此这里可以不讨论细节。例如，第二ILD可以沉积在第一ILD 114之上。栅极接触件和源极/漏极接触件可以形成为穿过第二ILD和/或第一ILD 114以分别电耦合到栅极电极122和源极/漏极区域112。此外，互连结构可以形成在第二ILD之上以电连接下面的电子组件(例如，晶体管)从而形成功能电路。
对所公开的实施例进行变型是可能的，并且完全旨在被包括在本公开的范围内。例如，根据所形成的器件的类型(例如，n型或p型器件)，可以去除第二半导体材料54，并且可以保留第一半导体材料52以形成纳米片，这些纳米片用作所形成的NSFET器件的沟道区域。在第一半导体材料52保留以形成纳米片的实施例中，如普通技术人员容易理解的那样，在去除第二半导体材料54之前在第二半导体材料54的端部中的凹部中形成内部间隔件。
图16、图17、图18A和图18B是根据又一实施例的在制造的各个阶段的纳米片场效应晶体管(NSFET)器件200的截面图。参考图16，NSFET器件200类似于图13中的NSFET器件100，但NSFET器件200具有n型器件区域210和p型器件区域220。在所示的实施例中，图16的n型器件区域210中的结构(例如，具有栅极层堆叠120的纳米片54)与图13中所示的结构相同，并且按照用于形成图13中的结构的图3A、图3B、图4A、图4B、图5A-5C、图6A-图6C、图7A-图7C、图8A、图8B、图9A、图9B、图10A、图10B和图11-图13中所示的相同处理步骤形成。此外，图16还示出了在p型器件区域220中形成的结构(纳米片52和栅极层堆叠120)，该结构在与n型器件区域210中的结构相似的处理步骤中形成。例如，由于p型沟道区域形成在p型器件区域220中，所以去除第二半导体材料54(例如，Si)以释放第一半导体材料52(例如，SiGe)从而形成纳米片52。此外，在p型器件区域220中的纳米片52之间形成内部间隔件55(参见图18B)。图6A-图6C、图7A-图7C、图8A、图8B、图9A、图9B、图10A和图10B中所示的处理可以适用于形成纳米片52，因此不讨论细节。在图16中，区域131B定义了相邻纳米片52之间的区域，并且区域131A定义了位于最上面的纳米片52(例如，52C)上方的区域。
在一个实施例中，为了形成NSFET器件200，对n型器件区域210和p型器件区域220两者执行图2、图3A、图3B、图4A、图4B和图5A-图5C中所示的处理步骤。接下来，在对n型器件区域210执行图6A-图6C、图7A-图7C、图8A、图8B、图9A、图9B、图10A和图10B所示的处理步骤的同时，用第一经图案化掩膜层(例如，经图案化光致抗蚀剂)来覆盖p型器件区域220，以形成纳米片54。接下来，去除第一经图案化掩膜层，用第二经图案化掩膜层来覆盖n型器件区域210，并且针对p型器件区域220执行类似的处理步骤(例如，类似于图6A-图6C、图7A-图7C、图8A、图8B、图9A、图9B、图10A和图10B所示的，但被调整以形成纳米片52的步骤)以形成纳米片52。接下来，去除第二经图案化掩膜层，并且对n型器件区域210和p型器件区域220两者执行图11-图13所示的处理步骤，以形成图16中所示的结构。
接下来，在图17中，形成第三经图案化掩膜层以覆盖n型器件区域210，并且执行一个或多个蚀刻工艺以去除衬里材料129和功函数材料125，使得在纳米片52周围的栅极电介质材料123被暴露。接下来，功函数材料124(例如，p型功函数材料(例如，TiN))被形成在纳米片52的周围和栅极电介质材料123的周围。在形成功函数材料124之后，去除第三经图案化掩膜层。界面电介质材料121、栅极电介质材料123和功函数材料124形成用于p型器件区域220的栅极层堆叠126。
请注意，在图17的示例中，相邻纳米片52之间的功函数材料124(在区域131B中)合并在一起。因此，区域131B中的功函数材料124的厚度可以是区域131A中的功函数材料124的厚度的两倍或更多倍。两个相邻纳米片52(例如，52A和52B)之间的材料层列表因此包括：界面电介质材料层121、栅极电介质材料层123、(合并的)功函数材料层124、栅极电介质材料层123和界面电介质材料层121。在所示的实施例中，功函数材料124(例如，p型功函数材料，例如TiN)不包含铝(容易扩散)，并且因此，在p型器件区域220中不使用衬里材料129。增大的相邻纳米片52之间的空间允许更灵活地调整功函数材料124的结构，例如功函数材料124中的子层的数量和子层的厚度。请注意，虽然功函数材料124(或125)在图中被示出为单层，但是功函数材料124(或125)可以具有多层结构，这种多层结构具有多个子层。
接下来，如图18A和图18B所示，栅极电极122形成在纳米片54/52的周围和层堆叠120/126的周围。图18A示出了NSFET器件200沿着n型器件区域210中的鳍的纵向方向的截面图，并且图18B示出了NSFET器件200沿着p型器件区域220中的鳍的纵向方向的截面图。
在所示的实施例中，图18A的截面图与图15A的截面图相同，因此不再重复细节。在图18B中，栅极层堆叠126填充了p型器件区域220中的相邻纳米片52之间的空间，并且因此，在图18B中的相邻纳米片52之间没有栅极电极122。此外，由于栅极电极122填充了通过去除第二半导体材料54的最上层而留下的空间，栅极电极122具有在栅极间隔件108之间测量的第一宽度W1，并且具有在最上面的内部间隔件55之间测量的第二宽度W2，其中W2大于W1。
图19示出了根据一些实施例的制造半导体器件的方法的流程图。应当理解，图19中所示的实施例方法仅是许多可能的实施例方法的示例。本领域普通技术人员将认识到许多变化、替代和修改。例如，可以添加、去除、替换、重新排列、或重复如图19所示的各种步骤。
参考图19，在框1010，形成突出得高于衬底的鳍。在框1020，在鳍之上形成源极/漏极区域。在框1030，在鳍之上并且在源极/漏极区域之间形成第一纳米片和第二纳米片，第一纳米片设置在鳍和第二纳米片之间。在框1040，在第一纳米片和第二纳米片的周围形成栅极电介质材料。在框1050，在栅极电介质材料的周围形成功函数材料，其中，功函数材料的第一部分沿着第一纳米片的背离衬底的第一表面延伸，并且功函数材料的第二部分沿着第二纳米片的面向衬底的第二表面延伸。在框1060，在功函数材料的周围形成衬里材料，其中，衬里材料填充功函数材料的第一部分和第二部分之间的间隙。在框1070，在第一纳米片和第二纳米片之上形成栅极材料。
实施例可以实现优点。通过形成衬里材料，所公开的方法防止相邻纳米片周围的功函数材料合并在一起并且在相邻纳米片之间形成更厚的功函数层，从而避免或减少了阈值电压变化。此外，衬里材料防止或减少了铝从功函数层扩散到NSFET器件的其他层。
在一个实施例中，一种半导体器件，包括：鳍，突出得高于衬底；源极/漏极区域，位于鳍之上；纳米片，位于源极/漏极区域之间；以及栅极结构，位于鳍之上并且在源极/漏极区域之间，该栅极结构包括：栅极电介质材料，位于纳米片中的每个纳米片的周围；功函数材料，位于栅极电介质材料的周围；衬里材料，位于功函数材料的周围，其中，衬里材料具有不均匀的厚度并且在纳米片之间的第一位置处比在沿着纳米片的侧壁的第二位置处更厚；以及栅极电极材料，位于衬里材料的至少一些部分的周围。在一个实施例中，功函数材料为含铝材料，并且衬里材料为氧化物。在一个实施例中，功函数材料为钛铝，并且衬里材料为氧化铝或氧化硅。在一个实施例中，衬里材料为硅。在一个实施例中，功函数材料为钛铝。在一个实施例中，纳米片包括第一纳米片和第二纳米片，其中，第一纳米片位于第二纳米片和衬底之间，其中，位于第一纳米片周围的功函数材料具有面向第二纳米片的第一表面，并且位于第二纳米片周围的功函数材料具有面向第一纳米片的第二表面，其中，衬里材料填充功函数材料的第一表面和第二表面之间的空间。在一个实施例中，功函数材料的第一表面和第二表面之间的空间没有栅极电极材料。在一个实施例中，该半导体器件还包括位于纳米片中的每个纳米片与栅极电介质材料之间的界面电介质材料。在一个实施例中，纳米片包括第一纳米片和与第一纳米片垂直相邻的第二纳米片，其中，界面电介质材料、栅极电介质材料、功函数材料和衬里材料完全填充第一纳米片和第二纳米片之间的空间。在一个实施例中，界面电介质材料、栅极电介质材料、功函数材料和衬里材料还完全填充鳍与纳米片中最靠近鳍的最下面的纳米片之间的空间。在一个实施例中，衬里材料在第一纳米片的背离衬底的第一表面处具有第一厚度，并且在第一纳米片的面向衬底的第二表面处具有第二厚度，其中，第一纳米片是距离衬底最远的最上面的纳米片，其中，第二厚度大于第一厚度。在一个实施例中，第二厚度约为第一厚度的两倍。
在一个实施例中，一种半导体器件，包括：鳍，突出得高于衬底；栅极结构，位于鳍之上；源极/漏极区域，位于鳍之上并且在栅极结构的相对侧上；以及第一沟道层和第二沟道层，设置在源极/漏极区域之间并且位于鳍之上，其中，第一沟道层位于第二沟道层和鳍之间，其中，该栅极结构包括：栅极电介质材料，位于第一沟道层的周围和第二沟道层的周围；功函数材料，位于栅极电介质材料的周围；衬里材料，位于功函数材料的周围，其中，衬里材料在第二沟道层的远离鳍的上表面之上具有第一厚度，并且在第一沟道层和第二沟道层之间具有第二厚度，其中，第一厚度小于第二厚度；以及栅极电极。在一个实施例中，该半导体器件还包括位于第一沟道层的第一端部和第二沟道层的第二端部之间的内部间隔件，其中，栅极电介质材料、功函数材料和衬里材料填充内部间隔件之间的空间。在一个实施例中，功函数材料为钛铝，衬里材料为氧化铝、氧化硅或硅。在一个实施例中，第二厚度约为第一厚度的两倍。在一个实施例中，该半导体器件还包括位于栅极电介质材料与第一沟道层之间以及栅极电介质材料与第二沟道层之间的界面电介质材料，其中，界面电介质材料、栅极电介质材料、功函数材料以及衬里材料填充第一沟道层和第二沟道层之间的空间。
在一个实施例中，一种形成半导体器件的方法，包括：形成突出得高于衬底的鳍；在鳍之上形成源极/漏极区域；形成位于鳍之上并且在源极/漏极区域之间的第一纳米片和第二纳米片，第一纳米片设置在鳍和第二纳米片之间；在第一纳米片和第二纳米片的周围形成栅极电介质材料；在栅极电介质材料的周围形成功函数材料，其中，功函数材料的第一部分沿着第一纳米片的背离衬底的第一表面延伸，并且功函数材料的第二部分沿着第二纳米片的面向衬底的第二表面延伸；在功函数材料的周围形成衬里材料，其中，衬里材料填充功函数材料的第一部分和第二部分之间的间隙；以及在第一纳米片和第二纳米片之上形成栅极材料。在一个实施例中，功函数材料的第一部分和第二部分之间的间隙没有栅极材料。在一个实施例中，衬里材料由钛铝形成，并且功函数材料由氧化铝、氧化硅或硅形成。
上文概述了若干实施例的特征，以使本领域技术人员可以更好地理解本公开的各方面。本领域的技术人员应当理解，他们可以容易地使用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与本文引入的实施例相同的目的和/或达到与本文引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。
示例1.一种半导体器件，包括：
鳍，突出得高于衬底；
源极/漏极区域，位于所述鳍之上；
纳米片，位于所述源极/漏极区域之间；以及
栅极结构，位于所述鳍之上并且在所述源极/漏极区域之间，所述栅极结构包括：
栅极电介质材料，位于所述纳米片中的每个纳米片的周围；
功函数材料，位于所述栅极电介质材料的周围；
衬里材料，位于所述功函数材料的周围，其中，所述衬里材料具有不均匀的厚度并且在所述纳米片之间的第一位置处比在沿着所述纳米片的侧壁的第二位置处更厚；以及
栅极电极材料，位于所述衬里材料的至少一些部分的周围。
示例2.根据示例1所述的半导体器件，其中，所述功函数材料为含铝材料，并且所述衬里材料为氧化物。
示例3.根据示例2所述的半导体器件，其中，所述功函数材料为钛铝，并且所述衬里材料为氧化铝或氧化硅。
示例4.根据示例1所述的半导体器件，其中，所述衬里材料为硅。
示例5.根据示例4所述的半导体器件，其中，所述功函数材料为钛铝。
示例6.根据示例1所述的半导体器件，其中，所述纳米片包括第一纳米片和第二纳米片，其中，所述第一纳米片位于所述第二纳米片和所述衬底之间，其中，位于所述第一纳米片周围的所述功函数材料具有面向所述第二纳米片的第一表面，并且位于所述第二纳米片周围的所述功函数材料具有面向所述第一纳米片的第二表面，其中，所述衬里材料填充所述功函数材料的第一表面和第二表面之间的空间。
示例7.根据示例6所述的半导体器件，其中，所述功函数材料的所述第一表面和所述第二表面之间的空间没有所述栅极电极材料。
示例8.根据示例1所述的半导体器件，还包括位于所述纳米片中的每个纳米片与所述栅极电介质材料之间的界面电介质材料。
示例9.根据示例8所述的半导体器件，其中，所述纳米片包括第一纳米片和与所述第一纳米片垂直相邻的第二纳米片，其中，所述界面电介质材料、所述栅极电介质材料、所述功函数材料和所述衬里材料完全填充所述第一纳米片和所述第二纳米片之间的空间。
示例10.根据示例9所述的半导体器件，其中，所述界面电介质材料、所述栅极电介质材料、所述功函数材料和所述衬里材料还完全填充所述鳍与所述纳米片中最靠近所述鳍的最下面的纳米片之间的空间。
示例11.根据示例1所述的半导体器件，其中，所述衬里材料在第一纳米片的背离所述衬底的第一表面处具有第一厚度，并且在所述第一纳米片的面向所述衬底的第二表面处具有第二厚度，其中，所述第一纳米片是距离所述衬底最远的最上面的纳米片，其中，所述第二厚度大于所述第一厚度。
示例12.根据示例11所述的半导体器件，其中，所述第二厚度约为所述第一厚度的两倍。
示例13.一种半导体器件，包括：
鳍，突出得高于衬底；
栅极结构，位于所述鳍之上；
源极/漏极区域，位于所述鳍之上并且在所述栅极结构的相对侧上；以及
第一沟道层和第二沟道层，设置在所述源极/漏极区域之间并且位于所述鳍之上，其中，所述第一沟道层位于所述第二沟道层和所述鳍之间，其中，所述栅极结构包括：
栅极电介质材料，位于所述第一沟道层的周围和所述第二沟道层的周围；
功函数材料，位于所述栅极电介质材料的周围；
衬里材料，位于所述功函数材料的周围，其中，所述衬里材料在所述第二沟道层的远离所述鳍的上表面之上具有第一厚度，并且在所述第一沟道层和所述第二沟道层之间具有第二厚度，其中，所述第一厚度小于所述第二厚度；以及
栅极电极。
示例14.根据示例13所述的半导体器件，还包括位于所述第一沟道层的第一端部和所述第二沟道层的第二端部之间的内部间隔件，其中，所述栅极电介质材料、所述功函数材料和所述衬里材料填充所述内部间隔件之间的空间。
示例15.根据示例13所述的半导体器件，其中，所述功函数材料为钛铝，所述衬里材料为氧化铝、氧化硅或硅。
示例16.根据示例13所述的半导体器件，其中，所述第二厚度约为所述第一厚度的两倍。
示例17.根据示例13所述的半导体器件，还包括位于所述栅极电介质材料与所述第一沟道层之间以及所述栅极电介质材料与所述第二沟道层之间的界面电介质材料，其中，所述界面电介质材料、所述栅极电介质材料、所述功函数材料以及所述衬里材料填充所述第一沟道层和所述第二沟道层之间的空间。
示例18.一种形成半导体器件的方法，所述方法包括：
形成突出得高于衬底的鳍；
在所述鳍之上形成源极/漏极区域；
形成位于所述鳍之上并且在所述源极/漏极区域之间的第一纳米片和第二纳米片，所述第一纳米片设置在所述鳍和所述第二纳米片之间；
在所述第一纳米片和所述第二纳米片的周围形成栅极电介质材料；
在所述栅极电介质材料的周围形成功函数材料，其中，所述功函数材料的第一部分沿着所述第一纳米片的背离所述衬底的第一表面延伸，并且所述功函数材料的第二部分沿着所述第二纳米片的面向所述衬底的第二表面延伸；
在所述功函数材料的周围形成衬里材料，其中，所述衬里材料填充所述功函数材料的所述第一部分和所述第二部分之间的间隙；以及
在所述第一纳米片和所述第二纳米片之上形成栅极材料。
示例19.根据示例18所述的方法，其中，所述功函数材料的所述第一部分和所述第二部分之间的所述间隙没有所述栅极材料。
示例20.根据示例18所述的方法，其中，所述衬里材料由钛铝形成，并且所述功函数材料由氧化铝、氧化硅或硅形成。

Claims (10)

1.一种半导体器件，包括：
鳍，突出得高于衬底；
源极/漏极区域，位于所述鳍之上；
纳米片，位于所述源极/漏极区域之间；以及
栅极结构，位于所述鳍之上并且在所述源极/漏极区域之间，所述栅极结构包括：
栅极电介质材料，位于所述纳米片中的每个纳米片的周围；
功函数材料，位于所述栅极电介质材料的周围；
衬里材料，位于所述功函数材料的周围，其中，所述衬里材料具有不均匀的厚度并且在所述纳米片之间的第一位置处比在沿着所述纳米片的侧壁的第二位置处更厚；以及
栅极电极材料，位于所述衬里材料的至少一些部分的周围。
2.根据权利要求1所述的半导体器件，其中，所述功函数材料为含铝材料，并且所述衬里材料为氧化物。
3.根据权利要求1所述的半导体器件，其中，所述纳米片包括第一纳米片和第二纳米片，其中，所述第一纳米片位于所述第二纳米片和所述衬底之间，其中，位于所述第一纳米片周围的所述功函数材料具有面向所述第二纳米片的第一表面，并且位于所述第二纳米片周围的所述功函数材料具有面向所述第一纳米片的第二表面，其中，所述衬里材料填充所述功函数材料的第一表面和第二表面之间的空间。
4.根据权利要求3所述的半导体器件，其中，所述功函数材料的所述第一表面和所述第二表面之间的空间没有所述栅极电极材料。
5.根据权利要求1所述的半导体器件，还包括位于所述纳米片中的每个纳米片与所述栅极电介质材料之间的界面电介质材料。
6.根据权利要求5所述的半导体器件，其中，所述纳米片包括第一纳米片和与所述第一纳米片垂直相邻的第二纳米片，其中，所述界面电介质材料、所述栅极电介质材料、所述功函数材料和所述衬里材料完全填充所述第一纳米片和所述第二纳米片之间的空间。
7.根据权利要求6所述的半导体器件，其中，所述界面电介质材料、所述栅极电介质材料、所述功函数材料和所述衬里材料还完全填充所述鳍与所述纳米片中最靠近所述鳍的最下面的纳米片之间的空间。
8.根据权利要求1所述的半导体器件，其中，所述衬里材料在第一纳米片的背离所述衬底的第一表面处具有第一厚度，并且在所述第一纳米片的面向所述衬底的第二表面处具有第二厚度，其中，所述第一纳米片是距离所述衬底最远的最上面的纳米片，其中，所述第二厚度大于所述第一厚度。
9.根据权利要求8所述的半导体器件，其中，所述第二厚度约为所述第一厚度的两倍。
10.一种半导体器件，包括：
鳍，突出得高于衬底；
栅极结构，位于所述鳍之上；
源极/漏极区域，位于所述鳍之上并且在所述栅极结构的相对侧上；以及
第一沟道层和第二沟道层，设置在所述源极/漏极区域之间并且位于所述鳍之上，其中，所述第一沟道层位于所述第二沟道层和所述鳍之间，其中，所述栅极结构包括：
栅极电介质材料，位于所述第一沟道层的周围和所述第二沟道层的周围；
功函数材料，位于所述栅极电介质材料的周围；
衬里材料，位于所述功函数材料的周围，其中，所述衬里材料在所述第二沟道层的远离所述鳍的上表面之上具有第一厚度，并且在所述第一沟道层和所述第二沟道层之间具有第二厚度，其中，所述第一厚度小于所述第二厚度；以及
栅极电极。
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